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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063644
(43)【公開日】2024-05-13
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/0888 20160101AFI20240502BHJP
【ＦＩ】
G06F12/0888 104
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022171756
(22)【出願日】2022-10-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】井上 幸一
(72)【発明者】
【氏名】宮元 幸代
(72)【発明者】
【氏名】内田 穣
(72)【発明者】
【氏名】岩代 太郎
(72)【発明者】
【氏名】坂上 健二
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205JJ11
5B205KK16
5B205MM01
5B205NN72
5B205NN88
5B205NN96
(57)【要約】
【課題】 キャッシュメモリに対するサーチを高速化することができる。
【解決手段】 実施形態のメモリシステムは、不揮発性メモリに記憶されたキャッシュ対象データをキャッシュメモリに転送するダイレクトメモリアクセスコントローラと、キャッシュメモリに格納されたキャッシュ対象データであるキャッシュデータをサーチする第１サーチ回路と、ダイレクトメモリアクセスコントローラによるキャッシュ対象データのキャッシュメモリへの転送途中において、転送されるキャッシュ対象データに対するサーチを実行する第２サーチ回路と、第２サーチ回路がサーチヒットを検出したことに応じ、キャッシュ対象データのキャッシュメモリへの転送に際して少なくともキャッシュメモリに設定したバス権を、転送制御回路と第２サーチ回路とに設定する転送制御回路と、を具備する。
【選択図】図３
【解決手段】 実施形態のメモリシステムは、不揮発性メモリに記憶されたキャッシュ対象データをキャッシュメモリに転送するダイレクトメモリアクセスコントローラと、キャッシュメモリに格納されたキャッシュ対象データであるキャッシュデータをサーチする第１サーチ回路と、ダイレクトメモリアクセスコントローラによるキャッシュ対象データのキャッシュメモリへの転送途中において、転送されるキャッシュ対象データに対するサーチを実行する第２サーチ回路と、第２サーチ回路がサーチヒットを検出したことに応じ、キャッシュ対象データのキャッシュメモリへの転送に際して少なくともキャッシュメモリに設定したバス権を、転送制御回路と第２サーチ回路とに設定する転送制御回路と、を具備する。
【選択図】図３
【特許請求の範囲】
【請求項1】
不揮発性メモリと、
バスと、
前記バスに接続された、
キャッシュメモリと、
ダイレクトメモリアクセスコントローラと、
第１サーチ回路と、
第２サーチ回路と、
転送制御回路と、
を含むメモリコントローラと、を具備し、
前記ダイレクトメモリアクセスコントローラは、前記不揮発性メモリに記憶されたキャッシュ対象データを前記キャッシュメモリへ転送するように構成され、
前記第１サーチ回路は、前記キャッシュメモリに格納された前記キャシュ対象データであるキャッシュデータをサーチするように構成され、
前記第２サーチ回路は、前記ダイレクトメモリアクセスコントローラによる前記キャッシュ対象データの前記キャッシュメモリへの転送途中において、転送される前記キャッシュ対象データに対するサーチを実行するように構成され、
前記転送制御回路は、前記第２サーチ回路がサーチヒットを検出したことに応じ、前記キャッシュ対象データの前記キャッシュメモリへの転送に際して少なくとも前記キャッシュメモリに設定したバス権を、前記転送制御回路と前記第２サーチ回路とに設定するように構成される、
メモリシステム。
バスと、
前記バスに接続された、
キャッシュメモリと、
ダイレクトメモリアクセスコントローラと、
第１サーチ回路と、
第２サーチ回路と、
転送制御回路と、
を含むメモリコントローラと、を具備し、
前記ダイレクトメモリアクセスコントローラは、前記不揮発性メモリに記憶されたキャッシュ対象データを前記キャッシュメモリへ転送するように構成され、
前記第１サーチ回路は、前記キャッシュメモリに格納された前記キャシュ対象データであるキャッシュデータをサーチするように構成され、
前記第２サーチ回路は、前記ダイレクトメモリアクセスコントローラによる前記キャッシュ対象データの前記キャッシュメモリへの転送途中において、転送される前記キャッシュ対象データに対するサーチを実行するように構成され、
前記転送制御回路は、前記第２サーチ回路がサーチヒットを検出したことに応じ、前記キャッシュ対象データの前記キャッシュメモリへの転送に際して少なくとも前記キャッシュメモリに設定したバス権を、前記転送制御回路と前記第２サーチ回路とに設定するように構成される、
メモリシステム。
【請求項2】
前記第２サーチ回路は、前記ダイレクトメモリアクセスコントローラに内蔵される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記転送制御回路は、前記キャッシュ対象データの前記キャッシュメモリへの転送時に、前記ダイレクトメモリアクセスコントローラへの前記バス権の設定を行わないようにさらに構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項4】
前記転送制御回路は、前記キャッシュ対象データの前記キャッシュメモリへの転送時に、前記キャッシュ対象データの一部のデータを前記キャッシュメモリに格納し、前記キャッシュ対象データの他の一部のデータを前記キャッシュメモリに格納しない、ようにさらに構成される
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項5】
前記キャッシュメモリは、テンポラリメモリを備え、
前記転送制御回路は、前記キャッシュ対象データの前記キャッシュメモリへの転送時に、前記キャッシュ対象データを前記テンポラリメモリに転送し、前記第２サーチ回路のサーチ結果に従って、前記テンポラリメモリに格納されたデータを前記キャッシュデータとして前記キャッシュメモリに記憶させるか否かを決定するようにさらに構成される、
請求項１に記載のメモリシステム。
前記転送制御回路は、前記キャッシュ対象データの前記キャッシュメモリへの転送時に、前記キャッシュ対象データを前記テンポラリメモリに転送し、前記第２サーチ回路のサーチ結果に従って、前記テンポラリメモリに格納されたデータを前記キャッシュデータとして前記キャッシュメモリに記憶させるか否かを決定するようにさらに構成される、
請求項１に記載のメモリシステム。
【請求項6】
前記バスは複数系統のバスを含み、
前記転送制御回路は、前記第１サーチ回路による前記キャッシュメモリ内の前記キャッシュデータのサーチと、前記第２サーチ回路による前記転送されるキャッシュ対象データのサーチと、が並列処理されるように前記バス権を設定するように構成される、
請求項１に記載のメモリシステム。
前記転送制御回路は、前記第１サーチ回路による前記キャッシュメモリ内の前記キャッシュデータのサーチと、前記第２サーチ回路による前記転送されるキャッシュ対象データのサーチと、が並列処理されるように前記バス権を設定するように構成される、
請求項１に記載のメモリシステム。
【請求項7】
前記第２サーチ回路は、前記転送されるキャッシュ対象データに対して、複数のサーチ条件による並列サーチを実行するように構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項8】
前記転送制御回路は、前記第２サーチ回路から前記転送されるキャッシュ対象データに対するキャッシュヒットが通知されると、前記第２サーチ回路によるサーチ結果を用いた前記不揮発性メモリへのアクセスを実行するようにさらに構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項9】
前記転送制御回路は、前記第２サーチ回路から前記転送されるキャッシュ対象データに対するサーチミスが通知されると、前記第２サーチ回路からのサーチミスの通知後に、前記不揮発性メモリから前記キャッシュ対象データの再転送を実施するようにさらに構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項10】
前記バスは複数系統のバスを含み、
前記第１サーチ回路及び前記第２サーチ回路は、いずれも、前記キャッシュメモリに記憶された前記キャッシュデータをサーチする機能と、前記ダイレクトメモリアクセスコントローラにより転送される前記キャッシュ対象データに対するサーチを実行する機能とを備え、
前記転送制御回路は、前記第１及び第２サーチ回路により、前記キャッシュメモリ内のキャッシュデータのサーチと、前記転送されるキャッシュ対象データのサーチと、が並列処理されるように前記バス権を設定するように構成される、
請求項１に記載のメモリシステム。
前記第１サーチ回路及び前記第２サーチ回路は、いずれも、前記キャッシュメモリに記憶された前記キャッシュデータをサーチする機能と、前記ダイレクトメモリアクセスコントローラにより転送される前記キャッシュ対象データに対するサーチを実行する機能とを備え、
前記転送制御回路は、前記第１及び第２サーチ回路により、前記キャッシュメモリ内のキャッシュデータのサーチと、前記転送されるキャッシュ対象データのサーチと、が並列処理されるように前記バス権を設定するように構成される、
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを用いたメモリシステムが知られている。メモリシステムは、不揮発性メモリと不揮発性メモリを制御するメモリコントローラとを含む。メモリコントローラがキャッシュメモリを備える場合がある。メモリアクセスの高速化のためには、キャッシュメモリに対するサーチの高速化が要求される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８０１０７３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、キャッシュメモリに対するサーチを高速化することができるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、不揮発性メモリと、メモリコントローラと、を具備する。メモリコントローラは、バスと、バスに接続された、キャッシュメモリと、ダイレクトメモリアクセスコントローラと、第１サーチ回路と、第２サーチ回路と、転送制御回路と、を含む。ダイレクトメモリアクセスコントローラは、不揮発性メモリに記憶されたキャッシュ対象データをキャッシュメモリへ転送するように構成される。第１サーチ回路は、キャッシュメモリに格納されたキャシュ対象データであるキャッシュデータをサーチするように構成される。第２サーチ回路は、ダイレクトメモリアクセスコントローラによるキャッシュ対象データのキャッシュメモリへの転送途中において、転送されるキャッシュ対象データに対するサーチを実行するように構成される。転送制御回路は、第２サーチ回路がサーチヒットを検出したことに応じ、キャッシュ対象データのキャッシュメモリへの転送に際して少なくともキャッシュメモリに設定したバス権を、転送制御回路と第２サーチ回路とに設定するように構成される。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態の構成例を示すブロック図。
【図2】比較例の動作を説明するためのタイミングチャート。
【図3】第１の実施形態の動作を説明するためのタイミングチャート。
【図4】第１の実施形態の動作を説明するためのフローチャート。
【図5】第１の実施形態の変形例を示すブロック図。
【図6】第２の実施形態の動作を説明するためのタイミングチャート。
【図7】第２の実施形態の動作を説明するためのフローチャート。
【図8】第２の実施形態の第１の変形例において更新されるキャッシュデータの一例を説明するための図。
【図9】第２の実施形態の第２の変形例を示すブロック図。
【図10】第３の実施形態の構成例を示すブロック図。
【図11】第３の実施形態の動作を説明するための図。
【図12】第４の実施形態の構成例を示すブロック図。
【図13】第４の実施形態のサーチ部の具体的な構成の一例を示す回路図。
【図14】第４の実施形態に係るキャッシュ対象データのデータフォーマットを示す図。
【図15】比較例の動作を説明するためのタイミングチャート。
【図16】第５の実施形態の動作を説明するためのタイミングチャート。
【図17】第５の実施形態の動作を説明するためのフローチャート。
【図18】第６の実施形態の動作を説明するためのタイミングチャート。
【図19】第７の実施形態の構成例を示すブロック図。
【図20】第７の実施形態の動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0008】
（第１の実施形態）
本実施形態は、不揮発性メモリからのキャッシュ対象データのキャッシュメモリへの転送と、転送されるキャッシュ対象データに対するサーチとを同時に実行することにより、メモリアクセスを高速化することを可能にするものである。なお、本実施形態においては、キャッシュ対象データが、ホスト装置から指定される論理アドレスとＮＡＮＤ型フラッシュメモリ上の記憶領域を示す物理アドレスとの対応関係を示す論理物理アドレス変換テーブル（以下、Ｌ２Ｐ（Ｌｏｇｉｃａｌ ｔｏ Ｐｈｙｓｉｃａｌ）テーブルという）のデータである例について説明するが、キャッシュ対象データはこれに限定されるものではない。
本実施形態は、不揮発性メモリからのキャッシュ対象データのキャッシュメモリへの転送と、転送されるキャッシュ対象データに対するサーチとを同時に実行することにより、メモリアクセスを高速化することを可能にするものである。なお、本実施形態においては、キャッシュ対象データが、ホスト装置から指定される論理アドレスとＮＡＮＤ型フラッシュメモリ上の記憶領域を示す物理アドレスとの対応関係を示す論理物理アドレス変換テーブル（以下、Ｌ２Ｐ（Ｌｏｇｉｃａｌ ｔｏ Ｐｈｙｓｉｃａｌ）テーブルという）のデータである例について説明するが、キャッシュ対象データはこれに限定されるものではない。
【0009】
（メモリシステムの構成）
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ２と不揮発性メモリ３とを備える。なお、図１では、メモリコントローラ２の構成のうちキャッシュ対象データの転送及びサーチに関する構成を詳細に示しており、他の構成の図示は省略している。メモリシステム１は、図示しないホスト装置と接続可能である。ホスト装置は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ２と不揮発性メモリ３とを備える。なお、図１では、メモリコントローラ２の構成のうちキャッシュ対象データの転送及びサーチに関する構成を詳細に示しており、他の構成の図示は省略している。メモリシステム１は、図示しないホスト装置と接続可能である。ホスト装置は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0010】
メモリシステム１は、ホスト装置が搭載されたマザーボード上に実装され得る。メモリシステム１は、複数の半導体チップで構成されてもよい。メモリシステム１の例は、メモリコントローラ２と不揮発性メモリ３とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、又はｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）である。
【0011】
不揮発性メモリ３は、複数のメモリチップを含んでもよい。不揮発性メモリ３は、例えば、複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリである。不揮発性メモリ３は、複数のメモリセルトランジスタを備えたメモリセルアレイを有する。各メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。不揮発性メモリ３は、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、およびソース線ＣＥＬＳＲＣを含む。不揮発性メモリ３は、複数のブロックを備える。各ブロックはデータ消去動作の最小単位として機能する。各ブロックは複数のページを含む。各ページは、データ書き込み動作及びデータ読み出し動作の単位として機能する。なお、各ワード線ＷＬがデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0012】
不揮発性メモリ３の各メモリセルにはｎ（ｎは、１以上の整数）ビットデータが書き込み可能である。メモリセルは、１ビットデータを記憶可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。メモリセルは、２ビットデータを記憶可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。メモリセルは、３ビットデータを記憶可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。メモリセルは、４ビットデータを記憶可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。不揮発性メモリ３には、キャッシュ対象データとしてメモリコントローラ２へ転送されるＬ２ＰテーブルＬＴが格納される。
【0013】
メモリコントローラ２は、システムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）で構成され得る。メモリコントローラ２の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又は、これらの組み合わせにより実現され得る。
【0014】
メモリコントローラ２は、プロセッサ１１と、キャッシュメモリ１２と、バス１３と、ダイレクトメモリアクセスコントローラ（以下、ＤＭＡＣという）１４と、テーブルサーチエンジン（以下、ＴＳＥという）１５と、スヌーピングテーブルサーチエンジン（以下、Ｓ＿ＴＳＥという）１６と、図示しないホストインターフェース回路（以下、ホストＩ／Ｆという）と、図示しないバッファメモリと、を含む。
【0015】
ホストＩ／Ｆは、ホスト装置との間でデータを送受信する。バッファメモリは、ホスト装置との間で送受信されるデータを一時格納する。なお、バッファメモリは、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような汎用メモリである。
【0016】
プロセッサ１１は、図示しないＲＯＭに記憶されたプログラム（ファームウェア）を実行することよって、メモリシステム１の各部を統括的に制御する。プロセッサ１１は、中央処理装置（ＣＰＵ）等により構成される。プロセッサ１１は、ホストＩ／Ｆ経由でホスト装置からの要求を受けた場合に、その要求に従った処理を実行することによって各種制御を行う。例えば、プロセッサ１１は、ホスト装置からの要求に従って、不揮発性メモリ３へのデータの書き込みを制御する。また、プロセッサ１１は、ホスト装置からの要求に従って、不揮発性メモリ３からのデータの読み出しを制御する。
【0017】
キャッシュメモリ１２には、不揮発性メモリ３に格納されているＬ２ＰテーブルＬＴの少なくとも一部が転送されて格納される。以下、キャッシュメモリ１２に格納されたＬ２ＰテーブルＬＴの少なくとも一部をＬ２ＰテーブルＬＴＣという。なお、キャッシュメモリ１２には、Ｌ２ＰテーブルＬＴＣの他に、不揮発性メモリ３から読み出されたデータもキャッシュデータＤＣとして格納される。
【0018】
不揮発性メモリ３に格納されているＬ２ＰテーブルＬＴは、ホスト装置から受信したデータの論理アドレスと該データが記憶された不揮発性メモリ３上の各記憶領域を示す物理アドレスとを１対１に対応付けるデータを含む。プロセッサ１１は、キャッシュメモリ１２に転送されたＬ２ＰテーブルＬＴＣを参照することで、ホスト装置が指定した論理アドレスを物理アドレスに変換する。
【0019】
プロセッサ１１は、ホスト装置からデータの書き込み要求を受信した場合、ホスト装置から受信したデータを格納するための不揮発性メモリ３上の物理アドレスを決定する。即ち、プロセッサ１１は、データの書き込み先を管理する。プロセッサ１１は、決定した物理アドレスの記憶領域（メモリ領域）に、データを書き込む。そして、プロセッサ１１は、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣを更新して、書き込み要求により指定された論理アドレスと該物理アドレスとを関連付ける。なお、プロセッサ１１は、任意のタイミングにおいて、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣを不揮発性メモリ３に不揮発化する。
【0020】
また、プロセッサ１１は、ホスト装置からデータの読み出し要求を受信した場合、読み出し要求により指定された論理アドレスについて、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣを参照（サーチ）する。プロセッサ１１は、該論理アドレスに関連付けられた物理アドレスを特定する。そして、プロセッサ１１は、該物理アドレスの記憶領域からデータを読み出す。
【0021】
ＤＭＡＣ１４は、不揮発性メモリ３に格納されたＬ２ＰテーブルＬＴをキャッシュメモリ１２に転送する。ＤＭＡＣ１４は、割り込み生成回路１４Ｉを含む。ＤＭＡＣ１４は、プロセッサ１１から転送要求を受信すると、転送要求に含まれる設定（以下、Ｌ２Ｐテーブル転送設定という）に従って、Ｌ２ＰテーブルＬＴを不揮発性メモリ３からバス１３を経由してキャッシュメモリ１２に転送する。Ｌ２Ｐテーブル転送設定は、例えば、不揮発性メモリ３のアドレスと、キャッシュメモリ１２のアドレスと、転送されるＬ２ＰテーブルＬＴのサイズと、を含む。こうして、Ｌ２ＰテーブルＬＴの一部であるＬ２ＰテーブルＬＴＣがキャッシュメモリ１２に格納される。キャッシュメモリ１２へのＬ２ＰテーブルＬＴＣの格納が完了すると、割り込み生成回路１４Ｉは、プロセッサ１１に割り込みを送信する。
【0022】
ＴＳＥ１５は、Ｌ２ＰテーブルＬＴＣをサーチする。ＴＳＥ１５は、第１サーチ回路の一例である。ＴＳＥ１５は、比較回路１５Ｃ、サーチ条件１５Ｓを記憶するためのサーチレジスタ、サーチ結果１５ＳＲを記憶するための結果レジスタ、及び割り込み生成回路１５Ｉを含む。
【0023】
ＴＳＥ１５は、プロセッサ１１からサーチ要求を受信すると、サーチ要求に含まれるサーチ条件１５Ｓ（以下、Ｌ２Ｐテーブルサーチ設定という）をサーチレジスタに格納する。サーチ条件１５Ｓは、例えば、論理アドレスを含む。比較回路１５Ｃは、サーチ条件１５Ｓに従って、キャッシュメモリ１２のＬ２ＰテーブルＬＴＣをサーチしてサーチ結果１５ＳＲを取得する。例えば、サーチ条件１５Ｓとして論理アドレスが指定された場合、比較回路１５Ｃは、Ｌ２ＰテーブルＬＴＣから当該論理アドレスに関連付けられた物理アドレスをサーチ結果１５ＳＲとして取得する。比較回路１５Ｃは、サーチ結果１５ＳＲを結果レジスタに格納する。サーチ結果１５ＳＲが取得されると、割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する。プロセッサ１１は、サーチ結果１５ＳＲを取得する。
【0024】
Ｓ＿ＴＳＥ１６の詳細については後述する。
【0025】
プロセッサ１１には、バスインタフェース回路（以下、ＢＵＳ＿ＩＦという）１１ａが設けられ、キャッシュメモリ１２には、ＢＵＳ＿ＩＦ１２ａ，１２ｂが設けられ、ＤＭＡＣ１４には、ＢＵＳ＿ＩＦ１４ａ，１４ｂが設けられ、ＴＳＥ１５には、ＢＵＳ＿ＩＦ１５ａ，１５ｂが設けられ、Ｓ＿ＴＳＥ１６にはＢＵＳ＿ＩＦ１６ａが設けられる。ＢＵＳ＿ＩＦ１１ａと、ＢＵＳ＿ＩＦ１２ａ，１２ｂと、ＢＵＳ＿ＩＦ１４ａ，１４ｂと、ＢＵＳ＿ＩＦ１５ａ，１５ｂと、ＢＵＳ＿ＩＦ１６ａとは、バス１３を介してデータの転送を行う。プロセッサ１１は、これらのバスインタフェース回路に対して、バスマスター又はバススレーブとして機能する権限を与えるバス調停機能を有する。各バスインタフェース回路は、プロセッサ１１によりバスマスター又はバススレーブが設定されることで、バス１３を使用する権限（以下、バス権という）を得る。なお、バス調停機能は、プロセッサ１１に限らず、メモリコントローラ２内の任意のモジュールによって実現され得る。
【0026】
（比較例における転送及びサーチ）
図２は、比較例におけるキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）の転送とキャッシュデータのサーチを説明するためのタイミングチャートである。比較例は、図１の構成からＳ＿ＴＳＥ１６を除く構成を有する。図２は、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、及びＤＭＡＣ１４の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。
図２は、比較例におけるキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）の転送とキャッシュデータのサーチを説明するためのタイミングチャートである。比較例は、図１の構成からＳ＿ＴＳＥ１６を除く構成を有する。図２は、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、及びＤＭＡＣ１４の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。
【0027】
ここでは、キャッシュメモリ１２に、論理アドレスＬＡ１及びＬＡ３に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、比較例における転送及びサーチを説明する。
【0028】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図２のｔ１）。これにより、プロセッサはＴＳＥ１５へアクセス可能になる（図２のバス権のＣＰＵ、ＴＳＥ）。プロセッサ１１は、ＴＳＥ１５を起動し、サーチ条件１５Ｓとして論理アドレスＬＡ１を指定する（図２の（０））。
【0029】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図２のｔ２）。これにより、ＴＳＥ１５はキャッシュメモリ１２へアクセス可能になる（図２のバス権のＴＳＥ、キャッシュメモリ）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ１を用いてＬ２ＰテーブルＬＴＣをサーチする（図２の（１）のＬＡ１サーチ）。キャッシュメモリ１２は、Ｌ２ＰテーブルＬＴＣからのＬＡ１のサーチのために、リードアクセスされる（図２のＬＡ１サーチリードアクセス）。サーチの結果は、キャッシュヒット（ヒット）である。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ１に関連付けられた物理アドレスをサーチ結果１５ＳＲに格納する。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図２の（２））。
【0030】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図２のｔ３）。これにより、プロセッサ１１はＴＳＥ１５へアクセス可能になる（図２のバス権のＣＰＵ、ＴＳＥ）。プロセッサ１１は、ＴＳＥ１５からサーチ結果１５ＳＲである物理アドレスを取得する（図２の（３））。次に、プロセッサ１１は、論理アドレスＬＡ２でのサーチを行うためのサーチ条件１５ＳをＴＳＥ１５に設定する（図２の（４））。
【0031】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図２のｔ４）。これにより、ＴＳＥ１５はキャッシュメモリ１２へアクセス可能になる（図２のバス権のＴＳＥ、キャッシュメモリ）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ２を用いてＬ２ＰテーブルＬＴＣをサーチする（図２の（５）のＬＡ２サーチ）。キャッシュメモリ１２は、Ｌ２ＰテーブルＬＴＣからのＬＡ２のサーチのために、リードアクセスされる（図２のＬＡ２サーチリードアクセス）。サーチの結果は、キャッシュミスである。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図２の（６））。
【0032】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図示省略）。プロセッサ１１は、ＴＳＥ１５からサーチ結果１５ＳＲ（ミス）を取得する。
【0033】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ａ）に割り当てる（図２のｔ５）。これにより、プロセッサ１１はＤＭＡＣ１４へアクセス可能になる（図２のバス権のＣＰＵ、ＤＭＡＣ）。プロセッサ１１は、ＤＭＡＣ１４に、Ｌ２ＰテーブルＬＴの転送要求を送信する（図２のＤＭＡＣ起動）。転送要求は、少なくとも論理アドレスＬＡ２に対応するエントリーを転送するためのＬ２Ｐテーブル転送設定を含む。
【0034】
プロセッサ１１は、バス権をＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ａ）に割り当てる（図２のｔ６）。これにより、ＤＭＡＣ１４はキャッシュメモリ１２へアクセス可能になる（図２のバス権のＤＭＡＣ、キャッシュメモリ）。ＤＭＡＣ１４は、不揮発性メモリ３にアクセスしてＬ２ＰテーブルＬＴの一部を読み出す。ＤＭＡＣ１４は、読み出したＬ２ＰテーブルＬＴの一部をＢＵＳ＿ＩＦ１４ｂ、バス１３、及びＢＵＳ＿ＩＦ１２ａを介してキャッシュメモリ１２に転送する（図２の（７）のＬ２Ｐテーブル転送）。キャッシュメモリ１２は、Ｌ２ＰテーブルＬＴの転送のために、ライトアクセスされる（図２の（８）のＬ２Ｐテーブルライトアクセス）。Ｌ２ＰテーブルＬＴの転送が完了すると、ＤＭＡＣ１４の割り込み生成回路１４Ｉは、プロセッサ１１に割り込みを送信する（図２の（９））。
【0035】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図２のｔ７）。これにより、プロセッサはＴＳＥ１５へアクセス可能になる（図２のバス権のＣＰＵ、ＴＳＥ）。プロセッサ１１は、サーチのためにＴＳＥ１５を起動し、サーチ条件１５Ｓとして論理アドレスＬＡ２を指定する（図２の（１０））。
【0036】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図２のｔ８）。これにより、ＴＳＥ１５はキャッシュメモリ１２へアクセス可能になる（図２のバス権のＴＳＥ、キャッシュメモリ）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ２にてＬ２ＰテーブルＬＴＣをサーチする（図２の（１１）のＬＡ２サーチ）。キャッシュメモリ１２は、Ｌ２ＰテーブルＬＴＣからのＬＡ２のサーチのために、リードアクセスされる（図２のＬＡ２サーチリードアクセス）。サーチの結果は、キャッシュヒット（ヒット）である。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図２の（１２））。
【0037】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図２のｔ９）。これにより、プロセッサ１１はＴＳＥ１５へアクセス可能になる（図２のバス権のＣＰＵ、ＴＳＥ）。プロセッサ１１は、ＴＳＥ１５からサーチ結果１５ＳＲ（ヒット）を取得する（図２の（１３））。次に、プロセッサ１１は、論理アドレスＬＡ３でのサーチを行うためのサーチ条件１５ＳをＴＳＥ１５に指定する（図２の（１４））。
【0038】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図２のｔ１０）。これにより、ＴＳＥ１５はキャッシュメモリ１２へアクセス可能になる（図２のバス権のＴＳＥ、キャッシュメモリ）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ３にてＬ２ＰテーブルＬＴＣをサーチする（図２の（１５））。
【0039】
このように、比較例においては、キャッシュミスが検出されると、不揮発性メモリ３からサーチ対象データ（キャッシュ対象データ）がキャッシュメモリ１２に転送され、転送完了後にキャッシュメモリ１２に対するサーチが行われる。即ち、キャッシュミス時においては、データ転送とサーチとの２段階の処理が必要であり、処理時間が増大するという欠点がある。
【0040】
（Ｓ＿ＴＥＳ）
そこで、本実施形態においては、Ｓ＿ＴＳＥ１６が採用される。Ｓ＿ＴＳＥ１６は、第２サーチ回路の一例である。図１に示すように、Ｓ＿ＴＳＥ１６は、ＴＳＥ１５と同様の構成を有する。即ち、Ｓ＿ＴＳＥ１６は、比較回路１６Ｃ、サーチ条件１６Ｓを記憶するためのサーチレジスタ、サーチ結果１６ＳＲを記憶するための結果レジスタ、及び割り込み生成回路１６Ｉを含む。本実施形態においては、Ｓ＿ＴＳＥ１６の比較回路１６Ｃには、ＤＭＡＣ１４が不揮発性メモリ３からキャッシュメモリ１２に転送するＬ２ＰテーブルＬＴのデータが、データバスを経由して転送途中に入力されるようになっている。
そこで、本実施形態においては、Ｓ＿ＴＳＥ１６が採用される。Ｓ＿ＴＳＥ１６は、第２サーチ回路の一例である。図１に示すように、Ｓ＿ＴＳＥ１６は、ＴＳＥ１５と同様の構成を有する。即ち、Ｓ＿ＴＳＥ１６は、比較回路１６Ｃ、サーチ条件１６Ｓを記憶するためのサーチレジスタ、サーチ結果１６ＳＲを記憶するための結果レジスタ、及び割り込み生成回路１６Ｉを含む。本実施形態においては、Ｓ＿ＴＳＥ１６の比較回路１６Ｃには、ＤＭＡＣ１４が不揮発性メモリ３からキャッシュメモリ１２に転送するＬ２ＰテーブルＬＴのデータが、データバスを経由して転送途中に入力されるようになっている。
【0041】
Ｓ＿ＴＳＥ１６は、プロセッサ１１からサーチ要求を受信すると、サーチ要求に含まれるサーチ条件１６Ｓ（Ｌ２Ｐテーブルサーチ設定）をサーチレジスタに格納する。サーチ条件１６Ｓは、例えば、論理アドレスを含む。比較回路１６Ｃは、サーチ条件１６Ｓに従って、ＤＭＡＣ１４から入力されたＬ２ＰテーブルＬＴをサーチしてサーチ結果１６ＳＲを取得する。例えば、サーチ条件１６Ｓとして論理アドレスが指定された場合、比較回路１６Ｃは、転送途中のＬ２ＰテーブルＬＴから当該論理アドレスに関連付けられた物理アドレスをサーチ結果１６ＳＲとして取得する。比較回路１６Ｃは、サーチ結果１６ＳＲを結果レジスタに格納する。サーチ結果１６ＳＲが取得されると、割り込み生成回路１６Ｉは、プロセッサ１１に割り込みを送信する。プロセッサ１１は、サーチ結果１６ＳＲを取得する。
【0042】
比較例と同様に、ＴＳＥ１５がＬ２ＰテーブルＬＴＣのサーチにおいてキャッシュミスを検出すると、ＤＭＡＣ１４によってキャッシュメモリ１２にＬ２ＰテーブルＬＴが転送される。本実施形態においては、その転送途中においてＳ＿ＴＳＥ１６によりサーチ（以下、転送中サーチという）が実行される。データ転送とサーチとが同時に実行される結果、サーチ結果を高速に取得することが可能となる。
【0043】
本実施形態においては、転送中サーチのサーチ結果をプロセッサ１１が取得するために、プロセッサ１１は転送制御回路として機能し、後述するようにバス権の調停を行う。
【0044】
（作用）
次に、このように構成された実施形態の動作について図３を参照して説明する。図３は第１の実施形態の動作を説明するためのタイミングチャートである。図３はキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）の転送とキャッシュデータのサーチを説明するためのタイミングチャートである。図３は、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、ＤＭＡＣ１４、及びＳ＿ＴＳＥ１６の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。なお、図３は図２と同様の表記方法を採用するものであり、図２と同様の手順については説明を省略する場合がある。
次に、このように構成された実施形態の動作について図３を参照して説明する。図３は第１の実施形態の動作を説明するためのタイミングチャートである。図３はキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）の転送とキャッシュデータのサーチを説明するためのタイミングチャートである。図３は、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、ＤＭＡＣ１４、及びＳ＿ＴＳＥ１６の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。なお、図３は図２と同様の表記方法を採用するものであり、図２と同様の手順については説明を省略する場合がある。
【0045】
ここでは、図２と同様に、キャッシュメモリ１２に、論理アドレスＬＡ１及びＬＡ３に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、第１の実施形態における転送及びサーチを説明する。
【0046】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図３のｔ１）。プロセッサ１１は、ＴＳＥ１５を起動し、サーチ条件１５Ｓとして論理アドレスＬＡ１を指定する（図３の（０））。
【0047】
プロセッサ１１はバス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図３のｔ２）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ１を用いてＬ２ＰテーブルＬＴＣをサーチする（図３の（１）のＬＡ１サーチ）。サーチの結果は、キャッシュヒット（ヒット）である。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ１に関連付けられた物理アドレスをサーチ結果１５ＳＲに格納する。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図３の（２））。
【0048】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図３のｔ３）。プロセッサ１１は、ＴＳＥ１５からサーチ結果１５ＳＲである物理アドレスを取得する（図３の（３））。次に、プロセッサ１１は、論理アドレスＬＡ２でのサーチを行うためのサーチ条件１５ＳをＴＳＥ１５に指定する（図３の（４））
プロセッサ１１はバス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図３のｔ４）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ２を用いてＬ２ＰテーブルＬＴＣをサーチする（図３の（５）のＬＡ２サーチ）。サーチの結果は、キャッシュミスである。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図３の（６））。
プロセッサ１１はバス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図３のｔ４）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ２を用いてＬ２ＰテーブルＬＴＣをサーチする（図３の（５）のＬＡ２サーチ）。サーチの結果は、キャッシュミスである。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図３の（６））。
【0049】
本実施形態においては、キャッシュミスが検出されると、プロセッサ１１は、ＤＭＡＣ１４及びＳ＿ＴＳＥ１６を起動する。即ち、プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＳ＿ＴＳＥ１６（ＢＵＳ＿ＩＦ１６ａ）に割り当てる（図３のｔ５）。これにより、プロセッサ１１はＳ＿ＴＳＥ１６へアクセス可能になる（図３のバス権のＣＰＵ、Ｓ＿ＴＳＥ）。プロセッサ１１は、Ｓ＿ＴＳＥ１６を起動し（図３のＳ＿ＴＳＥ起動）、サーチ条件１６Ｓとして論理アドレスＬＡ２を指定する（図３の（７））。
【0050】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ａ）に割り当てる（図示省略）。プロセッサ１１は、ＤＭＡＣ１４に、Ｌ２ＰテーブルＬＴの転送要求を送信する（図３のＤＭＡＣ起動）。転送要求は、少なくとも論理アドレスＬＡ２に対応するエントリーを転送するためのＬ２Ｐテーブル転送設定を含む。
【0051】
プロセッサ１１は、バス権をＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ａ）に割り当てる（図３のｔ６）。ＤＭＡＣ１４は、不揮発性メモリ３にアクセスしてＬ２ＰテーブルＬＴの一部を読み出す。ＤＭＡＣ１４は、読み出したＬ２ＰテーブルＬＴの一部をバス１３を経由してキャッシュメモリ１２に転送する（図３の（８）のＬ２Ｐテーブル転送）。Ｓ＿ＴＳＥ１６は、転送中のＬ２ＰテーブルＬＴの一部をスヌープする。Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、Ｌ２ＰテーブルＬＴの転送と同時に、Ｌ２ＰテーブルＬＴに対して論理アドレスＬＡ２によるサーチ（転送中サーチ）を行う（図３の（８）のＬＡ２サーチ）。
【0052】
このように、本実施形態においては、Ｌ２ＰテーブルＬＴの転送と同時に、Ｓ＿ＴＳＥ１６によりＬ２ＰテーブルＬＴに対する転送中サーチが行われる。Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、転送中のＬ２ＰテーブルＬＴに対するサーチの結果、論理アドレスＬＡ２に対応する物理アドレスを発見すると、当該物理アドレスをサーチ結果１６ＳＲとして記憶する。Ｓ＿ＴＳＥ１６の割り込み生成回路１６Ｉは、プロセッサ１１に割り込みを送信する（図３の（９））。プロセッサ１１は、ＤＭＡＣ１４によるＬ２ＰテーブルＬＴの転送を中断させる。
【0053】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＳ＿ＴＳＥ１６（ＢＵＳ＿ＩＦ１６ａ）に割り当てる（図３のｔ７）。これにより、プロセッサ１１はＳ＿ＴＳＥ１６へアクセス可能になる（図３のバス権のＣＰＵ、Ｓ＿ＴＳＥ）。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲである物理アドレスを取得する（図３の（１０））。プロセッサ１１は、物理アドレスを取得すると、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ａ）に割り当て（図示省略）、ＤＭＡＣ１４を再び起動しＬ２ＰテーブルＬＴの転送を再開させる（図３の（１１））。
【0054】
プロセッサ１１は、バス権をＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ａ）に割り当てる（図３のｔ８）。ＤＭＡＣ１４は、中断していたＬ２ＰテーブルＬＴのキャッシュメモリ１２への転送を再開する（図３の（１２））。
【0055】
Ｌ２ＰテーブルＬＴの転送が完了すると、ＤＭＡＣ１４の割り込み生成回路１４Ｉは、プロセッサ１１に割り込みを送信する（図３の（１３））
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図３のｔ９）。プロセッサ１１は、論理アドレスＬＡ３でのサーチを行うためのサーチ条件１５ＳをＴＳＥ１５に設定する（図３の（１４））。
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図３のｔ９）。プロセッサ１１は、論理アドレスＬＡ３でのサーチを行うためのサーチ条件１５ＳをＴＳＥ１５に設定する（図３の（１４））。
【0056】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図３のｔ１０）。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ３を用いてＬ２ＰテーブルＬＴＣをサーチする（図３の（１５）のＬＡ３サーチ）。サーチの結果は、キャッシュヒットである。ＴＳＥ１５の割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図３の（１６））。
【0057】
プロセッサ１１は、バス権をプロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＴＳＥ１５（ＢＵＳ＿ＩＦ１５ａ）に割り当てる（図３のｔ１１）。プロセッサ１１は、サーチ結果１５ＳＲである物理アドレスを取得する（図３の（１７））。
【0058】
【0059】
プロセッサ１１は、サーチ対象である論理アドレスＬＡの個数Ｎを決定する（Ｓ１）。また、プロセッサ１１は、制御変数ｉを０に設定する（Ｓ１）。
【0060】
プロセッサ１１は、制御変数ｉをインクリメントする（Ｓ２）。また、プロセッサ１１は、ｉ番目のサーチ対象の論理アドレスＬＡｉを含むサーチ条件１５ＳをＴＳＥ１５に設定する（Ｓ２）。
【0061】
プロセッサ１１は、制御変数ｉがＮより大きいか否かを判断する（Ｓ３）。制御変数ｉがＮより大きいとき（Ｓ３でＹＥＳ）、プロセッサ１１は、処理を終了する。
【0062】
制御変数ｉがＮ以下であるとき（Ｓ３でＮＯ）、プロセッサ１１は、論理アドレスＬＡｉに対応する物理アドレスを検索するためにＴＳＥ１５を起動する（Ｓ４）。
【0063】
ＴＳＥ１５の比較回路１５Ｃは、サーチ条件１５Ｓを用いて、キャッシュメモリ１２をサーチする（Ｓ５）。例えば、比較回路１５Ｃは、ステップＳ２で指定された論理アドレスＬＡｉを用いて、Ｌ２ＰテーブルＬＴＣをサーチする。割り込み生成回路１５Ｉは、キッシュヒット又はキャッシュミスの割り込みをプロセッサ１１に送信する。比較回路１５Ｃは、サーチ結果１５ＳＲを結果レジスタに格納する。
【0064】
プロセッサ１１は、ＴＳＥ１５からの割り込みが、キャッシュヒット及びキャッシュミスのどちらであるかを判定する（Ｓ６）。
【0065】
割り込みがキャッシュヒットである場合には（Ｓ６でＹＥＳ）、プロセッサ１１は、ＴＳＥ１５からサーチ結果を取得する（Ｓ７）。プロセッサ１１は、処理をステップＳ２に戻す。
【0066】
割り込みがキャッシュミスである場合には（Ｓ６でＮＯ）、プロセッサ１１は、ＤＭＡＣ１４及びＳ＿ＴＳＥ１６を起動する（Ｓ８）。プロセッサ１１は、ＤＭＡＣ１４に、キャッシュ対象データの転送要求を送信する。例えば、転送要求は、論理アドレスＬＡｉに対応するエントリーを転送するためのＬ２Ｐテーブル転送設定を含む。また、プロセッサ１１は、サーチ条件１６ＳをＳ＿ＴＳＥ１６に設定する。サーチ条件１６Ｓは、例えば、論理アドレスＬＡｉを含む。
【0067】
ＤＭＡＣ１４は、不揮発性メモリ３にアクセスしてキャッシュ対象データを読み出す（Ｓ９）。ＤＭＡＣ１４は、読み出したキャッシュ対象データをバス１３を経由してキャッシュメモリ１２に転送する。一方、Ｓ＿ＴＳＥ１６は、転送中のキャッシュ対象データをスヌープする。Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、キャッシュ対象データの転送と同時に、キャッシュ対象データに対してサーチ条件１６Ｓを用いたサーチ（転送中サーチ）を行う（Ｓ９）。このように、本実施形態においては、Ｌ２ＰテーブルＬＴ等のキャッシュ対象データの転送と同時に、Ｓ＿ＴＳＥ１６によりキャッシュ対象データに対する転送中サーチが行われる。
【0068】
Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、サーチ条件１６Ｓで示されるサーチ対象データを発見すると、サーチ結果１６ＳＲを結果レジスタに格納する。割り込み生成回路１６Ｉは、サーチヒットの割り込みをプロセッサ１１に送信する。
【0069】
プロセッサ１１は、サーチヒットの割り込みを受信すると（Ｓ１０でＹＥＳ）、サーチ結果１６ＳＲを取得するために、キャッシュ対象データの転送を中断する（Ｓ１１）。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲを取得する（Ｓ１２）。
【0070】
プロセッサ１１は、サーチ結果１６ＳＲを取得すると、キャッシュ対象データの転送終了を判定する（Ｓ１３）。キャッシュ対象データの転送終了は、例えば、ＤＭＡＣ１４からの転送終了を示す割り込みの有無によって判定される。プロセッサ１１は、キャッシュ対象データの転送が終了したと判定すると（Ｓ１３でＹＥＳ）、処理をステップＳ２に戻す。なお、キャッシュ対象データの最終ワードにおいてサーチ対象データが発見された場合、ステップＳ１３においてキャッシュ対象データの転送が終了したと判定される。転送終了でない場合には（Ｓ１３でＮＯ）、プロセッサ１１は、処理をステップＳ８に戻す。
【0071】
Ｓ＿ＴＳＥ１６がサーチ対象データを発見しない場合（Ｓ１０でＮＯ）、ＤＭＡＣ１４は転送終了まで（Ｓ１４でＮＯ）、キャッシュ対象データの転送を継続する（Ｓ９）。Ｓ＿ＴＳＥ１６は、転送中サーチを継続する（Ｓ９）。
【0072】
Ｓ＿ＴＳＥ１６がサーチ対象データを発見しないまま（Ｓ１０でＮＯ）、すなわち、ステップＳ１０において一度もＹＥＳと判定されないまま、キャッシュ対象データの転送が終了した場合（Ｓ１４でＹＥＳ）、プロセッサ１１は、例外的な事象が発生したものとして、処理を異常終了する。なお、Ｓ＿ＴＳＥ１６の転送中サーチにおいてサーチ対象データが発見されない場合は論理的にはない。しかし、例えば、不揮発性メモリ３のＬ２ＰテーブルＬＴの内容が壊れる等の物理的な例外的事象により、サーチ対象データが発見されないことがあり得る。
【0073】
このように本実施形態においては、キャッシュミスが検出されると、メモリコントローラはキャッシュ対象データをキャッシュメモリに転送する。この場合において、キャッシュ対象データの転送途中に、Ｓ＿ＴＳＥにより転送中サーチが実行される。サーチヒットを検出すると、Ｓ＿ＴＳＥはサーチヒットの割り込み通知を実行する。プロセッサは、このサーチヒットの割り込み通知によりキャッシュ対象データの転送を中断させると共に、バス権を取得してサーチ結果を取り込む。プロセッサは、サーチ結果の取り込み後にキャッシュデータの転送を再開させる。即ち、本実施形態においては、キャッシュ対象データの転送と、転送されるキャッシュ対象データに対するサーチとが同時に実行される。これにより、キャッシュデータの取得に要する時間を短縮することができ、メモリアクセスを高速化することが可能である。
【0074】
【0075】
図１に示す第１の実施形態はＳ＿ＴＳＥ１６を単独モジュール化したものである。これに対し、図５に示す本変形例は、Ｓ＿ＴＳＥ１６をＤＭＡＣ１７に内蔵したものである。ＤＭＡＣ１７は、ＤＭＡＣ１４と同様の機能を有すると共に、Ｓ＿ＴＳＥ１６を内蔵する。本変形例のＳ＿ＴＳＥ１６はＢＵＳ＿ＩＦ１６ａを有しない。本変形例では、プロセッサ１１は、バス１３及びＢＵＳ＿ＩＦ１４ａを介し、ＤＭＡＣ１４にＬ２ＰテーブルＬＴの転送要求を送信する。また、プロセッサ１１は、バス１３及びＢＵＳ＿ＩＦ１４ａを介し、Ｓ＿ＴＳＥ１６にサーチ条件１６Ｓを設定し、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲを取得する。
【0076】
他の構成及び作用は、図１に示した第１の実施形態と同様である。
【0077】
このように本変形例では、ＤＭＡＣ１７とＳ＿ＴＳＥ１６のバスインタフェース回路を共有化でき、回路規模を低減できる。
【0078】
（第２の実施形態）
第２の実施形態について説明する。図６は第２の実施形態の動作を説明するためのタイミングチャートである。図６において図３と同一の手順には同一符号を付して説明を省略する。本実施形態におけるハードウェア構成は図１に示した第１の実施形態と同様である。
第２の実施形態について説明する。図６は第２の実施形態の動作を説明するためのタイミングチャートである。図６において図３と同一の手順には同一符号を付して説明を省略する。本実施形態におけるハードウェア構成は図１に示した第１の実施形態と同様である。
【0079】
第１の実施形態においては、キャッシュミスが検出されると、不揮発性メモリ３から読み出されたキャッシュ対象データに対して転送と同時にサーチ（転送中サーチ）が行われた。これに対し、本実施形態においては、キャッシュミスの検出によって読み出されたキャッシュ対象データは、キャッシュメモリ１２に格納されない。即ち、本実施形態は、キャッシュメモリ１２の更新を行わないモード（キャッシュ保持モード）で動作する。
【0080】
例えば、キャッシュされているＬ２ＰテーブルＬＴＣを使ってメモリコントローラ２が不揮発性メモリ３に対して所定の論理アドレス領域を連続アクセスしている最中に、メモリコントローラ２が該論理アドレス領域外の論理アドレスを例外的にアクセスしたい場合がある。この場合には、メモリコントローラ２は、不揮発性メモリ３から該領域外の論理アドレスに対応するＬ２ＰテーブルＬＴを読み出し、Ｓ＿ＴＳＥ１６で転送中サーチを実行して所望の物理アドレスを取得する。この際、メモリコントローラ２がキャッシュ保持モードで動作することで、キャッシュメモリ１２に格納されたキャッシュデータ（即ちＬ２ＰテーブルＬＴＣ）が失われない。この構成により、例外アクセスからの復帰後、メモリコントローラ２は、中断していた連続アクセスを高速に再開することができる。また、キャッシュ保持モードでは、サーチヒットした段階で、不揮発性メモリ３からのデータ読み出しを中断することが可能である。これにより、メモリアクセスを更に高速化できる。
【0081】
プロセッサ１１はキャッシュ保持モードでの制御が可能である。プロセッサ１１は、キャッシュ保持モードにおいて、Ｌ２ＰテーブルＬＴを不揮発性メモリ３から読み出してＳ＿ＴＳＥ１６にサーチを実行させると共に、当該Ｌ２ＰテーブルＬＴをキャッシュメモリ１２には転送しないように制御する。なお、プロセッサ１１は、Ｓ＿ＴＳＥ１６に接続されるバスインタフェース回路がバス権を取得しないように制御してもよい。
【0082】
更に、プロセッサ１１は、キャッシュ保持モードにおいて、ＴＳＥ１５とＳ＿ＴＳＥ１６のそれぞれに異なるサーチ条件を設定し、両者の並列サーチを実行することもできる。例えば、プロセッサ１１は、通常のシーケンシャルアクセス用サーチをＴＳＥ１５で実行し、シーケンシャルアクセス領域外のランダムアクセス用サーチをＳ＿ＴＳＥ１６で実行する。これにより、第１の実施形態よりも処理効率を向上させることができる。
【0083】
次に、このように構成された実施形態の動作について図６を参照して説明する。図６は図２と同様の表記方法により、Ｌ２ＰテーブルＬＴの転送とサーチを説明するためタイミングチャートである。図６は、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、ＤＭＡＣ１４、及びＳ＿ＴＳＥ１６の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。
【0084】
ここでは、図２と同様に、キャッシュメモリ１２に、論理アドレスＬＡ１及びＬＡ３に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、第２の実施形態における転送及びサーチを説明する。
【0085】
【0086】
論理アドレスＬＡ２に対するサーチによってキャッシュミスが検出されると（図６の（６））、プロセッサ１１は、ＤＭＡＣ１４、ＴＳＥ１５及びＳ＿ＴＳＥ１６を起動する。プロセッサ１１は、ＤＭＡＣ１４に、Ｌ２ＰテーブルＬＴの転送要求を送信する（図６のＤＭＡＣ起動）。転送要求は、少なくとも論理アドレスＬＡ２に対応するエントリーを転送するためのＬ２Ｐテーブル転送設定を含む。また、プロセッサ１１は、論理アドレスＬＡ２をサーチ条件１６ＳとしてＳ＿ＴＳＥ１６に設定する（図６の（７））。また、プロセッサ１１は、論理アドレスＬＡ３をサーチ条件１５ＳとしてＴＳＥ１５に設定する（図６の（７））。
【0087】
プロセッサ１１は、ＴＳＥ１５（ＢＵＳ＿１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）にバス権を割り当てる（図６のｔ６）。即ち、本実施形態においては、プロセッサ１１は、ＤＭＡＣ１４を起動する一方、ＤＭＡＣ１４（ＢＵＳ＿ＩＦ１４ｂ）にはバス権を割り当てない。ＤＭＡＣ１４は、不揮発性メモリ３に格納されているＬ２ＰテーブルＬＴの一部を読み出す。この場合には、ＤＭＡＣ１４は、バス権を有しておらず、読み出したＬ２ＰテーブルＬＴをキャッシュメモリ１２に格納しない。
【0088】
Ｓ＿ＴＳＥ１６は、転送中のＬ２ＰテーブルＬＴの一部をスヌープする。Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、Ｌ２ＰテーブルＬＴの転送と同時に、Ｌ２ＰテーブルＬＴに対して論理アドレスＬＡ２によるサーチ（転送中サーチ）を行う（図６の（８）のＬＡ２サーチ）。また、ＴＳＥ１５は、Ｌ２ＰテーブルＬＴＣに対して論理アドレスＬＡ３によるサーチを行う（図６の（８）のＬＡ３サーチ）。
【0089】
このように、本実施形態においても、Ｌ２ＰテーブルＬＴの転送と同時に、Ｓ＿ＴＳＥ１６によりＬ２ＰテーブルＬＴに対する転送中サーチが行われる。また、Ｓ＿ＴＳＥ１６による論理アドレスＬＡ２のサーチと同時に、ＴＳＥ１５による論理アドレスＬＡ３のサーチも実行される。
【0090】
Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、ＤＭＡＣ１４からのＬ２ＰテーブルＬＴに対するサーチの結果、論理アドレスＬＡ２に対応する物理アドレスを発見すると、当該物理アドレスをサーチ結果１６ＳＲとして記憶する。割り込み生成回路１６Ｉは、プロセッサ１１に割り込みを送信する（図６の（９））。
【0091】
プロセッサ１１は、割り込み生成回路１６Ｉからの割り込みを受信すると、ＤＭＡＣ１４によるＬ２ＰテーブルＬＴの転送を中止させると共に、ＴＳＥ１５によるサーチを中断させる。即ち、Ｓ＿ＴＳＥ１６によりサーチ対象データ（即ち論理アドレスＬＡ２に対応する物理アドレス）が発見されたことにより、当該サーチ対象データを含むＬ２ＰテーブルＬＴの転送は終了する。
【0092】
プロセッサ１１は、プロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＳ＿ＴＳＥ１６（ＢＵＳ＿ＩＦ１６ａ）にバス権を割り当てる（図６のｔ７）。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲである物理アドレスを取得する（図６の（１０））。
【0093】
プロセッサ１１は、バス権をＴＳＥ１５（ＢＵＳ＿ＩＦ１５ｂ）及びキャッシュメモリ１２（ＢＵＳ＿ＩＦ１２ｂ）に割り当てる（図６のｔ８）。プロセッサ１１はＴＳＥ１５に論理アドレスＬＡ３によるサーチを再開させる（図６の（１１））。ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ３によりキャッシュメモリ１２のＬ２ＰテーブルＬＴＣをサーチする（図６の（１２））。比較回路１５Ｃは、論理アドレスＬＡ３に対応する物理アドレスを発見すると、当該物理アドレスをサーチ結果１５ＳＲとして記憶する。割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図６の（１３））。
【0094】
【0095】
【0096】
図７のステップＳ１～ステップＳ５、ステップＳ７、及びステップＳ１４、即ち、比較回路１５Ｃによるキャッシュヒット時の動作、及び、転送中サーチ後の異常終了、は第１の実施形態（図４のステップＳ１～ステップＳ５、ステップＳ７、及びステップＳ１４）と同様である。
【0097】
制御変数ｉがＮより大きいとき（Ｓ３でＹＥＳ）、プロセッサ１１は、Ｓ＿ＴＳＥ１６が転送中サーチを実行中であるか否かを判定する（Ｓ２１）。転送中サーチが実行中である場合（Ｓ２１でＹＥＳ）、プロセッサ１１は、転送中サーチの終了を待つ。転送中サーチが実行中でない場合（Ｓ２１でＮＯ）、プロセッサ１１は、処理を終了する。
【0098】
ＴＳＥ１５からの割り込みがキャッシュミスである場合（Ｓ６でＮＯ）、プロセッサ１１は、処理をステップＳ２に戻す。これにより、後述するステップＳ２３以降と併せ、ＴＳＥ１５によるサーチとＳ＿ＴＳＥ１６による転送中サーチとが並列に実行される。また、プロセッサ１１は、Ｓ＿ＴＳＥ１６が転送中サーチを実行中であるか否かを判定する（Ｓ２２）。転送中サーチが実行中である場合（Ｓ２２でＹＥＳ）、プロセッサ１１は、転送中サーチの終了を待つ。
【0099】
転送中サーチが実行中でない場合（Ｓ２２でＮＯ）、プロセッサ１１は、ＤＭＡＣ１４にバス権を割り当てることなく、ＤＭＡＣ１４を起動する（Ｓ２３）。プロセッサ１１は、ＤＭＡＣ１４にＬ２ＰテーブルＬＴの転送要求を送信する。これにより、ＤＭＡＣ１４は、不揮発性メモリ３にアクセスして、キャッシュミスとなったデータを含むＬ２ＰテーブルＬＴを読み出す（Ｓ２４）。
【0100】
また、プロセッサ１１は、Ｓ＿ＴＳＥ１６を起動する（Ｓ２３）。プロセッサ１１は、キャッシュミスとなったサーチ対象データをサーチするためのサーチ条件１６ＳをＳ＿ＴＳＥ１６に設定する。
【0101】
比較回路１６Ｃは、ＤＭＡＣ１４により転送途中のＬ２ＰテーブルＬＴをサーチ条件１６Ｓを用いてサーチする（Ｓ２４）。
【0102】
本実施形態においては、プロセッサ１１は、ＤＭＡＣ１４にバス権を割り当てずにＤＭＡＣ１４を起動する。これにより、ＤＭＡＣ１４は、Ｓ＿ＴＳＥ１６による転送中サーチ時には、不揮発性メモリ３から読み出したＬ２ＰテーブルＬＴをキャッシュメモリ１２に格納しない。
【0103】
比較回路１６Ｃは、転送中サーチによりサーチ対象データを発見すると、サーチ結果１６ＳＲを結果レジスタに格納する。割り込み生成回路１６Ｉは、サーチヒットの割り込みをプロセッサ１１に送信する。
【0104】
プロセッサ１１は、サーチヒットの割り込みを受信すると（Ｓ１０でＹＥＳ）、ＤＭＡＣ１４によるＬ２ＰテーブルＬＴの転送を中断（即ち、読み出しを中止）する（Ｓ２５）。また、プロセッサ１１は、ステップＳ４で起動されたＴＳＥ１５によるサーチを中断する（Ｓ２６）。
【0105】
プロセッサ１１は、プロセッサ１１（ＢＵＳ＿ＩＦ１１ａ）及びＳ＿ＴＳＥ１６（ＢＵＳ＿ＩＦ１６ａ）にバス権を割り当てる。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲを取得する（Ｓ１２）。また、プロセッサ１１は、ステップＳ２６で中断されたＴＳＥ１５によるサーチを再開させる（Ｓ２７）。Ｓ＿ＴＳＥ１６による転送中サーチはここで終了となる。
【0106】
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。また、本実施形態においては、ＴＳＥ１５においてキャッシュミスが検出された場合のＬ２ＰテーブルＬＴの読み出しに際して、Ｌ２ＰテーブルＬＴをキャッシュメモリ１２に格納することなく転送中サーチを実施できる。これにより、メモリコントローラ２はキャッシュ保持モードでの動作が可能であり、キャッシュメモリ１２のＬ２ＰテーブルＬＴＣが上書きされることを防止することができる。
【0107】
また、上述のように、メモリコントローラ２は、キャッシュ保持モードにおいて、ＴＳＥ１５とＳ＿ＴＳＥ１６とにそれぞれに異なるサーチ条件に設定し、両者の並列サーチを実行することも可能である。これにより、更に一層、処理効率を向上させることができる。
【0108】
（第１の変形例）
図８は第２の実施形態の第１の変形例において更新されるキャッシュデータの一例を説明するための図である。第２の実施形態においては、ＤＭＡＣ１４が読み出したＬ２ＰテーブルＬＴをキャッシュメモリ１２に転送しない例を説明した。しかしながら、メモリコントローラ２は、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣの一部のみを、ＤＭＡＣ１４が読み出したＬ２ＰテーブルＬＴで更新しても良い。例えば、メモリコントローラ２は、Ｌ２Ｐテーブルが示す論理アドレス又は物理アドレスに応じて、Ｌ２ＰテーブルＬＴの一部を選択する。メモリコントローラ２は、例えば、論理アドレスの範囲毎、チップ毎、プレーン毎、又はブロック毎に、Ｌ２ＰテーブルＬＴの一部を選択する。そしてメモリコントローラ２は、選択したＬ２ＰテーブルＬＴの一部のみを用いて、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣ更新する。
図８は第２の実施形態の第１の変形例において更新されるキャッシュデータの一例を説明するための図である。第２の実施形態においては、ＤＭＡＣ１４が読み出したＬ２ＰテーブルＬＴをキャッシュメモリ１２に転送しない例を説明した。しかしながら、メモリコントローラ２は、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣの一部のみを、ＤＭＡＣ１４が読み出したＬ２ＰテーブルＬＴで更新しても良い。例えば、メモリコントローラ２は、Ｌ２Ｐテーブルが示す論理アドレス又は物理アドレスに応じて、Ｌ２ＰテーブルＬＴの一部を選択する。メモリコントローラ２は、例えば、論理アドレスの範囲毎、チップ毎、プレーン毎、又はブロック毎に、Ｌ２ＰテーブルＬＴの一部を選択する。そしてメモリコントローラ２は、選択したＬ２ＰテーブルＬＴの一部のみを用いて、キャッシュメモリ１２に格納されているＬ２ＰテーブルＬＴＣ更新する。
【0109】
図８は、メモリコントローラ２がＬ２ＰテーブルＬＴをブロック毎に選択し、斜線にて示すブロックＢＬＫ０に対応するＬ２ＰテーブルＬＴＣだけが更新される例を示している。
【0110】
このように、第１の変形例では、必要なキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）のみをキャッシュメモリ１２に格納することが可能である。
【0111】
（第２の変形例）
図９は第２の実施形態の第２の変形例を示すブロック図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。本変形例は、キャッシュメモリ１２の代わりに、テンポラリメモリＴＭＥＭの領域を含むキャッシュメモリ１２Ｔを採用した点が第１の実施形態と異なる。
図９は第２の実施形態の第２の変形例を示すブロック図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。本変形例は、キャッシュメモリ１２の代わりに、テンポラリメモリＴＭＥＭの領域を含むキャッシュメモリ１２Ｔを採用した点が第１の実施形態と異なる。
【0112】
本変形例では、メモリコントローラ２は、ＤＭＡＣ１４が不揮発性メモリ３から読み出したＬ２ＰテーブルＬＴを、一時的にテンポラリメモリＴＭＥＭに格納しておく。Ｓ＿ＴＳＥ１６の転送中サーチにおいてサーチヒットが検出された場合、プロセッサ１１は、テンポラリメモリＴＭＥＭに格納されたデータをＬ２ＰテーブルＬＴＣに転送するように制御する。一方、Ｓ＿ＴＳＥ１６の転送中サーチにおいてサーチミスが検出された場合、プロセッサ１１は、テンポラリメモリＴＭＥＭのデータを破棄し、Ｌ２ＰテーブルＬＴＣの更新は行わないように制御する。
【0113】
このように、第２の変形例においても、必要なキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）のみをキャッシュメモリ１２に格納することが可能である。
【0114】
（第３の実施形態）
第３の実施形態について説明する。図１０は第３の実施形態を示すブロック図である。図１０において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態はキャッシュメモリ１２中のデータのサーチと、キャッシュメモリ１２に転送されるキャッシュ対象データのサーチとを並列処理可能にしたものである。
第３の実施形態について説明する。図１０は第３の実施形態を示すブロック図である。図１０において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態はキャッシュメモリ１２中のデータのサーチと、キャッシュメモリ１２に転送されるキャッシュ対象データのサーチとを並列処理可能にしたものである。
【0115】
本実施形態は、バス１３に代えてバス２１を採用した点が第１の実施形態と異なる。バス２１は、複数系統のバスを含む。従って、プロセッサ１１は、ＴＳＥ１５及びキャッシュメモリ１２にバス権を割り当てると同時に、ＤＭＡＣ１４及びキャッシュメモリ１２にバス権を割り当てることができる。これにより、プロセッサ１１は、ＴＳＥ１５とキャッシュメモリ１２との間のデータ転送と、プロセッサ１１とＳ＿ＴＳＥ１６との間のデータ転送と、を同時に実行させることが可能である。
【0116】
他の構成は第１の実施形態と同様である。
【0117】
次に、このように構成された本実施形態の動作について図１１を参照して説明する。図１１は第３の実施形態の動作を説明するための図である。図１１は図１０中の（１）～（３）にて示すデータ転送に対応した処理工程を示すものである。
【0118】
プロセッサ１１は、ＤＭＡＣ１４を起動する。プロセッサ１１は、ＤＭＡＣ１４に対して、不揮発性メモリ３からＬ２ＰテーブルＬＴを読み出してキャッシュメモリ１２に転送するための設定を行う（図１１の（１）設定）。即ち、プロセッサ１１は、図１０中の（１）Ｌ２Ｐテーブル転送設定をＤＭＡＣ１４に対して指示する。また、プロセッサ１１は、図１０の（１）Ｌ２Ｐテーブルサーチ設定をＳ＿ＴＳＥ１６に送信する（図１１の（１）設定）。更に、本実施形態においては、プロセッサ１１は、Ｓ＿ＴＳＥ１６によるサーチと、ＴＳＥ１５によるＷＢＵＦデータサーチとを並列実行させる。即ち、プロセッサ１１は、図１０中の（１）ＷＢＵＦデータサーチ設定をＴＳＥ１５に送信する。なお、ＷＢＵＦデータサーチとは、例えばホスト装置に送信すべきデータが、キャッシュメモリ１２にキャッシュデータＤＣとして存在するか否かをサーチする処理である。
【0119】
これにより、ＤＭＡＣ１４は、不揮発性メモリ３からＬ２ＰテーブルＬＴを読み出してキャッシュメモリ１２に転送する（図１０の（２）Ｌ２Ｐテーブル転送）。Ｓ＿ＴＳＥ１６は、不揮発性メモリ３から読み出されたキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）に対して転送中サーチを行う（図１０の（２）Ｌ２Ｐテーブルサーチ）。更に、ＴＳＥ１５は、Ｓ＿ＴＳＥ１６のサーチと並列に、ＷＢＵＦデータサーチを実行する（図１０の（２）ＷＢＵＦデータサーチ）。
【0120】
図１１に示すように、Ｌ２ＰテーブルＬＴの転送、転送中サーチ、及びＷＢＵＦデータサーチは、同時に行われる。Ｓ＿ＴＳＥ１６による転送中サーチにおいてサーチヒットが検出された場合には、割り込み生成回路１６Ｉは、サーチヒットを示す割り込みをプロセッサ１１に送信する（図１０の（３）割り込み（サーチヒット））。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果を取得する。また、ＴＳＥ１５によるＷＢＵＦデータサーチにおいて、キャッシュヒットが検出された場合には、割り込み生成回路１５Ｉはキャッシュヒットを示す割り込みをプロセッサ１１に送信する（図１０の（３）割り込み（キャッシュヒット））。プロセッサ１１は、ＴＳＥ１５からサーチ結果１５ＳＲを取得し、取得したデータをホスト装置に転送する。これにより、本実施形態は、不揮発性メモリ３に対するアクセスの高速化を図る。また、ＤＭＡＣ１４は、Ｌ２ＰテーブルＬＴの転送が終了すると、プロセッサ１１に転送の終了を通知する（図１０の（３）割り込み（Ｌ２Ｐテーブル転送終了））。
【0121】
このように本実施形態においては、ＴＳＥによるＷＢＵＦデータサーチと、Ｓ＿ＴＳＥによる転送中サーチとの並列処理が可能である。また、本実施形態は図５に示した第１の実施形態の変形例のように、Ｓ＿ＴＳＥをＤＭＡＣ内に設置した例にも適用可能である。この場合には、バスインタフェース回路１６ａ相当の回路は不要である。従って、本実施形態は、ＴＳＥモジュールを２個設けることにより並列処理を実現する場合よりも、ハードウェア規模の増大を抑制できる。
【0122】
（第４の実施形態）
第４の実施形態について説明する。図１２は第４の実施形態を示すブロック図である。図１２において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態はＬ２ＰテーブルＬＴ（キャッシュ対象データ）の転送中に、複数個の論理アドレスを並列サーチすることを可能にするものである。
第４の実施形態について説明する。図１２は第４の実施形態を示すブロック図である。図１２において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態はＬ２ＰテーブルＬＴ（キャッシュ対象データ）の転送中に、複数個の論理アドレスを並列サーチすることを可能にするものである。
【0123】
図１２に示す第４の実施形態はＳ＿ＴＳＥ１６に代えてＳ＿ＴＳＥ２５を採用した点が図１に示す第１の実施形態と異なる。Ｓ＿ＴＳＥ２５はサーチ部２５Ｓを含む。サーチ部２５Ｓは、比較回路１６Ｃ、サーチ条件１６Ｓを格納するサーチレジスタ、及びサーチ結果１６ＳＲを格納する結果レジスタと同様の構成を複数有する。サーチ部２５Ｓは、ＤＭＡＣ１４によって不揮発性メモリ３から読み出されたＬ２ＰテーブルＬＴに対して、複数個の論理アドレスを用いた並列サーチを実行可能である。
【0124】
図１３はサーチ部２５Ｓの具体的な構成の一例を示す回路図である。
【0125】
サーチ部２５Ｓは、タグレジスタＲＴ、サーチレジスタＲＳ０～ＲＳ３（以下、これらを区別する必要が無い場合には、サーチレジスタＲＳという）、結果レジスタＲＲ０～ＲＲ３（以下、これらを区別する必要が無い場合には、結果レジスタＲＲという）、比較回路ＣＯ～ＣＯ３（以下、これらを区別する必要が無い場合には比較回路ＣＯという）、及びヒットフラグＦ１～Ｆ３（以下、これらを区別する必要が無い場合には、ヒットフラグＦという）を含む。
【0126】
図１４はＬ２ＰテーブルＬＴのデータフォーマットを示す説明図である。図１４はバスデータ幅が６４ビットの例を示している。Ｌ２ＰテーブルＬＴは、６４ビット中の１６ビットにはテーブル管理部を有し、次の２４ビットにはタグ部を有し、次の２４ビットにはデータ部を有する。タグ部は論理アドレスを含み、データ部はタグ部の論理アドレスに対応する物理アドレスを含む。テーブル管理部は、サーチの有効無効を示すフラグを格納する。サーチ部２５Ｓは、テーブル管理部のフラグが無効の場合には、タグ部がヒットしたとしても、サーチミス判定を行う。
【0127】
図１３に示すように、ＤＭＡＣ１４が不揮発性メモリ３から読み出した６４ビットのキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）のうち、ビット［４７：２４］のタグ部（論理アドレス）はタグレジスタＲＴに供給され、ビット［２３：０］のデータ部（物理アドレス）は結果レジスタＲＲに供給される。タグレジスタＲＴに格納されたタグ部の論理アドレスは、比較回路ＣＯ０～ＣＯ３に供給される。タグ部の論理アドレスとデータ部の物理アドレスとは互いに対応付けられたものである。即ち、比較回路ＣＯ０～ＣＯ３にそれぞれ供給される論理アドレスと、結果レジスタＲＲ０～ＲＲ３にそれぞれ供給されるデータ部の物理アドレスとは、それぞれ対応するものである。
【0128】
サーチレジスタＲＳ０～ＲＳ３にはプロセッサ１１からサーチ条件として４つの論理アドレスが供給されて格納される。比較回路ＣＯ０～ＣＯ３は、それぞれサーチレジスタＲＳ０～ＲＳ３から供給される論理アドレスと、タグレジスタＲＴから供給される論理アドレスとの比較を行う。比較回路ＣＯ０～ＣＯ３は、それぞれの２入力が一致すると、ヒット信号ｈｉｔ０～ｈｉｔ３をアサートする。ヒット信号ｈｉｔ０～ｈｉｔ３のアサートにより、それぞれヒットフラグＦ０～Ｆ３がセットされる。
【0129】
なお、図１３の例は、４個の論理アドレスの並列サーチの例を示しているが、サーチレジスタＲＳ、結果レジスタＲＲ、比較回路ＣＯ及びヒットフラグＦの数を増減させることによって、任意の数の並列サーチが可能である。
【0130】
このように構成された本実施形態において、ＤＭＡＣ１４によるＬ２ＰテーブルＬＴの転送途中に、転送されるＬ２ＰテーブルＬＴのサーチが行われることは第１の実施形態と同様である。本実施形態においては、サーチ時に、複数個のサーチが並列して実行される。
【0131】
プロセッサ１１は、サーチ対象の論理アドレス４個をサーチレジスタＲＳ０～ＲＳ３にセットする。比較回路ＣＯには、転送中のキャッシュ対象データ（Ｌ２ＰテーブルＬＴ）のタグ部の値がタグレジスタＲＴから供給される。比較回路ＣＯは、タグ部の値がサーチレジスタＲＳの値と一致すると、ヒット信号ｈｉｔをアサートする。ヒット信号ｈｉｔがアサートされるとヒットフラグＦがセットされる。比較回路ＣＯ０～ＣＯ３は、１クロックで４個の論理アドレスの並列サーチを実行可能であり、サーチヒットした物理アドレスは、結果レジスタＲＲ０～ＲＲ３にセットされる。
【0132】
こうして、４つの論理アドレスのうちの、サーチヒットした１つの物理アドレスが求められる。なお、Ｓ＿ＴＳＥ２５は、キャッシュ対象データ転送完了タイミングで、全てのヒットフラグＦがセットされていなければサーチミス判定とする。
【0133】
なお、図１３は、４つの異なるサーチ条件を各サーチレジスタに格納し、４つのサーチ条件のいずれかがヒットした場合に、サーチヒットと判定する場合の構成例を示している。仮に、１つのサーチ条件に対するサーチ結果を、結果が判定される毎にプロセッサ１１に転送するような制御が行われる場合には、結果レジスタＲＲは１個で構成できる。
【0134】
他の作用は第１の実施形態と同様である。
【0135】
このように本実施形態においても第１の実施形態と同様の効果を得ることができる。また、本実施形態は複数個のキャッシュ対象データについて並列サーチが可能であるという利点を有する。
【0136】
（第５の実施形態）
第５の実施形態について説明する。本実施形態のハードウェア構成は、図５に示した第１の実施形態の変形例と同様である。本実施形態は転送中サーチ後の短時間にメモリアクセスを可能にするものである。
第５の実施形態について説明する。本実施形態のハードウェア構成は、図５に示した第１の実施形態の変形例と同様である。本実施形態は転送中サーチ後の短時間にメモリアクセスを可能にするものである。
【0137】
図１５は比較例におけるメモリアクセスを説明するためのタイミングチャートである。なお、比較例は、Ｓ＿ＴＳＥ１６を有していない。図１５は図２と同様の表記方法により、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、及びＤＭＡＣ１７の処理内容、並びにキャッシュメモリ１２へのアクセスを示す。
【0138】
ここでは、キャッシュメモリ１２に、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ１に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、比較例における転送及びサーチについて説明する。
【0139】
ＴＳＥ１５が論理アドレスＬＡ１を用いたサーチを行うと、キャッシュミスが検出される。この場合には、プロセッサ１１は、ＤＭＡＣ１７を起動し、バス権をＤＭＡＣ１７及びキャッシュメモリ１２に割り当てる。プロセッサ１１は、Ｌ２ＰテーブルＬＴの転送をＤＭＡＣ１７に指示する（図１５の（０））。
【0140】
ＤＭＡＣ１７は、不揮発性メモリ３にアクセスしてＬ２ＰテーブルＬＴの一部を読み出す。ＤＭＡＣ１７は、ＢＵＳ＿ＩＦ１４ｂ、バス１３、及びＢＵＳ＿ＩＦ１２ａを介して、読み出したＬ２ＰテーブルＬＴの一部をキャッシュメモリ１２に転送する（図１５の（１）Ｌ２Ｐテーブル転送）。ＤＭＡＣ１７の割り込み生成回路１４Ｉは、データの転送を終了すると、プロセッサ１１に割り込みを送信する（図１５の（２））。なお、比較例はＳ＿ＴＳＥ１６を有しておらず、転送中サーチは実行されない。
【0141】
プロセッサ１１は、再び論理アドレスＬＡ１でのサーチを行うために、ＴＳＥ１５を起動し、論理アドレスＬＡ１のサーチを指示する（図の１５（３））。この場合には、プロセッサ１１は、バス権をＴＳＥ１５及びキャッシュメモリ１２に割り当てる。
【0142】
ＴＳＥ１５の比較回路１５Ｃは、論理アドレスＬＡ１を用いてＬ２ＰテーブルＬＴＣをサーチする（図１５の（４）ＬＡ１サーチ）。この場合のサーチ結果はキャッシュヒットである。比較回路１５Ｃは、サーチ結果１５ＳＲを結果レジスタに格納する。割り込み生成回路１５Ｉは、プロセッサ１１に割り込みを送信する（図１５の（５））。プロセッサ１１は、バス権をプロセッサ１１とＴＳＥ１５に割り当てる。プロセッサ１１はＴＳＥ１５からサーチ結果１５ＳＲを取得する（図１５の（６））。プロセッサ１１は、サーチ結果１５ＳＲ中の物理アドレスを用いて、ＤＭＡＣ１７に不揮発性メモリ３へのアクセスを指示する（図１５の（７）メモリアクセス）。
【0143】
このように、比較例においては、キャッシュ対象データであるＬ２ＰテーブルＬＴを転送した後に、ＴＳＥ１５により再度サーチを実施する必要があり、メモリアクセス開始タイミングまでにかかる処理時間が長いという欠点がある。
【0144】
次に、図１６を参照して第５の実施形態における動作を説明する。図１６は第５の実施形態におけるメモリアクセスを説明するためのタイミングチャートである。図１６は図３と同様の表記方法により、バス権を取得しているバスインタフェース回路、プロセッサ１１、ＴＳＥ１５、Ｓ＿ＴＳＥ１６、及びＤＭＡＣ１７の処理内容、並びにキャッシュメモリ１２へのアクセスを示す
ここでも、図１５と同様に、キャッシュメモリ１２に、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ１に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、本実施形態における転送及びサーチについて説明する。
ここでも、図１５と同様に、キャッシュメモリ１２に、論理アドレスＬＡ２に対応するＬ２ＰテーブルＬＴＣのエントリーが格納され、論理アドレスＬＡ１に対応するＬ２ＰテーブルＬＴＣのエントリーは格納されていないものとして、本実施形態における転送及びサーチについて説明する。
【0145】
ＴＳＥ１５が論理アドレスＬＡ１を用いたサーチを行うと、キャッシュミスが検出される。この場合には、プロセッサ１１は、ＤＭＡＣ１７を起動し、バス権をＤＭＡＣ１７及びキャッシュメモリ１２に割り当てる。プロセッサ１１は、Ｌ２ＰテーブルＬＴの転送をＤＭＡＣ１７に指示する（図１６の（０））。
【0146】
ＤＭＡＣ１７は、不揮発性メモリ３にアクセスしてＬ２ＰテーブルＬＴの一部を読み出す。ＤＭＡＣ１７は、ＢＵＳ＿ＩＦ１４ｂ、バス１３、及びＢＵＳ＿ＩＦ１２ａを介して、読み出したＬ２ＰテーブルＬＴの一部をキャッシュメモリ１２に転送する（図１６の（１）Ｌ２Ｐテーブル転送）。Ｓ＿ＴＳＥ１６は、ＤＭＡＣ１７によって読み出されたＬ２ＰテーブルＬＴに対してサーチを行う（図１６のＬＡ１サーチ）。Ｓ＿ＴＳＥ１６は、サーチ結果１６ＳＲを取得して結果レジスタに格納する。ＤＭＡＣ１７は、データの転送を終了すると、プロセッサ１１に割り込みを送信する（図１６の（２））。
【0147】
本実施形態においては、ＤＭＡＣ１７は、転送完了の通知と同時に、Ｓ＿ＴＳＥ１６が検出したサーチヒットの通知も行う（図１６の（２））。プロセッサ１１は、サーチヒットの通知を受信すると、プロセッサ１１及びＳ＿ＴＳＥ１６にバス権を割り当てる。プロセッサ１１は、Ｓ＿ＴＳＥ１６からサーチ結果１６ＳＲを取得する。プロセッサ１１は、サーチ結果１６ＳＲ中の物理アドレスを用いて、ＤＭＡＣ１７に不揮発性メモリ３へのアクセスを指示する（図１６の（３）、メモリアクセス）。即ち、プロセッサ１１は、キャッシュ対象データの転送中にサーチヒットを検出したら、ヒットした物理アドレスを用いたメモリアクセスを即時に開始できる。図１５と図１６との比較から明らかなように、本実施形態においては、比較例に比べて、メモリアクセス開始タイミングまでに要する時間を短縮できる。
【0148】
【0149】
図１７のステップＳ１～ステップＳ７、即ち、ＴＳＥ１５によるキャッシュヒット時のサーチ結果取得までの動作、図１７のステップＳ８～ステップＳ９、即ちキャッシュミス後に転送中サーチが実施されるまでの動作、及び図１７のステップＳ１０，ステップＳ１４、即ち、サーチミス時の動作は、第１の実施形態（図４のステップＳ１～ステップＳ７，ステップＳ８～ステップＳ９，ステップＳ１０，ステップＳ１４）と同様である。
【0150】
ＴＳＥ１５からの割り込みがキャッシュミスである場合には（Ｓ６でＮＯ）、プロセッサ１１は、ＤＭＡＣ１７及びＳ＿ＴＳＥ１６を起動する（Ｓ８）。この場合には、プロセッサ１１はバス権をＤＭＡＣ１７及びキャッシュメモリ１２に割り当てて、ＤＭＡＣ１７にＬ２ＰテーブルＬＴの転送の開始を指示する。
【0151】
ＤＭＡＣ１７は、不揮発性メモリ３にアクセスしてＬ２ＰテーブルＬＴの一部を読み出す。ＤＭＡＣ１７は、ＢＵＳ＿ＩＦ１４ｂ、バス１３、及びＢＵＳ＿ＩＦ１２ａを介して、読み出したＬ２ＰテーブルＬＴの一部をキャッシュメモリ１２に転送する（Ｓ９）。Ｓ＿ＴＳＥ１６の比較回路１６Ｃは、転送中サーチを行う（Ｓ９）。ＤＭＡＣ１７の割り込み生成回路１４Ｉは、データの転送を終了すると、プロセッサ１１に割り込みを送信する。本実施形態においては、ＤＭＡＣ１７は、転送終了の割り込みの送信と同時に、Ｓ＿ＴＳＥ１６によるサーチヒットの通知もプロセッサ１１に送信する。
【0152】
プロセッサ１１は、転送終了の割り込みを受信すると、サーチヒットを判定する（Ｓ１０）。プロセッサ１１は、サーチヒットを検出すると（Ｓ１０でＹＥＳ）、バス権をプロセッサ１１とＳ＿ＴＳＥ１６に割り当て、Ｓ＿ＴＳＥ１６の結果レジスタからサーチ結果１６ＳＲを取得する（Ｓ１２）。
【0153】
プロセッサ１１は、サーチ結果１６ＳＲ中の物理アドレスを用いて、ＤＭＡＣ１７に不揮発性メモリ３へのアクセスを指示する（Ｓ３１）。なお、ＤＭＡＣ１７は、コマンドキューを備える。プロセッサ１１は、転送終了までに取得された複数の物理アドレスにそれぞれ対応する複数個のメモリアクセスコマンドを、コマンドキューを介してＤＭＡＣ１７に発行することができる。
【0154】
このように本実施形態においては、第１の実施形態と同様の効果が得られると共に、転送中サーチによってサーチヒットが発生すると、即時にメモリアクセスが可能である。これにより、本実施形態はさらなる処理の高速化を図ることができる。
【0155】
（第６の実施形態）
第６の実施形態について説明する。図１８は第６の実施形態の動作を説明するためのタイミングチャートである。本実施形態のハードウェア構成は、図１に示した第１の実施形態と同様である。本実施形態は転送中サーチ後の短時間にキャッシュリカバリを可能にするものである。
第６の実施形態について説明する。図１８は第６の実施形態の動作を説明するためのタイミングチャートである。本実施形態のハードウェア構成は、図１に示した第１の実施形態と同様である。本実施形態は転送中サーチ後の短時間にキャッシュリカバリを可能にするものである。
【0156】
上述したように、キャッシュメモリ１２に格納されるＬ２ＰテーブルＬＴＣは、不揮発性メモリ３に格納されるＬ２ＰテーブルＬＴの一部である。ＴＳＥ１５によってキャッシュミスが検出された場合には、ＤＭＡＣ１４によって、不揮発性メモリ３からＬ２ＰテーブルＬＴがキャッシュメモリ１２に転送される。ここで、不揮発性メモリ３内におけるＬ２ＰテーブルＬＴの格納位置の候補が複数ある場合等においては、転送されたＬ２ＰテーブルＬＴに対するサーチにおいてもキャッシュミスが発生することがある。この場合には、Ｌ２ＰテーブルＬＴを再度転送してＬ２ＰテーブルＬＴＣを再構成するキャッシュリカバリが実行される。
【0157】
図１８は横軸に処理時間を示す。図１８の上段は比較例におけるキャッシュリカバリのタイミングを示す。図１８の下段は本実施形態におけるキャッシュリカバリのタイミングを示す。なお、比較例は、Ｓ＿ＴＳＥ１６を有していない。
【0158】
比較例においては、図１８の上段に示すように、Ｌ２ＰテーブルＬＴの転送後に、ＴＳＥ１５によってキャッシュサーチが実行される。比較回路１５Ｃのキャッシュサーチの結果、キャッシュミス（ヒットミス）が発生すると、プロセッサ１１はキャッシュリカバリを実行する。即ち、比較例では、Ｌ２ＰテーブルＬＴの転送が終了し、キャッシュサーチが終了した後、キャッシュリカバリが実行される。
【0159】
これに対し、第６の実施形態においては、図１８の下段に示すように、Ｌ２ＰテーブルＬＴの転送途中において、Ｓ＿ＴＳＥ１６により転送中サーチが実施される。プロセッサ１１は、Ｌ２ＰテーブルＬＴの転送終了時にＤＭＡＣ１４からの割り込みを受信すると、Ｓ＿ＴＳＥ１６がサーチミスを検出していたか否かを判定する。プロセッサ１１は、Ｓ＿ＴＳＥ１６がサーチミスを検出していた場合には、キャッシュリカバリを実施する。
【0160】
この結果、図１８から明らかなように、本実施形態においては、キャッシュリカバリの開始時刻を比較例よりも早めることができ、キャッシュリカバリを高速化することができる。
【0161】
このように本実施形態においては、第１の実施形態と同様の効果が得られると共に、転送中サーチによってサーチミスが生じた場合には、即時にキャッシュリカバリが可能であり、キャッシュリカバリを高速化してシステムの処理効率を改善することができる。
【0162】
【0163】
本実施形態は、バス１３に代えてバス２１を有する。バス２１は、複数系統のバスを含む。
【0164】
また、本実施形態は、ＴＳＥユニット３５を備える。ＴＳＥユニット３５は、ＴＳＥ１５と同様の構成のＴＳＥ１５Ａ及びＴＳＥ１５Ｂの２個のＴＳＥを含む。ＴＳＥ１５Ａ及びＴＳＥ１５Ｂは、いずれもＴＳＥ１５の機能とＳ＿ＴＳＥ１６の機能の両方の機能を有する。ＴＳＥユニット３５は、ＴＳＥ１５ＡとＴＳＥ１５Ｂとが複数のバスとの間で同時に通信を可能にするように、ＢＵＳ＿ＩＦ３５ａ及びＢＵＳ＿ＩＦ３５ｂを含む。
【0165】
また、本実施形態は、プロセッサ１１に代えてプロセッサ１１Ａを備える。プロセッサ１１Ａは、複数のバスとの間で同時に通信を可能にするように、ＢＵＳ＿ＩＦ１１ａだけでなく、ＢＵＳ＿ＩＦ１１ｂを含む。
【0166】
さらに本実施形態は、キャッシュメモリ１２に代えてキャッシュメモリ１２Ａを備える。キャッシュメモリ１２Ａは、Ｌ２ＰテーブルＬＴＣに代えて、２つのＬ２ＰテーブルＬＴＣＡ及びＬ２ＰテーブルＬＴＣＢを格納する。キャッシュメモリ１２Ａは、これらのＬ２ＰテーブルＬＴＣＡ，ＬＴＣＢに同時にアクセスするためのＢＵＳ＿ＩＦ１２ａａ，１２ｂｂを含む。Ｌ２ＰテーブルＬＴＣＡとＬ２ＰテーブルＬＴＣＢとには、それぞれ異なるテーブルデータが格納される。なお、Ｌ２ＰテーブルＬＴＣＡとＬ２ＰテーブルＬＴＣＢとに、相互に同一のテーブルデータ又は一部同一のテーブルデータが格納されていてもよい。
【0167】
他の構成は、図１に示した第１の実施形態と同様である。
【0168】
なお、ＴＳＥ１５Ａ，１５Ｂは、比較回路１６Ｃにおいてサーチするデータとして、キャッシュメモリ１２Ａから読み出したデータにするか、ＤＭＡＣ１４によって不揮発性メモリ３から読み出された転送データにするかを切換える機能を、ＴＳＥ１５に付加することで比較的簡単に構成することができる。従って、本実施形態は既存の設計／検証資産を流用でき、開発コストを低減できる。
【0169】
【0170】
図２０は横軸に処理時間を示す。図２１２０の上段は比較例におけるサーチのタイミングを示す。図２０の下段は本実施形態におけるサーチのタイミングを示す。比較例は、２つのＴＳＥ１５Ａ，１５Ｂを有しておらず、図２で例示した動作、即ち、ＴＳＥ１５によるサーチを行う。
【0171】
図２０の上段に示す比較例の動作においては、キャッシュメモリ１２に論理アドレスＬＡ１に対するエントリーは格納されておらず、論理アドレスＬＡ２～ＬＡ５に対するエントリーが格納されているものとする。
【0172】
比較例においては、図２０の上段に示すように、論理アドレスＬＡ１のサーチの実行によって、キャッシュミスが検出される。プロセッサ１１は、キャッシュミスの割り込みを受信すると、Ｌ２ＰテーブルＬＴの転送をＤＭＡＣ１４に指示する。ＤＭＡＣ１４は、不揮発性メモリ３からＬ２ＰテーブルＬＴを読み出してキャッシュメモリ１２に転送し、キャッシュメモリ１２を更新する。その後、再度論理アドレスＬＡ１についてのサーチが行われる。以後、論理アドレスＬＡ２～ＬＡ５についてのサーチが順次実施される。
【0173】
図２０の下段に示す本実施形態の動作においては、キャッシュメモリ１２Ａに論理アドレスＬＡ１に対するキャッシュデータは格納されておらず、論理アドレスＬＡ４に対応するエントリーがＬ２ＰテーブルＬＴＣＡに格納され、論理アドレスＬＡ２，ＬＡ３，ＬＡ５に対応するエントリーがＬ２ＰテーブルＬＴＣＢに格納されているものとする。
【0174】
プロセッサ１１Ａは、２系統のＴＳＥ１５Ａ及びＴＳＥ１５Ｂによって、それぞれサーチを実施する。即ち、プロセッサ１１Ａの指示に従って、例えば、図２０の下段に示す処理時間（ａ）において、ＴＳＥ１５Ａは論理アドレスＬＡ１のサーチを行い、ＴＳＥ１５Ｂは論理アドレスＬＡ２のサーチを行う。
【0175】
ＴＳＥ１５Ａの論理アドレスＬＡ１についてのサーチはキャッシュミスする。一方、ＴＳＥ１５Ｂの論理アドレスＬＡ２についてのサーチはキャッシュヒットする。ＴＳＥ１５Ａからのキャッシュミス及びＴＳＥ１５Ｂからのキャッシュヒットの割り込みは、プロセッサ１１Ａに送信される。プロセッサ１１Ａは、ＴＳＥ１５Ｂから論理アドレスＬＡ２に対応する物理アドレスをサーチ結果として取得する。
【0176】
次の処理時間（ｂ）において、プロセッサ１１は、キャッシュミスの対象となった論理アドレスＬＡ１に対応するエントリーを含むデータの転送をＤＭＡＣ１４に命令する。キャッシュミスを検出したＴＳＥ１５Ａは、論理アドレスＬＡ１に対応するＬ２ＰテーブルＬＴの転送と同時に、論理アドレスＬＡ１のサーチ（転送中サーチ）を実行する（処理時間（ｂ））。また、キャッシュミスを検出しなかったＴＳＥ１５Ｂは、処理時間（ｂ）においてサーチを継続し、Ｌ２ＰテーブルＬＴＣＢに対して論理アドレスＬＡ３のサーチを実行する。こうして、処理時間（ｂ）において、論理アドレスＬＡ１及び論理アドレスＬＡ３に対応する物理アドレスがサーチ結果として得られる。
【0177】
次の処理時間（ｃ）において、ＴＳＥ１５Ａは、論理アドレスＬＡ４を用いたサーチを行い、ＴＳＥ１５Ｂは、論理アドレスＬＡ５を用いたサーチを行う。こうして、処理時間（ｃ）において、論理アドレスＬＡ４，ＬＡ５に対応する物理アドレスが得られる。このように、本実施形態においては、３つの処理時間において、論理アドレスＬＡ１～ＬＡ５に対応する物理アドレスのサーチを終了することができる。
【0178】
このように本実施形態においては、上記各実施形態と同様の効果が得られると共に、２系統のＴＳＥを備えて、各ＴＳＥが転送中サーチ機能を有することにより、サーチ速度を著しく向上させることが可能である。
【0179】
実施形態及び変形例は上記で説明した形態に限られず、種々の変形が可能である。また、上記実施形態及び変形例は、可能な限り組み合わせることができる。
【0180】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0181】
１…メモリシステム、２…メモリコントローラ、３…不揮発性メモリ、１１…プロセッサ、１１ａ，１１ｂ，１２ａ，１２ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ…ＢＵＳ＿ＩＦ、１２…キャッシュメモリ、１３…バス、１４…ＤＭＡＣ、１４Ｉ…割り込み生成回路、１５…ＴＳＥ、１５Ｃ…比較回路、１５Ｉ…割り込み生成回路、１５Ｓ…サーチ条件、１５ＳＲ…サーチ結果、１６…Ｓ＿ＴＳＥ、ＬＴ，ＬＴＣ…Ｌ２Ｐテーブル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】