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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063912
(43)【公開日】2024-05-14
(54)【発明の名称】差動型ドハティ増幅回路
(51)【国際特許分類】
H03F 1/07 20060101AFI20240507BHJP
H01F 17/00 20060101ALI20240507BHJP
H03F 3/45 20060101ALI20240507BHJP
H03F 3/68 20060101ALI20240507BHJP
【ＦＩ】
H03F1/07
H01F17/00
H03F3/45
H03F3/68 220
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022172080
(22)【出願日】2022-10-27
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】佐藤 秀幸
【テーマコード（参考）】
5E070
5J500
【Ｆターム（参考）】
5E070AA16
5J500AA01
5J500AA12
5J500AA21
5J500AA41
5J500AC92
5J500AF16
5J500AH06
5J500AH24
5J500AH29
5J500AH33
5J500AH35
5J500AK16
5J500AK66
5J500AK68
5J500AQ04
5J500AT01
5J500CK03
5J500LV08
(57)【要約】 （修正有）
【課題】搭載デバイスや高周波モジュールの小型化が可能な差動型ドハティ増幅回路を実現する。
【解決手段】第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２を含む第１差動アンプと、第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２を含む第２差動アンプと、第１線路５１と、第２線路５２と、を備える差動型ドハティ増幅回路１において、第１差動アンプ及び第２差動アンプは、Ｘ方向及びＸ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイス３のダイ上に構成される。第１線路５１は、チップデバイス３が実装される領域に重なる部分Ａの面積が、チップデバイス３が実装される領域に重ならない部分Ｂの面積よりも大きく、第２線路５２は、Ｚ方向に見てチップデバイス３が実装される領域に重なる部分Ａ’の面積が、チップデバイス３が実装される領域に重ならない部分Ｂ’の面積よりも大きい。
【選択図】図３
【解決手段】第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２を含む第１差動アンプと、第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２を含む第２差動アンプと、第１線路５１と、第２線路５２と、を備える差動型ドハティ増幅回路１において、第１差動アンプ及び第２差動アンプは、Ｘ方向及びＸ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイス３のダイ上に構成される。第１線路５１は、チップデバイス３が実装される領域に重なる部分Ａの面積が、チップデバイス３が実装される領域に重ならない部分Ｂの面積よりも大きく、第２線路５２は、Ｚ方向に見てチップデバイス３が実装される領域に重なる部分Ａ’の面積が、チップデバイス３が実装される領域に重ならない部分Ｂ’の面積よりも大きい。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、
第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、
一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１線路と、
一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２線路と、
を備え、
少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、
前記第１線路及び前記第２線路は、
前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、
前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、
前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい、
差動型ドハティ増幅回路。
第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、
一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１線路と、
一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２線路と、
を備え、
少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、
前記第１線路及び前記第２線路は、
前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、
前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、
前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい、
差動型ドハティ増幅回路。
【請求項2】
請求項１に記載の差動型ドハティ増幅回路であって、
不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、
不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、
を備え、
少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている、
差動型ドハティ増幅回路。
不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、
不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、
を備え、
少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている、
差動型ドハティ増幅回路。
【請求項3】
請求項２に記載の差動型ドハティ増幅回路であって、
前記第１線路及び前記第２線路は、
前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている、
差動型ドハティ増幅回路。
前記第１線路及び前記第２線路は、
前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている、
差動型ドハティ増幅回路。
【請求項4】
請求項２に記載の差動型ドハティ増幅回路であって、
前記基板は、
配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、
前記ＧＮＤ配線は、接地と電気的に接続され、
前記第１線路及び前記第２線路は、
少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている、
差動型ドハティ増幅回路。
前記基板は、
配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、
前記ＧＮＤ配線は、接地と電気的に接続され、
前記第１線路及び前記第２線路は、
少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている、
差動型ドハティ増幅回路。
【請求項5】
請求項１から４の何れか一項に記載の差動型ドハティ増幅回路であって、
前記第１ピークアンプの出力と前記第１線路の他端との接続点、及び、前記第２ピークアンプの出力と前記第２線路の他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、
前記出力バラントランスは、前記基板に設けられる配線で構成されている、
差動型ドハティ増幅回路。
前記第１ピークアンプの出力と前記第１線路の他端との接続点、及び、前記第２ピークアンプの出力と前記第２線路の他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、
前記出力バラントランスは、前記基板に設けられる配線で構成されている、
差動型ドハティ増幅回路。
【請求項6】
第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、
第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、
一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１インダクタと、
一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２インダクタと、
前記第１差動アンプの差動出力間に接続された第１コンデンサと、
前記第２差動アンプの差動出力間に接続された第２コンデンサと、
を備え、
少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、
前記第１インダクタ及び前記第２インダクタは、
前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、
前記第１コンデンサ及び前記第２コンデンサは、前記チップデバイスのダイ上に構成され、
前記第１インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、
前記第２インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい、
差動型ドハティ増幅回路。
第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、
一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１インダクタと、
一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２インダクタと、
前記第１差動アンプの差動出力間に接続された第１コンデンサと、
前記第２差動アンプの差動出力間に接続された第２コンデンサと、
を備え、
少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、
前記第１インダクタ及び前記第２インダクタは、
前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、
前記第１コンデンサ及び前記第２コンデンサは、前記チップデバイスのダイ上に構成され、
前記第１インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、
前記第２インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい、
差動型ドハティ増幅回路。
【請求項7】
請求項６に記載の差動型ドハティ増幅回路であって、
不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、
不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、
を備え、
少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている、
差動型ドハティ増幅回路。
不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、
不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、
を備え、
少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている、
差動型ドハティ増幅回路。
【請求項8】
請求項７に記載の差動型ドハティ増幅回路であって、
前記第１インダクタ及び前記第２インダクタは、
前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている、
差動型ドハティ増幅回路。
前記第１インダクタ及び前記第２インダクタは、
前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている、
差動型ドハティ増幅回路。
【請求項9】
請求項７に記載の差動型ドハティ増幅回路であって、
前記基板は、
配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、
前記ＧＮＤ配線は、接地と電気的に接続され、
前記第１インダクタ及び前記第２インダクタは、
少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている、
差動型ドハティ増幅回路。
前記基板は、
配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、
前記ＧＮＤ配線は、接地と電気的に接続され、
前記第１インダクタ及び前記第２インダクタは、
少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている、
差動型ドハティ増幅回路。
【請求項10】
請求項６から９の何れか一項に記載の差動型ドハティ増幅回路であって、
前記第１ピークアンプの出力と前記第１インダクタの他端との接続点、及び、前記第２ピークアンプの出力と前記第２インダクタの他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、
前記出力バラントランスは、前記基板に設けられる配線で構成されている、
差動型ドハティ増幅回路。
前記第１ピークアンプの出力と前記第１インダクタの他端との接続点、及び、前記第２ピークアンプの出力と前記第２インダクタの他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、
前記出力バラントランスは、前記基板に設けられる配線で構成されている、
差動型ドハティ増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、差動型ドハティ増幅回路に関する。
【背景技術】
【0002】
高効率な電力増幅回路として、ドハティ（Doherty）増幅回路が知られている。ドハティ増幅回路は、一般的に、高周波入力信号の電力レベルにかかわらず動作するキャリアアンプと、高周波入力信号の電力レベルが小さい場合はオフとなり、大きい場合にオンとなるピークアンプとが並列に接続された構成である。当該構成では、高周波入力信号の電力レベルが大きい場合、キャリアアンプが飽和出力電力レベルで飽和を維持しながら動作する。これにより、ドハティ増幅回路は、通常の電力増幅回路に比べて効率を向上させることができる。このようなドハティ増幅回路を差動構成とし、ダイ上にドハティ増幅回路を構成するアンプと入出力移相器、及び出力整合用のトランスフォーマをオンチップ配置したレイアウトが開示されている。（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－８５１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、電力増幅回路やスイッチ回路、制御回路等を一体化した高周波モジュールの開発が進められている。このような高周波モジュールは、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板や誘電体基板上にウエハレベルＣＳＰ（ＷＬ－ＣＳＰ：Wafer Level Chip Size Package）や表面実装部品（ＳＭＤ：Surface Mount Device）等の複数の機能デバイスが実装される。
【0005】
このような高周波モジュールに上記従来技術を適用した場合、ＨＢＴ（Heterojunction Bipolar Transistor）プロセスを用いて構成されたＨＢＴデバイスのダイ上にドハティ増幅回路の各構成部が設けられ、高周波モジュールを構成する基板上に実装される構成が想定される。このような構成において、ＨＢＴデバイスのダイサイズや高周波モジュール基板の小型化が課題となる。
【0006】
本開示は、上記に鑑みてなされたものであって、搭載デバイスや高周波モジュールの小型化が可能な差動型ドハティ増幅回路を実現することを目的とする。
【課題を解決するための手段】
【0007】
本開示の一側面の差動型ドハティ増幅回路は、第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１線路と、一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２線路と、を備え、少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、前記第１線路及び前記第２線路は、前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、前記第２線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい。
【0008】
この構成では、チップデバイスのダイサイズの小型化と、基板のサイズの小型化とを両立することができる。
【0009】
本開示の一側面の差動型ドハティ増幅回路は、第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１インダクタと、一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２インダクタと、前記第１差動アンプの差動出力間に接続された第１コンデンサと、前記第２差動アンプの差動出力間に接続された第２コンデンサと、を備え、少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、前記第１インダクタ及び前記第２インダクタは、前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、前記第１コンデンサ及び前記第２コンデンサは、前記チップデバイスのダイ上に構成され、前記第１インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、前記第２インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい。
【0010】
この構成では、チップデバイスのダイサイズの小型化と、基板のサイズの小型化とを両立することができる。
【発明の効果】
【0011】
本開示によれば、搭載デバイスや高周波モジュールの小型化が可能な差動型ドハティ増幅回路を実現することができる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下に、実施形態に係る差動型ドハティ増幅回路を図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では実施形態１と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【0014】
（実施形態１）
図１は、実施形態１に係る差動型ドハティ増幅回路の構成の一例を示す図である。差動型ドハティ増幅回路１は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。
図１は、実施形態１に係る差動型ドハティ増幅回路の構成の一例を示す図である。差動型ドハティ増幅回路１は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。
【0015】
差動型ドハティ増幅回路１は、第１キャリアアンプＣＡ１と、第２キャリアアンプＣＡ２と、第１ピークアンプＰＡ１と、第２ピークアンプＰＡ２と、第１入力バラントランスＴ１と、第２入力バラントランスＴ２と、出力バラントランスＴ３と、を含む。
【0016】
第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２は、第１差動アンプＡ１を構成する。本開示では、第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２がそれぞれ１段のアンプで構成されているが、第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２の少なくとも一方が複数段のアンプで構成されていても良い。第１入力バラントランスＴ１は、不平衡入力信号である高周波入力信号ＲＦｉｎを差動信号に変換して第１差動アンプＡ１に入力する。
【0017】
第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２は、第２差動アンプＡ２を構成する。本開示では、第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２がそれぞれ１段のアンプで構成されているが、第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２の少なくとも一方が複数段のアンプで構成されていても良い。第２入力バラントランスＴ２は、位相回路４を介して入力された不平衡入力信号を差動信号に変換して第２差動アンプＡ２に入力する。位相回路４は、高周波入力信号ＲＦｉｎの位相をλ／４遅らせて、第２入力バラントランスＴ２に入力する回路である。位相回路４は、例えば、伝送線路、或いは、９０度ハイブリッドカプラなどにより構成される。
【0018】
第１差動アンプＡ１の出力と第２差動アンプの出力との間には、位相回路５が設けられている。位相回路５は、第１差動アンプＡ１の差動出力の位相をλ／４遅らせる回路である。第２差動アンプの出力と位相回路５との接続点から出力される差動信号は、出力バラントランスＴ３によって不平衡出力信号であるＲＦｏｕｔに変換される。
【0019】
図１に示す差動型ドハティ増幅回路１において、第１差動アンプＡ１（第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２）は、高周波入力信号ＲＦｉｎの電力レベルにかかわらず動作する。また、第２差動アンプＡ２（第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２）は、高周波入力信号ＲＦｉｎの電力レベルが小さい場合はオフとなり、大きい場合にオンとなる。これら第１差動アンプＡ１と第２差動アンプＡ２とが並列に接続され、差動型ドハティ増幅回路１が構成されている。このような構成において、高周波入力信号ＲＦｉｎの電力レベルが大きい場合、第１差動アンプＡ１（第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２）が飽和出力電力レベルで飽和を維持しながら動作する。これにより、差動型ドハティ増幅回路１は、通常の差動増幅回路に比べて効率を向上させることができる。
【0020】
【0021】
図２Ａ及び図２Ｂでは、差動型ドハティ増幅回路１の一例として、フロントエンドモジュールに実装される例を示している。フロントエンドモジュールは、図２Ａ及び図２Ｂに示すＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行な基板２上に、ＸＹ平面に直交するＺ方向に実装された複数の集積回路、及び各種機能部品を一体化した超小型集積モジュールである。なお、ＸＹ平面に平行な基板２は、表面に多少凹凸がある基板などＸＹ平面に略平行な基板も含むものとする。基板２は、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板等のセラミック積層基板や、樹脂多層基板やフィルム基板等が例示される。
【0022】
図２Ａ及び図２Ｂに示す差動型ドハティ増幅回路１の主要な回路ブロックは、基板２に対してＺ方向にフリップチップ実装されるＸＹ平面に平行なチップデバイス３のダイ上に構成される。具体的に、図２Ａ及び図２Ｂでは、少なくとも、第１キャリアアンプＣＡ１、第２キャリアアンプＣＡ２、第１ピークアンプＰＡ１、第２ピークアンプＰＡ２、第１入力バラントランスＴ１、及び第２入力バラントランスＴ２がチップデバイス３のダイ上に構成される例を示している。
【0023】
なお、本開示において、出力バラントランスＴ３は、基板２上に配置されている。具体的に、出力バラントランスＴ３の巻線は、基板２に設けられる配線で構成される。これにより、チップデバイス３の小型化に寄与することができる。あるいは、本開示と異なり、出力バラントランスＴ３は、チップデバイス３のダイ上に配置されていても良い。
【0024】
なお、図２Ａ及び図２Ｂでは、Ｘ方向に、第１入力バラントランスＴ１、第１差動アンプＡ１（第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２）、第２入力バラントランスＴ２、第２差動アンプＡ２（第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２）の順に並ぶ例を示したが、チップデバイス３のダイ上において、第１キャリアアンプＣＡ１、第２キャリアアンプＣＡ２、第１ピークアンプＰＡ１、及び第２ピークアンプＰＡ２の配置は、図２Ａ及び図２Ｂに示す例に限定されない。第１キャリアアンプＣＡ１と第１ピークアンプＰＡ１との並び位置と、第２キャリアアンプＣＡ２と第２ピークアンプＰＡ２との並び位置とは、第１キャリアアンプＣＡ１と第２キャリアアンプＣＡ２とを結ぶ線分の中点ａと、第１ピークアンプＰＡ１と第２ピークアンプＰＡ２とを結ぶ線分の中点ｂと、を通る直線（図２Ａに示す一点鎖線）を軸として略線対称に配置されていれば良い。あるいは、チップデバイス３のダイ上において、Ｘ方向に並べた第１入力バラントランスＴ１、接地端子Ｇ１、および第１差動アンプＡ１のセットと、Ｘ方向に並べた第２入力バラントランスＴ２、第２差動アンプＡ２のセットとがＹ方向に並ぶように配置しても良い。
【0025】
チップデバイス３は、例えばＧａＡｓ（ガリウム砒素）系のヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）で構成されるＨＢＴデバイス（集積回路、ＩＣ：Integrated Circuit）であり、当該ＨＢＴデバイスのダイ上に第１キャリアアンプＣＡ１、第２キャリアアンプＣＡ２、第１ピークアンプＰＡ１、及び第２ピークアンプＰＡ２が構成されている。図２Ａ及び図２Ｂにおいて、Ｇ１は、第１キャリアアンプＣＡ１及び第２キャリアアンプＣＡ２を構成するＨＢＴのエミッタが接続される接地端子である。また、Ｇ２は、第１ピークアンプＰＡ１及び第２ピークアンプＰＡ２を構成するＨＢＴのエミッタが接続される接地端子である。チップデバイス３は、基板２上に、例えば銅ピラー等でバンプボンディングされる。
【0026】
図２Ａ及び図２Ｂに示す例において、基板２は、複数の配線層Ｌｙ１，Ｌｙ２，Ｌｙ３，・・・，Ｌｙｎ（ｎは自然数）が絶縁体層を挟んで積層された多層基板である。基板２の各層には、ＧＮＤ配線が設けられている。各層のＧＮＤ配線は、例えば非貫通ビア（ＩＶＨ：Interstitial Via Hole）で接続され、例えばバンプボンディングによってチップデバイス３上の接地端子Ｇ１，Ｇ２と接続される。具体的には、例えば、図２Ａ及び図２Ｂに示すように、Ｚ方向に見てチップデバイス３上の接地端子Ｇ１，Ｇ２に重なる領域にＧＮＤ配線が設けられる。また、図２Ｂでは、Ｚ方向に見て、表層の配線層Ｌｙ１に設けられる配線で出力バラントランスＴ３の巻線（第１ピークアンプＰＡ１、及び第２ピークアンプＰＡ２の出力に接続される一次巻線）が構成された例を示している。
【0027】
実施形態１に係る差動型ドハティ増幅回路１の構成において、位相回路５は、基板２に設けられる配線で構成された伝送線路である。具体的に、位相回路５は、一端が第１キャリアアンプＣＡ１の出力に接続され、他端が第１ピークアンプＰＡ１の出力に接続された第１線路５１と、一端が第２キャリアアンプＣＡ２の出力に接続され、他端が第２ピークアンプＰＡ２の出力に接続された第２線路５２と、を含む。
【0028】
図２Ａ及び図２Ｂに示す構成では、基板２の配線層Ｌｙ３に第１線路５１及び第２線路５２が設けられた例を示している。より具体的には、第１線路５１の一端がＩＶＨ及びバンプを介してチップデバイス３のダイ上の第１キャリアアンプＣＡ１に接続され、第１線路５１の他端がＩＶＨ及びバンプを介してチップデバイス３のダイ上の第１ピークアンプＰＡ１に接続されている。また、第２線路５２の一端がＩＶＨ及びバンプを介してチップデバイス３のダイ上の第２キャリアアンプＣＡ２に接続され、第２線路５２の他端がＩＶＨ及びバンプを介してチップデバイス３のダイ上の第２ピークアンプＰＡ２に接続されている。このように、位相回路５を構成する第１線路５１及び第２線路５２を基板２の配線層に設けることで、チップデバイス３のダイサイズを小型化することができる。
【0029】
また、図２Ａ及び図２Ｂに示す構成では、Ｚ方向に見てチップデバイス３が実装される領域の内側に第１線路５１及び第２線路５２を設けている。これにより、基板２上において差動型ドハティ増幅回路１が占める面積を小さくすることができ、基板２のサイズを小型化することができる。
【0030】
さらに、図２Ａ及び図２Ｂに示す構成では、Ｚ方向に見てチップデバイス３上の第２入力バラントランスＴ２と重ならないように、第１線路５１及び第２線路５２を設けている。これにより、第２入力バラントランスＴ２の巻線と第１線路５１及び第２線路５２との結合による性能劣化を抑制することができる。なお、図２Ｂにおいて、第１線路５１及び第２線路５２に挟まれる位置（例えば、図２Ｂにおける第２入力バラントランスＴ２）に第１入力バラントランスＴ１の少なくとも一部が配置された場合には、第１線路５１及び第２線路５２は、第１入力バラントランスＴ１と重ならないように設けられていても良い。あるいは、図２Ｂにおいて、例えば、第１線路５１及び第２線路５２に挟まれる位置に第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方の少なくとも一部が配置された場合には、第１線路５１及び第２線路５２は、第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方と重ならないように設けられていても良い。つまり、第１線路５１及び第２線路５２は、第１入力バラントランスＴ１及び第２入力バラントランスＴ２のうち、チップデバイス３上に設けられたほうの入力バラントランスと重ならないように設けられていれば良い。また、第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方がチップデバイス３上に設けられている場合には、第１線路５１及び第２線路５２は、双方の入力バラントランスと重ならないように設けられていても良いし、あるいは、一方の入力バラントランスと重ならないように設けられていても良い。以上より、第１線路５１及び第２線路５２は、少なくともチップデバイス３のダイ上に構成されている第１入力バラントランスＴ１及び第２入力バラントランスＴ２に重なる領域の外側に設けられていれば良い。
【0031】
（第１変形例）
図３は、実施形態１の第１変形例に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。
図３は、実施形態１の第１変形例に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。
【0032】
図３に示す実施形態１の第１変形例では、チップデバイス３のダイサイズに占める第１入力バラントランスＴ１及び第２入力バラントランスＴ２の面積が相対的に大きい場合の具体例を示している。具体的には、例えば、チップデバイス３のダイサイズをより小型化した場合、図３に示すように、チップデバイス３のダイサイズに占める第１入力バラントランスＴ１及び第２入力バラントランスＴ２の面積が相対的に大きくなる場合がある。
【0033】
このような構成において、Ｚ方向に見てチップデバイス３上の第２入力バラントランスＴ２と重ならないように第１線路５１及び第２線路５２を設けた場合、Ｚ方向に見てチップデバイス３が実装される領域の外側に第１線路５１及び第２線路５２が張り出すことが考えられる。このような場合でも、図３に示すように、Ｚ方向に見てチップデバイス３が実装される領域に重なる第１線路５１の部分Ａの面積が、チップデバイス３が実装される領域に重ならない第１線路５１の部分Ｂの面積よりも大きくなるように構成し、且つ、Ｚ方向に見てチップデバイス３が実装される領域に重なる第２線路５２の部分Ａ’の面積が、チップデバイス３が実装される領域に重ならない第２線路５２の部分Ｂ’の面積よりも大きくなるように構成することで、チップデバイス３のダイサイズの小型化と、基板２のサイズの小型化とを両立することができる。
【0034】
【0035】
【0036】
図４Ａ及び図４Ｂに示す構成では、第１線路５１及び第２線路５２を設ける基板２の配線層Ｌｙ３の上層である配線層Ｌｙ２に、Ｚ方向に見て、少なくとも第２入力バラントランスＴ２に重なる領域を覆うＧＮＤ配線ＧＬを設けている。言い換えると、Ｚ方向に見て、少なくとも第２入力バラントランスＴ２に重なる領域を覆うＧＮＤ配線ＧＬを設け、少なくともＧＮＤ配線ＧＬを設けた配線層Ｌｙ２の下層である配線層Ｌｙ３に、第１線路５１及び第２線路５２を設けている。なお、ＧＮＤ配線ＧＬは、各層のＧＮＤ配線とＩＶＨで接続され、バンプボンディングによってチップデバイス３上の接地端子Ｇ２と接続される。これにより、Ｚ方向に見てチップデバイス３上の第２入力バラントランスＴ２と第１線路５１及び第２線路５２とを重ねて配置しつつ、第２入力バラントランスＴ２の巻線と第１線路５１及び第２線路５２との結合による性能劣化を抑制することができ、チップデバイス３のダイサイズの小型化と、基板２のサイズの小型化とを両立することができる。
【0037】
（実施形態２）
図５は、実施形態２に係る差動型ドハティ増幅回路の構成の一例を示す図である。図６Ａは、実施形態２に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。図６Ｂは、図６Ａに示す差動型ドハティ増幅回路をＹ方向に見た側面透視図である。
図５は、実施形態２に係る差動型ドハティ増幅回路の構成の一例を示す図である。図６Ａは、実施形態２に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。図６Ｂは、図６Ａに示す差動型ドハティ増幅回路をＹ方向に見た側面透視図である。
【0038】
実施形態２に係る差動型ドハティ増幅回路１ａの構成において、位相回路５ａは、π型の集中定数回路である。具体的に、位相回路５ａは、一端が第１キャリアアンプＣＡ１の出力に接続され、他端が第１ピークアンプＰＡ１の出力に接続された第１インダクタＬ１と、一端が第２キャリアアンプＣＡ２の出力に接続され、他端が第２ピークアンプＰＡ２の出力に接続された第２インダクタＬ２と、第１差動アンプＡ１の差動出力間に接続された第１コンデンサＣ１と、第２差動アンプＡ２の差動出力間に接続された第２コンデンサＣ２と、を含む。実施形態２に係る構成において、第１インダクタＬ１及び第２インダクタＬ２は、基板２ａに設けられる配線で構成される。第１コンデンサＣ１及び第２コンデンサＣ２は、チップデバイス３ａのダイ上に実装される。
【0039】
図６Ａ及び図６Ｂに示す構成では、基板２ａの配線層Ｌｙ３に第１インダクタＬ１及び第２インダクタＬ２が設けられた例を示している。より具体的には、第１インダクタＬ１の一端がＩＶＨ及びバンプを介してチップデバイス３ａのダイ上の第１キャリアアンプＣＡ１に接続され、第１インダクタＬ１の他端がＩＶＨ及びバンプを介してチップデバイス３ａのダイ上の第１ピークアンプＰＡ１に接続されている。また、第２インダクタＬ２の一端がＩＶＨ及びバンプを介してチップデバイス３ａのダイ上の第２キャリアアンプＣＡ２に接続され、第２インダクタＬ２の他端がＩＶＨ及びバンプを介してチップデバイス３ａのダイ上の第２ピークアンプＰＡ２に接続されている。このように、位相回路５ａを構成する第１インダクタＬ１及び第２インダクタＬ２を基板２ａの配線層に設けることで、チップデバイス３ａのダイサイズを小型化することができる。
【0040】
また、図６Ａ及び図６Ｂに示す構成では、Ｚ方向に見てチップデバイス３ａが実装される領域の内側に第１インダクタＬ１及び第２インダクタＬ２を設けている。これにより、基板２ａ上において差動型ドハティ増幅回路１ａが占める面積を小さくすることができ、基板２ａのサイズを小型化することができる。
【0041】
さらに、図６Ａ及び図６Ｂに示す構成では、Ｚ方向に見てチップデバイス３ａ上の第２入力バラントランスＴ２と重ならないように、第１インダクタＬ１及び第２インダクタＬ２を設けている。これにより、第２入力バラントランスＴ２の巻線と第１インダクタＬ１及び第２インダクタＬ２との結合による性能劣化を抑制することができる。なお、図６Ｂにおいて、第１インダクタＬ１及び第２インダクタＬ２に挟まれる位置（例えば、図６Ｂにおける第２入力バラントランスＴ２）に第１入力バラントランスＴ１の少なくとも一部が配置された場合には、第インダクタＬ１及び第２インダクタＬ２は、第１入力バラントランスＴ１と重ならないように設けられていても良い。あるいは、図６Ｂにおいて、例えば、第１インダクタＬ１及び第２インダクタＬ２に挟まれる位置に第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方の少なくとも一部が配置された場合には、第１インダクタＬ１及び第２インダクタＬ２は、第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方と重ならないように設けられていても良い。つまり、第１インダクタＬ１及び第２インダクタＬ２は、第１入力バラントランスＴ１及び第２入力バラントランスＴ２のうち、チップデバイス３ａ上に設けられたほうの入力バラントランスと重ならないように設けられていれば良い。また、第１入力バラントランスＴ１及び第２入力バラントランスＴ２の双方がチップデバイス３ａ上に設けられている場合には、第１インダクタＬ１及び第２インダクタＬ２は、双方の入力バラントランスと重ならないように設けられていても良いし、あるいは、一方の入力バラントランスと重ならないように設けられていても良い。以上より、第１インダクタＬ１及び第２インダクタＬ２は、少なくともチップデバイス３ａのダイ上に構成されている第１入力バラントランスＴ１及び第２入力バラントランスＴ２に重なる領域の外側に設けられていれば良い。
【0042】
（第１変形例）
図７は、実施形態２の第１変形例に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。
図７は、実施形態２の第１変形例に係る差動型ドハティ増幅回路の概念的な基板実装例を示す平面図である。
【0043】
図７に示す実施形態２の第１変形例では、実施形態１の第１変形例と同様に、チップデバイス３ａのダイサイズに占める第１入力バラントランスＴ１及び第２入力バラントランスＴ２の面積が相対的に大きい場合の具体例を示している。
【0044】
このような構成において、Ｚ方向に見てチップデバイス３上の第２入力バラントランスＴ２と重ならないように第１インダクタＬ１及び第２インダクタＬ２を設けた場合、Ｚ方向に見てチップデバイス３ａが実装される領域の外側に第１インダクタＬ１及び第２インダクタＬ２が張り出すことが考えられる。また、例えば、第１インダクタＬ１及び第２インダクタＬ２を表面実装部品（ＳＭＤ：Surface Mount Device）で構成し、基板２ａ上に実装する構成では、基板２ａ上において差動型ドハティ増幅回路１ａが占める面積が大きくなる。
【0045】
本開示では、上述したように、第１インダクタＬ１及び第２インダクタＬ２を基板２ａに設けられる配線で構成している。そして、図７に示すように、Ｚ方向に見てチップデバイス３ａが実装される領域に重なる第１インダクタＬ１の部分Ａの面積が、チップデバイス３ａが実装される領域に重ならない部分Ｂの面積よりも大きくなるように構成し、且つ、Ｚ方向に見てチップデバイス３ａが実装される領域に重なる第２インダクタＬ２の部分Ａ’の面積が、チップデバイス３ａが実装される領域に重ならない部分Ｂ’の面積よりも大きくなるように構成することで、チップデバイス３ａのダイサイズの小型化と、基板２ａのサイズの小型化とを両立することができる。
【0046】
【0047】
図８Ａ及び図８Ｂでは、実施形態１の第２変形例と同様に、チップデバイス３ａのダイサイズに占める第１入力バラントランスＴ１及び第２入力バラントランスＴ２の面積が相対的に大きい場合の第１変形例とは異なる具体例を示している。
【0048】
図８Ａ及び図８Ｂに示す構成では、第１インダクタＬ１及び第２インダクタＬ２を設ける基板２ａの配線層Ｌｙ３の上層である配線層Ｌｙ２に、Ｚ方向に見て、少なくとも第２入力バラントランスＴ２に重なる領域を覆うＧＮＤ配線ＧＬを設けている。言い換えると、Ｚ方向に見て、少なくとも第２入力バラントランスＴ２に重なる領域を覆うＧＮＤ配線ＧＬを設け、少なくともＧＮＤ配線ＧＬを設けた配線層Ｌｙ２の下層である配線層Ｌｙ３に、第１インダクタＬ１及び第２インダクタＬ２を設けている。これにより、Ｚ方向に見てチップデバイス３ａ上の第２入力バラントランスＴ２と第１インダクタＬ１及び第２インダクタＬ２とを重ねて配置しつつ、第２入力バラントランスＴ２の巻線と第１インダクタＬ１及び第２インダクタＬ２との結合による性能劣化を抑制することができ、チップデバイス３ａのダイサイズの小型化と、基板２ａのサイズの小型化とを両立することができる。
【0049】
なお、上述した各実施形態及び変形例では、第１入力バラントランスＴ１及び第２入力バラントランスＴ２がチップデバイス３のダイ上に構成される例を示したが、これに限定されない。例えば、第１入力バラントランスＴ１及び第２入力バラントランスＴ２を基板２（２ａ）上に設けることで、チップデバイス３（３ａ）をより小型化できる。この場合、基板２（２ａ）上において差動型ドハティ電力増幅回路１（１ａ）が占める面積は大きくなる可能性がある。本開示では、少なくとも第２入力バラントランスＴ２をチップデバイス３（３ａ）のダイ上に設けた構成において、上述した各実施形態及び変形例の構成とすることで、チップデバイス３（３ａ）のダイサイズの小型化と、基板２（２ａ）のサイズの小型化とを両立することができる。
【0050】
また、上記した実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。
【0051】
本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
【0052】
（１）本開示の一側面の差動型ドハティ増幅回路は、第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１線路と、一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２線路と、を備え、少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、前記第１線路及び前記第２線路は、前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、前記第１線路は、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい。
【0053】
（２）上記（１）の差動型ドハティ増幅回路において、不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、を備え、少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている。
【0054】
（３）上記（２）の差動型ドハティ増幅回路において、前記第１線路及び前記第２線路は、前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている。
【0055】
（４）上記（２）の差動型ドハティ増幅回路において、前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、前記ＧＮＤ配線は、接地と電気的に接続され、前記第１線路及び前記第２線路は、少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている。
【0056】
（５）上記（１）から（４）の差動型ドハティ増幅回路において、前記第１ピークアンプの出力と前記第１線路の他端との接続点、及び、前記第２ピークアンプの出力と前記第２線路の他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、前記出力バラントランスは、前記基板に設けられる配線で構成されている。
【0057】
（６）本開示の一側面の差動型ドハティ増幅回路は、第１キャリアアンプ及び第２キャリアアンプを含む第１差動アンプと、第１ピークアンプ及び第２ピークアンプを含む第２差動アンプと、一端が前記第１キャリアアンプの出力に接続され、他端が前記第１ピークアンプの出力に接続された第１インダクタと、一端が前記第２キャリアアンプの出力に接続され、他端が前記第２ピークアンプの出力に接続された第２インダクタと、前記第１差動アンプの差動出力間に接続された第１コンデンサと、前記第２差動アンプの差動出力間に接続された第２コンデンサと、を備え、少なくとも前記第１差動アンプ及び前記第２差動アンプがＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に平行なチップデバイスのダイ上に構成され、前記第１インダクタ及び前記第２インダクタは、前記チップデバイスが前記ＸＹ平面に直交するＺ方向にフリップチップ実装される、前記ＸＹ平面に平行な基板に設けられる配線で構成され、前記第１コンデンサ及び前記第２コンデンサは、前記チップデバイスのダイ上に構成され、前記第１インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きく、前記第２インダクタは、前記Ｚ方向に見て前記チップデバイスが実装される領域に重なる部分の面積が、前記チップデバイスが実装される領域に重ならない部分の面積よりも大きい。
【0058】
（７）上記（６）の差動型ドハティ増幅回路において、不平衡入力信号を差動信号に変換して前記第１差動アンプに入力する第１入力バラントランスと、不平衡入力信号を差動信号に変換して前記第２差動アンプに入力する第２入力バラントランスと、を備え、少なくとも前記第１入力バラントランス及び前記第２入力バラントランスのうちの一方が前記チップデバイスのダイ上に構成されている。
【0059】
（８）上記（７）の差動型ドハティ増幅回路において、前記第１インダクタ及び前記第２インダクタは、前記Ｚ方向に見て、少なくとも前記チップデバイスのダイ上に構成されている前記第１入力バラントランス及び前記第２入力バラントランスに重なる領域の外側に設けられている。
【0060】
（９）上記（７）の差動型ドハティ増幅回路において、前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記Ｚ方向に見て少なくとも前記第２入力バラントランスに重なる領域を覆うＧＮＤ配線が設けられ、前記ＧＮＤ配線は、接地と電気的に接続され、前記第１インダクタ及び前記第２インダクタは、少なくとも前記ＧＮＤ配線が設けられた層よりも下層に設けられている。
【0061】
（１０）上記（６）から（９）の差動型ドハティ増幅回路において、前記第１ピークアンプの出力と前記第１線路の他端との接続点、及び、前記第２ピークアンプの出力と前記第２線路の他端との接続点から出力される差動信号を不平衡出力信号に変換する出力バラントランスを備え、前記出力バラントランスは、前記基板に設けられる配線で構成されている。
【0062】
本開示により、搭載デバイスや高周波モジュールの小型化が可能な差動型ドハティ増幅回路を実現することができる。
【符号の説明】
【0063】
１，１ａ 差動型ドハティ増幅回路
２，２ａ 基板
３ チップデバイス
４ 位相回路
５，５ａ 位相回路
５１ 第１線路
５２ 第２線路
Ａ１ 第１差動アンプ
Ａ２ 第２差動アンプ
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｇ１，Ｇ２ 接地端子
ＧＬ ＧＮＤ配線
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｌｙ１，Ｌｙ２，Ｌｙ３，・・・，Ｌｙｎ 配線層
Ｔ１ 第１入力バラントランス
Ｔ２ 第２入力バラントランス
Ｔ３ 出力バラントランス
ＰＡ１ 第１ピークアンプ
ＰＡ２ 第２ピークアンプ
２，２ａ 基板
３ チップデバイス
４ 位相回路
５，５ａ 位相回路
５１ 第１線路
５２ 第２線路
Ａ１ 第１差動アンプ
Ａ２ 第２差動アンプ
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｇ１，Ｇ２ 接地端子
ＧＬ ＧＮＤ配線
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｌｙ１，Ｌｙ２，Ｌｙ３，・・・，Ｌｙｎ 配線層
Ｔ１ 第１入力バラントランス
Ｔ２ 第２入力バラントランス
Ｔ３ 出力バラントランス
ＰＡ１ 第１ピークアンプ
ＰＡ２ 第２ピークアンプ
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】