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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063929
(43)【公開日】2024-05-14
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240507BHJP
H01L 31/12 20060101ALI20240507BHJP
H03K 17/78 20060101ALI20240507BHJP
H01L 23/28 20060101ALI20240507BHJP
H01L 25/04 20230101ALI20240507BHJP
【ＦＩ】
H01L25/08 Y
H01L31/12 C
H03K17/78 F
H01L23/28 D
H01L25/04 Z
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022172124
(22)【出願日】2022-10-27
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】新倉 雄一郎
(72)【発明者】
【氏名】今井 恒
【テーマコード（参考）】
4M109
5F889
5J050
【Ｆターム（参考）】
4M109AA01
4M109BA03
4M109EA02
4M109EC12
4M109GA01
5F889AA01
5F889AB09
5F889AB13
5F889AC02
5F889AC09
5F889AC16
5F889AC18
5F889CA04
5F889CA20
5F889CA21
5F889DA02
5F889DA14
5F889EA01
5F889EA04
5F889EA06
5J050AA02
5J050BB21
5J050DD08
5J050EE02
5J050EE17
5J050FF04
5J050FF11
(57)【要約】
【課題】デッドタイムの増加を抑制する。
【解決手段】実施形態に係る半導体装置は、基板と、各々が基板の第１面上に接して設けられる第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタと、各々が基板の第１面の上方に設けられる第１発光素子及び第２発光素子と、基板の第１面と第１発光素子との間に設けられ、第１発光素子の発光状態に応じて、第１トランジスタ及び第２トランジスタをオン状態又はオフ状態にする第１受光素子と、基板の第１面と第２発光素子との間の上方に設けられ、第２発光素子の発光状態に応じて、第３トランジスタ及び第４トランジスタをオン状態又はオフ状態にする第２受光素子と、を備え、第１発光素子及び第２発光素子は、第１発光素子及び第２発光素子のうちいずれか一方を点灯状態にする際に、他方を消灯状態にするように構成される。
【選択図】図２
【解決手段】実施形態に係る半導体装置は、基板と、各々が基板の第１面上に接して設けられる第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタと、各々が基板の第１面の上方に設けられる第１発光素子及び第２発光素子と、基板の第１面と第１発光素子との間に設けられ、第１発光素子の発光状態に応じて、第１トランジスタ及び第２トランジスタをオン状態又はオフ状態にする第１受光素子と、基板の第１面と第２発光素子との間の上方に設けられ、第２発光素子の発光状態に応じて、第３トランジスタ及び第４トランジスタをオン状態又はオフ状態にする第２受光素子と、を備え、第１発光素子及び第２発光素子は、第１発光素子及び第２発光素子のうちいずれか一方を点灯状態にする際に、他方を消灯状態にするように構成される。
【選択図】図２
【特許請求の範囲】
【請求項1】
基板と、
各々が前記基板の第１面上に接して設けられる第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタと、
各々が前記基板の第１面の上方に設けられる第１発光素子及び第２発光素子と、
前記基板の第１面と前記第１発光素子との間に設けられ、前記第１発光素子の発光状態に応じて、前記第１トランジスタ及び前記第２トランジスタをオン状態又はオフ状態にする第１受光素子と、
前記基板の第１面と前記第２発光素子との間に設けられ、前記第２発光素子の発光状態に応じて、前記第３トランジスタ及び前記第４トランジスタをオン状態又はオフ状態にする第２受光素子と、
を備え、
前記第１発光素子及び前記第２発光素子は、
前記第１発光素子及び前記第２発光素子のうちいずれか一方を点灯状態にする際に、他方を消灯状態にする
ように構成された半導体装置。
各々が前記基板の第１面上に接して設けられる第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタと、
各々が前記基板の第１面の上方に設けられる第１発光素子及び第２発光素子と、
前記基板の第１面と前記第１発光素子との間に設けられ、前記第１発光素子の発光状態に応じて、前記第１トランジスタ及び前記第２トランジスタをオン状態又はオフ状態にする第１受光素子と、
前記基板の第１面と前記第２発光素子との間に設けられ、前記第２発光素子の発光状態に応じて、前記第３トランジスタ及び前記第４トランジスタをオン状態又はオフ状態にする第２受光素子と、
を備え、
前記第１発光素子及び前記第２発光素子は、
前記第１発光素子及び前記第２発光素子のうちいずれか一方を点灯状態にする際に、他方を消灯状態にする
ように構成された半導体装置。
【請求項2】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第１発光素子、前記第２発光素子、前記第１受光素子、及び前記第２受光素子が、封止剤によって封止される、
請求項１記載の半導体装置。
請求項１記載の半導体装置。
【請求項3】
第１接着層及び第２接着層をさらに備え、
前記第１発光素子は、前記第１発光素子の照射面が前記第１受光素子の受光面と対向するように、前記第１受光素子の上方に設けられ、
前記第２発光素子は、前記第２発光素子の照射面が前記第２受光素子の受光面と対向するように、前記第２受光素子の上方に設けられ、
前記第１接着層は、前記第１発光素子及び前記第１受光素子の間において、前記第１発光素子の照射面、及び前記第１受光素子の受光面に接し、
前記第２接着層は、前記第２発光素子及び前記第２受光素子の間において、前記第２発光素子の照射面及び前記第２受光素子の受光面に接する、
請求項１記載の半導体装置。
前記第１発光素子は、前記第１発光素子の照射面が前記第１受光素子の受光面と対向するように、前記第１受光素子の上方に設けられ、
前記第２発光素子は、前記第２発光素子の照射面が前記第２受光素子の受光面と対向するように、前記第２受光素子の上方に設けられ、
前記第１接着層は、前記第１発光素子及び前記第１受光素子の間において、前記第１発光素子の照射面、及び前記第１受光素子の受光面に接し、
前記第２接着層は、前記第２発光素子及び前記第２受光素子の間において、前記第２発光素子の照射面及び前記第２受光素子の受光面に接する、
請求項１記載の半導体装置。
【請求項4】
前記第１接着層及び前記第２接着層は光透過性を有する絶縁フィルムである、
請求項３記載の半導体装置。
請求項３記載の半導体装置。
【請求項5】
前記第１受光素子は、前記第１トランジスタ及び前記第２トランジスタのうち少なくともいずれか１つの上面に設けられる部分を含み、
前記第２受光素子は、前記第３トランジスタ及び前記第４トランジスタのうち少なくともいずれか１つの上面に設けられる部分を含む、
請求項３記載の半導体装置。
前記第２受光素子は、前記第３トランジスタ及び前記第４トランジスタのうち少なくともいずれか１つの上面に設けられる部分を含む、
請求項３記載の半導体装置。
【請求項6】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、同一のチップに形成される、
請求項１乃至請求項５のいずれか一項記載の半導体装置。
請求項１乃至請求項５のいずれか一項記載の半導体装置。
【請求項7】
前記第１トランジスタ、及び前記第２トランジスタは、第１チップに形成され、
前記第３トランジスタ、及び前記第４トランジスタは、前記第１チップとは異なる第２チップに形成される、
請求項１乃至請求項５のいずれか一項記載の半導体装置。
前記第３トランジスタ、及び前記第４トランジスタは、前記第１チップとは異なる第２チップに形成される、
請求項１乃至請求項５のいずれか一項記載の半導体装置。
【請求項8】
前記第１トランジスタのドレイン、及び前記第２トランジスタのドレインは１つの共通する第１ドレインとして設けられ、
前記第３トランジスタのドレイン、及び前記第４トランジスタのドレインは、前記第１ドレインとは異なる、１つの共通する第２ドレインとして設けられる、
請求項７記載の半導体装置。
前記第３トランジスタのドレイン、及び前記第４トランジスタのドレインは、前記第１ドレインとは異なる、１つの共通する第２ドレインとして設けられる、
請求項７記載の半導体装置。
【請求項9】
前記第１受光素子、及び前記第２受光素子は、同一のチップに形成される、
請求項１乃至請求項５のいずれか一項記載の半導体装置。
請求項１乃至請求項５のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体装置として、複数のリレー部を含む駆動装置が知られる。複数のリレー部の各々は、発光素子及び受光素子を含む。複数のリレー部の各々は、無接点のリレーであり、交流信号や直流信号の伝送に用いられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－０２８７１１号公報
【特許文献2】特開２００４－１７９２４４号公報
【特許文献3】特開２０１９－０２１９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
デッドタイムの増加を抑制する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、基板と、各々が上記基板の第１面上に接して設けられる第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタと、各々が上記基板の第１面の上方に設けられる第１発光素子及び第２発光素子と、上記基板の第１面と上記第１発光素子との間に設けられ、上記第１発光素子の発光状態に応じて、上記第１トランジスタ及び上記第２トランジスタをオン状態又はオフ状態にする第１受光素子と、上記基板の第１面と上記第２発光素子との間に設けられ、上記第２発光素子の発光状態に応じて、上記第３トランジスタ及び上記第４トランジスタをオン状態又はオフ状態にする第２受光素子と、を備え、上記第１発光素子及び上記第２発光素子は、上記第１発光素子及び上記第２発光素子のうちいずれか一方を点灯状態にする際に、他方を消灯状態にするように構成される。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体装置の回路構成の一例を説明するための回路図。
【図2】実施形態に係る半導体装置の構造の一例を示す斜視図。
【図3】実施形態に係る半導体装置の平面構造の一例を示す平面図。
【図4】実施形態に係る半導体装置、及び比較例に係る半導体装置のそれぞれを用いた場合の半導体装置のデッドタイムを説明するためのグラフ。
【図5】第１変形例に係る半導体装置の構造の一例を示す斜視図。
【図6】第２変形例に係る半導体装置の構造の一例を示す斜視図。
【図7】第３変形例に係る半導体装置の構造の一例を示す斜視図。
【図8】第４変形例に係る半導体装置の回路構成の一例を説明するための回路図。
【図9】第４変形例に係る半導体装置の構造の一例を示す斜視図。
【図10】第４変形例に係る半導体装置の平面構造の一例を示す平面図。
【図11】その他の実施形態に係る半導体装置の構造の一例を示す斜視図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
１ 実施形態
実施形態に係る半導体装置について説明する。
実施形態に係る半導体装置について説明する。
【0009】
実施形態に係る半導体装置は、２つのリレー部を含む駆動装置である。各リレー部は、例えば交流信号や直流信号の伝送の状態を制御する。実施形態に係る半導体装置は、電子部品のパッケージである。なお、以下の説明において、交流信号及び直流信号を単に信号とも呼ぶ。
【0010】
【0011】
半導体装置１は、端子８０、８１、１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂを含む。
【0012】
端子８０及び８１の間には、半導体装置１を駆動するための信号が伝送される。半導体装置１が駆動される間、半導体装置１は、端子１８２ａ及び１８２ｂ、並びに端子２８２ａ及び２８２ｂのうちのいずれか一方を介して、信号を伝送し得る。
【0013】
実施形態に係る半導体装置１の回路構成の一例について、引き続き、図１を用いて説明する。
【0014】
半導体装置１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、受光部４０、並びに発光素子１６０及び２６０をさらに含む。受光部４０は、受光素子１４０及び２４０を含む。ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂは、例えばエンハンスメント型のＮチャネル型のＭＯＳＦＥＴである。受光素子１４０及び２４０はそれぞれ、例えばＰＤＡ（Photo Diode Array）又はフォトトランジスタを含むセンサである。以下では、受光素子１４０及び２４０がそれぞれ、ＰＤＡを含む場合について説明する。発光素子１６０及び２６０はそれぞれ、例えばＬＥＤ（Light Emitting Diode）である。
【0015】
上述の構成のうち、ＭＯＳＦＥＴ１２０ａ及び１２０ｂ、受光素子１４０、並びに発光素子１６０は、リレー部１００に含まれる。また、ＭＯＳＦＥＴ２２０ａ及び２２０ｂ、受光素子２４０、並びに発光素子２６０は、リレー部２００に含まれる。
【0016】
リレー部１００の回路構成について説明する。
【0017】
発光素子１６０は、端子８０及び８１に接続される。より具体的には、発光素子１６０のカソード電極は、例えば端子８０に接続される。また、発光素子１６０のアノード電極は、例えば端子８１に接続される。発光素子１６０は、端子８０及び８１の間を伝送される信号によって駆動される。これにより、発光素子１６０の発光状態が、オン状態（点灯状態）又はオフ状態（消灯状態）になる。
【0018】
受光素子１４０は、例えば直列に接続される複数のフォトダイオード１４０ａと、制御回路１４０ｂとを含む。フォトダイオード１４０ａの数は、例えば数個～数十個である。直列接続された複数のフォトダイオード１４０ａの両端はそれぞれ、制御回路１４０ｂに接続される。制御回路１４０ｂは、複数のフォトダイオード１４０ａにより生成された光起電力を用いて、ＭＯＳＦＥＴ１２０ａ及び１２０ｂをオン状態にする。
【0019】
ＭＯＳＦＥＴ１２０ａのゲート、及びＭＯＳＦＥＴ１２０ｂのゲートは、制御回路１４０ｂのアノード電極に共通に接続される。ＭＯＳＦＥＴ１２０ａのソース、及びＭＯＳＦＥＴ１２０ｂのソースは、制御回路１４０ｂのカソード電極に共通に接続される。ＭＯＳＦＥＴ１２０ａのドレインは、端子１８２ａに接続される。ＭＯＳＦＥＴ１２０ｂのドレインは、端子１８２ｂに接続される。
【0020】
リレー部１００において、発光素子１６０がオフ状態からオン状態になると、発光素子１６０から光が照射される。受光素子１４０は、光起電力効果によって発生させた電圧を用いて、ＭＯＳＦＥＴ１２０ａ及び１２０ｂのゲートに充電電流を供給する。これにより、ＭＯＳＦＥＴ１２０ａ及び１２０ｂをオフ状態からオン状態にする。このため、端子１８２ａ及び１８２ｂが、電気的に接続される。
【0021】
このようにして、リレー部１００は、端子１８２ａ及び１８２ｂのうちの一方の端子に供給される信号を、ＭＯＳＦＥＴ１２０ａ及び１２０ｂを介して、端子１８２ａ及び１８２ｂのうちの他方の端子に伝送する。
【0022】
また、発光素子１６０がオン状態からオフ状態になると、発光素子１６０から受光素子１４０への光の照射は停止される。これにより、ＭＯＳＦＥＴ１２０ａ及び１２０ｂはオン状態からオフ状態になる。このようにして、リレー部１００は、端子１８２ａ及び１８２ｂの間を、電気的に遮断する。
【0023】
リレー部２００の回路構成について説明する。
【0024】
発光素子２６０は、端子８０及び８１に接続される。より具体的には、発光素子２６０のアノード電極は、例えば端子８０に接続される。また、発光素子２６０のカソード電極は、例えば端子８１に接続される。発光素子２６０は、発光素子１６０と同様に、端子８０及び８１の間を伝送される信号によって駆動される。これにより、発光素子２６０の発光状態が、オン状態又はオフ状態になる。
【0025】
以上のような発光素子１６０及び２６０の構成により、発光素子１６０及び２６０は逆並列に接続される。
【0026】
受光素子２４０は、例えば直列に接続される複数のフォトダイオード２４０ａと、制御回路２４０ｂとを含む。フォトダイオード２４０ａの数は、例えば数個～数十個である。直列接続された複数のフォトダイオード２４０ａの両端はそれぞれ、制御回路２４０ｂに接続される。制御回路２４０ｂは、複数のフォトダイオード２４０ａにより生成された光起電力を用いて、ＭＯＳＦＥＴ２２０ａ及び２２０ｂをオン状態にする。
【0027】
ＭＯＳＦＥＴ２２０ａのゲート、及びＭＯＳＦＥＴ２２０ｂのゲートは、制御回路２４０ｂのアノード電極に共通に接続される。ＭＯＳＦＥＴ２２０ａのソース、及びＭＯＳＦＥＴ２２０ｂのソースは、制御回路２４０ｂのカソード電極に共通に接続される。ＭＯＳＦＥＴ２２０ａのドレインは、端子２８２ａに接続される。ＭＯＳＦＥＴ２２０ｂのドレインは、端子２８２ｂに接続される。
【0028】
リレー部２００において、発光素子２６０がオフ状態からオン状態になると、発光素子２６０から光が照射される。受光素子２４０は、光起電力効果によって発生させた電圧を用いて、ＭＯＳＦＥＴ２２０ａ及び２２０ｂのゲートに充電電流を供給する。これにより、ＭＯＳＦＥＴ２２０ａ及び２２０ｂをオフ状態からオン状態にする。このため、端子２８２ａ及び２８２ｂが、電気的に接続される。
【0029】
このようにして、リレー部２００は、端子２８２ａ及び２８２ｂのうちの一方の端子に供給される信号を、ＭＯＳＦＥＴ２２０ａ及び２２０ｂを介して、端子２８２ａ及び２８２ｂのうちの他方の端子に伝送する。
【0030】
また、発光素子２６０がオン状態からオフ状態になると、発光素子２６０から受光素子２４０への光の照射は停止される。これにより、ＭＯＳＦＥＴ２２０ａ及び２２０ｂはオン状態からオフ状態になる。このようにして、リレー部２００は、端子２８２ａ及び２８２ｂの間を、電気的に遮断する。
【0031】
なお、以降の説明において、各リレー部に含まれる２つのＭＯＳＦＥＴのドレインに接続される２つの端子が電気的に接続され、信号を伝送可能な状態であるリレー部を、アクティブなリレー部と呼ぶ。アクティブなリレー部に含まれる２つのＭＯＳＦＥＴはオン状態である。また、以降の説明では、各リレー部に含まれる２つのＭＯＳＦＥＴに接続される２つの端子が電気的に遮断され、信号を伝送できない状態であるリレー部を、インアクティブなリレー部と呼ぶ。インアクティブなリレー部に含まれる２つのＭＯＳＦＥＴはオフ状態である。
【0032】
半導体装置１は、端子８０及び８１の間に電流が供給されることによって、互いに逆並列に接続される発光素子１６０及び２６０のうちいずれか一方の発光素子をオン状態にしつつ、他方の発光素子をオフ状態にする。これにより、半導体装置１は、端子８０及び８１の間に電流が供給される際に、リレー部１００及び２００のうち、いずれか一方のリレー部をアクティブにしつつ、他方のリレー部をインアクティブにし得る。
【0033】
また、オン状態である発光素子が切換わることで、アクティブなリレー部が切換わる場合であっても、２つのリレー部がいずれもアクティブになってしまうことが抑制される。より具体的には、半導体装置１において、例えばオフ状態であるＭＯＳＦＥＴに充電電流が供給され始めてからオン状態になり始めるまでのターンオン開始時間は、オン状態であるＭＯＳＦＥＴのゲートの放電が開始されてからオフ状態になるまでのターンオフ時間よりも長くなり得る。これにより、アクティブなリレー部が切換わる際に、インアクティブなリレー部は、アクティブなリレー部がインアクティブになった後に、アクティブになり得る。ここで、アクティブなリレー部が切換わる際に、一方のリレー部がアクティブからインアクティブに変化した後、他方のリレー部がインアクティブからアクティブに変化し始めるまでの時間をデッドタイムと呼ぶ。すなわち、デッドタイムは、アクティブなリレー部が切換わる際に、２つのリレー部がいずれもインアクティブになる時間である。アクティブなリレー部が切換わる際にデッドタイムが確保されることによって、２つのリレー部がいずれもアクティブになってしまうことが抑制される。
【0034】
次に、実施形態に係る半導体装置１の構造について、図２を用いて説明する。図２は、実施形態に係る半導体装置の構造の一例を示す斜視図である。なお、以下の説明において、Ｚ方向は半導体装置１が形成される基板の表面に対する鉛直方向に対応する。Ｘ方向は当該基板の表面に平行な方向である。Ｙ方向は、当該基板の表面に平行であり、かつＸ方向に垂直な方向である。なお、図２では、図面を分かりやすくするため、半導体装置１内の配線の図示が省略される。
【0035】
半導体装置１は、基板２、支持台３０、受光部４０、接着層１５０及び２５０、電極（パッド）７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂ、並びに封止材Ｓをさらに含む。なお、以下の説明において、基板２とＭＯＳＦＥＴ１２０ａとのうち、ＭＯＳＦＥＴ１２０ａが配置される端をＺ方向に沿った上端と呼ぶ。また、基板２とＭＯＳＦＥＴ１２０ａとのうち、基板２が配置される端をＺ方向に沿った下端と呼ぶ。
【0036】
基板２は、例えば、ＢＴ（ビスマレイミドトリアジン）レジンを用いた回路基板や、ポリイミドを用いたフレキシブル基板（ＦＰＣ：Flexible Printed Circuits）である。
【0037】
電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂは、基板２の上面上に設けられる。電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂは、例えば銅（Ｃｕ）を含む金属箔である。なお、電極７０及び７１はＸ方向に延伸するように設けられる。また、電極７０及び７１の各々は、例えばＸ方向に沿った両端において、Ｘ方向に沿ったその他の部分よりもＹ方向に沿った幅が広い部分を有する。なお、電極７０及び７１の各々のＸ方向に沿った両端における幅が広い部分を、面積の大きい両端部と呼ぶ。
【0038】
ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂはそれぞれ、互いに異なるチップとして設けられる。
【0039】
ＭＯＳＦＥＴ１２０ａは、電極１２１ａ、１２２ａ、及び図２には図示されないＭＯＳＦＥＴ１２０ａの下部に配置される電極を含む。ＭＯＳＦＥＴ１２０ａの下部に配置される電極は、ＭＯＳＦＥＴ１２０ａの下面において、導電性ペーストなどを介して電極７２ａに接して配置される。これにより、ＭＯＳＦＥＴ１２０ａは、電極７２ａの上面上に設けられる。電極１２１ａ及び１２２ａは、ＭＯＳＦＥＴ１２０ａの上面に配置される。ＭＯＳＦＥＴ１２０ａの下部に配置される電極は、ＭＯＳＦＥＴ１２０ａのドレイン電極として機能する。電極１２１ａは、ＭＯＳＦＥＴ１２０ａのソース電極として機能する。電極１２２ａは、ＭＯＳＦＥＴ１２０ａのゲート電極として機能する。なお、ＭＯＳＦＥＴ１２０ａの下部に配置される電極は、例えばＭＯＳＦＥＴ１２０ａの下面と同等の大きさを有する。
【0040】
ＭＯＳＦＥＴ１２０ｂは、電極１２１ｂ、１２２ｂ、及び図２には図示されないＭＯＳＦＥＴ１２０ｂの下部に配置される電極を含む。ＭＯＳＦＥＴ１２０ｂの下部に配置される電極は、ＭＯＳＦＥＴ１２０ｂの下面において、導電性ペーストなどを介して電極７２ｂに接して配置される。これにより、ＭＯＳＦＥＴ１２０ｂは、電極７２ｂの上面上に設けられる。電極１２１ｂ及び１２２ｂは、ＭＯＳＦＥＴ１２０ｂの上面に配置される。ＭＯＳＦＥＴ１２０ｂの下部に配置される電極は、ＭＯＳＦＥＴ１２０ｂのドレイン電極として機能する。電極１２１ｂは、ＭＯＳＦＥＴ１２０ｂのソース電極として機能する。電極１２２ｂは、ＭＯＳＦＥＴ１２０ｂのゲート電極として機能する。なお、ＭＯＳＦＥＴ１２０ｂの下部に配置される電極は、例えばＭＯＳＦＥＴ１２０ｂの下面と同等の大きさを有する。
【0041】
ＭＯＳＦＥＴ２２０ａは、電極２２１ａ、２２２ａ、及び図２には図示されないＭＯＳＦＥＴ２２０ａの下部に配置される電極を含む。図２には図示されないＭＯＳＦＥＴ２２０ａの下部に配置される電極は、ＭＯＳＦＥＴ２２０ａの下面において、導電性ペーストなどを介して電極７３ａに接して配置される。これにより、ＭＯＳＦＥＴ２２０ａは、電極７３ａの上面上に設けられる。電極２２１ａ及び２２２ａは、ＭＯＳＦＥＴ２２０ａの上面に配置される。ＭＯＳＦＥＴ２２０ａの下部に配置される電極は、ＭＯＳＦＥＴ２２０ａのドレイン電極として機能する。電極２２１ａは、ＭＯＳＦＥＴ２２０ａのソース電極として機能する。電極２２２ａは、ＭＯＳＦＥＴ２２０ａのゲート電極として機能する。なお、ＭＯＳＦＥＴ２２０ａの下部に配置される電極は、例えばＭＯＳＦＥＴ２２０ａの下面と同等の大きさを有する。
【0042】
ＭＯＳＦＥＴ２２０ｂは、電極２２１ｂ、２２２ｂ、及び図２には図示されないＭＯＳＦＥＴ２２０ｂの下部に配置される電極を含む。ＭＯＳＦＥＴ２２０ｂの下部に配置される電極は、ＭＯＳＦＥＴ２２０ｂの下面において、導電性ペーストなどを介して電極７３ｂに接して配置される。これにより、ＭＯＳＦＥＴ２２０ｂは、電極７３ｂの上面上に設けられる。電極２２１ｂ及び２２２ｂは、ＭＯＳＦＥＴ２２０ｂの上面に配置される。ＭＯＳＦＥＴ２２０ｂの下部に配置される電極は、ＭＯＳＦＥＴ２２０ｂのドレイン電極として機能する。電極２２１ｂは、ＭＯＳＦＥＴ２２０ｂのソース電極として機能する。電極２２２ｂは、ＭＯＳＦＥＴ２２０ｂのゲート電極として機能する。なお、ＭＯＳＦＥＴ２２０ｂの下部に配置される電極は、例えばＭＯＳＦＥＴ２２０ｂの下面と同等の大きさを有する。
【0043】
なお、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ｂ、及び２２０ａは、例えばＸ方向にこの順に並ぶ。なお、ＭＯＳＦＥＴ１２０ａ及び２２０ａのうち、ＭＯＳＦＥＴ１２０ａ側をＸ方向に沿った一端と呼ぶ。また、ＭＯＳＦＥＴ１２０ａ及び２２０ａのうち、ＭＯＳＦＥＴ２２０ａ側をＸ方向に沿った他端と呼ぶ。
【0044】
支持台３０は、例えば電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂと同様に、銅（Ｃｕ）を含む金属箔である。また、支持台３０は、例えば当該金属箔上に絶縁性ペーストあるいは導電性ペーストが塗布された複合材であってもよい。支持台３０は、基板２の上面上に設けられる。支持台３０は、受光部４０、並びに発光素子１６０及び２６０を支持する。支持台３０は、Ｘ方向及びＹ方向に延伸する板状の形状を有する。
【0045】
受光部４０は、受光素子１４０及び２４０を含むチップとして設けられる。
【0046】
受光部４０は、受光素子１４０及び２４０がそれぞれ、支持台３０の上面に接するように配置される。また、受光部４０は、例えば受光素子１４０及び２４０の各々が、当該受光素子の上面に受光面を有するように配置される。
【0047】
受光素子１４０は、電極１４１～１４４を含む。電極１４１～１４４は、受光素子１４０の上面に配置される。図２には図示されないが、電極１４１及び１４３は、例えば受光素子１４０内において電気的に接続される。また、図２には図示されないが、電極１４２及び１４４は、例えば受光素子１４０内において電気的に接続される。電極１４１及び１４３は、例えば受光素子１４０のカソード電極として機能する。電極１４２及び１４４は、例えば受光素子１４０のアノード電極として機能する。
【0048】
受光素子２４０は、電極２４１～２４４を含む。電極２４１～２４４は、受光素子１４０の上面に配置される。図２には図示されないが、電極２４１及び２４３は、例えば受光素子２４０内において電気的に接続される。また、図２には図示されないが、電極２４２及び２４４は、例えば受光素子２４０内において電気的に接続される。電極２４１及び２４３は、例えば受光素子２４０のカソード電極として機能する。電極２４２及び２４４は、例えば受光素子２４０のアノード電極として機能する。
【0049】
発光素子１６０及び２６０はそれぞれ、互いに異なるチップとして設けられる。
【0050】
発光素子１６０は、受光素子１４０の上方に配置される。発光素子２６０は、受光素子２４０の上方に配置される。発光素子１６０及び２６０の各々は、当該発光素子の下面に、光の照射面を有する。発光素子１６０の照射面は、受光素子１４０の受光面と対向する。また、発光素子２６０の照射面は、受光素子２４０の受光面と対向する。なお、発光素子１６０及び２６０の各々の照射面は、例えば受光素子１４０及び２４０の受光面のうち当該照射面に対応する受光面のサイズよりも大きい。このような構成により、受光素子１４０に対する発光素子１６０のマウントずれ、及び受光素子２４０に対する発光素子２６０のマウントずれが発生しても、上方から見て、受光素子の受光面が発光素子の照射面よりも外側に配置される部分を含んでしまうことが抑制される。これにより、充電電流の安定性が向上する。
【0051】
発光素子１６０は、電極１６１及び１６２を含む。電極１６１及び１６２は、発光素子１６０の上面に配置される。電極１６１は、例えば発光素子１６０のカソード電極として機能する。電極１６２は、例えば発光素子１６０のアノード電極として機能する。
【0052】
発光素子２６０は、電極２６１及び２６２を含む。電極２６１及び２６２は、発光素子２６０の上面に配置される。電極２６１は、例えば発光素子２６０のカソード電極として機能する。電極２６２は、例えば発光素子２６０のアノード電極として機能する。
【0053】
発光素子１６０及び受光素子１４０の間には、発光素子１６０及び受光素子１４０のそれぞれに接する接着層１５０が配置される。また、発光素子２６０及び受光素子２４０の間には、発光素子２６０及び受光素子２４０のそれぞれに接する接着層２５０が配置される。接着層１５０及び２５０はそれぞれ、例えば発光素子１６０及び２６０から照射される光について透過性を有する絶縁材料を含む。なお、発光素子１６０及び２６０において、各発光素子の上部で発光された光は、発光波長に対して透明な基板からなる当該発光素子の下部から照射される。接着層１５０及び２５０は、例えば当該絶縁材料を含む絶縁フィルムである。なお、接着層１５０及び２５０は、例えば当該絶縁材料を含む絶縁ペーストを用いて形成されてもよい。接着層１５０及び２５０が絶縁フィルムである場合、接着層１５０及び２５０が絶縁ペーストを用いて形成される場合と比較して、接着層１５０及び２５０の膜厚を厚くすることができる。耐圧性を向上するために、接着層１５０及び２５０が絶縁フィルムであることが好ましい。
【0054】
端子８０、８１、１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂは、例えば基板２の下面に接して配置される。
【0055】
端子８０及び８１の間には、例えば図示しない機器及び回路等によって信号が伝送される。図２には図示されないが、端子８０は、例えば電極７０のうちＸ方向に沿った他端側の部分において、基板２を貫通する導電体（ビア）を介して電極７０に電気的に接続される。また、図２には図示されないが、端子８１は、例えば電極７１のうちＸ方向に沿った一端側の部分において、基板２を貫通する導電体を介して電極７１に電気的に接続される。
【0056】
端子１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂは、半導体装置１の外部に設けられた回路等にそれぞれ接続される。図２には図示されないが、端子１８２ａは、基板２を貫通する導電体、電極７２ａ、及び導電性ペーストを介してＭＯＳＦＥＴ１２０ａの下部に配置される電極に電気的に接続される。また、図２には図示されないが、端子１８２ｂは、基板２を貫通する導電体、電極７２ｂ、及び導電性ペーストを介してＭＯＳＦＥＴ１２０ｂの下部に配置される電極に電気的に接続される。また、図２には図示されないが、端子２８２ａは、基板２を貫通する導電体、電極７３ａ、及び導電性ペーストを介してＭＯＳＦＥＴ２２０ａの下部に配置される電極に電気的に接続される。また、図２には図示されないが、端子２８２ｂは、基板２を貫通する導電体、電極７３ｂ、及び導電性ペーストを介してＭＯＳＦＥＴ２２０ｂの下部に配置される電極に電気的に接続される。
【0057】
また、図示しないが、例えば、端子８０、８１、１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂの各々は、Ｙ方向の基板２の側面を覆い、当該端子と、電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂのうち当該端子に対応する電極とが連結するように、配置されてもよい。
【0058】
封止材Ｓは、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、支持台３０、受光部４０、発光素子１６０及び２６０、並びに電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂを覆うように設けられる。封止材Ｓは、非透光性材料を含む。当該非透光性材料は、例えば炭化シリコンやカーボンブラックが練り込まれたエポキシ樹脂である。これにより、封止材Ｓは半導体装置１を保護するとともに、リレー部１００及び２００の間における光の漏れを防ぐ。
【0059】
ここで、光の漏れは、リレー部１００及び２００の間の光のクロストーク、及び発光素子１６０及び２６０から各ＭＯＳＦＥＴのチャネルへの光の漏れを含む。
【0060】
光のクロストークは、例えば発光素子１６０の照射光が受光素子２４０の受光面へ漏れること、及び発光素子２６０の照射光が受光素子１４０の受光面へ漏れてしまうことである。発光素子の光照射面である下面以外を非透光性材料で包含し光のクロストークを防ぐことによって、インアクティブであるリレー部が、意図せずアクティブになってしまうことが防がれる。
【0061】
また、ＭＯＳＦＥＴのチャネルは、光感度を有する部分を含む場合がある。このような場合に、発光素子１６０及び２６０から各ＭＯＳＦＥＴのチャネルへの光の漏れを防ぐことによって、オン状態又はオフ状態である当該ＭＯＳＦＥＴの状態が、意図せずオフ状態又はオン状態に変化してしまうことが防がれる。
【0062】
なお、封止材Ｓによって封止されるＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、支持台３０、受光部４０、発光素子１６０及び２６０、並びに電極７０、７１、７２ａ、７２ｂ、７３ａ、及び７３ｂは、封止材Ｓが剥がれないように、パッケージ（又は基板２）のＸ方向に沿った両端、及びパッケージ（又は基板２）のＹ方向に沿った両端から離れて設けられる。
【0063】
【0064】
半導体装置１は、配線Ｗ１１、Ｗ１２、Ｗ１３、Ｗ１４、Ｗ１５、Ｗ１６、Ｗ１７、Ｗ２１、Ｗ２２、Ｗ２３、Ｗ２４、Ｗ２５、Ｗ２６、及びＷ２７をさらに含む。
【0065】
配線Ｗ１１～Ｗ１７、及びＷ２１～Ｗ２７は、例えばワイヤボンディングにより形成されたワイヤである。配線Ｗ１１～Ｗ１７、及びＷ２１～Ｗ２７は、導電材料により構成される。
【0066】
配線Ｗ１１は、電極７０と電極１６１とを電気的に接続する。配線Ｗ１２は、電極７１と電極１６２とを電気的に接続する。配線Ｗ１３は、電極１４１と電極１２１ａとを電気的に接続する。配線Ｗ１４は、電極１４２と電極１２２ａとを電気的に接続する。配線Ｗ１５は、電極１４３と電極１２１ｂとを電気的に接続する。配線Ｗ１６は、電極１４４と電極１２２ｂとを電気的に接続する。配線Ｗ１７は、電極１２１ａ及び１２１ｂを電気的に接続する。配線Ｗ２１は、電極７０と電極２６２とを電気的に接続する。配線Ｗ２２は、電極７１と電極２６１とを電気的に接続する。配線Ｗ２３は、電極２４１と電極２２１ａとを電気的に接続する。配線Ｗ２４は、電極２４２と電極２２２ａとを電気的に接続する。配線Ｗ２５は、電極２４３と電極２２１ｂとを電気的に接続する。配線Ｗ２６は、電極２４４と電極２２２ｂとを電気的に接続する。配線Ｗ２７は、電極２２１ａ及び２２１ｂを電気的に接続する。
【0067】
以上のような構成において、電極７０及び７１は、一対の共通入力端子として機能する。より具体的には、電極７０の面積の大きい両端部、及び電極７１の面積の大きい両端部に、発光素子１６０のカソード及びアノード、並びに発光素子２６０のカソード及びアノードが、逆接続で電気的に直接接続される。これにより、発光素子１６０及び２６０の発光状態が、効率よく同時に切り替わる構成となっている。また、電極７０及び７１は、発光素子１６０及び２６０に対する相補的な切り替え信号が入出力される、一対の共通入力端子として機能する。これにより、発光素子１６０のカソード及びアノードに対応する一対の入力端子と、発光素子２６０のカソード及びアノードに対応する一対の入力端子と、を別々に設ける場合と比べて、構成要素を少なくすることができる。このため、デッドタイムの増加の抑制、半導体装置１のサイズの増加の抑制、及び半導体装置１の製造コストの増加の抑制、半導体装置１の信頼性の向上が可能になる。
【0068】
実施形態によれば、デッドタイムの増加が抑制される。動作速度を向上するために、デッドタイムの増加を抑制することが好ましい。
【0069】
実施形態に係る半導体装置１は、基板２、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、受光素子１４０及び２４０、並びに発光素子１６０及び２６０を備える。受光素子１４０は、発光素子１６０の発光状態に応じて、ＭＯＳＦＥＴ１２０ａ及び１２０ｂをオン状態又はオフ状態にする。受光素子２４０は、発光素子２６０の発光状態に応じて、ＭＯＳＦＥＴ２２０ａ及び２２０ｂをオン状態又はオフ状態にする。発光素子１６０及び２６０は、発光素子１６０及び２６０のうちいずれか一方を点灯状態にしつつ、他方を消灯状態にするように構成される。また、実施形態に係る半導体装置１において、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂはそれぞれ、基板２の上面上に接して設けられる。また、受光素子１４０及び２４０、並びに発光素子１６０及び２６０は、上方から見て基板２と重なる位置において、基板２の上方に設けられる。以上のような半導体装置１の構成において、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、受光素子１４０及び２４０、並びに発光素子１６０及び２６０は、同一のパッケージ内に設けられる。このような構成によれば、素子のばらつきの増加、及び素子の配置による半導体装置の特性のばらつきの増加を抑制することができる。このため、デッドタイムの増加を抑制することができる。
【0070】
ここで、素子のばらつきは、例えばＭＯＳＦＥＴの特性値のばらつき、受光素子の特性値のばらつき、及び発光素子の特性値のばらつきである。ＭＯＳＦＥＴの特性値のばらつきは、例えば半導体装置の一方のリレー部に含まれる各ＭＯＳＦＥＴの特性値と、他方のリレー部に含まれる各ＭＯＳＦＥＴの特性値との差である。ＭＯＳＦＥＴの特性値は、例えば当該ＭＯＳＦＥＴに所定の大きさの充電電流を供給する際の、ターンオン開始時間を含む。受光素子の特性値のばらつきは、例えば一方の受光素子の光感度と、他方の受光素子の光感度との差である。以下では、受光素子の特性値のばらつきを、単に光感度のばらつきとも呼ぶ。発光素子の特性値のばらつきは、例えば一方の発光素子の照射光強度と、他方の発光素子の照射光強度との差である。以下では、発光素子の特性値のばらつきを、単に光強度のばらつきとも呼ぶ。
【0071】
素子のばらつきの増加の抑制について、より具体的に説明する。実施形態に係る半導体装置１では、製造工程において、同一パッケージ内に含まれるＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂとして、例えば同一のウェーハ内の近接するチップを用いることができる。また、発光素子１６０及び２６０として、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂと同様に、例えば同一のウェーハ内の近接するチップを用いることができる。また、受光素子１４０及び２４０は、１つのチップとして設けられる受光部４０に含まれる。これらのことから、ＭＯＳＦＥＴの特性値のばらつきの増加、発光素子の特性値のばらつきの増加、受光素子の特性値のばらつきの増加、及び素子の配置による半導体装置の特性のばらつきを抑制することができる。
【0072】
補足すると、例えば互いに異なるパッケージに設けられる２つのリレー部を含む半導体装置では、製造工程において、４つのＭＯＳＦＥＴ、２つの受光素子、及び２つの発光素子のそれぞれに関して、同一のウェーハ内の近接するチップを用いることは実質的に困難である。より具体的には、２つのリレー部が互いに異なる基板に対して異なる工程で実装される場合、１つ目のリレー部内の２つのＭＯＳＦＥＴを抽出するタイミングと、２つ目のリレー部内の２つのＭＯＳＦＥＴを抽出するタイミングとは、異なる。これにより、１つ目のリレー部内の２つのＭＯＳＦＥＴと、２つ目のリレー部内の２つのＭＯＳＦＥＴとに、同一のウェーハから切り出された互いに近接するＭＯＳＦＥＴを選択的に割り当てることが困難となる。このため、１つ目のリレー部内の２つのＭＯＳＦＥＴと、２つ目のリレー部内の２つのＭＯＳＦＥＴチップとの間の特性値のばらつきの増加を抑制することが困難となる。また、２つの受光素子、及び２つの発光素子に関してもそれぞれ、４つのＭＯＳＦＥＴと同様の理由により、特性値のばらつきの増加を抑制することが困難となる。これに対して、実施形態によれば、製造工程において、２つのリレー部は、同一の基板に対して同じ素子の搭載工程で実装される。この場合、１又は複数のウェーハから切り出された複数のＭＯＳＦＥＴから４つのＭＯＳＦＥＴを抽出するタイミングを揃えることができる。これにより、４つのＭＯＳＦＥＴとして、同一のウェーハ内の互いに近接するＭＯＳＦＥＴを選択することができる。このため、４つのＭＯＳＦＥＴの特性値のばらつきの増加を抑制することができる。また、発光素子１６０及び２６０についても、ＭＯＳＦＥＴと同様の理由により、２つの発光素子１６０及び２６０の特性値のばらつきの増加を抑制することができる。また、実施形態において、受光素子１４０及び２４０は、例えば１つのチップとして設けられる受光部４０に含まれる。これにより、受光素子１４０及び２４０は、例えば同一のウェーハ内の互いに近接する領域において形成される。このため、受光素子１４０及び２４０の特性値のばらつきの増加を抑制することができる。
【0073】
素子のばらつきの増加によるデッドタイムの増加について、光強度のばらつきの増加、及び光感度のばらつきの増加によるデッドタイムの増加を例として説明する。光強度のばらつき、及び光感度のばらつきが増加した場合に、例えば充電電流のばらつきが増加する可能性がある。充電電流のばらつきは、例えば半導体装置内の２つのリレー部において供給され得る充電電流の大きさの差である。半導体装置内の４つのＭＯＳＦＥＴの特性値がそれぞれ同等であっても、充電電流のばらつきの増加により、例えば半導体装置の一方のリレー部の各ＭＯＳＦＥＴのターンオン開始時間が、他方のリレー部の各ＭＯＳＦＥＴのターンオン開始時間よりも増加してしまう可能性がある。したがって、デッドタイムが増加する可能性がある。
【0074】
充電電流のばらつきの増加によるデッドタイムの増加について、図４を用いてより具体的に説明する。図４は、実施形態に係る半導体装置１、及び比較例に係る半導体装置のそれぞれを用いた場合の半導体装置のデッドタイムを説明するためのグラフである。比較例に係る半導体装置は、例えば互いに異なるパッケージである第１リレー部及び第２リレー部を組み合わせて構成される半導体装置である。以下では、比較例における充電電流のばらつきが、実施形態における充電電流のばらつきよりも大きい場合が説明される。図４において、縦軸は各ＭＯＳＦＥＴのドレイン－ソース間電圧であり、横軸は時間である。図４では、ＭＯＳＦＥＴ１２０ａ及び１２０ｂ、ＭＯＳＦＥＴ２２０ａ及び２２０ｂ、比較例の第１リレー部に含まれる２つのＭＯＳＦＥＴ、及び比較例の第２リレー部に含まれる２つのＭＯＳＦＥＴそれぞれをオフ状態からオン状態にする際の、これらのＭＯＳＦＥＴのドレイン－ソース間電圧の変化が重ねて示される。これらの電圧は端子１８２ａ及び１８２ｂの間、並びに端子２８２ａ及び２８２ｂの間それぞれの電圧に反映される。図４では、これらのＭＯＳＦＥＴに対して充電電流が供給され始めた時刻ｔ０が揃えられる。なお、図４に示す例では、実施形態に係る半導体装置１に含まれる４つのＭＯＳＦＥＴ、及び比較例に係る半導体装置に含まれる４つのＭＯＳＦＥＴはそれぞれ、同等の性質を有する。
【0075】
実施形態では、光感度のばらつきの増加、及び光強度のばらつきの増加が抑制されることで、例えば２つの充電電流の大きさをそれぞれ、当該２つの充電電流の平均値の９５％の値以上、かつ当該平均値の１０５％の値以下とすることができる。以下では、一例として、リレー部１００における充電電流の電流値、及びリレー部２００における充電電流の電流値がそれぞれ、電流値Ｉａ及びＩｂ（Ｉｂ＝Ｉａ×０．９５／１．０５）である場合が示される。また、比較例では、一例として、第１リレー部における充電電流の電流値、及び第２リレー部における充電電流の電流値がそれぞれ、Ｉａ及びＩｃ（Ｉｃ＝Ｉａ×０．８／１．２）である場合が示される。
【0076】
図４の時刻ｔ０において、実施形態及び比較例における各リレー部に当該リレー部に対応する充電電流が供給され始める。
【0077】
時刻ｔ１において、本実施例のＭＯＳＦＥＴ１２０ａ及び１２０ｂ、並びに比較例の第１リレー部に含まれる２つのＭＯＳＦＥＴがオフ状態からオン状態に変化し始める。
【0078】
時刻ｔ２において、本実施例のＭＯＳＦＥＴ２２０ａ及び２２０ｂがオフ状態からオン状態に変化し始める。
【0079】
時刻ｔ３において、比較例の第２リレー部に含まれる２つのＭＯＳＦＥＴがオフ状態からオン状態に変化し始める。
【0080】
また、時刻ｔ０において、オン状態である各ＭＯＳＦＥＴのゲートの放電が開始された場合に、当該ＭＯＳＦＥＴは、時刻ｔｏｆｆにおいて、オン状態からオフ状態に変化する。時刻ｔｏｆｆは、例えば時刻ｔ１よりも早い時刻である。すなわち、実施形態及び比較例において、ターンオフ時間はターンオン開始時間よりも短い。デッドタイムは、例えばターンオン開始時間からターンオフ時間を減算した時間である。
【0081】
以上のことから、図４に示す実施形態において、リレー部２００をインアクティブからアクティブにする際のデッドタイムは、例えば時刻ｔｏｆｆから時刻ｔ２までの時間である。また、比較例において、第２リレー部をインアクティブからアクティブにする際のデッドタイムは、例えば時刻ｔｏｆｆから時刻ｔ３までの時間である。これらのことから、実施形態によれば、比較例よりもデッドタイムを短縮することが可能である。例えば、各ＭＯＳＦＥＴの最大定格のドレイン－ソース間電圧及び定格のドレイン電流、並びに電流値Ｉａがそれぞれ、６０Ｖ及び１．２Ａ、並びに３６μＡである場合に、実施形態において、リレー部２００をインアクティブからアクティブにする際のデッドタイム、及び比較例において、第２リレー部をインアクティブからアクティブにする際のデッドタイムはそれぞれ、３１．８μｓ、及び５７．７μｓとされ得る。すなわち、実施形態によれば、デッドタイムを、例えば比較例におけるデッドタイムの５５％の時間まで短縮することができる。
【0082】
また、ＭＯＳＦＥＴの特性値のばらつきの増加によっても、デッドタイムは増加し得る。例えば２つの半導体装置それぞれにおけるＭＯＳＦＥＴの特性値の平均値が同じであっても、ＭＯＳＦＥＴの特性値のばらつきが大きい半導体装置の方が、半導体装置が有し得るデッドタイムは長くなり得る。
【0083】
また、実施形態によれば、受光素子１４０及び発光素子１６０、並びに受光素子２４０及び発光素子２６０がそれぞれ、接着層１５０及び２５０を介して積層される。このような積層構造であれば、絶縁ペーストや絶縁フィルムによって、受光素子１４０及び発光素子１６０の間の距離と、受光素子２４０及び発光素子２６０の間の距離との差の増大を抑制することができる。より具体的には、接着層１５０及び２５０が絶縁フィルムである場合に、一様な厚さの絶縁フィルムを用いることによって、受光素子１４０及び発光素子１６０の間の距離と、並びに受光素子２４０及び発光素子２６０の間の距離との差の増大を抑制することができる。また、接着層１５０及び２５０が絶縁ペーストである場合に、接着層１５０及び２５０は、例えば、一括して、同等の面積を有する発光素子１６０及び２６０へ、同等の荷重を印加することによって形成される。これにより、接着層１５０及び２５０の層厚を一定（均一）にすることができる。このため、受光素子１４０及び発光素子１６０の間の距離と、受光素子２４０及び発光素子２６０の間の距離との差の増大を抑制することができる。また、受光部４０が受光素子１４０及び２４０を含む１つのチップとして設けられていれば、例えば受光素子１４０及び２４０の高さの差が生じることを抑制することができる。これにより、接着層１５０及び２５０、並びに発光素子１６０及び２６０の対称性が向上する。このことによっても、受光素子１４０及び発光素子１６０の間の距離と、受光素子２４０及び発光素子２６０の間の距離との差の増大を抑制することができる。これらのことから、受光素子１４０が受光する光の強度と、受光素子２４０が受光する光の強度との差の増大が抑制される。したがって、２つのリレー部間の光電変換の効率の差の増大を抑制することができる。
【0084】
また、実施形態によれば、受光素子及び発光素子が接着層を介して設けられることで、半導体装置の放熱性が向上する。補足すると、例えば対向型のフレームを用いた場合、発光素子と受光素子とが数ｍｍの間隔を有して対向することで、発光素子及び受光素子が放熱性の悪い樹脂に包まれ得る。一方、実施形態では、受光素子は、上記対向型のフレームを用いた場合における発光素子及び受光素子の間隔よりも薄い接着層を介して、熱伝導率の高い発光素子に近接するため、上記対向型のフレームを用いた場合と比べて、半導体装置の放熱性が向上する。このため、受光素子及び発光素子それぞれの特性が安定化する。
【0085】
また、上述のような積層構造であれば、受光素子１４０及び発光素子１６０の間の距離と、受光素子２４０及び発光素子２６０の間の距離との差の増大を抑制することで、２つのリレー部の構造が不均一になることを抑制することができる。例えば、対向型のフレームを用いた例では、フレーム曲げ角度のずれや、発光素子と受光素子の搭載位置のずれが生じることで、２つのリレー部の構造が不均一になり得る。本発明では、上述の積層構造により、発光素子の照射面と受光素子の受光面の対向位置関係のずれ、照射面及び受光面がなす面角度のずれ、面同士の距離のずれ（Ｚ方向）、並びに水平方向のずれ（Ｘ－Ｙ方向）の発生を抑制することができる。これにより、例えばパッケージ内の樹脂と素子との界面が熱応力によって変形することによって、素子が樹脂から剥離することを抑制することができる。このため、例えば光路中の低誘電領域（空隙）と接着層との界面における光の反射による、時間に応じた半導体装置の特性変動が抑制される。このように、実施形態によれば、２つのリレー部の内部構造が不均一になることを抑制することで、半導体装置の故障の発生、及び時間に応じた半導体装置の特性変動等を抑制することができる。
【0086】
また、発光素子１６０及び２６０の各々の照射面のサイズは、例えば受光素子１４０及び２４０のうち対応する受光素子の受光面のサイズよりも大きい。このような構成によれば、受光素子１４０及び２４０と、発光素子１６０及び２６０との合わせずれが起きても、受光素子よりも大きい照射面を有する発光素子１６０及び２６０がそれぞれ、受光素子１４０及び２４０を覆うこととなる。これにより、受光素子１４０及び発光素子１６０と、受光素子２４０及び発光素子２６０とのそれぞれにおいて、受光素子の受光面を、受光素子の受光面のサイズが発光素子の照射面のサイズ以下である場合と比較して、より大きな照射面と密着対向させることができる。このため、起電力の低下を抑制することができる。また、このような発光素子１６０及び２６０、並びに受光素子１４０及び２４０の形状により、起電力を発生させる受光素子１４０及び２４０の受光面全体が覆われていることで、起電力のばらつきの発生を抑制することができる。これにより、光電変換の効率の低下を抑制することができる。
【0087】
また、上述のように、受光部４０、並びに発光素子１６０及び２６０が積層構造を有することで、パッケージのサイズの増大が抑制される。
【0088】
２ 変形例
次に、変形例に係る半導体装置について説明する。以下では、実施形態と同等の構成についてはその説明を省略し、実施形態と異なる構成について主に説明する。
次に、変形例に係る半導体装置について説明する。以下では、実施形態と同等の構成についてはその説明を省略し、実施形態と異なる構成について主に説明する。
【0089】
２．１ 第１変形例
上述の実施形態では、受光素子１４０及び２４０が受光部４０に含まれる場合を示したが、これに限られない。受光素子１４０及び２４０はそれぞれ、互いに異なるチップとして設けられてもよい。
上述の実施形態では、受光素子１４０及び２４０が受光部４０に含まれる場合を示したが、これに限られない。受光素子１４０及び２４０はそれぞれ、互いに異なるチップとして設けられてもよい。
【0090】
以下では、第１変形例に係る半導体装置１の構成について、実施形態に係る半導体装置と異なる点が主に説明される。
【0091】
第１変形例に係る半導体装置１の回路構成は、実施形態における回路構成と同等である。以下では、第１変形例に係る半導体装置１の構造について、図５を用いて説明する。図５は、第１変形例に係る半導体装置の構造の一例を示す斜視図である。図５では、図２と同様に、配線の図示が省略される。
【0092】
第１変形例に係る半導体装置１は、実施形態における支持台３０の代わりに、支持台１３０及び２３０を含む。また、第１変形例において、受光素子１４０及び２４０はそれぞれ、上述のように、互いに異なるチップとして設けられる。
【0093】
支持台１３０及び２３０は、基板２の上面上に設けられる。支持台１３０及び２３０は、支持台３０と同様に、銅（Ｃｕ）を含む金属箔である。また、支持台１３０及び２３０は、支持台３０と同様に、例えば当該金属箔上に絶縁性ペーストあるいは導電性ペーストが塗布された複合材であってもよい。
【0094】
支持台１３０は、受光素子１４０、及び発光素子１６０を支持する。支持台２３０は、受光素子２４０、及び発光素子２６０を支持する。支持台１３０及び２３０はそれぞれ、導電体であってもよいし、絶縁体であってもよい。支持台１３０及び２３０はそれぞれ、Ｘ方向及びＹ方向に延伸する板状の形状を有する。
【0095】
その他の構成は、実施形態に係る半導体装置の構成と同様である。
【0096】
第１変形例によっても、実施形態と同等の効果が奏される。
【0097】
また、第１変形例によっても、実施形態におけるＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ、並びに発光素子１６０及び２６０と同様に、受光素子１４０及び２４０として、同一のウェーハ内の近接するチップを用いることができるため、受光素子１４０及び２４０の特性値のばらつきの増加を抑制することができる。
【0098】
また、本実施例では、例えば発光素子と受光素子とを含む積層部にシリコーン樹脂（透明樹脂）など応力の少ない樹脂を塗布してもよい。その後、例えば光を透過させないエポキシ樹脂などで封止成型することで、半導体装置が製造される。このようにして製造される本実施例の半導体装置における２つの発光素子１６０及び２６０間の距離は、２つの受光素子が分離することにより、例えば実施形態における２つの発光素子１６０及び２６０間の距離よりも離間し得る。このため、第１変形例によれば、積層部にシリコーン樹脂などを塗布する場合に、発光素子１６０及び２６０の照射光が発光素子１６０及び２６０上のシリコーン樹脂に対する透過能が高い赤外光であっても、発光素子１６０側の積層部、及び発光素子２６０側の積層部それぞれにおいて透過した光の漏れを抑制することができる。また、本実施例によれば、例えば２つの受光素子を含むような一体ものの受光素子（受光部）に比べ、受光素子内を赤外光が伝播する可能性を少なくすることができる。したがって、２つのリレー部間の光のクロストークの発生をさらに低減することが可能である。
【0099】
２．２ 第２変形例
上述の実施形態及び第１変形例では、受光部４０が、上方から見て、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂと重ならない位置に設けられる場合を示したが、これに限られない。受光部４０は、ＭＯＳＦＥＴ上に設けられてもよい。
上述の実施形態及び第１変形例では、受光部４０が、上方から見て、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂと重ならない位置に設けられる場合を示したが、これに限られない。受光部４０は、ＭＯＳＦＥＴ上に設けられてもよい。
【0100】
以下では、第２変形例に係る半導体装置１の構成について、実施形態及び第１変形例に係る半導体装置と異なる点が主に説明される。
【0101】
第２変形例に係る半導体装置１の回路構成は、実施形態及び第１変形例における回路構成と同等である。以下では、第２変形例に係る半導体装置１の構造について、図６を用いて説明する。図６は、第２変形例に係る半導体装置の構造の一例を示す斜視図である。図６では、図２及び図５と同様に、配線の図示が省略される。
【0102】
第２変形例において、受光部４０は、例えば４つのＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂのうち隣り合う２つのＭＯＳＦＥＴの間を跨いで設けられる。図６に示す例において、受光部４０は、例えば受光部４０の裏面において、ＭＯＳＦＥＴ１２０ｂの上面、及びＭＯＳＦＥＴ２２０ｂの上面に接する。より具体的に、図６に示す例において、受光部４０のうち受光素子１４０は、例えばＭＯＳＦＥＴ１２０ｂの上面に接する。また、受光部４０のうち受光素子２４０は、例えばＭＯＳＦＥＴ２２０ｂの上面に接する。
【0103】
なお、図６では、受光部４０が、隣り合う２つのＭＯＳＦＥＴ上に設けられる場合を示したが、これに限られない。受光部４０は、４つのＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂのうちいずれか１つのＭＯＳＦＥＴ上に設けられてもよいし、４つのＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂのうち３つ以上のＭＯＳＦＥＴ上に設けられてもよい。
【0104】
また、図６では、半導体装置１が支持台を含まない例を示したが、これに限られない。第２変形例に係る半導体装置１は、実施形態及び第１変形例と同様に支持台を含んでもよい。この場合、支持台は、例えばＭＯＳＦＥＴ１２０ｂの上面、ＭＯＳＦＥＴ２２０ｂの上面、及び受光部４０の下面に接するように設けられる。なお、この場合、支持台は絶縁体である。
【0105】
その他の構成は、実施形態に係る半導体装置と同様である。
【0106】
第２変形例によっても、実施形態と同等の効果が奏される。
【0107】
また、第２変形例によれば、受光素子１４０及び２４０は、Ｚ方向において、ＭＯＳＦＥＴと、発光素子１６０及び２６０との間に設けられる。これにより、受光素子１４０及び２４０によって、各ＭＯＳＦＥＴのチャネルを、発光素子１６０及び２６０の照射光から遮蔽することができる。このような構成によっても、発光素子１６０及び２６０から各ＭＯＳＦＥＴのチャネルへの光の漏れを防ぐことができる。これにより、上述のような意図しないＭＯＳＦＥＴの状態の変化が防がれる。
【0108】
また、三種類の素子を積み重ねることにより、半導体装置の大幅な小型化が可能である。これにより、配線長の短縮、配線形状の対称性の向上、及び封止樹脂の小容量化が促進される。このため、耐熱性や放熱性が向上する。したがって、半導体装置の信頼性が向上する。
【0109】
２．３ 第３変形例
上述の第２変形例では、受光素子１４０及び２４０が受光部４０に含まれる場合を示したが、これに限られない。第１変形例と同様に、受光素子１４０及び２４０はそれぞれ、互いに異なるチップとして設けられてもよい。
上述の第２変形例では、受光素子１４０及び２４０が受光部４０に含まれる場合を示したが、これに限られない。第１変形例と同様に、受光素子１４０及び２４０はそれぞれ、互いに異なるチップとして設けられてもよい。
【0110】
以下では、第３変形例に係る半導体装置１の構成について、実施形態、第１変形例、及び第２変形例に係る半導体装置と異なる点が主に説明される。
【0111】
第３変形例に係る半導体装置１の回路構成は、実施形態、第１変形例、及び第２変形例における回路構成と同等である。以下では、第３変形例に係る半導体装置１の構造について、図７を用いて説明する。図７は、第３変形例に係る半導体装置の構造の一例を示す斜視図である。図７では、図２、図５、及び図７と同様に、配線の図示が省略される。
【0112】
第３変形例において、受光素子１４０及び２４０はそれぞれ、第１変形例に係る半導体装置と同様に、互いに異なるチップとして設けられる。
【0113】
第３変形例において、受光素子１４０は、例えばＭＯＳＦＥＴ１２０ａ及び１２０ｂ上に設けられる。より具体的に、受光素子１４０は、例えば受光素子１４０の裏面において、ＭＯＳＦＥＴ１２０ａの上面、及びＭＯＳＦＥＴ１２０ｂの上面に接する。受光素子２４０は、例えば受光素子２４０の裏面において、ＭＯＳＦＥＴ２２０ａの上面、及びＭＯＳＦＥＴ２２０ｂの上面に接する。
【0114】
その他の構成は、第２変形例に係る半導体装置の構成と同様である。
【0115】
なお、第３変形例に係る半導体装置１は、第１変形例に係る半導体装置と同様に、２つの支持台を含んでもよい。この場合、当該２つの支持台のうち、受光素子１４０に対応して設けられる支持台は、例えばＭＯＳＦＥＴ１２０ａの上面、ＭＯＳＦＥＴ１２０ｂの上面、及び受光素子１４０の下面に接するように設けられる。また、上述の２つの支持台のうち、受光素子２４０に対応して設けられる支持台は、例えばＭＯＳＦＥＴ２２０ａの上面、ＭＯＳＦＥＴ２２０ｂの上面、及び受光素子２４０の下面に接するように設けられる。なお、この場合、第２変形例と同様に、支持台は、例えば絶縁体である。
【0116】
第３変形例によっても、実施形態、第１変形例、及び第２変形例と同等の効果が奏される。
【0117】
また、三種類の素子を積み重ねることにより、第２変形例と同様の理由により、半導体装置の信頼性が向上する。
【0118】
また、本実施例でも発光素子と受光素子の積層部にシリコーン樹脂などを塗布したのちエポキシ樹脂などで封止成型することができる。この場合においても、２つの発光素子が離間しているため、発光素子１６０及び２６０の照射光がシリコーン樹脂に対する透過能の高い赤外光であっても、一方のリレー部の発光素子の照射光が、隣り合う他方のリレー部の受光素子へ漏れることが抑制される。これにより、２つのリレー部間の光のクロストークの発生を抑制することが可能である。
【0119】
また、第３変形例によれば、半導体装置における素子の配置の対称性の向上に加え、ワイヤ形状や長さの対称性が向上することで、樹脂封止時の形態安定性や、封止後の樹脂応力によるチップ間剥離やワイヤ剥がれ等が抑制される。これにより、半導体装置１の信頼性が向上する。
【0120】
２．４ 第４変形例
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂがそれぞれ異なる素子として設けられる場合を示したが、これに限られない。ＭＯＳＦＥＴ１２０ａ及び１２０ｂが１つのチップとして設けられ、かつＭＯＳＦＥＴ２２０ａ及び２２０ｂが１つのチップとして設けられてもよい。
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂがそれぞれ異なる素子として設けられる場合を示したが、これに限られない。ＭＯＳＦＥＴ１２０ａ及び１２０ｂが１つのチップとして設けられ、かつＭＯＳＦＥＴ２２０ａ及び２２０ｂが１つのチップとして設けられてもよい。
【0121】
以下では、第４変形例に係る半導体装置１の構成について、実施形態、第１変形例、第２変形例、及び第３変形例に係る半導体装置と異なる点が主に説明される。
【0122】
【0123】
第４変形例において、半導体装置１は、端子８０、８１、１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂ、トランジスタ部Ｔ１及びＴ２、受光素子１４０及び２４０、並びに発光素子１６０及び２６０を含む。受光素子１４０は、受光素子１４０－１及び１４０－２を含む。受光素子２４０は、受光素子２４０－１及び２４０－２を含む。トランジスタ部Ｔ１は、ＭＯＳＦＥＴ１２０ａ及び１２０ｂを含む。トランジスタ部Ｔ２は、ＭＯＳＦＥＴ２２０ａ及び２２０ｂを含む。
【0124】
受光素子１４０－１は、複数のフォトダイオード１４０ａ－１及び制御回路１４０ｂ－１を含む。フォトダイオード１４０ａ－１の数は、例えば数個～数十個である。受光素子１４０－２は、複数のフォトダイオード１４０ａ－２及び制御回路１４０ｂ－２を含む。フォトダイオード１４０ａ－２の数は、例えば数個～数十個である。受光素子２４０－１は、複数のフォトダイオード２４０ａ－１及び制御回路２４０ｂ－１を含む。フォトダイオード２４０ａ－１の数は、例えば数個～数十個である。受光素子２４０－２は、複数のフォトダイオード２４０ａ－２及び制御回路２４０ｂ－２を含む。フォトダイオード２４０ａ－２の数は、例えば数個～数十個である。
【0125】
ＭＯＳＦＥＴ１２０ａのゲートは、制御回路１４０ｂ－１のアノード電極に接続される。ＭＯＳＦＥＴ１２０ａのドレインは、ＭＯＳＦＥＴ１２０ｂのドレインに接続される。ＭＯＳＦＥＴ１２０ａのソースは、端子１８２ａ及び制御回路１４０ｂ－１のカソード電極に接続される。ＭＯＳＦＥＴ１２０ｂのゲートは、制御回路１４０ｂ－２のアノード電極に接続される。ＭＯＳＦＥＴ１２０ｂのソースは、端子１８２ｂ及び制御回路１４０ｂ－２のカソード電極に接続される。
【0126】
ＭＯＳＦＥＴ２２０ａのゲートは、制御回路２４０ｂ－１のアノード電極に接続される。ＭＯＳＦＥＴ２２０ａのドレインは、ＭＯＳＦＥＴ２２０ｂのドレインに接続される。ＭＯＳＦＥＴ２２０ａのソースは、端子２８２ａ及び制御回路２４０ｂ－１のカソード電極に接続される。ＭＯＳＦＥＴ２２０ｂのゲートは、制御回路２４０ｂ－２のアノード電極に接続される。ＭＯＳＦＥＴ２２０ｂのソースは、端子２８２ｂ及び制御回路２４０ｂ－２のカソード電極に接続される。
【0127】
その他の構成は、受光素子１４０及び２４０がそれぞれ別々に設けられることを除き、実施形態に係る回路構成と同様である。
【0128】
次に、第４変形例に係る半導体装置１の構造について、図９を用いて説明する。図９は、第４変形例に係る半導体装置の構造の一例を示す斜視図である。図９では、図２、図５、図６、及び図７と同様に、配線の図示が省略される。
【0129】
なお、以下の説明において、トランジスタ部Ｔ１及び受光素子１４０のうちトランジスタ部Ｔ１側をＹ方向に沿った一端側と呼ぶ。また、トランジスタ部Ｔ１及び受光素子１４０のうち受光素子１４０側をＹ方向に沿った他端側と呼ぶ。
【0130】
第４変形例に係る半導体装置１において、トランジスタ部Ｔ１は、ＭＯＳＦＥＴ１２０ａ及び１２０ｂを含むチップとして設けられる。トランジスタ部Ｔ２は、ＭＯＳＦＥＴ２２０ａ及び２２０ｂを含むチップとして設けられる。
【0131】
トランジスタ部Ｔ１は、実施形態におけるＭＯＳＦＥＴ１２０ａの下部に配置される電極、及びＭＯＳＦＥＴ１２０ｂの下部に配置される電極の代わりに、図９には図示されない、トランジスタ部Ｔ１の下部に配置され、ＭＯＳＦＥＴ１２０ａ及び１２０ｂが共有する電極を含む。当該電極は、ＭＯＳＦＥＴ１２０ａのドレイン、及びＭＯＳＦＥＴ１２０ｂのドレインが一体化された電極として機能する。
【0132】
トランジスタ部Ｔ２は、実施形態におけるＭＯＳＦＥＴ２２０ａの下部に配置される電極、及びＭＯＳＦＥＴ２２０ｂの下部に配置される電極の代わりに、図９には図示されない、トランジスタ部Ｔ２の下部に配置され、ＭＯＳＦＥＴ２２０ａ及び２２０ｂが共有する電極を含む。当該電極は、ＭＯＳＦＥＴ２２０ａのドレイン、及びＭＯＳＦＥＴ２２０ｂのドレインが一体化された電極として機能する。
【0133】
トランジスタ部Ｔ１と基板２との間には、電極（パッド）７４が設けられる。電極７４は、トランジスタ部Ｔ１の下部に配置される電極の下面と基板２の上面とに接する。電極７４は、トランジスタ部Ｔ１の下部に配置される電極と電気的に接続される。また、電極（パッド）７４は支持体として絶縁性あるいは導電性ペーストを介してトランジスタ部Ｔ１の下部に配置される電極に接続されてもよい。
【0134】
トランジスタ部Ｔ２と基板２との間には、電極（パッド）７５が設けられる。電極７５は、トランジスタ部Ｔ２の下部に配置される電極の下面と基板２の上面とに接する。電極７５は、トランジスタ部Ｔ２の下部に配置される電極と電気的に接続される。また、電極（パッド）７５は支持体として絶縁性あるいは導電性ペーストを介してトランジスタ部Ｔ２の下部に配置される電極に接続されてもよい。
【0135】
電極７４よりもＹ方向に沿った一端側には、基板２の上面上に、電極（パッド）Ａ１及びＢ１が設けられる。
【0136】
電極７４、Ａ１、及びＢ１はそれぞれ、互いに分離して設けられる。
【0137】
電極７５よりもＹ方向に沿った一端側には、基板２の上面上に、電極（パッド）Ａ２及びＢ２が設けられる。
【0138】
電極７５、Ａ２、及びＢ２はそれぞれ、互いに分離して設けられる。
【0139】
電極Ａ１は、図９には図示されないが、基板２を貫通する導電体を介して端子１８２ａに電気的に接続される。電極Ｂ１は、図９には図示されないが、基板２を貫通する導電体を介して端子１８２ｂに電気的に接続される。電極Ａ２は、図９には図示されないが、基板２を貫通する導電体を介して端子２８２ａに電気的に接続される。電極Ｂ２は、図９には図示されないが、基板２を貫通する導電体を介して端子２８２ｂに電気的に接続される。
【0140】
図９におけるその他の構成は、第１変形例に係る半導体装置の構成と同様である。
【0141】
【0142】
半導体装置１は、配線Ｗ１１～Ｗ１６、及びＷ２１～Ｗ２６加えて、Ｗ１７、Ｗ１８、Ｗ２７、及びＷ２８をさらに含む。
【0143】
配線Ｗ１７、Ｗ１８、Ｗ２７、及びＷ２８は、配線Ｗ１１～Ｗ１６、及びＷ２１～Ｗ２６と同様の材料を用いて設けられる。
【0144】
配線Ｗ１７は、電極１２１ａと電極Ａ１とを電気的に接続する。配線Ｗ１８は、電極１２１ｂと電極Ｂ１とを電気的に接続する。配線Ｗ２７は、電極２２１ａと電極Ａ２とを電気的に接続する。配線Ｗ２８は、電極２２１ｂと電極Ｂ２とを電気的に接続する。
【0145】
このような構成により、電極１２１ａ、１２１ｂ、２２１ａ、及び２２１ｂがそれぞれ、端子１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂに接続される。
【0146】
その他の配線の電気的な接続は、実施形態に係る配線の電気的な接続と同様である。
【0147】
このような構成によっても、実施形態及び第１変形例と同等の効果が奏される。
【0148】
また、第４変形例において、ＭＯＳＦＥＴ１２０ａ及び１２０ｂは同一のチップに含まれる。これにより、ＭＯＳＦＥＴ１２０ａ及び１２０ｂの特性値のばらつきの増加を抑制することができる。また、ＭＯＳＦＥＴ２２０ａ及び２２０ｂは、同一のチップに含まれる。これにより、ＭＯＳＦＥＴ２２０ａ及び２２０ｂの特性値のばらつきの増加を抑制することができる。また、実施形態と同様の理由により、トランジスタ部Ｔ１及びＴ２として、同一のウェーハ内の近接するチップを用いることができる。
【0149】
また、図示しないが、第３変形例と同様に、受光素子１４０及び２４０をそれぞれ、ＭＯＳＦＥＴ１２０ａ及び１２０ｂの上面上、並びにＭＯＳＦＥＴ２２０ａ及び２２０ｂの上面上に設けてもよい。すなわち、３種類の素子が積層されてもよい。この場合、第２変形例及び第３変形例と同様の理由により、半導体装置の信頼性が向上する。
【0150】
３ その他
なお、上述の実施形態及び変形例では、ＭＯＳＦＥＴの上面にソース電極及びゲート電極が設けられ、ＭＯＳＦＥＴの下面にドレイン電極が設けられる場合を示した。すなわち、縦型構造（vertical structure）を有するＭＯＳＦＥＴである場合を示した。しかしながら、これに限られない。図１１に示すように、ＭＯＳＦＥＴは、横型構造（lateral structure）を有するものであってもよい。図１１は、その他の実施形態に係る半導体装置の構造の一例を示す斜視図である。その他の実施形態に係る半導体装置１は、例えば支持台３１、及びトランジスタ部Ｔ３を含む。
なお、上述の実施形態及び変形例では、ＭＯＳＦＥＴの上面にソース電極及びゲート電極が設けられ、ＭＯＳＦＥＴの下面にドレイン電極が設けられる場合を示した。すなわち、縦型構造（vertical structure）を有するＭＯＳＦＥＴである場合を示した。しかしながら、これに限られない。図１１に示すように、ＭＯＳＦＥＴは、横型構造（lateral structure）を有するものであってもよい。図１１は、その他の実施形態に係る半導体装置の構造の一例を示す斜視図である。その他の実施形態に係る半導体装置１は、例えば支持台３１、及びトランジスタ部Ｔ３を含む。
【0151】
なお、その他の実施形態に係る半導体装置１の回路構成は、図１に示される実施形態における回路構成と同様である。また、その他の実施形態に係る半導体装置１の回路構成は、図８に示される第４変形例における回路構成と同様であってもよい。
【0152】
支持台３１は、基板２の上面上に設けられる。支持台３１の上面上には、トランジスタ部Ｔ３が設けられる。支持台３１は、例えば銅（Ｃｕ）を含む金属箔上に絶縁性ペーストが塗布された複合材である。これにより、支持台３１とトランジスタ部Ｔ３とは電気的に絶縁される。
【0153】
トランジスタ部Ｔ３は、例えばＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂを含むチップとして設けられる。ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂは、例えば同一のウェーハ内の互いに近接する領域において、隣り合うＭＯＳＦＥＴ対（ＭＯＳＦＥＴ１２０ａと１２０ｂの対、また２２０ａと２２０ｂの対）の間が絶縁層３００などの領域を用いて電気的に絶縁されるように形成される。また、ＭＯＳＦＥＴ１２０ａ及び１２０ｂの対と、ＭＯＳＦＥＴ２２０ａ及び２２０ｂの対は、例えばそれぞれ共通のウェル内に形成され得る。なお、その他の実施形態において、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂはそれぞれ、トランジスタ部Ｔ３の上面上に、ドレインとして機能する電極１２３ａ、１２３ｂ、２２３ａ、及び２２３ｂを有する。その他の実施形態に係る半導体装置１の回路構成が実施形態における回路構成と同様である場合、電極１２３ａ、１２３ｂ、２２３ａ、及び２２３ｂはそれぞれ、第４変形例における電極１２１ａ、１２１ｂ、２２１ａ、及び２２１ｂと同様に、電極Ａ１、Ｂ１、Ａ２、及びＢ２を介して、端子１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂと電気的に接続される。配線の電気的な接続は、上述の電極１２３ａ及び端子１８２ａの間の接続、電極１２３ｂ及び端子１８２ｂの間の接続、電極２２３ａ及び端子２８２ａの間の接続、並びに電極２２３ｂ及び端子２８２ｂの間の接続を除き、実施形態における配線の電気的な接続と同様である。また、その他の実施形態に係る半導体装置１の回路構成が第４変形例における回路構成と同様である場合、電極１２３ａ及び１２３ｂ、並びに電極２２３ａ及び２２３ｂがそれぞれ電気的に接続されることを除き、第４変形例における配線の電気的な接続と同様である。電極１２３ａ及び１２３ｂ、並びに電極２２３ａ及び２２３ｂはそれぞれ、例えばワイヤ等によって電気的に接続される。
【0154】
このような構成によっても、実施形態と同等の効果が奏される。また、その他の実施形態において、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂは、同一のチップに含まれる。このため、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂの特性値のばらつきの増加を抑制することができる。
【0155】
なお、図示しないが、その他の実施形態に係る半導体装置において、第１変形例と同様に、受光素子１４０及び２４０がそれぞれ、互いに異なるチップとして設けられてもよい。この場合、第１変形例と同様に、２つのリレー部間の光のクロストークの発生をさらに低減することが可能である。
【0156】
また、図示しないが、第２変形例と同様に、受光部４０をＭＯＳＦＥＴ上に設けてもよい。すなわち、３種類の素子が積層されてもよい。この場合、第２変形例及び第３変形例と同様の理由により、半導体装置の信頼性が向上する。
【0157】
また、図示しないが、その他の実施形態によれば、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂ各々の電極の数を低減することができる。例えば、その他の実施形態に係る半導体装置１の回路構成が実施形態における回路構成と同様である場合、ＭＯＳＦＥＴ１２０ａ及び１２０ｂにおいて、電極１２１ａ及び１２１ｂを共通の１つのソース電極とし、電極１２２ａ及び１２２ｂを共通の１つのゲートとすることができる。また、例えば、ＭＯＳＦＥＴ２２０ａ及び２２０ｂにおいて、電極２２１ａ及び２２１ｂを共通の１つのソースとし、電極２２２ａ及び２２２ｂを共通の１つのゲートとすることができる。ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂはそれぞれ、互いに異なる４つのドレインを有する。換言すると、各ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂは、当該ＭＯＳＦＥＴに対応する１つのドレインを有する。この場合、電極１２１ａ及び１２１ｂ、電極１２２ａ及び１２２ｂ、電極２２１ａ及び２２１ｂ、並びに電極２２２ａ及び２２２ｂはそれぞれ、図示しないワイヤによって電気的に接続される。
【0158】
また、電極１２１ａ及び１２１ｂ、電極１２２ａ及び１２２ｂ、電極２２１ａ及び２２１ｂ、並びに電極２２２ａ及び２２２ｂはそれぞれ、図示しない共通電極として設けられてもよい。このような構成によれば、ワイヤの本数の増加が抑制されることで、半導体装置の信頼性が向上する。また、半導体装置の製造コストの増加が抑制される。
【0159】
なお、図１１では、ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂが、チップとして設けられるトランジスタ部Ｔ３に含まれる場合を示したが、これに限られない。ＭＯＳＦＥＴ１２０ａ、１２０ｂ、２２０ａ、及び２２０ｂはそれぞれ、互いに異なるチップとして設けられてもよい。
【0160】
また、図１１には図示されないが、各電極１２３ａ、１２３ｂ、２２３ａ、及び２２３ｂは、例えばワイヤ、基板２上に形成された対応する電極、基板２を貫通する導電体を介して、端子１８２ａ、１８２ｂ、２８２ａ、及び２８２ｂのうち対応する端子に電気的に接続される。
【0161】
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0162】
１…半導体装置、２…基板、１２０ａ、１２０ｂ、２２０ａ、２２０ｂ…ＭＯＳＦＥＴ、７０～７５、Ａ１、Ａ２、Ｂ１、Ｂ２、１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１４１～１４４、１６１、１６２、２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３ａ、２２３ｂ、２４１～２４４…電極、Ｔ１、Ｔ２、Ｔ３…トランジスタ部、３０、３１、１３０、２３０…支持台、４０…受光部、１４０、２４０…受光素子、１５０、２５０…接着層、１６０、２６０…発光素子、８０、８１、１８２ａ、１８２ｂ、２８２ａ、２８２ｂ…端子、Ｗ１１～Ｗ１８、Ｗ２１～Ｗ２８…配線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
