特開 2024-63933 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024063933

(43)【公開日】2024-05-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20240507BHJP

   H01L 25/07 20060101ALI20240507BHJP

【ＦＩ】

H01L21/60 301A

H01L25/04 C

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022172134

(22)【出願日】2022-10-27

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】一安 健志郎

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044AA02

5F044AA05

5F044FF05

5F044FF06

(57)【要約】

【課題】複数の半導体チップの電流アンバランスの発生を防止する。
【解決手段】半導体装置１は、基板１０に搭載された半導体チップ２１、２２、ゲート配線１１、ゲート用外部端子３およびゲートワイヤ群を形成するゲートワイヤｗ１、ｗ２を備える。ゲートワイヤｗ１は、ゲート配線１１の接合部ｐ１と半導体チップ２１のゲートパッドｇｐ１とを接続する。ゲートワイヤｗ２は、ゲート配線１１の接合部ｐ２と半導体チップ２２のゲートパッドｇｐ２とを接続する。また、ゲート配線１１およびゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられ、端子接合部ｐ０から接合部ｐ１までの電流経路ｃ１の抵抗値Ｒ１とゲートワイヤｗ１の抵抗値Ｒ１１との第１の合成抵抗値と、端子接合部ｐ０から接合部ｐ２までの電流経路ｃ２の抵抗値Ｒ２とゲートワイヤｗ２の抵抗値Ｒ１２との第２の合成抵抗値とが略等しくなるように調整されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板に搭載された第１の半導体チップおよび第２の半導体チップと、
前記基板に搭載されて、第１の接合部および第２の接合部を有するゲート配線と、
前記基板の外部から前記ゲート配線に接続されたゲート用外部端子と、
前記ゲート配線の前記第１の接合部と前記第１の半導体チップの第１のゲートパッドとを接続する第１のゲートワイヤと、前記ゲート配線の前記第２の接合部と前記第２の半導体チップの第２のゲートパッドとを接続する第２のゲートワイヤとを含むゲートワイヤ群と、
を備え、
前記ゲート配線および前記ゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられ、
前記ゲート用外部端子と前記ゲート配線との端子接合部から前記第１の接合部までの第１の電流経路の第１の抵抗値と前記第１のゲートワイヤの第２の抵抗値との第１の合成抵抗値と、前記端子接合部から前記第２の接合部までの第２の電流経路の第３の抵抗値と前記第２のゲートワイヤの第４の抵抗値との第２の合成抵抗値とが略等しくなるように調整されている、
半導体装置。

【請求項2】

前記ゲート配線の、前記端子接合部から前記第１の接合部までの一部、もしくは前記端子接合部から前記第２の接合部までの一部の少なくともいずれかの素材の一部に他の部分と抵抗率の異なる素材が設けられ、前記第１の合成抵抗値と前記第２の合成抵抗値とが略等しくなるように調整されている、
請求項１記載の半導体装置。

【請求項3】

前記第１の接合部と前記第１のゲートパッドとの間、もしくは前記第２の接合部と前記第２のゲートパッドとの間の少なくともいずれかに電極が設けられ、前記電極とそれを挟む接合部、及びゲートパッドの間に第１のサブゲートワイヤ及び第２のサブゲートワイヤが設けられ、
少なくともいずれかのサブゲートワイヤの素材を他と抵抗率が異なる素材が設けられ、前記第１の合成抵抗値と前記第２の合成抵抗値とが略等しくなるように調整されている、
請求項１記載の半導体装置。

【請求項4】

基板に搭載された第１の半導体チップおよび第２の半導体チップと、
前記基板に搭載されて、第１の接合部および第２の接合部を有するゲート配線と、
前記基板の外部から前記ゲート配線に接続されたゲート用外部端子と、
前記ゲート配線の前記第１の接合部と前記第１の半導体チップの第１のゲートパッドとを接続する第１のゲートワイヤと、前記ゲート配線の前記第２の接合部と前記第２の半導体チップの第２のゲートパッドとを接続する第２のゲートワイヤとを含むゲートワイヤ群と、
を備え、
前記ゲート配線に設けられた第１の電流経路および第２の電流経路の少なくともいずれかにスリットが設けられ、
前記ゲート用外部端子と前記ゲート配線との端子接合部から前記第１の接合部までの前記第１の電流経路の第１の抵抗値と前記第１のゲートワイヤの第２の抵抗値との第１の合成抵抗値と、前記端子接合部から前記第２の接合部までの前記第２の電流経路の第３の抵抗値と前記第２のゲートワイヤの第４の抵抗値との第２の合成抵抗値とが略等しくなるように調整されている、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の半導体チップが基板上に配置された半導体装置に関する。

【背景技術】

【0002】

半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体チップを備え、複数の半導体チップが基板上に配置されることで電気容量の大容量化が図られている。

【0003】

このような半導体装置では、セラミック基板上に、半導体チップの接合用の電極が複数存在し、それぞれの電極に半導体チップが接合されて、半導体チップが並列に搭載される。また、セラミック基板にはゲート用外部端子が接続されて、ゲート用外部端子とゲート配線とが接合される。

【0004】

さらに、半導体チップには、ゲートパッドが設けられており、ゲート配線とゲートパッドとがゲートワイヤで電気的に接続される。このような構成により、ゲート用外部端子に入力されたゲート電流は、ゲート配線を流れて、ゲート配線からゲートワイヤへ流れ、半導体チップのゲートパッドに入力される。

【0005】

関連技術としては、例えば、半導体素子のゲート配線に接続される端子接合部と、半導体素子を制御する制御回路に接続される接続部との間に抵抗部が備えられて、該抵抗部の抵抗が制御される技術が提案されている（特許文献１）。
また、半導体素子のゲート駆動回路に接続される抵抗体を装着可能として、並列接続される半導体素子のゲート抵抗のバランス化を行う技術が提案されている（特許文献２）。さらに、ゲート配線に発振防止用の抵抗が接続された半導体素子を含むユニットを複数段接続する技術が提案されている（特許文献３）。

【0006】

また、電極板（バスバー）と重なる半導体素子に対応するゲート抵抗を、電極板と重ならない半導体素子に対応のゲート抵抗よりも高くして、半導体素子のオンオフ時のピーク電流の差を相殺する技術が提案されている（特許文献４）。
さらに、複数の半導体チップに備えられる電極パッドそれぞれの内蔵抵抗の抵抗値を互いに変えて、ワイヤの長さの違いにより生じる各ワイヤの寄生インダクタンスのアンバランスを解消させる技術が提案されている（特許文献５）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１２－８４６２１号公報

【特許文献2】特開２００３－３３２５２５号公報

【特許文献3】特開２００１－１５６７２号公報

【特許文献4】特開２００５－２６１０３５号公報

【特許文献5】特開２００９－１６７５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、上記のような半導体装置では、ゲート配線の電流経路の長さの違いや、ゲートワイヤの長さの違い等によって、半導体チップのゲートパッドに入力されるまでのゲート電流が流れる経路の抵抗値に差が生じる。

【0009】

ゲート電流が流れる経路の抵抗値の差が大きいと、複数の半導体チップのスイッチングタイミングにばらつきが生じ、特定の半導体チップに対してドレイン電流またはコレクタ電流が集中する電流アンバランスが発生するという問題がある。

【0010】

１つの側面では、本発明は、抵抗値の差を低減して複数の半導体チップのスイッチングタイミングのばらつきを抑制し、半導体チップの電流アンバランスの発生の防止を図った半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するために、半導体装置が提供される。半導体装置は、基板に搭載された第１の半導体チップおよび第２の半導体チップと、基板に搭載されて、第１の接合部および第２の接合部を有するゲート配線と、基板の外部からゲート配線に接続されたゲート用外部端子と、ゲート配線の第１の接合部と第１の半導体チップの第１のゲートパッドとを接続する第１のゲートワイヤと、ゲート配線の第２の接合部と第２の半導体チップの第２のゲートパッドとを接続する第２のゲートワイヤとを含むゲートワイヤ群とを備える。
ここで、ゲート配線およびゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられ、ゲート用外部端子とゲート配線との端子接合部から第１の接合部までの第１の電流経路の第１の抵抗値と第１のゲートワイヤの第２の抵抗値との第１の合成抵抗値と、端子接合部から第２の接合部までの第２の電流経路の第３の抵抗値と第２のゲートワイヤの第４の抵抗値との第２の合成抵抗値とが略等しくなるように調整されている。

【0012】

また、上記課題を解決するために、半導体装置が提供される。半導体装置は、基板に搭載された第１の半導体チップおよび第２の半導体チップと、基板に搭載されて、第１の接合部および第２の接合部を有するゲート配線と、基板の外部からゲート配線に接続されたゲート用外部端子と、ゲート配線の第１の接合部と第１の半導体チップの第１のゲートパッドとを接続する第１のゲートワイヤと、ゲート配線の第２の接合部と第２の半導体チップの第２のゲートパッドとを接続する第２のゲートワイヤとを含むゲートワイヤ群とを備える。
ここで、ゲート配線に設けられた第１の電流経路および第２の電流経路の少なくともいずれかにスリットが設けられ、ゲート用外部端子とゲート配線との端子接合部から第１の接合部までの第１の電流経路の第１の抵抗値と第１のゲートワイヤの第２の抵抗値との第１の合成抵抗値と、端子接合部から第２の接合部までの第２の電流経路の第３の抵抗値と第２のゲートワイヤの第４の抵抗値との第２の合成抵抗値とが略等しくなるように調整されている。

【発明の効果】

【0013】

１側面によれば、抵抗値の差を低減して複数の半導体チップのスイッチングタイミングのばらつきを抑制して、半導体チップの電流アンバランスの発生を防止することが可能になる。

【図面の簡単な説明】

【0014】

【図1】本発明の半導体装置の一例を説明するための図である。

【図2】半導体装置の構成の一例を示す図である。

【図3】抵抗値の等価回路を示す図である。

【図4】素材ごとの体積抵抗率の一覧を示す図である。

【図5】ゲート配線の一部を置き換えた素材にもとづく抵抗値の調整を説明するための図である。

【図6】延出部を有するゲート配線の一部を置き換えた素材にもとづく抵抗値の調整を説明するための図である。

【図7】ゲートワイヤの素材にもとづく抵抗値の調整を説明するための図である。

【図8】ゲート配線に設けたスリットにもとづく抵抗値の調整を説明するための図である。

【図9】延出部を有するゲート配線に設けたスリットにもとづく抵抗値の調整を説明するための図である。

【発明を実施するための形態】

【0015】

以下、本実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の構成を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

【0016】

図１は本発明の半導体装置の一例を説明するための図である。半導体装置１は、基板１０上にゲート配線１１、半導体チップ２１（第１の半導体チップ）および半導体チップ２２（第２の半導体チップ）が搭載されている。また、基板１０の外部からゲート用外部端子３が接続され、ゲート用外部端子３とゲート配線１１とは、端子接合部ｐ０を介して電気的に接続されている。

【0017】

半導体チップ２１には、チップおもて面にゲートパッドｇｐ１（第１のゲートパッド）が設けられ、半導体チップ２２には、チップおもて面にゲートパッドｇｐ２（第２のゲートパッド）が設けられている。

【0018】

また、ゲートワイヤｗ１によりゲート配線１１上の接合部ｐ１（第１の接合部）とゲートパッドｇｐ１とが接続され、ゲートワイヤｗ２によりゲート配線１１上の接合部ｐ２（第２の接合部）とゲートパッドｇｐ２とが接続される。ゲートワイヤ群を形成するゲートワイヤｗ１、ｗ２は、超音波および荷重による超音波接合により接合される。

【0019】

このような構成により、ゲート用外部端子３に入力されたゲート電流は、端子接合部ｐ０と接合部ｐ１との間のゲート配線１１上の電流経路ｃ１（第１の電流経路）を流れ、さらに接合部ｐ１に接続されているゲートワイヤｗ１を流れて、半導体チップ２１のゲートパッドｇｐ１に入力される。

【0020】

同様に、ゲート用外部端子３に入力されたゲート電流は、端子接合部ｐ０と接合部ｐ２との間のゲート配線１１上の電流経路ｃ２（第２の電流経路）を流れ、さらに接合部ｐ２に接続されているゲートワイヤｗ２を流れて、半導体チップ２２のゲートパッドｇｐ２に入力される。ゲートパッドｇｐ１、ｇｐ２にゲート電流が入力されることにより、半導体チップ２１，２２に対してスイッチング制御が行われる。

【0021】

ここで、ゲート用外部端子３とゲート配線１１とが接合されている端子接合部ｐ０から接合部ｐ１までの電流経路ｃ１の抵抗値を抵抗値Ｒ１（第１の抵抗値）とし、ゲートワイヤｗ１の抵抗値を抵抗値Ｒ１１（第２の抵抗値）とする。
また、端子接合部ｐ０から接合部ｐ２までの電流経路ｃ２の抵抗値を抵抗値Ｒ２（第３の抵抗値）とし、ゲートワイヤｗ２の抵抗値を抵抗値Ｒ１２（第４の抵抗値）とする。

【0022】

半導体装置１では、ゲート配線およびゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられて、抵抗値Ｒ１と抵抗値Ｒ１１との合成抵抗値（Ｒ１＋Ｒ１１：第１の合成抵抗値）と、抵抗値Ｒ２と抵抗値Ｒ１２との合成抵抗値（Ｒ２＋Ｒ１２：第２の合成抵抗値）とが略等しくなるように調整されている。略等しいとは例えば、抵抗値Ｒ１と抵抗値Ｒ１１との合成抵抗値と、抵抗値Ｒ２と抵抗値Ｒ１２との合成抵抗値との差が３０％以内であることが好ましく、より好ましくは１０％以内、さらに好ましくは１％以内である。

【0023】

このように、本発明の半導体装置１では、ゲート電流が流れる経路に対する抵抗値の差の低減を図っている。これにより、半導体チップ２１、２２のスイッチングタイミングのばらつきを抑制することができ、半導体チップ２１、２２の電流アンバランスの発生を防止することが可能になる。

【0024】

＜半導体装置の構成＞
次に半導体装置１の具体的な構成および特徴について以降詳しく説明する。図２は半導体装置の構成の一例を示す図である。半導体装置１ａは、４つの半導体チップ２１、２２、２３、２４が基板１０上に並列に配置されている構成を有している。

【0025】

半導体装置１ａは、基板１０にゲート配線１１、電極１２および電極１３が搭載される。電極１２は、半導体チップ２１、２２、２３、２４が接合される電極である。半導体チップ２１、２２、２３、２４がＭＯＳＦＥＴの場合、ＭＯＳＦＥＴのドレインが電極１２に接続される。また、半導体チップ２１、２２、２３、２４がＩＧＢＴの場合、ＩＧＢＴのコレクタが電極１２に接続される。

【0026】

また、電極１３は、半導体チップ２１、２２、２３、２４がＭＯＳＦＥＴの場合、ＭＯＳＦＥＴのソースがワイヤｗ１１、ｗ１２、ｗ１３、ｗ１４を介して接続される電極である。また、半導体チップ２１、２２、２３、２４がＩＧＢＴの場合、ＩＧＢＴのエミッタがワイヤｗ１１、ｗ１２、ｗ１３、ｗ１４を介して接続される電極である。一方、基板１０の外部から、ゲート用外部端子３がゲート配線１１に対して、端子接合部ｐ０を介して電気的に接続されている。

【0027】

半導体チップ２１、２２、２３、２４には、チップおもて面それぞれにゲートパッドｇｐ１、ｇｐ２、ｇｐ３、ｇｐ４が設けられている。また、ゲートワイヤｗ１によりゲート配線１１上の接合部ｐ１とゲートパッドｇｐ１とが接続され、ゲートワイヤｗ２によりゲート配線１１上の接合部ｐ２とゲートパッドｇｐ２とが接続される。

【0028】

さらに、ゲートワイヤｗ３によりゲート配線１１上の接合部ｐ３とゲートパッドｇｐ３とが接続され、ゲートワイヤｗ４によりゲート配線１１上の接合部ｐ４とゲートパッドｇｐ４とが接続される。

【0029】

ここで、基板１０はセラミック基板である。また、基板１０の上面に設けられた、ゲート配線１１、電極１２および電極１３は、導電性に優れた材質により構成されている金属箔である。

【0030】

このような材質は、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金等により構成されている。ゲート配線１１、電極１２および電極１３の厚さは、例えば、０．２ｍｍである。なお、ゲート配線１１、電極１２および電極１３の個数、配置位置並びに形状は、適宜設計により選択することができる。

【0031】

一方、半導体チップ２１、２２、２３、２４は、シリコン、炭化シリコンまたは窒化ガリウムから構成されるパワーデバイスであり、はんだ等の接合材を介して電極１２に接合される。また、半導体チップ２１、２２、２３、２４は、スイッチング素子を含む。スイッチング素子は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等である。

【0032】

このような半導体チップ２１、２２、２３、２４は、例えば、主電極としてドレイン電極（正極電極、ＩＧＢＴではコレクタ電極）を、制御電極としてゲート配線、およびソース電極（負極電極、ＩＧＢＴではエミッタ電極）をそれぞれ備えている。

【0033】

また、半導体チップ２１、２２、２３、２４以外に、ダイオード素子が接続されてもよい。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）や、ＰＩＮ（Ｐ-intrinsic-Ｎ）ダイオード等で構成されたＦＷＤ（Free Wheeling Diode）でもよい。

【0034】

上記のような構成により、ゲート用外部端子３に入力されたゲート電流は、端子接合部ｐ０と接合部ｐ１との間のゲート配線１１上の電流経路ｃ１を流れ、さらに接合部ｐ１に接続されているゲートワイヤｗ１を流れて、半導体チップ２１のゲートパッドｇｐ１に入力される。また、ゲート用外部端子３に入力されたゲート電流は、電流経路ｃ２を流れ、さらに接合部ｐ２に接続されているゲートワイヤｗ２を流れて、半導体チップ２２のゲートパッドｇｐ２に入力される。

【0035】

同様に、ゲート用外部端子３に入力されたゲート電流は、電流経路ｃ３を流れ、さらに接合部ｐ３に接続されているゲートワイヤｗ３を流れて、半導体チップ２３のゲートパッドｇｐ３に入力される。また、ゲート用外部端子３に入力されたゲート電流は、電流経路ｃ４を流れ、さらに接合部ｐ４に接続されているゲートワイヤｗ４を流れて、半導体チップ２４のゲートパッドｇｐ４に入力される。
このように、ゲートパッドｇｐ１、ｇｐ２、ｇｐ３、ｇｐ４にゲート電流が入力されることにより、半導体チップ２１、２２、２３、２４のスイッチング制御が行われる。

【0036】

＜抵抗と半導体チップの等価回路＞
図３は抵抗値の等価回路を示す図である。端子接合部ｐ０から接合部ｐ１までの電流経路ｃ１の抵抗値Ｒ１を抵抗Ｒ１とし、ゲートワイヤｗ１の抵抗値Ｒ１１を抵抗Ｒ１１として示す。また、端子接合部ｐ０から接合部ｐ２までの電流経路ｃ２の抵抗値Ｒ２を抵抗Ｒ２とし、ゲートワイヤｗ２の抵抗値Ｒ１２を抵抗Ｒ１２として示す。

【0037】

さらに、端子接合部ｐ０から接合部ｐ３までの電流経路ｃ３の抵抗値Ｒ３を抵抗Ｒ３とし、ゲートワイヤｗ３の抵抗値Ｒ１３を抵抗Ｒ１３として示す。さらにまた、端子接合部ｐ０から接合部ｐ４までの電流経路ｃ４の抵抗値Ｒ４を抵抗Ｒ４とし、ゲートワイヤｗ４の抵抗値Ｒ１４を抵抗Ｒ１４として示す。

【0038】

このとき、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４および抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、図３に示すような等価回路で表せる。すなわち、抵抗Ｒ１と抵抗Ｒ１１とが直列接続され、抵抗Ｒ２と抵抗Ｒ１２とが直列接続されている。また、抵抗Ｒ３と抵抗Ｒ１３とが直列接続され、抵抗Ｒ４と抵抗Ｒ１４とが直列接続されている。

【0039】

抵抗Ｒ１１の下側の一端は、ゲートパッドｇｐ１を介して半導体チップ２１のゲートに接続され、抵抗Ｒ１２の下側の一端は、ゲートパッドｇｐ２を介して半導体チップ２２のゲートに接続される。さらに、抵抗Ｒ１３の下側の一端は、ゲートパッドｇｐ３を介して半導体チップ２３のゲートに接続され、抵抗Ｒ１４の下側の一端は、ゲートパッドｇｐ４を介して半導体チップ２４のゲートに接続される。半導体チップ２１、２２、２３、２４は並列に接続される。

【0040】

ここで、半導体装置１ａでは、抵抗Ｒ１と抵抗Ｒ１１の合成抵抗値Ｒｃ１（＝Ｒ１＋Ｒ１１）と、抵抗Ｒ２および抵抗Ｒ１２の合成抵抗値Ｒｃ２（＝Ｒ２＋Ｒ１２）と、抵抗Ｒ３および抵抗Ｒ１３の合成抵抗値Ｒｃ３（＝Ｒ３＋Ｒ１３）と、抵抗Ｒ４および抵抗Ｒ１４の合成抵抗値Ｒｃ４（＝Ｒ４＋Ｒ１４）に差があると、半導体チップ２１、２２、２３、２４のターンオンがずれることから、これら合成抵抗値は、略等しくなるように調整されている。

【0041】

合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４の関係は、以下の式（１）のように示される。
Ｒｃ１≒Ｒｃ２≒Ｒｃ３≒Ｒｃ４・・・（１）
また、例えば、合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４それぞれの差は３０％以内であることが好ましく、より好ましくは１０％以内、さらに好ましくは１％以内である。

【0042】

＜抵抗値の調整＞
次に抵抗値の調整について以降詳しく説明する。
（素材にもとづく抵抗値の調整）
図４は素材ごとの体積抵抗率の一覧を示す図である。図４の表は、素材、合金番号、体積抵抗率（μΩ・ｃｍ）および純アルミの電気抵抗率を１とした場合の体積抵抗率の項目を示す。

【0043】

一般的に、配線部またはワイヤは、例えば、銅、アルミニウム等の導電性金属が用いられるが、図４の表に示すような素材を用いることで、それぞれの抵抗値を調整することができる。

【0044】

素材として標準的なアルミニウムを基準にした場合、例えば、素材にＡｌ－Ｃｕ素材のものを使用すると体積抵抗率を約２．０７倍にすることができる。また、Ａｌ－Ｍｎ素材のものを用いることにより、体積抵抗率を約１．２４倍にすることができる。このように、体積抵抗率の異なる素材を用いることにより、抵抗値を調整することができる。

【0045】

（ゲート配線の一部を置き換えた素材にもとづく抵抗値の調整）
図５はゲート配線の一部を置き換えた素材にもとづく抵抗値の調整を説明するための図である。端子接合部ｐ０から接合部ｐ１までのゲート配線１１の一部が体積抵抗率（以下、抵抗率と呼ぶ）ｒａを有する素材４ａに置き換えられ、端子接合部ｐ０から接合部ｐ２までのゲート配線１１の一部が抵抗率ｒｂを有する素材４ｂに置き換えられる。

【0046】

抵抗率ｒａ、ｒｂは互いに異なり、例えば、ｒｂ＜ｒａである。素材４ａ、４ｂは、例えば、図４に示したような素材である。また、素材４ａ、４ｂは、例えば、はんだ、溶接、超音波接合、ワイヤによりゲート配線１１に接合される。

【0047】

このように、ゲート配線１１の素材の一部に他と異なる抵抗率の素材を設けることで、端子接合部ｐ０から接合部ｐ１までの電流経路ｃ１の抵抗値Ｒ１が素材４ａによって調整することができ、端子接合部ｐ０から接合部ｐ２までの電流経路ｃ２の抵抗値Ｒ２が素材４ｂによって調整することができる。したがって、合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４を略等しくなるように調整することができる。

【0048】

なお、図５の例では、接合部ｐ１、ｐ２の近傍に対して抵抗率が互いに異なる素材４ａ、４ｂで置き換えているが、接合部ｐ１、ｐ２、ｐ３、ｐ４のうちの任意の接合部に対して所定の抵抗率の素材に置き換えることができる。また、接合部ｐ１、ｐ２のいずれか片方だけを所定の抵抗率の素材に置き換えてもよい。

【0049】

図６は延出部を有するゲート配線の一部を置き換えた素材にもとづく抵抗値の調整を説明するための図である。ゲート配線１１は、端子接合部ｐ０から接合部ｐ１へ延出したゲート配線部１１－１および端子接合部ｐ０から接合部ｐ２へ延出したゲート配線部１１－２を含む。
さらに、ゲート配線１１は、端子接合部ｐ０から接合部ｐ３へ延出したゲート配線部１１－３および端子接合部ｐ０から接合部ｐ４へ延出したゲート配線部１１－４を含む。

【0050】

そして、ゲート配線部１１－１の一部が抵抗率ｒａを有する素材４ａに置き換えられ、ゲート配線部１１－２の一部が抵抗率ｒｂを有する素材４ｂに置き換えられる。さらに、ゲート配線部１１－３の一部が抵抗率ｒｃを有する素材４ｃに置き換えられる。なお、抵抗率ｒａ、ｒｂ、ｒｃは互いに異なり、例えば、ｒｃ＜ｒｂ＜ｒａである。
また図５と同様に、ゲート配線部１１－１、１１－２、１１－３それぞれに対して素材４ａ、４ｂ、４ｃが異なる部分間は、はんだ、溶接、超音波接合およびワイヤにより接合される。

【0051】

このように、ゲート配線１１の素材の一部に他と異なる抵抗率の素材を設けることで、端子接合部ｐ０から接合部ｐ１までの電流経路ｃ１の抵抗値Ｒ１を素材４ａによって調整することができる。同様に、端子接合部ｐ０から接合部ｐ２までの電流経路ｃ２の抵抗値Ｒ２を素材４ｂによって調整することができ、端子接合部ｐ０から接合部ｐ３までの電流経路ｃ３の抵抗値Ｒ３を素材４ｃによって調整することができる。したがって、合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４を略等しくなるように調整することができる。

【0052】

なお、図６の例では、ゲート配線部１１－１、１１－２、１１－３の一部に対して抵抗率が互いに異なる素材４ａ、４ｂ、４ｃでそれぞれ置き換えているが、ゲート配線部１１－１、１１－２、１１－３、１１－４のうちの任意のゲート配線部の一部を所定の抵抗率の素材に置き換えることができる。

【0053】

（ゲートワイヤの素材にもとづく抵抗値の調整）
図７はゲートワイヤの素材にもとづく抵抗値の調整を説明するための図である。基板１０上には、接合部ｐ１とゲートパッドｇｐ１との間に電極５１が設けられ、接合部ｐ２とゲートパッドｇｐ２との間に電極５２が設けられている。

【0054】

また、ゲートワイヤｗ１は、サブゲートワイヤｗｓ１１（第１のサブゲートワイヤ）とサブゲートワイヤｗｓ１２（第２のサブゲートワイヤ）を含む。サブゲートワイヤｗｓ１１は、接合部ｐ１と電極５１とを接続し、サブゲートワイヤｗｓ１２は、電極５１とゲートパッドｇｐ１とを接続する。なお、ゲートワイヤｗ１の抵抗値Ｒ１１は、サブゲートワイヤｗｓ１１の抵抗値とサブゲートワイヤｗｓ１２の抵抗値との直列合成抵抗値になる。

【0055】

さらに、ゲートワイヤｗ２は、サブゲートワイヤｗｓ２１（第３のサブゲートワイヤ）とサブゲートワイヤｗｓ２２（第４のサブゲートワイヤ）を含む。サブゲートワイヤｗｓ２１は、接合部ｐ２と電極５２とを接続し、サブゲートワイヤｗｓ２２は、電極５２とゲートパッドｇｐ２とを接続する。なお、ゲートワイヤｗ２の抵抗値Ｒ１２は、サブゲートワイヤｗｓ２１の抵抗値とサブゲートワイヤｗｓ２２の抵抗値との直列合成抵抗値になる。

【0056】

このように、ゲートワイヤ群の素材の一部に他と異なる抵抗率の素材を設けるようにして、サブゲートワイヤｗｓ１１、ｗｓ１２、ｗｓ２１、ｗｓ２２の少なくとも１つに抵抗率の異なる素材を用いる構成とした。これにより、抵抗値Ｒ１と抵抗値Ｒ１１との合成抵抗値（Ｒ１＋Ｒ１１：第１の合成抵抗値）と、抵抗値Ｒ２と抵抗値Ｒ１２との合成抵抗値（Ｒ２＋Ｒ１２：第２の合成抵抗値）とを略等しくなるように調整することができる。なお、図７では、半導体チップ２１、２２の両方に電極を設けてサブゲートワイヤを適用したが、片方の半導体チップだけに電極とサブゲートワイヤを適用してもよい。

【0057】

（ゲート配線に設けたスリットにもとづく抵抗値の調整）
図８はゲート配線に設けたスリットにもとづく抵抗値の調整を説明するための図である。ゲート配線１１において、スリットｓ０が設けられる。スリットｓ０が設けられることで、電流経路を相対的に長くしたり、電流経路の幅を狭くしたりすることができる。

【0058】

このように、ゲート配線１１にスリットを設けることで、電流経路ｃ１、ｃ２、ｃ３、ｃ４それぞれの抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４を調整することができる。したがって、合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４を略等しくなるように調整することができる。

【0059】

図９は延出部を有するゲート配線に設けたスリットにもとづく抵抗値の調整を説明するための図である。ゲート配線１１は、端子接合部ｐ０から接合部ｐ１へ延出したゲート配線部１１－１および端子接合部ｐ０から接合部ｐ２へ延出したゲート配線部１１－２を含む。

【0060】

さらに、ゲート配線１１は、端子接合部ｐ０から接合部ｐ３へ延出したゲート配線部１１－３および端子接合部ｐ０から接合部ｐ４へ延出したゲート配線部１１－４を含む。
そして、ゲート配線部１１－１にスリットｓ１が設けられ、ゲート配線部１１－２にスリットｓ２が設けられる。さらに、ゲート配線部１１－３にスリットｓ３が設けられる。

【0061】

このように、ゲート配線１１にスリットを設けることで、電流経路ｃ１の抵抗値Ｒ１をスリットｓ１によって調整することができる。同様に、電流経路ｃ２の抵抗値Ｒ２をスリットｓ２によって調整することができ、電流経路ｃ３の抵抗値Ｒ３をスリットｓ３によって調整することができる。したがって、合成抵抗値Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４を略等しくなるように調整することができる。

【0062】

なお、図９の例では、ゲート配線部１１－１、１１－２、１１－３に対してスリットｓ１、ｓ２、ｓ３をそれぞれ設けているが、ゲート配線部１１－１、１１－２、１１－３、１１－４のうちの任意のゲート配線部にスリットを設けることができる。
以上説明したように、本発明によれば、部材点数を増やすことなく、チップ汎用性を保った状態で、かつ設計の自由度を損なうことなく、複数の半導体チップのスイッチングタイミングのばらつきによる電流アンバランスの発生を抑制することが可能になる。

【0063】

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

【符号の説明】

【0064】

１、１ａ 半導体装置
３ ゲート用外部端子
４ａ、４ｂ、４ｃ 素材
１０ 基板
１１ ゲート配線
１１－１、１１－２、１１－３、１１－４ ゲート配線部
１２、１３ 電極
２１、２２、２３、２４ 半導体チップ
５１、５２ 電極
ｃ１、ｃ２、ｃ３、ｃ４ 電流経路
ｇｐ１、ｇｐ２、ｇｐ３、ｇｐ４ ゲートパッド
ｐ０ 端子接合部
ｐ１、ｐ２、ｐ３、ｐ４ 接合部
ｗ１、ｗ２、ｗ３、ｗ４ ゲートワイヤ
ｗｓ１１、ｗｓ１２、ｗｓ２１、ｗｓ２２ サブゲートワイヤ
ｗ１１、ｗ１２、ｗ１３、ｗ１４ ソースまたはエミッタに接続されるワイヤ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 電流経路の抵抗値
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ ゲートワイヤの抵抗値
Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４ 合成抵抗値
ｓ０、ｓ１、ｓ２、ｓ３ スリット

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】