特開 2024-63998 ボルテージフォロワ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024063998

(43)【公開日】2024-05-14

(54)【発明の名称】ボルテージフォロワ回路

(51)【国際特許分類】

   H03F 1/56 20060101AFI20240507BHJP

   H03F 3/345 20060101ALI20240507BHJP

【ＦＩ】

H03F1/56

H03F3/345 220

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022172250

(22)【出願日】2022-10-27

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】高田 幸輔

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA45

5J500AC92

5J500AF17

5J500AH10

5J500AH14

5J500AH19

5J500AK05

5J500AK06

5J500AK17

5J500AK47

5J500AM02

5J500AM13

5J500AM21

(57)【要約】

【課題】回路規模が小さく素子数が少ないボルテージフォロワ回路を提供する。
【解決手段】ボルテージフォロワ回路１００は、入力端子１１０にソースが接続された第１のＭＯＳトランジスタ１２１と、出力端子１１１にソースが接続され第１のＭＯＳトランジスタ１２１のゲートにゲート及びドレインが接続された第２のＭＯＳトランジスタ１２２と、第１のＭＯＳトランジスタ１２１のドレインと第２電源端子１０２の間に接続された第１の定電流源１２３と、第２のＭＯＳトランジスタ１２２のドレインと第２電源端子１０２の間に接続された第２の定電流源１２４と、第１のＭＯＳトランジスタ１２１のドレインがゲートに接続され第１電源端子１０１がドレインに接続され出力端子１１１がソースに接続されたデプレッション型の第３のＭＯＳトランジスタ１２０とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電源端子と、
第２電源端子と、
入力端子と、
出力端子と、
前記入力端子にソースが接続された第１のＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１のＭＯＳトランジスタのゲートにゲート及びドレインが接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと前記第２電源端子の間に接続された第１の定電流源と、
前記第２のＭＯＳトランジスタのドレインと前記第２電源端子の間に接続された第２の定電流源と、
前記第１のＭＯＳトランジスタのドレインがゲートに接続され、前記第１電源端子がドレインに接続され、前記出力端子がソースに接続されたデプレッション型の第３のＭＯＳトランジスタと、
を備えることを特徴とするボルテージフォロワ回路。

【請求項2】

前記デプレッション型の第３のＭＯＳトランジスタは、ソースフォロワとして機能することを特徴とする請求項１に記載のボルテージフォロワ回路。

【請求項3】

前記第１及び第２の定電流源は、ゲートに定電圧が印加された第４及び第５のＭＯＳトランジスタである請求項１又は２に記載のボルテージフォロワ回路。

【請求項4】

前記第１及び第２の定電流源は、それぞれのゲートとソースが接続されたデプレッション型の第６及び第７のＭＯＳトランジスタである請求項１又は２に記載のボルテージフォロワ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボルテージフォロワ回路に関する。

【背景技術】

【0002】

一般的に低インピーダンスの負荷を駆動する場合、バッファ回路、又はボルテージフォロワ回路が使用されている。一例として、オペアンプ、及び出力バッファで構成されたボルテージフォロワ回路がある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０－１９０３７７号公報（図１３）

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来のボルテージフォロワ回路では、オペアンプ、及び出力バッファで構成されているため、回路規模が大きく素子数が多いという点で改善の余地がある。

【0005】

本発明は、上述した事情を考慮し、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明のボルテージフォロワ回路は、第１電源端子と、第２電源端子と、入力端子と、出力端子と、入力端子にソースが接続された第１のＭＯＳトランジスタと、出力端子にソースが接続され第１のＭＯＳトランジスタのゲートにゲート及びドレインが接続された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインと第２電源端子の間に接続された第１の定電流源と、第２のＭＯＳトランジスタのドレインと第２電源端子の間に接続された第２の定電流源と、第１のＭＯＳトランジスタのドレインがゲートに接続され第１電源端子がドレインに接続され出力端子がソースに接続されたデプレッション型の第３のＭＯＳトランジスタと、を備える。

【発明の効果】

【0007】

本発明によれば、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本実施形態のボルテージフォロワ回路の第１の構成例を示す回路図である。

【図2】本実施形態のボルテージフォロワ回路の第２の構成例を示す回路図である。

【図3】本実施形態のボルテージフォロワ回路の第３の構成例を示す回路図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態に係るボルテージフォロワ回路を、図面に基づいて説明する。

【0010】

（本実施形態の第１の構成例）
図１は、本実施形態に係るボルテージフォロワ回路の第１の構成例であるボルテージフォロワ回路１００の回路図である。
ボルテージフォロワ回路１００は、第１電源端子である電源端子１０１と、第２電源端子である接地端子１０２と、入力端子１１０と、出力端子１１１と、デプレッション型のＮＭＯＳトランジスタ１２０と、ＰＭＯＳトランジスタ１２１、１２２と、電流値の等しいペアの定電流源１２３、１２４と、を備えている。ＶＩＮは入力端子１１０の電圧を示す。ＶＯＵＴは出力端子１１１の電圧を示す。

【0011】

ＮＭＯＳトランジスタ１２０は、ドレインが電源端子１０１に接続され、ソースが出力端子１１１とＰＭＯＳトランジスタ１２２のソースに接続されている。
ＰＭＯＳトランジスタ１２１は、ソースが入力端子１１０に接続され、ゲートがＰＭＯＳトランジスタ１２２のゲートとドレインに接続され、ドレインがＮＭＯＳトランジスタ１２０のゲートに接続されている。
ＰＭＯＳトランジスタ１２２は、ソースが出力端子１１１とＮＭＯＳトランジスタ１２０のソースに接続され、ゲートとドレインがＰＭＯＳトランジスタ１２１のゲートに接続されている。
定電流源１２３は、ＰＭＯＳトランジスタ１２１のドレインと接地端子１０２の間に接続されている。
定電流源１２４は、ＰＭＯＳトランジスタ１２２のドレインと接地端子１０２の間に接続されている。

【0012】

次に、ボルテージフォロワ回路１００の動作について説明する。
定電流源１２３、１２４は、ＰＭＯＳトランジスタ１２１、１２２にそれぞれ等しい定電流を供給する。ＰＭＯＳトランジスタ１２１、１２２は、ゲート電圧が等しく、それぞれのソースが比較回路の入力として動作する。比較回路の出力としてＰＭＯＳトランジスタ１２１のドレインから出力された電圧をゲートで受けたＮＭＯＳトランジスタ１２０は、ソースフォロワとして機能し、出力端子１１１からＶＯＵＴを出力する。

【0013】

例えば、ＶＩＮ＞ＶＯＵＴの場合、ＰＭＯＳトランジスタ１２１、１２２のゲート‐ソース間電圧の絶対値は、ＰＭＯＳトランジスタ１２１の方が大きくなり、ＰＭＯＳトランジスタ１２１のドレイン電圧が上昇する。このときＮＭＯＳトランジスタ１２０のゲート電圧が上昇し、ＶＯＵＴも上昇する。結果的にＶＩＮとＶＯＵＴが等しくなるように動作する。

【0014】

このように負帰還ループが機能し、ボルテージフォロワ回路１００は、入力端子１１０と出力端子１１１の電圧が等しくなるように動作する。

【0015】

なお、ＰＭＯＳトランジスタ１２１を飽和領域で動作させるためには、ＰＭＯＳトランジスタ１２１のドレイン電圧をソース電圧よりも低くする必要がある。これを実現するためには、ＮＭＯＳトランジスタ１２０のゲート電圧をＶＯＵＴよりも低くする必要がある。すなわち、ＮＭＯＳトランジスタ１２０をデプレッション型にする必要がある。

【0016】

以上説明したように、本構成例のボルテージフォロワ回路１００によれば、３個のＭＯＳトランジスタと２個の定電流源で構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。

【0017】

（本実施形態の第２の構成例）
図２は、本実施形態に係るボルテージフォロワ回路の第２の構成例であるボルテージフォロワ回路２００の回路図である。
ボルテージフォロワ回路２００は、ボルテージフォロワ回路１００に対して、定電流源１２３、１２４の代わりに、ＮＭＯＳトランジスタ２２３、２２４を備える点で相違するが、その他の点では実質的に相違しない。そこで、本構成例では、ＮＭＯＳトランジスタ２２３、２２４を中心に説明するとともに、ボルテージフォロワ回路１００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0018】

ＮＭＯＳトランジスタ２２３、２２４は、それぞれのソースが接地端子１０２に接続され、それぞれのドレインがＰＭＯＳトランジスタ１２１、１２２のそれぞれのドレインに接続され、それぞれのゲートが印加端子２１２に接続されている。

【0019】

次に、ボルテージフォロワ回路２００の動作について説明する。
ＮＭＯＳトランジスタ２２３、２２４は、それぞれのゲートに、印加端子２１２を介して外部の定電圧源から定電圧ＢＩを印加することにより、定電流源として動作し、それぞれの定電流を、ＰＭＯＳトランジスタ１２１、１２２のそれぞれのドレインに供給する。
その他の動作については、ボルテージフォロワ回路１００と実質的に相違しないため、説明を省略する。

【0020】

以上説明したように、本構成例のボルテージフォロワ回路２００によれば、５個のＭＯＳトランジスタで構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。

【0021】

（本実施形態の第３の構成例）
図３は、本実施形態に係るボルテージフォロワ回路の第３の構成例であるボルテージフォロワ回路３００の回路図である。
ボルテージフォロワ回路３００は、ボルテージフォロワ回路２００に対して、ＮＭＯＳトランジスタ２２３、２２４の代わりに、デプレッション型のＮＭＯＳトランジスタ３２３、３２４を備える点で相違するが、その他の点では実質的に相違しない。

【0022】

デプレッション型のＮＭＯＳトランジスタ３２３、３２４は、それぞれのゲートをそれぞれのソースに接続するだけで、定電流源として動作するため、ボルテージフォロワ回路２００にある印加端子２１２及び定電圧ＢＩを発生するための定電圧源を節約できる。
その他の動作については、ボルテージフォロワ回路２００と実質的に相違しないため、説明を省略する。

【0023】

以上説明したように、本構成例のボルテージフォロワ回路３００によれば、５個のＭＯＳトランジスタで構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。

【0024】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。例えば、上述した実施形態において、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、電源端子、入力端子等で使用する正電圧を負電圧に、及び定電流源から供給される定電流の向きを反転して置き換えすることができる。

【0025】

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0026】

１００、２００、３００ ボルテージフォロワ回路
１０１ 電源端子
１０２ 接地端子
１１０ 入力端子
１１１ 出力端子
１２０ ＮＭＯＳトランジスタ
１２１、１２２ ＰＭＯＳトランジスタ
１２３、１２４ 定電流源
２１２ 印加端子
２２３、２２４ ＮＭＯＳトランジスタ
３２３、３２４ ＮＭＯＳトランジスタ

【図1】

【図2】

【図3】