特開 2024-64075 半導体装置、および半導体装置の起動制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024064075

(43)【公開日】2024-05-14

(54)【発明の名称】半導体装置、および半導体装置の起動制御方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240507BHJP

   G01R 31/3185 20060101ALI20240507BHJP

   H01L 21/822 20060101ALI20240507BHJP

   G06F 11/16 20060101ALI20240507BHJP

   G06F 1/24 20060101ALI20240507BHJP

【ＦＩ】

G01R31/28 G

G01R31/3185

G01R31/28 V

H01L27/04 T

G06F11/16 641

G06F1/24 A

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022172398

(22)【出願日】2022-10-27

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】早瀬 清

(72)【発明者】

【氏名】早川 雄貴

(72)【発明者】

【氏名】加谷 俊之

(72)【発明者】

【氏名】山口 恭平

(72)【発明者】

【氏名】入田 隆宏

(72)【発明者】

【氏名】芝原 真一

【テーマコード（参考）】

2G132

5B034

5F038

【Ｆターム（参考）】

2G132AA03

2G132AA05

2G132AB01

2G132AC02

2G132AC14

2G132AD06

2G132AK09

2G132AK21

2G132AK23

5B034CC01

5F038DT06

5F038DT08

5F038EZ20

(57)【要約】

【課題】ロックステップ動作を開始する前に複数のプロセッサコアがそれぞれ有する記憶回路の記憶状態を一致させる。
【解決手段】半導体装置１００は、ロックステップ動作を実行するように構成され、かつスキャンチェーン１１０，１２０を含んだプロセッサコア１１，１２を有する。さらに、半導体装置１００は、スキャンチェーン１１０，１２０を用いたプロセッサコア１１，１２のスキャンテストを制御するスキャンテスト制御部３０と、プロセッサコア１１，１２をリセット状態にするリセット信号ＲＳＴを出力する起動制御部２０とを備える。起動制御部２０は、ロックステップ動作を開始する前に、初期化用スキャン要求ＩＮＩ＿ＲＥＱを出力し、スキャンテスト制御部３０は、プロセッサコア１１，１２に対して初期化用パタンを用いた初期化用スキャンテスト動作を実行する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ロックステップ動作を実行するように構成される第１および第２のプロセッサコアと、
前記第１プロセッサコアに設けられる第１のスキャンチェーンと、
前記第２プロセッサコアに設けられる第２のスキャンチェーンと、
前記第１および第２のスキャンチェーンを用いた前記第１および第２のプロセッサコアのスキャンテストを制御するスキャンテスト制御部と、
前記第１および第２のプロセッサコアをリセット状態にするリセット信号を出力する起動制御部と、
を備え、
前記起動制御部は、前記ロックステップ動作を開始するために前記第１および第２のプロセッサコアのリセット状態を解除する前に、初期化用スキャン要求を生成し、
前記スキャンテスト制御部は、前記初期化用スキャン要求に基づいて、前記第１および第２のプロセッサコアに対して初期化用パタンを用いた初期化用スキャンテスト動作を実行する
半導体装置。

【請求項2】

前記起動制御部は、前記半導体装置に電源が投入された後、前記ロックステップ動作を開始する前に、前記初期化用スキャン要求を出力する
請求項１に記載の半導体装置。

【請求項3】

前記スキャンテスト制御部は、さらに故障検出用スキャンテストを制御するように構成され、
前記スキャンテスト制御部は、
前記故障検出用スキャンテストにおいて、スキャンイン動作、キャプチャ動作およびスキャンアウト動作を順に行い、
前記初期化用スキャンテスト動作において、前記スキャンイン動作および前記キャプチャ動作を行い、前記キャプチャ動作後に初期化用スキャンテスト動作完了通知を発行する
請求項１に記載の半導体装置。

【請求項4】

前記起動制御部は、前記初期化用スキャンテスト動作完了通知に基づいて、前記第１および第２のプロセッサコアの前記リセット状態を解除する
請求項３に記載の半導体装置。

【請求項5】

第１のクロックイネーブル信号に基づき前記第１のプロセッサコアへのクロック供給を制御する第１のクロックゲーティングセルと、
前記第１のプロセッサコアに入力する入力データ信号を入力し、前記入力データ信号を所定サイクル数分遅延させて前記第２のプロセッサコアに入力する第１の遅延回路と、
前記第１のクロックゲーティングセルに与えられる前記第１のクロックイネーブル信号を前記所定サイクル数分遅延させ第２のクロックイネーブル信号を生成する第２の遅延回路と、
前記第２のクロックイネーブル信号に基づき前記第２のプロセッサコアへのクロック供給を制御する第２のクロックゲーティングセルと、
をさらに備える請求項１に記載の半導体装置。

【請求項6】

前記第１のクロックイネーブル信号を生成するクロック制御部をさらに有し、
前記クロック制御部は、前記起動制御部が前記初期化用スキャンテスト動作を実行後に出力するリセット信号に応じて前記第１のクロックイネーブル信号をリセットし、
前記第２の遅延回路は、前記リセット信号に基づいて前記第２のクロックイネーブル信号をリセットする
請求項５に記載の半導体装置。

【請求項7】

前記第２の遅延回路は、直列接続した複数のフリップフロップを含み、
前記複数のフリップフロップの最終段のフリップフロップは、前記起動制御部からの前記リセット信号に応じてリセットするリセット機能付きフリップフロップである、
請求項５に記載の半導体装置。

【請求項8】

半導体装置の起動制御方法であって、前記半導体装置は、ロックステップ動作を実行するように構成される第１および第２のプロセッサコアを有し、前記第１のプロセッサコアは第１のスキャンチェーンを含み、前記第２のプロセッサコアは第２のスキャンチェーンを含み、前記起動制御方法は、
前記半導体装置に電源が投入された後、初期化用パタンを用いて前記第１および第２のプロセッサコアの初期化用スキャンテスト動作を実行し、
前記初期化用スキャンテスト実行後に前記第１および第２のプロセッサコアの前記ロックステップ動作を開始すること
を含む、
起動制御方法。

【請求項9】

前記初期化用スキャンテスト動作は、
前記初期化用パタンを前記第１および第２のスキャンチェーンにスキャンインし、
前記スキャンイン後に、キャプチャ動作を実行し、
前記キャプチャ動作完了後に、初期化用スキャンテスト動作完了通知を発行する
請求項８に記載の起動制御方法。

【請求項10】

前記起動制御方法は、
前記初期化用スキャンテスト動作完了通知に応じて、前記第１および第２のプロセッサコアをリセットし、
当該リセットを解除した後に、前記ロックステップ動作を開始する
請求項９に記載の起動制御方法。

【請求項11】

前記半導体装置は、
前記第１および第２のプロセッサコアをリセット状態にするリセット信号を出力する起動制御部と、
第１のクロックイネーブル信号を生成するクロック制御部と、
前記第１のクロックイネーブル信号に基づき前記第１のプロセッサコアへのクロック供給を制御する第１のクロックゲーティングセルと、
前記第１のクロックゲーティングセルに与えられる前記第１のクロックイネーブル信号を前記所定サイクル数分遅延させて第２のクロックイネーブル信号を生成する遅延回路と、
前記第２のクロックイネーブル信号に基づき前記第２のプロセッサコアへのクロック供給を制御する第２のクロックゲーティングセルと、
をさらに備え、
前記第１のクロックイネーブル信号および前記第２のクロックイネーブル信号は、前記起動制御部からの前記リセット信号に基づいてリセットされる
請求項１０に記載の起動制御方法。

【請求項12】

前記遅延回路は、直列接続した複数のフリップフロップを有し、
前記複数のフリップフロップのうち最終段のフリップフロップは、リセット機能付きフリップフロップである
請求項１１に記載の起動制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、少なくとも二つのプロセッサコアを有し、これら２つのプロセッサコアに同一のプログラムを実行させるロックステップモードを有する半導体装置、およびその起動制御方法に関する。

【背景技術】

【0002】

車載用のマイクロコントローラは、SRAMやフラッシュメモリなどに付加するECC（ERROR Correction CODE）を用いた誤り検出訂正回路や、自己診断を行うBIST（Built in Self Test）回路などの安全機構を備えている。加えて、車載用のマイクロコントローラは、プロセッサコアの動作を監視する安全機構を備えている。

【0003】

プロセッサコアの動作を監視する安全機構として、一般的な機構がロックステップである。ロックステップは、１つの半導体装置に複数の同一のプロセッサコアを搭載し、その複数のプロセッサコアが同じ動作をしているか否かを判定する。例えば、ロックステップ方式については特開２０１０－１９８１３１号公報（特許文献１）に記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０－１９８１３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ロックステップ方式では、ロックステップ動作を開始する前に、複数のプロセッサコアの内部状態を一致させる必要がある。複数のプロセッサコアの内部状態が一致していない状態でロックステップ動作を開始すると、複数のプロセッサコアの出力データが相違し、エラーとして検出されてしまうためである。複数のプロセッサコアの内部状態を一致させるために、例えば、プロセッサコアそれぞれに含まれているすべてのフリップフロップをリセット機能付きフリップフロップに置き換えることが考えられる。しかしながら、すべてのフリップフロップをリセット機能付きフリップフロップに置き換えると、回路面積が増大してしまう。

【0006】

特許文献１は、一方のプロセッサコアの記憶素子と、他方のプロセッサコアの記憶素子間を接続する信号線群を備えたプロセッサシステムを開示する。特許文献１のプロセッサシステムは、ロックステップモードに切り替えるときに、一方のプロセッサコアの記憶素子の記憶データを、信号線群を介して他方のプロセッサコアの記憶素子に転送する。特許文献１のプロセッサシステムは、このようにして２つのプロセッサコアの記憶内容を一致させている。

【0007】

しかしながら、記憶データを転送するために、記憶素子間に信号線群を備えると、回路面積が増大してしまう。

【0008】

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

一実施の形態によれば、半導体装置は、ロックステップ動作を実行するように構成される第１および第２のプロセッサコアを有する。第１および第２のプロセッサコアは、第１のスキャンチェーンと第２のスキャンチェーンをそれぞれ備える。さらに、半導体装置は、第１および第２のスキャンチェーンを用いた第１および第２のプロセッサコアのスキャンテストを制御するスキャンテスト制御部と、第１および第２のプロセッサコアをリセット状態にするリセット信号ＲＳＴを出力する起動制御部とを備える。起動制御部は、ロックステップ動作を開始する前に、初期化用スキャン要求ＩＮＩ＿ＲＥＱを出力し、スキャンテスト制御部は、第１および第２のプロセッサコアに対して初期化用パタンを用いた初期化用スキャンテスト動作を実行する。

【発明の効果】

【0010】

前記一実施の形態によれば、回路面積の増大を抑えつつ、ロックステップ動作を行う複数のプロセッサコアがそれぞれ有する記憶素子の記憶内容を一致させることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施の形態１に係る半導体装置における主要部の構成例を示す概略図である。

【図2】図２は、実施の形態１に係る半導体装置の起動制御方法を示すフローチャートである。

【図3】図３は、実施の形態２に係る半導体装置における主要部の構成例を示す概略図である。

【図4】図４は、実施の形態２に係る遅延回路の構成を示すブロック図である。

【図5】図５は、実施の形態２に係る比較部の構成を示すブロック図である。

【図6】図６は、実施の形態２に係る半導体装置の起動制御方法を示すフローチャートである。

【図7】図７は、実施の形態２に係る半導体装置の起動制御時における内部波形を示す波形図である。

【発明を実施するための形態】

【0012】

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

【0013】

（実施の形態１）
図１は、実施の形態１に係る半導体装置１００において、主要部の構成例を示す概略図である。構成について説明する。図１に示す半導体装置１００は、例えば、一つの半導体チップで構成されるＭＣＵ（Micro Controller Unit）等である。図１に示す半導体装置１００は、処理部１０と、起動制御部２０と、スキャンテスト制御部３０とを備える。

【0014】

処理部１０は、第１のプロセッサコア１１、第２のプロセッサコア１２、比較部１３を有する。以降、第１のプロセッサコア１１はマスタコア１１と称し、第２のプロセッサコア１２はチェッカーコア１２と称する。また、処理部１０は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびフラッシュメモリ等の内部メモリ（不図示）をさらに含む。内部メモリは、例えば、マスタコア１１およびチェッカーコア１２によって実行されるプログラムを格納する。

【0015】

マスタコア１１は、内部メモリに格納された複数の命令（プログラム）を順次読み込み（フェッチし）、その命令に従い処理を実行する。例えば、マスタコア１１は、命令に従った処理を実行することにより生成したデータを内部メモリに書き込んだり、内部メモリに格納されたデータを読み出したりする。また、マスタコア１１は、命令に従った処理の結果を、バス（不図示）を介して周辺回路（不図示）に出力する。

【0016】

チェッカーコア１２は、マスタコア１１と同一の構成を有している。換言すれば、チェッカーコア１２は、マスタコア１１と冗長な構成を有している。

【0017】

処理部１０は、マスタコア１１とチェッカーコア１２とからなるデュアルコア・ロックステップ構成を採用している。デュアルコア・ロックステップ構成とは、２つのプロセッサコアが同じ処理を実行し、それらの処理結果を比較することで不具合を検出する構成のことである。このように２つのプロセッサコアが同一の状態で動作している間、ロックステップ動作をしているという。本実施の形態では、入力データ信号ＤＩＮおよびクロック信号ＣＬＫが、マスタコア１１とチェッカーコア１２に共通に入力される。本実施の形態のロックステップ動作において、マスタコア１１の出力結果が周辺回路（不図示）に出力される。

【0018】

マスタコア１１は、スキャンテストを実施するために、スキャンチェーン（第１のスキャンチェーン）１１０を備える。スキャンチェーン１１０は、ｎを２以上の整数として、ｎ個のスキャンフリップフロップ１１１－１１ｎを有する。チェッカーコア１２も同様に、スキャンテストを実施するためにスキャンチェーン（第２のスキャンチェーン）１２０を備える。スキャンチェーン１２０もｎ個のスキャンフリップフロップ１２１－１２ｎを有する。スキャンチェーン１１０とスキャンチェーン１２０は同一構成である。なお、図１では、スキャンチェーンの経路のみが示されている。また、以降、スキャンフリップフロップはスキャンＦＦと称する。

【0019】

比較部１３は、ロックステップ動作が開始されるときに有効化される。有効化された比較部１３は、マスタコア１１の出力とチェッカーコア１２の出力とを比較する。マスタコア１１およびチェッカーコア１２の出力が一致していない場合、比較部１３は、いずれかのプロセッサコアに故障が発生していることを示すエラー信号ＥＲＲをアサートする。

【0020】

起動制御部２０は、半導体装置１００の電源投入を検出し、所定の期間、処理部１０をリセット状態にするためのリセット信号ＲＳＴを出力する。リセット信号ＲＳＴは、処理部１０のマスタコア１１およびチェッカーコア１２に共通に入力される。リセット信号ＲＳＴがアサートされると処理部１０はリセット状態に設定される。一方、リセット信号ＲＳＴがネゲートされると処理部１０のリセットが解除される。起動制御部２０は、ステートマシンを有し、処理部１０のロックステップ動作を開始するためのリセット解除前に、スキャンテスト制御部３０に初期化用スキャン要求ＩＮＩ＿ＲＥＱを出力する。

【0021】

スキャンテスト制御部３０は、半導体装置１００の外部または内部からのスキャンテスト要求（不図示）を受けて、マスタコア１１およびチェッカーコア１２のスキャンテストを制御する。具体的には、スキャンテスト制御部３０は、スキャンチェーン１１０、１２０の動作モードを設定するスキャンモード信号ＳＭを生成する。また、スキャンテスト制御部３０は、スキャンテストパタンＳＩを生成するパタン生成回路（不図示）を有し、スキャンチェーン１１０、１２０に共通に入力する。さらに、スキャンテスト制御部３０は、マスタコア１１およびチェッカーコア１２のスキャンテストの出力結果ＳＯ１、ＳＯ２と期待値とを比較して、故障を検出する検出回路（不図示）を有する。マスタコア１１およびチェッカーコア１２の故障検出用スキャンテストは、一般的な故障検出用スキャンテストと同様に、スキャンイン動作、キャプチャ動作、スキャンアウト動作が順に行われる。

【0022】

上述のとおり、スキャンテスト制御部３０は、起動制御部２０から初期化用スキャン要求ＩＮＩ＿ＲＥＱを受ける。スキャンテスト制御部３０は、初期化用スキャン要求ＩＮＩ＿ＲＥＱに基づいて、マスタコア１１およびチェッカーコア１２の初期化用スキャンテスト動作を制御する。

【0023】

続いて、図２を参照して、半導体装置１００の起動制御方法を説明する。図２は、半導体装置１００の起動制御方法を示すフローチャートである。

【0024】

半導体装置１００に電源が投入されると、起動制御部２０は、所定の期間、リセット信号ＲＳＴをアサートする（ステップＳ１）。アサートされたリセット信号ＲＳＴは、処理部１０、すなわち、マスタコア１１およびチェッカーコア１２に供給され、マスタコア１１およびチェッカーコア１２がリセット状態となる。所定の期間経過後、起動制御部２０は、リセット信号ＲＳＴをネゲートしてリセットを解除し（ステップＳ２）、初期化用スキャン要求ＩＮＩ＿ＲＥＱを出力する（ステップＳ３）。スキャンテスト制御部３０は、初期化用スキャン要求ＩＮＩ＿ＲＥＱを受けて、初期化用スキャンテスト動作を実行する（ステップＳ４）。

【0025】

初期化用スキャンテスト動作について詳細に説明する。スキャンテスト制御部３０は、初期化用スキャン要求ＩＮＩ＿ＲＥＱを受けると、スキャンイン動作を行う。このスキャンイン動作のために、スキャンテスト制御部３０は、スキャンシフトモードを示すスキャンモード信号ＳＭと、初期化用スキャンテスト動作のための初期化用パタンＳＩとを出力する。これによって、スキャンチェーン１１０、１２０に、初期化用パタンＳＩがスキャンインされる。

【0026】

次に、スキャンテスト制御部３０は、キャプチャ動作を行う。キャプチャ動作を行うために、スキャンテスト制御部３０は、スキャンモード信号ＳＭを切り替える。キャプチャ動作では、通常動作と同様に、スキャンＦＦ間の組合せ回路（不図示）が動作する。これにより、マスタコア１１の内部状態と、チェッカーコア１２の内部状態とを一致させることができる。キャプチャ動作が完了すると、スキャンテスト制御部３０は、起動制御部２０に初期化用スキャンテスト動作完了通知ＩＮＩ＿ＡＣＫを出力する。

【0027】

起動制御部２０は、初期化用スキャンテスト動作完了通知ＩＮＩ＿ＡＣＫを受け取ると、再度リセット信号ＲＳＴをアサートし、処理部１０をリセット状態に設定する（ステップＳ５）。このとき、例えば、マスタコア１１およびチェッカーコア１２が有するプログラムカウンタの初期化、タイマや入出力ポートの初期化が行われる。その後、起動制御部２０はリセット信号ＲＳＴをネゲートして、処理部１０のリセットを解除する（ステップＳ６）。続いて、比較部１３が有効化される（ステップＳ７）。例えば、比較部１３のイネーブル信号（不図示）がアサートされることにより実現される。そして、マスタコア１１およびチェッカーコア１２に共通にクロック信号ＣＬＫが供給され、ロックステップ動作が開始される（ステップＳ８）。

【0028】

本実施の形態にかかる半導体装置１００は、電源投入後、ロックステップ動作の開始前に、初期化用スキャンテスト動作を実行する。初期化用スキャンテスト動作におけるスキャンイン動作において、マスタコア１１のスキャンチェーン１１０とチェッカーコア１２のスキャンチェーン１２０に同一のパタンがスキャンインされる。この状態で、キャプチャ動作を行うことによって、マスタコア１１とチェッカーコア１２の内部状態を一致させることができる。

【0029】

マスタコア１１およびチェッカーコア１２は、リセット機能を持たない記憶素子を含む。これらリセット機能を持たない記憶素子は、電源投入後のリセットに応じて初期化することができない。しかしながら、本実施の形態によれば、各コアのスキャンチェーンに同一のパタンを設定し、キャプチャ動作を行う。これにより、リセット機能を持たない記憶素子にも値を設定することができる。したがって、コアの内部回路の複雑さに関わらず、マスタコア１１とチェッカーコア１２内の記憶素子の記憶内容を一致させることができる。

【0030】

また、本実施の形態における初期化用スキャンテスト動作は、マスタコア１１およびチェッカーコア１２がそれぞれ有する記憶素子の記憶内容を一致させればよいため、一般的な故障検出用スキャンテストで行われるスキャンアウト動作は省略できる。また、本実施の形態における初期化用スキャンテスト動作は、故障検出用のスキャンテストを実行するためのテストパタンに比べて短いパタンでよい。したがって、初期化用スキャンテスト動作は短時間で実行可能である。すなわち、ロックステップ動作開始前にマスタコア１１およびチェッカーコア１２の内部状態を一致させるための処理時間を短縮することができる。

【0031】

なお、本実施の形態において、初期化用スキャンテスト動作は、各コアの故障検出用スキャンテストを実行するために予め設けられているスキャンチェーンを利用する。したがって、各コアの内部状態を一致するために新たな回路を設ける必要はない。すなわち、回路規模を増大することなく、各コアの内部状態を一致させることができる。

【0032】

（実施の形態２）
次に、実施の形態２について説明する。実施の形態２では、実施の形態１に係る半導体装置１００の別の形態となる半導体装置１００ａについて説明する。図３は、実施の形態２に係る半導体装置１００ａにおいて、主要部の構成例を示す概略図である。図３に示される構成例は、図１に示した構成例と比較して、次の２点が異なっている。１点目の相違点は、クロック制御部４０をさらに備える点である。２点目の相違点は、処理部１０が処理部１０ａに置き換えられているという点である。処理部１０ａは、入力制御部１４をさらに備える点で、実施の形態１で説明した処理部（図１参照）と異なる。これ以外の構成および動作については、実施の形態１で説明した半導体装置１００と同様であるので、同一の構成については同一の符号を付し、繰り返しの説明は省略する。

【0033】

図３に示されるように、半導体装置１００ａは、クロック制御部４０を備える。クロック制御部４０は、マスタコア１１およびチェッカーコア１２にクロック信号ＣＬＫを供給するか否かを制御する。クロック制御部４０は、起動制御部２０からリセット信号ＲＳＴを受ける。クロック制御部４０は、アサートされたリセット信号ＲＳＴが入力されると、クロックイネーブル信号ＣＥＮをネゲートし、マスタコア１１およびチェッカーコア１２へのクロック供給を停止する。一方、リセットが解除されリセット信号ＲＳＴがネゲートされると、クロック制御部４０は、クロックイネーブル信号ＣＥＮをアサートし、マスタコア１１およびチェッカーコア１２へのクロック供給を開始する。

【0034】

処理部１０ａは、クロック遅延型デュアルコア・ロックステップ構成を採用している。処理部１０ａはマスタコア１１、チェッカーコア１２に加えて、入力制御部１４を備える。入力制御部１４は、クロックゲーティングセル（以降、ＣＧＣと称する）１４１、１４２、遅延回路１４３，１４４を有する。また、処理部１０ａは、実施の形態１の比較部１３に代えて比較部１３ａを有する。

【0035】

ＣＧＣ１４１は、クロック信号ＣＬＫを受信し、クロックイネーブル信号ＣＥＮに基づいて、クロック信号ＣＬＫをマスタコア１１に供給するか、または、クロック信号ＣＬＫの供給を停止する。ＣＧＣ１４２は、クロックイネーブル信号ＣＥＮｄに基づいて、チェッカーコア１２へのクロック信号ＣＬＫの供給を制御する。

【0036】

遅延回路１４３は、入力データ信号ＤＩＮを所定クロックサイクル数分遅延させる。以降、遅延回路１４３によって遅延された入力データ信号ＤＩＮを、入力データ信号ＤＩＮｄと称する。入力データ信号ＤＩＮｄは、チェッカーコア１２に供給される。

【0037】

遅延回路１４４は、クロックイネーブル信号ＣＥＮを所定クロックサイクル数分遅延させる。以降、遅延回路１４４によって遅延されたクロックイネーブル信号ＣＥＮを、クロックイネーブル信号ＣＥＮｄと称する。クロックイネーブル信号ＣＥＮｄは、ＣＧＣ１４２に供給される。

【0038】

このように、チェッカーコア１２は、マスタコア１１よりも遅れて入力データ信号ＤＩＮを受信する。また、チェッカーコア１２は、クロックイネーブル信号ＣＥＮｄによってマスタコア１１より遅れてクロック信号ＣＬＫが供給される。すなわち、チェッカーコア１２は、マスタコア１１と同一の処理を、所定クロックサイクル数分遅れて実行する。チェッカーコア１２の処理タイミングを遅延させることで、消費電力のピーク等を分散させることができる。

【0039】

次に、遅延回路１４３、１４４の構成について説明する。図４は、本実施の形態に係る遅延回路１４３，１４４の構成の一例を示すブロック図である。

【0040】

遅延回路１４３は、複数のフリップフロップ（ＦＦ）１４３０－１４３４を含む。複数のフリップフロップ１４３０－１４３４は直列に接続され、クロック信号ＣＬＫをシフトクロックとするシフトレジスタとして機能する。本実施の形態では、遅延回路１４３は、入力データ信号ＤＩＮを５クロックサイクル数分遅延させた入力データ信号ＤＩＮｄを出力する例を示すが、これに限定されない。

【0041】

遅延回路１４４は、複数のフリップフロップ（ＦＦ）１４４０－１４４４を含む。複数のフリップフロップ１４４０－１４４４は直列に接続され、クロック信号ＣＬＫをシフトクロックとするシフトレジスタとして機能する。本実施の形態において、遅延回路１４４は、クロックイネーブル信号ＣＥＮを遅延回路１４３と同じクロックサイクル（５クロックサイクル）数分遅延したクロックイネーブル信号ＣＥＮｄを出力する。遅延回路１４４は、遅延回路１４３とほぼ同一の構成を有しているが、最終段のフリップフロップ１４４４がリセット機能付きフリップフロップである点で遅延回路１４３と異なる。リセット機能付きフリップフロップ１４４４は、起動制御部２０が生成するリセット信号ＲＳＴによってリセットされる。

【0042】

図５は、本実施の形態に係る比較部１３ａの構成の一例を示すブロック図である。比較部１３ａは、遅延回路１３１ａと比較回路１３２ａとを含む。遅延回路１３１ａは、マスタコア１１の出力を、遅延回路１４３と同一のクロックサイクル数分遅延させる。遅延回路１３１ａは、遅延回路１４３と同等の構成であればよい。比較部１３ａは、遅延回路１３１ａによって遅延されたマスタコア１１の出力と、チェッカーコア１２の出力とを比較する。これによって、マスタコア１１とチェッカーコア１２の同一の処理に基づく出力を比較する。比較結果が一致を示していない場合、比較部１３ａは、いずれかのプロセッサコアに故障が発生していることを示すエラー信号ＥＲＲをアサートする。

【0043】

本実施の形態２にかかる半導体装置１００ａは、実施の形態１と同様に、マスタコア１１およびチェッカーコア１２がそれぞれ有するスキャンチェーンを利用して、ロックステップ動作を開始する前に、マスタコア１１とチェッカーコア１２の内部状態を一致させるための初期化用スキャンテスト動作を実行する。

【0044】

図６、７を参照して、本実施の形態２にかかる半導体装置１００ａの起動制御方法を説明する。図６は、半導体装置１００ａの起動制御方法を示すフローチャートである。図７は、半導体装置１００ａの起動制御時における内部波形の一例を示す波形図である。

【0045】

まず、半導体装置１００ａに電源が投入されると、起動制御部２０は、所定の期間、リセット信号ＲＳＴをアサートする（ステップＳ１０）。クロック制御部４０は、アサートされたリセット信号ＲＳＴに応じて、クロックイネーブル信号ＣＥＮをネゲートする。アサートされたリセット信号ＲＳＴは、処理部１０ａ、すなわち、マスタコア１１およびチェッカーコア１２に供給され、マスタコア１１およびチェッカーコア１２はリセット状態となる。

【0046】

所定の期間経過後、起動制御部２０は、リセット信号ＲＳＴをネゲートしてリセットを解除する（ステップＳ２０）。リセット信号ＲＳＴがネゲートされると、クロック制御部４０は、クロックイネーブル信号ＣＥＮをアサートする。アサートされたクロックイネーブル信号ＣＥＮに基づいて、ＣＧＣ１４１，１４２がそれぞれ、マスタコア１１およびチェッカーコア１２へのクロック信号ＣＬＫの供給を開始する。

【0047】

続いて、起動制御部２０は、初期化用スキャン要求ＩＮＩ＿ＲＥＱを出力する（ステップＳ３０）。スキャンテスト制御部３０は、初期化用スキャン要求ＩＮＩ＿ＲＥＱを受けて、初期化用スキャンテスト動作を実行する（ステップＳ４０）。本実施の形態における初期化用スキャンテスト動作は、実施の形態１で説明した初期化用スキャンテスト動作と同様であるので、詳細な説明を省略する。スキャンテスト制御部３０は、初期化用スキャンテスト動作が完了すると、起動制御部２０に初期化用スキャンテスト動作完了通知ＩＮＩ＿ＡＣＫを通知する。

【0048】

起動制御部２０は、初期化用スキャンテスト動作完了通知ＩＮＩ＿ＡＣＫを受けて、再度リセット信号ＲＳＴをアサートする（ステップＳ５０）。図７に示されるように、時刻Ｔ１においてリセット信号ＲＳＴがアサートされると、クロック制御部４０は、クロックイネーブル信号ＣＥＮをネゲートする。図７において、アサートされた信号はハイレベルを示し、ネゲートされた信号はロウレベルを示すが、これに限定されない。ＣＧＣ１４１は、ネゲートされたクロックイネーブル信号ＣＥＮに基づいて、マスタコア１１へのクロック信号ＣＬＫの供給を停止する。このとき、ＣＧＣ１４２は、遅延回路１４４を介して、ネゲートされたクロックイネーブル信号ＣＥＮｄを受け取る。しかしながら、遅延回路１４４が有する複数のフリップフロップのうち最終段のフリップフロップ１４４４は、リセット機能付きフリップフロップである。したがって、図７に示されるように、ＣＧＣ１４２に供給されるクロックイネーブル信号ＣＥＮｄは、ＣＧＣ１４１に供給されるクロックイネーブル信号ＣＥＮと同一のタイミング（時刻Ｔ１）でネゲートされる。これによって、初期化用スキャンテスト動作開始から完了までに、マスタコア１１およびチェッカーコア１２に入力されるクロックの数を揃えることができる。すなわち、マスタコア１１とチェッカーコア１２間の内部状態が一致している状態が維持される。

【0049】

その後、起動制御部２０はリセット信号ＲＳＴをネゲートして、リセットを解除する（ステップＳ６０）。リセット解除に応じて、クロック制御部４０は、クロックイネーブル信号ＣＥＮをアサートする（図７の時刻Ｔ２）。クロックイネーブル信号ＣＥＮに基づいて、マスタコア１１のクロック信号ＣＬＫの供給が開始される。また、クロックイネーブル信号ＣＥＮの遅延信号（クロックイネーブル信号ＣＥＮｄ）に基づいて、チェッカーコア１２へのクロック信号ＣＬＫの供給が開始される（図７の時刻Ｔ３）。続いて、比較部１３ａが有効化され（ステップＳ７０）、ロックステップ動作が開始される（ステップＳ８０）。

【0050】

このように、図７では、クロック制御部４０は、起動制御部２０が初期化用スキャンテスト動作を実行後に出力するリセット信号ＲＳＴに応じてクロックイネーブル信号ＣＥＮをリセットする。詳細には、クロック制御部４０は、リセット信号ＲＳＴのアサート／ネゲートに応じて、クロックイネーブル信号ＣＥＮをネゲート／アサートする。また、遅延回路１４４は、リセット信号ＲＳＴに基づいてクロックイネーブル信号ＣＥＮｄをリセットする。詳細には、遅延回路１４４は、リセット信号ＲＳＴのアサートに応じてクロックイネーブル信号ＣＥＮｄをネゲートし、リセット信号ＲＳＴのネゲートから所定サイクル数分遅延後にクロックイネーブル信号ＣＥＮｄをアサートする。

【0051】

本実施の形態では、マスタコア１１およびチェッカーコア１２間で、初期化用スキャンテスト動作において供給されるクロック数を同一にするために、遅延回路１４４の最終段フリップフロップをリセット機能付きフリップフロップで構成する。初期化用スキャンテスト動作における各コアに供給されるクロック数を同一にするためだけであれば、遅延回路１４４に含まれるすべてのフリップフロップをリセット機能付きフリップフロップで構成することも可能である。この場合、リセットを解除したときに遅延回路１４４から出力されるクロックイネーブル信号ＣＥＮｄが不定となる可能性がある。そのため、ロックステップ動作を開始する前に各コアに与えられるクロック数が異なり、結果、マスタコア１１およびチェッカーコア１２間でロックステップ動作開始時の記憶回路に設定されている値が一致しないかもしれない。しかしながら、本実施の形態では、遅延回路１４４の最終段フリップフロップ１４４４のみをリセット機能付きフリップフロップで構成しているため、リセットが解除されると、フリップフロップ１４４４は、前段のフリップフロップ１４４３が出力している値を取り込み、出力する（図７、時刻Ｔ２参照）。したがって、リセット解除時にクロックイネーブル信号ＣＥＮｄが不定になることはない。

【0052】

実施の形態２によれば、クロック遅延型デュアルロックステップ構成を採用する処理部１０ａであっても、処理部内の二つのコアの初期化用スキャンテスト動作を実施することによって、ロックステップ動作開始前の各コアの内部状態を一致させることができる。

【0053】

実施の形態２では、遅延回路１４４の最終段のフリップフロップ１４４４のみリセット機能付きフリップフロップで構成するとしたが、リセットを解除したときに遅延回路１４４から出力されるクロックイネーブル信号ＣＥＮｄが不定とならなければ、遅延回路１４４内の複数のフリップフロップをリセット機能付きフリップフロップとしてもよい。

【0054】

なお、実施の形態１および２において、初期化用スキャンテスト動作は、スキャンイン動作およびキャプチャ動作を含むと説明した。初期化用スキャンテスト動作は故障検出を目的としていないため、スキャンアウト動作は必須ではない。しかしながら、初期化用スキャンテスト動作において、キャプチャ動作に続いてスキャンアウト動作が実施されてもよい。

【0055】

また、半導体装置は、含まれるマスタコア１１およびチェッカーコア１２が同一の処理を実行するロックステップ動作モードに加えて、マスタコア１１およびチェッカーコア１２がそれぞれ異なる処理を実行するフリーステップ動作モードを有していてもよい。フリーステップ動作モードからロックステップ動作モードに切り替えるときに、二つのプロセッサコアの内部状態を一致させるために、本実施の形態で説明した初期化用スキャンテスト動作を行ってもよい。

【0056】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0057】

１１，１２…プロセッサコア、２０…起動制御部、３０…スキャンテスト制御部、１００…半導体装置、１１０，１２０…スキャンチェーン、１４１，１４２…クロックゲーティングセル、１４３，１４４…遅延回路、ＣＥＮ，ＣＥＮｄ…クロックイネーブル信号、ＦＦ…フリップフロップ、ＩＮＩ＿ＡＣＫ…初期化用スキャンテスト動作完了通知、ＩＮＩ＿ＲＥＱ…初期化用スキャン要求、ＲＳＴ…リセット信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】