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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024064106
(43)【公開日】2024-05-14
(54)【発明の名称】半導体装置及びその駆動方法
(51)【国際特許分類】
H03K 19/0175 20060101AFI20240507BHJP
H03K 19/094 20060101ALI20240507BHJP
H04L 25/02 20060101ALI20240507BHJP
【ＦＩ】
H03K19/0175 280
H03K19/094
H04L25/02 303B
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022172456
(22)【出願日】2022-10-27
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】猪股 昇
(72)【発明者】
【氏名】田島 英幸
【テーマコード（参考）】
5J056
5K029
【Ｆターム（参考）】
5J056AA11
5J056BB17
5J056BB51
5J056DD00
5J056DD13
5J056DD29
5J056FF09
5K029GG07
5K029JJ03
(57)【要約】
【課題】高速かつ大電流のパルスを出力する半導体装置を提供する
【解決手段】第２の電圧がゲートに入力される第１のＮチャネル型トランジスタと、第２の端子が第１のＮチャネル型トランジスタのドレインに接続される第１の抵抗素子と、第１の端子が第１のＮチャネル型トランジスタのソースに接続される第２の抵抗素子と、第２の電圧がゲートに入力される第２のＮチャネル型トランジスタと、第２の端子が第２のＮチャネル型トランジスタのドレインに接続される第３の抵抗素子と、第１の端子が第２のＮチャネル型トランジスタのソースに接続される第４の抵抗素子と、第１の端子が第１のＮチャネル型トランジスタのドレインに接続され、第２の端子が第２のＮチャネル型トランジスタのドレインに接続されるアイソレータと、を備える半導体装置を提供する。
【選択図】図２
【解決手段】第２の電圧がゲートに入力される第１のＮチャネル型トランジスタと、第２の端子が第１のＮチャネル型トランジスタのドレインに接続される第１の抵抗素子と、第１の端子が第１のＮチャネル型トランジスタのソースに接続される第２の抵抗素子と、第２の電圧がゲートに入力される第２のＮチャネル型トランジスタと、第２の端子が第２のＮチャネル型トランジスタのドレインに接続される第３の抵抗素子と、第１の端子が第２のＮチャネル型トランジスタのソースに接続される第４の抵抗素子と、第１の端子が第１のＮチャネル型トランジスタのドレインに接続され、第２の端子が第２のＮチャネル型トランジスタのドレインに接続されるアイソレータと、を備える半導体装置を提供する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第２の電圧がゲートに入力される第１のＮチャネル型トランジスタと、
第２の端子が前記第１のＮチャネル型トランジスタのドレインに接続される第１の抵抗素子と、
第１の端子が前記第１のＮチャネル型トランジスタのソースに接続される第２の抵抗素子と、
第２の電圧がゲートに入力される第２のＮチャネル型トランジスタと、
第２の端子が前記第２のＮチャネル型トランジスタのドレインに接続される第３の抵抗素子と、
第１の端子が前記第２のＮチャネル型トランジスタのソースに接続される第４の抵抗素子と、
第１の端子が前記第１のＮチャネル型トランジスタのドレインに接続され、第２の端子が前記第２のＮチャネル型トランジスタのドレインに接続されるアイソレータと、
を備え、
前記第１の抵抗素子の第１の端子は、第１の電圧を有する電源線に接続され、
前記第２の抵抗素子の第２の端子は、第３の電圧を有する電源線に接続され、
前記第３の抵抗素子の第１の端子は、前記第１の電圧を有する電源線に接続され、
前記第４の抵抗素子の第２の端子は、前記第３の電圧を有する電源線に接続される、半導体装置。
第２の端子が前記第１のＮチャネル型トランジスタのドレインに接続される第１の抵抗素子と、
第１の端子が前記第１のＮチャネル型トランジスタのソースに接続される第２の抵抗素子と、
第２の電圧がゲートに入力される第２のＮチャネル型トランジスタと、
第２の端子が前記第２のＮチャネル型トランジスタのドレインに接続される第３の抵抗素子と、
第１の端子が前記第２のＮチャネル型トランジスタのソースに接続される第４の抵抗素子と、
第１の端子が前記第１のＮチャネル型トランジスタのドレインに接続され、第２の端子が前記第２のＮチャネル型トランジスタのドレインに接続されるアイソレータと、
を備え、
前記第１の抵抗素子の第１の端子は、第１の電圧を有する電源線に接続され、
前記第２の抵抗素子の第２の端子は、第３の電圧を有する電源線に接続され、
前記第３の抵抗素子の第１の端子は、前記第１の電圧を有する電源線に接続され、
前記第４の抵抗素子の第２の端子は、前記第３の電圧を有する電源線に接続される、半導体装置。
【請求項2】
前記第１の抵抗素子は前記第３の抵抗素子と等しい抵抗値を有する、請求項１に記載の半導体装置。
【請求項3】
前記第２の抵抗素子は前記第４の抵抗素子と等しい抵抗値を有する、請求項１に記載の半導体装置。
【請求項4】
前記第１のＮチャネル型トランジスタは、前記第２のＮチャネル型トランジスタと等しい電流駆動能力を有する、請求項１に記載の半導体装置。
【請求項5】
前記第１の抵抗素子は、第１のＰチャネル型トランジスタのオン抵抗で構成され、
前記第３の抵抗素子は、第２のＰチャネル型トランジスタのオン抵抗で構成される、請求項２に記載の半導体装置。
前記第３の抵抗素子は、第２のＰチャネル型トランジスタのオン抵抗で構成される、請求項２に記載の半導体装置。
【請求項6】
第１の端子が前記第１の電圧を有する電源線と接続された第５の抵抗素子と、
ドレインが前記第１の電圧を有する電源線と接続され、ソースが前記第１の抵抗素子の前記第２の端子に接続され、ゲートが前記第５の抵抗素子の第２の端子と接続された第３のＮチャネル型トランジスタと、
ドレインが前記第５の抵抗素子の前記第２の端子と接続され、ソースが前記第３の電圧を有する電源線に接続され、前記第１のＮチャネル型トランジスタのゲートに入力される信号と同じ波形の信号がゲートに入力される第４のＮチャネル型トランジスタと、
第１の端子が前記第１の電圧を有する電源線と接続された第６の抵抗素子と、
ドレインが前記第１の電圧を有する電源線と接続され、ソースが前記第３の抵抗素子の前記第２の端子に接続され、ゲートが前記第６の抵抗素子の第２の端子と接続された第５のＮチャネル型トランジスタと、
ドレインが前記第６の抵抗素子の前記第２の端子と接続され、ソースが前記第３の電圧を有する電源線に接続され、前記第２のＮチャネル型トランジスタのゲートに入力される信号と同じ波形の信号がゲートに入力される第６のＮチャネル型トランジスタと、
を備える、請求項１に記載の半導体装置。
ドレインが前記第１の電圧を有する電源線と接続され、ソースが前記第１の抵抗素子の前記第２の端子に接続され、ゲートが前記第５の抵抗素子の第２の端子と接続された第３のＮチャネル型トランジスタと、
ドレインが前記第５の抵抗素子の前記第２の端子と接続され、ソースが前記第３の電圧を有する電源線に接続され、前記第１のＮチャネル型トランジスタのゲートに入力される信号と同じ波形の信号がゲートに入力される第４のＮチャネル型トランジスタと、
第１の端子が前記第１の電圧を有する電源線と接続された第６の抵抗素子と、
ドレインが前記第１の電圧を有する電源線と接続され、ソースが前記第３の抵抗素子の前記第２の端子に接続され、ゲートが前記第６の抵抗素子の第２の端子と接続された第５のＮチャネル型トランジスタと、
ドレインが前記第６の抵抗素子の前記第２の端子と接続され、ソースが前記第３の電圧を有する電源線に接続され、前記第２のＮチャネル型トランジスタのゲートに入力される信号と同じ波形の信号がゲートに入力される第６のＮチャネル型トランジスタと、
を備える、請求項１に記載の半導体装置。
【請求項7】
前記第３のＮチャネル型トランジスタは、前記第５のＮチャネル型トランジスタと等しい電流駆動能力を有し、
前記第４のＮチャネル型トランジスタは、前記第６のＮチャネル型トランジスタと等しい電流駆動能力を有する、請求項６に記載の半導体装置。
前記第４のＮチャネル型トランジスタは、前記第６のＮチャネル型トランジスタと等しい電流駆動能力を有する、請求項６に記載の半導体装置。
【請求項8】
前記第１の電圧は、前記第２の電圧より大きく、
前記第２の電圧は、前記第３の電圧より大きい、請求項１に記載の半導体装置。
前記第２の電圧は、前記第３の電圧より大きい、請求項１に記載の半導体装置。
【請求項9】
前記第２の電圧は、前記第１の電圧を調整して発生する、請求項８に記載の半導体装置。
【請求項10】
前記第１の電圧は、１５Ｖであり、前記第２の電圧は５Ｖであり、前記第３の電圧はグランド電位である、請求項９に記載の半導体装置。
【請求項11】
前記半導体装置は、ゲートドライバ回路の異常検知のための送信回路であり、
前記第２のＮチャネル型トランジスタのゲートに異常検知の信号が入力され、
前記異常検知の信号に応じた電流が前記アイソレータに流れる、請求項１に記載の半導体装置。
前記第２のＮチャネル型トランジスタのゲートに異常検知の信号が入力され、
前記異常検知の信号に応じた電流が前記アイソレータに流れる、請求項１に記載の半導体装置。
【請求項12】
前記アイソレータは、変圧器の一部であり、絶縁した状態で低電源電圧チップの受信回路を介してコンピュータに前記異常検知の信号を伝える、請求項１１に記載の半導体装置。
【請求項13】
前記第１のＮチャネル型トランジスタのゲートに第３の電圧の信号が入力され、
前記第２のＮチャネル型トランジスタのゲートに第２の電圧の信号が入力され、
前記第１のＮチャネル型トランジスタがオフし、
前記第２のＮチャネル型トランジスタがオンし、
前記第１のＰチャネル型トランジスタのソースドレイン間に電流が流れ、
前記第２のＰチャネル型トランジスタのソースドレイン間に電流が流れるとき、
前記第２の電圧をＶＤＤ、前記第１のＮチャネル型トランジスタのゲートソース間電圧をＶｇｓｎ、前記第２の抵抗素子と前記第４の抵抗素子の抵抗値をＲｓ、前記第１のＰチャネル型トランジスタと前記第２のＰチャネル型トランジスタのオン抵抗値をＲｏｎｐ、アイソレータの抵抗値をＲｔｒａｎｓとすると、
前記アイソレータに流れる電流値Ｉｏｕｔは、
で表される、請求項５に記載の半導体装置の駆動方法。
前記第２のＮチャネル型トランジスタのゲートに第２の電圧の信号が入力され、
前記第１のＮチャネル型トランジスタがオフし、
前記第２のＮチャネル型トランジスタがオンし、
前記第１のＰチャネル型トランジスタのソースドレイン間に電流が流れ、
前記第２のＰチャネル型トランジスタのソースドレイン間に電流が流れるとき、
前記第２の電圧をＶＤＤ、前記第１のＮチャネル型トランジスタのゲートソース間電圧をＶｇｓｎ、前記第２の抵抗素子と前記第４の抵抗素子の抵抗値をＲｓ、前記第１のＰチャネル型トランジスタと前記第２のＰチャネル型トランジスタのオン抵抗値をＲｏｎｐ、アイソレータの抵抗値をＲｔｒａｎｓとすると、
前記アイソレータに流れる電流値Ｉｏｕｔは、
【数1】
【請求項14】
前記第１のＮチャネル型トランジスタのゲートに前記第３の電圧の信号が入力され、
前記第２のＮチャネル型トランジスタのゲートに前記第２の電圧の信号が入力され、
前記第４のＮチャネル型トランジスタのゲートに前記第３の電圧の信号が入力され、
前記第６のＮチャネル型トランジスタのゲートに前記第２の電圧の信号が入力され、
前記第１のＮチャネル型トランジスタがオフし、
前記第２のＮチャネル型トランジスタがオンし、
前記第３のＮチャネル型トランジスタがオンし、
前記第４のＮチャネル型トランジスタがオフし、
前記第５のＮチャネル型トランジスタがオフし、
前記第６のＮチャネル型トランジスタがオンし、
前記第２の電圧をＶＤＤ、前記第１のＮチャネル型トランジスタのゲートソース間電圧をＶｇｓｎ、前記第２の抵抗素子と前記第４の抵抗素子の抵抗値をＲｓ、前記第１の抵抗素子と前記第３の抵抗素子の抵抗値をＲｐ、前記第３のＮチャネル型トランジスタのオン抵抗値をＲｏｎｎ、アイソレータの抵抗値をＲｔｒａｎｓとすると、
前記アイソレータに流れる電流値Ｉｏｕｔは、
で表される、請求項６に記載の半導体装置の駆動方法。
前記第２のＮチャネル型トランジスタのゲートに前記第２の電圧の信号が入力され、
前記第４のＮチャネル型トランジスタのゲートに前記第３の電圧の信号が入力され、
前記第６のＮチャネル型トランジスタのゲートに前記第２の電圧の信号が入力され、
前記第１のＮチャネル型トランジスタがオフし、
前記第２のＮチャネル型トランジスタがオンし、
前記第３のＮチャネル型トランジスタがオンし、
前記第４のＮチャネル型トランジスタがオフし、
前記第５のＮチャネル型トランジスタがオフし、
前記第６のＮチャネル型トランジスタがオンし、
前記第２の電圧をＶＤＤ、前記第１のＮチャネル型トランジスタのゲートソース間電圧をＶｇｓｎ、前記第２の抵抗素子と前記第４の抵抗素子の抵抗値をＲｓ、前記第１の抵抗素子と前記第３の抵抗素子の抵抗値をＲｐ、前記第３のＮチャネル型トランジスタのオン抵抗値をＲｏｎｎ、アイソレータの抵抗値をＲｔｒａｎｓとすると、
前記アイソレータに流れる電流値Ｉｏｕｔは、
【数2】
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置及びその駆動方法に関する。
【背景技術】
【0002】
非接触伝送路を介して伝送された信号を精度よく復元するための通信装置が特許文献１に記載されている。特許文献１の通信装置は、入力信号をパルスに変換する送信回路と、一次側コイル及び二次側コイルを備え、送信回路からのパルスを非接触で伝送する非接触伝送路を備える。また、通信装置は、非接触伝送回路を介して伝送されたパルスに応じた受信信号に基づいて、入力信号を復元する復元回路と、非接触伝送路の出力を初期化する初期化部を備える。さらに、通信装置は、非接触伝送路を介して受信したパルスに応じた受信信号に基づいて、初期化部を制御する制御信号を出力する初期化制御部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－４６７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１には、送信回路がパルス生成回路から構成され、入力信号を高速かつ大電流のパルス電流に変換して出力する回路が記載されている。例えば回路をＩＧＢＴ（Insulated Gate Bipolar Transistor）ドライバに適用した場合、アイソレータの入出力間に急峻な電位差が発生したときに、アイソレータ間容量を介して送信回路の出力に高速かつ大電流のソース・シンク電流が流れる。
【0005】
しかしながら、ＩＣ（Integrated Circuit）に内蔵されたレギュレータ回路でこのように高速かつ大電流で駆動する場合、非常に大きな内部容量、または非常に高速なレギュレータが必要となり、実装することが難しい。また、内蔵レギュレータを用いずに外部電源から供給する場合には、低耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタを高耐圧ＭＯＳトランジスタにして耐圧を稼ぐために素子面積が大きくなる問題がある。また、低圧から高圧に信号を変換するレベルシフタ回路が必要になり、高速なパルス電流を出力できない。さらに、外部電源ＶＣＣの電圧範囲が大きいため、ＶＣＣが大きいときに電流が増加するという問題がある。
【0006】
そこで本開示の目的は、出力段に内蔵レギュレータを用いず、負荷抵抗とソース抵抗を挿入したＮチャネル型ＭＯＳトランジスタ（以下、単にＮチャネル型トランジスタという）で、高速かつ大電流のパルスを出力する半導体装置を提供することである。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、負荷抵抗とソース抵抗を挿入したＮチャネル型ＭＯＳトランジスタで、高速かつ大電流のパルスを出力する送信回路である。
【発明の効果】
【0009】
前記一実施の形態によれば、出力段に内蔵レギュレータを用いず、外部電源から供給するため、レギュレータの消費電力を低減できる。また、前記一実施の形態によれば、レベルシフタ回路が不要になり高速な動作が可能になる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施の形態）
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0012】
（実施の形態にかかる半導体装置が適用されるシステムの説明）
図１は、実施の形態にかかる半導体装置が適用されるシステムを示すブロック図である。図１を参照しながら、実施の形態１及び２にかかる半導体装置が適用されるシステムを説明する。システム１００は、例えばＩＧＢＴのゲートドライバの異常検知回路の信号を送受信する回路に適用される。
図１は、実施の形態にかかる半導体装置が適用されるシステムを示すブロック図である。図１を参照しながら、実施の形態１及び２にかかる半導体装置が適用されるシステムを説明する。システム１００は、例えばＩＧＢＴのゲートドライバの異常検知回路の信号を送受信する回路に適用される。
【0013】
システム１００は、ＶＣＣ電源１０１と、ＩＧＢＴ１０２と、ゲートドライバＩＣ１０３と、マイコン１０４とを備える。ゲートドライバＩＣは、高電源電圧チップ１１１と、低電源電圧チップ１１２とを備える。高電源電圧チップ１１１は、高電源電圧線ＶＣＣと、５Ｖレギュレータ１１３と、低電源電圧線ＶＤＤと、異常検知回路１１４と、送信回路（ＴＸ）１１５と、第１のコイル１１７、第２のコイル１１８及び絶縁容量から構成される変圧器１１９とを備える。低電源電圧チップ１１２は、受信回路（ＲＸ）１１６を備える。
【0014】
ＶＣＣ電源１０１は、高電圧電源である。例えば１５Ｖの電圧の電流をゲートドライバＩＣに供給する。ＩＧＢＴ１０２は、絶縁ゲート型バイポーラトランジスタで構成される回路である。ゲートドライバＩＣ１０３は、ＩＧＢＴ１０２を駆動するゲートドライバである。マイコン１０４は、例えばゲートドライバＩＣ１０３を介してＩＧＢＴ１０２を制御するマイクロコントローラまたはマイクロプロセッサ、すなわちコンピュータの一部である。
【0015】
高電源電圧チップ１１１は、ＶＣＣ電源が入力される半導体チップである。５Ｖレギュレータは、１５Ｖの高電圧電源を５Ｖの低電圧電源に調整する回路である。異常検知回路１１４は、ＩＧＢＴ１０２の異常を検知する回路であり、例えば過電流を検知する。送信回路（ＴＸ）１１５は、異常検知回路１１４から出力された異常信号を送信する回路である。送信回路（ＴＸ）１１５は、実施の形態１、２にかかる半導体装置で構成される。変圧器１１９は、高電源電圧チップ１１１から低電源電圧チップ１１２に信号を伝える回路である。変圧器１１９は、誘導電流により信号を伝えるため、高電源電圧チップ１１１は直接に低電源電圧チップ１１２と接続されない。
【0016】
低電源電圧チップ１１２は、高電源電圧チップ１１１より低い電圧で動作する半導体チップである。低電源電圧チップ１１２は、マイコン１０４と接続される。低電源電圧チップの内部の受信回路（ＲＸ）１１６は、送信回路（ＴＸ）１１５からの異常検知の信号を受信する。したがって、マイコン１０４は、異常信号を受信することができる。
【0017】
【0018】
実施の形態１にかかる半導体装置２００は、第２の電圧であるＶＤＤがゲートに入力される第１のＮチャネル型トランジスタ２０１を備える。また、半導体装置２００は、第２の端子が第１のＮチャネル型トランジスタのドレインに接続される第１の抵抗素子２０３を備える。また、半導体装置２００は、第１の端子が第１のＮチャネル型トランジスタのソースに接続される第２の抵抗素子２０４を備える。また、半導体装置２００は、第２の電圧がゲートに入力される第２のＮチャネル型トランジスタ２０２を備える。また、半導体装置２００は、第２の端子が前記第２のＮチャネル型トランジスタ２０２のドレインに接続される第３の抵抗素子２０５を備える。また、半導体装置２００は、第１の端子が第２のＮチャネル型トランジスタ２０２のソースに接続される第４の抵抗素子２０６を備える。さらに、半導体装置２００は、第１の端子が第１のＮチャネル型トランジスタ２０１のドレインに接続され、第２の端子が第２のＮチャネル型トランジスタ２０２のドレインに接続されるアイソレータ２０９を備える。
【0019】
ここで、第１の抵抗素子２０３の第１の端子は、第１の電圧であるＶＣＣを有する電源線に接続される。また、第２の抵抗素子２０４の第２の端子は、第３の電圧であるＧＮＤ（Ｇｒｏｕｎｄ）を有する電源線に接続される。また、第３の抵抗素子２０５の第１の端子は、第１の電圧を有する電源線に接続される。さらに、第４の抵抗素子２０６の第２の端子は、第３の電圧を有する電源線に接続される。
【0020】
半導体装置２００の出力段は、Ｈブリッジで構成され、外部電源から第１の電圧ＶＣＣが供給される。したがって、第１の抵抗素子２０３は第３の抵抗素子２０５と等しい抵抗値を有し、第２の抵抗素子２０４は第４の抵抗素子２０６と等しい抵抗値を有することが好ましい。また、第１のＮチャネル型トランジスタ２０１は、第２のＮチャネル型トランジスタ２０２と等しい電流駆動能力を有することが好ましい。
【0021】
半導体装置２００は、２極性のパルス生成回路である。したがって、第１の抵抗素子２０３は、第１のＰチャネル型トランジスタ２０３のオン抵抗で構成され、第３の抵抗素子２０５は、第２のＰチャネル型トランジスタ２０５のオン抵抗で構成されることが好ましい。第１のＰチャネル型トランジスタ２０３は、ゲートにバイアスがかけられ常にオンしている。同様に、第２のＰチャネル型トランジスタ２０５は、ゲートにバイアスがかけられ常にオンしている。
【0022】
第１の電圧であるＶＣＣは例えば１５Ｖである。第２の電圧であるＶＤＤは、例えば５Ｖである。第３の電圧であるＧＮＤは例えばグランド電位（０Ｖ）である。したがって、第１の電圧は、第２の電圧より大きく、第２の電圧は、第３の電圧より大きい。
【0023】
半導体装置２００は、ゲートドライバ回路の異常検知のための送信回路であり、第２のＮチャネル型トランジスタ２０２のゲートに異常検知の信号が入力され、異常検知の信号に応じた電流がアイソレータ２０９に流れる。アイソレータ２０９に電流が流れると絶縁容量２１０を介して受信側のアイソレータ２１１に電流が流れる。
【0024】
アイソレータ２０９は、変圧器１１９の一部であり、絶縁した状態で低電源電圧チップ１１２の受信回路（ＲＸ）１１６を介してマイコン１０４に異常検知の信号を伝える。
【0025】
（実施の形態１にかかる半導体装置の駆動方法）
図２を参照しながら、実施の形態１にかかる半導体装置の駆動方法を説明する。低電位のパルスの異常信号を検知したとき、第２のインバータ２０８を介して第２のＮチャネル型トランジスタ２０２のゲートに第２の電圧の信号が入力される。また、第１のインバータ２０７を介して第１のＮチャネル型トランジスタ２０１のゲートに第３の電圧の信号が入力される。すると、第１のＮチャネル型トランジスタ２０１がオフし、第２のＮチャネル型トランジスタ２０２がオンする。第１のＰチャネル型トランジスタ２０３のソースドレイン間に電流が流れ、第２のＰチャネル型トランジスタ２０５のソースドレイン間に電流が流れる。そのとき、第２の電圧をＶＤＤとし、第１のＮチャネル型トランジスタ２０１のゲートソース間電圧をＶｇｓｎとする。また、第２の抵抗素子２０４と第４の抵抗素子２０６の抵抗値をＲｓ、第１のＰチャネル型トランジスタ２０３と第２のＰチャネル型トランジスタ２０５のオン抵抗値をＲｏｎｐとする。また、アイソレータ２０９の抵抗値をＲｔｒａｎｓとすると、第４の抵抗素子２０６に流れる電流ＩＬＳは、
で表される。
また、アイソレータ２０９に流れる電流値Ｉｏｕｔは、
で表される。
図２を参照しながら、実施の形態１にかかる半導体装置の駆動方法を説明する。低電位のパルスの異常信号を検知したとき、第２のインバータ２０８を介して第２のＮチャネル型トランジスタ２０２のゲートに第２の電圧の信号が入力される。また、第１のインバータ２０７を介して第１のＮチャネル型トランジスタ２０１のゲートに第３の電圧の信号が入力される。すると、第１のＮチャネル型トランジスタ２０１がオフし、第２のＮチャネル型トランジスタ２０２がオンする。第１のＰチャネル型トランジスタ２０３のソースドレイン間に電流が流れ、第２のＰチャネル型トランジスタ２０５のソースドレイン間に電流が流れる。そのとき、第２の電圧をＶＤＤとし、第１のＮチャネル型トランジスタ２０１のゲートソース間電圧をＶｇｓｎとする。また、第２の抵抗素子２０４と第４の抵抗素子２０６の抵抗値をＲｓ、第１のＰチャネル型トランジスタ２０３と第２のＰチャネル型トランジスタ２０５のオン抵抗値をＲｏｎｐとする。また、アイソレータ２０９の抵抗値をＲｔｒａｎｓとすると、第４の抵抗素子２０６に流れる電流ＩＬＳは、
【数1】
また、アイソレータ２０９に流れる電流値Ｉｏｕｔは、
【数2】
【0026】
半導体装置２００は、第１のＰチャネル型トランジスタ２０３、第２のＰチャネル型トランジスタ２０５を常時オンし、第１のＮチャネル型トランジスタ２０１、第２のＮチャネル型トランジスタ２０２だけで駆動する。そのため、低圧信号を高圧信号に変換するレベルシフタなどの低速な回路を用いないため、高速にパルス電流を駆動することができる。
【0027】
上記Ｉｏｕｔは、ＶＣＣに依存せず、調整して発生されたＶＤＤに依存するので変動が小さい。Ｉｏｕｔは、Ｒｏｎｐを大きくすることで増やすことができる。その場合、ＶＣＣの電圧が降下しても、第１のＮチャネル型トランジスタ２０１と第２のＮチャネル型トランジスタ２０２が、飽和領域で動作できるように、Ｒｏｎｐが設定される。
【0028】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【0029】
【0030】
実施の形態２にかかる半導体装置３００は、実施の形態１にかかる半導体装置と第１の抵抗素子２０３に並列に補助の第３のＮチャネル型トランジスタ３０２を挿入した点が異なる。また、実施の形態２にかかる半導体装置３００は、実施の形態１にかかる半導体装置と第３の抵抗素子２０５に並列に補助の第５のＮチャネル型トランジスタ３０５を挿入した点が異なる。
【0031】
すなわち、図３に示すように、実施の形態２にかかる半導体装置３００は、第１の端子が第１の電圧を有する電源線と接続された第５の抵抗素子３０１を備える。また、半導体装置３００は、ドレインが第１の電圧を有する電源線と接続され、ソースが第１の抵抗素子２０３の第２の端子に接続され、ゲートが第５の抵抗素子３０１の第２の端子と接続された第３のＮチャネル型トランジスタ３０２を備える。また、半導体装置３００は、ドレインが第５の抵抗素子３０１の第２の端子と接続され、ソースが第３の電圧を有する電源線に接続される第４のＮチャネル型トランジスタ３０３を備える。第４のＮチャネル型トランジスタ３０３は、第１のＮチャネル型トランジスタ２０１のゲートに入力される信号と同じ波形の信号がゲートに入力される。
【0032】
また、図３に示すように、半導体装置３００は、第１の端子が第１の電圧を有する電源線と接続された第６の抵抗素子３０４を備える。また、半導体装置３００は、ドレインが第１の電圧を有する電源線と接続され、ソースが第３の抵抗素子２０５の第２の端子に接続され、ゲートが第６の抵抗素子３０４の第２の端子と接続された第５のＮチャネル型トランジスタ３０５を備える。また、半導体装置３００は、ドレインが第６の抵抗素子３０４の第２の端子と接続され、ソースが第３の電圧を有する電源線に接続される第６のＮチャネル型トランジスタ３０６を備える。第６のＮチャネル型トランジスタ３０６は、第２のＮチャネル型トランジスタ２０２のゲートに入力される信号と同じ波形の信号がゲートに入力される。
【0033】
通常、補助の第３のＮチャネル型トランジスタ３０２のゲートは、ＶＣＣ電圧が印加されている。異常信号を検知したときに補助の第３のＮチャネル型トランジスタ３０２のゲートソース間電圧が開くと、補助の第３のＮチャネル型トランジスタ３０２がオンして電流を供給することで出力電圧の降下を低減する。
【0034】
図３に示す、半導体装置２００の上段の回路と下段の回路は鏡像になっているため、第３のＮチャネル型トランジスタ３０２は、第５のＮチャネル型トランジスタ３０５と等しい電流駆動能力を有することが好ましい。また、第４のＮチャネル型トランジスタ３０３は、第６のＮチャネル型トランジスタ３０６と等しい電流駆動能力を有することが好ましい。
【0035】
（実施の形態２にかかる半導体装置の駆動方法）
図３を参照しながら、実施の形態２にかかる半導体装置の駆動方法を説明する。低電位のパルスの異常信号を検知したとき、第４のインバータ３０９、第２のバッファ３１０を介して第２のＮチャネル型トランジスタ２０２のゲートに第２の電圧の信号が入力される。また第３のインバータ３０７、第１のバッファ３０８を介して第１のＮチャネル型トランジスタ２０１のゲートに第３の電圧の信号が入力される。そのとき、第４のインバータ３０９を介して第６のＮチャネル型トランジスタ３０６のゲートに第２の電圧の信号が入力される。また第３のインバータ３０７を介して第４のＮチャネル型トランジスタ３０３のゲートに、第３の電圧の信号が入力される。すると、第１のＮチャネル型トランジスタ２０１がオフする。また、第２のＮチャネル型トランジスタ２０２がオンする。また、第３のＮチャネル型トランジスタ３０２がオンする。また、第４のＮチャネル型トランジスタ３０３がオフする。また、第５のＮチャネル型トランジスタ３０５がオフする。また、第６のＮチャネル型トランジスタがオンする。このようにしてアイソレータ２０９に電流が流れるように半導体装置３００が駆動される。
図３を参照しながら、実施の形態２にかかる半導体装置の駆動方法を説明する。低電位のパルスの異常信号を検知したとき、第４のインバータ３０９、第２のバッファ３１０を介して第２のＮチャネル型トランジスタ２０２のゲートに第２の電圧の信号が入力される。また第３のインバータ３０７、第１のバッファ３０８を介して第１のＮチャネル型トランジスタ２０１のゲートに第３の電圧の信号が入力される。そのとき、第４のインバータ３０９を介して第６のＮチャネル型トランジスタ３０６のゲートに第２の電圧の信号が入力される。また第３のインバータ３０７を介して第４のＮチャネル型トランジスタ３０３のゲートに、第３の電圧の信号が入力される。すると、第１のＮチャネル型トランジスタ２０１がオフする。また、第２のＮチャネル型トランジスタ２０２がオンする。また、第３のＮチャネル型トランジスタ３０２がオンする。また、第４のＮチャネル型トランジスタ３０３がオフする。また、第５のＮチャネル型トランジスタ３０５がオフする。また、第６のＮチャネル型トランジスタがオンする。このようにしてアイソレータ２０９に電流が流れるように半導体装置３００が駆動される。
【0036】
第２の電圧をＶＤＤとし、第１のＮチャネル型トランジスタ２０１のゲートソース間電圧をＶｇｓｎとする。また、第２の抵抗素子２０４と第４の抵抗素子２０６の抵抗値をＲｓとし、第１の抵抗素子２０３と第３の抵抗素子２０５の抵抗値をＲｐとする。また、第３のＮチャネル型トランジスタ３０２のオン抵抗値をＲｏｎｎとし、アイソレータ２０９の抵抗値をＲｔｒａｎｓとする。アイソレータ２０９に流れる電流値Ｉｏｕｔは、
で表される。
【数3】
【0037】
上記構成によれば、実施の形態１と同様に第１の抵抗素子及び第３の抵抗素子の抵抗値Ｒｐを大きくすることで電流値Ｉｏｕｔを増やすことができる。しかしながら、並列に補助の第３のＮチャネル型トランジスタ３０２がオンしているため抵抗値Ｒｐを増やしても電圧降下が大きくならないという効果がある。そのため、実施の形態１と比べて、第１の抵抗素子と第３の抵抗素子を大きく、第３のＮチャネル型トランジスタ３０２を小さく設計して半導体装置３００全体の面積を削減しつつ、駆動能力を向上させることができる。
【0038】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0039】
１００ システム、１０１ ＶＣＣ電源、１０２ ＩＧＢＴ、１０３ ゲートドライバＩＣ、１０４ マイコン、１１１ 高電源電圧チップ、１１２ 低電源電圧チップ、１１３ ５Ｖレギュレータ、１１４ 異常検知回路、１１５ 送信回路（ＴＸ）、１１６ 受信回路（ＲＸ）、１１７ 第１のコイル、１１８ 第２のコイル、１１９ 変圧器、２００ 半導体装置、２０１ 第１のＮチャネル型トランジスタ、２０２ 第２のＮチャネル型トランジスタ、２０３ 第１の抵抗素子、２０４ 第２の抵抗素子、２０５ 第３の抵抗素子、２０６ 第４の抵抗素子、２０７ 第１のインバータ、２０８ 第２のインバータ、２０９ アイソレータ、２１０ 絶縁容量、２１１ 受信側のアイソレータ、３００ 半導体装置、３０１ 第５の抵抗素子、３０２ 第３のＮチャネル型トランジスタ、３０３ 第４のＮチャネル型トランジスタ、３０４ 第６の抵抗素子、３０５ 第５のＮチャネル型トランジスタ、３０６ 第６のＮチャネル型トランジスタ、３０７ 第３のインバータ、３０８ 第１のバッファ、３０９ 第４のインバータ、３１０ 第２のバッファ
【図1】
【図2】
【図3】