知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024064121
(43)【公開日】2024-05-14
(54)【発明の名称】試験装置および試験方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20240507BHJP
H01L 21/822 20060101ALI20240507BHJP
【ＦＩ】
G01R31/26 A
H01L27/04 T
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022172478
(22)【出願日】2022-10-27
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】吉田 満
【テーマコード（参考）】
2G003
5F038
【Ｆターム（参考）】
2G003AA01
2G003AA02
2G003AB01
2G003AB09
2G003AF06
2G003AH07
5F038DT07
5F038DT10
5F038EZ20
(57)【要約】
【課題】スイッチング素子の破壊率の低減を図ることのできる試験装置および試験方法を提供する。
【解決手段】所定電圧が印加されるインダクタに直列接続されるスイッチング素子を試験する試験装置であって、スイッチング素子の制御電極に接続される可変抵抗と、スイッチング素子がオフした際のスイッチング素子の電源側電極及び接地側電極間の電圧変化率と、可変抵抗の抵抗値と、の関係を示す第１情報を記憶する記憶回路と、スイッチング素子のオン、オフと、可変抵抗とを制御する制御回路と、を備え、制御回路は、可変抵抗を第１抵抗値に設定して、第１電圧変化率を取得し、第１電圧変化率と、第１情報と、に基づいて、可変抵抗を第１抵抗値より小さい第２抵抗値に設定し、可変抵抗が第２抵抗値のときの第２電圧変化率を取得し、第２電圧変化率が、スイッチング素子の第１仕様を満たすか否かを判定する。
【選択図】図７
【解決手段】所定電圧が印加されるインダクタに直列接続されるスイッチング素子を試験する試験装置であって、スイッチング素子の制御電極に接続される可変抵抗と、スイッチング素子がオフした際のスイッチング素子の電源側電極及び接地側電極間の電圧変化率と、可変抵抗の抵抗値と、の関係を示す第１情報を記憶する記憶回路と、スイッチング素子のオン、オフと、可変抵抗とを制御する制御回路と、を備え、制御回路は、可変抵抗を第１抵抗値に設定して、第１電圧変化率を取得し、第１電圧変化率と、第１情報と、に基づいて、可変抵抗を第１抵抗値より小さい第２抵抗値に設定し、可変抵抗が第２抵抗値のときの第２電圧変化率を取得し、第２電圧変化率が、スイッチング素子の第１仕様を満たすか否かを判定する。
【選択図】図７
【特許請求の範囲】
【請求項1】
所定電圧が印加されるインダクタに直列接続されるスイッチング素子を試験する試験装置であって、
前記スイッチング素子の制御電極に接続される可変抵抗と、
前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と、前記可変抵抗の抵抗値と、の関係を示す第１情報を記憶する記憶回路と、
前記スイッチング素子のオン、オフと、前記可変抵抗とを制御する制御回路と、
を備え、
前記制御回路は、
前記可変抵抗を第１抵抗値に設定して、第１電圧変化率を取得し、
前記第１電圧変化率と、前記第１情報と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、
前記可変抵抗が前記第２抵抗値のときの第２電圧変化率を取得し、
前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する、
試験装置。
前記スイッチング素子の制御電極に接続される可変抵抗と、
前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と、前記可変抵抗の抵抗値と、の関係を示す第１情報を記憶する記憶回路と、
前記スイッチング素子のオン、オフと、前記可変抵抗とを制御する制御回路と、
を備え、
前記制御回路は、
前記可変抵抗を第１抵抗値に設定して、第１電圧変化率を取得し、
前記第１電圧変化率と、前記第１情報と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、
前記可変抵抗が前記第２抵抗値のときの第２電圧変化率を取得し、
前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する、
試験装置。
【請求項2】
請求項１に記載の試験装置であって、
前記制御回路は、
前記第１電圧変化率が、前記第１仕様を満たすか否かを判定し、
前記第１電圧変化率が前記第１仕様を満たさない場合に、前記可変抵抗を前記第２抵抗値に設定する、
試験装置。
前記制御回路は、
前記第１電圧変化率が、前記第１仕様を満たすか否かを判定し、
前記第１電圧変化率が前記第１仕様を満たさない場合に、前記可変抵抗を前記第２抵抗値に設定する、
試験装置。
【請求項3】
請求項１に記載の試験装置であって、
前記制御回路は、
前記第１電圧変化率が前記第１仕様の下限値となるように前記可変抵抗を前記第１抵抗値に設定する、
試験装置。
前記制御回路は、
前記第１電圧変化率が前記第１仕様の下限値となるように前記可変抵抗を前記第１抵抗値に設定する、
試験装置。
【請求項4】
請求項１～３の何れか一項に記載の試験装置であって、
前記記憶回路は、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流のピーク値と、前記スイッチング素子をオンする際のパルス信号のパルス幅と、の関係を示す第２情報を記憶し、
前記制御回路は、
前記パルス幅を第１期間に設定して、第１ピーク値を取得し、
前記第１ピーク値と、前記第２情報と、に基づいて、前記パルス幅を前記第１期間よりも長い第２期間に設定し、
前記パルス幅が前記第２期間のときの第２ピーク値を取得し、
前記第２ピーク値が、前記スイッチング素子の第２仕様を満たすか否かを判定する、
試験装置。
前記記憶回路は、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流のピーク値と、前記スイッチング素子をオンする際のパルス信号のパルス幅と、の関係を示す第２情報を記憶し、
前記制御回路は、
前記パルス幅を第１期間に設定して、第１ピーク値を取得し、
前記第１ピーク値と、前記第２情報と、に基づいて、前記パルス幅を前記第１期間よりも長い第２期間に設定し、
前記パルス幅が前記第２期間のときの第２ピーク値を取得し、
前記第２ピーク値が、前記スイッチング素子の第２仕様を満たすか否かを判定する、
試験装置。
【請求項5】
請求項４に記載の試験装置であって、
前記制御回路は、
前記第１ピーク値が、前記第２仕様を満たすか否かを判定し、
前記第１ピーク値が前記第２仕様を満たさない場合に、前記パルス幅を前記第２期間に設定する、
試験装置。
前記制御回路は、
前記第１ピーク値が、前記第２仕様を満たすか否かを判定し、
前記第１ピーク値が前記第２仕様を満たさない場合に、前記パルス幅を前記第２期間に設定する、
試験装置。
【請求項6】
請求項４に記載の試験装置であって、
前記制御回路は、
前記第１ピーク値が前記第２仕様の下限値となるように、前記パルス幅を前記第１期間に設定する、
試験装置。
前記制御回路は、
前記第１ピーク値が前記第２仕様の下限値となるように、前記パルス幅を前記第１期間に設定する、
試験装置。
【請求項7】
請求項１に記載の試験装置であって、
前記インダクタと並列に電流回生用のダイオードが設けられている、
試験装置。
前記インダクタと並列に電流回生用のダイオードが設けられている、
試験装置。
【請求項8】
所定電圧が印加されるインダクタに直列接続して試験するスイッチング素子の試験方法であって、
前記スイッチング素子の制御電極に接続される可変抵抗を第１抵抗値に設定して、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第１電圧変化率を取得し、
前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と前記可変抵抗の抵抗値との関係を示す第１情報と、前記第１電圧変化率と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、
前記可変抵抗が前記第２抵抗値のときの、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第２電圧変化率を取得し、
前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する、
試験方法。
前記スイッチング素子の制御電極に接続される可変抵抗を第１抵抗値に設定して、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第１電圧変化率を取得し、
前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と前記可変抵抗の抵抗値との関係を示す第１情報と、前記第１電圧変化率と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、
前記可変抵抗が前記第２抵抗値のときの、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第２電圧変化率を取得し、
前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する、
試験方法。
【請求項9】
請求項８に記載の試験方法であって、
前記第１電圧変化率が、前記第１仕様を満たすか否かを判定し、
前記第１電圧変化率が前記第１仕様を満たさない場合に、前記可変抵抗を前記第２抵抗値に設定する、
試験方法。
前記第１電圧変化率が、前記第１仕様を満たすか否かを判定し、
前記第１電圧変化率が前記第１仕様を満たさない場合に、前記可変抵抗を前記第２抵抗値に設定する、
試験方法。
【請求項10】
請求項８に記載の試験方法であって、
前記第１電圧変化率が前記第１仕様の下限値となるように前記可変抵抗を前記第１抵抗値に設定する、
試験方法。
前記第１電圧変化率が前記第１仕様の下限値となるように前記可変抵抗を前記第１抵抗値に設定する、
試験方法。
【請求項11】
請求項８～１０の何れか一項に記載の試験方法であって、
前記スイッチング素子をオンする際のパルス信号のパルス幅を第１期間に設定して、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流の第１ピーク値を取得し、
前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流のピーク値と前記パルス幅との関係を示す第２情報と、前記第１ピーク値と、に基づいて、前記パルス幅を前記第１期間よりも長い第２期間に設定し、
前記パルス幅が前記第２期間のときの、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流の第２ピーク値を取得し、
前記第２ピーク値が、前記スイッチング素子の第２仕様を満たすか否かを判定する、
試験方法。
前記スイッチング素子をオンする際のパルス信号のパルス幅を第１期間に設定して、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流の第１ピーク値を取得し、
前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流のピーク値と前記パルス幅との関係を示す第２情報と、前記第１ピーク値と、に基づいて、前記パルス幅を前記第１期間よりも長い第２期間に設定し、
前記パルス幅が前記第２期間のときの、前記スイッチング素子がオフした際に前記スイッチング素子に流れる電流の第２ピーク値を取得し、
前記第２ピーク値が、前記スイッチング素子の第２仕様を満たすか否かを判定する、
試験方法。
【請求項12】
請求項１１に記載の試験方法であって、
前記第１ピーク値が、前記第２仕様を満たすか否かを判定し、
前記第１ピーク値が前記第２仕様を満たさない場合に、前記パルス幅を前記第２期間に設定する、
試験方法。
前記第１ピーク値が、前記第２仕様を満たすか否かを判定し、
前記第１ピーク値が前記第２仕様を満たさない場合に、前記パルス幅を前記第２期間に設定する、
試験方法。
【請求項13】
請求項１１に記載の試験方法であって、
前記第１ピーク値が前記第２仕様の下限値となるように、前記パルス幅を前記第１期間に設定する、
試験方法。
前記第１ピーク値が前記第２仕様の下限値となるように、前記パルス幅を前記第１期間に設定する、
試験方法。
【請求項14】
請求項８に記載の試験方法であって、
前記インダクタと並列に電流回生用のダイオードが設けられている、
試験方法。
前記インダクタと並列に電流回生用のダイオードが設けられている、
試験方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、試験装置および試験方法に関する。
【背景技術】
【0002】
スイッチング素子では、初期故障や欠陥品を選別するためのスクリーニング試験として、例えばターンオフスイッチング試験が行われている（例えば、特許文献１、２参照）。ターンオフスイッチンング試験は、スイッチング素子内の欠陥部に電流集中やラッチアップによってダメージを与えて、欠陥品等を選別する試験である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第４８２１６０１号公報
【特許文献2】特開２０２２－３８４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、通常、ターンオフスイッチング試験では、要求される仕様の下限値を下回らないように、測定環境や素子のばらつき等を考慮して、適正条件よりも厳しい条件（過剰なストレスを与える条件）が設定される。このため、スイッチング素子の破壊が過剰に発生するおそれがある。
【0005】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、スイッチング素子の破壊率の低減を図ることのできる試験装置および試験方法を提供することにある。
【課題を解決するための手段】
【0006】
前述した課題を解決する主たる本発明は、所定電圧が印加されるインダクタに直列接続されるスイッチング素子を試験する試験装置であって、前記スイッチング素子の制御電極に接続される可変抵抗と、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と、前記可変抵抗の抵抗値と、の関係を示す第１情報を記憶する記憶回路と、前記スイッチング素子のオン、オフと、前記可変抵抗とを制御する制御回路と、を備え、前記制御回路は、前記可変抵抗を第１抵抗値に設定して、前記電圧変化率である第１電圧変化率を取得し、前記第１電圧変化率と、前記第１情報と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、前記可変抵抗が前記第２抵抗値のときの前記電圧変化率である第２電圧変化率を取得し、前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する試験装置である。
【0007】
また、本発明は、所定電圧が印加されるインダクタに直列接続して試験するスイッチング素子の試験方法であって、前記スイッチング素子の制御電極に接続される可変抵抗を第１抵抗値に設定して、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第１電圧変化率を取得し、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の電圧変化率と前記可変抵抗の抵抗値との関係を示す第１情報と、前記第１電圧変化率と、に基づいて、前記可変抵抗を前記第１抵抗値より小さい第２抵抗値に設定し、前記可変抵抗が前記第２抵抗値のときの、前記スイッチング素子がオフした際の前記スイッチング素子の電源側電極及び接地側電極間の第２電圧変化率を取得し、前記第２電圧変化率が、前記スイッチング素子の第１仕様を満たすか否かを判定する試験方法である。
【発明の効果】
【0008】
本発明によれば、スイッチング素子の破壊率の低減を図ることのできる試験装置および試験方法を提供することができる。
【図面の簡単な説明】
【0009】
【図1】一般的な試験装置１Ａの構成を示す図である。
【図2】ターンオフＳＷ試験波形の一例を示す図である。
【図3】ゲート抵抗の抵抗値とｄＶ／ｄｔとの関係を説明するための図である。
【図4】ｄＶ／ｄｔと破壊率との関係を説明するための図である。
【図5】駆動信号（パルス信号）のパルス幅ＰＷと、電流Ｉｃのピーク値Ｉｃｐとの関係を説明するための図である。
【図6】ピーク値Ｉｃｐと破壊率との関係を説明するための図である。
【図7】本実施形態の試験装置１の構成を示す図である。
【図8】可変抵抗１５の一例を示す図である。
【図9】本実施形態の試験装置１によるターンオフスイッチング試験のフロー図である。
【図10】本実施形態における抵抗値とｄＶ／ｄｔの関係を示す図である。
【図11】本実施形態におけるパルス幅とピーク値Ｉｃｐの関係を示す図である。
【発明を実施するための形態】
【0010】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【0011】
なお、以下では、各図面に示される同一又は同等の構成要素、部材等には同一の符号を付し、適宜重複した説明を省略することがある。
【0012】
また、本実施形態で、「接続」とは、特段の言及がない限り電気的に接続されている状態をいう。このため「接続」には、２つの部品が配線のみならず、例えば、抵抗を介して接続されている場合も含む。
【0013】
＝＝＝＝＝スクリーニング試験および比較例について＝＝＝＝＝
＜＜スクリーニング試験について＞＞
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子（以下、スイッチング素子）は、ウェハ基板に多数形成される。そして、これらのスイッチング素子は、ダイシングにより分断された後、半導体モジュールに組み込まれる。
＜＜スクリーニング試験について＞＞
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子（以下、スイッチング素子）は、ウェハ基板に多数形成される。そして、これらのスイッチング素子は、ダイシングにより分断された後、半導体モジュールに組み込まれる。
【0014】
スクリーニング試験は、スイッチング素子が正常に動作するか否かを評価して、初期故障や欠陥品を振るい落とす（選別する）試験であり、通常、半導体モジュールに組み込まれる前に実施される。スクリーニング試験には、ターンオフスイッチング試験（以下、ターンオフＳＷ試験）やＬ負荷アバランシェ試験などの動特性試験と、電極間の漏れ電流試験、静耐圧試験などの静特性試験がある。以下では、ターンオフＳＷ試験について説明する。
【0015】
＜＜一般的な試験装置１Ａ＞＞
図１は、一般的な試験装置１Ａの構成を示す図である。
図１は、一般的な試験装置１Ａの構成を示す図である。
【0016】
試験装置１Ａは、スイッチング素子５のスクリーニング試験（ここではターンオフＳＷ試験）を行う装置である。試験装置１Ａは、電源電圧ＶＣＣを供給する電源２、コイルＬ１、ダイオードＤ１、電流遮断用素子４、制御回路１３０、抵抗１５０、端子Ａ，Ｂ，Ｃ、を備えている。また、試験装置１Ａは、試験の際の電流値や電圧値をモニタすることにより、過電流等の異常の検出を行う検出回路（不図示）なども備えている。
【0017】
コイルＬ１は、電源２と、後述するスイッチング素子５との間に設けられた負荷（誘導性負荷）であり、電源２の電源電圧ＶＣＣが印加される。
【0018】
ダイオードＤ１は、電流回生用のダイオードであり、コイルＬ１と並列に設けられている。
【0019】
電流遮断用素子４は、異常発生時にスイッチング素子５に供給される電流を遮断するための素子であり、コイルＬ１と、スイッチング素子５（より具体的には、端子Ｂ）との間に設けられている。ここでは、電流遮断用素子４としてＩＧＢＴが用いられており、電流遮断用素子４のゲート電極は、制御回路１３０に接続されている。なお、電流遮断用素子４はＩＧＢＴには限られず、例えば、ＭＯＳＦＥＴやスイッチでもよい。
【0020】
制御回路１３０は、電流遮断用素子４及びスイッチング素子５のオン、オフを制御する。例えば、制御回路１３０は、通常はハイレベルで、過電流などの異常が検出された場合にローレベルとなる駆動信号を電流遮断用素子４のゲート電極に印加する。つまり、異常が検出された場合のみ、電流遮断用素子４がオフされる。
【0021】
また、制御回路１３０は、スイッチング素子５を制御するための矩形状の駆動信号（以下、パルス信号）を生成する。このパルス信号に応じてスイッチング素子５がオン、オフされる。なお、電流遮断用素子４のオン、オフを制御する制御回路と、スイッチング素子５のオン、オフを制御する制御回路とを別に設けても良い。
【0022】
スイッチング素子５は、ターンオフＳＷ試験の試験対象であり、ここではＩＧＢＴである。ただし、スイッチング素子５はＩＧＢＴには限られず、例えば、ＭＯＳＦＥＴでもよい。
【0023】
スイッチング素子５のコレクタ電極は、端子Ｂおよび電流遮断用素子４を介して、コイルＬ１に接続されており、エミッタ電極は、端子Ｃを介して接地されている。また、スイッチング素子５のゲート電極は、端子Ａに接続されており、上述したパルス信号が抵抗１５０を介して印加される。そして、スイッチング素子５は、パルス信号がハイレベルのときにはオンし、ローレベルのときはオフする。
【0024】
なお、スイッチング素子５（ＩＧＢＴ）において、ゲート電極とエミッタ電極は、スイッチング素子５のおもて面に形成されており、コレクタ電極はスイッチング素子５のうら面に形成されている。
【0025】
端子Ｂは、試験装置１Ａのステージ（不図示）に接続されている。そして、ステージの上にスイッチング素子５を載置することにより、端子Ｂは、スイッチング素子５のコレクタ電極に接続される。
【0026】
端子Ａは、試験装置１Ａのゲート電極用のプローブ（不図示）に接続されている。このプローブをスイッチング素子５のおもて面のゲート電極に接触させることにより、端子Ａはスイッチング素子５のゲート電極に接続される。
【0027】
端子Ｃは、試験装置１Ａのエミッタ電極用のプローブ（不図示）に接続されている。このプローブをスイッチング素子５のおもて面のエミッタに接触させることにより、端子Ｃは、スイッチング素子５のエミッタ電極に接続される。
【0028】
そして、試験装置１Ａから、端子Ａ，Ｂ，Ｃを介して、スイッチング素子５に通電を行い、電気的特性評価（ここでは、ターンオフＳＷ試験）を行う。
【0029】
＜＜ターンオフＳＷ試験について＞＞
ターンオフＳＷ試験では、スイッチング素子５のゲート電極に抵抗１５０を介して駆動信号（パルス信号）を印加したときの電流の変化や電圧の変化をモニタする。この際、スイッチング素子５をオンした後、スイッチング素子５がオフとなると、コイルＬ１→ダイオードＤ１→コイルＬ１の還流経路が形成される。そして、例えば、スイッチング素子５のターンオフ時に、逆起電圧が発生すると、コイルＬ１に流れていた電流の大半がその還流経路に流れることになり、コイルＬ１に蓄積されたエネルギーがコイルＬ１の抵抗成分（不図示）によって消費される。
ターンオフＳＷ試験では、スイッチング素子５のゲート電極に抵抗１５０を介して駆動信号（パルス信号）を印加したときの電流の変化や電圧の変化をモニタする。この際、スイッチング素子５をオンした後、スイッチング素子５がオフとなると、コイルＬ１→ダイオードＤ１→コイルＬ１の還流経路が形成される。そして、例えば、スイッチング素子５のターンオフ時に、逆起電圧が発生すると、コイルＬ１に流れていた電流の大半がその還流経路に流れることになり、コイルＬ１に蓄積されたエネルギーがコイルＬ１の抵抗成分（不図示）によって消費される。
【0030】
【0031】
時刻ｔ０でゲート－エミッタ間電圧（以下、電圧Ｖｇｅ）がスイッチング素子５の閾値（Ｖｔｈ）よりも高くなりスイッチング素子５がオンする。それとともに、コレクターエミッタ間電圧（以下、電圧Ｖｃｅ）はほぼ０となり、コレクタ電流（以下、電流Ｉｃ）が増加する。時刻ｔ１で、電圧Ｖｇｅが閾値（Ｖｔｈ）よりも低くなることでスイッチング素子５がオフとなる。また、時刻ｔ１で電流Ｉｃはピーク値Ｉｃｐとなり、それ以降低下していく。また、時刻ｔ１から電圧Ｖｃｅが急激に増加し、時刻ｔ２で最大になる。そして、時刻ｔ３で時刻ｔ０より前と同じ状態に戻る。このような波形の試験を行うことで、欠陥部に電流集中やラッチアップによってダメージを与えて、欠陥品等を選別することができる。
【0032】
ここで、ターンオフＳＷ試験において、特に重要な設定パラメータは、スイッチング素子５のゲート抵抗（ここでは抵抗１５０）の抵抗値と、パルス信号のパルス幅ＰＷ（スイッチング素子５をオンする期間）である。
【0033】
なお、ゲート抵抗の抵抗値の設定により、スイッチング素子５がオフした際の電圧Ｖｃｅの電圧変化率（単位時間当たりの電圧変化量：以下、ｄＶ／ｄｔ）を制御できる。また、パルス信号のパルス幅ＰＷの設定により、電流Ｉｃのピーク値Ｉｃｐを制御できる。
【0034】
＜ｄＶ／ｄｔについて＞
図３は、ゲート抵抗の抵抗値とｄＶ／ｄｔとの関係を説明するための図である。図３の横軸は抵抗値であり、縦軸はｄＶ／ｄｔである。また同図には、ｄＶ／ｄｔの仕様（規格）の下限値を破線で示している。なお「仕様の下限値」とは、スイッチング素子５に要求される性能（ここではｄＶ／ｄｔ）の最小値である。この値を下回ると、仕様を満たしていないことになる。
図３は、ゲート抵抗の抵抗値とｄＶ／ｄｔとの関係を説明するための図である。図３の横軸は抵抗値であり、縦軸はｄＶ／ｄｔである。また同図には、ｄＶ／ｄｔの仕様（規格）の下限値を破線で示している。なお「仕様の下限値」とは、スイッチング素子５に要求される性能（ここではｄＶ／ｄｔ）の最小値である。この値を下回ると、仕様を満たしていないことになる。
【0035】
図３に示すように、ｄＶ／ｄｔは、ゲート抵抗に対して負の相関があり、抵抗値が大きいほど、ｄＶ／ｄｔは小さくなる。
【0036】
また、図３には、ゲート抵抗の抵抗値をＲｃに設定したときのばらつきの範囲（抵抗値Ｒｃを中心とした範囲）が矢印で示されている。なお、ばらつきとしては抵抗１５０の製造ばらつき、スイッチング素子５の素子ごとのばらつき（製造要因のばらつき）、コンタクト状態などのばらつき（測定環境要因のばらつき）などがある。この範囲に対応するｄＶ／ｄｔが、仕様の下限値Ｄ０を下回らないように、抵抗値Ｒｃが設定される。
【0037】
具体的には、抵抗値Ｒｃは、矢印の範囲におけるｄＶ／ｄｔの最小値Ｄｓが、仕様の下限値Ｄ０を下回らないように設定される。すなわち、抵抗１５０の抵抗値Ｒｃは、ばらつきを考慮して、仕様の下限値Ｄ０に対応する抵抗値Ｒ０よりも十分小さくなるように設定される。
【0038】
また、図３には、抵抗値をＲｃに設定したときのｄＶ／ｄｔの分布状態（略楕円形状の範囲）が示されている。
【0039】
図４は、ｄＶ／ｄｔと破壊率との関係を説明するための図である。図４の横軸はｄＶ／ｄｔであり、縦軸は破壊率である。図に示すように、ｄＶ／ｄｔが大きいほど、破壊率が大きくなる。つまり、ｄＶ／ｄｔが大きいほど、スイッチング素子５が破壊しやすくなる。ここで、図３に示したように、ｄＶ／ｄｔが仕様の下限値Ｄ０を下回らないように、抵抗値には、はばらつきを考慮したマージンが設定されている。よって、ｄＶ／ｄｔが、例えばＤｃ～Ｄｂのように大きくなり、これにより、破壊率も大きくなるため過剰にスイッチング素子５が破壊してしまうおそれがある。
【0040】
＜ピーク値Ｉｃｐについて＞
図５は、駆動信号（パルス信号）のパルス幅ＰＷと、ピーク値Ｉｃｐとの関係を説明するための図である。図５の横軸はパルス幅ＰＷであり、縦軸はピーク値Ｉｃｐである。また同図には、ピーク値Ｉｃｐの仕様（規格）の下限値を破線で示している。
図５は、駆動信号（パルス信号）のパルス幅ＰＷと、ピーク値Ｉｃｐとの関係を説明するための図である。図５の横軸はパルス幅ＰＷであり、縦軸はピーク値Ｉｃｐである。また同図には、ピーク値Ｉｃｐの仕様（規格）の下限値を破線で示している。
【0041】
図５に示すように、ピーク値Ｉｃｐは、パルス幅ＰＷに対して正の相関があり、パルス幅ＰＷが大きい（期間が長い）ほど、ピーク値Ｉｃｐは大きくなる。
【0042】
また、図３と同様に、図５にはパルス幅ＰＷを期間Ｗｃとしたときのばらつきの範囲（期間Ｗｃを中心とした範囲）が矢印で示されている。この範囲に対応するピーク値Ｉｃｐが、仕様の下限値Ｐ０を下回らないように、パルス幅ＰＷの期間Ｗｃが設定される。
【0043】
具体的には、期間Ｗｃは、矢印の範囲のうちのピーク値Ｉｃｐの最小値Ｐｓが、仕様の下限値Ｐ０を下回らないように設定される。このように、パルス幅ＰＷの期間Ｗｃは、ばらつきを考慮して、仕様の下限値Ｐ０に対応する期間Ｗ０よりも十分長くなるように設定される。なお、パルス幅ＰＷの期間Ｗｃのばらつきは、例えば、制御回路１３０を構成する素子（不図示）のばらつきにより発生する。
【0044】
また、図５には、パルス幅ＰＷを期間Ｗｃに設定したときのピーク値Ｉｃｐの分布状態（略楕円形状の範囲）が示されている。
【0045】
図６は、ピーク値Ｉｃｐと破壊率との関係を説明するための図である。図６の横軸はピーク値Ｉｃｐであり、縦軸は破壊率である。図に示すように、ピーク値Ｉｃｐが大きいほど、破壊率が大きくなる。つまり、ピーク値Ｉｃｐが大きいほど、スイッチング素子５が破壊しやすくなる。ここで、図５に示したように、ピーク値Ｉｃｐについても仕様の下限値Ｐ０を下回らないように、パルス幅ＰＷには、ばらつきを考慮したマージンが設定されている。よって、ピーク値Ｉｃｐが、例えばＰｃ～Ｐｂのように大きくなり、これにより破壊率も大きくなるため、過剰にスイッチング素子５が破壊してしまうおそれがある。
【0046】
そこで、本実施形態では、スイッチング素子５が過剰に破壊されることを抑制し、破壊率の低減を図っている。
【0047】
＝＝＝＝＝本実施形態＝＝＝＝＝
図７は、本実施形態の試験装置１の構成を示す図である。本実施形態の試験装置１は、電源２、コイルＬ１、ダイオードＤ１、電流遮断用素子４、制御回路１３、可変抵抗１５、記憶回路１７、端子Ａ，Ｂ，Ｃ、を備え、スイッチング素子５を試験する装置である。また、試験装置１は、比較例と同様に、試験の際の電流値や電圧値をモニタすることにより、過電流等の異常の検出を行う検出回路（不図示）なども備えている。
図７は、本実施形態の試験装置１の構成を示す図である。本実施形態の試験装置１は、電源２、コイルＬ１、ダイオードＤ１、電流遮断用素子４、制御回路１３、可変抵抗１５、記憶回路１７、端子Ａ，Ｂ，Ｃ、を備え、スイッチング素子５を試験する装置である。また、試験装置１は、比較例と同様に、試験の際の電流値や電圧値をモニタすることにより、過電流等の異常の検出を行う検出回路（不図示）なども備えている。
【0048】
電源２、コイルＬ１、ダイオードＤ１、電流遮断用素子４、端子Ａ，Ｂ，Ｃは比較例と同じであるので、説明を省略する。なお、コイルＬ１は「インダクタ」に相当し、電源２の電源電圧ＶＣＣは、「所定電圧」に相当する。また、コイルＬ１と並列に電流回生用のダイオードＤ１が設けられている。
【0049】
スイッチング素子５は、試験対象の素子であり、電流遮断用素子４を介して、電源電圧ＶＣＣが印加されるコイルＬ１に直列接続されている。なお、スイッチング素子５のゲート電極は「制御電極」に相当し、コレクタ電極は「電源側電極」に相当し、エミッタ電極は「接地側電極」に相当する。
【0050】
本実施形態の制御回路１３は、スイッチング素子５及び電流遮断用素子４のオン、オフと、可変抵抗１５を制御する。電流遮断用素子４の制御については、比較例と同じなので、説明を省略する。
【0051】
本実施形態の制御回路１３は、スイッチング素子５に供給する駆動信号（パルス信号）のパルス幅ＰＷを変更可能である。また、制御回路１３は、可変抵抗１５のスイッチＳＷ１～ＳＷ６（後述）のオン、オフを制御することにより、可変抵抗１５の抵抗値を変更可能である。
【0052】
さらに、本実施形態の制御回路１３は、端子Ｂの電圧ＶＢと、端子Ｂに流れる電流（電流Ｉｃ）をモニタしており、ｄＶ／ｄｔ及びピーク値Ｉｃｐを取得可能である。そして、ターンオフＳＷ試験で取得した特性（ｄＶ／ｄｔ，ピーク値Ｉｃｐ）と、記憶回路１７に記憶された情報（後述）とを比較して、試験結果を判定する機能も有している。
【0053】
可変抵抗１５は、制御回路１３とスイッチング素子５のゲート電極（より具体的には端子Ａ）との間に設けられている。
【0054】
【0055】
スイッチＳＷ１は、抵抗Ｒ１と直列に接続されている。同様に、スイッチＳＷ２～ＳＷ６は、それぞれ、抵抗Ｒ２～Ｒ６と直列に接続されている。そして、直列接続された抵抗とスイッチの各組合せが並列に接続されている。
【0056】
制御回路１３は、スイッチＳＷ１～ＳＷ６を選択的にオンさせるための信号ＲＧを出力する。この信号ＲＧによって、スイッチＳＷ１～ＳＷ６が選択的にオンし、可変抵抗１５の抵抗値が設定される。なお、オンするスイッチは一つには限られず、複数でもよい。また、可変抵抗１５は、抵抗値を変更可能であればよく、その構成（抵抗の数や、接続方法）は、図８に示すものには限られない。
【0057】
記憶回路１７は、スイッチング素子５がオフした際の電圧ＶｃｅのｄＶ／ｄｔと、ゲート抵抗（ここでは可変抵抗１５）の抵抗値との関係（図３の実線）を示す情報（以下、電圧情報）を記憶する。電圧情報および電流情報は、製品毎に記憶してもよいし、試験する製品毎に書き換えてもよい。また記憶回路１７は、電流Ｉｃのピーク値Ｉｃｐと、スイッチング素子５をオンする際のパルス信号のパルス幅ＰＷとの関係（図５の実線）を示す情報（以下、電流情報）を記憶する。なお、電圧情報は「第１情報」に相当し、電流情報は「第２情報」に相当する。
【0058】
図９は、本実施形態の試験装置１によるターンオフＳＷ試験のフロー図である。また、図１０は、本実施形態における抵抗値とｄＶ／ｄｔの関係を示す図であり、図１１は、本実施形態におけるパルス幅とピーク値Ｉｃｐの関係を示す図である。
【0059】
本実施形態の制御回路１３は、記憶回路１７に記憶された電圧情報と電流情報に基づいて、ｄＶ／ｄｔ及びピーク値Ｉｃｐのセンターが、各仕様の下限値となるように、抵抗値とパルス幅ＰＷを設定する（Ｓ１０１）。
【0060】
例えば、制御回路１３は、図１０に示すように、可変抵抗１５の抵抗値を、ｄＶ／ｄｔの仕様の下限値Ｄ０に対応するＲ０に設定する。なお、ｄＶ／ｄｔの仕様は「第１仕様」に相当し、このとき設定される抵抗値Ｒ０は、「第１抵抗値」に相当する。
【0061】
また、制御回路１３は、図１１に示すように、パルス信号のパルス幅ＰＷを、ピーク値Ｉｃｐの仕様の下限値Ｐ０に対応する期間Ｗ０に設定する。なお、ピーク値Ｉｃｐの仕様は「第２仕様」に相当し、このとき設定される期間Ｗ０は「第１期間」に相当する。
【0062】
そして、制御回路１３は、１回目のターンオフＳＷ試験を実施し（Ｓ１０２）、ｄＶ／ｄｔ、ピーク値Ｉｃｐがそれぞれ仕様を満たしているかの判定を行う（Ｓ１０３）。この１回目のターンオフＳＷ試験で所得されるｄＶ／ｄｔは、「第１電圧変化率」に相当し、ピーク値Ｉｃｐは「第１ピーク値」に相当する。
【0063】
なお、本実施形態では、ばらつきを考慮したマージンが設定されていないため、例えば、図１０や図１１の斜線で示す部分では仕様の下限値を下回ることになり、仕様を満たしていない（ＮＧ）と判定される。一方、下限値よりも上側では仕様を満たしている（ＯＫ）と判定される。
【0064】
ｄＶ／ｄｔ、ピーク値Ｉｃｐの両方が判定ＯＫではない場合（Ｓ１０３でＮＯの場合）、制御回路１３は、１回目の試験結果と、記憶回路１７に記憶された情報（電圧情報、電流情報）に基づいて、可変抵抗１５の抵抗値と、パルス信号のパルス幅ＰＷの少なくとも一方の条件を再設定する（Ｓ１０４）。
【0065】
例えば、ｄＶ／ｄｔが下限値Ｄ０よりも低い場合、制御回路１３は、一回目の試験結果に応じて、可変抵抗１５の抵抗値をＲ０よりも小さく設定する。ここでは、ばらつきがあっても下限値Ｄ０を下回らない抵抗値Ｒｃ（図３参照）に設定する。なお、一回目の試験結果に応じて、可変抵抗１５の抵抗値を、例えばＲ０とＲｃの間に設定しても良い。このとき可変抵抗１５に設定される抵抗値（例えば、抵抗値Ｒｃ）は、「第２抵抗値」に相当する。
【0066】
同様に、ピーク値Ｉｃｐが下限値Ｐ０よりも低い場合、制御回路１３は、一回目の試験結果に応じて、パルス幅ＰＷの期間をＷ０よりも長く設定する。ここでは、ばらつきあっても下限値Ｐ０を下回らない期間Ｗｃ（図５参照）に設定する。なお、例えば、一回目の試験結果に応じて、パルス幅ＰＷを期間Ｗ０と期間Ｗｃの間に設定しても良い。なお、このとき設定されるパルス幅ＰＷの期間（例えば、期間Ｗｃ）は、「第２期間」に相当する。
【0067】
また、ｄＶ／ｄｔとピーク値Ｉｃｐの両方が下限値よりも低い場合は、可変抵抗１５の抵抗値と、パルス幅ＰＷの両方を上記と同様に設定する。
【0068】
そして、制御回路１３は、２回目のターンオフＳＷ試験を実施し（Ｓ１０５）、ｄＶ／ｄｔ、ピーク値Ｉｃｐがそれぞれ仕様を満たしているかの判定を行う（Ｓ１０６）。可変抵抗１５の抵抗値を変更した場合、２回目のターンオフＳＷ試験で取得されるｄＶ／ｄｔは「第２電圧変化率」に相当する。また、パルス幅ＰＷを変更した場合、２回目のターンオフＳＷ試験で取得されるピーク値Ｉｃｐは、「第２ピーク値」に相当する。
【0069】
なお、本実施形態において、２回目のターンオフＳＷ試験は、１回目の試験と同じ状態（測定環境）で行なわれる。具体的には、１回目の試験終了後、試験装置１のプローブやステージが、スイッチング素子５に接触した状態で保持される。そして、条件変更後、そのまま２回目の測定が実行される。これにより、２回目の試験を、１回目の試験と同じ測定環境、同じ素子で実施することができる。
【0070】
ステップＳ１０６で判定ＯＫ（Ｓ１０６でＹＥＳ）、及び前述したステップＳ１０３で判定ＯＫ（Ｓ１０３でＹＥＳ）の場合、制御回路１３は、スイッチング素子５を良品と判定する（Ｓ１０７）。
【0071】
一方、ステップＳ１０６で判定ＮＧ（Ｓ１０６でＮＯ）の場合、制御回路１３は、スイッチング素子５を不良品と判定する（Ｓ１０８）。
【0072】
このように、本実施形態では、１回目では、スイッチング素子５の仕様の下限値に対して適正な条件（抵抗値、パルス幅ＰＷ）を設定してターンオフＳＷ試験を行っている。そして、判定ＮＧのものについて、１回目の結果に応じて、条件を再設定して２回目の試験を行っている。これにより、スイッチング素子５に過剰なストレスを与えることを抑制できるので、破壊率の低減を図ることができる。
【0073】
なお、１回目の判定（ステップＳ１０３）を行わずに、１回目の試験結果に基づいて２回目の条件を設定して、２回目の試験を実施してもよい。
【0074】
スイッチング素子の製造工程において、本発明を適用する場合は、次のように行うことができる。
【0075】
まず、試験を行う製品に対応する電圧情報と電流情報に基づいて、抵抗値とパルス幅ＰＷを設定する（Ｓ１０１）。
【0076】
次に、複数のスイッチング素子に対し１回目のターンオフＳＷ試験を実施し（Ｓ１０２）、複数のスイッチング素子の各ｄＶ／ｄｔ、ピーク値Ｉｃｐがそれぞれ仕様を満たしているかの判定を行う（Ｓ０１３）。
【0077】
次に、ステップＳ１０３において、ｄＶ／ｄｔ、ピーク値Ｉｃｐの両方が判定ＯＫではないスイッチング素子各々について、１回目の試験結果と、記憶回路１７に記憶された情報（電圧情報、電流情報）に基づいて、可変抵抗１５の抵抗値と、パルス信号のパルス幅ＰＷを再設定する（Ｓ１０４）。
【0078】
次に、ステップＳ１０３において、判定ＯＫでないスイッチング素子各々について、ステップＳ１０４において設定された設定により２回目の試験を行い（Ｓ１０５）、個々のスイッチング素子に対し、ｄＶ／ｄｔ、ピーク値Ｉｃｐがそれぞれ仕様を満たしているかの判定を行う（Ｓ１０６）。
【0079】
次に、ステップＳ１０６で判定ＯＫ（Ｓ１０６でＹＥＳ）、及び前述したステップＳ１０３で判定ＯＫ（Ｓ１０３でＹＥＳ）のスイッチング素子を良品と判定し（Ｓ１０７）、一方、ステップＳ１０６で判定ＮＧ（Ｓ１０６でＮＯ）のスイッチング素子を不良品と判定し（Ｓ１０８）試験を終了する。
【0080】
＝＝＝＝＝まとめ＝＝＝＝＝
以上、本発明の一実施形態である試験装置１について説明した。試験装置１は、電源電圧ＶＣＣが印加されるコイルＬ１に直列接続されるスイッチング素子５を試験する試験装置である。試験装置１は、スイッチング素子５のゲート電極に接続される可変抵抗１５と、スイッチング素子５がオフした際のｄＶ／ｄｔと、可変抵抗１５の抵抗値と、の関係を示す電圧情報を記憶する記憶回路１７と、スイッチング素子５のオン、オフと、可変抵抗１５とを制御する制御回路１３と、を備えている。制御回路１３は、可変抵抗１５の抵抗値をＲ０に設定して、ｄＶ／ｄｔを取得し、そのｄＶ／ｄｔと、記憶回路１７に記憶された電圧情報と、に基づいて、可変抵抗１５の抵抗値をＲ０より小さい抵抗値（例えばＲｃ）に設定してｄＶ／ｄｔを取得する。そして取得したｄＶ／ｄｔがスイッチング素子５のｄＶ／ｄｔの仕様（第１仕様）を満たすか否かを判定する。これにより、比較例と比べて、スイッチング素子５の破壊率の低減を図ることができる。
以上、本発明の一実施形態である試験装置１について説明した。試験装置１は、電源電圧ＶＣＣが印加されるコイルＬ１に直列接続されるスイッチング素子５を試験する試験装置である。試験装置１は、スイッチング素子５のゲート電極に接続される可変抵抗１５と、スイッチング素子５がオフした際のｄＶ／ｄｔと、可変抵抗１５の抵抗値と、の関係を示す電圧情報を記憶する記憶回路１７と、スイッチング素子５のオン、オフと、可変抵抗１５とを制御する制御回路１３と、を備えている。制御回路１３は、可変抵抗１５の抵抗値をＲ０に設定して、ｄＶ／ｄｔを取得し、そのｄＶ／ｄｔと、記憶回路１７に記憶された電圧情報と、に基づいて、可変抵抗１５の抵抗値をＲ０より小さい抵抗値（例えばＲｃ）に設定してｄＶ／ｄｔを取得する。そして取得したｄＶ／ｄｔがスイッチング素子５のｄＶ／ｄｔの仕様（第１仕様）を満たすか否かを判定する。これにより、比較例と比べて、スイッチング素子５の破壊率の低減を図ることができる。
【0081】
また、制御回路１３は、可変抵抗１５の抵抗値がＲ０のときのｄＶ／ｄｔが、仕様を満たすか否かを判定し、仕様を満たさない場合に、可変抵抗１５を抵抗値Ｒ０よりも小さい抵抗値に設定する。これにより、１回目で仕様を満たす場合は、２回目の試験（１回目よりもストレスを与える試験）を実施しなくてもよい。よって破壊率の低減を図ることができる。
【0082】
また、制御回路１３は、ｄＶ／ｄｔが仕様の下限値Ｄ０となるように可変抵抗１５を抵抗値Ｒ０に設定する。これにより、１回目でＯＫと判定されやすくなる。
【0083】
また、記憶回路１７は、スイッチング素子５がオフした際にスイッチング素子５に流れる電流Ｉｃのピーク値Ｉｃｐと、スイッチング素子５をオンする際のパルス信号のパルス幅ＰＷと、の関係を示す電流情報を記憶している。そして、制御回路１３は、パルス幅ＰＷを期間Ｗ０に設定して、ピーク値Ｉｃｐを取得し、そのピーク値Ｉｃｐと、電流情報と、に基づいて、パルス幅ＰＷを期間Ｗ０よりも長い期間（例えばＷｃ）に設定してピーク値Ｉｃｐを取得し、そのピーク値Ｉｃｐが、スイッチング素子５のピーク値Ｉｃｐの仕様を満たすか否かを判定する。これにより、比較例と比べて、スイッチング素子５の破壊率の低減を図ることができる。
【0084】
また、制御回路１３は、パルス幅ＰＷの期間をＷ０に設定したときのピーク値Ｉｃｐが、仕様を満たすか否かを判定し、そのピーク値Ｉｃｐが仕様を満たさない場合に、パルス幅ＰＷを期間Ｗ０より長い期間に設定する。これにより、１回目で仕様を満たす場合は、２回目の試験（１回目よりもストレスを与える試験）を実施しなくてもよい。よって破壊率の低減を図ることができる。る。
【0085】
また、制御回路１３は、ピーク値Ｉｃｐが仕様の下限値となるように、パルス幅ＰＷの期間をＷ０に設定する。これにより、１回目でＯＫと判定されやすくなる。
【0086】
また、コイルＬ１と並列に電流回生用のダイオードＤ１が設けられている。これにより、スイッチング素子５がオフした時に、コイルＬ１に蓄積されたエネルギーの大半がコイルＬ１とダイオードＤ１との還流経路に流れる。これにより、コイルＬ１の抵抗成分によってエネルギーを消費させることができる。
【0087】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【0088】
１，１Ａ 試験装置
２ 電源
４ 電流遮断用素子
５ スイッチング素子
１３，１３０ 制御回路
１５ 可変抵抗
１７ 記憶回路
Ｌ１ コイル
Ｄ１ ダイオード
１５０，Ｒ１～Ｒ６ 抵抗
ＳＷ１～ＳＷ６ スイッチ
Ａ，Ｂ，Ｃ 端子
２ 電源
４ 電流遮断用素子
５ スイッチング素子
１３，１３０ 制御回路
１５ 可変抵抗
１７ 記憶回路
Ｌ１ コイル
Ｄ１ ダイオード
１５０，Ｒ１～Ｒ６ 抵抗
ＳＷ１～ＳＷ６ スイッチ
Ａ，Ｂ，Ｃ 端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】