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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024064393
(43)【公開日】2024-05-14
(54)【発明の名称】リセット装置および半導体装置
(51)【国際特許分類】
H03K 17/22 20060101AFI20240507BHJP
H03K 17/00 20060101ALI20240507BHJP
H03K 17/687 20060101ALI20240507BHJP
【ＦＩ】
H03K17/22 B
H03K17/22 E
H03K17/00 B
H03K17/687 A
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022172951
(22)【出願日】2022-10-28
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】張 艶争
(72)【発明者】
【氏名】宮沢 繁美
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX21
5J055AX57
5J055AX58
5J055AX64
5J055BX41
5J055DX01
5J055EY01
5J055EY10
5J055EY21
5J055EZ01
5J055GX01
5J055GX04
(57)【要約】
【課題】リセットの誤動作を防止する。
【解決手段】リセット装置１は、リセット入力信号発生回路１ａ、リセット素子１ｂおよび制御回路１ｃを有する。リセット入力信号発生回路１ａは、リセット入力信号Ａを発生する。リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ以上になる区間Ｔ１ａではリセット信号Ｂを出力する（Ｈレベルでリセット）。また、リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になる区間Ｔ２ａでは非リセット信号Ｃを出力する（Ｌレベルで非リセット）。制御回路１ｃは、装置駆動時に区間Ｔ１ａにおけるリセット入力信号Ａのレベルを高電位レベルから低電位レベルに変化させ、区間Ｔ２ａにおけるリセット入力信号Ａをプルダウンする。
【選択図】図１
【解決手段】リセット装置１は、リセット入力信号発生回路１ａ、リセット素子１ｂおよび制御回路１ｃを有する。リセット入力信号発生回路１ａは、リセット入力信号Ａを発生する。リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ以上になる区間Ｔ１ａではリセット信号Ｂを出力する（Ｈレベルでリセット）。また、リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になる区間Ｔ２ａでは非リセット信号Ｃを出力する（Ｌレベルで非リセット）。制御回路１ｃは、装置駆動時に区間Ｔ１ａにおけるリセット入力信号Ａのレベルを高電位レベルから低電位レベルに変化させ、区間Ｔ２ａにおけるリセット入力信号Ａをプルダウンする。
【選択図】図１
【特許請求の範囲】
【請求項1】
リセット入力信号を発生するリセット入力信号発生回路と、
前記リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、前記リセット入力信号のレベルが前記第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力するリセット素子と、
フィードバック端子を通じて前記リセット素子よりフィードバック信号を受けて、装置起動時に前記第１の区間における前記リセット入力信号のレベルを所定期間で前記第１のレベル帯から前記第２のレベル帯に変化させ、前記第２の区間における、前記リセット入力信号のレベルを前記第２のレベル帯に維持する制御回路と、
を有するリセット装置。
前記リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、前記リセット入力信号のレベルが前記第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力するリセット素子と、
フィードバック端子を通じて前記リセット素子よりフィードバック信号を受けて、装置起動時に前記第１の区間における前記リセット入力信号のレベルを所定期間で前記第１のレベル帯から前記第２のレベル帯に変化させ、前記第２の区間における、前記リセット入力信号のレベルを前記第２のレベル帯に維持する制御回路と、
を有するリセット装置。
【請求項2】
前記リセット入力信号発生回路はキャパシタであり、前記リセット素子は少なくとも１個のインバータ素子を有し、前記制御回路は前記リセット素子よりフィードバックされた信号をゲートに受ける少なくとも１個のトランジスタを有し、
前記リセット入力信号発生回路と前記制御回路は、第１の電圧を供給する第１端子と第２の電圧を供給する第２端子との間に直列に接続され、前記リセット素子は前記リセット入力信号発生回路と前記制御回路の接点を入力とする、
請求項１に記載のリセット装置。
前記リセット入力信号発生回路と前記制御回路は、第１の電圧を供給する第１端子と第２の電圧を供給する第２端子との間に直列に接続され、前記リセット素子は前記リセット入力信号発生回路と前記制御回路の接点を入力とする、
請求項１に記載のリセット装置。
【請求項3】
前記第１の電圧が電源電圧の場合は、前記第２の電圧は装置内部で生成される内部グランド電圧であり、前記第１の電圧が装置内部で生成される内部電源電圧の場合は、前記第２の電圧はグランド電圧である、請求項２に記載のリセット装置。
【請求項4】
前記第１のレベル帯は前記閾値レベル以上の高電位レベルであり、前記第２のレベル帯は前記閾値レベル未満の低電位レベルである、請求項３に記載のリセット装置。
【請求項5】
前記リセット素子は第１のインバータ素子と前記第１のインバータ素子の出力端子と入力端子が接続された第２のインバータ素子を含み、前記制御回路はトランジスタであって、
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
【請求項6】
前記トランジスタは、デプレッション型のＮチャネルＭＯＳトランジスタである、請求項５に記載のリセット装置。
【請求項7】
前記リセット素子は第１のインバータ素子と前記第１のインバータ素子の出力端子と入力端子が接続された第２のインバータ素子を含み、前記制御回路はトランジスタと抵抗を含み、
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子、前記抵抗の高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記抵抗の低電位端子、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子、前記抵抗の高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記抵抗の低電位端子、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
【請求項8】
前記抵抗は、デプレッション型のＮチャネルＭＯＳトランジスタであり、前記トランジスタは、エンハンスメント型のＮチャネルＭＯＳトランジスタである、請求項７に記載のリセット装置。
【請求項9】
前記第１のレベル帯は前記閾値レベル未満の低電位レベルであり、前記第２のレベル帯は前記閾値レベル以上の高電位レベルである、請求項３に記載のリセット装置。
【請求項10】
前記リセット素子はインバータ素子であり、前記制御回路は第１のトランジスタと第２のトランジスタを含み、
前記第１の電圧が、前記第１のトランジスタの高電位端子、前記第２のトランジスタの高電位端子および前記インバータ素子の高電位端子に対して印加され、
前記キャパシタの高電位端子は、前記トランジスタの低電位端子、抵抗の低電位端子および前記インバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記インバータ素子の出力端子に接続され、前記インバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記キャパシタの低電位端子および前記インバータ素子の低電位端子に印加され、
前記インバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項９に記載のリセット装置。
前記第１の電圧が、前記第１のトランジスタの高電位端子、前記第２のトランジスタの高電位端子および前記インバータ素子の高電位端子に対して印加され、
前記キャパシタの高電位端子は、前記トランジスタの低電位端子、抵抗の低電位端子および前記インバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記インバータ素子の出力端子に接続され、前記インバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記キャパシタの低電位端子および前記インバータ素子の低電位端子に印加され、
前記インバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項９に記載のリセット装置。
【請求項11】
前記抵抗は、デプレッション型のＮチャネルＭＯＳトランジスタであり、前記トランジスタは、エンハンスメント型のＰチャネルＭＯＳトランジスタである、請求項１０に記載のリセット装置。
【請求項12】
負荷に接続してスイッチングにより前記負荷を作動する出力スイッチと、
前記出力スイッチを駆動信号にもとづいてスイッチングする駆動回路と、
前記出力スイッチの異常状態を検出する異常検出回路と、
前記異常状態の検出時に前記出力スイッチを強制ターンオフさせる遮断回路と、
装置駆動用の制御信号の入力時に前記遮断回路による強制ターンオフの動作をリセット信号によってリセットする機能を有する請求項１から１１のいずれか一項に記載のリセット装置からなるリセット回路と、
を有する半導体装置。
前記出力スイッチを駆動信号にもとづいてスイッチングする駆動回路と、
前記出力スイッチの異常状態を検出する異常検出回路と、
前記異常状態の検出時に前記出力スイッチを強制ターンオフさせる遮断回路と、
装置駆動用の制御信号の入力時に前記遮断回路による強制ターンオフの動作をリセット信号によってリセットする機能を有する請求項１から１１のいずれか一項に記載のリセット装置からなるリセット回路と、
を有する半導体装置。
【請求項13】
前記遮断回路は、ラッチ回路と、オン時に前記駆動信号の前記出力スイッチへの入力を遮断し、オフ時に前記駆動信号の前記出力スイッチへの入力を非遮断にする遮断用スイッチとを有し、
前記ラッチ回路は、
前記異常状態が検出されて前記非リセット信号を受信している場合、前記遮断用スイッチをオンにして前記出力スイッチを強制ターンオフし、
前記異常状態が未検出で前記リセット信号を受信した場合、前記遮断用スイッチをオフにする、
請求項１２記載の半導体装置。
前記ラッチ回路は、
前記異常状態が検出されて前記非リセット信号を受信している場合、前記遮断用スイッチをオンにして前記出力スイッチを強制ターンオフし、
前記異常状態が未検出で前記リセット信号を受信した場合、前記遮断用スイッチをオフにする、
請求項１２記載の半導体装置。
【請求項14】
前記出力スイッチがハイサイドに位置する場合、前記制御信号の入力時に内部グランド電圧を出力する内部グランド回路をさらに備え、前記リセット回路は、前記内部グランド電圧が出力された場合の前記第１の区間で前記リセット信号を出力する、請求項１２記載の半導体装置。
【請求項15】
前記出力スイッチがローサイドに位置する場合、前記制御信号の入力時に内部電源電圧を出力する内部電源回路をさらに備え、前記リセット回路は、前記内部電源電圧が出力された場合の前記第１の区間で前記リセット信号を出力する、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、リセット装置および半導体装置に関する。
【背景技術】
【0002】
近年、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー出力スイッチ素子と、パワー出力スイッチ素子を駆動する駆動回路等を内蔵したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。
【0003】
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。
【0004】
一方、ＩＰＳの運用時には、マイコン等から出力される制御信号が入力される。ＩＰＳでは、制御信号が入力された際に安定した状態で起動するように、ＩＰＳ内部のリセット回路から出力されるリセット信号にもとづいて、ＩＰＳ内部の状態を初期化するためのリセットが行われる。
【0005】
関連技術として、電源回路で生成される電圧を監視して電圧の立ち上がりを検出すると、論理部をリセットするリセット信号を生成して、電源電圧の立ち上げ直後の意図しないハイレベル信号の出力を抑制する技術が提案されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－１１９６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のリセット回路によるリセット後は、リセット回路から出力されるリセット信号の出力レベルが固定レベルとなることで、ＩＰＳは通常動作を行う。一方、リセット後の通常動作区間において、例えば、短絡遮断等の他回路の作動によって、ＩＰＳの動作電圧が変動する場合がある。
【0008】
しかし、従来のリセット回路では、動作電圧の変動に追従して通常動作区間であってもリセット信号のレベルが固定されずに変動してしまい、リセットの誤動作が生じる可能性がある。通常動作区間においてＩＰＳに対して誤ったリセットが行われると、ＩＰＳ全体が誤動作してしまい、信頼性の低下を引き起こすという問題がある。
【0009】
１つの側面では、本発明は、動作電圧の変動が生じた場合でもリセットの誤動作の防止を図ったリセット装置および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、リセット装置が提供される。リセット装置は、リセット入力信号発生回路、リセット素子および制御回路を有する。リセット入力信号発生回路は、リセット入力信号を発生する。リセット素子は、リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、リセット入力信号のレベルが第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力する。制御回路は、フィードバック端子を通じてリセット素子よりフィードバック信号を受けて、装置起動時に第１の区間におけるリセット入力信号のレベルを所定期間で第１のレベル帯から第２のレベル帯に変化させ、第２の区間における、リセット入力信号のレベルを第２のレベル帯に維持する。
【0011】
また、上記課題を解決するために、半導体装置が提供される。半導体装置は、出力スイッチ、駆動回路、異常検出回路、遮断回路およびリセット回路を有する。出力スイッチは、負荷に接続してスイッチングにより負荷を作動する。駆動回路は、出力スイッチを駆動信号にもとづいてスイッチングする。異常検出回路は、出力スイッチの異常状態を検出する。遮断回路は、異常状態の検出時に出力スイッチを強制ターンオフさせる。リセット回路は、装置駆動用の制御信号の入力時に遮断回路による強制ターンオフの動作をリセット信号によってリセットする機能を持ち、リセット入力信号発生回路、リセット素子および制御回路を有する。リセット入力信号発生回路は、リセット入力信号を発生する。リセット素子は、リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、リセット入力信号のレベルが第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力する。制御回路は、フィードバック端子を通じてリセット素子よりフィードバック信号を受けて、装置起動時に第１の区間におけるリセット入力信号のレベルを所定期間で第１のレベル帯から第２のレベル帯に変化させ、第２の区間における、リセット入力信号のレベルを第２のレベル帯に維持する。
【発明の効果】
【0012】
１側面によれば、リセットの誤動作を防止することが可能になる。
【図面の簡単な説明】
【0013】
【図1】本発明のリセット装置を説明するための図である。
【図2】本発明のリセット装置を説明するための図である。
【図3】本発明の半導体装置の構成の一例を示す図である。
【図4】内部ＧＮＤ回路の構成の一例を示す図である。
【図5】リセット回路の構成の一例を示す図である。
【図6】リセット回路の構成の一例を示す図である。
【図7】リセット回路の動作のタイミングチャートを示す図である。
【図8】電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【図9】電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
【図10】リセット回路の構成の一例を示す図である。
【図11】リセット回路の動作のタイミングチャートを示す図である。
【図12】電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【図13】電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
【図14】本発明の半導体装置の構成の一例を示す図である。
【図15】内部電源回路の構成の一例を示す図である。
【図16】リセット回路の構成の一例を示す図である。
【図17】リセット回路の構成の一例を示す図である。
【図18】リセット回路の動作のタイミングチャートを示す図である。
【図19】電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【図20】電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
【図21】リセット回路の構成の一例を示す図である。
【図22】リセット回路の動作のタイミングチャートを示す図である。
【図23】電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【図24】電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
【発明を実施するための形態】
【0014】
以下、本実施の形態について図面を参照して説明する。
図１は本発明のリセット装置を説明するための図である。リセット装置１は、リセット入力信号発生回路１ａ、リセット素子１ｂおよび制御回路１ｃを有する。
図１は本発明のリセット装置を説明するための図である。リセット装置１は、リセット入力信号発生回路１ａ、リセット素子１ｂおよび制御回路１ｃを有する。
【0015】
リセット入力信号発生回路１ａは、リセット入力信号Ａを発生する。リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ以上になる区間Ｔ１ａ（第１の区間）ではリセット信号Ｂを出力する（Ｈレベルでリセット）。また、リセット素子１ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になる区間Ｔ２ａ（第２の区間）では非リセット信号Ｃを出力する（Ｌレベルで非リセット）。
【0016】
制御回路１ｃは、装置駆動時に区間Ｔ１ａにおけるリセット入力信号Ａのレベルを高電位レベル（第１のレベル帯）から低電位レベル（第２のレベル帯）に変化させ、フィードバック端子を介して、区間Ｔ２ａにおいてリセット素子１ｂよりフィードバックを受けて、リセット入力信号Ａをプルダウンして非リセット信号Ｃのレベルを固定する。
【0017】
このようなリセット装置１の構成により、区間Ｔ２ａの通常動作区間ではリセット入力信号Ａがプルダウンされる。このため、リセット装置１の動作電圧の変動（例えば、動作電圧のオーバシュート）が生じた場合でも、動作電圧の変動に追従するリセット入力信号Ａのレベルを閾値レベルＴｈ未満に抑えることができ、区間Ｔ２ａにおいて非リセット信号ＣがＨレベルになることを抑制できる（区間Ｔ２ａにおいてＨレベルパルスが出力されるようなことがなくＬレベル固定となる）。したがって、動作電圧の変動が生じた場合でもリセットの誤動作を防止することが可能になる。
【0018】
図２は本発明のリセット装置を説明するための図である。リセット装置２は、リセット入力信号発生回路２ａ、リセット素子２ｂおよび制御回路２ｃを有する。
リセット入力信号発生回路２ａは、リセット入力信号Ａを発生する。リセット素子２ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になる区間Ｔ１ｂ（第１の区間）ではリセット信号Ｂを出力する（Ｈレベルでリセット）。また、リセット素子２ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ以上になる区間Ｔ２ｂ（第２の区間）では非リセット信号Ｃを出力する（Ｌレベルで非リセット）。
リセット入力信号発生回路２ａは、リセット入力信号Ａを発生する。リセット素子２ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になる区間Ｔ１ｂ（第１の区間）ではリセット信号Ｂを出力する（Ｈレベルでリセット）。また、リセット素子２ｂは、リセット入力信号Ａのレベルが閾値レベルＴｈ以上になる区間Ｔ２ｂ（第２の区間）では非リセット信号Ｃを出力する（Ｌレベルで非リセット）。
【0019】
制御回路２ｃは、装置駆動時に区間Ｔ１ｂにおけるリセット入力信号Ａのレベルを低電位レベル（第１のレベル帯）から高電位レベル（第２のレベル帯）に変化させ、フィードバック端子を介して、区間Ｔ２ｂにおいてリセット素子２ｂよりフィードバックを受けて、リセット入力信号Ａをプルアップして非リセット信号Ｃのレベルを固定する。
【0020】
このようなリセット装置２の構成により、区間Ｔ２ｂの通常動作区間ではリセット入力信号Ａがプルアップされる。このため、リセット装置２の動作電圧の変動（例えば、動作電圧のアンダーシュート）が生じた場合でも、動作電圧の変動に追従するリセット入力信号Ａのレベルを閾値レベルＴｈ以上に保持することができ、区間Ｔ２ｂにおいて非リセット信号ＣがＨレベルになることを抑制できる（区間Ｔ２ｂにおいてＨレベルパルスが出力されるようなことがなくＬレベル固定となる）。したがって、動作電圧の変動が生じた場合でもリセットの誤動作を防止することが可能になる。
【0021】
＜半導体装置（ハイサイドＩＰＳ）の構成＞
図３は本発明の半導体装置の構成の一例を示す図である。半導体装置１０は、例えば、ハイサイドＩＰＳに適用される装置である。半導体装置１０は、入出力端子および電源端子として、入力端子ＩＮ０、出力端子ＯＵＴ、電源端子Ｖｉｎ、基準電圧端子Ｖｒを備える。
図３は本発明の半導体装置の構成の一例を示す図である。半導体装置１０は、例えば、ハイサイドＩＰＳに適用される装置である。半導体装置１０は、入出力端子および電源端子として、入力端子ＩＮ０、出力端子ＯＵＴ、電源端子Ｖｉｎ、基準電圧端子Ｖｒを備える。
【0022】
入力端子ＩＮ０は、制御信号源５（マイコン等）に接続されて、制御信号源５から出力される制御信号ＩＮが入力される。出力端子ＯＵＴは、負荷３の一端に接続される。負荷３は例えば、自動車等に広く使用されているソレノイドバルブ等の誘導性負荷である。
【0023】
電源端子Ｖｉｎは、電源４（バッテリ等）の正極端子に接続されて電源電圧Ｖｃｃが印加される。基準電圧端子Ｖｒは、電源４の負極端子および負荷３の他端に接続されて接地される（ＧＮＤに接続される）。
【0024】
また、半導体装置１０は、出力スイッチＭ１、内部ＧＮＤ回路１１、ゲート駆動回路（駆動回路）１２、異常検出回路１３、遮断回路１４、リセット回路１５および抵抗Ｒ１を備える。出力スイッチＭ１は、ハイサイド出力スイッチであって例えば、パワーＭＯＳＦＥＴである。遮断回路１４は、ラッチ回路として機能するＳＲ型フリップフロップ１４ａと、遮断用スイッチとして機能するＮチャネルＭＯＳＦＥＴであるＮＭＯＳトランジスタ１４ｂとを含む。
【0025】
電源端子Ｖｉｎは、出力スイッチＭ１のドレインに接続され、さらに、内部ＧＮＤ回路１１、ゲート駆動回路１２、異常検出回路１３、ＳＲ型フリップフロップ１４ａおよびリセット回路１５の電源端子にそれぞれ接続される。出力スイッチＭ１のゲートは、抵抗Ｒ１の一端およびＮＭＯＳトランジスタ１４ｂのドレインに接続される。
【0026】
抵抗Ｒ１の他端は、ゲート駆動回路１２の出力端子に接続され、ＮＭＯＳトランジスタ１４ｂのゲートは、ＳＲ型フリップフロップ１４ａの出力端子Ｑに接続される。出力スイッチＭ１のソースは、ＮＭＯＳトランジスタ１４ｂのソースおよび出力端子ＯＵＴに接続される。
【0027】
ここで、電源端子Ｖｉｎから供給される電源電圧Ｖｃｃは、内部ＧＮＤ回路１１、ゲート駆動回路１２、異常検出回路１３、リセット回路１５およびＳＲ型フリップフロップ１４ａのそれぞれに供給される。また、電源電圧Ｖｃｃは、出力スイッチＭ１のドレインに供給される。
【0028】
一方、基準電圧端子Ｖｒからの基準電圧（ＧＮＤ）は、内部ＧＮＤ回路１１に供給される。内部ＧＮＤ回路１１は、入力端子ＩＮ０に制御信号ＩＮが入力された場合、内部ＧＮＤ電圧（例えば、電源電圧Ｖｃｃ－５Ｖ）を生成して出力する。内部ＧＮＤ回路１１で生成された内部ＧＮＤ電圧（以下、内部ＧＮＤ）は、ゲート駆動回路１２、異常検出回路１３、リセット回路１５およびＳＲ型フリップフロップ１４ａのそれぞれの接地端子を介して供給される。
【0029】
ゲート駆動回路１２は、出力スイッチＭ１を駆動するためのゲート駆動信号ｇ１を生成し、抵抗Ｒ１を介して出力スイッチＭ１のゲートに出力する。異常検出回路１３は、出力スイッチＭ１に流れる電流やチップ温度等を監視し、監視結果にもとづいて、出力スイッチＭ１が破壊されないように、出力スイッチＭ１の過電流状態や過熱状態等の異常状態の検出を行う。
【0030】
遮断回路１４は、異常状態が検出された場合、出力スイッチＭ１をターンオフさせる遮断制御を行う。リセット回路１５は、内部ＧＮＤ回路１１で生成された内部ＧＮＤが供給される装置駆動時において、リセット信号を所定期間出力し、リセット信号によるリセット後は非リセット信号を出力する。
【0031】
＜半導体装置の動作＞
次に、半導体装置１０の動作として、初期運用時、運用中における異常状態の未検出時および運用中における異常状態の検出時の各動作について具体的に説明する。
次に、半導体装置１０の動作として、初期運用時、運用中における異常状態の未検出時および運用中における異常状態の検出時の各動作について具体的に説明する。
【0032】
（初期運用時）
電源電圧Ｖｃｃおよび基準電圧のＧＮＤが内部ＧＮＤ回路１１に供給される。そして、制御信号ＩＮが内部ＧＮＤ回路１１に入力されることで、内部ＧＮＤ回路１１から内部ＧＮＤが生成されて、上述のような各構成部に供給される。
電源電圧Ｖｃｃおよび基準電圧のＧＮＤが内部ＧＮＤ回路１１に供給される。そして、制御信号ＩＮが内部ＧＮＤ回路１１に入力されることで、内部ＧＮＤ回路１１から内部ＧＮＤが生成されて、上述のような各構成部に供給される。
【0033】
リセット回路１５は、内部ＧＮＤが供給されることで、Ｈレベルのリセット信号を所定期間出力する。また、異常検出回路１３は、初期運用時において異常状態が未検出である場合、異常状態未検出を示すＬレベルの検出信号ｄ１を出力する。
【0034】
ＳＲ型フリップフロップ１４ａにおいて、セット端子ＳにＬレベルの検出信号ｄ１が入力され、リセット端子ＲにＨレベルのリセット信号が入力されるので、（Ｓ、Ｒ）＝（０、１）の入力論理となって、出力端子ＱからＬレベル信号が出力される。
【0035】
このとき、ＮＭＯＳトランジスタ１４ｂのゲートにＬレベル信号が入力するので、ＮＭＯＳトランジスタ１４ｂはオフになる。したがって、ゲート駆動信号ｇ１の出力スイッチＭ１への入力は非遮断になるので、出力スイッチＭ１は、ゲート駆動信号ｇ１にもとづいて駆動する。
【0036】
（異常状態の未検出時）
異常検出回路１３は、異常状態が未検出であることを示すＬレベルの検出信号ｄ１を出力する。また、リセット回路１５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力する。
異常検出回路１３は、異常状態が未検出であることを示すＬレベルの検出信号ｄ１を出力する。また、リセット回路１５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力する。
【0037】
ＳＲ型フリップフロップ１４ａにおいて、セット端子ＳにＬレベルの検出信号ｄ１が入力され、リセット端子ＲにＬレベルの非リセット信号が入力されるので、（Ｓ、Ｒ）＝（０、０）の入力論理となる。（Ｓ、Ｒ）＝（０、０）のときは、入力論理が（０、０）に変化する前の状態の出力レベルが保持されるので、出力端子Ｑからは前の状態のＬレベル信号が出力される。したがって、ゲート駆動信号ｇ１の出力スイッチＭ１への入力は非遮断になるので、出力スイッチＭ１は、ゲート駆動信号ｇ１にもとづいて駆動する。
【0038】
（異常状態の検出時）
異常検出回路１３は、過電流状態または過熱状態等の異常状態を検出すると、Ｈレベルの検出信号ｄ１を出力する。また、リセット回路１５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力している。
異常検出回路１３は、過電流状態または過熱状態等の異常状態を検出すると、Ｈレベルの検出信号ｄ１を出力する。また、リセット回路１５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力している。
【0039】
ＳＲ型フリップフロップ１４ａにおいて、セット端子ＳにＨレベルの検出信号ｄ１が入力され、リセット端子ＲにＬレベルの非リセット信号が入力されるので、（Ｓ、Ｒ）＝（１、０）の入力論理となって、出力端子ＱからＨレベル信号が出力される。
【0040】
このとき、ＮＭＯＳトランジスタ１４ｂのゲートにＨレベル信号が入力するので、ＮＭＯＳトランジスタ１４ｂはオンする。したがって、ゲート駆動信号ｇ１の出力スイッチＭ１への入力が遮断されるので、出力スイッチＭ１は、強制ターンオフされる。
【0041】
＜内部ＧＮＤ回路の構成例＞
図４は内部ＧＮＤ回路の構成の一例を示す図である。内部ＧＮＤ回路１１は、ツェナーダイオードＤ１、ＰチャネルＭＯＳＦＥＴであるＰＭＯＳトランジスタ１１ａ、１１ｂ、ＮＭＯＳトランジスタ１１ｃ、１１ｄを含む。なお、ツェナーダイオードＤ１の降伏電圧Ｖｚは例えば、５Ｖである。また、ＮＭＯＳトランジスタ１１ｃは、デプレッション型のＮＭＯＳトランジスタである。
図４は内部ＧＮＤ回路の構成の一例を示す図である。内部ＧＮＤ回路１１は、ツェナーダイオードＤ１、ＰチャネルＭＯＳＦＥＴであるＰＭＯＳトランジスタ１１ａ、１１ｂ、ＮＭＯＳトランジスタ１１ｃ、１１ｄを含む。なお、ツェナーダイオードＤ１の降伏電圧Ｖｚは例えば、５Ｖである。また、ＮＭＯＳトランジスタ１１ｃは、デプレッション型のＮＭＯＳトランジスタである。
【0042】
ツェナーダイオードＤ１のカソードは、電源端子Ｖｉｎに接続され電源電圧Ｖｃｃが印加される。ツェナーダイオードＤ１のアノードは、ＰＭＯＳトランジスタ１１ａのソースに接続される。ＰＭＯＳトランジスタ１１ｂのソースからは、内部ＧＮＤが出力される。
【0043】
ＰＭＯＳトランジスタ１１ａのゲートは、ＰＭＯＳトランジスタ１１ｂのゲート、ＰＭＯＳトランジスタ１１ａのドレインおよびＮＭＯＳトランジスタ１１ｃのドレインに接続される。ＮＭＯＳトランジスタ１１ｃのゲートは、ＮＭＯＳトランジスタ１１ｃのソースおよびＮＭＯＳトランジスタ１１ｄのドレインに接続される。
【0044】
ＮＭＯＳトランジスタ１１ｄのゲートは、入力端子ＩＮ０に接続されて制御信号ＩＮが入力される。ＮＭＯＳトランジスタ１１ｄのソースは、ＰＭＯＳトランジスタ１１ｂのドレインおよび基準電圧端子Ｖｒに接続される。
【0045】
【0046】
図５はリセット回路の構成の一例を示す図である。リセット回路１５ａは、キャパシタＣ１１、ＮＭＯＳトランジスタｍ１１、インバータ素子ＩＣ１、ＩＣ２を含む。ＮＭＯＳトランジスタｍ１１は、デプレッション型のＮＭＯＳトランジスタである。
【0047】
電源電圧Ｖｃｃ（第１の電圧）は、キャパシタＣ１１の一端、インバータ素子ＩＣ１、ＩＣ２の電源端子に対して印加される。キャパシタＣ１１の他端は、ＮＭＯＳトランジスタｍ１１のドレインおよびインバータ素子ＩＣ１の入力端子に接続される。
【0048】
ＮＭＯＳトランジスタｍ１１のゲートは、インバータ素子ＩＣ１の出力端子およびインバータ素子ＩＣ２の入力端子に接続されて、インバータ素子ＩＣ１の出力信号のフィードバックを受ける。内部ＧＮＤ（第２の電圧）は、ＮＭＯＳトランジスタｍ１１のソースおよびインバータ素子ＩＣ１、ＩＣ２の接地端子に印加される。なお、インバータ素子ＩＣ１の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ２の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0049】
図６はリセット回路の構成の一例を示す図である。リセット回路１５ｂは、キャパシタＣ１２、抵抗Ｒ１２、ＮＭＯＳトランジスタｍ１３およびインバータ素子ＩＣ１、ＩＣ２を含む。ＮＭＯＳトランジスタｍ１３は、エンハンスメント型のＮＭＯＳトランジスタである。
【0050】
電源電圧Ｖｃｃ（第１の電圧）は、キャパシタＣ１２の一端およびインバータ素子ＩＣ１、ＩＣ２の電源端子に対して印加される。キャパシタＣ１２の他端は、抵抗Ｒ１２の高電位側端子、ＮＭＯＳトランジスタｍ１３のドレインおよびインバータ素子ＩＣ１の入力端子に接続される。
【0051】
ＮＭＯＳトランジスタｍ１３のゲートは、インバータ素子ＩＣ１の出力端子およびインバータ素子ＩＣ２の入力端子に接続されて、インバータ素子ＩＣ１の出力信号のフィードバックを受ける。内部ＧＮＤ（第２の電圧）は、抵抗Ｒ１２の低電位側端子、ＮＭＯＳトランジスタｍ１３のソースおよびインバータ素子ＩＣ１、ＩＣ２の接地端子に印加される。なお、インバータ素子ＩＣ１の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ２の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0052】
ここで抵抗Ｒ１２は、高電位側をドレイン、低電位側をゲートおよびソースに接続されたＮＭＯＳトランジスタであってよい。
＜リセット回路の動作＞
図７はリセット回路の動作のタイミングチャートを示す図である。図５、図６に示したリセット回路１５ａ、１５ｂの動作を示すタイミングチャートである。
＜リセット回路の動作＞
図７はリセット回路の動作のタイミングチャートを示す図である。図５、図６に示したリセット回路１５ａ、１５ｂの動作を示すタイミングチャートである。
【0053】
〔区間Ｔ０ａ〕制御信号ＩＮが未入力（Ｌレベル）のため、内部ＧＮＤ回路１１では内部ＧＮＤが生成されておらず、内部ＧＮＤ回路１１はＨレベル出力となる。このため、インバータ素子ＩＣ１、ＩＣ２には内部ＧＮＤが供給されておらず非駆動状態である。
【0054】
また、リセット回路１５ａにおいて、電源電圧ＶｃｃがキャパシタＣ１１に印加されている。ＮＭＯＳトランジスタｍ１１は、デプレッション型のＭＯＳトランジスタであるため、区間Ｔ０ａにおいて微小なドレイン電流が流れるので、キャパシタＣ１１には電荷が充電される。
【0055】
さらに、リセット回路１５ｂにおいて、電源電圧ＶｃｃがキャパシタＣ１２に印加され、キャパシタＣ１２には電荷が充電される。抵抗Ｒ１２がＮＭＯＳトランジスタの場合、ゲートがソースショートしたデプレッション型ＭＯＳＦＥＴなので、ゲート・ソース間の電圧がゼロでドレイン電流が流れるので、やはりキャパシタＣ１２には電荷が充電される。
【0056】
〔区間Ｔ１ａ（第１の区間）〕制御信号ＩＮが入力して、内部ＧＮＤ回路１１で内部ＧＮＤが生成されて、内部ＧＮＤ回路１１はＬレベル出力となる。このため、インバータ素子ＩＣ１、ＩＣ２に内部ＧＮＤが供給されて駆動状態になる。
【0057】
また、リセット回路１５ａにおいて、ＮＭＯＳトランジスタｍ１１のゲート・ソース間の電位差が大きくなってドレイン電流がより流れることになるので、キャパシタＣ１１に充電されていた電荷が放電して、リセット入力信号Ａのレベルが下降していく。
【0058】
リセット回路１５ｂにおいて、キャパシタＣ１２に充電されていた電荷が放電して、リセット入力信号Ａのレベルが下降していく。抵抗Ｒ１２がＮＭＯＳトランジスタの場合、そのゲート・ソース間の電位差が大きくなってドレイン電流がより流れることになるので、やはりキャパシタＣ１２に充電されていた電荷が放電して、リセット入力信号Ａのレベルが下降していく。
【0059】
なお、区間Ｔ１ａにおけるリセット入力信号Ａのレベルは、閾値レベルＴｈ以上であるため、インバータ素子ＩＣ１の出力はＬレベルであり、インバータ素子ＩＣ２の出力（リセット出力）はＨレベルである。すなわち、区間Ｔ１ａにおいて、リセット信号Ｂが出力される（Ｈレベルでリセット）。
【0060】
〔区間Ｔ２ａ（第２の区間）〕リセット入力信号Ａのレベルがさらに下降して閾値レベルＴｈ未満となる（なお、時定数が短くなるため下降の傾きは急峻になる）。このとき、インバータ素子ＩＣ１の出力はＨレベルであり、インバータ素子ＩＣ２の出力（リセット出力）はＬレベルである。すなわち、区間Ｔ２ａにおいて、非リセット信号Ｃが出力される（Ｌレベルで非リセット）。
【0061】
また、リセット回路１５ａにおいて、インバータ素子ＩＣ１の出力はＨレベルであるからＮＭＯＳトランジスタｍ１１がオンして、キャパシタＣ１１から電荷が引き抜かれた状態になる。したがって、インバータ素子ＩＣ１の入力であるリセット入力信号Ａはプルダウンされた状態になる。
【0062】
さらに、リセット回路１５ｂにおいて、インバータ素子ＩＣ１の出力はＨレベルでありＮＭＯＳトランジスタｍ１３がオンして、キャパシタＣ１２から電荷が引き抜かれた状態になる。したがって、インバータ素子ＩＣ１の入力であるリセット入力信号Ａはプルダウンされた状態になる。
【0063】
＜リセット回路の対策前・対策後の動作＞
図８は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
図８は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【0064】
〔波形Ｗ１ａ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
〔波形Ｗ２ａ〕電源電圧Ｖｃｃのオーバシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈを超えてしまう。
〔波形Ｗ２ａ〕電源電圧Ｖｃｃのオーバシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈを超えてしまう。
【0065】
〔波形Ｗ３ａ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈを超えてしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
【0066】
図９は電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
〔波形Ｗ１ｂ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
〔波形Ｗ１ｂ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
【0067】
〔波形Ｗ２ｂ〕リセット回路１５ａまたはリセット回路１５ｂの構成により、通常動作区間ではリセット入力信号Ａはプルダウンされた状態になる。このため、電源電圧Ｖｃｃのオーバシュートが生じた場合でも、オーバシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ未満に抑えられている。
【0068】
〔波形Ｗ３ｂ〕電源電圧Ｖｃｃのオーバシュートが生じた場合でも、リセット入力信号Ａのレベルが閾値レベルＴｈを超えることはないので、非リセット信号ＣはＬレベル固定が維持され、リセット誤動作が防止されている。
【0069】
【0070】
図１０はリセット回路の構成の一例を示す図である。リセット回路１５ｃは、キャパシタＣ１３、抵抗Ｒ１４、ＰＭＯＳトランジスタｍ１５、インバータ素子ＩＣ３を含む。ＰＭＯＳトランジスタｍ１５は、エンハンスメント型のＰＭＯＳトランジスタである。
【0071】
電源電圧Ｖｃｃ（第１の電圧）は、抵抗Ｒ１４の高電位側端子、ＰＭＯＳトランジスタｍ１５のソースおよびインバータ素子ＩＣ３の電源端子に対して印加される。キャパシタＣ１３の一端は、抵抗Ｒ１４の低電位側端子、ＰＭＯＳトランジスタｍ１５のドレインおよびインバータ素子ＩＣ３の入力端子に接続される。
【0072】
ＰＭＯＳトランジスタｍ１５のゲートは、インバータ素子ＩＣ３の出力端子に接続されて、インバータ素子ＩＣ３の出力信号のフィードバックを受ける。内部ＧＮＤ（第２の電圧）は、キャパシタＣ１３の他端およびインバータ素子ＩＣ３の接地端子に印加される。なお、インバータ素子ＩＣ３の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ３の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0073】
ここで抵抗Ｒ１４は、高電位側をドレイン、低電位側をゲートおよびソースに接続されたＮＭＯＳトランジスタであってよい。
図１１はリセット回路の動作のタイミングチャートを示す図である。図１０に示したリセット回路１５ｃの動作を示すタイミングチャートである。
図１１はリセット回路の動作のタイミングチャートを示す図である。図１０に示したリセット回路１５ｃの動作を示すタイミングチャートである。
【0074】
〔区間Ｔ０ｂ〕制御信号ＩＮが未入力（Ｌレベル）のため、内部ＧＮＤ回路１１では内部ＧＮＤが生成されておらず、内部ＧＮＤ回路１１はＨレベル出力となる。このため、インバータ素子ＩＣ３には内部ＧＮＤが供給されておらず非駆動状態である。
【0075】
キャパシタＣ１３には電荷が充電される。抵抗Ｒ１４がＮＭＯＳトランジスタの場合、ゲートがソースショートしたデプレッション型ＭＯＳＦＥＴなので、ゲート・ソース間の電圧がゼロで所定のドレイン電流が流れることにより、やはりキャパシタＣ１３には電荷が充電される。ＰＭＯＳトランジスタｍ１５は、ゲートが閾値電圧に達しないためオフ状態になる。
【0076】
〔区間Ｔ１ｂ（第１の区間）〕制御信号ＩＮが入力して、内部ＧＮＤ回路１１で内部ＧＮＤが生成されて、内部ＧＮＤ回路１１はＬレベル出力となる。このため、インバータ素子ＩＣ３に内部ＧＮＤが供給されて駆動状態になる。また、キャパシタＣ１３にも内部ＧＮＤが供給されるので、キャパシタＣ１３に充電されていた電荷が放電する。
【0077】
このとき、リセット入力信号Ａのレベルが閾値レベルＴｈ未満に一旦下降するが、抵抗Ｒ１４に流れる電流によってキャパシタＣ１３には再び電荷が充電されていき、リセット信号Ａのレベルは上昇していく。抵抗Ｒ１４がＮＭＯＳトランジスタの場合、そのゲートおよびソースから流れる電流によって、やはりキャパシタＣ１３には再び電荷が充電されていき、リセット入力信号Ａのレベルは上昇していく。
【0078】
区間Ｔ１ｂではリセット入力信号Ａのレベルが閾値レベルＴｈ未満にあるので、インバータ素子ＩＣ３からＨレベルのリセット信号Ｂが出力される（Ｈレベルでリセット）。なお、ＰＭＯＳトランジスタｍ１５は、オフ状態である。
【0079】
〔区間Ｔ２ｂ（第２の区間）〕リセット入力信号Ａのレベルが閾値レベルＴｈ以上になると、インバータ素子ＩＣ３からＬレベルの非リセット信号Ｃが出力される。このとき、ＰＭＯＳトランジスタｍ１５のゲートが閾値電圧に達して、ゲート電位はソース電位よりも低くなるのでオンする。ＰＭＯＳトランジスタｍ１５がオンすることで、キャパシタＣ１３に電荷が蓄積される状態が維持されることになり、リセット入力信号Ａがプルアップされた状態になる。
【0080】
図１２は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
〔波形Ｗ１ｃ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
〔波形Ｗ１ｃ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
【0081】
〔波形Ｗ２ｃ〕電源電圧Ｖｃｃのアンダーシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈより下がってしまう。
〔波形Ｗ３ｃ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈより下がってしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
〔波形Ｗ３ｃ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈより下がってしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
【0082】
図１３は電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
〔波形Ｗ１ｄ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
〔波形Ｗ１ｄ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
【0083】
〔波形Ｗ２ｄ〕リセット回路１５ｃの構成により、通常動作区間ではリセット入力信号Ａはプルアップされた状態になる。このため、電源電圧Ｖｃｃのアンダーシュートが生じた場合でも、アンダーシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ以上に保持されている。
【0084】
〔波形Ｗ３ｄ〕電源電圧Ｖｃｃのアンダーシュートが生じた場合でも、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になることはないので、非リセット信号ＣはＬレベル固定が維持され、リセット誤動作が防止されている。
【0085】
＜半導体装置（ローサイドＩＰＳ）の構成＞
図１４は本発明の半導体装置の構成の一例を示す図である。半導体装置２０は、例えば、ローサイドＩＰＳに適用される装置である。半導体装置２０は、入出力端子および電源端子として、入力端子ＩＮ０、出力端子ＯＵＴ、電源端子Ｖｉｎ、基準電圧端子Ｖｒを備える。
図１４は本発明の半導体装置の構成の一例を示す図である。半導体装置２０は、例えば、ローサイドＩＰＳに適用される装置である。半導体装置２０は、入出力端子および電源端子として、入力端子ＩＮ０、出力端子ＯＵＴ、電源端子Ｖｉｎ、基準電圧端子Ｖｒを備える。
【0086】
入力端子ＩＮ０は、制御信号源５に接続されて、制御信号源５から出力される制御信号ＩＮが入力される。出力端子ＯＵＴは、負荷３の一端に接続される。電源端子Ｖｉｎは、電源４の正極端子および負荷３の他端に接続されて電源電圧Ｖｃｃが印加される。基準電圧端子Ｖｒは、電源４の負極端子に接続されて接地される（ＧＮＤに接続される）。
【0087】
また、半導体装置２０は、出力スイッチＭ２、内部電源回路２１、ゲート駆動回路２２、異常検出回路２３、遮断回路２４、リセット回路２５および抵抗Ｒ２を備える。出力スイッチＭ２は、ローサイド出力スイッチであって例えば、パワーＭＯＳＦＥＴである。遮断回路２４は、ラッチ回路として機能するＳＲ型フリップフロップ２４ａと、遮断用スイッチとして機能するＮＭＯＳトランジスタ２４ｂとを含む。
【0088】
基準電圧端子Ｖｒは、出力スイッチＭ２のソースに接続され、さらに、内部電源回路２１、ゲート駆動回路２２、異常検出回路２３、ＳＲ型フリップフロップ２４ａおよびリセット回路２５の接地端子にそれぞれ接続される。出力スイッチＭ２のゲートは、抵抗Ｒ２の一端およびＮＭＯＳトランジスタ２４ｂのドレインに接続される。
【0089】
抵抗Ｒ２の他端は、ゲート駆動回路２２の出力端子に接続され、ＮＭＯＳトランジスタ２４ｂのゲートは、ＳＲ型フリップフロップ２４ａの出力端子Ｑに接続される。出力スイッチＭ２のドレインは、出力端子ＯＵＴに接続される。
【0090】
ここで、基準電圧端子Ｖｒから供給される基準電圧（ＧＮＤ）は、内部電源回路２１、ゲート駆動回路２２、異常検出回路２３、リセット回路２５およびＳＲ型フリップフロップ２４ａのそれぞれに供給される。また、基準電圧（ＧＮＤ）は、出力スイッチＭ２のソースに供給される。
【0091】
一方、電源端子Ｖｉｎからの電源電圧Ｖｃｃは、内部電源回路２１に供給される。内部電源回路２１は、入力端子ＩＮ０に制御信号ＩＮが入力された場合、内部電源電圧（例えば、５Ｖ）を生成して出力する。内部電源回路２１で生成された内部電源電圧（以下、内部電源Ｖａ）は、ゲート駆動回路２２、異常検出回路２３、リセット回路２５およびＳＲ型フリップフロップ２４ａのそれぞれの電源端子を介して供給される。
【0092】
ゲート駆動回路２２は、出力スイッチＭ２を駆動するためのゲート駆動信号ｇ２を生成し、抵抗Ｒ２を介して出力スイッチＭ２のゲートに出力する。異常検出回路２３は、出力スイッチＭ２に流れる電流やチップ温度等を監視し、監視結果にもとづいて、出力スイッチＭ２が破壊されないように、出力スイッチＭ２の過電流状態や過熱状態等の異常状態の検出を行う。
【0093】
遮断回路２４は、異常状態が検出された場合、出力スイッチＭ２をターンオフさせる遮断制御を行う。リセット回路２５は、内部電源回路２１で生成された内部電源Ｖａが供給されると、リセット信号を所定期間出力し、リセット信号によるリセット後は非リセット信号を出力する。
【0094】
＜半導体装置の動作＞
次に、半導体装置２０の動作として、初期運用時、運用中における異常状態の未検出時および運用中における異常状態の検出時の各動作について具体的に説明する。
次に、半導体装置２０の動作として、初期運用時、運用中における異常状態の未検出時および運用中における異常状態の検出時の各動作について具体的に説明する。
【0095】
（初期運用時）
電源電圧Ｖｃｃおよび基準電圧のＧＮＤが内部電源回路２１に供給される。そして、制御信号ＩＮが内部電源回路２１に入力されることで、内部電源回路２１から内部電源Ｖａが生成されて、上述のような各構成部に供給される。
電源電圧Ｖｃｃおよび基準電圧のＧＮＤが内部電源回路２１に供給される。そして、制御信号ＩＮが内部電源回路２１に入力されることで、内部電源回路２１から内部電源Ｖａが生成されて、上述のような各構成部に供給される。
【0096】
リセット回路２５は、内部電源Ｖａが供給されることで、Ｈレベルのリセット信号を所定期間出力する。また、異常検出回路２３は、初期運用時において異常状態が未検出である場合、異常状態未検出を示すＬレベルの検出信号ｄ２を出力する。
【0097】
ＳＲ型フリップフロップ２４ａにおいて、セット端子ＳにＬレベルの検出信号ｄ２が入力され、リセット端子ＲにＨレベルのリセット信号が入力されるので、（Ｓ、Ｒ）＝（０、１）の入力論理となって、出力端子ＱからＬレベル信号が出力される。
【0098】
このとき、ＮＭＯＳトランジスタ２４ｂのゲートにＬレベル信号が入力するので、ＮＭＯＳトランジスタ２４ｂはオフになる。したがって、ゲート駆動信号ｇ２の出力スイッチＭ２への入力は非遮断になるので、出力スイッチＭ２は、ゲート駆動信号ｇ２にもとづいて駆動する。
【0099】
（異常状態の未検出時）
異常検出回路２３は、異常状態が未検出であることを示すＬレベルの検出信号ｄ２を出力する。また、リセット回路２５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力する。
異常検出回路２３は、異常状態が未検出であることを示すＬレベルの検出信号ｄ２を出力する。また、リセット回路２５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力する。
【0100】
ＳＲ型フリップフロップ２４ａにおいて、セット端子ＳにＬレベルの検出信号ｄ２が入力され、リセット端子ＲにＬレベルの非リセット信号が入力されるので、（Ｓ、Ｒ）＝（０、０）の入力論理となる。（Ｓ、Ｒ）＝（０、０）のときは、入力論理が（０、０）に変化する前の状態の出力レベルが保持されるので、出力端子Ｑからは前の状態のＬレベル信号が出力される。したがって、ゲート駆動信号ｇ２の出力スイッチＭ２への入力は非遮断になるので、出力スイッチＭ２は、ゲート駆動信号ｇ２にもとづいて駆動する。
【0101】
（異常状態の検出時）
異常検出回路２３は、過電流状態または過熱状態等の異常状態を検出すると、Ｈレベルの検出信号ｄ２を出力する。また、リセット回路２５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力している。
異常検出回路２３は、過電流状態または過熱状態等の異常状態を検出すると、Ｈレベルの検出信号ｄ２を出力する。また、リセット回路２５は、初期運用時におけるリセット動作後は、Ｌレベルの非リセット信号を出力している。
【0102】
ＳＲ型フリップフロップ２４ａにおいて、セット端子ＳにＨレベルの検出信号ｄ２が入力され、リセット端子ＲにＬレベルの非リセット信号が入力されるので、（Ｓ、Ｒ）＝（１、０）の入力論理となって、出力端子ＱからＨレベル信号が出力される。
【0103】
このとき、ＮＭＯＳトランジスタ２４ｂのゲートにＨレベル信号が入力するので、ＮＭＯＳトランジスタ２４ｂはオンする。したがって、ゲート駆動信号ｇ２の出力スイッチＭ２への入力が遮断されるので、出力スイッチＭ２は、強制ターンオフされる。
【0104】
＜内部電源回路の構成例＞
図１５は内部電源回路の構成の一例を示す図である。内部電源回路２１は、ツェナーダイオードＤ２、インバータ素子ＩＣ０、ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂ、２１ｃ、２１ｄを含む。なお、ツェナーダイオードＤ２の降伏電圧Ｖｚは例えば、５Ｖである。また、ＮＭＯＳトランジスタ２１ｂは、デプレッション型のＮＭＯＳトランジスタである。
図１５は内部電源回路の構成の一例を示す図である。内部電源回路２１は、ツェナーダイオードＤ２、インバータ素子ＩＣ０、ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂ、２１ｃ、２１ｄを含む。なお、ツェナーダイオードＤ２の降伏電圧Ｖｚは例えば、５Ｖである。また、ＮＭＯＳトランジスタ２１ｂは、デプレッション型のＮＭＯＳトランジスタである。
【0105】
インバータ素子ＩＣ０の入力端子は、入力端子ＩＮ０に接続されて制御信号ＩＮが入力される。電源端子Ｖｉｎは、インバータ素子ＩＣ０の電源端子およびＰＭＯＳトランジスタ２１ａのソースに接続されて電源電圧Ｖｃｃが印加される。
【0106】
インバータ素子ＩＣ０の出力端子は、ＰＭＯＳトランジスタ２１ａのゲートに接続され、ＰＭＯＳトランジスタ２１ａのドレインは、ＮＭＯＳトランジスタ２１ｂのドレインに接続される。
【0107】
ＮＭＯＳトランジスタ２１ｂのゲートは、ＮＭＯＳトランジスタ２１ｂのソース、ＮＭＯＳトランジスタ２１ｃのドレイン、ＮＭＯＳトランジスタ２１ｃのゲートおよびＮＭＯＳトランジスタ２１ｄのゲートに接続される。
【0108】
ＮＭＯＳトランジスタ２１ｃのソースは、ツェナーダイオードＤ２のカソードに接続され、ＮＭＯＳトランジスタ２１ｄのソースから内部電源Ｖａが出力される。基準電圧端子Ｖｒは、ツェナーダイオードＤ２のアノードおよびインバータ素子ＩＣ０の接地端子に接続される。
【0109】
【0110】
図１６はリセット回路の構成の一例を示す図である。リセット回路２５ａは、キャパシタＣ２１、ＮＭＯＳトランジスタｍ２１、インバータ素子ＩＣ１１、ＩＣ１２を含む。ＮＭＯＳトランジスタｍ２１は、デプレッション型のＮＭＯＳトランジスタである。
【0111】
内部電源Ｖａ（第１の電圧）は、キャパシタＣ２１の一端、インバータ素子ＩＣ１１、ＩＣ１２の電源端子に対して印加される。キャパシタＣ２１の他端は、ＮＭＯＳトランジスタｍ２１のドレインおよびインバータ素子ＩＣ１１の入力端子に接続される。
【0112】
ＮＭＯＳトランジスタｍ２１のゲートは、インバータ素子ＩＣ１１の出力端子およびインバータ素子ＩＣ１２の入力端子に接続され、インバータ素子ＩＣ１１の出力信号のフィードバックを受ける。基準電圧であるＧＮＤ（第２の電圧）は、ＮＭＯＳトランジスタｍ２１のソースおよびインバータ素子ＩＣ１１、ＩＣ１２の接地端子に印加される。なお、インバータ素子ＩＣ１１の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ１２の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0113】
図１７はリセット回路の構成の一例を示す図である。リセット回路２５ｂは、キャパシタＣ２２、抵抗Ｒ２２、ＮＭＯＳトランジスタｍ２３およびインバータ素子ＩＣ１１、ＩＣ１２を含む。ＮＭＯＳトランジスタｍ２３は、エンハンスメント型のＮＭＯＳトランジスタである。
【0114】
内部電源Ｖａ（第１の電圧）は、キャパシタＣ２２の一端およびインバータ素子ＩＣ１１、ＩＣ１２の電源端子に対して印加される。キャパシタＣ２２の他端は、抵抗Ｒ２２の高電位側端子、ＮＭＯＳトランジスタｍ２３のドレインおよびインバータ素子ＩＣ１１の入力端子に接続される。
【0115】
ＮＭＯＳトランジスタｍ２３のゲートは、インバータ素子ＩＣ１１の出力端子およびインバータ素子ＩＣ１２の入力端子に接続され、インバータ素子ＩＣ１１の出力信号のフィードバックを受ける。基準電圧であるＧＮＤ（第２の電圧）は、抵抗Ｒ２２の低電位側、ＮＭＯＳトランジスタｍ２３のソースおよびインバータ素子ＩＣ１１、ＩＣ１２の接地端子に印加される。なお、インバータ素子ＩＣ１１の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ１２の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0116】
ここで抵抗Ｒ２２は、高電位側をドレイン、低電位側をゲートおよびソースに接続されたＮＭＯＳトランジスタであってよい。
＜リセット回路の動作＞
図１８はリセット回路の動作のタイミングチャートを示す図である。図１６、図１７に示したリセット回路２５ａ、２５ｂの動作を示すタイミングチャートである。
＜リセット回路の動作＞
図１８はリセット回路の動作のタイミングチャートを示す図である。図１６、図１７に示したリセット回路２５ａ、２５ｂの動作を示すタイミングチャートである。
【0117】
〔区間Ｔ１０ａ〕制御信号ＩＮが未入力（Ｌレベル）のため、内部電源回路２１では内部電源Ｖａが生成されておらず、内部電源回路２１はＬレベル出力となる。このため、インバータ素子ＩＣ１１、ＩＣ１２には内部電源Ｖａが供給されておらず非駆動状態である。また、リセット回路２５ａのキャパシタＣ２１およびリセット回路２５ｂのキャパシタＣ２２には電荷が蓄積されていない状態である。
【0118】
〔区間Ｔ１１ａ（第１の区間）〕制御信号ＩＮが入力して、内部電源回路２１で内部電源Ｖａが生成されて、内部電源回路２１はＨレベル出力となる。このため、インバータ素子ＩＣ１１、ＩＣ１２に内部電源Ｖａが供給されて駆動状態になる。
【0119】
リセット回路２５ａにおいて、内部電源ＶａがキャパシタＣ２１に印加される。ＮＭＯＳトランジスタｍ２１は、デプレッション型のＭＯＳトランジスタであるため、内部電源Ｖａの立ち上げ時には微小なドレイン電流が流れるので、キャパシタＣ２１には電荷が充電される。その後、ＮＭＯＳトランジスタｍ２１のゲート・ソース間の電位差が大きくなってドレイン電流がより流れることになるので、キャパシタＣ２１に充電されていた電荷が放電して、リセット入力信号Ａのレベルが下降していく。
【0120】
リセット回路２５ｂにおいて、内部電源ＶａがキャパシタＣ２２に印加されキャパシタＣ２２には電荷が充電され、その後キャパシタＣ２２に充電されていた電荷が放電して、リセット入力信号Ａのレベルが低下していく。抵抗Ｒ２２がＮＭＯＳトランジスタの場合、デプレッション型のＭＯＳトランジスタであるため、内部電源Ｖａの立ち上げ時には微小なドレイン電流が流れるので、やはりキャパシタＣ２２には電荷が充電される。その後、ＮＭＯＳトランジスタである抵抗のゲート・ソース間の電位差が大きくなってドレイン電流がより流れることになるので、キャパシタＣ２２に充電されていた電荷が放電して、リセット入力信号Ａのレベルが下降していく。
【0121】
なお、区間Ｔ１１ａにおけるリセット入力信号Ａのレベルは、閾値レベルＴｈ以上であるため、インバータ素子ＩＣ１１の出力はＬレベルであり、インバータ素子ＩＣ１２の出力（リセット出力）はＨレベルである。すなわち、区間Ｔ１１ａにおいて、リセット信号Ｂが出力される（Ｈレベルでリセット）。
【0122】
〔区間Ｔ１２ａ（第２の区間）〕リセット入力信号Ａのレベルがさらに下降して閾値レベルＴｈ未満となる。このとき、インバータ素子ＩＣ１１の出力はＨレベルであり、インバータ素子ＩＣ１２の出力（リセット出力）はＬレベルである。すなわち、区間Ｔ１２ａにおいて、非リセット信号Ｃが出力される（Ｌレベルで非リセット）。
【0123】
また、リセット回路２５ａにおいて、インバータ素子ＩＣ１１の出力はＨレベルであるからＮＭＯＳトランジスタｍ２１がオンして、キャパシタＣ２１から電荷が引き抜かれた状態になる。したがって、インバータ素子ＩＣ１１の入力であるリセット入力信号Ａはプルダウンされた状態になる。
【0124】
さらに、リセット回路２５ｂにおいて、インバータ素子ＩＣ１１の出力はＨレベルでありＮＭＯＳトランジスタｍ２３がオンして、キャパシタＣ２２から電荷が引き抜かれた状態になる。したがって、インバータ素子ＩＣ１１の入力であるリセット入力信号Ａはプルダウンされた状態になる。
【0125】
＜リセット回路の対策前・対策後の動作＞
図１９は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
図１９は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
【0126】
〔波形Ｗ１ｃ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
〔波形Ｗ２ｃ〕内部電源Ｖａが変動してオーバシュートが生じる。
〔波形Ｗ２ｃ〕内部電源Ｖａが変動してオーバシュートが生じる。
【0127】
〔波形Ｗ３ｃ〕内部電源Ｖａのオーバシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈを超えてしまう。
〔波形Ｗ４ｃ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈを超えてしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
〔波形Ｗ４ｃ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈを超えてしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
【0128】
図２０は電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
〔波形Ｗ１ｄ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
〔波形Ｗ１ｄ〕通常動作区間において、電源電圧Ｖｃｃが変動してオーバシュートが生じたとする。
【0129】
〔波形Ｗ２ｄ〕内部電源Ｖａが変動してオーバシュートが生じる。
〔波形Ｗ３ｄ〕リセット回路２５ａまたはリセット回路２５ｂの構成により、通常動作区間ではリセット入力信号Ａはプルダウンされた状態になる。このため、電源電圧Ｖｃｃおよび内部電源Ｖａのオーバシュートが生じた場合でも、オーバシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ未満に抑えられている。
〔波形Ｗ３ｄ〕リセット回路２５ａまたはリセット回路２５ｂの構成により、通常動作区間ではリセット入力信号Ａはプルダウンされた状態になる。このため、電源電圧Ｖｃｃおよび内部電源Ｖａのオーバシュートが生じた場合でも、オーバシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ未満に抑えられている。
【0130】
〔波形Ｗ４ｄ〕電源電圧Ｖｃｃおよび内部電源Ｖａのオーバシュートが生じた場合でも、リセット入力信号Ａのレベルが閾値レベルＴｈを超えることはないので、非リセット信号ＣはＬレベル固定が維持され、リセット誤動作が防止されている。
【0131】
【0132】
図２１はリセット回路の構成の一例を示す図である。リセット回路２５ｃは、キャパシタＣ２３、抵抗Ｒ２４、ＰＭＯＳトランジスタｍ２５、インバータ素子ＩＣ１３を含む。ＰＭＯＳトランジスタｍ２５は、エンハンスメント型のＰＭＯＳトランジスタである。
【0133】
内部電源Ｖａ（第１の電圧）は、抵抗Ｒ２４の高電位側端子、ＰＭＯＳトランジスタｍ２５のソースおよびインバータ素子ＩＣ１３の電源端子に対して印加される。キャパシタＣ２３の一端は、抵抗Ｒ２４の低電位側端子、ＰＭＯＳトランジスタｍ２５のドレインおよびインバータ素子ＩＣ１３の入力端子に接続される。
【0134】
ＰＭＯＳトランジスタｍ２５のゲートは、インバータ素子ＩＣ１３の出力端子に接続され、インバータ素子ＩＣ１３の出力信号のフィードバックを受ける。基準電圧であるＧＮＤ（第２の電圧）は、キャパシタＣ２３の他端およびインバータ素子ＩＣ１３の接地端子に印加される。なお、インバータ素子ＩＣ１３の入力端子にリセット入力信号Ａが入力され、インバータ素子ＩＣ１３の出力端子からリセット信号Ｂまたは非リセット信号Ｃが出力される。
【0135】
ここで抵抗Ｒ２４は、高電位側をドレイン、低電位側をゲートおよびソースに接続されたＮＭＯＳトランジスタであってよい。
図２２はリセット回路の動作のタイミングチャートを示す図である。図２１に示したリセット回路２５ｃの動作を示すタイミングチャートである。
図２２はリセット回路の動作のタイミングチャートを示す図である。図２１に示したリセット回路２５ｃの動作を示すタイミングチャートである。
【0136】
〔区間Ｔ１０ｂ〕制御信号ＩＮが未入力（Ｌレベル）のため、内部電源回路２１では内部電源Ｖａが生成されておらず、内部電源回路２１はＬレベル出力となる。このため、インバータ素子ＩＣ１３には内部電源Ｖａが供給されておらず非駆動状態である。また、リセット回路２５ｃのキャパシタＣ２３には電荷が蓄積されていない状態である。
【0137】
〔区間Ｔ１１ｂ（第１の区間）〕制御信号ＩＮが入力して、内部電源回路２１で内部電源Ｖａが生成されて、内部電源回路２１はＨレベル出力となる。このため、インバータ素子ＩＣ１３に内部電源Ｖａが供給されて駆動状態になる。また、キャパシタＣ２３に電荷が充電される。抵抗Ｒ２４がＮＭＯＳトランジスタである場合、内部電源ＶａがＮＭＯＳトランジスタのドレインに印加されてドレイン電流が流れるので、やはりキャパシタＣ２３に電荷が充電される。このため、リセット入力信号Ａのレベルが上昇していく。なお、区間Ｔ１１ｂではリセット入力信号Ａのレベルが閾値レベルＴｈ未満にあるので、インバータ素子ＩＣ１３からＨレベルのリセット信号Ｂが出力される（Ｈレベルでリセット）。なお、ＰＭＯＳトランジスタｍ１５は、オフ状態である。
【0138】
〔区間Ｔ１２ｂ（第２の区間）〕リセット入力信号Ａのレベルが閾値レベルＴｈ以上になると、インバータ素子ＩＣ１３からＬレベルの非リセット信号Ｃが出力される。このとき、ＰＭＯＳトランジスタｍ２５のゲートが閾値電圧に達して、ゲート電位はソース電位よりも低くなるのでオンする。ＰＭＯＳトランジスタｍ２５がオンすることでキャパシタＣ２３に電荷が蓄積される状態が維持されることになり、リセット入力信号Ａがプルアップされた状態になる。
【0139】
図２３は電源電圧の変動が生じた場合にリセット回路が誤動作する対策前のタイミングチャートを示す図である。
〔波形Ｗ１ｅ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
〔波形Ｗ１ｅ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
【0140】
〔波形Ｗ２ｅ〕内部電源Ｖａが変動してアンダーシュートが生じる。
〔波形Ｗ３ｅ〕電源電圧Ｖｃｃおよび内部電源Ｖａのアンダーシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈより下がってしまう。
〔波形Ｗ３ｅ〕電源電圧Ｖｃｃおよび内部電源Ｖａのアンダーシュートに対してリセット入力信号が追従し、リセット入力信号のレベルが閾値レベルＴｈより下がってしまう。
【0141】
〔波形Ｗ４ｅ〕通常動作区間では、本来、リセット入力信号はＬレベルに固定されるはずが、リセット入力信号のレベルが閾値レベルＴｈより下がってしまうことにより、非リセット信号にＨレベルパルスが出現して、通常動作区間においてリセット誤動作が生じる。
【0142】
図２４は電源電圧の変動が生じた場合でもリセット回路の誤動作を防止した対策後のタイミングチャートを示す図である。
〔波形Ｗ１ｆ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
〔波形Ｗ１ｆ〕通常動作区間において、電源電圧Ｖｃｃが変動してアンダーシュートが生じたとする。
【0143】
〔波形Ｗ２ｆ〕内部電源Ｖａが変動してアンダーシュートが生じる。
〔波形Ｗ３ｆ〕リセット回路２５ｃの構成により、通常動作区間ではリセット入力信号Ａはプルアップされた状態になる。このため、電源電圧Ｖｃｃおよび内部電源Ｖａのアンダーシュートが生じた場合でも、アンダーシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ以上に保持されている。
〔波形Ｗ３ｆ〕リセット回路２５ｃの構成により、通常動作区間ではリセット入力信号Ａはプルアップされた状態になる。このため、電源電圧Ｖｃｃおよび内部電源Ｖａのアンダーシュートが生じた場合でも、アンダーシュートに追従するリセット入力信号Ａの変動レベルは閾値レベルＴｈ以上に保持されている。
【0144】
〔波形Ｗ４ｆ〕電源電圧Ｖｃｃおよび内部電源Ｖａのアンダーシュートが生じた場合でも、リセット入力信号Ａのレベルが閾値レベルＴｈ未満になることはないので、非リセット信号ＣはＬレベル固定が維持され、リセット誤動作が防止されている。
【0145】
以上説明したように、本発明によれば、リセット回路によるリセット後、リセット回路に入力されるリセット入力信号をプルダウンまたはプルアップすることにより、非リセット信号のレベルを固定する構成とした。
【0146】
これにより、動作電圧が変動した場合でも非リセット信号のレベルが変動することがなく、リセット誤動作を精度よく防止することができる。また、通常動作区間において安定した動作が可能になるため、製品の特性を確保して信頼性を高めることが可能になる。
【0147】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【符号の説明】
【0148】
１ リセット装置
１ａ リセット入力信号発生回路
１ｂ リセット素子
１ｃ 制御回路
Ａ リセット入力信号
Ｂ リセット信号
Ｃ 非リセット信号
Ｔ１ａ 第１の区間
Ｔ２ａ 第２の区間
Ｔｈ 閾値レベル
１ａ リセット入力信号発生回路
１ｂ リセット素子
１ｃ 制御回路
Ａ リセット入力信号
Ｂ リセット信号
Ｃ 非リセット信号
Ｔ１ａ 第１の区間
Ｔ２ａ 第２の区間
Ｔｈ 閾値レベル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】