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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024064507
(43)【公開日】2024-05-14
(54)【発明の名称】スイッチング制御回路、制御回路、電源回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20240507BHJP
【ＦＩ】
H02M3/155 W
H02M3/155 H
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022173140
(22)【出願日】2022-10-28
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】山田 隆二
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA18
5H730AS04
5H730BB14
5H730BB82
5H730BB88
5H730CC01
5H730DD04
5H730EE58
5H730EE59
5H730FD01
5H730FD28
5H730FF09
(57)【要約】 （修正有）
【課題】力率改善回路回路の適切なインタリーブ動作を可能にする。
【解決手段】ＡＣ－ＤＣコンバータにおいて、力率改善ＩＣの制御回路５０は、駆動信号Ｖｑ１に接続される第１トランジスタを、第１インダクタＩＬ１電流が第１所定値となった後オンし、出力電圧に応じた第１期間が経過するとオフする。制御回路５１は、第１インダクタ電流が第１所定値となる第１タイミングと第２インダクタ電流ＩＬ２が第２所定値となる第２タイミングとの時間差と、第１トランジスタのスイッチング周期とを検出する検出回路８０と、検出回路の検出結果に基づく時間差及びスイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路８１と、第２インダクタ電流が第２所定値となった後、出力に接続される第２トランジスタをオンし、第１期間及び誤差に応じた第２期間が経過すると、第２トランジスタをオフする駆動信号Ｖｑ２を出力する駆動信号出力回路８２と、を含む。
【選択図】図６
【解決手段】ＡＣ－ＤＣコンバータにおいて、力率改善ＩＣの制御回路５０は、駆動信号Ｖｑ１に接続される第１トランジスタを、第１インダクタＩＬ１電流が第１所定値となった後オンし、出力電圧に応じた第１期間が経過するとオフする。制御回路５１は、第１インダクタ電流が第１所定値となる第１タイミングと第２インダクタ電流ＩＬ２が第２所定値となる第２タイミングとの時間差と、第１トランジスタのスイッチング周期とを検出する検出回路８０と、検出回路の検出結果に基づく時間差及びスイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路８１と、第２インダクタ電流が第２所定値となった後、出力に接続される第２トランジスタをオンし、第１期間及び誤差に応じた第２期間が経過すると、第２トランジスタをオフする駆動信号Ｖｑ２を出力する駆動信号出力回路８２と、を含む。
【選択図】図６
【特許請求の範囲】
【請求項1】
交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記第２トランジスタのスイッチングを制御するスイッチング制御回路であって、
前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、
前記スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、
前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、
前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンする駆動信号を出力し、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含むスイッチング制御回路。
前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、
前記スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、
前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、
前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンする駆動信号を出力し、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含むスイッチング制御回路。
【請求項2】
請求項１に記載のスイッチング制御回路であって、
前記検出回路は、
前記第１タイミングとなると第１レベルの信号を出力し、前記第２タイミングとなると第２レベルの信号を出力する信号出力回路であり、
前記信号出力回路は、
前記信号が前記第１レベルとなる期間において、前記時間差を検出し、前記信号が前記第１レベルとなる毎に、前記スイッチング周期を検出する、
スイッチング制御回路。
前記検出回路は、
前記第１タイミングとなると第１レベルの信号を出力し、前記第２タイミングとなると第２レベルの信号を出力する信号出力回路であり、
前記信号出力回路は、
前記信号が前記第１レベルとなる期間において、前記時間差を検出し、前記信号が前記第１レベルとなる毎に、前記スイッチング周期を検出する、
スイッチング制御回路。
【請求項3】
請求項２に記載のスイッチング制御回路であって、
前記誤差出力回路は、
前記信号のレベルと、前記所定比率を示す基準レベルとの差を出力する減算回路と、
前記差を積分し、前記誤差として出力する積分回路と、
を含むスイッチング制御回路。
前記誤差出力回路は、
前記信号のレベルと、前記所定比率を示す基準レベルとの差を出力する減算回路と、
前記差を積分し、前記誤差として出力する積分回路と、
を含むスイッチング制御回路。
【請求項4】
請求項１～３の何れか一項に記載のスイッチング制御回路であって、
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第２ピーク値が前記第１ピーク値より大きい場合、前記第２期間が短くなるよう、前記駆動信号出力回路を制御する補正回路と
を含むスイッチング制御回路。
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第２ピーク値が前記第１ピーク値より大きい場合、前記第２期間が短くなるよう、前記駆動信号出力回路を制御する補正回路と
を含むスイッチング制御回路。
【請求項5】
請求項４に記載のスイッチング制御回路であって、
前記駆動信号出力回路は、
前記第２インダクタ電流が前記第２所定値になると、前記第２トランジスタをオンする第３タイミングを検出するタイミング検出回路と、
前記第２ピーク値及び前記第１ピーク値の差に応じて、前記第３タイミングを遅延させて出力する遅延回路と、
遅延された前記第３タイミングに基づいて、前記第２トランジスタをオンする前記駆動信号を出力し、前記第２期間より短い第３期間が経過すると、前記第２トランジスタをオフする前記駆動信号を出力する出力回路と、
を含むスイッチング制御回路。
前記駆動信号出力回路は、
前記第２インダクタ電流が前記第２所定値になると、前記第２トランジスタをオンする第３タイミングを検出するタイミング検出回路と、
前記第２ピーク値及び前記第１ピーク値の差に応じて、前記第３タイミングを遅延させて出力する遅延回路と、
遅延された前記第３タイミングに基づいて、前記第２トランジスタをオンする前記駆動信号を出力し、前記第２期間より短い第３期間が経過すると、前記第２トランジスタをオフする前記駆動信号を出力する出力回路と、
を含むスイッチング制御回路。
【請求項6】
請求項５に記載のスイッチング制御回路であって、
前記遅延回路は、
前記第２ピーク値及び前記第１ピーク値の前記差と、前記第２インダクタ電流の共振周期とに基づいて、前記第３タイミングを遅延させて出力する、
スイッチング制御回路。
前記遅延回路は、
前記第２ピーク値及び前記第１ピーク値の前記差と、前記第２インダクタ電流の共振周期とに基づいて、前記第３タイミングを遅延させて出力する、
スイッチング制御回路。
【請求項7】
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、
前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、
前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、
前記第２トランジスタのスイッチングを制御するスイッチング制御回路と、
を含み、
前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、
前記スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、
前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、
前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンし、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする駆動信号を出力する駆動信号出力回路と、
を含む電源回路。
前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、
前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、
前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、
前記第２トランジスタのスイッチングを制御するスイッチング制御回路と、
を含み、
前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、
前記スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、
前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、
前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンし、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする駆動信号を出力する駆動信号出力回路と、
を含む電源回路。
【請求項8】
交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第１トランジスタのスイッチングを制御する第１スイッチング制御回路と、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、前記第２トランジスタのスイッチングを制御する第２スイッチング制御回路と、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記第１及び第２スイッチング制御回路を制御する制御回路であって、
前記第１スイッチング制御回路は、
前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、
前記第２スイッチング制御回路は、
前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると、前記第２トランジスタをオフし、
前記制御回路は、
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、
を含む制御回路。
前記第１スイッチング制御回路は、
前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、
前記第２スイッチング制御回路は、
前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると、前記第２トランジスタをオフし、
前記制御回路は、
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、
を含む制御回路。
【請求項9】
請求項８に記載の制御回路であって、
前記補正回路は、
前記第１ピーク値が前記第２ピーク値より大きい場合、前記第１期間が短くなるよう、前記第１期間を補正し、前記第２ピーク値が前記第１ピーク値より大きい場合、前記第４期間が短くなるよう、前記第４期間を補正する、
制御回路。
前記補正回路は、
前記第１ピーク値が前記第２ピーク値より大きい場合、前記第１期間が短くなるよう、前記第１期間を補正し、前記第２ピーク値が前記第１ピーク値より大きい場合、前記第４期間が短くなるよう、前記第４期間を補正する、
制御回路。
【請求項10】
請求項９に記載の制御回路であって、
前記第１スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値になると、前記第１トランジスタをオンする第４タイミングを検出する第１タイミング検出回路と、
前記第４タイミングに基づいて、前記第１トランジスタをオンする第１駆動信号を出力し、前記第１ピーク値が前記第２ピーク値より大きい場合、前記補正回路により補正された前記第１期間が経過すると、前記第１トランジスタをオフする前記第１駆動信号を出力する第１出力回路と、
を含む制御回路。
前記第１スイッチング制御回路は、
前記第１インダクタ電流が前記第１所定値になると、前記第１トランジスタをオンする第４タイミングを検出する第１タイミング検出回路と、
前記第４タイミングに基づいて、前記第１トランジスタをオンする第１駆動信号を出力し、前記第１ピーク値が前記第２ピーク値より大きい場合、前記補正回路により補正された前記第１期間が経過すると、前記第１トランジスタをオフする前記第１駆動信号を出力する第１出力回路と、
を含む制御回路。
【請求項11】
請求項１０に記載の制御回路であって、
前記第１スイッチング制御回路は、
前記第１ピーク値が前記第２ピーク値より大きい場合、前記第１期間が短くなった期間だけ、前記第４タイミングを遅延させて出力する第１遅延回路を含み、
前記第１出力回路は、
遅延された前記第４タイミングに基づいて、前記第１トランジスタをオンする前記第１駆動信号を出力する、
制御回路。
前記第１スイッチング制御回路は、
前記第１ピーク値が前記第２ピーク値より大きい場合、前記第１期間が短くなった期間だけ、前記第４タイミングを遅延させて出力する第１遅延回路を含み、
前記第１出力回路は、
遅延された前記第４タイミングに基づいて、前記第１トランジスタをオンする前記第１駆動信号を出力する、
制御回路。
【請求項12】
請求項１１に記載の制御回路であって、
前記第１遅延回路は、
前記第１インダクタ電流の共振周期と、前記第１期間が短くなった期間とに基づいて、前記第４タイミングを遅延させて出力する、
制御回路。
前記第１遅延回路は、
前記第１インダクタ電流の共振周期と、前記第１期間が短くなった期間とに基づいて、前記第４タイミングを遅延させて出力する、
制御回路。
【請求項13】
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、
前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、
前記第１トランジスタのスイッチングを制御する第１スイッチング制御回路と、
前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、
前記第２トランジスタのスイッチングを制御する第２スイッチング制御回路と、
前記第１及び第２スイッチング制御回路を制御する制御回路と、
を含み、
前記第１スイッチング制御回路は、
前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、
前記第２スイッチング制御回路は、
前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると前記第２トランジスタをオフし、
前記制御回路は、
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、
を含む電源回路。
前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、
前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、
前記第１トランジスタのスイッチングを制御する第１スイッチング制御回路と、
前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、
前記第２トランジスタのスイッチングを制御する第２スイッチング制御回路と、
前記第１及び第２スイッチング制御回路を制御する制御回路と、
を含み、
前記第１スイッチング制御回路は、
前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、
前記第２スイッチング制御回路は、
前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると前記第２トランジスタをオフし、
前記制御回路は、
前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、
前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、
前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、
を含む電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング制御回路、制御回路、及び電源回路に関する。
【背景技術】
【0002】
臨界モードで動作する一般的な力率改善回路（以下、ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路と称する。）は、インダクタに流れるインダクタ電流のピーク値の波形を、交流電圧を整流した整流電圧と相似形にして、電源の力率を改善する。この際、例えば、複数（例えば、２系統）ＰＦＣ回路を１つのＰＦＣ回路とし、インタリーブ動作をさせることがある（例えば、特許文献１～７、及び非特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－０４１９１２号公報
【特許文献2】国際公開第２００８／０３２７６８号
【特許文献3】特開２０１０－１１９２８５号公報
【特許文献4】国際公開第２０１１／１２２１７２号
【特許文献5】特開２０１６－０８６４６３号公報
【特許文献6】特開２０１１－２２９３６４号公報
【特許文献7】特開２０１０－０１６９７３号公報
【非特許文献】
【0004】
【非特許文献1】電子デバイス事業部応用技術部，“ＭＨ２５０１ＳＣ／ＭＨ２５１１ＳＣ アプリケーションノート Ｖｅｒ．３．０”，新電元株式会社，２０２０年１１月１１日、図８，９，波形２、ｐ．９－１０，ｐ．２０
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、インタリーブ動作するＰＦＣ回路では、例えば、２つのトランジスタを別のタイミングでオンする度に入力電流が流れる。これにより、入力電流のスイッチングリプル成分を小さく、かつリプル周波数を高くすることができるため、例えば、全波整流回路のフィルタコンデンサの容量値を小さくすることができる。
【0006】
しかしながら、臨界モードで動作するＰＦＣ回路の場合、ＰＦＣ回路は、整流電圧の位相角に応じてトランジスタのスイッチング周波数を変化させるよう動作する。したがって、例えば、２つのトランジスタを所定の時間差でオンすると、スイッチング周波数の変化に追従できなくなり、効果的なインタリーブ動作とならないことがある。
【0007】
また、例えば、２つ以上のトランジスタのそれぞれによりインダクタ電流が制御されるインダクタのインダクタンス値が不均衡となる場合、出力電圧に応じた同一のオン幅で２つ以上のトランジスタをオンすると、インダクタ電流のピーク電流が均一にならないことがある。これは、ＰＦＣ回路がインタリーブ動作をする場合にも当てはまる。このような現象は、トランジスタの発熱のアンバランスを生じさせる。また、発熱により電源回路の出力可能な電力が制限されることになる。
【0008】
本発明は、上記のような従来の問題に鑑みてなされたものであって、ＰＦＣ回路の適切なインタリーブ動作を可能にするスイッチング制御回路及び制御回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
前述した課題を解決する本発明の第１の態様は、交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記第２トランジスタのスイッチングを制御するスイッチング制御回路であって、前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、前記スイッチング制御回路は、前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンし、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする駆動信号を出力する駆動信号出力回路と、を含む。
【0010】
また、前述した課題を解決する本発明の第２の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、前記第２トランジスタのスイッチングを制御するスイッチング制御回路と、を含み、前記第１トランジスタは、前記第１インダクタ電流が第１所定値となった後、オンし、前記出力電圧に応じた第１期間が経過するとオフし、前記スイッチング制御回路は、前記第１インダクタ電流が前記第１所定値となる第１タイミング及び前記第２インダクタ電流が第２所定値となる第２タイミングの時間差と、前記第１トランジスタのスイッチング周期とを検出する検出回路と、前記検出回路の検出結果に基づく前記時間差及び前記スイッチング周期の比率と、所定比率との誤差を出力する誤差出力回路と、前記第２インダクタ電流が前記第２所定値となった後、前記第２トランジスタをオンし、前記第１期間及び前記誤差に応じた第２期間が経過すると、前記第２トランジスタをオフする駆動信号を出力する駆動信号出力回路と、を含む。
【0011】
また、前述した課題を解決する本発明の第３の態様は、交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第１トランジスタのスイッチングを制御する第１スイッチング制御回路と、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、前記第２トランジスタのスイッチングを制御する第２スイッチング制御回路と、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記第１及び第２スイッチング制御回路を制御する制御回路であって、前記第１スイッチング制御回路は、前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、前記第２スイッチング制御回路は、前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると、前記第２トランジスタをオフし、前記制御回路は、前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、を含む。
【0012】
また、前述した課題を解決する本発明の第４の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１及び第２インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタと、前記第１トランジスタのスイッチングを制御する第１スイッチング制御回路と、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタと、前記第２トランジスタのスイッチングを制御する第２スイッチング制御回路と、前記第１及び第２スイッチング制御回路を制御する制御回路と、を含み、前記第１スイッチング制御回路は、前記第１インダクタ電流が第１所定値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフし、前記第２スイッチング制御回路は、前記第２インダクタ電流が第２所定値となった後、前記第２トランジスタをオンし、前記出力電圧に応じた第４期間が経過すると前記第２トランジスタをオフし、前記制御回路は、前記第１トランジスタがオフする際の前記第１インダクタ電流の第１ピーク値を検出する第１電流検出回路と、前記第２トランジスタがオフする際の前記第２インダクタ電流の第２ピーク値を検出する第２電流検出回路と、前記第１ピーク値及び前記第２ピーク値の差が小さくなるよう、前記第１または前記第４期間の少なくとも一方を補正する補正回路と、を含む。
【発明の効果】
【0013】
本発明によれば、ＰＦＣ回路の適切なインタリーブ動作を可能にするスイッチング制御回路及び制御回路を提供することができる。
【図面の簡単な説明】
【0014】
【図1】ＡＣ－ＤＣコンバータ１０の一例を示す図である。
【図2】力率改善ＩＣ２５ａの一例を示す図である。
【図3】デジタル回路４３及びスイッチング制御回路５０の一例を示す図である。
【図4】スイッチング制御回路５０の主要な波形を示す図である。
【図5】ＡＣ－ＤＣコンバータ１０の主要な波形を説明するための図である。
【図6】スイッチング制御回路５１の一例を示す図である。
【図7】力率改善ＩＣ２５ａの主要な波形の一例を示す図である。
【図8】力率改善ＩＣ２５ａの主要な波形の一例を示す図である。
【図9】力率改善ＩＣ２５ａの主要な波形の一例を示す図である。
【図10】力率改善ＩＣ２５ａのシミュレーション結果を示す図である。
【図11】力率改善ＩＣ２５ａのシミュレーション結果を示す図である。
【図12】ＡＣ－ＤＣコンバータ１２の一例を示す図である。
【図13】力率改善ＩＣ２５ｂの一例を示す図である。
【図14】デジタル回路４８の一例を示す図である。
【図15】制御回路５２の一例を示す図である。
【図16】スイッチング制御回路５３の一例を示す図である。
【図17】スイッチング制御回路５４の一例を示す図である。
【図18】デジタル回路４８を含む力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。
【図19】デジタル回路４９の一例を示す図である。
【図20】スイッチング制御回路５５の一例を示す図である。
【図21】スイッチング制御回路５６の一例を示す図である。
【図22】デジタル回路４９を含む力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。
【図23】デジタル回路４９を含む力率改善ＩＣ２５ｂのシミュレーション結果を示す図である。
【図24】力率改善ＩＣ２５ａの変形例の一例を示す図である。
【図25】ＡＣ－ＤＣコンバータ１３の一例を示す図である。
【図26】ＡＣ－ＤＣコンバータ１４の一例を示す図である。
【図27】ＡＣ－ＤＣコンバータ１５の一例を示す図である。
【発明を実施するための形態】
【0015】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。なお、以下、本実施形態の「回路」には、アナログ回路、ワイヤ―ドロジック型の論理回路のみならず、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイコン等に含まれ、デジタル演算処理を実行可能な機能ブロック（または、手段）も含むこととする。また、以下では、同一の対象に対して同一の参照符号を付し、同一の参照符号が付された対象については説明を省略する。
【0016】
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。
【0017】
ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２、トランス２３ａ，２３ｂ、ダイオード２４ａ，２４ｂ、力率改善ＩＣ２５ａ、ＮＭＯＳトランジスタ２６ａ，２６ｂ、及び抵抗３０，３１を含んで構成される。なお、ＡＣ－ＤＣコンバータ１０は、「電源回路」に相当する。
【0018】
全波整流回路２０は、入力される所定の交流電圧Ｖａｃを全波整流し、入力電圧Ｖｒｅｃとして、コンデンサ２１、トランス２３ａの主コイルＬ１ａ（後述）、トランス２３ｂの主コイルＬ２ａ（後述）に出力する。なお、交流電圧Ｖａｃは、例えば、実効値が１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。以下、本実施形態では、基本的に電圧は基準点（図中のＧＮＤ）に対する電位差であるが、交流電圧Ｖａｃは、端子間電圧を示す。
【0019】
コンデンサ２１は、入力電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、２つの昇圧チョッパ―回路の出力電圧が充電される素子である。そして、トランス２３ａの主コイルＬ１ａ、ダイオード２４ａ、及びＮＭＯＳトランジスタ２６ａは、コンデンサ２２とともに１つ目の昇圧チョッパー回路を構成する。また、トランス２３ｂの主コイルＬ２ａ、ダイオード２４ｂ、及びＮＭＯＳトランジスタ２６ｂは、コンデンサ２２とともに２つ目の昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。
【0020】
トランス２３ａは、主コイルＬ１ａと、主コイルＬ１ａに磁気的に結合された補助コイルＬ１ｂとを含む。なお、本実施形態の補助コイルＬ１ｂは、補助コイルＬ１ｂに生じる電圧が主コイルＬ１ａに生じる電圧とは極性が逆となるよう、巻かれている。そして、力率改善ＩＣ２５ａの端子ＺＣＤ１には、補助コイルＬ１ｂで発生する電圧Ｖｚｃｄ１が印加される。また、主コイルＬ１ａに矢印の方向にインダクタ電流ＩＬ１が流れる場合、インダクタ電流ＩＬ１の流れる方向は正の方向であり、矢印の方向とは逆にインダクタ電流ＩＬ１が流れる場合、インダクタ電流ＩＬ１の流れる方向は負の方向であるものとする。なお、主コイルＬ１ａは、「第１インダクタ」に相当する。
【0021】
同様に、トランス２３ｂは、主コイルＬ２ａと、主コイルＬ２ａに磁気的に結合された補助コイルＬ２ｂとを含む。なお、本実施形態の補助コイルＬ２ｂは、補助コイルＬ２ｂに生じる電圧が主コイルＬ２ａに生じる電圧とは極性が逆となるよう、巻かれている。そして、力率改善ＩＣ２５ａの端子ＺＣＤ２には、補助コイルＬ２ｂで発生する電圧Ｖｚｃｄ２が印加される。また、主コイルＬ２ａに矢印の方向にインダクタ電流ＩＬ２が流れる場合、インダクタ電流ＩＬ２の流れる方向は正の方向であり、矢印の方向とは逆にインダクタ電流ＩＬ２が流れる場合、インダクタ電流ＩＬ２の流れる方向は負の方向であるものとする。なお、主コイルＬ２ａは、「第２インダクタ」に相当する。
【0022】
力率改善ＩＣ２５ａは、ＡＣ－ＤＣコンバータ１０の入力力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５ａは、主コイルＬ１ａに流れるインダクタ電流ＩＬ１、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６ａを駆動する。なお、インダクタ電流ＩＬ１は、「第１インダクタ電流」に相当する。
【0023】
また、力率改善ＩＣ２５ａは、主コイルＬ２ａに流れるインダクタ電流ＩＬ２、及びＮＭＯＳトランジスタ２６ａのオン幅に基づいて、ＮＭＯＳトランジスタ２６ｂを駆動する。力率改善ＩＣ２５ａの詳細については後述するが、力率改善ＩＣ２５ａには、端子ＺＣＤ１，ＺＣＤ２，ＦＢ，ＯＵＴ１，ＯＵＴ２が設けられている。なお、本実施形態では、力率改善ＩＣ２５ａの端子ＺＣＤ１等以外の他の端子（例えば、グランド端子）は便宜上、省略されている。また、インダクタ電流ＩＬ２は、「第２インダクタ電流」に相当する。
【0024】
ＮＭＯＳトランジスタ２６ａ，２６ｂは、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのパワートランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６ａ，２６ｂは、Ｎ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることとしたが、これに限られず、例えば、バイポーラトランジスタ等の他のスイッチング素子であっても良い。また、ＮＭＯＳトランジスタ２６ａのゲート電極は、端子ＯＵＴ１に接続され、ＮＭＯＳトランジスタ２６ｂのゲート電極は、端子ＯＵＴ２に接続されている。なお、ＮＭＯＳトランジスタ２６ａは、「第１トランジスタ」に相当し、ＮＭＯＳトランジスタ２６ｂは、「第２トランジスタ」に相当する。
【0025】
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６ａをスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
【0026】
＜＜＜力率改善ＩＣ２５ａについて＞＞＞
＝＝力率改善ＩＣ２５ａの構成＝＝
図２は、力率改善ＩＣ２５ａの一例を示す図である。力率改善ＩＣ２５ａは、ＡＤコンバータ（ＡＤＣ：Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４０～４２、デジタル回路４３、バッファ回路４４，４５を含んで構成される。
＝＝力率改善ＩＣ２５ａの構成＝＝
図２は、力率改善ＩＣ２５ａの一例を示す図である。力率改善ＩＣ２５ａは、ＡＤコンバータ（ＡＤＣ：Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４０～４２、デジタル回路４３、バッファ回路４４，４５を含んで構成される。
【0027】
ＡＤコンバータ４０は、電圧Ｖｚｃｄ１をデジタル値に変換し、ＡＤコンバータ４１は、電圧Ｖｚｃｄ２をデジタル値に変換し、ＡＤコンバータ４２は、帰還電圧Ｖｆｂを、デジタル値に変換する。
【0028】
デジタル回路４３は、帰還電圧Ｖｆｂと、インダクタ電流ＩＬ１，ＩＬ２のそれぞれに応じた電圧Ｖｚｃｄ１，Ｖｚｃｄ２とに基づいて、ＮＭＯＳトランジスタ２６ａ，２６ｂを駆動するための駆動信号Ｖｑ１，Ｖｑ２を出力する回路である。デジタル回路４３は、各種演算を実行するワイヤ―ドロジック型の論理回路であり、例えば、論理ゲート、フリップフロップ、メモリを含んで構成される。ただし、デジタル回路４３は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイコンであっても良い。なお、デジタル回路４３の詳細については後述する。
【0029】
バッファ回路４４は、駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６ａを駆動する駆動回路である。具体的には、バッファ回路４４は、駆動信号Ｖｑ１がハイレベル（以下、“Ｈ”レベル）となると、ＮＭＯＳトランジスタ２６ａをオンし、駆動信号Ｖｑ１がローレベル（以下、“Ｌ”レベル）となると、ＮＭＯＳトランジスタ２６ａをオフする。
【0030】
同様に、バッファ回路４５は、駆動信号Ｖｑ２に基づいて、ＮＭＯＳトランジスタ２６ｂを駆動する駆動回路である。具体的には、バッファ回路４５は、駆動信号Ｖｑ２が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ２６ｂをオンし、駆動信号Ｖｑ２が“Ｌ”レベルとなると、ＮＭＯＳトランジスタ２６ｂをオフする。
【0031】
＝＝デジタル回路４３＝＝
図３は、力率を改善するための基本的な回路を含むデジタル回路４３の一例である。本実施形態のデジタル回路４３は、ＮＭＯＳトランジスタ２６ａのスイッチングを制御するスイッチング制御回路５０、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御するスイッチング制御回路５１を含んでいる。ここでは、力率を改善するための基本構成を、図３のスイッチング制御回路５０を用いて説明する。
図３は、力率を改善するための基本的な回路を含むデジタル回路４３の一例である。本実施形態のデジタル回路４３は、ＮＭＯＳトランジスタ２６ａのスイッチングを制御するスイッチング制御回路５０、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御するスイッチング制御回路５１を含んでいる。ここでは、力率を改善するための基本構成を、図３のスイッチング制御回路５０を用いて説明する。
【0032】
＝＝スイッチング制御回路５０の構成＝＝
スイッチング制御回路５０は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５０は、インダクタ電流ＩＬ１がほぼゼロとなると、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力し、出力電圧Ｖｏｕｔに応じた期間Ｔ１が経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５０は、比較回路６０，出力回路６１を含んで構成される。なお、以下、スイッチング制御回路５０には、デジタル値としての電圧Ｖｚｃｄ１と、デジタル値としての帰還電圧Ｖｆｂと、が入力されることとして説明する。また、期間Ｔ１は、「第１期間」に相当する。
スイッチング制御回路５０は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５０は、インダクタ電流ＩＬ１がほぼゼロとなると、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力し、出力電圧Ｖｏｕｔに応じた期間Ｔ１が経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５０は、比較回路６０，出力回路６１を含んで構成される。なお、以下、スイッチング制御回路５０には、デジタル値としての電圧Ｖｚｃｄ１と、デジタル値としての帰還電圧Ｖｆｂと、が入力されることとして説明する。また、期間Ｔ１は、「第１期間」に相当する。
【0033】
比較回路６０は、インダクタ電流ＩＬ１の電流値がゼロよりやや大きい所定の電流値Ｉ０（例えば、数ｍＡ、すなわち、ほぼゼロ（以下、適宜「ほぼゼロ」を単に“０”（ゼロ）と称する。））になると、ＮＭＯＳトランジスタ２６ａをオンするタイミングを検出する。具体的には、比較回路６０は、インダクタ電流ＩＬ１の電流値を示す電圧Ｖｚｃｄ１が電流値Ｉ０を示す所定電圧より小さく、インダクタ電流ＩＬ１がゼロになると、“Ｈ”レベルの信号Ｖｃ１を出力する。一方、比較回路６０は、インダクタ電流ＩＬ１の電流値を示す電圧Ｖｚｃｄ１が電流値Ｉ０を示す所定電圧より大きい場合、“Ｌ”レベルの信号Ｖｃ１を出力する。なお、電流値Ｉ０は、「第１所定値」に相当する。
【0034】
出力回路６１は、信号Ｖｃ１及び帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、出力回路６１は、比較回路６０からのＮＭＯＳトランジスタ２６ａをオンするタイミングを示す信号Ｖｃ１に基づいて、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。その後、出力回路６１は、出力電圧に応じた期間Ｔ１が経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。また、出力回路６１は、減算回路７０、電圧調整回路（ＡＶＲ：Ａｕｔｏｍａｔｉｃ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）７１、カウンタ７２、比較回路７３、及びＲＳフリップフロップ７４を含んで構成される。
【0035】
減算回路７０は、目的レベルの出力電圧Ｖｏｕｔ（例えば、４００Ｖ）の基準となる基準電圧Ｖｒｅｆから帰還電圧Ｖｆｂを減算し、基準電圧Ｖｒｅｆと、帰還電圧Ｖｆｂとの誤差Ｅ１を算出する。
【0036】
電圧調整回路７１は、帰還電圧Ｖｆｂのレベルを基準電圧Ｖｒｅｆのレベルに一致させるための指令値Ｖ１を、誤差Ｅ１に応じて出力する。なお、指令値Ｖ１は、期間Ｔ１を示す指令値である。また、本実施形態の減算回路７０及び電圧調整回路７１は、例えば、誤差Ｅ１を増幅、積分等する、いわゆる誤差増幅回路に相当する。
【0037】
カウンタ７２は、ＮＭＯＳトランジスタ２６ａをオフするタイミングを定めるための信号Ｖｃｎｔ１を出力する回路であり、駆動信号Ｖｑ１が“Ｈ”レベルになると、カウント値をゼロから、図示しないクロック信号に従ってインクリメントする。つまり、カウンタ７２は、駆動信号Ｖｑ１が“Ｈ”レベルになると、信号Ｖｃｎｔ１の値が経過時間に比例して大きくなるランプ波に相当する信号を出力する。
【0038】
比較回路７３は、期間Ｔ１を示す指令値Ｖ１と、信号Ｖｃｎｔ１との大小を比較する。具体的には、比較回路７３は、信号Ｖｃｎｔ１が指令値Ｖ１より大きい場合、“Ｈ”レベルの信号Ｖｃ２を出力し、信号Ｖｃｎｔ１が指令値Ｖ１より小さい場合、“Ｌ”レベルの信号Ｖｃ２を出力する。
【0039】
ＲＳフリップフロップ７４のＳ入力には、信号Ｖｃ１が入力され、Ｒ入力には、信号Ｖｃ２が入力される。このため、ＲＳフリップフロップ７４のＱ出力である信号Ｖｑ１は、信号Ｖｃ１が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｖｃ２が“Ｈ”レベルになると、信号Ｖｑ１は“Ｌ”レベルになる。
【0040】
＝＝スイッチング制御回路５０の動作＝＝
図４を参照しつつ、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際のスイッチング制御回路５０の動作を説明する。
図４を参照しつつ、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際のスイッチング制御回路５０の動作を説明する。
【0041】
まず、時刻ｔ０にインダクタ電流ＩＬ１が減少し、電流値Ｉ０になると、比較回路６０は、信号Ｖｃ１を“Ｈ”レベルに変化させる。そして、信号Ｖｃ１が“Ｈ”レベルになると、ＲＳフリップフロップ７４は、“Ｈ”レベルの信号Ｖｑ１を出力する。
【0042】
駆動信号Ｖｑ１が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ２６ａはオンするため、インダクタ電流ＩＬ１は増加することになる。
【0043】
また、駆動信号Ｖｑ１が“Ｈ”レベルになると、カウンタ７２のカウント値はインクリメントされるため、信号Ｖｃｎｔ１も増加する。そして、時刻ｔ１に、信号Ｖｃｎｔ１のレベルが、指令値Ｖ１のレベルより高くなると、比較回路７３は、信号Ｖｃ２を“Ｈ”レベルに変化させる。この結果、ＲＳフリップフロップ７４はリセットされ、駆動信号Ｖｑ１は“Ｌ”レベルとなる。
【0044】
駆動信号Ｖｑ１が“Ｌ”レベルとなると、ＮＭＯＳトランジスタ２６ａはオフする。この結果、インダクタ電流ＩＬ１は徐々に減少する。また、時刻ｔ２にインダクタ電流ＩＬ１が減少し、ゼロになると、時刻ｔ０の動作が繰り返される。
【0045】
ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成している際、コンデンサ２２のキャパシタンスは十分大きく、帰還電圧ＶｆｂはＶａｃの１周期程度の期間内ではほぼ一定となる。この結果、電圧調整回路７１から出力される指令値Ｖ１もほぼ一定になるため、ＮＭＯＳトランジスタ２６ａがオンする期間（例えば、時刻ｔ０～ｔ１までの期間）もほぼ一定となる。
【0046】
また、ＮＭＯＳトランジスタ２６ａがオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬ１の電流値も大きくなる。この結果、図５に示すように、インダクタ電流ＩＬ１のピーク値の波形は、電圧Ｖｒｅｃと相似形となる。
【0047】
また、ＮＭＯＳトランジスタ２６ａがオフする際のインダクタ電流ＩＬ１のピーク値のレベルが高くなると、ＮＭＯＳトランジスタ２６ａがオフ時にインダクタ電流ＩＬ１がゼロになるまでの時間が長くなる。したがって、電圧Ｖｒｅｃのレベルが低い場合、ＮＭＯＳトランジスタ２６ａのスイッチング周波数は高くなり、電圧Ｖｒｅｃのレベルが高い場合、ＮＭＯＳトランジスタ２６ａのスイッチング周波数は低くなる。
【0048】
＝＝スイッチング制御回路５１の構成＝＝
図６に示すスイッチング制御回路５１は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、信号Ｖｃ１、及び指令値Ｖ１に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。また、スイッチング制御回路５１は、ＮＭＯＳトランジスタ２６ａのスイッチング周波数に追従してインタリーブ動作をするよう、駆動信号Ｖｑ２を出力する。具体的には、スイッチング制御回路５１は、スイッチング制御回路５０からの信号Ｖｃ１に基づいて、インタリーブ動作のための位相差Δθ（言い換えれば、位相差Δθに応じた時間差Ｔθ）及びＮＭＯＳトランジスタ２６ａのスイッチング周期を検出する。そして、スイッチング制御回路５１は、スイッチング制御回路５０からの指令値Ｖ１と、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａ及び時間差Ｔθとに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。
図６に示すスイッチング制御回路５１は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、信号Ｖｃ１、及び指令値Ｖ１に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。また、スイッチング制御回路５１は、ＮＭＯＳトランジスタ２６ａのスイッチング周波数に追従してインタリーブ動作をするよう、駆動信号Ｖｑ２を出力する。具体的には、スイッチング制御回路５１は、スイッチング制御回路５０からの信号Ｖｃ１に基づいて、インタリーブ動作のための位相差Δθ（言い換えれば、位相差Δθに応じた時間差Ｔθ）及びＮＭＯＳトランジスタ２６ａのスイッチング周期を検出する。そして、スイッチング制御回路５１は、スイッチング制御回路５０からの指令値Ｖ１と、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａ及び時間差Ｔθとに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。
【0049】
スイッチング制御回路５１は、検出回路８０、誤差出力回路８１、駆動信号出力回路８２を含んで構成される。なお、以下、スイッチング制御回路５１には、デジタル値としての電圧Ｖｚｃｄ２と、信号Ｖｃ１と、指令値Ｖ１とが入力されることとして説明する。また、スイッチング制御回路５１は、インタリーブ動作を維持する「スイッチング制御回路」に相当する。
【0050】
検出回路（ＤＥＴ）８０は、インダクタ電流ＩＬ１，ＩＬ２の時間差Ｔθと、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａとを検出する。具体的には、検出回路８０は、ＮＭＯＳトランジスタ２６ａのオンタイミングを示し、スイッチング制御回路５０が出力する信号Ｖｃ１と、ＮＭＯＳトランジスタ２６ｂのオンタイミングを示し、比較回路１００（後述）が出力する信号Ｖｃ３とに基づいて、時間差Ｔθを検出する。また、同時に、検出回路８０は、信号Ｖｃ１に基づいて、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａを検出する。
【0051】
なお、電圧Ｖｚｃｄ１が電流値Ｉ０を示す所定電圧となるタイミングは、「第１タイミング」に相当する。検出回路８０は、ＲＳフリップフロップ９０、レベルシフト回路９１を含んで構成される。
【0052】
ＲＳフリップフロップ９０は、時間差Ｔθ及びスイッチング周期Ｔａを検出し、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒを示す信号ＶＲを出力する。具体的には、ＲＳフリップフロップ９０は、“Ｈ”レベルの信号Ｖｃ１が入力されると、“Ｈ”レベルの信号ＶＲを出力し、“Ｈ”レベルの信号Ｖｃ３が入力されると、“Ｌ”レベルの信号ＶＲを出力する。これにより、ＲＳフリップフロップ９０は、信号ＶＲが“Ｈ”レベルとなる期間において、時間差Ｔθを検出し、信号ＶＲが“Ｈ”レベルとなる毎に、スイッチング周期Ｔａを検出する。したがって、ＲＳフリップフロップ９０からの信号ＶＲは、スイッチング周期Ｔａに対するインダクタ電流ＩＬ１，ＩＬ２の時間差Ｔθのデューティ（つまり、比率）を示す信号となる。なお、ＲＳフリップフロップ９０は、「信号出力回路」に相当する。また、“Ｈ”レベルは、「第１レベル」に相当し、“Ｌ”レベルは、「第２レベル」に相当する。
【0053】
レベルシフト回路９１は、詳細は後述するが、本実施形態において回路構成を簡易にするために、ＲＳフリップフロップ９０からの信号ＶＲをレベルシフトする。具体的には、レベルシフト回路９１は、ＲＳフリップフロップ９０からの“Ｌ”レベルの信号ＶＲの電圧レベルは、接地レベルにしたまま、ＲＳフリップフロップ９０が電源電圧Ｖｄｄで動作する場合、“Ｈ”レベルの信号ＶＲの電圧レベルを２倍のＶｄｄの電圧レベルとする。
【0054】
誤差出力回路（ＥＲＲ）８１は、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率との誤差を出力する。具体的には、誤差出力回路８１は、レベルシフト回路９１からの信号から所定比率を示す値を減算し、積分して指令値Ｖｌｐｆとして出力する。また、詳細は後述するが、本実施形態の場合、ＮＭＯＳトランジスタ２６ａ，２６ｂのそれぞれを含む２つの昇圧チョッパ―回路がインタリーブ動作するため、所定比率は５０％、所定比率を示す値は、“１．０”となる。また、誤差出力回路８１は、減算回路９２、ローパスフィルタ９３を含んで構成される。
【0055】
減算回路９２は、レベルシフト回路９１からの信号のレベルから所定比率を示す値を減算し、誤差Ｅ２として出力し、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とが一致する場合に、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを出力させる。具体的には、減算回路９２は、０Ｖから（２×Ｖｄｄ）Ｖまで変化するレベルシフト回路９１からの信号から、所定比率を示す値“１．０”に相当する電源電圧Ｖｄｄを減算し、誤差Ｅ２として出力する。
【0056】
これにより、減算回路９２は、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率と一致し、レベルシフト回路９１が１スイッチング周期Ｔａあたりの“Ｈ”レベルの信号の比率が５０％となる信号を出力する場合、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを出力させることができる。また、このように、本実施形態において、減算回路９２で減算する値を、所定比率を示す値“１．０”とすることにより、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とが一致する場合に、減算回路９２は、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを簡易に出力させることができる。
【0057】
なお、本実施形態では、２つの昇圧チョッパ―回路をインタリーブ動作させる場合を説明しており、この場合、適切なインタリーブ動作をするための位相差Δθは、１スイッチング周期において３６０度／２＝１８０度となる。また、１スイッチング周期Ｔａにおける位相差Δθが１８０度とすると、所定比率は、５０％となる。
【0058】
また、所定比率が５０％である場合、減算回路９２は、レベルシフトされた信号から所定比率（５０％）を示す値“１．０”を減算する。これにより、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とが一致する場合に、減算回路９２は、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを出力させることができる。
【0059】
一方、ｎ個（ｎは３以上）の昇圧チョッパ―回路がインタリーブ動作をする場合、適切なインタリーブ動作をするための位相差Δθは、１スイッチング周期Ｔａにおいて３６０度／ｎとなる。また、１スイッチング周期Ｔａにおける位相差Δθが３６０度／ｎとすると、所定比率は、（１００／ｎ）％となる。
【0060】
また、所定比率が（１００／ｎ）％である場合、減算回路９２は、レベルシフトされた信号から所定比率（１００／ｎ）％を示す値（２／ｎ）を減算する。これにより、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とが一致する場合に、減算回路９２は、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを出力させることができる。
【0061】
また、ここまで、レベルシフト回路９１がＲＳフリップフロップ９０からの信号ＶＲを（２×Ｖｄｄ）Ｖの電圧レベルの信号にレベルシフトする場合を説明した。一方、レベルシフト回路９１がＲＳフリップフロップ９０からの信号ＶＲを（ｍ×Ｖｄｄ）Ｖ（ｍは正の実数）の電圧レベルの信号にレベルシフトし、ｎ個の昇圧チョッパ―回路がインタリーブ動作をする場合、減算回路９２は、レベルシフトされた信号から所定比率を示す値（ｍ／ｎ）を減算する。これにより、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とが一致する場合に、減算回路９２は、ローパスフィルタ９３にゼロの指令値Ｖｌｐｆを出力させることができる。
【0062】
また、減算回路９２は、「減算回路」に相当し、所定比率を示す“値”は、「基準レベル」に相当し、誤差Ｅ２は、「差」に相当する。
【0063】
ローパスフィルタ（ＬＰＦ）９３は、減算回路９２からの誤差Ｅ２を積分して指令値Ｖｌｐｆを出力する。なお、ローパスフィルタ９３は、「積分回路」に相当し、指令値Ｖｌｐｆは、「誤差」に相当する。
【0064】
駆動信号出力回路８２は、電圧Ｖｚｃｄ２、指令値Ｖ１，Ｖｌｐｆに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、駆動信号出力回路８２は、インダクタ電流ＩＬ２が電流値Ｉ１となった後、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力し、指令値Ｖ１及び指令値Ｖｌｐｆに応じた期間Ｔ２が経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。また、駆動信号出力回路８２は、比較回路１００、出力回路１０１を含んで構成される。なお、期間Ｔ２は、「第２期間」に相当する。
【0065】
比較回路１００は、インダクタ電流ＩＬ２の電流値がゼロよりやや大きい所定の電流値Ｉ１（例えば、数ｍＡ、すなわち、ゼロ）になると、ＮＭＯＳトランジスタ２６ｂをオンするタイミングを検出する。具体的には、比較回路１００は、インダクタ電流ＩＬ２の電流値が電流値Ｉ１より小さく、インダクタ電流ＩＬ２がゼロになると、“Ｈ”レベルの信号Ｖｃ３を出力する。一方、比較回路１００は、インダクタ電流ＩＬ２の電流値が電流値Ｉ１より大きい場合、“Ｌ”レベルの信号Ｖｃ３を出力する。なお、電流値Ｉ１は、「第２所定値」に相当し、電圧Ｖｚｃｄ２が電流値Ｉ１を示す所定電圧となるタイミングは、「第２タイミング」に相当する。
【0066】
出力回路１０１は、信号Ｖｃ３及び指令値Ｖ１，Ｖｌｐｆに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、出力回路１０１は、比較回路１００からのＮＭＯＳトランジスタ２６ｂをオンするタイミングに基づいて、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。その後、出力回路１０１は、指令値Ｖ１及び指令値Ｖｌｐｆに応じた期間Ｔ２が経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。また、出力回路１０１は、減算回路１１０、カウンタ１１１、比較回路１１２、及びＲＳフリップフロップ１１３を含んで構成される。
【0067】
減算回路１１０は、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒと、所定比率とを一致させるよう、期間Ｔ１を示す指令値Ｖ１、及び時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒに応じた指令値Ｖｌｐｆに基づいて、期間Ｔ２を示す指令値Ｖ２を出力する。具体的には、減算回路１１０は、指令値Ｖ１から指令値Ｖｌｐｆを減算し、指令値Ｖ２として出力する。
【0068】
詳細は後述するが、ＮＭＯＳトランジスタ２６ａのスイッチング周波数が高くなっても、ＮＭＯＳトランジスタ２６ｂのスイッチング周波数が低いままであり、時間差Ｔθが拡大した場合、比率Ｒが所定比率より大きくなり、指令値Ｖｌｐｆが正の値となる。この場合、期間Ｔ２を示す指令値Ｖ２が期間Ｔ１を示す指令値Ｖ１より小さくなる。
【0069】
そして、ＮＭＯＳトランジスタ２６ｂのオン幅を示す期間Ｔ２は短くなるため、インダクタ電流ＩＬ２のピーク値は小さくなり、ＮＭＯＳトランジスタ２６ｂのスイッチング周期は短くなり、スイッチング周波数は高くなる。また、ＮＭＯＳトランジスタ２６ｂのスイッチング周期が短くなることにより、次にＮＭＯＳトランジスタ２６ｂがオンされるタイミングが早くなり、比率Ｒは、減少し、所定比率に近づくようになる。
【0070】
一方、ＮＭＯＳトランジスタ２６ａのスイッチング周波数が低くなっても、ＮＭＯＳトランジスタ２６ｂのスイッチング周波数が高いままであり、時間差Ｔθが縮小した場合、比率Ｒが所定比率より小さくなり、指令値Ｖｌｐｆが負の値となる。この場合、期間Ｔ２を示す指令値Ｖ２が期間Ｔ１を示す指令値Ｖ１より大きくなる。
【0071】
そして、ＮＭＯＳトランジスタ２６ｂのオン幅を示す期間Ｔ２は長くなるため、インダクタ電流ＩＬ２のピーク値は大きくなり、ＮＭＯＳトランジスタ２６ｂのスイッチング周期は長くなり、スイッチング周波数は低くなる。また、ＮＭＯＳトランジスタ２６ｂのスイッチング周期が長くなることにより、次にＮＭＯＳトランジスタ２６ｂがオンされるタイミングが遅くなり、比率Ｒは、増加し、所定比率に近づくようになる。
【0072】
このように、減算回路１１０が、指令値Ｖ１及び指令値Ｖｌｐｆに応じた期間Ｔ２を示す指令値Ｖ２を出力することにより、スイッチング制御回路５１は、ＮＭＯＳトランジスタ２６ａのスイッチング周波数の変化に追従しつつ、適切なインタリーブ動作を維持できるようＮＭＯＳトランジスタ２６ｂのスイッチングを制御できる。
【0073】
カウンタ１１１は、ＮＭＯＳトランジスタ２６ｂをオフするタイミングを定めるための信号Ｖｃｎｔ２を出力する回路であり、駆動信号Ｖｑ２が“Ｈ”レベルになると、カウント値をゼロから、図示しないクロック信号に従ってインクリメントする。つまり、カウンタ１１１は、駆動信号Ｖｑ２が“Ｈ”レベルになると、信号Ｖｃｎｔ２の値が経過時間に比例して大きくなるランプ波に相当する信号を出力する。
【0074】
比較回路１１２は、指令値Ｖ２と、信号Ｖｃｎｔ２との大小を比較する。具体的には、比較回路１１２は、信号Ｖｃｎｔ２が指令値Ｖ２より大きい場合、“Ｈ”レベルの信号Ｖｃ４を出力し、信号Ｖｃｎｔ２が指令値Ｖ２より小さい場合、“Ｌ”レベルの信号Ｖｃ４を出力する。
【0075】
ＲＳフリップフロップ１１３のＳ入力には、信号Ｖｃ３が入力され、Ｒ入力には、信号Ｖｃ４が入力される。このため、ＲＳフリップフロップ１１３のＱ出力である信号Ｖｑ２は、信号Ｖｃ３が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｖｃ４が“Ｈ”レベルになると、信号Ｖｑ２は“Ｌ”レベルになる。
【0076】
以下では、スイッチング制御回路５０，５１が同時にどのように動作するかを、力率改善ＩＣ２５ａの動作として説明する。
【0077】
＝＝力率改善ＩＣ２５ａの動作＝＝
＜＜比率Ｒが所定比率に一致した状態における力率改善ＩＣ２５ａの動作＞＞
図７は力率改善ＩＣ２５ａの主要な波形を示す図である。図７は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期ＴｂがＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａと同じ場合の力率改善ＩＣ２５ａの動作を示している。なお、この場合、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率に一致しているものとする。
＜＜比率Ｒが所定比率に一致した状態における力率改善ＩＣ２５ａの動作＞＞
図７は力率改善ＩＣ２５ａの主要な波形を示す図である。図７は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期ＴｂがＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａと同じ場合の力率改善ＩＣ２５ａの動作を示している。なお、この場合、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率に一致しているものとする。
【0078】
一点鎖線で示すインダクタ電流ＩＬ１がゼロとなる時刻ｔ１０において、図３の比較回路６０は、“Ｈ”レベルの信号Ｖｃ１を出力するため、スイッチング制御回路５０は、ＮＭＯＳトランジスタ２６ａをオンする“Ｈ”レベルの駆動信号Ｖｑ１を出力する。そして、比較回路６０が“Ｈ”レベルの信号Ｖｃ１を出力すると、ＲＳフリップフロップ９０は、“Ｈ”レベルの信号ＶＲを出力する。
【0079】
時刻ｔ１０以前にＮＭＯＳトランジスタ２６ｂがオンされ、期間Ｔ２が経過した時刻ｔ１１において、図６の比較回路１１２は、“Ｈ”レベルの信号Ｖｃ４を出力するため、スイッチング制御回路５１は、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。なお、ＮＭＯＳトランジスタ２６ｂをオフすると、インダクタ電流ＩＬ２は減少する。
【0080】
実線で示すインダクタ電流ＩＬ２がゼロとなる時刻ｔ１２において、比較回路１００は、“Ｈ”レベルの信号Ｖｃ３を出力するため、スイッチング制御回路５１は、ＮＭＯＳトランジスタ２６ｂをオンする“Ｈ”レベルの駆動信号Ｖｑ２を出力する。そして、比較回路１００が“Ｈ”レベルの信号Ｖｃ３を出力すると、ＲＳフリップフロップ９０は、“Ｌ”レベルの信号ＶＲを出力する。
【0081】
時刻ｔ１０からＮＭＯＳトランジスタ２６ａがオンする期間Ｔ１が経過した時刻ｔ１３において、図３の比較回路７３は、“Ｈ”レベルの信号Ｖｃ２を出力するため、スイッチング制御回路５０は、ＮＭＯＳトランジスタ２６ａをオフする“Ｌ”レベルの駆動信号Ｖｑ１を出力する。
【0082】
インダクタ電流ＩＬ１がゼロとなる時刻ｔ１４において、比較回路６０は、“Ｈ”レベルの信号Ｖｃ１を出力するため、スイッチング制御回路５０は、ＮＭＯＳトランジスタ２６ａをオンする“Ｈ”レベルの駆動信号Ｖｑ１を出力する。そして、比較回路６０が“Ｈ”レベルの信号Ｖｃ１を出力すると、ＲＳフリップフロップ９０は、“Ｈ”レベルの信号ＶＲを出力する。
【0083】
図７において、比率Ｒが所定比率に一致しているものとしたため、誤差出力回路８１が出力する指令値Ｖｌｐｆは、破線で示されるようにゼロを示す。したがって、この場合、期間Ｔ２は、期間Ｔ１と同じとなる。
【0084】
＜＜比率Ｒが所定比率より大きい状態における力率改善ＩＣ２５ａの動作＞＞
図８は力率改善ＩＣ２５ａの主要な波形を示す図である。図８は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期ＴｂがＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａより長く、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率より大きい状態における力率改善ＩＣ２５ａの動作を示している。時刻ｔ２０～ｔ２４における動作は、時刻ｔ１０～ｔ１４における動作と同じであるため、説明を省略する。
図８は力率改善ＩＣ２５ａの主要な波形を示す図である。図８は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期ＴｂがＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａより長く、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率より大きい状態における力率改善ＩＣ２５ａの動作を示している。時刻ｔ２０～ｔ２４における動作は、時刻ｔ１０～ｔ１４における動作と同じであるため、説明を省略する。
【0085】
図８において、比率Ｒが所定比率より大きいため、誤差出力回路８１が出力する指令値Ｖｌｐｆは、破線で示されるように正の値を示す。この場合、期間Ｔ２は短くなる。したがって、指令値Ｖｌｐｆがゼロである場合、時刻ｔ２２から期間Ｔ２が経過した時刻ｔ２６においてＮＭＯＳトランジスタ２６ｂがオフすると仮定すると、期間Ｔ２が短くなることにより、ＮＭＯＳトランジスタ２６ｂがオフする時刻は、時刻ｔ２５となる。
【0086】
また、ＮＭＯＳトランジスタ２６ｂがオフする時刻が早くなることにより、インダクタ電流ＩＬ２がゼロとなる時刻ｔ２７も、期間Ｔ２が短くならない場合にインダクタ電流ＩＬ２がゼロとなる時刻ｔ２８に比べて早くなる。これにより、ＮＭＯＳトランジスタ２６ｂのスイッチング周期Ｔｂは短くなり、比率Ｒは所定比率に近づく。また、力率改善ＩＣ２５ａは、ＮＭＯＳトランジスタ２６ｂのスイッチング周波数をＮＭＯＳトランジスタ２６ａのスイッチング周波数の変化に追従させることができる。
【0087】
＜＜比率Ｒが所定比率より小さい状態における力率改善ＩＣ２５ａの動作＞＞
図９は力率改善ＩＣ２５ａの主要な波形を示す図である。図９は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期がＮＭＯＳトランジスタ２６ａのスイッチング周期より短く、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率より小さい状態における力率改善ＩＣ２５ａの動作を示している。時刻ｔ３０～ｔ３３における動作は、時刻ｔ１０～ｔ１３における動作と同じであるため、説明を省略する。
図９は力率改善ＩＣ２５ａの主要な波形を示す図である。図９は、ＮＭＯＳトランジスタ２６ｂのスイッチング周期がＮＭＯＳトランジスタ２６ａのスイッチング周期より短く、時間差Ｔθ及びスイッチング周期Ｔａの比率Ｒが所定比率より小さい状態における力率改善ＩＣ２５ａの動作を示している。時刻ｔ３０～ｔ３３における動作は、時刻ｔ１０～ｔ１３における動作と同じであるため、説明を省略する。
【0088】
時刻ｔ３２から期間Ｔ２が経過した時刻ｔ３４において、指令値Ｖｌｐｆがゼロであると仮定すると、図６の比較回路１１２は、“Ｈ”レベルの信号Ｖｃ４を出力する。
【0089】
インダクタ電流ＩＬ１がゼロとなる時刻ｔ３５において、図３の比較回路６０は、“Ｈ”レベルの信号Ｖｃ１を出力するため、スイッチング制御回路５０は、ＮＭＯＳトランジスタ２６ａをオンする“Ｈ”レベルの駆動信号Ｖｑ１を出力する。そして、比較回路６０が“Ｈ”レベルの信号Ｖｃ１を出力すると、ＲＳフリップフロップ９０は、“Ｈ”レベルの信号ＶＲを出力する。
【0090】
図９において、比率Ｒが所定比率より小さいため、誤差出力回路８１が出力する指令値Ｖｌｐｆは、破線で示されるように負の値を示す。この場合、期間Ｔ２は長くなる。したがって、指令値Ｖｌｐｆがゼロである場合、時刻ｔ３２から期間Ｔ２が経過した時刻ｔ３４においてＮＭＯＳトランジスタ２６ｂがオフすると仮定すると、期間Ｔ２が長くなることにより、ＮＭＯＳトランジスタ２６ｂがオフする時刻は、時刻ｔ３６となる。
【0091】
また、ＮＭＯＳトランジスタ２６ｂがオフする時刻が遅くなることにより、インダクタ電流ＩＬ２がゼロとなる時刻ｔ３８も、指令値Ｖｌｐｆがゼロであると仮定した場合にインダクタ電流ＩＬ２がゼロとなる時刻ｔ３７に比べて遅くなる。これにより、ＮＭＯＳトランジスタ２６ｂのスイッチング周期Ｔｂは長くなり、比率Ｒは所定比率に近づく。また、力率改善ＩＣ２５ａは、ＮＭＯＳトランジスタ２６ｂのスイッチング周波数をＮＭＯＳトランジスタ２６ａのスイッチング周波数の変化に追従させることができる。
【0092】
＜＜＜力率改善ＩＣ２５ａのシミュレーション結果＞＞＞
図１０は、力率改善ＩＣ２５ａのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。さらに、下段の図（ｃ）は、整流電圧Ｖｒｅｃの位相角が９０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。また、インダクタ電流ＩＬ１は、一点鎖線で示され、インダクタ電流ＩＬ２は、実線で示されている。
図１０は、力率改善ＩＣ２５ａのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。さらに、下段の図（ｃ）は、整流電圧Ｖｒｅｃの位相角が９０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。また、インダクタ電流ＩＬ１は、一点鎖線で示され、インダクタ電流ＩＬ２は、実線で示されている。
【0093】
まず、上段の図を参照すると、インダクタ電流ＩＬ１，ＩＬ２のピーク値の包絡線は、交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ（例えば、図５に示す整流電圧Ｖｒｅｃ）にほぼ一致しており、力率改善ＩＣ２５ａが力率を改善していることを示している。
【0094】
次に、下段の図（ａ）を参照すると、整流電圧Ｖｒｅｃの位相角が０度付近であるため、インダクタ電流ＩＬ１，ＩＬ２のピーク値は小さく、ＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は高い。また、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等（例えば、間隔が１８０度）となっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。
【0095】
さらに、下段の図（ｂ）を参照すると、整流電圧Ｖｒｅｃの位相角が４５度付近であるため、インダクタ電流ＩＬ１，ＩＬ２のピーク値は、位相角が０度付近の場合より大きくなる。したがって、図（ｂ）におけるＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は、図（ａ）の場合よりも低くなる。しかしながら、図（ｂ）においても、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等となっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。
【0096】
最後に、下段の図（ｃ）を参照すると、整流電圧Ｖｒｅｃの位相角が９０度付近であるため、インダクタ電流ＩＬ１，ＩＬ２のピーク値は、位相角が０度及び４５度付近の場合より大きくなる。したがって、図（ｃ）におけるＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は、図（ａ），（ｂ）の場合よりも低くなる。しかしながら、図（ｃ）においても、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等となっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。
【0097】
＜＜＜インダクタンス値が不均衡である場合のシミュレーション結果＞＞＞
図１１は、製造ばらつき等により、主コイルＬ１ａ，Ｌ１ｂのインダクタンス値が不均衡である場合の力率改善ＩＣ２５ａのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。
図１１は、製造ばらつき等により、主コイルＬ１ａ，Ｌ１ｂのインダクタンス値が不均衡である場合の力率改善ＩＣ２５ａのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。
【0098】
さらに、下段の図（ｃ）は、整流電圧Ｖｒｅｃの位相角が９０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。なお、図１１のシミュレーション結果は、主コイルＬ２ａのインダクタンス値が、主コイルＬ１ａのインダクタンス値の８０％であることとしてシミュレーションした結果である。また、図１１において、図１０と同様に、２つの昇圧チョッパ―回路がインタリーブ動作をするよう、力率改善ＩＣ２５ａはＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチングを制御している。また、インダクタ電流ＩＬ１は、一点鎖線で示され、インダクタ電流ＩＬ２は、実線で示されている。
【0099】
まず、上段の図を参照すると、インダクタ電流ＩＬ１，ＩＬ２のピーク値の包絡線は、交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ（例えば、図５に示す整流電圧Ｖｒｅｃ）にほぼ一致しており、図１０の場合と同様に、力率改善ＩＣ２５ａが力率を改善していることを示している。
【0100】
次に、下段の図（ａ）を参照すると、整流電圧Ｖｒｅｃの位相角が０度付近であるため、図１０と同様に、インダクタ電流ＩＬ１，ＩＬ２のピーク値は小さく、ＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は高い。また、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等（例えば、間隔が１８０度）となっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。また、整流電圧Ｖｒｅｃの位相角が０度付近であり、整流電圧Ｖｒｅｃの電圧レベルが低いため、図（ａ）において、インダクタ電流ＩＬ１，ＩＬ２のピーク値の差は、小さく、ピーク値は、均一であるように見える。
【0101】
さらに、下段の図（ｂ）を参照すると、整流電圧Ｖｒｅｃの位相角が４５度付近であるため、図１０と同様に、インダクタ電流ＩＬ１，ＩＬ２のピーク値は、位相角が０度付近の場合より大きくなる。したがって、図（ｂ）におけるＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は、図（ａ）の場合よりも低くなる。しかしながら、図（ｂ）においても、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等となっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。
【0102】
また、主コイルＬ２ａのインダクタンス値が、主コイルＬ１ａのインダクタンス値の８０％であるため、ＮＭＯＳトランジスタ２６ｂがオンの際のインダクタ電流ＩＬ２の傾きは、ＮＭＯＳトランジスタ２６ａがオンの際のインダクタ電流ＩＬ１の傾きより大きくなる。したがって、力率改善ＩＣ２５ａがインタリーブ動作をするよう、ＮＭＯＳトランジスタ２６ａ，２６ｂが同じオン幅でオンされたとしても、インダクタ電流ＩＬ２のピーク値は、インダクタ電流ＩＬ１のピーク値より大きくなる。
【0103】
最後に、下段の図（ｃ）を参照すると、整流電圧Ｖｒｅｃの位相角が９０度付近であるため、図１０と同様に、インダクタ電流ＩＬ１，ＩＬ２のピーク値は、位相角が０度及び４５度付近の場合より大きくなる。したがって、図（ｃ）におけるＮＭＯＳトランジスタ２６ａ，２６ｂのスイッチング周波数は、図（ａ），（ｂ）の場合よりも低くなる。しかしながら、図（ｃ）においても、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等になっており、力率改善ＩＣ２５ａは、インタリーブ動作を維持している。また、図（ｂ）の場合と同様に、インダクタ電流ＩＬ２のピーク値は、インダクタ電流ＩＬ１のピーク値より大きくなる。
【0104】
図１１に示す通り、力率改善ＩＣ２５ａは、主コイルＬ１ａ，Ｌ２ａのインダクタンス値が不均衡であったとしても、インタリーブ動作を維持できる。しかしながら、インダクタ電流ＩＬ１，ＩＬ２のピーク値に差がある場合、トランス２３ａ，２３ｂの発熱にアンバランスが生じる。また、ＮＭＯＳトランジスタ２６ａ，２６ｂの発熱にもアンバランスが生じる。これらの発熱のアンバランスにより、ＡＣ－ＤＣコンバータ１０の出力可能な電力が制限されることがある。したがって、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にすることにより、発熱のアンバランスを抑制することがある。
【0105】
＝＝＝＝＝その他の実施例＝＝＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１２の概要＞＞＞
図１２は、ＡＣ－ＤＣコンバータ１２の一例を示す図である。ＡＣ－ＤＣコンバータ１２は、ＡＣ－ＤＣコンバータ１０と同様に、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。ＡＣ－ＤＣコンバータ１２は、力率改善ＩＣ２５ｂにより、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるよう制御されるＰＦＣ回路である。
＜＜＜ＡＣ－ＤＣコンバータ１２の概要＞＞＞
図１２は、ＡＣ－ＤＣコンバータ１２の一例を示す図である。ＡＣ－ＤＣコンバータ１２は、ＡＣ－ＤＣコンバータ１０と同様に、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。ＡＣ－ＤＣコンバータ１２は、力率改善ＩＣ２５ｂにより、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるよう制御されるＰＦＣ回路である。
【0106】
ＡＣ－ＤＣコンバータ１２において、ＮＭＯＳトランジスタ２６ａのソース電極と、接地との間に抵抗３２ａが設けられており、同様に、ＮＭＯＳトランジスタ２６ｂのソース電極と、接地との間に抵抗３２ｂが設けられている。また、ＮＭＯＳトランジスタ２６ａがオンされ、ＮＭＯＳトランジスタ２６ａのドレイン・ソース間に電流が流れることにより抵抗３２ａに生じる電圧Ｖｉｐ１は、力率改善ＩＣ２５ｂの端子ＩＰ１に印加される。同様に、ＮＭＯＳトランジスタ２６ｂがオンされ、ＮＭＯＳトランジスタ２６ｂのドレイン・ソース間に電流が流れることにより抵抗３２ｂに生じる電圧Ｖｉｐ２は、力率改善ＩＣ２５ｂの端子ＩＰ２に印加される。
【0107】
＜＜＜力率改善ＩＣ２５ｂについて＞＞＞
＝＝力率改善ＩＣ２５ｂの構成＝＝
図１３は、力率改善ＩＣ２５ｂの一例を示す図である。力率改善ＩＣ２５ｂは、ＡＤコンバータ４０～４２，４６，４７、バッファ回路４４，４５、デジタル回路４８を含んで構成される。
＝＝力率改善ＩＣ２５ｂの構成＝＝
図１３は、力率改善ＩＣ２５ｂの一例を示す図である。力率改善ＩＣ２５ｂは、ＡＤコンバータ４０～４２，４６，４７、バッファ回路４４，４５、デジタル回路４８を含んで構成される。
【0108】
ＡＤコンバータ４６は、電圧Ｖｉｐ１をデジタル値に変換し、ＡＤコンバータ４７は、電圧Ｖｉｐ２をデジタル値に変換する。
【0109】
デジタル回路４８は、帰還電圧Ｖｆｂ，インダクタ電流ＩＬ１，ＩＬ２のそれぞれに応じた電圧Ｖｚｃｄ１，Ｖｚｃｄ２、及び電圧Ｖｉｐ１，Ｖｉｐ２に基づいて、ＮＭＯＳトランジスタ２６ａ，２６ｂを駆動するための駆動信号Ｖｑ１，Ｖｑ２を出力する回路である。デジタル回路４８は、デジタル回路４３と同様に、各種演算を実行するワイヤ―ドロジック型の論理回路であり、例えば、論理ゲート、フリップフロップ、メモリを含んで構成される。ただし、デジタル回路４８は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイコンであっても良い。
【0110】
＝＝デジタル回路４８＝＝
図１４は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にする回路を含むデジタル回路４８の一例を示す図である。デジタル回路４８は、スイッチング制御回路５３，５４を制御する制御回路５２、ＮＭＯＳトランジスタ２６ａのスイッチングを制御するスイッチング制御回路５３、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御するスイッチング制御回路５４を含んでいる。
図１４は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にする回路を含むデジタル回路４８の一例を示す図である。デジタル回路４８は、スイッチング制御回路５３，５４を制御する制御回路５２、ＮＭＯＳトランジスタ２６ａのスイッチングを制御するスイッチング制御回路５３、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御するスイッチング制御回路５４を含んでいる。
【0111】
＝＝制御回路５２の構成＝＝
図１５は、制御回路５２の一例を示す図である。制御回路５２は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にするよう、スイッチング制御回路５３，５４を制御する。具体的には、制御回路５２は、インダクタ電流ＩＬ１のピーク値ＩＰ１及びインダクタ電流ＩＬ２のピーク値ＩＰ２を検出し、ピーク値ＩＰ１，ＩＰ２の差が小さくなるよう、スイッチング制御回路５３，５４を制御する。なお、以下、制御回路５２には、デジタル値としての電圧Ｖｉｐ１，Ｖｉｐ２が入力されていることとして説明する。なお、ピーク値ＩＰ１は、「第１ピーク値」に相当し、ピーク値ＩＰ２は、「第２ピーク値」に相当する。制御回路５２は、サンプル・ホールド回路１２０，１２１、補正回路１２２を含んで構成される。
図１５は、制御回路５２の一例を示す図である。制御回路５２は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にするよう、スイッチング制御回路５３，５４を制御する。具体的には、制御回路５２は、インダクタ電流ＩＬ１のピーク値ＩＰ１及びインダクタ電流ＩＬ２のピーク値ＩＰ２を検出し、ピーク値ＩＰ１，ＩＰ２の差が小さくなるよう、スイッチング制御回路５３，５４を制御する。なお、以下、制御回路５２には、デジタル値としての電圧Ｖｉｐ１，Ｖｉｐ２が入力されていることとして説明する。なお、ピーク値ＩＰ１は、「第１ピーク値」に相当し、ピーク値ＩＰ２は、「第２ピーク値」に相当する。制御回路５２は、サンプル・ホールド回路１２０，１２１、補正回路１２２を含んで構成される。
【0112】
サンプル・ホールド回路（Ｓ／Ｈ）１２０は、駆動信号Ｖｑ１がＮＭＯＳトランジスタ２６ａをオフする“Ｌ”レベルとなると、電圧Ｖｉｐ１をインダクタ電流ＩＬ１のピーク値として検出し、信号Ｉｐ１として出力する。同様に、サンプル・ホールド回路１２１は、駆動信号Ｖｑ２がＮＭＯＳトランジスタ２６ｂがオフする“Ｌ”レベルとなると、電圧Ｖｉｐ２をインダクタ電流ＩＬ２のピーク値として検出し、信号Ｉｐ２として出力する。なお、サンプル・ホールド回路１２０は、「第１電流検出回路」に相当し、サンプル・ホールド回路１２１は、「第２電流検出回路」に相当する。
【0113】
補正回路１２２は、信号Ｉｐ１，Ｉｐ２の差が小さくなるよう、信号Ｉｐ１，Ｉｐ２に基づいてＮＭＯＳトランジスタ２６ａ，２６ｂのそれぞれがオンする期間Ｔ１，Ｔ２の少なくとも一方が補正されるようスイッチング制御回路５３，５４を制御する。具体的には、補正回路１２２は、信号Ｉｐ１が信号Ｉｐ２より大きい場合、期間Ｔ１が短くなるよう、期間Ｔ１を補正し、信号Ｉｐ２が信号Ｉｐ１より大きい場合、期間Ｔ２が短くなるよう、期間Ｔ２を補正する。補正回路１２２は、減算回路１３０、電流調整回路（ＡＣＲ：Ａｕｔｏｍａｔｉｃ Ｃｕｒｒｅｎｔ Ｒｅｇｕｌａｔｏｒ）１３１、リミッタ回路１３２，１３３を含んで構成される
【0114】
減算回路１３０は、信号Ｉｐ１，Ｉｐ２の大小を比較するため、信号Ｉｐ１，Ｉｐ２の差を検出する。具体的には、減算回路１３０は、信号Ｉｐ１から信号Ｉｐ２を減算し、誤差Ｅ３として出力する。
【0115】
電流調整回路１３１は、信号Ｉｐ１，Ｉｐ２を一致させるための指令値Ｖ３を、誤差Ｅ３に応じて出力する。なお、この実施形態の減算回路１３０及び電流調整回路１３１は、例えば、誤差Ｅ３を増幅、積分等する、いわゆる誤差増幅回路に相当する。また、この実施形態では、電流調整回路１３１を用いているが、誤差Ｅ３を指令値Ｖ３としてもよい。
【0116】
リミッタ回路１３２は、信号Ｉｐ１が信号Ｉｐ２より大きい場合、ＮＭＯＳトランジスタ２６ａがオンする期間Ｔ１を短くするための指令値Ｖ４を出力する。具体的には、リミッタ回路１３２は、信号Ｉｐ１が信号Ｉｐ２より大きく、電流調整回路１３１が誤差Ｅ３に応じて正の指令値Ｖ３を出力する場合、指令値Ｖ３に応じ、期間Ｔ１を補正するための指令値Ｖ４を出力する。
【0117】
リミッタ回路１３３は、信号Ｉｐ２が信号Ｉｐ１より大きい場合、ＮＭＯＳトランジスタ２６ｂがオンする期間Ｔ２を短くするための指令値Ｖ５を出力する。具体的には、リミッタ回路１３３は、信号Ｉｐ２が信号Ｉｐ１より大きく、電流調整回路１３１が誤差Ｅ３に応じて負の指令値Ｖ３を出力する場合、指令値Ｖ３の絶対値に応じ、期間Ｔ２を補正するための指令値Ｖ５を出力する。
【0118】
＝＝スイッチング制御回路５３の構成＝＝
図１６は、スイッチング制御回路５３の一例を示す図である。スイッチング制御回路５３は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂと、指令値Ｖ４とに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５３は、インダクタ電流ＩＬ１がほぼゼロとなると、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５３は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。なお、期間ＴＡは、指令値Ｖ４に応じて期間Ｔ１を短くした期間である。なお、スイッチング制御回路５３は、「第１スイッチング制御回路」に相当する。
図１６は、スイッチング制御回路５３の一例を示す図である。スイッチング制御回路５３は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂと、指令値Ｖ４とに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５３は、インダクタ電流ＩＬ１がほぼゼロとなると、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５３は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。なお、期間ＴＡは、指令値Ｖ４に応じて期間Ｔ１を短くした期間である。なお、スイッチング制御回路５３は、「第１スイッチング制御回路」に相当する。
【0119】
スイッチング制御回路５３は、比較回路６０、出力回路６２を含んで構成される。なお、以下、スイッチング制御回路５３には、デジタル値としての電圧Ｖｚｃｄ１と、デジタル値としての帰還電圧Ｖｆｂと、指令値Ｖ４とが入力されることとして説明する。なお、比較回路６０は、「第１タイミング検出回路」に相当し、信号Ｖｃ１が“Ｈ”レベルとなるタイミングは、「第４タイミング」に相当する。
【0120】
出力回路６２は、信号Ｖｃ１、帰還電圧Ｖｆｂ、及び指令値Ｖ４に基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、出力回路６２は、比較回路６０からの信号Ｖｃ１に基づいて、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。その後、出力回路６２は、指令値Ｖ４に応じて期間Ｔ１が短くなった期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。なお、出力回路６２は、「第１出力回路」に相当し、駆動信号Ｖｑ１は、「第１駆動信号」に相当する。出力回路６２は、減算回路７０，７５、電圧調整回路（ＡＶＲ：Ａｕｔｏｍａｔｉｃ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）７１、カウンタ７２、比較回路７３、及びＲＳフリップフロップ７４を含んで構成される。また、出力回路６２は、減算回路７５を除いて、出力回路６１と同一であるため、同一の構成についての説明を省略する。
【0121】
減算回路７５は、期間Ｔ１を示す指令値Ｖ１と、指令値Ｖ４とに応じて期間ＴＡを示す指令値Ｖ６を出力する。具体的には、減算回路７５は、指令値Ｖ１から指令値Ｖ４を減算し、指令値Ｖ６を出力する。
【0122】
そして、比較回路７３は、期間ＴＡを示す指令値Ｖ６と、信号Ｖｃｎｔ１との大小を比較し、信号Ｖｃｎｔ１が指令値Ｖ６より大きくなると、“Ｈ”レベルの信号Ｖｃ２を出力する。ＲＳフリップフロップ７４は、比較回路７３からの“Ｈ”レベルの信号Ｖｃ２によりリセットされ、ＮＭＯＳトランジスタ２６ａをオフする“Ｌ”レベルの駆動信号Ｖｑ１を出力する。これにより、インダクタ電流ＩＬ１のピーク値がインダクタ電流ＩＬ２のピーク値より大きい場合、ＮＭＯＳトランジスタ２６ａのオン期間が期間Ｔ１から期間ＴＡへと短縮し、インダクタ電流ＩＬ１のピーク値は低下する。
【0123】
＝＝スイッチング制御回路５４の構成＝＝
図１７は、スイッチング制御回路５４の一例を示す図である。スイッチング制御回路５４は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、帰還電圧Ｖｆｂ、及び指令値Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、スイッチング制御回路５４は、インダクタ電流ＩＬ２がほぼゼロとなると、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。また、スイッチング制御回路５４は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＢが経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。また、期間ＴＢは、指令値Ｖ５に応じて期間Ｔ１を短くした期間である。なお。スイッチング制御回路５４は、「第２スイッチング制御回路」に相当する。
図１７は、スイッチング制御回路５４の一例を示す図である。スイッチング制御回路５４は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、帰還電圧Ｖｆｂ、及び指令値Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、スイッチング制御回路５４は、インダクタ電流ＩＬ２がほぼゼロとなると、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。また、スイッチング制御回路５４は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＢが経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。また、期間ＴＢは、指令値Ｖ５に応じて期間Ｔ１を短くした期間である。なお。スイッチング制御回路５４は、「第２スイッチング制御回路」に相当する。
【0124】
スイッチング制御回路５４は、減算回路８３、電圧調整回路（ＡＶＲ：Ａｕｔｏｍａｔｉｃ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）８４、駆動信号出力回路８５を含んで構成される。なお、以下、スイッチング制御回路５４には、デジタル値としての電圧Ｖｚｃｄ２と、デジタル値としての帰還電圧Ｖｆｂと、指令値Ｖ５とが入力されることとして説明する。
【0125】
減算回路８３は、目的レベルの出力電圧Ｖｏｕｔ（例えば、４００Ｖ）の基準となる基準電圧Ｖｒｅｆから帰還電圧Ｖｆｂを減算し、基準電圧Ｖｒｅｆと、帰還電圧Ｖｆｂとの誤差Ｅ１を算出する。
【0126】
電圧調整回路８４は、帰還電圧Ｖｆｂのレベルを基準電圧Ｖｒｅｆのレベルに一致させるための指令値Ｖ１を、誤差Ｅ１に応じて出力する。なお、指令値Ｖ１は、期間Ｔ１を示す指令値である。また、本実施形態の減算回路８３及び電圧調整回路８４は、例えば、誤差Ｅ１を増幅、積分等する、いわゆる誤差増幅回路に相当する。また、電圧調整回路８４からの指令値Ｖ１が示す期間Ｔ１は、「第４期間」に対応する。
【0127】
駆動信号出力回路８５は、電圧Ｖｚｃｄ２及び指令値Ｖ１，Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、駆動信号出力回路８５は、インダクタ電流ＩＬ２が電流値Ｉ１となると、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。その後、駆動信号出力回路８５は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＢが経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。駆動信号出力回路８５は、比較回路１００、出力回路１０１を含んで構成される。
【0128】
出力回路１０２は、信号Ｖｃ３及び指令値Ｖ１，Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、出力回路１０２は、比較回路１００からの信号Ｖｃ３に基づいて、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。その後、出力回路１０２は、指令値Ｖ５に応じて期間Ｔ１が短くなった期間ＴＢが経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。出力回路１０２は、カウンタ１１１、比較回路１１２、ＲＳフリップフロップ１１３、及び減算回路１１４を含んで構成される。また、出力回路１０２は、減算回路１１４を除いて、出力回路１０１とほぼ同一であるため、同一の構成についての説明を省略する。
【0129】
減算回路１１４は、期間Ｔ１を示す指令値Ｖ１と、指令値Ｖ５とに応じて期間ＴＢを示す指令値Ｖ７を出力する。具体的には、減算回路１１４は、指令値Ｖ１から指令値Ｖ５を減算し、指令値Ｖ７を出力する。
【0130】
比較回路１１２は、指令値Ｖ７と、信号Ｖｃｎｔ２との大小を比較し、信号Ｖｃｎｔ２が指令値Ｖ７より大きくなると、“Ｈ”レベルの信号Ｖｃ４を出力する。ＲＳフリップフロップ１１３は、比較回路１１２からの“Ｈ”レベルの信号Ｖｃ４によりリセットされ、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。これにより、インダクタ電流ＩＬ２のピーク値がインダクタ電流ＩＬ１のピーク値より大きい場合、ＮＭＯＳトランジスタ２６ｂのオン期間が期間Ｔ１から期間ＴＢへと短縮し、インダクタ電流ＩＬ２のピーク値は低下する。
【0131】
＝＝力率改善ＩＣ２５ｂの動作＝＝
図１８は、力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。図１８は、時刻ｔ４０以前において、実線で示すインダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２が一点鎖線で示すインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１より大きい場合を示す。信号Ｉｐ２が信号Ｉｐ１より大きいため、以下では、期間Ｔ１の補正を受けるスイッチング制御回路５４の動作について説明する。また、ＮＭＯＳトランジスタ２６ａ，２６ｂは、時刻ｔ４０より前にオンされているものとする。また、時刻ｔ４０より前において、インダクタ電流ＩＬ２のピーク値は、インダクタ電流ＩＬ１のピーク値より大きいため、図１５の電流調整回路１３１は、負の指令値Ｖ３を出力し、補正回路１２２は、スイッチング制御回路５４を補正すべく指令値Ｖ６を出力している。そのため、時刻ｔ４０以後、スイッチング制御回路５４は、指令値Ｖ６に応じて期間Ｔ１が短くなった期間ＴＢをオン幅として、ＮＭＯＳトランジスタ２６ｂをスイッチングするようになる。
図１８は、力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。図１８は、時刻ｔ４０以前において、実線で示すインダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２が一点鎖線で示すインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１より大きい場合を示す。信号Ｉｐ２が信号Ｉｐ１より大きいため、以下では、期間Ｔ１の補正を受けるスイッチング制御回路５４の動作について説明する。また、ＮＭＯＳトランジスタ２６ａ，２６ｂは、時刻ｔ４０より前にオンされているものとする。また、時刻ｔ４０より前において、インダクタ電流ＩＬ２のピーク値は、インダクタ電流ＩＬ１のピーク値より大きいため、図１５の電流調整回路１３１は、負の指令値Ｖ３を出力し、補正回路１２２は、スイッチング制御回路５４を補正すべく指令値Ｖ６を出力している。そのため、時刻ｔ４０以後、スイッチング制御回路５４は、指令値Ｖ６に応じて期間Ｔ１が短くなった期間ＴＢをオン幅として、ＮＭＯＳトランジスタ２６ｂをスイッチングするようになる。
【0132】
また、図１８では、時刻ｔ４１以後において、力率改善ＩＣ２５ｂの制御回路５２が動作した結果として、インダクタ電流ＩＬ２がどのようになるかを、破線で示している。また、時刻ｔ４１以後、破線で示されるインダクタ電流ＩＬ２が生じるようにＮＭＯＳトランジスタ２６ｂをスイッチングする駆動信号Ｖｑ２を描いている。
【0133】
時刻ｔ４０より前にＮＭＯＳトランジスタ２６ｂがオンされ、期間Ｔ１が経過した時刻ｔ４０において、スイッチング制御回路５４は、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。その後、インダクタ電流ＩＬ２は減少し始める。
【0134】
インダクタ電流ＩＬ２が減少し電流値Ｉ１となる時刻ｔ４１において、比較回路１００は、“Ｈ”レベルの信号Ｖｃ３を出力する。そして、出力回路１０２は、ＮＭＯＳトランジスタ２６ｂをオンする“Ｈ”レベルの駆動信号Ｖｑ１を出力する。また、減算回路１１４は、期間Ｔ１を示す指令値Ｖ１から指令値Ｖ６を減算し、期間ＴＢを示す指令値Ｖ７を出力する。
【0135】
時刻ｔ４１から期間ＴＢ経過した時刻ｔ４２において、信号Ｖｃｎｔ２が指令値Ｖ７より大きくなり、比較回路１１２が“Ｈ”レベルの信号Ｖｃ４を出力するため、出力回路１０２は、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。以降、同様の動作が繰り返される。これにより、インダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２はインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１に一致するようになる。
【0136】
＝＝デジタル回路４９＝＝
図１９は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にする回路を含むデジタル回路４８の変形例であるデジタル回路４９の一例を示す図である。この実施形態のデジタル回路４９は、制御回路５２、スイッチング制御回路５５、スイッチング制御回路５６を含んでいる。
図１９は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にする回路を含むデジタル回路４８の変形例であるデジタル回路４９の一例を示す図である。この実施形態のデジタル回路４９は、制御回路５２、スイッチング制御回路５５、スイッチング制御回路５６を含んでいる。
【0137】
＝＝スイッチング制御回路５５の構成＝＝
図２０は、スイッチング制御回路５５の一例を示す図である。スイッチング制御回路５５は、インタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるため、制御回路５２からの指令値Ｖ４に応じてＮＭＯＳトランジスタ２６ａをオンするタイミングを遅延させる。また、スイッチング制御回路５５は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂと、指令値Ｖ４とに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５５は、インダクタ電流ＩＬ１がほぼゼロとなった後、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５５は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。なお、期間ＴＡは、指令値Ｖ４に応じて期間Ｔ１を短くした期間である。
図２０は、スイッチング制御回路５５の一例を示す図である。スイッチング制御回路５５は、インタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるため、制御回路５２からの指令値Ｖ４に応じてＮＭＯＳトランジスタ２６ａをオンするタイミングを遅延させる。また、スイッチング制御回路５５は、インダクタ電流ＩＬ１に応じた電圧Ｖｚｃｄ１と、帰還電圧Ｖｆｂと、指令値Ｖ４とに基づいて、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する駆動信号Ｖｑ１を出力する。具体的には、スイッチング制御回路５５は、インダクタ電流ＩＬ１がほぼゼロとなった後、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。また、スイッチング制御回路５５は、出力電圧Ｖｏｕｔに応じた期間Ｔ１より短い期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。なお、期間ＴＡは、指令値Ｖ４に応じて期間Ｔ１を短くした期間である。
【0138】
スイッチング制御回路５５は、比較回路６０、遅延回路６３、出力回路６４を含んで構成される。なお、以下、スイッチング制御回路５５には、デジタル値としての電圧Ｖｚｃｄ１と、デジタル値としての帰還電圧Ｖｆｂと、指令値Ｖ４とが入力されることとして説明する。スイッチング制御回路５５は、制御回路５２からの指令値Ｖ４に応じてＮＭＯＳトランジスタ２６ａをオンするタイミングを遅延させるための遅延回路６３が、スイッチング制御回路５３に対して追加されている。
【0139】
遅延回路６３は、２つのチョッパ―回路のインタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるため、ＮＭＯＳトランジスタ２６ａをオンするタイミングを遅延させる。具体的には、遅延回路６３は、補正回路１２２からの指令値Ｖ４に基づいて、信号Ｉｐ１，Ｉｐ２の差（すなわち、指令値Ｖ４）に応じて決まる期間ＴＡと、期間Ｔ１との差を示す期間だけ、比較回路６０からのＮＭＯＳトランジスタ２６ａをオンするタイミングを示す信号Ｖｃ１を遅延させて信号Ｖｃ５として出力する。なお、遅延回路６３は、「第１遅延回路」に相当する。
【0140】
また、遅延回路６３は、ＮＭＯＳトランジスタ２６ａがオフした後に共振しながら流れるインダクタ電流ＩＬ１の共振周期の半周期の奇数倍が経過する時点まで信号Ｖｃ１をさらに遅延させて信号Ｖｃ５として出力してもよい。
【0141】
また、出力回路６４は、遅延回路６３からの信号Ｖｃ５に基づいて、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。その後、出力回路６４は、期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。
【0142】
＝＝スイッチング制御回路５６の構成＝＝
図２１は、スイッチング制御回路５６の一例を示す図である。スイッチング制御回路５６は、インタリーブ動作を維持するため、制御回路５２からの指令値Ｖ５に応じてＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させる。また、スイッチング制御回路５６は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、帰還電圧Ｖｆｂ、信号Ｖｃ１、及び指令値Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。
図２１は、スイッチング制御回路５６の一例を示す図である。スイッチング制御回路５６は、インタリーブ動作を維持するため、制御回路５２からの指令値Ｖ５に応じてＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させる。また、スイッチング制御回路５６は、インダクタ電流ＩＬ２に応じた電圧Ｖｚｃｄ２、帰還電圧Ｖｆｂ、信号Ｖｃ１、及び指令値Ｖ５に基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。
【0143】
具体的には、スイッチング制御回路５６は、インダクタ電流ＩＬ２がほぼゼロとなった後、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。また、スイッチング制御回路５６は、スイッチング制御回路５５からの指令値Ｖ１と、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａ及び時間差Ｔθとに応じた期間Ｔ２より短い期間Ｔ３が経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。また、期間Ｔ３は、指令値Ｖ５に応じて期間Ｔ２を短くした期間である。なお、期間Ｔ３は、「第３期間」に相当する。
【0144】
スイッチング制御回路５６は、検出回路８０、誤差出力回路８１、駆動信号出力回路８６を含んで構成される。なお、以下、スイッチング制御回路５６には、デジタル値としての電圧Ｖｚｃｄ２と、信号Ｖｃ１と、指令値Ｖ１，Ｖ５とが入力されることとして説明する。また、スイッチング制御回路５６は、インタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させる「スイッチング制御回路」に相当する。
【0145】
駆動信号出力回路８６は、電圧Ｖｚｃｄ２及び指令値Ｖ１，Ｖ５，Ｖｌｐｆに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、駆動信号出力回路８６は、インダクタ電流ＩＬ２が電流値Ｉ１となった後、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。その後、駆動信号出力回路８６は、指令値Ｖ１，Ｖｌｐｆに応じた期間Ｔ２より短い期間Ｔ３が経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。駆動信号出力回路８６は、比較回路１００、遅延回路１０３、出力回路１０４を含んで構成される。なお、駆動信号出力回路８６は、制御回路５２からの指令値Ｖ５に応じてＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させるための遅延回路１０３が、駆動信号出力回路８５に対して追加されている。
【0146】
遅延回路１０３は、２つのチョッパ―回路のインタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させるため、ＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させる。具体的には、遅延回路１０３は、補正回路１２２からの指令値Ｖ５に基づいて、信号Ｉｐ１，Ｉｐ２の差（すなわち、指令値Ｖ５）に応じて決まる期間Ｔ３と、期間Ｔ２との差だけ、比較回路１００からのＮＭＯＳトランジスタ２６ｂをオンするタイミングを示す信号Ｖｃ３を遅延させて信号Ｖｃ６として出力する。なお、比較回路１００は、「タイミング検出回路」に相当し、信号Ｖｃ３が“Ｈ”レベルとなるタイミングは、「第３タイミング」に相当する。また、遅延回路１０３は、「遅延回路」に相当する。
【0147】
また、遅延回路１０３は、ＮＭＯＳトランジスタ２６ｂがオフした後に共振しながら流れるインダクタ電流ＩＬ２の共振周期の半周期の奇数倍が経過する時点まで信号Ｖｃ３をさらに遅延させて信号Ｖｃ６として出力してもよい。
【0148】
また、出力回路１０４は、信号Ｖｃ６及び指令値Ｖ１，Ｖ５，Ｖｌｐｆに基づいて、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する駆動信号Ｖｑ２を出力する。具体的には、出力回路１０４は、遅延回路１０３からの信号Ｖｃ６に基づいて、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。その後、出力回路１０４は、期間Ｔ３が経過すると、ＮＭＯＳトランジスタ２６ｂをオフする駆動信号Ｖｑ２を出力する。なお、出力回路１０４は、「出力回路」に相当する。出力回路１０４は、減算回路１１０，１１５、カウンタ１１１、比較回路１１２、及びＲＳフリップフロップ１１３を含んで構成される。
【0149】
減算回路１１５は、期間Ｔ２と、指令値Ｖ５とに応じて期間Ｔ３を出力する。具体的には、減算回路１１５は、期間Ｔ２を示す指令値Ｖ２から指令値Ｖ５を減算し、期間Ｔ３を示す指令値Ｖ８を出力する。
【0150】
比較回路１１２は、指令値Ｖ８と、信号Ｖｃｎｔ２との大小を比較し、信号Ｖｃｎｔ２が指令値Ｖ８より大きくなると、“Ｈ”レベルの信号Ｖｃ４を出力する。ＲＳフリップフロップ１１３は、比較回路１１２からの“Ｈ”レベルの信号Ｖｃ４によりリセットされ、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。これにより、インダクタ電流ＩＬ２のピーク値がインダクタ電流ＩＬ１のピーク値より大きい場合、ＮＭＯＳトランジスタ２６ｂのオン期間が期間Ｔ２から期間Ｔ３へと短縮し、インダクタ電流ＩＬ２のピーク値は低下する。同時に、ＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させるため、次にインダクタ電流ＩＬ２がゼロとなるタイミングは遅延し、インタリーブ動作が維持されやすくなる。
【0151】
＜＜２つのチョッパ―回路がインタリーブ動作をする場合の力率改善ＩＣ２５ｂの動作＞＞
図２２は、力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。図２２は、時刻ｔ５０以前において、実線で示すインダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２が一点鎖線で示すインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１より大きい場合を示す。また、ＮＭＯＳトランジスタ２６ａ，２６ｂは、時刻ｔ５０より前にオンされているものとする。また、図２２では、遅延回路１０３は、期間Ｔ２を示す指令値Ｖ２、指令値Ｖ５、及び共振周期に基づいて信号Ｖｃ３を遅延させ、信号Ｖｃ６として出力しているものとする。この場合、力率改善ＩＣ２５ｂは、いわゆるボトムスキップ動作をするよう、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する。
図２２は、力率改善ＩＣ２５ｂの主要な波形の一例を示す図である。図２２は、時刻ｔ５０以前において、実線で示すインダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２が一点鎖線で示すインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１より大きい場合を示す。また、ＮＭＯＳトランジスタ２６ａ，２６ｂは、時刻ｔ５０より前にオンされているものとする。また、図２２では、遅延回路１０３は、期間Ｔ２を示す指令値Ｖ２、指令値Ｖ５、及び共振周期に基づいて信号Ｖｃ３を遅延させ、信号Ｖｃ６として出力しているものとする。この場合、力率改善ＩＣ２５ｂは、いわゆるボトムスキップ動作をするよう、ＮＭＯＳトランジスタ２６ｂのスイッチングを制御する。
【0152】
また、ＮＭＯＳトランジスタ２６ａ，２６ｂは、時刻ｔ５０より前にオンされているものとする。また、時刻ｔ５０より前において、インダクタ電流ＩＬ２のピーク値は、インダクタ電流ＩＬ１のピーク値より大きいため、図１５の電流調整回路１３１は、負の指令値Ｖ３を出力し、補正回路１２２は、スイッチング制御回路５６を補正すべく指令値Ｖ６を出力している。そのため、時刻ｔ５０以後、スイッチング制御回路５６は、指令値Ｖ６に応じて期間Ｔ２が短くなった期間Ｔ３をオン幅として、ＮＭＯＳトランジスタ２６ｂをスイッチングするようになる。
【0153】
また、図２２では、時刻ｔ５１以後において、力率改善ＩＣ２５ｂの制御回路５２が動作した結果として、インダクタ電流ＩＬ２がどのようになるかを、破線で示している。また、時刻ｔ５１以後、破線で示されるインダクタ電流ＩＬ２が生じるようにＮＭＯＳトランジスタ２６ｂをスイッチングする駆動信号Ｖｑ２を描いている。
【0154】
時刻ｔ５０より前にＮＭＯＳトランジスタがオンされ、期間Ｔ２が経過した時刻ｔ５０において、スイッチング制御回路５６は、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。その後、インダクタ電流ＩＬ２は減少し始める。
【0155】
インダクタ電流ＩＬ２が減少し電流値Ｉ０となる時刻ｔ５１において、比較回路１００は、“Ｈ”レベルの信号Ｖｃ３を出力する。このあと、遅延回路１０３は、指令値Ｖ５に応じて決まる期間Ｔ３と、期間Ｔ２との差だけ信号Ｖｃ３を遅延させる。
【0156】
遅延回路１０３が、期間Ｔ３と、期間Ｔ２との差だけ信号Ｖｃ３を遅延させた後に、比較回路１００が信号Ｖｃ３を“Ｌ”レベルに変化させる時刻ｔ５２において、スイッチング制御回路５６は、ＮＭＯＳトランジスタ２６ｂをオンする“Ｈ”レベルの駆動信号Ｖｑ２を出力する。なお、時刻ｔ５２は、ＮＭＯＳトランジスタ２６ｂがオフした後に共振しながら流れるインダクタ電流ＩＬ２の共振周期の半周期の奇数倍が経過する時点に相当し、インダクタ電流ＩＬ２の流れる方向が負の方向から正の方向に変化するタイミングである。また、減算回路１１５は、期間Ｔ２を示す指令値Ｖ２から指令値Ｖ６を減算し、期間Ｔ３を示す指令値Ｖ８を出力する。
【0157】
時刻ｔ５２から期間Ｔ３が経過する時刻ｔ５３において、信号Ｖｃｎｔ２が指令値Ｖ８より大きくなり、比較回路１１２が“Ｈ”レベルの信号Ｖｃ４を出力するため、出力回路１０４は、ＮＭＯＳトランジスタ２６ｂをオフする“Ｌ”レベルの駆動信号Ｖｑ２を出力する。時刻ｔ５３以降、同様の動作が繰り返される。これにより、インダクタ電流ＩＬ２のピーク値を示す信号Ｉｐ２はインダクタ電流ＩＬ１のピーク値を示す信号Ｉｐ１に一致するようになる。また、インタリーブ動作も維持されている。
【0158】
＜＜＜力率改善ＩＣ２５ｂのシミュレーション結果＞＞＞
図２３は、製造ばらつき等により、主コイルＬ１ａ，Ｌ１ｂのインダクタンス値が不均衡である場合の力率改善ＩＣ２５ｂのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。さらに、下段の図（ｃ）は、整流電圧Ｖｒｅｃの位相角が９０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。また、インダクタ電流ＩＬ１は、一点鎖線で示され、インダクタ電流ＩＬ２は、実線で示されている。
図２３は、製造ばらつき等により、主コイルＬ１ａ，Ｌ１ｂのインダクタンス値が不均衡である場合の力率改善ＩＣ２５ｂのシミュレーション結果を示す図である。ここで、上段の図は、インダクタ電流ＩＬ１，ＩＬ２のピーク値及びボトム値の包絡線を示す結果である。なお、下段の図（ａ）は、整流電圧Ｖｒｅｃの位相角が０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形であり、下段の図（ｂ）は、整流電圧Ｖｒｅｃの位相角が４５度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。さらに、下段の図（ｃ）は、整流電圧Ｖｒｅｃの位相角が９０度付近におけるインダクタ電流ＩＬ１，ＩＬ２の波形である。また、インダクタ電流ＩＬ１は、一点鎖線で示され、インダクタ電流ＩＬ２は、実線で示されている。
【0159】
まず、上段の図を参照すると、インダクタ電流ＩＬ１，ＩＬ２のピーク値の包絡線は、交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ（例えば、図５に示す整流電圧Ｖｒｅｃ）にほぼ一致しており、力率改善ＩＣ２５ａが力率を改善していることを示している。
【0160】
次に、下段の図（ａ）を参照すると、整流電圧Ｖｒｅｃの位相角が０度付近であるため、インダクタ電流ＩＬ１，ＩＬ２のピーク値は小さい。また、インダクタ電流ＩＬ１，ＩＬ２のピーク値となる間隔は、ほぼ均等（例えば、間隔が１８０度）となっており、力率改善ＩＣ２５ｂは、インタリーブ動作を維持している。図（ａ）の場合、ＮＭＯＳトランジスタ２６ａ，２６ｂのオン時間は短く、インダクタ電流ＩＬ１，ＩＬ２のピーク値は小さいため、主コイルＬ１ａ，Ｌ２ａのインダクタンス値が不均衡であっても、ピーク値間の差は小さくなる。したがって、期間Ｔ３と期間Ｔ２との差は小さく、遅延回路１０３の遅延によるＮＭＯＳトランジスタ２６ｂのオンタイミングの遅れは目立たない。
【0161】
さらに、整流電圧Ｖｒｅｃの位相角が４５度付近の動作を示す下段の図（ｂ）を参照すると、図（ｂ）の場合、ＮＭＯＳトランジスタ２６ａ，２６ｂのオン時間は、図（ａ）の場合に比べ長い。そして、インダクタ電流ＩＬ１，ＩＬ２のピーク値は比較的大きいため、主コイルＬ１ａ，Ｌ２ａのインダクタンス値が不均衡である結果として、ピーク値の差が大きくなるはずである。したがって、期間Ｔ３と期間Ｔ２との差は大きく、遅延回路１０３の遅延によるＮＭＯＳトランジスタ２６ｂのオンタイミングの遅れが大きくなる。この場合、力率改善ＩＣ２５ｂがピーク値を均一にするよう、ＮＭＯＳトランジスタ２６ｂを含む昇圧チョッパ―回路に不連続動作をさせるため、結果としてインダクタ電流ＩＬ１，ＩＬ２のピーク値は均一となる。また、力率改善ＩＣ２５ｂは、インタリーブ動作を維持している。
【0162】
最後に、整流電圧Ｖｒｅｃの位相角が９０度付近の動作を示す下段の図（ｃ）を参照すると、図（ｃ）の場合、図（ｂ）の場合と同様に、ＮＭＯＳトランジスタ２６ａ，２６ｂのオン時間は長く、インダクタ電流ＩＬ１，ＩＬ２のピーク値の差は大きい。しかしながら、力率改善ＩＣ２５ｂがピーク値を均一にするよう、ＮＭＯＳトランジスタ２６ｂを含む昇圧チョッパ―回路に不連続動作をさせるため、結果としてインダクタ電流ＩＬ１，ＩＬ２のピーク値は均一となる。また、力率改善ＩＣ２５ｂは、インタリーブ動作を維持している。
【0163】
＜＜＜力率改善ＩＣ２５ａの変形例の一例＞＞＞
図２４は、力率改善ＩＣ２５ａの変形例の一例を示す図である。力率改善ＩＣ２５ａにおいては、図２のＡＤコンバータ４０が電圧Ｖｚｃｄ１をデジタル値に変換し、その後、図３の比較回路６０が電圧Ｖｚｃｄ１を電流値Ｉ０に応じたデジタル値と比較し信号Ｖｃ１を出力していた。同様に、図２のＡＤコンバータ４１が電圧Ｖｚｃｄ２をデジタル値に変換し、その後、図６の比較回路１００が電圧Ｖｚｃｄ２を電流値Ｉ１に応じたデジタル値と比較し信号Ｖｃ３を出力していた。
図２４は、力率改善ＩＣ２５ａの変形例の一例を示す図である。力率改善ＩＣ２５ａにおいては、図２のＡＤコンバータ４０が電圧Ｖｚｃｄ１をデジタル値に変換し、その後、図３の比較回路６０が電圧Ｖｚｃｄ１を電流値Ｉ０に応じたデジタル値と比較し信号Ｖｃ１を出力していた。同様に、図２のＡＤコンバータ４１が電圧Ｖｚｃｄ２をデジタル値に変換し、その後、図６の比較回路１００が電圧Ｖｚｃｄ２を電流値Ｉ１に応じたデジタル値と比較し信号Ｖｃ３を出力していた。
【0164】
一方、力率改善ＩＣ２５ａの変形例は、図２のＡＤコンバータ４０，４１の代わりに、アナログ回路の比較回路２００，２０１を含み、デジタル回路４３は、デジタル回路４３ａとなる。
【0165】
また、比較回路２００は、電圧Ｖｚｃｄ１を電流値Ｉ０に応じた基準電圧Ｖｒｅｆ０と比較し、電圧Ｖｚｃｄ１が基準電圧Ｖｒｅｆ０を下回ると、“Ｈ”レベルの信号Ｖｃ１を出力する。また、比較回路２００は、電圧Ｖｚｃｄ１が基準電圧Ｖｒｅｆ０を超える場合、“Ｌ”レベルの信号Ｖｃ１を出力する。
【0166】
同様に、比較回路２０１は、電圧Ｖｚｃｄ２を電流値Ｉ１に応じた基準電圧Ｖｒｅｆ１と比較し、電圧Ｖｚｃｄ２が基準電圧Ｖｒｅｆ１を下回ると、“Ｈ”レベルの信号Ｖｃ３を出力する。また、比較回路２０１は、電圧Ｖｚｃｄ２が基準電圧Ｖｒｅｆ１を超える場合、“Ｌ”レベルの信号Ｖｃ３を出力する。
【0167】
そして、デジタル回路４３ａは、比較回路２００からの信号Ｖｃ１と、比較回路２０１からの信号Ｖｃ３とに基づいて、デジタル回路４３と同様の動作をする。上述のように、力率改善ＩＣ２５ａの変形例は、力率改善ＩＣ２５ａのＡＤコンバータ４０及び比較回路６０を、比較回路２００に置き換え、力率改善ＩＣ２５ａのＡＤコンバータ４１及び比較回路１００を、比較回路２０１に置き換えたものとなる。
【0168】
なお、力率改善ＩＣ２５ａの場合、ＡＤコンバータ４０，４１は、最大、数１００ｋＨｚに達するスイッチング波形の瞬時値をとらえるサンプル間隔を必要とし、そのため、最低でも数ＭＨｚのサンプリング周波数が必要となる。しかしながら、力率改善ＩＣ２５ａを上述のように変形することにより、数ＭＨｚのサンプリング周波数を必要としなくなり、力率改善ＩＣ２５ａの省面積化、及び集積回路の消費電力の低減を図ることができる。
【0169】
また、図２４は、力率改善ＩＣ２５ａを例として描いたが、同様の変形は、力率改善ＩＣ２５ｂにも適用できる。
【0170】
＜＜＜ＡＣ－ＤＣコンバータ１３の概要＞＞＞
図２５は、ＡＣ－ＤＣコンバータ１３の一例を示す図である。ＡＣ－ＤＣコンバータ１０，１２においては、２つの昇圧チョッパ―回路をそれぞれ１つの力率改善ＩＣ２５ａ，２５ｂで制御することとしていたが、図２４に示すように、２つの力率改善ＩＣ２５ｃ，２５ｄでＡＣ－ＤＣコンバータ１３を制御するようにしてもよい。
図２５は、ＡＣ－ＤＣコンバータ１３の一例を示す図である。ＡＣ－ＤＣコンバータ１０，１２においては、２つの昇圧チョッパ―回路をそれぞれ１つの力率改善ＩＣ２５ａ，２５ｂで制御することとしていたが、図２４に示すように、２つの力率改善ＩＣ２５ｃ，２５ｄでＡＣ－ＤＣコンバータ１３を制御するようにしてもよい。
【0171】
なお、図２５のＡＣ－ＤＣコンバータ１３においては、例えば、力率改善ＩＣ２５ｃは、ＡＤコンバータ４０，４２、バッファ回路４４、及びスイッチング制御回路５０を含む。また、力率改善ＩＣ２５ｃは、力率改善ＩＣ２５ａと同様に機能する端子ＺＣＤ１，ＯＵＴ１，ＦＢを有する。また、力率改善ＩＣ２５ｄは、ＡＤコンバータ４１、バッファ回路４５、及びスイッチング制御回路５１を含む。また、力率改善ＩＣｄは、端子ＺＣＤ２，ＯＵＴ２，ＶＯ１を含む。端子ＺＣＤ２，ＯＵＴ２については、力率改善ＩＣ２５ａと同様に機能する。端子ＶＯ１には、ＮＭＯＳトランジスタ２６ａのスイッチングを制御する電圧Ｖｏ１が印加される。
【0172】
また、力率改善ＩＣ２５ｄは、図示しない回路によって、電圧Ｖｏ１が“Ｈ”レベルとなる期間から指令値Ｖ１を得、電圧Ｖｏ１の変化に基づいて信号Ｖｃ１を得ることができる。また、力率改善ＩＣ２５ｃが本実施形態で説明したスイッチング制御回路５０を含む例に限定されることなく、力率改善ＩＣ２５ｃの代わりに、一般的な力率改善回路用の集積回路を用いることもできる。
【0173】
＜＜＜ＡＣ－ＤＣコンバータ１４の概要＞＞＞
図２６は、ＡＣ－ＤＣコンバータ１４の一例を示す図である。ＡＣ－ＤＣコンバータ１４は、ＡＣ－ＤＣコンバータ１３と同様に、２つの力率改善ＩＣ２５ｅ，２５ｆで制御される。なお、図２６のＡＣ－ＤＣコンバータ１４においては、例えば、力率改善ＩＣ２５ｅは、ＡＤコンバータ４０，４２、バッファ回路４４、及びスイッチング制御回路５３を含む。また、力率改善ＩＣ２５ｅは、端子ＺＣＤ１，ＯＵＴ１，ＦＢを有する。また、端子ＺＣＤ１，ＯＵＴ１，ＦＢは、力率改善ＩＣ２５ｂと同様に機能する。
図２６は、ＡＣ－ＤＣコンバータ１４の一例を示す図である。ＡＣ－ＤＣコンバータ１４は、ＡＣ－ＤＣコンバータ１３と同様に、２つの力率改善ＩＣ２５ｅ，２５ｆで制御される。なお、図２６のＡＣ－ＤＣコンバータ１４においては、例えば、力率改善ＩＣ２５ｅは、ＡＤコンバータ４０，４２、バッファ回路４４、及びスイッチング制御回路５３を含む。また、力率改善ＩＣ２５ｅは、端子ＺＣＤ１，ＯＵＴ１，ＦＢを有する。また、端子ＺＣＤ１，ＯＵＴ１，ＦＢは、力率改善ＩＣ２５ｂと同様に機能する。
【0174】
また、力率改善ＩＣｆは、ＡＤコンバータ４１，４２，４６，４７、バッファ回路４５、制御回路５２、及びスイッチング制御回路５４を含む。また、力率改善ＩＣｆは、端子ＺＣＤ２，ＯＵＴ２，Ｖ４，ＩＰ１，ＩＰ２，ＦＢを含む。端子ＺＣＤ２，ＯＵＴ２，ＩＰ１，ＩＰ２，ＦＢについては、力率改善ＩＣ２５ｂと同様に機能する。また、図１５の補正回路１２２からの指令値Ｖ４は、端子Ｖ４から力率改善ＩＣ２５ｅへ出力される。
【0175】
また、ＡＤコンバータ４６，４７、及び制御回路５２は、スイッチング制御回路５３とともに、力率改善ＩＣ２５ｅに含まれることとしてもよく、力率改善ＩＣ２５ｅ，２５ｆの両方に含まれることとしてもよい。
【0176】
＜＜＜ＡＣ－ＤＣコンバータ１５の概要＞＞＞
図２７は、ＡＣ－ＤＣコンバータ１５の一例を示す図である。ＡＣ－ＤＣコンバータ１５は、ＡＣ－ＤＣコンバータ１３，１４と同様に、２つの力率改善ＩＣ２５ｇ，２５ｈで制御される。なお、図２７のＡＣ－ＤＣコンバータ１５においては、例えば、力率改善ＩＣ２５ｇは、ＡＤコンバータ４０，４２、バッファ回路４４、及びスイッチング制御回路５５を含む。また、力率改善ＩＣ２５ｇは、端子ＺＣＤ１，ＯＵＴ１，ＦＢ，ＶＣ１，Ｖ４を有する。また、端子ＺＣＤ１，ＯＵＴ１，ＦＢは、力率改善ＩＣ２５ｂと同様に機能する。比較回路６０からの信号Ｖｃ１は、端子ＶＣ１から力率改善ＩＣ２５ｈへ出力される。
図２７は、ＡＣ－ＤＣコンバータ１５の一例を示す図である。ＡＣ－ＤＣコンバータ１５は、ＡＣ－ＤＣコンバータ１３，１４と同様に、２つの力率改善ＩＣ２５ｇ，２５ｈで制御される。なお、図２７のＡＣ－ＤＣコンバータ１５においては、例えば、力率改善ＩＣ２５ｇは、ＡＤコンバータ４０，４２、バッファ回路４４、及びスイッチング制御回路５５を含む。また、力率改善ＩＣ２５ｇは、端子ＺＣＤ１，ＯＵＴ１，ＦＢ，ＶＣ１，Ｖ４を有する。また、端子ＺＣＤ１，ＯＵＴ１，ＦＢは、力率改善ＩＣ２５ｂと同様に機能する。比較回路６０からの信号Ｖｃ１は、端子ＶＣ１から力率改善ＩＣ２５ｈへ出力される。
【0177】
また、力率改善ＩＣｈは、ＡＤコンバータ４１，４６，４７、バッファ回路４５、制御回路５２、及びスイッチング制御回路５６を含む。また、力率改善ＩＣ２５ｆは、端子ＺＣＤ２，ＯＵＴ２，ＶＣ１，Ｖ４，ＩＰ１，ＩＰ２を含む。端子ＺＣＤ２，ＯＵＴ２，ＩＰ１，ＩＰ２については、力率改善ＩＣ２５ｂと同様に機能する。また、図１５の補正回路１２２からの指令値Ｖ４は、端子Ｖ４から力率改善ＩＣ２５ｇへ出力される。
【0178】
また、ＡＤコンバータ４６，４７、及び制御回路５２は、スイッチング制御回路５５とともに、力率改善ＩＣ２５ｇに含まれることとしてもよく、力率改善ＩＣ２５ｇ，２５ｈの両方に含まれることとしてもよい。
【0179】
また、図２５～２７では、２つの力率改善ＩＣでＡＣ－ＤＣコンバータ１３～１５を制御する例を示したが、これまで説明したスイッチング制御回路及び制御回路は、上述した実施形態を参考に、適宜個別部品で実装してもよいし、３つ以上の集積回路を用いて実装してもよい。
【0180】
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。スイッチング制御回路５１は、いわゆるＰＬＬ回路と同様の構成を実現するため、検出回路８０及び誤差出力回路８１（位相を検出する回路に相当）、駆動信号出力回路８２（電圧制御型発振器に相当）を含んで構成される。具体的には、検出回路８０は、ＮＭＯＳトランジスタ２６ａ，２６ｂのそれぞれのオンタイミングを示す信号Ｖｃ１，Ｖｃ３に基づいて、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａと、時間差Ｔθとを検出する。そして、誤差出力回路８１は、検出回路８０からの信号ＶＲに基づいて、指令値Ｖｌｐｆを出力する。減算回路１１０は、ＮＭＯＳトランジスタ２６ａのオン期間である期間Ｔ１を示す指令値Ｖ１から指令値Ｖｌｐｆを減算し、ＮＭＯＳトランジスタ２６ｂのオン幅を示す指令値Ｖ２として出力する。そして、出力回路１０１は、指令値Ｖ２に基づいて、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。このようにして、力率改善ＩＣ２５ａは、いわゆるＰＬＬ回路と同様の構成を実現し、スイッチング周期Ｔａ及び時間差Ｔθの比率Ｒを所定比率に維持し、ＮＭＯＳトランジスタ２６ａのスイッチング周波数の変化に追従しつつ、インタリーブ動作を実現できる。これにより、ＰＦＣ回路の適切なインタリーブ動作を可能にするスイッチング制御回路及び制御回路を提供することができる。
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。スイッチング制御回路５１は、いわゆるＰＬＬ回路と同様の構成を実現するため、検出回路８０及び誤差出力回路８１（位相を検出する回路に相当）、駆動信号出力回路８２（電圧制御型発振器に相当）を含んで構成される。具体的には、検出回路８０は、ＮＭＯＳトランジスタ２６ａ，２６ｂのそれぞれのオンタイミングを示す信号Ｖｃ１，Ｖｃ３に基づいて、ＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａと、時間差Ｔθとを検出する。そして、誤差出力回路８１は、検出回路８０からの信号ＶＲに基づいて、指令値Ｖｌｐｆを出力する。減算回路１１０は、ＮＭＯＳトランジスタ２６ａのオン期間である期間Ｔ１を示す指令値Ｖ１から指令値Ｖｌｐｆを減算し、ＮＭＯＳトランジスタ２６ｂのオン幅を示す指令値Ｖ２として出力する。そして、出力回路１０１は、指令値Ｖ２に基づいて、ＮＭＯＳトランジスタ２６ｂをオンする駆動信号Ｖｑ２を出力する。このようにして、力率改善ＩＣ２５ａは、いわゆるＰＬＬ回路と同様の構成を実現し、スイッチング周期Ｔａ及び時間差Ｔθの比率Ｒを所定比率に維持し、ＮＭＯＳトランジスタ２６ａのスイッチング周波数の変化に追従しつつ、インタリーブ動作を実現できる。これにより、ＰＦＣ回路の適切なインタリーブ動作を可能にするスイッチング制御回路及び制御回路を提供することができる。
【0181】
また、検出回路８０は、ＲＳフリップフロップ９０であり、ＲＳフリップフロップ９０は、時間差Ｔθ、及びＮＭＯＳトランジスタ２６ａのスイッチング周期Ｔａを検出する。これにより、検出回路８０は、簡易な回路でスイッチング周期Ｔａ及び時間差Ｔθの比率Ｒを示す信号ＶＲを出力することができる。
【0182】
また、誤差出力回路８１は、減算回路９２，ローパスフィルタ９３を含む。減算回路９２及びローパスフィルタ９３は、誤差Ｅ２を増幅して指令値Ｖｌｐｆとして出力する誤差増幅回路を構成する。これにより、スイッチング制御回路５１は、比率Ｒと所定比率との差（つまり、誤差Ｅ２）の時間的な変化に追従して比率Ｒを所定比率に保ちながら、インタリーブ動作を実現できる。
【0183】
スイッチング制御回路５６は、サンプル・ホールド回路１２０，１２１、補正回路１２２を含む。サンプル・ホールド回路１２０，１２１は、それぞれインダクタ電流ＩＬ１，ＩＬ２のピーク値を検出し、信号Ｉｐ１，Ｉｐ２として出力する。補正回路１２２は、信号Ｉｐ２が信号Ｉｐ１より大きい場合、期間Ｔ２が短くなるよう、駆動信号出力回路８６を制御する。これにより、力率改善ＩＣ２５ｂは、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にすることができる。
【0184】
駆動信号出力回路８６は、比較回路１００、遅延回路１０３、出力回路１０４を含む。遅延回路１０３は、信号Ｉｐ１，Ｉｐ２の差に応じて、ＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させて出力する。これにより、スイッチング制御回路５６は、インタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にすることができる。
【0185】
遅延回路１０３は、信号Ｉｐ１，Ｉｐ２の差と、インダクタ電流ＩＬ２の共振周期とに応じて、ＮＭＯＳトランジスタ２６ｂをオンするタイミングを遅延させる。これにより、駆動信号出力回路８６は、いわゆるボトムスキップ動作をするよう、駆動信号Ｖｑ２を出力することができる。
【0186】
制御回路５２は、サンプル・ホールド回路１２０，１２１、補正回路１２２を含む。サンプル・ホールド回路１２０，１２１は、それぞれインダクタ電流ＩＬ１，ＩＬ２のピーク値を検出し、信号Ｉｐ１，Ｉｐ２として出力する。補正回路１２２は、信号Ｉｐ１，Ｉｐ２の差が小さくなるよう、期間Ｔ１又は期間Ｔ２の少なくとも一方を補正する。これにより、制御回路５２は、インダクタ電流ＩＬ１，ＩＬ２のピーク値を均一にすることができる。
【0187】
補正回路１２２は、信号Ｉｐ１が信号Ｉｐ２より大きい場合、期間Ｔ１が短くなるよう、期間Ｔ１を補正し、信号Ｉｐ２が信号Ｉｐ１より大きい場合、期間Ｔ２が短くなるよう、期間Ｔ２を補正する。これにより、補正回路１２２は、信号Ｉｐ１，Ｉｐ２のうち大きい方を補正して、信号Ｉｐ１，Ｉｐ２を均一にすることができる。
【0188】
スイッチング制御回路５３は、比較回路６０、出力回路６２を含む。出力回路６２は、信号Ｉｐ１が信号Ｉｐ２より大きい場合、ＮＭＯＳトランジスタ２６ａをオンした後、期間ＴＡが経過すると、ＮＭＯＳトランジスタ２６ａをオフする駆動信号Ｖｑ１を出力する。これにより、スイッチング制御回路５３は、インダクタ電流ＩＬ１のピーク値をインダクタ電流ＩＬ２のピーク値に一致させることができる。
【0189】
スイッチング制御回路５３は、遅延回路６３含む。出力回路６４は、遅延回路６３からの信号Ｖｃ５に基づいて、ＮＭＯＳトランジスタ２６ａをオンする駆動信号Ｖｑ１を出力する。これにより、スイッチング制御回路５３は、インタリーブ動作を維持しつつ、インダクタ電流ＩＬ１，ＩＬ２のピーク値を一致させ得る。
【0190】
遅延回路６３は、インダクタ電流ＩＬ１の共振周期と、期間ＴＡとに基づいて、信号Ｖｃ１を遅延させて、信号Ｖｃ５として出力する。これにより、出力回路６４は、いわゆるボトムスキップ動作をするよう、駆動信号Ｖｑ１を出力することができる。
【0191】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【0192】
１０，１２，１３，１４，１５ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，２２ コンデンサ
２３ａ，２３ｂ トランス
２４ａ，２４ｂ ダイオード
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５ｈ 力率改善ＩＣ
２６ａ，２６ｂ ＮＭＯＳトランジスタ
３０，３１，３２ａ，３２ｂ 抵抗
４０，４１，４２，４６，４７ ＡＤコンバータ
４３，４８，４９ デジタル回路
４４，４５ バッファ回路
５０，５１，５３，５４，５５，５６ スイッチング制御回路
５２ 制御回路
６０，７３，１００，１１２ 比較回路
６１，６２，６４，１０１，１０２，１０４ 出力回路
６３，１０３ 遅延回路
７０，７５，８３，９２，１１０，１１４，１１５，１３０ 減算回路
７１ 電圧調整回路
７２，１１１ カウンタ
７４，９０，１１３ ＲＳフリップフロップ
８０ 検出回路
８１ 誤差出力回路
８２，８５，８６ 駆動信号出力回路
８４ 電圧調整回路
９１ レベルシフト回路
９３ ローパスフィルタ
１２０，１２１ サンプル・ホールド回路
１２２ 補正回路
１３１ 電流調整回路
１３２，１３３ リミッタ回路
１１ 負荷
２０ 全波整流回路
２１，２２ コンデンサ
２３ａ，２３ｂ トランス
２４ａ，２４ｂ ダイオード
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５ｈ 力率改善ＩＣ
２６ａ，２６ｂ ＮＭＯＳトランジスタ
３０，３１，３２ａ，３２ｂ 抵抗
４０，４１，４２，４６，４７ ＡＤコンバータ
４３，４８，４９ デジタル回路
４４，４５ バッファ回路
５０，５１，５３，５４，５５，５６ スイッチング制御回路
５２ 制御回路
６０，７３，１００，１１２ 比較回路
６１，６２，６４，１０１，１０２，１０４ 出力回路
６３，１０３ 遅延回路
７０，７５，８３，９２，１１０，１１４，１１５，１３０ 減算回路
７１ 電圧調整回路
７２，１１１ カウンタ
７４，９０，１１３ ＲＳフリップフロップ
８０ 検出回路
８１ 誤差出力回路
８２，８５，８６ 駆動信号出力回路
８４ 電圧調整回路
９１ レベルシフト回路
９３ ローパスフィルタ
１２０，１２１ サンプル・ホールド回路
１２２ 補正回路
１３１ 電流調整回路
１３２，１３３ リミッタ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】