特開 2024-64625 メモリ制御システム、ＤＲＡＭ、メモリ制御装置、メモリ制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024064625

(43)【公開日】2024-05-14

(54)【発明の名称】メモリ制御システム、ＤＲＡＭ、メモリ制御装置、メモリ制御方法

(51)【国際特許分類】

   G06F 12/02 20060101AFI20240507BHJP

【ＦＩ】

G06F12/02 580J

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022173360

(22)【出願日】2022-10-28

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】羅 炯竣

(72)【発明者】

【氏名】滝澤 哲郎

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA03

5B160AB17

(57)【要約】

【課題】比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上や低消費電力化を図ることができるメモリ制御システム、ＤＲＡＭ、メモリ制御装置、メモリ制御方法を提供する。
【解決手段】一態様によるメモリ制御システム１０は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ１１と、ＤＲＡＭ１１へのアクセス元であるマスタ１６から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位でのＤＲＡＭ１１へのアクセスを制御するメモリ制御装置１２と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ（１１）と、
前記ＤＲＡＭへのアクセス元であるマスタ（１６）から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位での前記ＤＲＡＭへのアクセスを制御するメモリ制御装置（１２）と、
を備えるメモリ制御システム。

【請求項2】

前記ＤＲＡＭに設定可能なバースト長の最大値を最大バースト長とすると、
前記メモリ制御装置は、要求されたデータ量に応じて１から最大バースト長の範囲でバースト長を設定することにより、アクセス単位を設定する請求項１に記載のメモリ制御システム。

【請求項3】

前記ＤＲＡＭに設定可能なバースト長の最大値を最大バースト長とし、１から最大バースト長までの数値のうち２のべき乗になっているいずれかの数値をＮとすると、
前記メモリ制御装置は、バースト長を最大バースト長／Ｎに設定することにより、アクセス単位を設定する請求項１に記載のメモリ制御システム。

【請求項4】

前記ＤＲＡＭは、設定されたアクセス単位を超える範囲におけるメモリセル（１１２）へのアクセスを内部的にマスクする請求項１から３のいずれか一項に記載のメモリ制御システム。

【請求項5】

バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ。

【請求項6】

設定されたアクセス単位を超える範囲におけるメモリセル（１１２）からのデータの読み出し、又は、メモリセルへのデータの書き込みを内部的にマスクする請求項５に記載のＤＲＡＭ。

【請求項7】

バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ（１１）を制御するものであって、
前記ＤＲＡＭへのアクセス元であるマスタ（１６）から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位での前記ＤＲＡＭへのアクセスを制御するメモリ制御装置。

【請求項8】

バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ（１１）へのアクセスを制御する方法であって、
前記ＤＲＡＭへのアクセス元であるマスタ（１６）から要求されたデータ量に応じてアクセス単位を設定する工程と、
設定したアクセス単位での前記ＤＲＡＭへのアクセスを制御する工程と、
を含むメモリ制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＤＲＡＭ（Dynamic Random Access Memory）、ＤＲＡＭを制御するメモリ制御システム、メモリ制御装置、メモリ制御方法に関する。

【背景技術】

【0002】

従来、高速なデータ処理をするために、ＳｏＣ（System on a chip）メモリの大規模化、高速化が進められてきた。このうち、ＤＲＡＭは、システムバスの動作周波数を上げたりデータ転送用のバス幅を広くしたりすることにより、データ転送の高速化や大容量化が図られてきた。そして、例えば特許文献１では、ＤＤＲ標準のＤＤＲ２やＤＤＲ３を対象とし、比較的小さなデータへのアクセスが行われる際には基本となるバースト長の半分でのアクセスを可能にすることによって、データの転送効率の向上を図ることが提案されている。なお、ＤＤＲは、Double Data Rateの略である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５３５１１４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

さて、近年では、データ転送のさらなる高速化や大容量化のために、また、消費電力を低減するために、ＬＰＤＤＲテクノロジ標準のＤＲＡＭの採用が広まりつつある。なお、ＬＰＤＤＲは、Low Power Double Data Rateの略である。このＬＰＤＤＲテクノロジ標準のＤＲＡＭは、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位が、ＤＤＲ標準のものよりも増加している。なお、アクセス単位は、平易に言えば、１回のバーストアクセスで読み込み又は書き込みが行われるデータ量に相当する。

【0005】

例えば、詳細は後述するが、ＤＤＲ２のアクセス単位は、バス幅が１ｂｙｔｅであり、バースト長が４ｂｉｔであるため４ｂｙｔｅになっている。また、ＤＤＲ３のアクセス単位は、バス幅が１ｂｙｔｅであり、バースト長が８ｂｉｔであることから８ｂｙｔｅになっている。

【0006】

これに対して、ＬＰＤＤＲ３のアクセス幅は、バス幅が４ｂｙｔｅであり、バースト長が８ｂｉｔであることから３２ｂｙｔｅになっている。また、ＬＰＤＤＲ４のアクセス単位は、バス幅が２ｂｙｔｅであり、バースト長が１６ｂｉｔであることから３２ｂｙｔｅになっている。また、ＬＰＤＤＲ５のアクセス単位は、バス幅が２ｂｙｔｅであり、バースト長が３２ｂｉｔであることから６４ｂｙｔｅになっている。

【0007】

しかしながら、ＳｏＣで行われる処理によっては、上記したようなアクセス単位の増加が、逆にデータ転送の無駄を発生させてしまうおそれがある。例えば、近年のＤＮＮ(Deep Neural Network)の量子化技術や画像圧縮技術の場合、一部の演算において１回の演算に用いるデータ量を例えば２ｂｙｔｅや４ｂｙｔｅ程度まで削減することにより、認識精度や画質を維持しつつ演算量を削減することを可能にしている。

【0008】

しかし、ＤＲＡＭのアクセス単位が増加したことに伴い、比較的小さいデータを必要とする演算であっても、必要ないデータへのアクセスも行われてしまうことから、ＳｏＣ側で演算に用いるデータ量を削減したことの効果が薄れてしまう。また、必要ないアクセスが行われることによって無駄な消費電力も発生してしまう。そして、このようなデメリットは、アクセス単位が増加するほど顕著になる。

【0009】

本開示は、上記した事情に鑑みてなされたものであり、その目的は、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上や低消費電力化を図ることができるメモリ制御システム、ＤＲＡＭ、メモリ制御装置、メモリ制御方法を提供することにある。

【課題を解決するための手段】

【0010】

本開示の一態様によるメモリ制御システム（１０）は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ（１１）と、ＤＲＡＭへのアクセス元であるマスタ（１６）から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位でのＤＲＡＭへのアクセスを制御するメモリ制御装置（１２）と、を備える。これにより、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上や低消費電力化を図ることができる。

【図面の簡単な説明】

【0011】

【図1】第１実施形態によるメモリ制御システムの電気的構成を模式的に示す図

【図2】ＤＲＡＭのメモリ構成を模式的に示す図

【図3】従来型ＤＲＡＭのメモリ構成および発生する課題を説明する図

【図4】アクセス単位を設定する態様を説明する図

【図5】アクセス例を従来型ＤＲＡＭと対比させて説明する図

【図6】第２実施形態によるアクセス例を説明する図

【発明を実施するための形態】

【0012】

以下、複数の実施形態について図面を参照しながら説明する。また、各実施形態において説明が共通する部位については同一符号を付すものとする。

【0013】

（第１実施形態）
図１に示すように、本実施形態のメモリ制御システム１０は、ＤＲＡＭ１１と、ＤＲＡＭ１１へのアクセスを制御するメモリ制御装置１２とを備えている。ＤＲＡＭ１１とメモリ制御装置１２との間は、システムバス１３によって接続されている。また、メモリ制御装置１２は、本実施形態ではＳｏＣ１４の内部に設けられている。このＳｏＣ１４は、本実施形態では車両に搭載される車両用装置１５を構成するものであり、ＤＲＡＭ１１へのアクセス元となる複数のマスタ１６を備えている。これらのマスタ１６は、メモリ制御装置１２と内部バス１７によって接続されている。ただし、図１に示す構成やメモリ制御システム１０の適用例は一例である。

【0014】

ＤＲＡＭ１１は、システムバス１３に同期して動作するものであり、バーストアクセスが可能に構成されている。バーストアクセス自体は周知技術であるため説明は省略するが、ＤＲＡＭ１１は、基本的には一般的なＤＤＲ標準やＬＰＤＤＲテクノロジ標準のものと同様の態様でバーストアクセスが行われる。

【0015】

また、ＤＲＡＭ１１は、メモリ制御装置１２からのコマンドの受け付け、メモリセル１１２からのデータの読み出し、および、メモリセル１１２へのデータの書き込みなどを制御するＩ／Ｏバッファなどで構成された入出力制御ブロック１１１と、複数のメモリセル１１２を有するセルアレイ１１３などで構成されている。

【0016】

また、ＤＲＡＭ１１は、一般的なＤＤＲ標準やＬＰＤＤＲテクノロジ標準のものとは異なり、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能に構成されている。このとき、外部からの設定は入出力制御ブロック１１１によって受け付けられる。また、本実施形態では、アクセス単位の設定はメモリ制御装置１２によって行われる。

【0017】

具体的には、ＤＲＡＭ１１は、図２に１／１モード、１／２モード、１／４モード、１／８モードおよび１／１６モードとして示すように、異なるアクセス単位でのアクセスが可能に構成されている。なお、図２では、１つの白丸が１ｂｙｔｅのデータを示し、図示上下方向に並んでいる白丸の数がデータ転送用のバス幅に相当し、図示左右方向に並んでいる白丸の数が１回のバーストアクセス時のバースト長を示し、白丸を囲む枠がアクセス単位を示している。以下、バースト長をＢＬ（Burst Length）とも称する。

【0018】

例えば、ＤＲＡＭ１１は、１／１モードの場合、バス幅が２ｂｙｔｅであり、バースト長が３２ｂｉｔであり、アクセス単位が６４ｂｙｔｅでのアクセスが可能になる。この１／１モードは、ＤＲＡＭ１１の基本的なアクセス単位を示すものであり、このときのバースト長が最大バースト長となる。つまり、ＤＲＡＭ１１の基本的なアクセス単位は６４ｂｙｔｅであり、最大バースト長は本実施形態では３２ｂｉｔとなっている。

【0019】

この１／１モードの場合、ＤＲＡＭ１１は、後述する図３に示すＬＰＤＤＲ５と類似したメモリ構造となっている。そのため、ＤＲＡＭ１１は、基本的なピンアサインやパッケージについてはＬＰＤＤＲ５と概ね共通したものにすることができる。以下、ＤＲＡＭ１１の基本的なアクセス単位を基本単位（ＲｅｑＳ）とも称し、最大バースト長をＢＬｍａｘとも称する。

【0020】

また、ＤＲＡＭ１１は、１／２モードの場合、バス幅が２ｂｙｔｅであり、バースト長が１６ｂｉｔであり、アクセス単位が３２ｂｙｔｅでのアクセスが可能になる。つまり、１／２モードでは、アクセス単位が基本単位の１／２となっている。

【0021】

また、ＤＲＡＭ１１は、１／４モードの場合、バス幅が２ｂｙｔｅであり、バースト長が８ｂｉｔであり、アクセス単位が１６ｂｙｔｅでのアクセスが可能になる。つまり、１／４モードでは、アクセス単位が基本単位の１／４となっている。

【0022】

また、ＤＲＡＭ１１は、１／８モードの場合、バス幅が２ｂｙｔｅであり、バースト長が４ｂｉｔであり、アクセス単位が８ｂｙｔｅでのアクセスが可能になる。つまり、１／８モードでは、アクセス単位が基本単位の１／８となっている。

【0023】

また、ＤＲＡＭ１１は、１／１６モードの場合、バス幅が２ｂｙｔｅであり、バースト長が２ｂｉｔであり、アクセス単位が４ｂｙｔｅでのアクセスが可能になる。つまり、１／１６モードでは、アクセス単位が基本単位の１／１６となっている。

【0024】

メモリ制御装置１２は、ＤＲＡＭ１１へのアクセス元であるマスタ１６から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位でのＤＲＡＭ１１へのアクセスを制御するものである。以下、ＤＲＡＭ１１の基本的なアクセス単位を基本単位（ＲｅｑＳ）とも称し、最大バースト長をＢＬｍａｘとも称する。

【0025】

メモリ制御装置１２は、図１に示すように、監視ブロック１２１、設定ブロック１２２、発行ブロック１２３、制御ブロック１２４などを備えている。監視ブロック１２１は、具体的な処理については後述するが、ＤＲＡＭ１１へのアクセス元となるマスタ１６からのデータの要求命令などを監視しており、マスタ１６が要求しているデータ量を要求サイズ（Ｒｅｑ）として取得する機能部である。

【0026】

このとき、マスタ１６としては、例えばＣＰＵ、オペレーティングシステム、アプリケーション、ＳｏＣ１４に実装されているＤＮＮの量子化回路や画像圧縮回路などの内部回路や周辺回路などが想定される。ただし、マスタ１６となり得るのは例示したものに限定されない。

【0027】

設定ブロック１２２は、監視ブロック１２１で取得された要求サイズに応じて、ＤＲＡＭ１１にアクセスする際のアクセス単位を設定する機能部である。

【0028】

発行ブロック１２３は、バーストアクセスのための基本コマンドの発行と、アクセス単位のＤＲＡＭ１１への設定とを行う機能部である。このとき、なお、アクセス単位のＤＲＡＭ１１への設定は、基本コマンドとして使われていない組み合わせの命令として、コマンドとして発行することができる。あるいは、上記したようにＬＰＤＤＲ５と類似したピンアサインとなっているため、ＬＰＤＤＲ５における未使用ピンの数本をアクセス単位の設定用ピンとして割り当ることにより、設定されたアクセス単位をＤＲＡＭ１１側で認識できる構成とすることもできる。

【0029】

制御ブロック１２４は、ＤＲＡＭ１１から読み取られたデータ又はＤＲＡＭ１１に書き込みデータの送受信を制御する機能部である。

【0030】

次に、上記した構成の作用および効果について説明する。
まず、あくまでも一例ではあるが、ＤＤＲ標準やＬＰＤＤＲテクノロジ標準のメモリの具体的な利用形態とその問題点とについて説明する。以下、本実施形態のＤＲＡＭ１１およびＳｏＣ１４と区別して示すために、従来のものを便宜的に従来型ＤＲＡＭ、従来型ＳｏＣと称する。

【0031】

近年、自動車分野においては、先進運転支援システム（以下、ＡＤＡＳ（Advanced Driver Assistance Systems）と称する）や自動運転(以下、ＡＤ（Autonomous Driving System）と称する）の実用化に向けた研究、開発が世界的に進められている。例えば、欧州のＥｕｒｏ ＮＣＡＰ(European New Car Assessment Programme)のような新車の安全性評価基準では、自動緊急ブレーキが評価項目に追加され、その後、歩行者が追加され、さらには、夜間の歩行者やサイクリストなども評価対象に追加されている。そして、このような新車の安全性評価基準にも後押しされ、ＡＤＡＳ／ＡＤの開発が進められた結果、ＡＤＡＳ／ＡＤを巡る技術が急速に発展している。

【0032】

ところで、ＡＤＡＳは、センサなどで取得した認識情報を元に判断／計画を行い、それに従って車両の制御が行われる。そのため、自動運転車両には、それらの演算を行うものとして、自動運転用の従来型ＳｏＣが搭載されている。このような従来型ＳｏＣは、膨大なデータの処理を行っており、それらの処理データの一時記憶手段として、大容量化を図りやすい揮発性メモリである従来型ＤＲＡＭを使用している。このため、自動運転システムは、従来型ＳｏＣとともに従来型ＤＲＡＭを搭載している。

【0033】

ただし、自動運転車両では、リアルタイムに処理を行う必要がある。そのため、従来型ＳｏＣと従来型ＤＲＡＭともに演算の大規模化、高速化が進められてきている。そのうち、従来型ＤＲＡＭは、システムバス１３の動作周波数を上げたり、データバスのバス幅を広くしたりする方向で開発が進められてきた。

【0034】

また、自動運転車両における演算には、上記したようにリアルタイム性が求められており、処理や制御を規定の時間内に終わらせる必要がある。そのため、自動運転用のシステムでは、特に高いデータ転送能力が求められている。それと同時に、自動運転用のシステムでは、発熱の観点から低消費電力化も求められている。そのため、自動運転用には、高いデータ転送能力と、低い消費電力という両方の特性を満たせるＬＰＤＤＲが採用されることがある。

【0035】

ただし、ＬＰＤＤＲも含めたＤＤＲ型のものは、Ｉ／Ｏバッファとメモリコアとの間で複数ビットのデータをパラレルに入出力させ、Ｉ／Ｏバッファとデータバスとの間でシリアルにデータを入出力させる動作を行っているため、基本となるアクセス単位、つまりは、１回のバーストサクセスにおいて最小となるアクセス単位が存在している。

【0036】

具体的には、図３に参考構成例として示すように、従来型ＤＲＡＭの一例であるＤＤＲ２のアクセス単位は４ｂｙｔｅであり、ＤＤＲ３のアクセス単位は８ｂｙｔｅであり、ＬＰＤＤＲ３のアクセス単位は３２ｂｙｔｅであり、ＬＰＤＤＲ４のアクセス単位は６４ｂｙｔｅであり、ＬＰＤＤＲ５のアクセス単位は６４ｂｙｔｅである。なお、図３に示す白丸やそれを囲む枠の意味は図２と共通する。なお、図３に示すように、本実施形態のＤＲＡＭ１１のメモリ構造は、ＬＰＤＤＲ５と類似したものになっている。また、図３ではアクセス単位を対比して示しており、１回のバーストアクセスに要する時間はシステムバス１３の動作周波数によって異なっている。

【0037】

さて、従来型ＳｏＣでは、いくつかの処理において、部分的又は一時的にデータ量を減らす技術が使用されることがある。例えば、認識情報を取得するために画像認識を行う場合には、ＤＮＮ(Deep Neural Network)の量子化技術や、画像の圧縮技術を使用することがある。そして、それらの技術を使用することにより、一部の演算においては、演算に用いるデータ量を例えば２ｂｙｔｅや４ｂｙｔｅ程度に削減しつつ、認識精度や画質を維持しながら演算量を削減している。ただし、データ量を削減する技術は、例示したＤＮＮの量子化や画像の圧縮に限らず、他の技術にも該当する。

【0038】

その場合、従来型ＤＲＡＭについては動作の変更が無く、従来型ＳｏＣに例示したような技術の導入が進んだ場合、実際に従来型ＤＲＡＭから読み出したい、または、従来型ＤＲＡＭに書き込みたいデータ量である要求サイズ（Ｒｅｑ）が、アクセス単位を大きく下回るおそれがある。

【0039】

例えば、図３に参考アクセス例のその１として示すように、ＬＰＤＤＲ４にアクセスする際の要求サイズが４ｂｙｔｅであったとする。この場合、ＬＰＤＤＲ４のアクセス単位は３２ｂｙｔｅであるため、Ｍ回目のバーストアクセスにおいて必要となるアクセスは、バースト長で言えば最初の２ｂｉｔ分である。しかし、従来型ＤＲＡＭの場合には、残りの１４ｂｉｔ分についてもアクセスが行われるため、その１４ｂｉｔ分が不要なアクセスになってしまう。

【0040】

そして、不要なアクセスが発生すると、データの転送効率が実質的に劣化してしまうとともに、無駄な消費電力が発生することになる。これは、Ｍ＋１回目のバーストアクセスについても同様である。

【0041】

また、参考アクセス例のその２として示すように、ＬＰＤＤＲ５にアクセスする際には、アクセス単位は６４ｂｙｔｅである。そのため、Ｍ回目のバーストアクセスにおいて必要となるアクセスは、バースト長で言えば最初の２ｂｉｔ分であり、残りの３０ｂｉｔ分は不要なアクセスとなる。これは、Ｍ＋１回目のバーストアクセスについても同様である。

【0042】

あるいは、参考アクセス例のその３として示すように、ＬＰＤＤＲ４に対してアクセスを跨ぐようなデータが必要になった場合には、Ｍ回目のバーストアクセスとＭ＋１回目のバーストアクセスにおいて、それぞれ１５ｂｉｔ分が不要なアクセスとなる。なお、実際にはこのようなアクセスはプログラミングによって回避すると考えられるが、ここでは発生し得る可能性として例示している。

【0043】

このとき、データの転送効率が劣化することを避けるために、例えば時分割でデータ転送を行ったり、前述のように本来の半分のバースト長でのアクセスを可能にしたりしたとする。その場合、例えばＤＤＲ２やＤＤＲ３のようにバースト長が相対的に短いものであれば、ある程度の改善を見込めるものと考えられる。

【0044】

しかし、ＬＰＤＤＲテクノロジ標準のようにデータのバス幅が相対的に広かったり、バースト長が相対的に長かったりする場合には、アクセス単位が大きいことから、仮にバースト長を半分にしても、２ｂｙｔｅや４ｂｙｔｅといった比較的データ量が小さいアクセスについては、転送効率や消費電力の改善が困難である。

【0045】

このように、現状では、アクセス単位が増加したことに伴って、比較的小さいデータを必要とする演算であっても、必要ないデータへのアクセスも行われてしまう。その結果、ＳｏＣ１４側で演算に用いるデータ量を削減したことの効果が薄れてしまう。また、必要ないアクセスが行われることによって無駄な消費電力も発生してしまう。

【0046】

そして、Ｉ／Ｏの高速化が進むほどアクセス単位が大きくなるため、ＬＰＤＤＲ４やＬＰＤＤＲ５あるいは今後想定される他のメモリにとっては、このようなデメリットがより顕著に表れることになる。そこで、本実施形態では、比較的小さいデータのアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図っている。

【0047】

メモリ制御装置１２は、図３に制御方法を示すように、マスタ１６からの要求サイズ（Ｒｅｑ）と、ＤＲＡＭ１１の基本単位（ＲｅｑＳ）とに基づいてアクセス単位を設定する。このアクセス単位の設定は、設定ブロック１２２によって行われる。このとき、メモリ制御装置１２は、１から最大バースト長までの数値のうち２のべき乗になっているいずれかの数値をＮとすると、バースト長を最大バースト長／Ｎに設定することにより、アクセス単位を設定する。

【0048】

例えば、最大バースト長が３２ｂｉｔの場合、Ｎは、１、２、４、８、１６、３２のいずれかである。そして、本実施形態では、メモリ制御装置１２は、Ｎ＝１、Ｎ＝２、Ｎ＝４、Ｎ＝８またはＮ＝１６のいずれかに対応するアクセス単位を設定している。これは、設定されるアクセス単位が５種類となり、その５種類を区別するために必要なｂｉｔ数は３であることから、例えばＤＲＡＭ１１にアクセス単位を設定するために必要となる設定用ピンの数などを削減することができるためである。

【0049】

また、図３では理解し易くするためにフローチャート形式で示しているが、設定ブロック１２２は複数の比較器などで構成され、それぞれにおいて例えば基本単位／２や基本単位／４といった所定のデータ量と要求サイズとを並列で比較する。そのため、それぞれの比較結果の組み合わせに基づいてアクセス単位を特定できることから、アクセス範囲の設定は、概ね１クロック程度で行うことができる構成となっている。

【0050】

さて、メモリ制御装置１２は、マスタ１６からの要求サイズを取得し（Ｓ１）、例えば要求サイズが基本単位の１／２よりも大きい場合には（Ｓ２：ＮＯ）、アクセス単位を基本単位に設定する（Ｓ３）。この場合、メモリ制御装置１２は、図２に示す１／１モードの状態、つまりは、バースト長が３２ｂｉｔとなる６４ｂｙｔｅの範囲をアクセス単位として設定し、アクセス制御を行う（Ｓ１２）。なお、アクセス制御では、メモリ制御装置１２は、発行ブロック１２３からコマンドとして、あるいは、専用の設定用ピンに信号を出力しつつ、ＤＲＡＭ１１に対してバーストアクセスが行われる。

【0051】

そして、ＤＲＡＭ１１は、入出力制御ブロック１１１において、設定されたアクセス単位に必要となるバースト長を特定して内部的に動作し、そのアクセス単位でのデータの読み出し又はデータの書き込みを可能にする。これにより、図５に指定長アクセス例その１として示すように、黒丸にて示す要求サイズが例えば４８ｂｙｔｅであった場合には、基本単位（６４ｂｙｔｅ）の１／２よりも大きいことから、バースト長（ＢＬ）が最大バースト長（ＢＬｍａｘ）に設定され、アクセス単位が６４ｂｙｔｅに設定されることになる。この場合、比較例として示す従来型ＤＲＡＭと同様に、基本単位でのアクセスが行われることになる。

【0052】

また、メモリ制御装置１２は、要求サイズが基本単位の１／２よりも小さく（Ｓ２：ＹＥＳ）、且つ、基本単位の１／４よりも大きい場合には（Ｓ４：ＮＯ）、アクセス単位を基本単位／２に設定する（Ｓ５）。この場合、メモリ制御装置１２は、図２に示す１／２モードの状態、つまりは、バースト長が１６ｂｉｔとなる３２ｂｙｔｅの範囲をアクセス単位として設定する。

【0053】

これにより、図５に指定長アクセス例その２として示すように、黒丸にて示す要求サイズが例えば２８ｂｙｔｅであった場合には、基本単位の１／２よりも小さく、且つ、基本単位の１／４よりも大きいことから、バースト長が最大バースト長／２に設定され、アクセス単位が３２ｂｙｔｅに設定されることになる。この場合、比較例として示す従来型ＤＲＡＭでは基本単位でのバーストアクセスが行われるのに対して、その半分のアクセス単位でのアクセスが可能になる。つまり、データの転送効率と低消費電力化とを実現できる。

【0054】

また、メモリ制御装置１２は、要求サイズが基本単位の１／４よりも小さく（Ｓ２：ＹＥＳ、Ｓ４：ＹＥＳ）、且つ、基本単位の１／８よりも大きい場合には（Ｓ６：ＮＯ）、アクセス単位を基本単位／４に設定する（Ｓ７）。この場合、メモリ制御装置１２は、図２に示す１／４モードの状態、つまりは、バースト長が８ｂｉｔとなる１６ｂｙｔｅの範囲をアクセス単位として設定する。

【0055】

これにより、図５に指定長アクセス例その３として示すように、黒丸にて示す要求サイズが例えば１５ｂｙｔｅであった場合には、基本単位の１／４よりも小さく、且つ、基本単位の１／８よりも大きいことから、バースト長が最大バースト長／４に設定され、アクセス単位が１６ｂｙｔｅに設定されることになる。この場合、比較例として示す従来型ＤＲＡＭでは基本単位でのバーストアクセスが行われるのに対して、その１／４のアクセス単位でのアクセスが可能になる。つまり、データの転送効率と低消費電力化とを実現できる。

【0056】

また、メモリ制御装置１２は、要求サイズが基本単位の１／８よりも小さく（Ｓ２：ＹＥＳ、Ｓ４：ＹＥＳ、Ｓ６：ＹＥＳ）、且つ、基本単位の１／１６よりも大きい場合には（Ｓ８：ＮＯ）、アクセス単位を基本単位／８に設定する（Ｓ９）。この場合、メモリ制御装置１２は、図２に示す１／８モードの状態、つまりは、バースト長が４ｂｉｔとなる８ｂｙｔｅの範囲をアクセス単位として設定する。

【0057】

これにより、図５に指定長アクセス例その４として示すように、黒丸にて示す要求サイズが例えば６ｂｙｔｅであった場合には、基本単位の１／８よりも小さく、且つ、基本単位の１／１６よりも大きいことから、バースト長が最大バースト長／８に設定され、アクセス単位が８ｂｙｔｅに設定されることになる。この場合、比較例として示す従来型ＤＲＡＭでは基本単位でのバーストアクセスが行われるのに対して、その１／８のアクセス単位でのアクセスが可能になる。つまり、データの転送効率と低消費電力化とを実現できる。

【0058】

また、メモリ制御装置１２は、要求サイズが基本単位の１／１６よりも小さい場合には（Ｓ２：ＹＥＳ、Ｓ４：ＹＥＳ、Ｓ６：ＹＥＳ、Ｓ８：ＹＥＳ）、アクセス単位を基本単位／１６に設定する（Ｓ１０）。この場合、メモリ制御装置１２は、図２に示す１／１６モードの状態、つまりは、バースト長が２ｂｉｔとなる４ｂｙｔｅの範囲をアクセス単位として設定する。

【0059】

これにより、図５に指定長アクセス例その５として示すように、黒丸にて示す要求サイズが例えば４ｂｙｔｅであった場合には、基本単位の１／１６よりも小さいことから、バースト長が最大バースト長／１６に設定され、アクセス単位が４ｂｙｔｅに設定されることになる。この場合、比較例として示す従来型ＤＲＡＭでは基本単位でのバーストアクセスが行われるのに対して、その１／１６のアクセス単位でのアクセスが可能になる。つまり、データの転送効率と低消費電力化とを実現できる。

【0060】

このように、メモリ制御システム１０は、マスタ１６から要求されたデータ量に応じてアクセス単位を設定可能とすることにより、比較的小さいデータのアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図っている。

【0061】

以上説明した実施形態によれば、次のような効果を得ることができる。
メモリ制御システム１０は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ１１と、ＤＲＡＭ１１へのアクセス元であるマスタ１６から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位でのＤＲＡＭ１１へのアクセスを制御するメモリ制御装置１２とを備えている。

【0062】

これにより、ＤＲＡＭ１１へのアクセス単位をデータ量に応じて設定することが可能となることから、比較的小さいデータが要求されている際にはアクセス単位を小さく設定することが可能になる。したがって、不要なアクセスが発生することを抑制でき、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図ることができる。

【0063】

また、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ１１へのアクセスを制御する方法であって、ＤＲＡＭ１１へのアクセス元であるマスタ１６から要求されたデータ量に応じてアクセス単位を設定する工程と、設定したアクセス単位でのＤＲＡＭ１１へのアクセスを制御する工程と、を含むメモリ制御方法によっても、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図ることができる。

【0064】

また、メモリ制御装置１２は、ＤＲＡＭ１１に設定可能なバースト長の最大値を最大バースト長とし、１から最大バースト長までの数値のうち２のべき乗になっているいずれかの数値をＮとすると、バースト長を最大バースト長／Ｎに設定することにより、アクセス単位を設定する。つまり、メモリ制御装置１２は、設定可能なアクセス単位の種類を予め規定している。

【0065】

これにより、マスタ１６から要求されたデータ量に応じたＤＲＡＭ１１へのアクセスが可能となり、データの転送効率の向上と低消費電力化とを図ることができる。この場合、必要なデータ量のアクセスができる最小のアクセス単位を設定することにより、データの転送効率の向上と低消費電力化とをさらに促進することができる。さらに、設定可能なアクセス単位の種類が少なくなるため、ＤＲＡＭ１１にアクセス単位を設定するために必要になるｂｉｔ数を削減することができる。そのため、例えば設定用ピンの数や接続するための配線数を削減できるなど、実装上の大きなメリットを得ることができる。

【0066】

また、例えば量子化されたＤＮＮの演算を行うときのようにＳｏＣ１４において部分的または一時的にデータ量を減らした演算が行われる場合には、演算時のメモリ使用量、つまりは、要求されるデータ量を予め見積もっておき、バースト長のアクティブな調整を行うことが可能となり、不要な消費電流を削減することができる。なお、画像圧縮回路のように演算時のメモリ使用量を予測できるものなどについても同様である。

【0067】

さらに、メモリ制御装置１２は、ＤＲＡＭ１１に設定可能なバースト長の最大値を最大バースト長とすると、要求されたデータ量に応じて１から最大バースト長の範囲でバースト長を設定することにより、アクセス単位を設定する構成とすることができる。このようにマスタ１６から要求されたデータ量に応じてバースト長をアクティブに調整することにより、アクセス単位が調整されて不要なデータのアクセスを低減することができ、データの転送効率の向上と低消費電力化とを図ることができる。また、必要なデータ量のアクセスができる最小のアクセス単位を設定することにより、より細かくアクセス単位を設定することができるため、低消費電力化を大きく促進することができる。

【0068】

また、ＤＲＡＭ１１は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能に構成されている。これにより、マスタ１６から要求されたデータ量に応じた読み出しや書き込みが可能になり、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図ることができる。

【0069】

また、メモリ制御装置１２は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能なＤＲＡＭ１１を制御するものであって、ＤＲＡＭ１１へのアクセス元であるマスタ１６から要求されたデータ量に応じてアクセス単位を設定し、設定したアクセス単位でのＤＲＡＭ１１へのアクセスを制御する。これにより、マスタ１６から要求されたデータ量に応じた読み出しや書き込みが可能になり、比較的小さいデータ量のアクセスが行われる際のデータの転送効率の向上と低消費電力化とを図ることができる。

【0070】

（第２実施形態）
以下、第２実施形態について説明する。第２実施形態の基本的な構成は第１実施形態と共通するため図１から図４も参照しながら説明するが、第２実施形態では、ＤＲＡＭ１１の機能が第１実施形態と異なっている。

【0071】

メモリ制御装置１２は、マスタ１６から要求されたデータ量に応じてアクセス単位を設定する。具体的には、メモリ制御装置１２は、図３に示したようにマスタ１６からの要求サイズを取得し（Ｓ１）、その要求サイズに応じてアクセス単位を基本単位、基本単位／２、基本単位／４、基本単位／８あるいは基本単位／１６の何れかに設定する。

【0072】

また、メモリ制御装置１２は、本実施形態の場合、設定したアクセス単位に関わらず、最大バースト長でＤＲＡＭ１１にアクセスする。すなわち、メモリ制御装置１２は、要求されたデータ量に応じてバースト長を最大バースト長に設定する、または、１から最大バースト長までの数値のうち２のべき乗になっているいずれかの数値をＮとすると、Ｎ＝１を選択してバースト長を最大バースト長／Ｎに設定する。

【0073】

一方、ＤＲＡＭ１１は、入出力制御ブロック１１１において、設定されたアクセス単位に基づいて必要となるバースト長を特定するとともに、アクセス単位を超える範囲におけるメモリセル１１２へのアクセスを内部的にマスクする。つまり、本実施形態のＤＲＡＭ１１は、バースト長を変更するのではなく、内部的なメモリセル１１２への読み書きを制限することにより、低消費電力かを図っている。

【0074】

これにより、図６にマスクアクセス例その１として示すように、黒丸にて示す要求サイズが例えば４８ｂｙｔｅであった場合には、アクセス単位が基本単位に設定されることから、１回のバーストアクセスにおいて６４ｂｙｔｅのデータが読み出し又は書き込みされることになる。この場合、マスクされない非マスク範囲は基本単位と同じになる。

【0075】

また、マスクアクセス例その２として示すように黒丸にて示す要求サイズが例えば２８ｂｙｔｅであった場合には、アクセス単位が基本単位／２に設定される。そして、アクセス単位の範囲においては非マスク範囲として示すようにデータの読み出し又は書き込みが行われる一方、アクセス単位を超える範囲については、マスク範囲として示すようにデータの読み出し又は書き込みが内部的にマスクされる。なお、図６では、データの読み出し又は書き込みが内部的にマスクされた状態を、破線の白丸にて模式的に示している。これにより、アクセス単位を超える範囲についてはメモリセル１１２への内部アクセスが行われないことから、ＤＲＡＭ１１内部で消費される電力を削減することができる。

【0076】

また、マスクアクセス例その３として示すように要求サイズが例えば１５ｂｙｔｅであった場合には、アクセス単位が基本単位／４に設定され、１回のバーストアクセス中における非マスク範囲とマスク範囲との差が大きくなることから、ＤＡＲＡＭ内部で消費される電力を基本単位でのアクセスに比べて大きく削減することができる。さらに、マスクアクセス例その４として示すように要求サイズが例えば６ｂｙｔｅであった場合や、マスクアクセス例その５として示すように要求サイズが例えば４ｂｙｔｅであった場合においては、非マスク範囲とマスク範囲との差がさらに大きくなることから、ＤＡＲＡＭ内部で消費される電力の低減効果がより一層顕著になる。

【0077】

このように、ＤＲＡＭ１１は、バーストアクセスが可能であって、１回のバーストアクセスにおいてデータの読み出し又は書き込みが行われる範囲を示すアクセス単位を、外部から設定可能に構成されていて、設定されたアクセス単位を超える範囲におけるメモリセル１１２へのアクセスを内部的にマスクする構成となっている。

【0078】

これにより、設定されたアクセス単位を超える範囲におけるメモリセル１１２からのデータの読み出し、又は、メモリセル１１２へのデータの書き込みが内部的に行われないことから、データ量に応じてＤＲＡＭ１１で消費される電力を削減することができる。したがって、比較的小さいデータ量のアクセスが行われる際、低消費電力化を大きく促進することができる。

【0079】

（その他の実施形態）
各実施形態では１つのＤＲＡＭ１１をメモリ制御装置１２で制御する構成を例示したが、複数のＤＲＡＭ１１をメモリ制御装置１２で制御する構成とすることができる。また、例えばＤＩＭＭ（Dual Inline Memory Module）のように複数のＤＲＡＭ１１をモジュール化したメモリモジュールをメモリ制御装置１２によって制御する構成とすることができる。

【0080】

また、各実施形態ではメモリ制御装置１２をＳｏＣ１４に実装する構成を例示したが、メモリ制御装置１２をＳｏＣ１４の外部に接続する構成とすることができる。また、ＤＲＡＭ１１およびメモリ制御装置１２を共にＳｏＣ１４の内部に実装する構成とすることができる。

【0081】

本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することにより提供された専用コンピュータにより実現されても良い。或いは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウェア論理回路によりプロセッサを構成することにより提供された専用コンピュータにより実現されても良い。若しくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウェア論理回路により構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより実現されても良い。又、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていても良い。

【符号の説明】

【0082】

図面中、１０はメモリ制御システム、１１はＤＲＡＭ、１２はメモリ制御装置、１６はマスタ、１１２はメモリセルを示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】