特開 2024-64982 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024064982

(43)【公開日】2024-05-14

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240507BHJP

   H01L 21/336 20060101ALI20240507BHJP

【ＦＩ】

H01L29/80 H

H01L29/78 301B

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023115122

(22)【出願日】2023-07-13

(31)【優先権主張番号】111141223

(32)【優先日】2022-10-28

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】522054178

【氏名又は名称】國立陽明交通大學

(74)【代理人】

【識別番号】100087398

【弁理士】

【氏名又は名称】水野 勝文

(74)【代理人】

【識別番号】100128783

【弁理士】

【氏名又は名称】井出 真

(74)【代理人】

【識別番号】100128473

【弁理士】

【氏名又は名称】須澤 洋

(74)【代理人】

【識別番号】100160886

【弁理士】

【氏名又は名称】久松 洋輔

(74)【代理人】

【識別番号】100209060

【弁理士】

【氏名又は名称】冨所 剛

(72)【発明者】

【氏名】張翼

(72)【発明者】

【氏名】翁祐晨

(72)【発明者】

【氏名】高旻祿

【テーマコード（参考）】

5F102

5F140

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD10

5F102GJ03

5F102GK04

5F102GL04

5F102GM04

5F102GM08

5F102GV05

5F102HC02

5F140BA06

5F140BB18

5F140BD11

5F140BE09

5F140BE10

5F140BF01

5F140BF05

5F140BJ01

5F140BJ05

5F140BJ06

5F140BJ07

(57)【要約】

【課題】半導体装置を提供する。
【解決手段】基板と、チャネル層と、第１バリア層と、ソース／ドレインコンタクトと、ゲート層と、を備え、チャネル層は基板上にあり、第１バリア層はチャネル層上にあり、第１バリア層の厚さが６ｎｍ以下であり、ソース／ドレインコンタクトは第１バリア層上にあり且つ第１バリア層に直接接触し、ゲート層は第１バリア層上にある半導体装置。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板上にあるチャネル層と、
前記チャネル層上にあり、厚さが６ｎｍ以下である第１バリア層と、
前記第１バリア層上にあり、且つ前記第１バリア層に直接接触するソース／ドレインコンタクトと、
前記第１バリア層上にあるゲート層と、
を備える半導体装置。

【請求項2】

前記第１バリア層のアルミニウム原子は、アルミニウム原子とガリウム原子との合計の１０～１５％を占める請求項１に記載の半導体装置。

【請求項3】

前記第１バリア層上にあり、且つ前記ソース／ドレインコンタクトに接触する第２バリア層を更に含む請求項１に記載の半導体装置。

【請求項4】

前記第２バリア層のアルミニウム原子は、アルミニウム原子とガリウム原子の合計の２０～３０％を占める請求項３に記載の半導体装置。

【請求項5】

前記第２バリア層の厚さは３５ｎｍ以下である請求項３に記載の半導体装置。

【請求項6】

前記ゲート層と前記第１バリア層との間にあり、且つ厚さが２０ｎｍ～３０ｎｍの範囲内にあるゲート誘電体層を更に含む請求項３に記載の半導体装置。

【請求項7】

前記ゲート誘電体層は前記第２バリア層に更に接触する請求項６に記載の半導体装置。

【請求項8】

基板上にチャネル層を形成する工程と、
前記チャネル層上に第１バリア層を形成する工程と、
前記第１バリア層上にマスク層を形成する工程と、
前記マスク層をパターン化し、前記マスク層に複数の溝を形成する工程と、
前記複数の溝内に第２バリア層を形成する工程と、
前記マスク層を除去する工程と、
前記第１バリア層の一部に、前記第１バリア層及び前記第２バリア層に接触するソース／ドレインコンタクトを形成する工程と、
前記第１バリア層の別の部分及び前記第２バリア層上に、前記第１バリア層及び前記第２バリア層に接触するゲート誘電体層を形成する工程と、
前記ゲート誘電体層上にゲート層を形成する工程と、
を含む半導体装置の製造方法。

【請求項9】

前記マスク層をパターン化した後、前記マスク層は、前記ソース／ドレインコンタクトの位置を画定する第１部分と、前記ゲート層の位置を画定する第２部分とを含む請求項８に記載の方法。

【請求項10】

前記マスク層をパターン化する工程は、
前記マスク層上にフォトレジスト層を形成する工程と、
前記マスク層の上面を露出させるパターンを前記フォトレジスト層に形成する工程と、
前記フォトレジスト層の前記パターンによって露出する前記マスク層を溶剤で除去し、且つ前記第１バリア層の上面を露出させる工程と、を含む請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の幾つかの実施形態は半導体装置及びその製造方法に関する。

【背景技術】

【0002】

窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）で製造される高電子移動度トランジスタ（Ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）は、現在一般的な半導体装置の１つであり、高いスイッチング速度、高利得、高い電子移動度、及び低ノイズ等の利点を有する。しかしながら、ＨＥＭＴは、構造設計により、ノーマリーオーペンデバイスとなっている。したがって、現在の技術は、回路の安定性、安全性を向上させ、回路のコストを削減するために、ＨＥＭＴをノーマリーオフデバイスとして設計することに焦点を当てている。装置をノーマリーオフデバイスに設定するためには、装置のゲート、ソース及びドレインを正確にエッチングして位置決めする必要があるが、このようにすると、ウェハの製造プロセスに誤差があるという問題が生じやすくなる。

【発明の概要】

【0003】

本開示の幾つかの実施形態は、基板と、基板上にあるチャネル層と、チャネル層上にあり、厚さが６ｎｍ以下である第１バリア層と、第１バリア層上にあり且つ第１バリア層に直接接触するソース／ドレインコンタクトと、第１バリア層上にあるゲート層と、を備える半導体装置を提供する。

【0004】

幾つかの実施形態において、第１バリア層のアルミニウム原子は、アルミニウム原子とガリウム原子との合計の１０～１５％を占める。

【0005】

幾つかの実施形態において、半導体装置は、第１バリア層上にあり、且つソース／ドレインコンタクトに接触する第２バリア層を更に含む。

【0006】

幾つかの実施形態において、第２バリア層のアルミニウム原子は、アルミニウム原子とガリウム原子の合計の２０－３０％を占める。

【0007】

幾つかの実施形態において、第２バリア層の厚さは、３５ｎｍ以下である。

【0008】

幾つかの実施形態において、半導体装置は、ゲート層と第１バリア層との間にあり、厚さが２０ｎｍ～３０ｎｍの範囲内にあるゲート誘電体層を更に含む。

【0009】

幾つかの実施形態において、ゲート誘電体層は、第２バリア層に更に接触する。

【0010】

本開示の幾つかの実施形態は、基板上にチャネル層を形成する工程と、チャネル層上に第１バリア層を形成する工程と、第１バリア層上にマスク層を形成する工程と、マスク層をパターン化し、マスク層に複数の溝を形成する工程と、溝内に第２バリア層を形成する工程と、マスク層を除去する工程と、第１バリア層の一部上に、第１バリア層と第２バリア層に接触するソース／ドレインコンタクトを形成する工程と、第１バリア層の別の部分及び第２バリア層上に、第１バリア層及び第２バリア層に接触するゲート誘電体層を形成する工程と、ゲート誘電体層上にゲート層を形成する工程とを含む半導体装置の製造方法を提供する。

【0011】

幾つかの実施形態において、前記マスク層をパターン化した後、前記マスク層は、前記ソース／ドレインコンタクトの位置を画定する第１部分と、前記ゲートの位置を画定する第２部分とを含む。

【0012】

幾つかの実施形態において、前記マスク層をパターン化する工程は、マスク層上にフォトレジスト層を形成する工程と、フォトレジスト層に、マスク層の上面を露出させるパターンを形成する工程と、フォトレジスト層のパターンによって露出するマスク層を溶剤で除去し、且つ第１バリア層の上面を露出させる工程とを含む。

【図面の簡単な説明】

【0013】

【図1】本開示のいくつかの実施形態の半導体装置を示す断面図である。

【図2】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図3】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図4】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図5】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図6】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図7】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図8】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図9】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図10】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図11】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【図12】本開示のいくつかの実施形態の半導体装置の製造プロセスを示す断面図である。

【発明を実施するための形態】

【0014】

本開示の内容をより詳細で完全に説明するために、以下、本発明の実施形態及び具体的な実施例について説明するが、それは、本発明の具体的な実施例を実施又は運用する唯一の形態ではない。以下に開示される各実施例は、有益な場合に互いに組み合わせるか又は置換してもよく、更なる記載又は説明を必要とせず、一実施例に他の実施例を加えてもよい。

【0015】

以下の説明では、読者が以下の実施例を十分に理解できるように、多くの具体的な細部を詳述する。しかしながら、本発明の実施例を実施するには、これらの具体的な細部がなくてもよい。他の場合では、図面を簡略化するために、周知の構造や装置は、単に図面において模式的に示される。

【0016】

本明細書において、例えば「下方」、「下」、「上方」、「上」等の空間的相対用語を使用するが、これは、図に示されるように、１つの素子や特徴と他の素子や特徴との間の相対関係を説明するためである。これらの空間的な相対用語の本当の意味は、その他の方位を含む。例えば、図面を上下１８０度反転させると、１つの素子ともう１つの素子との関係は、「下方」、「下」から「上方」、「上」に変化する可能性がある。また、本明細書において用いられる空間上の相対的な記述も同様に解釈されるべきである。

【0017】

本開示の幾つかの実施形態は、ノーマリーオフの高電子移動度トランジスタ（Ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）のような半導体装置の製造プロセスと構造に関する。本開示の幾つかの実施形態の半導体装置は、半導体装置のバリア層の厚さとアルミニウム含有量を改良することにより、製造プロセスにおいて正確なエッチングを必要としない半導体装置を実現することができる。これにより、製造プロセスの誤差を低減することができる。

【0018】

図１は、本開示の幾つかの実施形態の半導体装置１００の断面図を示す。半導体装置１００は、ノーマリーオフのＨＥＭＴである。半導体装置１００は、基板１１０と、チャネル層１２０と、第１バリア層１３０と、ソース／ドレインコンタクト１５０と、ゲート層１７０とを含む。

【0019】

チャネル層１２０は、基板１１０上にある。第１バリア層１３０は、チャネル層１２０上にある。ソース／ドレインコンタクト１５０は、第１バリア層１３０上にあり、且つ第１バリア層１３０に直接接触する。ゲート層１７０は、第１バリア層１３０上にある。幾つかの実施形態において、半導体装置１００は、第２バリア層１４０及びゲート誘電体層１６０を更に含む。第２バリア層１４０は、第１バリア層１３０上にあり、且つソース／ドレインコンタクト１５０に接触する。ゲート誘電体層１６０は、ゲート層１７０と第１バリア層１３０との間にあり、ゲート誘電体層１６０は第２バリア層１４０に更に接触する。

【0020】

チャネル層１２０は、ゲート層１７０に正電圧が印加されたときに、二次元電子ガス層（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ；２ＤＥＧ）１２２を含む。２ＤＥＧ層１２２は、異なる材料で製造されるチャネル層１２０と第１バリア層１３０とのヘテロ接合（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ）によって形成される。チャネル層１２０は、窒化ガリウム（ＧａＮ）で製造され、第１バリア層１３０は、窒化アルミニウムガリウム（ＡｌＧａＮ）で製造される。通常、ＨＥＭＴは、ゲートに電圧を印加しなくても２ＤＥＧ層でソースとゲートとをオンにすることができるノーマリーオンの半導体装置である。本開示の幾つかの実施形態において、第１バリア層１３０の厚さＴ１及び構成は、半導体装置１００がノーマリーオフのＨＥＭＴになるように、半導体装置１００の閾値電圧を高めるように設計されてよく、即ち、半導体装置１００をオンにするように、ゲート層１７０に正電圧を印加しなければ２ＤＥＧ層１２２を形成することができない（又は２ＤＥＧ層１２２を目立つようにする）。このようにして、回路の安定性と安全性を高めることができる。幾つかの実施形態において、第１バリア層１３０の厚さＴ１は６ｎｍ以下であり、又は第１バリア層１３０のアルミニウム原子は、アルミニウム原子とガリウム原子の合計の１０～１５％を占める。第１バリア層１３０が十分に薄い場合、例えば、厚さＴ１が６ｎｍ以下である場合、第１バリア層１３０の厚さＴ１は、ゲート層１７０に正電圧を印加しない場合に２ＤＥＧ層１２２を形成するのに不十分である（又は２ＤＥＧ層１２２が極めて目立たない）。第１バリア層１３０のアルミニウム原子がアルミニウム原子とガリウム原子との合計に占める原子百分率が適切な範囲内、例えば１０～１５％である場合、アルミニウムの含有量が低いため、ゲート層１７０に電圧を印加しない場合でも２ＤＥＧ層１２２が形成されない（又は２ＤＥＧ層１２２が極めて目立たない）。第１バリア層１３０の厚さＴ１、及びアルミニウム原子がアルミニウム原子とガリウム原子の合計に占める原子百分率が上記に開示された範囲内にない場合、半導体装置１００はノーマリーオンとなり、回路の安定性と安全性が低下する。又は、アルミニウムの含有量が低すぎて、ゲート層１７０に正電圧を印加しても素子をオンにする（ｔｕｒｎ－ｏｎ）ことが困難であり、且つオン抵抗（Ｒｏｎ）が極めて大きく、ゲート層１７０とソース／ドレインコンタクト１５０との間の抵抗が増加し、半導体装置１００は、シート抵抗の差が大きいために破損する。

【0021】

第２バリア層１４０の厚さ及び構成は、半導体装置１００の性能を更に改善するために設計されてよい。幾つかの実施形態において、第２バリア層１４０のアルミニウム原子は、アルミニウム原子とガリウム原子との合計の２０～３０％を占め、又は第２バリア層１４０の厚さＴ２は、３５ｎｍ以下である。第２バリア層１４０のアルミニウム原子がアルミニウム原子とガリウム原子の合計に占める原子百分率は、第１バリア層１３０のアルミニウム原子がアルミニウム原子とガリウム原子の合計に占める原子百分率よりも高く、且つ第２バリア層１４０は、第１バリア層１３０よりも厚い。したがって、第２バリア層１４０は、半導体装置１００の出力電流が増加するように、より良い分極作用を提供することができる。第２バリア層１４０の厚さＴ２が上記に開示された範囲内にない場合、第２バリア層１４０は、厚過ぎるためにクラック又は欠陥を有しやすく、又は薄過ぎるために良好な分極作用を提供できない可能性がある。第２バリア層１４０のアルミニウム原子がアルミニウム原子とガリウム原子の合計に占める原子百分率が上記に開示された範囲内にない場合、第２バリア層１４０のアルミニウム原子の数が少な過ぎるために良好な分極作用を提供できない可能性がある。又は、第２バリア層１４０のアルミニウム原子が多過ぎると、第２バリア層１４０の表面にマイクロクラック（ｍｉｃｒｏ－ｃｒａｃｋ）が発生し、半導体装置１００が故障する原因となる。

【0022】

ゲート誘電体層１６０の厚さＴ３は、半導体装置１００の性能を更に改善するように設計されてよい。幾つかの実施形態において、ゲート誘電体層１６０の厚さＴ３は、２０ｎｍ～３０ｎｍの範囲内にある。ゲート誘電体層１６０の厚さＴ３は、半導体装置１００の閾値電圧の上昇の度合いを決定するように調整されてよい。上記範囲内の厚さＴ３を有するゲート誘電体層１６０は、半導体装置１００の閾値電圧を増加させ、半導体装置１００の閾値電圧を適切な程度に上昇させるために用いられる。ゲート誘電体層１６０の厚さＴ３が上記開示の範囲よりも小さい場合、閾値電圧は動作に適した範囲内にない可能性がある。ゲート誘電体層１６０の厚さＴ３が上記に開示された範囲より大きい場合、製造過程においてゲート誘電体層１６０が剥離しやすい。

【0023】

図２～図１２は、本開示の幾つかの実施形態の半導体装置１００の製造プロセスの断面図を示す。図２を参照し、基板１１０上にチャネル層１２０を形成する。次に、チャネル層１２０上に第１バリア層１３０を形成し、第１バリア層１３０の材料は、チャネル層１２０の材料と異なる。基板１１０、チャネル層１２０及び第１バリア層１３０は、任意の適切な材料で製造されてよい。例えば、基板１１０はシリコンで製造されてよく、チャネル層１２０は窒化ガリウムで製造されてよく、第１バリア層１３０は窒化アルミニウムガリウムで製造されてよい。幾つかの実施形態において、第１バリア層１３０のアルミニウム原子は、アルミニウム原子とガリウム原子との合計の１０～１５％を占め、又は第１バリア層１３０の厚さＴ１は、６ｎｍ以下である。幾つかの実施形態において、基板１１０とチャネル層１２０との間にバッファ層を更に形成してよく、バッファ層は、窒化ガリウムで製造されてよく、バッファ層の窒化ガリウムとチャネル層１２０の窒化ガリウムとはそれぞれ異なる材料でドープされてよく、又はその構成比がそれぞれ異なってよい。

【0024】

図３を参照し、第１バリア層１３０上にマスク層ＨＭを形成する。マスク層ＨＭは、第１バリア層１３０と異なる材料で製造される。マスク層ＨＭは、例えば酸化シリコンで製造される。

【0025】

図４～図８を参照し、再成長プロセス（ｒｅｇｒｏｗｎ ｐｒｏｃｅｓｓ）を実行して第２バリア層１４０を形成する。まず、図４～図７を参照し、マスク層ＨＭをパターン化し、マスク層ＨＭに複数の溝Ｔを形成する。具体的には、図４を参照し、マスク層ＨＭ上にフォトレジスト層ＰＲを形成する。次に、図５を参照し、マスク層ＨＭの上面を露出させるパターンＰをフォトレジスト層ＰＲに形成する。例えば、フォトレジスト層ＰＲにパターンＰを形成するように、フォトレジスト層ＰＲを所定のパターンを有するフォトマスクで露光してから、フォトレジスト層ＰＲを現像してよい。次に、図６を参照し、フォトレジスト層ＰＲのパターンＰによって露出するマスク層ＨＭを溶媒で除去し、且つ第１バリア層１３０の上面を露出させる。溶媒でマスク層ＨＭの一部を除去する場合、溶媒は、マスク層ＨＭと第１バリア層１３０との間で除去選択比を有する。これにより、図５の半導体装置１００を溶媒に直接浸漬して、フォトレジスト層ＰＲのパターンＰによって露出するマスク層ＨＭを除去しつつ、第１バリア層１３０を除去しないままにしてよい。このようにマスク層ＨＭを除去することにより、第１バリア層１３０の上面が損傷されにくくなり、マスク層ＨＭと第１バリア層１３０との間の溶媒の高い除去選択比により、時間の制御に余裕がある。例えば、半導体装置１００を溶媒に長く浸漬しても第１バリア層１３０が除去されない。フォトレジスト層ＰＲのパターンＰは、マスク層ＨＭに転写され、マスク層ＨＭに溝Ｔが形成される。最後に、図７を参照し、フォトレジスト層ＰＲを除去し、パターン化することで溝Ｔを有するようになったマスク層ＨＭを残す。マスク層ＨＭをパターン化した後、マスク層ＨＭは、ソース／ドレインコンタクト（例えば、後述するソース／ドレインコンタクト１５０）の位置を画定する第１部分ＨＭ１と、ゲート層（例えば、後述するゲート層１７０）の位置を画定する第２部分ＨＭ２とを含む。第１部分ＨＭ１と第２部分ＨＭ２とは、第１バリア層１３０上に交互に並べられる。例えば、２つの第１部分ＨＭ１の間に１つの第２部分ＨＭ２がある。

【0026】

次に、図８を参照し、溝Ｔ内に第２バリア層１４０を形成する。具体的には、溝Ｔは、第２バリア層１４０の形成範囲を画定するために用いられてよい。幾つかの実施形態において、第２バリア層１４０は、窒化アルミニウムガリウムで製造されてよい。第２バリア層１４０のアルミニウム原子がアルミニウム原子とガリウム原子の合計の２０～３０％を占めるか、又は第２バリア層１４０の厚さＴ２が３５ｎｍ以下である。

【0027】

図９を参照し、マスク層ＨＭを除去し、第２バリア層１４０を残す。具体的には、溶媒でマスク層ＨＭを除去し、第１バリア層１３０の上面を露出させてよい。溶媒でマスク層ＨＭを除去する場合、溶媒は、マスク層ＨＭと第１バリア層１３０及び第２バリア層１４０との間で除去選択比を有する。これにより、図８の半導体装置１００を溶媒に浸漬して、マスク層ＨＭを除去しつつ、第１バリア層１３０及び第２バリア層１４０を除去しないままにしてよい。マスク層ＨＭを除去した後、第２バリア層１４０は、第１領域Ｒ１及び第２領域Ｒ２を画定する。第１領域Ｒ１及び第２領域Ｒ２において、第１バリア層１３０の上面はいずれも露出する。第１領域Ｒ１は、図７のマスク層ＨＭの第１部分ＨＭ１に対応し、第２領域Ｒ２は、図７のマスク層ＨＭの第２部分ＨＭ２に対応する。第１領域Ｒ１は、ソース／ドレインコンタクト（例えば、後述するソース／ドレインコンタクト１５０）の位置を画定し、第２領域Ｒ２は、ゲート層（例えば、後述するゲート層１７０）の位置を画定する。

【0028】

図１０を参照し、第１バリア層１３０の一部にソース／ドレインコンタクト１５０を形成し、ソース／ドレインコンタクト１５０を第１バリア層１３０及び第２バリア層１４０に接触させる。例えば、ソース／ドレインコンタクト１５０を第１領域Ｒ１に形成する。幾つかの実施形態において、ソース／ドレインコンタクト１５０を形成するように、リフトオフプロセス（ｌｉｆｔ－ｏｆｆ ｐｒｏｃｅｓｓ）を実行してよい。具体的には、まず、第２バリア層１４０及び第２領域Ｒ２上にフォトレジスト層を形成し、且つ第１領域Ｒ１を露出させてよい。次に、フォトレジスト層及び第１領域Ｒ１上にソース／ドレインコンタクト１５０を形成するための材料層を形成する。最後に、溶剤でフォトレジスト層を除去することにより、フォトレジスト層上の材料層がフォトレジスト層とともに除去され、第１領域Ｒ１のソース／ドレインコンタクト１５０が残される。幾つかの実施形態において、ソース／ドレインコンタクト１５０は、金属、例えば、チタン、アルミニウム、ニッケル、金、銅アルミニウム合金、又はそれらの組み合わせで形成されてよい。ソース／ドレインコンタクト１５０は、第１バリア層１３０に直接接触する。第１バリア層１３０の厚さが例えば６ｎｍ以下で、薄いため、ソース／ドレインコンタクト１５０とチャネル層１２０の２ＤＥＧ層１２２（図１）との間の距離が小さく、ソース／ドレインコンタクト１５０と２ＤＥＧ層１２２（図１）との間のインピーダンスもそれに伴って小さくなる。また、第１バリア層１３０が露出する第１領域Ｒ１が図９において画定されているため、ソース／ドレインコンタクト１５０の位置を画定するための、例えば第２バリア層１４０に溝を形成するような、追加のエッチングプロセスを必要としない。したがって、エッチングプロセスの深さを正確に制御することでソース／ドレインコンタクト１５０の底部の垂直方向での位置を画定する必要もない。このようにして、エッチングプロセスによる誤差を低減することができる。

【0029】

図１１を参照し、第１バリア層１３０の別の部分及び第２バリア層１４０上にゲート誘電体層１６０を形成し、ゲート誘電体層１６０が第１バリア層１３０及び第２バリア層１４０に接触する。例えば、ゲート誘電体層１６０は、第２領域Ｒ２に形成され、更に第２バリア層１４０の上面に延在する。幾つかの実施形態において、ゲート誘電体層１６０を形成するように、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）又はプラズマ励起化学気相成膜（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）プロセスを実行してよい。具体的には、ＡＬＤ又はＰＥＣＶＤプロセスを用いて第１バリア層１３０、第２バリア層１４０及びソース／ドレインコンタクト１５０の表面に酸化アルミニウム層を成長させてから、第１バリア層１３０及び第２バリア層１４０の表面にフォトレジスト層を被覆し、且つソース／ドレインコンタクト１５０を露出させる。次に、エッチングプロセスを用いて、ソース／ドレインコンタクト１５０上の酸化アルミニウム層をエッチングし、第２領域Ｒ２及び第２バリア層１４０上のゲート誘電体層１６０を残す。幾つかの実施形態において、ゲート誘電体層１６０は、酸化アルミニウムによって形成されてよい。ゲート誘電体層１６０を形成する際に、ゲート誘電体層１６０の厚さＴ３を制御してよい。幾つかの実施形態において、ゲート誘電体層１６０の厚さＴ３は、２０ｎｍ～３０ｎｍの範囲内にある。

【0030】

図１２を参照し、ゲート誘電体層１６０上にゲート層１７０を形成する。ゲート層１７０を第２バリア層１４０の間及びゲート誘電体層１６０上に形成してよい。幾つかの実施形態において、ゲート層１７０を形成するように、リフトオフプロセス（ｌｉｆｔ－ｏｆｆ ｐｒｏｃｅｓｓ）を実行してよい。具体的には、まず、ソース／ドレインコンタクト１５０及び第２バリア層１４０上にフォトバリア層を形成し、且つ第２バリア層１４０の間の領域を露出させてよい。次に、フォトレジスト層及び第２バリア層１４０上にゲート層１７０を形成するための材料層を形成する。最後に、溶剤でフォトレジスト層を除去することにより、フォトレジスト層上の材料層がフォトレジスト層とともに除去され、第２バリア層１４０の間とゲート誘電体層１６０上のゲート層１７０が残される。幾つかの実施形態において、ゲート層１７０は、金属、例えばニッケル金合金、又はニッケルと他の低抵抗金属との合金で形成されてよい。第１バリア層１３０の厚さが例えば６ｎｍ以下で、薄いため、ゲート誘電体層１６０及びゲート層１７０を、第１バリア層１３０の溝内のかわりに、第１バリア層１３０に直接形成しても、半導体装置１００がノーマリーオフの素子となる。即ち、第１バリア層１３０が露出する第２領域Ｒ２が図９において画定されているため、ゲート誘電体層１６０及びゲート層１７０の位置を画定するための、例えば第２バリア層１４０及び第１バリア層１３０に溝を形成するような、追加のエッチングプロセスを必要としない。したがって、エッチングプロセスの深さを正確に制御することでゲート誘電体層１６０の底部の垂直方向での位置を画定する必要もない。このようにして、エッチングプロセスによる誤差を低減することができる。

【0031】

以上より、本開示の幾つかの実施形態は半導体装置の製造プロセスの誤差を低減することができる。具体的には、マスク層で第１バリア層上にソース／ドレインコンタクト、ゲート誘電体層及びゲート層の位置を画定し、第２バリア層を形成した後、マスク層を直接除去することで第１バリア層上に順にソース／ドレインコンタクト及びゲート誘電体層を直接形成し、且つゲート誘電体層上にゲート層を形成してよい。言い換えれば、ソース／ドレインコンタクト及びゲート誘電体層の第１バリア層又は第２バリア層における位置をエッチングプロセスによって予め画定する必要がなく、ソース／ドレインコンタクト及びゲート誘電体層を第１バリア層上に直接形成する。第１バリア層は、厚さ及び構成が設計されているため、エッチングプロセスを予め行わなくても下方の２ＤＥＧ層を仕切ることができる。また、第１バリア層の上方に直接形成されるソース／ドレインコンタクトと２ＤＥＧ層との間の抵抗値も小さくなる。また、第２バリア層及びゲート誘電体層の構成又は厚さは、半導体素子の性能を更に改善するように設計される。上述した利点を有すれば、正確なエッチングプロセスを必要としないノーマリーオフの半導体素子を得ることができ、そしてノーマリーオフの半導体素子を形成する製造プロセスの誤差を低減することができる。

【符号の説明】

【0032】

１００ 半導体装置
１１０ 基板
１２０ チャネル層
１２２ ２ＤＥＧ層
１３０ 第１バリア層
１４０ 第２バリア層
１５０ ソース／ドレインコンタクト
１６０ ゲート誘電体層
１７０ ゲート層
ＨＭ マスク層
ＨＭ１ 第１部分
ＨＭ２ 第２部分
Ｐ パターン
ＰＲ フォトレジスト層
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｔ 溝
Ｔ１ 厚さ
Ｔ２ 厚さ
Ｔ３ 厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】