(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024065524
(43)【公開日】2024-05-15
(54)【発明の名称】イメージセンサー回路
(51)【国際特許分類】
H04N 25/78 20230101AFI20240508BHJP
【ＦＩ】
H04N5/378
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022174438
(22)【出願日】2022-10-31
(71)【出願人】
【識別番号】319006047
【氏名又は名称】シャープセミコンダクターイノベーション株式会社
(74)【代理人】
【識別番号】110002848
【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所
(72)【発明者】
【氏名】森川 佳直
(72)【発明者】
【氏名】牛永 健雄
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CY16
5C024HX23
5C024HX32
5C024HX57
(57)【要約】
【課題】高速で動作し、小さな面積しか占めないイメージセンサー回路を提供する。
【解決手段】イメージセンサー回路は、複数のカラムアナログ／デジタル変換回路を備え、前記複数のカラムアナログ／デジタル変換回路に含まれる各カラムアナログ／デジタル変換回路は、画素により出力されたアナログ信号をアナログ／デジタル変換することにより得られるアナログ／デジタル変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶し、前記ｎが２以上の整数である第１から第ｎまでの記憶素子と、第１から第ｎ－１までの記憶素子から、第２から第ｎまでの記憶素子へ、前記第１から第ｎ－１までの記憶素子に記憶されたビットデータをそれぞれ転送する第１から第ｎ－１までの転送経路と、第ｎの記憶素子から前記各カラムアナログ／デジタル変換回路の外部へ前記第ｎの記憶素子に記憶されたビットデータを転送する第ｎの転送経路と、を備える。
【選択図】図１Ａ
【解決手段】イメージセンサー回路は、複数のカラムアナログ／デジタル変換回路を備え、前記複数のカラムアナログ／デジタル変換回路に含まれる各カラムアナログ／デジタル変換回路は、画素により出力されたアナログ信号をアナログ／デジタル変換することにより得られるアナログ／デジタル変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶し、前記ｎが２以上の整数である第１から第ｎまでの記憶素子と、第１から第ｎ－１までの記憶素子から、第２から第ｎまでの記憶素子へ、前記第１から第ｎ－１までの記憶素子に記憶されたビットデータをそれぞれ転送する第１から第ｎ－１までの転送経路と、第ｎの記憶素子から前記各カラムアナログ／デジタル変換回路の外部へ前記第ｎの記憶素子に記憶されたビットデータを転送する第ｎの転送経路と、を備える。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
複数のカラムアナログ／デジタル変換回路を備え、
前記複数のカラムアナログ／デジタル変換回路に含まれる各カラムアナログ／デジタル変換回路は、
画素により出力されたアナログ信号をアナログ／デジタル変換することにより得られるアナログ／デジタル変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶し、前記ｎが２以上の整数である第１から第ｎまでの記憶素子と、
第１から第ｎ－１までの記憶素子から、第２から第ｎまでの記憶素子へ、前記第１から第ｎ－１までの記憶素子に記憶されたビットデータをそれぞれ転送する第１から第ｎ－１までの転送経路と、
第ｎの記憶素子から前記各カラムアナログ／デジタル変換回路の外部へ前記第ｎの記憶素子に記憶されたビットデータを転送する第ｎの転送経路と、
を備える
イメージセンサー回路。
前記複数のカラムアナログ／デジタル変換回路に含まれる各カラムアナログ／デジタル変換回路は、
画素により出力されたアナログ信号をアナログ／デジタル変換することにより得られるアナログ／デジタル変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶し、前記ｎが２以上の整数である第１から第ｎまでの記憶素子と、
第１から第ｎ－１までの記憶素子から、第２から第ｎまでの記憶素子へ、前記第１から第ｎ－１までの記憶素子に記憶されたビットデータをそれぞれ転送する第１から第ｎ－１までの転送経路と、
第ｎの記憶素子から前記各カラムアナログ／デジタル変換回路の外部へ前記第ｎの記憶素子に記憶されたビットデータを転送する第ｎの転送経路と、
を備える
イメージセンサー回路。
【請求項2】
前記第１から第ｎまでの記憶素子に含まれる各記憶素子は、ラッチ回路である
請求項１に記載のイメージセンサー回路。
請求項１に記載のイメージセンサー回路。
【請求項3】
前記第１から第ｎまでの記憶素子に含まれる各記憶素子は、前記各記憶素子により記憶されるビットデータに応じた電位を有するノードを備え、
前記第１から第ｎ－１までの転送経路は、前記第２から第ｎまでの記憶素子に備えられるノードを前記第１から第ｎ－１までの記憶素子に備えられるノードと導通させるオン状態及び前記第２から第ｎまでの記憶素子に備えられるノードを前記第１から第ｎ－１までの記憶素子に備えられるノードと導通させないオフ状態から選択された状態になる第１から第ｎ－１までのスイッチ回路をそれぞれ備える
請求項１又は２に記載のイメージセンサー回路。
前記第１から第ｎ－１までの転送経路は、前記第２から第ｎまでの記憶素子に備えられるノードを前記第１から第ｎ－１までの記憶素子に備えられるノードと導通させるオン状態及び前記第２から第ｎまでの記憶素子に備えられるノードを前記第１から第ｎ－１までの記憶素子に備えられるノードと導通させないオフ状態から選択された状態になる第１から第ｎ－１までのスイッチ回路をそれぞれ備える
請求項１又は２に記載のイメージセンサー回路。
【請求項4】
第１から第ｎまでの転送経路を制御して前記各カラムアナログ／デジタル変換回路に前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を行わせ、前記複数のカラムアナログ／デジタル変換回路に含まれる２個以上のカラムアナログ／デジタル変換回路に前記転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
請求項１又は２に記載のイメージセンサー回路。
【請求項5】
前記第１から第ｎまでのビットデータがシリアル入力され、前記第１から第ｎまでのビットデータをパラレル出力するシフトレジスター回路を備える
請求項１又は２に記載のイメージセンサー回路。
請求項１又は２に記載のイメージセンサー回路。
【請求項6】
前記複数のカラムアナログ／デジタル変換回路に含まれる２個以上のカラムアナログ／デジタル変換回路の各々から前記第１から第ｎまでのビットデータがシリアル入力され、前記２個以上のカラムアナログ／デジタル変換回路から選択した１個のカラムアナログ／デジタル変換回路からシリアル入力された第１から第ｎまでのビットデータを前記シフトレジスター回路にシリアル入力するマルチプレクス回路を備える
請求項５に記載のイメージセンサー回路。
請求項５に記載のイメージセンサー回路。
【請求項7】
前記各カラムアナログ／デジタル変換回路は、
前記第１から第ｎまでのビットデータをそれぞれ記憶する第１から第ｎまでの転送元記憶素子と、
前記第１から第ｎまでの転送元記憶素子から、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎまでの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記各カラムアナログ／デジタル変換回路に、前記第１から第ｎまでの転送元記憶素子に前記第１から第ｎまでのビットデータをそれぞれ記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
前記第１から第ｎまでのビットデータをそれぞれ記憶する第１から第ｎまでの転送元記憶素子と、
前記第１から第ｎまでの転送元記憶素子から、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎまでの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記各カラムアナログ／デジタル変換回路に、前記第１から第ｎまでの転送元記憶素子に前記第１から第ｎまでのビットデータをそれぞれ記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
【請求項8】
前記各カラムアナログ／デジタル変換回路は、
前記第１から第ｎまでのビットデータを記憶するリップルカウンターと、
前記リップルカウンターから、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎまでの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記各カラムアナログ／デジタル変換回路に、前記リップルカウンターに前記第１から第ｎまでのビットデータを記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
前記第１から第ｎまでのビットデータを記憶するリップルカウンターと、
前記リップルカウンターから、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎまでの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記各カラムアナログ／デジタル変換回路に、前記リップルカウンターに前記第１から第ｎまでのビットデータを記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
【請求項9】
前記各カラムアナログ／デジタル変換回路は、
前記第１から第ｎまでのビットデータに含まれるｍ個のビットデータをそれぞれ記憶し、前記ｍが１以上ｎ－１以下の整数であるｍ個の転送元記憶素子と、
前記第１から第ｎまでのビットデータに含まれるｎ－ｍ個のビットデータを記憶するリップルカウンターと、
前記ｍ個の転送元記憶素子及び前記リップルカウンターから、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎ１までの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記ｍ個の転送元記憶素子及び前記リップルカウンターに前記ｎ個のビットデータを記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
前記第１から第ｎまでのビットデータに含まれるｍ個のビットデータをそれぞれ記憶し、前記ｍが１以上ｎ－１以下の整数であるｍ個の転送元記憶素子と、
前記第１から第ｎまでのビットデータに含まれるｎ－ｍ個のビットデータを記憶するリップルカウンターと、
前記ｍ個の転送元記憶素子及び前記リップルカウンターから、前記第１から第ｎまでの記憶素子へ、前記第１から第ｎまでのビットデータをそれぞれ転送する第１から第ｎまでのビットデータ転送経路と、
を備え、
第１から第ｎ１までの転送経路及び前記第１から第ｎまでのビットデータ転送経路を制御して、前記ｍ個の転送元記憶素子及び前記リップルカウンターに前記ｎ個のビットデータを記憶させるアナログ／デジタル変換動作及び前記第１から第ｎまでのビットデータを前記第ｎの記憶素子から出力させる転送動作を同時に行わせるコントローラーを備える
請求項１又は２に記載のイメージセンサー回路。
【請求項10】
前記第１から第ｎまでのビットデータが入力され、前記複数のカラムアナログ／デジタル変換回路にそれぞれ備えられる複数の第ｎの記憶素子に沿って配置される後段ロジック回路を備え、
前記イメージセンサー回路は、裏面照射スタックチップに搭載される
請求項１又は２に記載のイメージセンサー回路。
前記イメージセンサー回路は、裏面照射スタックチップに搭載される
請求項１又は２に記載のイメージセンサー回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、イメージセンサー回路に関する。
【背景技術】
【0002】
特許文献１は、ＣＭＯＳイメージセンサーを開示する。当該ＣＭＯＳイメージセンサーにおいては、ｎビットの画素データが、カラムＡＤ回路のｎビットのラッチに保持され、ｎ本の水平信号線を介して出力回路に入力される（段落００１２，００１５，００３６）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第４４７０７００号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示されたＣＭＯＳイメージセンサーにおいては、ｎ本の水平信号線が大きな面積を占める。この問題は、ＣＭＯＳイメージセンサーのフレームレートを高くするために水平信号線が並列化された場合は、さらに顕著になる。
【0005】
本開示の一態様は、この問題に鑑みてなされた。本開示の一態様は、例えば、高速で動作し、小さな面積しか占めないイメージセンサー回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様のイメージセンサー回路は、イメージセンサー回路は、複数のカラムアナログ／デジタル変換回路を備え、前記複数のカラムアナログ／デジタル変換回路に含まれる各カラムアナログ／デジタル変換回路は、画素により出力されたアナログ信号をアナログ／デジタル変換することにより得られるアナログ／デジタル変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶し、前記ｎが２以上の整数である第１から第ｎまでの記憶素子と、第１から第ｎ－１までの記憶素子から、第２から第ｎまでの記憶素子へ、前記第１から第ｎ－１までの記憶素子に記憶されたビットデータをそれぞれ転送する第１から第ｎ－１までの転送経路と、第ｎの記憶素子から前記各カラムアナログ／デジタル変換回路の外部へ前記第ｎの記憶素子に記憶されたビットデータを転送する第ｎの転送経路と、を備える。
【図面の簡単な説明】
【0007】
【図1A】第１実施形態の相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサーのブロック図である。
【図2】第１実施形態のＣＭＯＳイメージセンサーに備えられるコンパレーターの出力の時間変化の例を示すタイムチャートである。
【図3】第１実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【図4】第１実施形態のイメージセンサー回路に備えられるコントローラー及び第１から第ｎまでの転送経路のブロック図である。
【図5】第１実施形態のイメージセンサー回路に備えられるコントローラーにより行われる処理の流れを示すフローチャートである。
【図6】参考例のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。
【図7】第１実施形態のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。
【図8】第２実施形態のＣＭＯＳイメージセンサーのブロック図である。
【図9】第３実施形態のＣＭＯＳイメージセンサーのブロック図である。
【図10】第３実施形態のＣＭＯＳイメージセンサーに備えられる各シフトレジスター回路の第１の例の回路図である。
【図11】第３実施形態のＣＭＯＳイメージセンサーに備えられる各シフトレジスター回路の第２の例の回路図である。
【図12A】第４実施形態のＣＭＯＳイメージセンサーのブロック図である。
【図13】第４実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【図14】第４実施形態のイメージセンサーに備えられるコントローラーより行われる処理の流れを示すフローチャートである。
【図15A】第５実施形態のＣＭＯＳイメージセンサーのブロック図である。
【図16】第５実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【図17】第５実施形態のＣＭＯＳイメージセンサーに備えられるコンパレーター、クロック発生回路及びＡＮＤゲートの出力の時間変化の例を示すタイムチャートである。
【図18】第６実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【図19】第７実施形態のＣＭＯＳイメージセンサーを模式的に図示する断面図である。
【図20】第７実施形態のＣＭＯＳイメージセンサーに備えられる第２のＢＳＩスタックチップを模式的に図示する平面図である。
【発明を実施するための形態】
【0008】
以下、本開示の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0009】
【0010】
図１Ａに示される第１実施形態のＣＭＯＳイメージセンサー１は、被写体像を撮像し、撮像した被写体像に応じた画像データを出力する。
【0011】
図１Ａに示されるように、ＣＭＯＳイメージセンサー１は、ｐ×ｑ個の画素１１、ｐ本の垂直信号線１２及びイメージセンサー回路１３を備える。ｐ及びｑは、２以上の整数である。
【0012】
ｐ×ｑ個の画素１１は、マトリクス状に配列される。ｐは、行方向Ｄ１に配列される画素１１の数である。ｑは、列方向Ｄ２に配列される画素１１の数である。ｐ×ｑ個の画素１１に含まれる各画素１１は、受光した光に応じたアナログ信号を出力する。
【0013】
ｐ本の垂直信号線１２は、ｑ個の行から順次に選択された行に属するｐ個の画素１１により出力されるｐ個のアナログ信号をｐ個の画素１１からイメージセンサー回路１３にそれぞれ伝送する。これにより、ｐ本の垂直信号線１２は、ｐ×ｑ個の画素１１によりそれぞれ出力されるｐ×ｑ個のアナログ信号をイメージセンサー回路１３に伝送する。
【0014】
イメージセンサー回路１３は、伝送されてきたｐ×ｑ個のアナログ信号から画像データを生成し、生成した画像データをＣＭＯＳイメージセンサー１の外部に出力する。
【0015】
１．２ イメージセンサー回路
図１Ａに示されるように、イメージセンサー回路１３は、参照電圧発生回路２１、参照電圧伝送線２２、クロック発生回路２３、カウンター２４、第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎ、ｐ個のカラムアナログ／デジタル（Ａ／Ｄ）変換回路２６、複数のマルチプレクス（ＭＵＸ）回路２７及び後段ロジック回路２９を備える。ｎは、２以上の整数である。
図１Ａに示されるように、イメージセンサー回路１３は、参照電圧発生回路２１、参照電圧伝送線２２、クロック発生回路２３、カウンター２４、第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎ、ｐ個のカラムアナログ／デジタル（Ａ／Ｄ）変換回路２６、複数のマルチプレクス（ＭＵＸ）回路２７及び後段ロジック回路２９を備える。ｎは、２以上の整数である。
【0016】
参照電圧発生回路２１は、時間が経過するにつれて高く又は低くなる参照電圧を発生させる。
【0017】
参照電圧伝送線２２は、発生した参照電圧を参照電圧発生回路２１からｐ個のカラムＡ／Ｄ変換回路２６に含まれる各カラムＡ／Ｄ変換回路２６まで伝送する。
【0018】
クロック発生回路２３は、クロックを発生させる。
【0019】
カウンター２４は、発生したクロックに含まれるクロックパルスの数をカウントし、カウントした数を示すカウントコードを発生させる。カウントコードは、ｎ桁のビット列である。このため、カウントコードは、第１から第ｎまでのビットデータにより構成される。
【0020】
第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎは、発生したカウントコードを構成する第１から第ｎまでのビットデータをカウンター２４から各カラムＡ／Ｄ変換回路２６までそれぞれ伝送する。
【0021】
ｐ個のカラムＡ／Ｄ変換回路２６には、選択された行に属するｐ個の画素１１によりそれぞれ出力されたｐ個のアナログ信号が入力される。ｐ個のカラムＡ／Ｄ変換回路２６に含まれる各カラムＡ／Ｄ変換回路２６は、伝送されてきた参照電圧が入力されたアナログ信号の電圧に達したタイミングにおいて発生していたカウントコードを構成する第１から第ｎまでのビットデータを記憶する。これにより、各カラムＡ／Ｄ変換回路２６は、入力されたアナログ信号をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを構成する第１から第ｎまでのビットデータを記憶する。
【0022】
複数のＭＵＸ回路２７に含まれる各ＭＵＸ回路２７には、ｐ個のカラムＡ／Ｄ変換回路２６に含まれる２個以上のカラムＡ／Ｄ変換回路２６の各々から第１から第ｎまでのビットデータがシリアル入力される。各ＭＵＸ回路２７は、２個以上のカラムＡ／Ｄ変換回路２６から選択した１個のカラムＡ／Ｄ変換回路２６からシリアル入力された第１から第ｎまでのビットデータをシリアル出力し、シリアル出力した第１から第ｎまでのビットデータを後段ロジック回路２９にシリアル入力する。各ＭＵＸ回路２７は、選択する１個のカラムＡ／Ｄ変換回路２６を順次に切り替える。これにより、複数のＭＵＸ回路２７は、ｐ×ｑ個の画素１１の全部について、第１から第ｎまでのビットデータをシリアル出力する。
【0023】
後段ロジック回路２９は、シリアル入力された第１から第ｎまでのビットデータを処理する。後段ロジック回路２９は、ｐ×ｑ個の画素１１の全部について、第１から第ｎまでのビットデータを処理して画像データを生成し、生成した画像データをＣＭＯＳイメージセンサー１の外部に出力する。
【0024】
１．３ カラムＡ／Ｄ変換回路
図１Ａ及び図１Ｂに示されるように、各カラムＡ／Ｄ変換回路２６は、コンパレーター３１、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎ、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎを備える。コンパレーター３１は、第１の入力端子３１ａ、第２の入力端子３１ｂ及び出力端子３１ｃを備える。第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎに含まれる各記憶素子３２は、イネーブル端子３２ａ、第１の入力端子３２ｂ、第２の入力端子３２ｃ及び出力端子３２ｄを備える。
図１Ａ及び図１Ｂに示されるように、各カラムＡ／Ｄ変換回路２６は、コンパレーター３１、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎ、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎを備える。コンパレーター３１は、第１の入力端子３１ａ、第２の入力端子３１ｂ及び出力端子３１ｃを備える。第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎに含まれる各記憶素子３２は、イネーブル端子３２ａ、第１の入力端子３２ｂ、第２の入力端子３２ｃ及び出力端子３２ｄを備える。
【0025】
図２は、第１実施形態のＣＭＯＳイメージセンサーに備えられるコンパレーターの出力の時間変化の例を示すタイムチャートである。
【0026】
コンパレーター３１は、第１の入力端子３１ａに入力された電圧が第２の入力端子３１ｂに入力された電圧より高い場合は、出力端子３１ｃから第１の論理値「１」を出力する。一方、コンパレーター３１は、第１の入力端子３１ａに入力された電圧が第２の入力端子３１ｂに入力された電圧より低い場合は、出力端子３１ｃから第２の論理値「０」を出力する。
【0027】
コンパレーター３１の第１の入力端子３１ａは、参照電圧伝送線２２に電気的に接続される。これにより、第１の入力端子３１ａには、参照電圧伝送線２２により伝送される参照電圧が入力される。コンパレーター３１の第２の入力端子３１ｂは、垂直信号線１２に電気的に接続される。これにより、第２の入力端子３１ｂには、垂直信号線１２により伝送されるアナログ信号の電圧が入力される。
【0028】
これらにより、コンパレーター３１は、参照電圧がアナログ信号の電圧に達して参照電圧及びアナログ信号の電圧の大小が逆転したタイミングに、論理値を反転させる。図２に示されるように、コンパレーター３１は、参照電圧がアナログ信号の電圧より高い電圧からアナログ信号の電圧より低い電圧に逆転したタイミングＴに、論理値を第１の論理値「１」から第２の論理値「０」に反転させる。
【0029】
各記憶素子３２は、イネーブル端子３２ａに第１の論理値「１」が入力されている間は、イネーブルされる。一方、各記憶素子３２は、イネーブル端子３２ａに第２の論理値「０」が入力されている間は、ディスエーブルされる。
【0030】
各記憶素子３２は、イネーブルされている間は、現在のタイミングにおいて第１の入力端子３２ｂに入力されているビットデータをそのまま出力端子３２ｄから出力する。一方、各記憶素子３２は、ディスエーブルされている間は、ディスエーブルされたタイミングＴにおいて第１の入力端子３２ｂに入力されていたビットデータを保持し、保持したビットデータを出力端子３２ｄから出力する。各記憶素子３２は、ディスエーブルされている間であっても、第２の入力端子３２ｃに入力されたビットデータを保持し、保持したビットデータを出力端子３２ｄから出力することができる。
【0031】
各記憶素子３２のイネーブル端子３２ａは、コンパレーター３１の出力端子３１ｃに電気的に接続される。これにより、各記憶素子３２のイネーブル端子３２ａには、コンパレーター３１の出力端子３１ｃから出力される論理値が入力される。第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第１の入力端子３２ｂは、第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎにそれぞれ電気的に接続される。これにより、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第１の入力端子３２ｂには、第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎにより伝送される第１から第ｎまでのビットデータがそれぞれ入力される。
【0032】
これらにより、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎは、コンパレーター３１の出力端子３１ｃから出力される論理値が第１の論理値「１」から第２の論理値「０」に反転したタイミングＴにカウンター２４により発生させられた第１から第ｎまでのビットデータをそれぞれ保持し、保持した第１から第ｎまでのビットデータを出力端子３２ｄからそれぞれ出力する。これにより、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎは、画素１１により出力されたアナログ信号をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶する。
【0033】
各記憶素子３２は、ラッチ回路である。各記憶素子３２が、ラッチ回路以外の記憶素子であってもよい。
【0034】
第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎは、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の一端から、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の他端まで、ビットデータをそれぞれ伝送する。
【0035】
第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の一端は、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１の出力端子３２ｄにそれぞれ電気的に接続される。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の他端は、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第２の入力端子３２ｃに電気的に接続される。
【0036】
これらにより、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１は、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第２の入力端子３２ｃを、隣接する第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１の出力端子３２ｄに、それぞれ電気的に接続する。これにより、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１は、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１から、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎへ、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１に記憶されたビットデータをそれぞれ転送する。
【0037】
第ｎの転送経路３３－ｎは、第ｎの転送経路３３－ｎの一端から第ｎの転送経路３３－ｎの他端までビットデータを伝送する。
【0038】
第ｎの転送経路３３－ｎの一端は、第ｎの記憶素子３２－ｎの出力端子３２ｄに電気的に接続される。第ｎの転送経路３３－ｎの他端は、ＭＵＸ回路２７に電気的に接続される。
【0039】
これらにより、第ｎの転送経路３３－ｎは、ＭＵＸ回路２７を第ｎの記憶素子３２－ｎの出力端子３２ｄに電気的に接続する。これにより、第ｎの転送経路３３－ｎは、第ｎの記憶素子３２－ｎから各カラムＡ／Ｄ変換回路２６の外部のＭＵＸ回路２７へ第ｎの記憶素子３２－ｎに記憶されたビットデータを転送する。
【0040】
第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎ及び第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎは、行方向Ｄ１と平行をなす水平方向にＡ／Ｄ変換データを転送するＨスキャンバスと異なり、列方向Ｄ２と平行をなす垂直方向にＡ／Ｄ変換データを転送する。このため、これらは、垂直信号線１２がアナログ信号を伝送する方向と同じ方向にＡ／Ｄ変換データを転送する。したがって、これらは、水平方向にＡ／Ｄ変換データを転送する場合に用いられるＨスキャンと呼ばれる回路の問題点を解消することができる。
【0041】
１．４ 記憶素子
図３は、第１実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
図３は、第１実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【0042】
図３に示されるように、各記憶素子３２は、保持回路４１、第１のスイッチ４２及び第２のスイッチ４３を備える。各カウントコード伝送線２５は、非反転カウントコード伝送線２５ｘ及び反転カウントコード伝送線２５ｙを備える。各記憶素子３２の第１の入力端子３２ｂは、第１の非反転入力端子３２ｂｘ及び第１の反転入力端子３２ｂｙを備える。各記憶素子３２の第２の入力端子３２ｃは、第２の非反転入力端子３２ｃｘ及び第２の反転入力端子３２ｃｙを備える。各記憶素子３２の出力端子３２ｄは、非反転出力端子３２ｄｘ及び反転出力端子３２ｄｙを備える。第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎに含まれる各転送経路３３は、非反転転送経路３３ｘ及び反転転送経路３３ｙを備える。
【0043】
図３に示されるように、保持回路４１は、第１のインバータ５１、第２のインバータ５２、非反転ノード５３及び反転ノード５４を備える。第１のインバータ５１は、入力端子５１ａ及び出力端子５１ｂを備える。第２のインバータ５２は、入力端子５２ａ及び出力端子５２ｂを備える。
【0044】
第１のインバータ５１は、入力端子５１ａに入力されたビットデータを反転させたビットデータを出力端子５１ｂから出力する。第２のインバータ５２は、入力端子５２ａに入力されたビットデータを反転させたビットデータを出力端子５２ｂから出力する。
【0045】
第１のインバータ５１の入力端子５１ａ及び第２のインバータ５２の出力端子５２ｂは、非反転ノード５３に電気的に接続される。第１のインバータ５１の出力端子５１ｂ及び第２のインバータ５２の入力端子５２ａは、反転ノード５４に電気的に接続される。第１のインバータ５１及び第２のインバータ５２は、電気的に逆並列接続される。
【0046】
これらにより、保持回路４１は、ビットデータを保持することができる。非反転ノード５３及び反転ノード５４は、保持回路４１に保持されるビットデータすなわち各記憶素子３２により記憶されるビットデータに応じた電位を有する。非反転ノード５３及び反転ノード５４は、相補的な電位を有する。非反転ノード５３及び反転ノード５４は、各記憶素子３２がビットデータ「１」を記憶する場合は、第１の電位Ｈ及び第２の電位Ｌをそれぞれ有する。一方、非反転ノード５３及び反転ノード５４は、各記憶素子３２がビットデータ「０」を記憶する場合は、第２の電位Ｌ及び第１の電位Ｈをそれぞれ有する。非反転ノード５３及び反転ノード５４は、各記憶素子３２の第２の非反転入力端子３２ｃｘ及び第２の反転入力端子３２ｃｙにそれぞれ電気的に接続される。非反転ノード５３及び反転ノード５４は、各記憶素子３２の非反転出力端子３２ｄｘ及び反転出力端子３２ｄｙにそれぞれ電気的に接続される。これにより、保持回路４１は、各記憶素子３２の第２の入力端子３２ｃに入力されたビットデータを保持し、保持したビットデータを各記憶素子３２の出力端子３２ｄから出力することができる。
【0047】
図３に示されるように、第１のスイッチ４２は、制御端子４２ａ、第１の端子４２ｂ及び第２の端子４２ｃを備える。第２のスイッチ４３は、制御端子４３ａ、第１の端子４３ｂ及び第２の端子４３ｃを備える。
【0048】
第１のスイッチ４２は、制御端子４２ａに第１の論理値「１」が入力されている間は、第２の端子４２ｃを第１の端子４２ｂと導通させるオン状態になる。一方、第１のスイッチ４２は、制御端子４２ａに第２の論理値「０」が入力されている間は、第２の端子４２ｃを第１の端子４２ｂと導通させないオフ状態になる。第２のスイッチ４３は、制御端子４３ａに第１の論理値「１」が入力されている間は、第２の端子４３ｃを第１の端子４３ｂと導通させるオン状態になる。第２のスイッチ４３は、制御端子４３ａに第２の論理値「０」が入力されている間は、第２の端子４３ｃを第１の端子４３ｂと導通させないオフ状態になる。
【0049】
第１のスイッチ４２の制御端子４２ａ及び第２のスイッチ４３の制御端子４３ａは、各記憶素子３２のイネーブル端子３２ａに電気的に接続される。第１のスイッチ４２の第１の端子４２ｂは、各記憶素子３２の第１の非反転入力端子３２ｂｘに電気的に接続される。第１のスイッチ４２の第２の端子４２ｃは、非反転ノード５３に電気的に接続される。第２のスイッチ４３の第１の端子４３ｂは、各記憶素子３２の第１の反転入力端子３２ｂｙに電気的に接続される。第２のスイッチ４３の第２の端子４３ｃは、反転ノード５４に電気的に接続される。これにより、各記憶素子３２は、イネーブル端子３２ａに第１の論理値「１」が入力されている間は、現在のタイミングにおいて第１の入力端子３２ｂに入力されているビットデータを出力端子３２ｄから出力する。一方、各記憶素子３２は、イネーブル端子３２ａに第２の論理値「０」が入力されている間は、第２の論理値「０」の入力が開始されたタイミングＴにおいて第１の入力端子３２ｂに入力されていたビットデータを保持し、保持したビットデータを出力端子３２ｄから出力する。
【0050】
各記憶素子３２の第１の非反転入力端子３２ｂｘ及び第１の反転入力端子３２ｂｙは、非反転カウントコード伝送線２５ｘ及び反転カウントコード伝送線２５ｙにそれぞれ電気的に接続される。第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎの非反転カウントコード伝送線２５ｘは、第１から第ｎまでのビットデータをそれぞれ伝送する。第１から第ｎまでのカウントコード伝送線２５－１，２５－２，２５－３，・・・，２５－ｎ－１，２５－ｎの反転カウントコード伝送線２５ｙは、第１から第ｎまでのビットデータを反転したビットデータをそれぞれ伝送する。これにより、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第１の非反転入力端子３２ｂｘには、第１から第ｎまでのビットデータがそれぞれ入力される。第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第１の反転入力端子３２ｂｙには、第１から第ｎまでのビットデータを反転したビットデータがそれぞれ入力される。
【0051】
図３に示されるように、非反転転送経路３３ｘは、スイッチ回路６１ｘを備える。反転転送経路３３ｙは、スイッチ回路６１ｙを備える。
【0052】
スイッチ回路６１ｘは、非反転転送経路３３ｘの他端を非反転転送経路３３ｘの一端と導通させるオン状態及び非反転転送経路３３ｘの他端を非反転転送経路３３ｘの一端と導通させないオフ状態から選択された状態になる。スイッチ回路６１ｙは、反転転送経路３３ｙの他端を反転転送経路３３ｙの一端と導通させるオン状態及び反転転送経路３３ｙの他端を反転転送経路３３ｙの一端と導通させないオフ状態から選択された状態になる。
【0053】
第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の非反転転送経路３３ｘの一端は、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１の非反転出力端子３２ｄｘにそれぞれ電気的に接続される。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の非反転転送経路３３ｘの他端は、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第２の非反転入力端子３２ｃｘにそれぞれ電気的に接続される。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の反転転送経路３３ｙの一端は、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１の反転出力端子３２ｄｙにそれぞれ電気的に接続される。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の反転転送経路３３ｙの他端は、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの第２の反転入力端子３２ｃｙにそれぞれ電気的に接続される。
【0054】
これらにより、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１のスイッチ回路６１ｘは、それぞれ、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎに備えられる非反転ノード５３を、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１に備えられる非反転ノード５３と導通させるオン状態及び第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの非反転ノード５３を、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１の非反転ノード５３と導通させないオフ状態から選択された状態になる。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１のスイッチ回路６１ｙは、それぞれ、第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの反転ノード５４を、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１のスイッチ回路６１ｙと導通させるオン状態及び第２から第ｎまでの記憶素子３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎの反転ノード５４を、第１から第ｎ－１までの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１のスイッチ回路６１ｙと導通させないオフ状態から選択された状態になる。
【0055】
第ｎの転送経路３３－ｎの非反転転送経路３３ｘの一端は、第ｎの記憶素子３２－ｎの非反転出力端子３２ｄｘに電気的に接続される。第ｎの転送経路３３－ｎの非反転転送経路３３ｘの他端は、ＭＵＸ回路２７に電気的に接続される。第ｎの転送経路３３－ｎの反転転送経路３３ｙの一端は、第ｎの記憶素子３２－ｎの反転出力端子３２ｄｙに電気的に接続される。第ｎの転送経路３３－ｎの反転転送経路３３ｙの他端は、ＭＵＸ回路２７に電気的に接続される。
【0056】
これらにより、第ｎの転送経路３３－ｎのスイッチ回路６１ｘは、ＭＵＸ回路２７を第ｎの記憶素子３２－ｎの非反転ノード５３と導通させるオン状態及びＭＵＸ回路２７を第ｎの記憶素子３２－ｎの非反転ノード５３と導通させないオフ状態から選択された状態になる。第ｎの転送経路３３－ｎのスイッチ回路６１ｙは、ＭＵＸ回路２７を第ｎの記憶素子３２－ｎの反転ノード５４と導通させるオン状態及びＭＵＸ回路２７を第ｎの記憶素子３２－ｎの反転ノード５４と導通させないオン状態から選択された状態になる。
【0057】
１．５ コントローラー
図４は、第１実施形態のイメージセンサー回路に備えられるコントローラー及び第１から第ｎまでの転送経路のブロック図である。
図４は、第１実施形態のイメージセンサー回路に備えられるコントローラー及び第１から第ｎまでの転送経路のブロック図である。
【0058】
図４に示されるように、イメージセンサー回路１３は、コントローラー７１を備える。
【0059】
コントローラー７１は、各転送経路３３のスイッチ回路６１ｘ及びスイッチ回路６１ｙを制御することにより、各転送経路３３を制御する。
【0060】
図５は、第１実施形態のイメージセンサー回路に備えられるコントローラーにより行われる処理の流れを示すフローチャートである。
【0061】
コントローラー７１は、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎを制御して、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作及び転送動作を行わせる。コントローラー７１は、ｐ個の画素１１を含む１個の行が選択されるごとに、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作及び転送動作を行わせる。図５に示されるように、コントローラー７１は、ステップＳ１０１において各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作を行わせた後に、ステップＳ１０２において各カラムＡ／Ｄ変換回路２６に転送動作を行わせる。
【0062】
コントローラー７１は、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作を行わせる場合は、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎのスイッチ回路６１ｘ及びスイッチ回路６１ｙをオフ状態にする。これにより、コントローラー７１は、コンパレーター３１により出力される論理値が第１の論理値「１」から第２の論理値「０」へ逆転するのに同期して、第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎに、Ａ／Ｄ変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶させる。
【0063】
コントローラー７１は、各カラムＡ／Ｄ変換回路２６に転送動作を行わせる場合は、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎの一部の転送経路のスイッチ回路６１ｘ及びスイッチ回路６１ｙをオン状態にし、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎの残余の転送経路のスイッチ回路６１ｘ及びスイッチ回路６１ｙをオフ状態にする。コントローラー７１は、第１から第ｎまでのビットデータが破壊されないようにオン状態にするスイッチ回路を順次に変更する。これにより、コントローラー７１は、各カラムＡ／Ｄ変換回路２６に、第１から第ｎまでのビットデータを第ｎの記憶素子３２－ｎから出力させる。
【0064】
１．６ 参考例と第１実施形態との比較
図６は、参考例のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。図７は、第１実施形態のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。
図６は、参考例のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。図７は、第１実施形態のＣＭＯＳイメージセンサーにおけるＡ／Ｄ変換データの出力方向を示す図である。
【0065】
ＣＭＯＳイメージセンサーの性能指標は、１秒に出力することができる画像データの数を示すフレームレートを含む。近年においては、後段ロジック回路にＡ／Ｄ変換データを出力する際のスループットを大きくし、ＣＭＯＳイメージセンサーのフレームレートを高くすることが要望されている。このため、ＣＭＯＳイメージセンサーに備えられる回路を並列動作させること、当該回路を高速動作させること等が提案されている。
【0066】
ＣＭＯＳイメージセンサーに備えられる、Ｈスキャンと呼ばれる回路は、後段ロジック回路に出力されるＡ／Ｄ変換データを行方向Ｄ１と平行をなす水平方向に転送するＨ方向スキャンバスを備える。当該回路を並列動作させるためには、Ｈ方向スキャンバスを並列化すなわち多重化することが考えられる。当該回路を高速動作させるためには、Ｈ方向スキャン動作が同期される基準クロックの周波数を高くすることが考えられる。
【0067】
しかし、Ｈ方向スキャンバスが並列化された場合は、図６に図示されるように、多数のＨ方向スキャンバス９０１が、密集する。また、Ｈ方向スキャンバス９０１により転送される信号が、複数のカラムＡ／Ｄ変換回路９０２からなるブロックの横に密集する。また、Ｈ方向スキャンバス９０１が占める面積が大きくなる。
【0068】
また、Ｈ方向スキャン動作が同期される基準クロックの周波数が著しく高くされた場合は、当該回路が正常に動作しなくなる。また、当該基準クロックの周波数は、後段ロジック回路にＡ／Ｄ変換データを出力する際のスループットに適合する周波数である。このため、当該基準クロックの周波数が高くされた場合は、後段ロジック回路の受け取り動作が同期される基準クロックの周波数も高くされなければならない。
【0069】
これに対して、第１実施形態のＣＭＯＳイメージセンサー１においては、図７に図示されるように、ｐ個のカラムＡ／Ｄ変換回路２６が、後段ロジック回路２９にＡ／Ｄ変換データを出力する複数のバスになる。
【0070】
これにより、後段ロジック回路２９にＡ／Ｄ変換データを出力するバスを並列化すなわち多重化することができる。これにより、後段ロジック回路２９にＡ／Ｄ変換データを出力する動作を高速化することができ、後段ロジック回路２９にＡ／Ｄ変換データを出力する際のスループットを大きくすることができる。これにより、ＣＭＯＳイメージセンサー１のフレームレートを高くすることができる。
【0071】
また、後段ロジック回路２９にＡ／Ｄ変換データを出力するバスが密集することを抑制することができる。また、バスにより転送される信号がｐ個のカラムＡ／Ｄ変換回路２６からなるブロックの横に密集することを抑制することができる。
【0072】
また、Ａ／Ｄ変換データを出力する配線を減らすことができる。したがって、当該配線が占める面積を小さくすることができる。
【0073】
これらのことから、高速で動作し、小さな面積しか占めないイメージセンサー回路１３を提供することができる。
【0074】
また、後段ロジック回路２９がＡ／Ｄ変換データを取り込むタイミングを設計することが容易になる。
【0075】
２ 第２実施形態
以下では、第２実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第２実施形態においても採用される。
以下では、第２実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第２実施形態においても採用される。
【0076】
【0077】
図８に示されるように、第２実施形態のＣＭＯＳイメージセンサー２においては、コントローラー７１が、ｐ個のカラムＡ／Ｄ変換回路２６に含まれる２個以上のカラムＡ／Ｄ変換回路２６ｓに転送動作を同時に行わせる。このように２個以上のカラムＡ／Ｄ変換回路２６ｓが同時に活性化されることにより、２個以上のカラムＡ／Ｄ変換回路２６ｓによりそれぞれ記憶される２個以上のＡ／Ｄ変換データを後段ロジック回路２９に同時に出力することができる。これにより、後段ロジック回路２９にＡ／Ｄ変換データを出力する動作を高速化することができ、後段ロジック回路２９にＡ／Ｄ変換データを出力する際のスループットを大きくすることができる。２個以上のＡ／Ｄ変換データが、図１Ａに示されるＭＵＸ回路２７を経由して後段ロジック回路２９に出力されてもよい。
【0078】
３ 第３実施形態
以下では、第３実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第３実施形態においても採用される。
以下では、第３実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第３実施形態においても採用される。
【0079】
【0080】
図９に示されるように、第３実施形態のＣＭＯＳイメージセンサー３においては、イメージセンサー回路１３が、複数のシフトレジスター回路２８を備える。
【0081】
複数のＭＵＸ回路２７は、第１から第ｎまでのビットデータをシリアル出力し、シリアル出力した第１から第ｎまでのビットデータを複数のシフトレジスター回路２８にそれぞれシリアル入力する。これにより、２個以上のカラムＡ／Ｄ変換回路２６が１個のシフトレジスター回路２８を共有することができる。これにより、複数のシフトレジスター回路２８が占める面積を小さくすることができる。複数のＭＵＸ回路２７は、カラムＡ／Ｄ変換回路２６によるＡ／Ｄ変換データの出力レートが低くならないように構成される。
【0082】
複数のシフトレジスター回路２８に含まれる各シフトレジスター回路２８は、シリアル入力された第１から第ｎまでのビットデータを記憶し、記憶した第１から第ｎまでのビットデータをパラレル出力する。これにより、各シフトレジスター回路２８は、シリアル入力された第１から第ｎまでのビットデータからなるシリアルデータを、パラレル出力される第１から第ｎまでのビットデータからなるパラレルデータに変換する。後段ロジック回路２９は、パラレル入力された第１から第ｎまでのビットデータを処理する。
【0083】
第１実施形態のＣＭＯＳイメージセンサー１においては、１個の画素１１により出力されるアナログ信号ををＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを構成する第１から第ｎまでのビットデータが後段ロジック回路２９に順次に出力される。
【0084】
これに対して、第３実施形態のＣＭＯＳイメージセンサー３においては、当該第１から第ｎまでのビットデータが後段ロジック回路２９に同じタイミングに一括して出力される。これにより、後段ロジック回路２９は、データ処理の単位を１個の画素１１についてのデータとすることができる。これにより、後段ロジック回路２９は、１個の画素１１についてのデータを揃って処理することができる。
【0085】
図１０は、第３実施形態のＣＭＯＳイメージセンサーに備えられる各シフトレジスター回路の第１の例の回路図である。
【0086】
図１０に示されるように、第１の例においては、シフトレジスター回路２８は、ｎ個のＤ型フリップフロップ９１を備える。ｎ個のＤ型フリップフロップ９１に含まれる各Ｄ型フリップフロップ９１は、クロック入力端子９１ａ、Ｄ入力端子９１ｂ及びＱ出力端子９１ｃを備える。
【0087】
各Ｄ型フリップフロップ９１は、クロック入力端子９１ａに入力されたクロックパルスが立ち上がるタイミングにＤ入力端子９１ｂに入力されたビットデータを保持し、保持したビットデータをＱ出力端子９１ｃから出力する。
【0088】
ｎ個のＤ型フリップフロップ９１のクロック入力端子９１ａは、クロック発生回路に電気的に接続される。これにより、ｎ個のＤ型フリップフロップ９１のクロック入力端子９１ａには、クロック発生回路により発生させられた共通のクロックが入力される。最前段のＤ型フリップフロップ９１のＤ入力端子９１ｂは、ＭＵＸ回路２７に電気的に接続される。これにより、最前段のＤ型フリップフロップ９１のＤ入力端子９１ｂには、ＭＵＸ回路２７により出力されるＡ／Ｄ変換データを構成する第１から第ｎまでのビットデータがシリアル入力される。ｎ個のＤ型フリップフロップ９１は、電気的に直列接続される。このため、最前段のＤ型フリップフロップ９１以外のｎ－１個のＤ型フリップフロップ９１のＤ入力端子９１ｂは、ひとつ前段のｎ－１個のＤ型フリップフロップ９１のＱ出力端子９１ｃにそれぞれ電気的に接続される。これにより、最前段のＤ型フリップフロップ９１以外のｎ－１個のＤ型フリップフロップ９１のＤ入力端子９１ｂには、ひとつ前段のｎ－１個のＤ型フリップフロップ９１のＱ出力端子９１ｃから出力されたビットデータがそれぞれ入力される。ｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃは、後段ロジック回路２９に電気的に接続される。これにより、ｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃから、ｎ個のＤ型フリップフロップ９１が保持したビットデータがそれぞれ出力される。また、出力されたビットデータが、後段ロジック回路２９に入力される。
【0089】
これらにより、シフトレジスター回路２８は、クロックパルスが立ち上がるタイミングごとに、最後段のＤ型フリップフロップ９１以外のｎ－１個のＤ型フリップフロップ９１が保持するビットデータを、ひとつ後段のｎ－１個のＤ型フリップフロップ９１にそれぞれ保持させるシフト動作を行う。また、シフトレジスター回路２８は、第１から第ｎまでのビットデータに含まれる１個のビットデータが入力されるごとにシフト動作を行うことにより、入力されたビットデータを最前段のＤ型フリップフロップ９１から最後段のＤ型フリップフロップ９１に向かって転送する。シフトレジスター回路２８に第１から第ｎまでのビットデータが入力され、ｎ個のＤ型フリップフロップ９１が第１から第ｎまでのビットデータを保持した後には、ｎ個のＤ型フリップフロップ９１のクロック入力端子９１ａにクロックを入力することが停止される。ｎ個のＤ型フリップフロップ９１は、クロックを入力することが停止されている間に、保持した第１から第ｎまでのビットデータをパラレル出力し、パラレル出力した第１から第ｎまでのビットデータを後段ロジック回路２９にパラレル入力する。
【0090】
図１１は、第３実施形態のＣＭＯＳイメージセンサーに備えられる各シフトレジスター回路の第２の例の回路図である。
【0091】
図１１に示されるように、第２の例においては、シフトレジスター回路２８は、ｎ個のＤ型フリップフロップ９１、ｎ個のスイッチ９２及びｎ個のラッチ回路９３を備える。ｎ個のスイッチ９２に含まれる各スイッチ９２は、第１の端子９２ａ及び第２の端子９２ｂを備える。ｎ個のラッチ回路９３に含まれる各ラッチ回路９３は、入力端子９３ａ及び出力端子９３ｂを備える。
【0092】
第２の例におけるｎ個のＤ型フリップフロップ９１は、第１の例におけるｎ個のＤ型フリップフロップ９１と同様のＤ型フリップフロップである。
【0093】
各スイッチ９２は、第２の端子９２ｂが第１の端子９２ａと導通するオン状態及び第２の端子９２ｂが第１の端子９２ａと導通しないオフ状態から選択された状態になる。
【0094】
ｎ個のスイッチ９２の第１の端子９２ａは、ｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃにそれぞれ電気的に接続される。ｎ個のスイッチ９２の第２の端子９２ｂは、ｎ個のラッチ回路９３の入力端子９３ａにそれぞれ電気的に接続される。
【0095】
これらにより、ｎ個のスイッチ９２は、ｎ個のラッチ回路９３の入力端子９３ａをｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃと導通させるオン状態及びｎ個のラッチ回路９３の入力端子９３ａをｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃと導通させないオフ状態から選択された状態になる。
【0096】
各ラッチ回路９３は、入力端子９３ａに入力されたビットデータを保持し、保持したビットデータを出力端子９３ｂから出力する。
【0097】
ｎ個のラッチ回路９３の入力端子９３ａは、ｎ個のスイッチ９２の第２の端子９２ｂにそれぞれ電気的に接続され、ｎ個のスイッチ９２を介してｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃにそれぞれ電気的に接続される。ｎ個のラッチ回路９３の出力端子９３ｂは、後段ロジック回路２９に電気的に接続される。
【0098】
これらにより、ｎ個のラッチ回路９３は、ｎ個のスイッチ９２がオフ状態になっている間は、ｎ個のスイッチ９２がオフ状態になったタイミングにおいて入力端子９３ａに入力されていたビットデータを保持し、保持したビットデータを出力端子９３ｂから出力し、出力したビットデータを後段ロジック回路２９に入力する。
【0099】
コントローラー７１は、ｎ個のＤ型フリップフロップ９１が第１から第ｎまでのビットデータをそれぞれ保持した後に、ｎ個のスイッチ９２をオン状態にする。これにより、ｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃから出力される第１から第ｎまでのビットデータが、ｎ個のラッチ回路９３の入力端子９３ａにそれぞれ入力される。すなわち、第１から第ｎまでのビットデータは、ｎ個のＤ型フリップフロップ９１のＱ出力端子９１ｃからｎ個のラッチ回路９３の入力端子９３ａまでそれぞれ転送される。
【0100】
コントローラー７１は、第１から第ｎまでのビットデータが転送された後に、ｎ個のスイッチ９２をオフ状態にする。これにより、ｎ個のラッチ回路９３は、転送されてきた第１から第ｎまでのビットデータを保持し、保持した第１から第ｎまでのビットデータをパラレル出力し、パラレル出力した第１から第ｎまでのビットデータを後段ロジック回路２９にパラレル入力する。
【0101】
これにより、後段ロジック回路２９によるＡ／Ｄ変換データの取り込みセットアップ、ホールドタイミングの設計が容易になる。
【0102】
４ 第４実施形態
以下では、第４実施形態が第３実施形態と相違する点が説明される。説明されない点については、第３実施形態において採用される構成と同様の構成が第４実施形態においても採用される。
以下では、第４実施形態が第３実施形態と相違する点が説明される。説明されない点については、第３実施形態において採用される構成と同様の構成が第４実施形態においても採用される。
【0103】
図１２Ａは、第４実施形態のＣＭＯＳイメージセンサーのブロック図である。図１２Ｂは、図１２Ａの一部を拡大した拡大図である。図１３は、第４実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【0104】
図１２Ａ、図１２Ｂ及び図１３に示されるように、第４実施形態のＣＭＯＳイメージセンサー４においては、各カラムＡ／Ｄ変換回路２６が、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎ、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎ及び第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎを備える。第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎに含まれる各転送元記憶素子１０１は、出力端子１０１ｄを備える。第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎに含まれる各転送先記憶素子１０３は、入力端子１０３ａ及び出力端子１０３ｂを備える。
【0105】
第４実施形態のＣＭＯＳイメージセンサー４に備えられる第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎは、第１実施形態のＣＭＯＳイメージセンサー１に備えられる第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎと同様に、Ａ／Ｄ変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶する。
【0106】
第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎに含まれる各ビットデータ転送経路１０２は、各ビットデータ転送経路１０２の一端から各ビットデータ転送経路１０２の他端までビットデータを伝送する。
【0107】
第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎの一端は、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎの出力端子１０１ｄにそれぞれ電気的に接続される。第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎの他端は、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａにそれぞれ電気的に接続される。
【0108】
これらにより、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎは、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａを、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎの出力端子１０１ｄに、それぞれ電気的に接続する。これにより、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎは、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎから、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎに記憶された第１から第ｎまでのビットデータをそれぞれ転送する。
【0109】
各転送先記憶素子１０３は、入力端子１０３ａに入力されたビットデータを保持し、保持したビットデータを出力端子１０３ｂから出力する。
【0110】
第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａは、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎの他端にそれぞれ電気的に接続される。
【0111】
これらにより、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎは、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎにより転送されてきた第１から第ｎまでのビットデータをそれぞれ記憶する。
【0112】
各転送経路３３は、各転送経路３３の一端から各転送経路３３の他端までビットデータを伝送する。
【0113】
第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の一端は、第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１の出力端子１０３ｂにそれぞれ電気的に接続される。第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１の他端は、第２から第ｎまでの転送先記憶素子１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａにそれぞれ電気的に接続される。
【0114】
これらにより、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１は、第２から第ｎまでの転送先記憶素子１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａを、隣接する第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，，１０３－ｎの出力端子１０３ｂに、それぞれ電気的に接続する。これにより、第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１は、第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１から、第２から第ｎまでの転送先記憶素子１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎに記憶されたビットデータをそれぞれ転送する。
【0115】
第ｎの転送経路３３－ｎは、第ｎの転送経路３３－ｎの一端から第ｎの転送経路３３－ｎの他端までビットデータを伝送する。
【0116】
第ｎの転送経路３３－ｎの一端は、第ｎの転送先記憶素子１０３－ｎの出力端子１０３ｂに電気的に接続される。第ｎの転送経路３３－ｎの他端は、ＭＵＸ回路２７に電気的に接続される。
【0117】
これらにより、第ｎの転送経路３３－ｎは、ＭＵＸ回路２７を第ｎの転送先記憶素子１０３－ｎの出力端子１０３ｂに電気的に接続する。これにより、第ｎの転送経路３３－ｎは、第ｎの転送先記憶素子１０３－ｎから各カラムＡ／Ｄ変換回路２６の外部のＭＵＸ回路２７へ第ｎの転送先記憶素子１０３－ｎに記憶されたビットデータを転送する。
【0118】
図１３に示されるように、各ビットデータ転送経路１０２は、スイッチ回路１１１を備える。
【0119】
スイッチ回路１１１は、各ビットデータ転送経路１０２の他端を各ビットデータ転送経路１０２の一端と導通させるオン状態及び各ビットデータ転送経路１０２の他端を各ビットデータ転送経路１０２の一端と導通させないオフ状態から選択された状態になる。
【0120】
これにより、第１から第ｎ－１までのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１のスイッチ回路１１１は、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａを、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎの出力端子１０１ｄと導通させるオン状態及び第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａを、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎの出力端子１０１ｄと導通させないオフ状態から選択された状態になる。
【0121】
コントローラー７１は、スイッチ回路１１１を制御することにより、各ビットデータ転送経路１０２を制御する。
【0122】
図１４は、第４実施形態のイメージセンサーに備えられるコントローラーより行われる処理の流れを示すフローチャートである。
【0123】
コントローラー７１は、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎ及び第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎを制御して、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作、第１の転送動作及び第２の転送動作を行わせる。コントローラー７１は、ｐ個の画素１１を含む１個の行が選択されるごとに、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作、第１の転送動作及び第２の転送動作を行わせる。図１４に示されるように、コントローラー７１は、ステップＳ１１１において各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作を行わせた後に、ステップＳ１１２において各カラムＡ／Ｄ変換回路２６に第１の転送動作を行わせる。また、コントローラー７１は、ステップＳ１１２において各カラムＡ／Ｄ変換回路２６に第１の転送動作を行わせた後に、ステップＳ１１３において各カラムＡ／Ｄ変換回路２６に第２の転送動作を行わせる。コントローラー７１は、各カラムＡ／Ｄ変換回路２６に第２の転送動作を行わせるのと同時に、各カラムＡ／Ｄ変換回路２６に次に選択された行のＡ／Ｄ変換動作を行わせる。
【0124】
コントローラー７１は、各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作を行わせる場合は、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎのスイッチ回路１１１をオフ状態にする。これにより、コントローラー７１は、コンパレーター３１により出力される論理値が第１の論理値「１」から第２の論理値「０」へ逆転するのに同期して、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎに、Ａ／Ｄ変換データを構成する第１から第ｎまでのビットデータをそれぞれ記憶させる。
【0125】
コントローラー７１は、各カラムＡ／Ｄ変換回路２６に第１の転送動作を行わせる場合は、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎのスイッチ回路１１１をオン状態にする。これにより、コントローラー７１は、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎに、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎから、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎに記憶された第１から第ｎまでのビットデータをそれぞれ転送させる。
【0126】
コントローラー７１は、各カラムＡ／Ｄ変換回路２６に第２の転送動作を行わせる場合は、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎのスイッチ回路１１１をオフ状態にし、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎの一部の転送経路のスイッチ回路１２１をオン状態にし、第１から第ｎまでの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１，３３－ｎの残余の転送経路のスイッチ回路１２１をオフ状態にする。コントローラー７１は、第１から第ｎまでのビットデータが破壊されないようにオン状態にするスイッチ回路１２１を順次に変更する。これにより、コントローラー７１は、各カラムＡ／Ｄ変換回路２６に、第１から第ｎまでのビットデータを第ｎの転送先記憶素子１０３－ｎから出力させる。
【0127】
第１実施形態のＣＭＯＳイメージセンサー１においては、第１から第ｎまでのビットデータに含まれる各ビットデータを記憶するために、記憶素子３２からなる１個の記憶素子が設けられる。また、Ａ／Ｄ変換データが最初に記憶される第１から第ｎまでの記憶素子３２－１，３２－２，３２－３，・・・，３２－ｎ－１，３２－ｎが、互いに電気的に接続され、Ａ／Ｄ変換データを後段ロジック回路２９に出力する経路を構成する。
【0128】
これに対して、第４実施形態のＣＭＯＳイメージセンサー４においては、第１から第ｎまでのビットデータに含まれる各ビットデータを記憶するために、転送元記憶素子１０１及び転送先記憶素子１０３からなる２個の記憶素子が設けられる。また、Ａ／Ｄ変換データが最初に記憶される第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎが、互いに電気的に接続されず、Ａ／Ｄ変換データを後段ロジック回路２９に出力する経路を構成しない。その代わりに、第１から第ｎまでの転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎから、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、Ａ／Ｄ変換データが転送される。また、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎが、互いに電気的に接続され、Ａ／Ｄ変換データを後段ロジック回路２９に出力する経路を構成する。これにより、各カラムＡ／Ｄ変換回路２６に、第２の転送動作及び次に選択された行のＡ／Ｄ変換動作を同時に行わせることができる。これにより、パイプライン動作が可能になる。これにより、ＣＭＯＳイメージセンサー４のフレームレートを高くすることができる。
【0129】
５ 第５実施形態
以下では、第５実施形態が第３実施形態と相違する点が説明される。説明されない点については、第３実施形態において採用される構成と同様の構成が第５実施形態においても採用される。
以下では、第５実施形態が第３実施形態と相違する点が説明される。説明されない点については、第３実施形態において採用される構成と同様の構成が第５実施形態においても採用される。
【0130】
図１５Ａは、第５実施形態のＣＭＯＳイメージセンサーのブロック図である。図１５Ｂは、図１５Ａの一部を拡大した拡大図である。図１６は、第５実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。図１７は、第５実施形態のＣＭＯＳイメージセンサーに備えられるコンパレーター、クロック発生回路及びＡＮＤゲートの出力の時間変化の例を示すタイムチャートである。
【0131】
図１５Ａ、図１５Ｂ及び図１６に示されるように、第５実施形態のＣＭＯＳイメージセンサー５においては、各カラムＡ／Ｄ変換回路２６が、ＡＮＤゲート１３１、リップルカウンター１３２、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎ及び第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎを備える。ＡＮＤゲート１３１は、第１の入力端子１３１ａ、第２の入力端子１３１ｂ及び出力端子１３１ｃを備える。リップルカウンター１３２は、入力端子１３２ａ及び第１から第ｎまでの出力端子１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，・・・，１３２ｂ－ｎ－１，１３２ｂ－ｎを備える。
【0132】
第５実施形態のＣＭＯＳイメージセンサー５に備えられる第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎは、それぞれ、第４実施形態のＣＭＯＳイメージセンサー４に備えられる第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎと同様のビットデータ転送経路である。第５実施形態のＣＭＯＳイメージセンサー５に備えられる第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎは、それぞれ、第４実施形態のＣＭＯＳイメージセンサー４に備えられる第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎと同様の転送先記憶素子である。
【0133】
ＡＮＤゲート１３１は、第１の入力端子１３１ａ及び第２の入力端子１３１ｂの両方に第１の論理値「１」が入力されている間は、出力端子１３１ｃから第１の論理値「１」を出力する。ＡＮＤゲート１３１は、第１の入力端子１３１ａ及び第２の入力端子１３１ｂの両方又は片方に第２の論理値「０」が入力されている間は、出力端子１３１ｃから第２の論理値「０」を出力する。
【0134】
ＡＮＤゲート１３１の第１の入力端子１３１ａには、クロック発生回路２３が電気的に接続される。これにより、ＡＮＤゲート１３１の第１の入力端子１３１ａには、クロック発生回路２３により発生させられたクロックが入力される。ＡＮＤゲート１３１の第２の入力端子１３１ｂには、コンパレーター３１の出力端子３１ｃが電気的に接続される。これにより、ＡＮＤゲート１３１の第２の入力端子１３１ｂには、コンパレーター３１の出力端子３１ｃから出力される論理値が入力される。
【0135】
これらにより、図１７に示されるように、ＡＮＤゲート１３１は、コンパレーター３１の出力端子３１ｃから第１の論理値「１」が出力されている間は、出力端子１３１ｃからクロックを出力する。一方、ＡＮＤゲート１３１は、コンパレーター３１の出力端子３１ｃから第２の論理値「０」が出力されている間は、出力端子１３１ｃからクロックを出力しない。
【0136】
リップルカウンター１３２は、入力端子１３２ａに入力されたクロックパルスの数をカウントし、カウントした数を示す第１から第ｎまでのビットデータを第１から第ｎまでの出力端子１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，・・・，１３２ｂ－ｎ－１，１３２ｂ－ｎからそれぞれ出力する。
【0137】
リップルカウンター１３２の入力端子１３２ａは、ＡＮＤゲート１３１の出力端子１３１ｃに電気的に接続される。これにより、リップルカウンター１３２の入力端子１３２ａには、ＡＮＤゲート１３１の出力端子１３１ｃから出力されるクロックが入力される。
【0138】
これらにより、リップルカウンター１３２は、コンパレーター３１の出力端子３１ｃから出力されるクロックパルスの数をカウントし、カウントした数を示す第１から第ｎまでのビットデータを保持する。これにより、リップルカウンター１３２は、カウンター２４により出力されるカウントコードを構成する第１から第ｎまでのビットデータと同様の第１から第ｎまでのビットデータを記憶する。リップルカウンター１３２は、記憶した第１から第ｎまでのビットデータを第１から第ｎまでの出力端子１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，・・・，１３２ｂ－ｎ－１，１３２ｂ－ｎからそれぞれ出力する。
【0139】
第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎは、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎの入力端子１０３ａを、リップルカウンター１３２の第１から第ｎまでの出力端子１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，・・・，１３２ｂ－ｎ－１，１３２ｂ－ｎに、それぞれ電気的に接続する。これにより、第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，１０２－３，・・・，１０２－ｎ－１，１０２－ｎは、リップルカウンター１３２から、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、リップルカウンター１３２に記憶された第１から第ｎまでのビットデータをそれぞれ転送する。
【0140】
第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎは、転送されてきた第１から第ｎまでのビットデータをそれぞれ記憶する。
【0141】
第１から第ｎ－１までの転送経路３３－１，３３－２，３３－３，・・・，３３－ｎ－１は、第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１から、第２から第ｎまでの転送先記憶素子１０３－２，１０３－３，・・・，１０３－ｎ－１，１０３－ｎへ、第１から第ｎ－１までの転送先記憶素子１０３－１，１０３－２，１０３－３，・・・，１０３－ｎ－１に記憶されたビットデータをそれぞれ転送する。
【0142】
第ｎの転送経路３３－ｎは、第ｎの転送先記憶素子１０３－ｎから各カラムＡ／Ｄ変換回路２６の外部のＭＵＸ回路２７へ第ｎの転送先記憶素子１０３－ｎに記憶されたビットデータを転送する。
【0143】
図１６に示されるように、リップルカウンター１３２は、第１から第ｎまでのＴ型フリップフロップ１４１－１，１４１－２，１４１－３，・・・を備える。第１から第ｎまでのＴ型フリップフロップ１４１－１，１４１－２，１４１－３，・・・に含まれる各Ｔ型フリップフロップ１４１は、Ｔ入力端子１４１ａ及びＱ出力端子１４１ｂを備える。
【0144】
各Ｔ型フリップフロップ１４１は、Ｔ入力端子１４１ａに第１の論理値「１」、第２の論理値「０」及び第１の論理値「０」が順次に入力された場合に、Ｑ出力端子１４１ｂから出力する論理値を反転する。
【0145】
第１のＴ型フリップフロップ１４１－１のＴ入力端子１４１ａは、リップルカウンター１３２の入力端子１３２ａに電気的に接続される。第１から第ｎまでのＴ型フリップフロップ１４１－１，１４１－２，１４１－３，・・・は、電気的に直列接続される。このため、第２から第ｎまでのＴ型フリップフロップ１４１－２，１４１－３，・・・のＴ入力端子１４１ａは、第１から第ｎ－１までのＴ型フリップフロップ１４１－１，１４１－２，１４１－３，・・・のＱ出力端子１４１ｂにそれぞれ電気的に接続される。第１から第ｎまでのＴ型フリップフロップ１４１－１，１４１－２，１４１－３，・・・のＱ出力端子１４１ｂは、リップルカウンター１３２の第１から第ｎまでの出力端子１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，・・・，１３２ｂ－ｎ－１，１３２ｂ－ｎにそれぞれ電気的に接続される。
【0146】
第５実施形態のＣＭＯＳイメージセンサー４に備えられるコントローラー７１は、第１から第ｎまでのビットデータの転送元がリップルカウンター１３２である点を除いて、第４実施形態のＣＭＯＳイメージセンサー４に備えられるコントローラー７１と同様に各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作、第１の転送動作及び第２の転送動作を行わせる。
【0147】
第５実施形態のＣＭＯＳイメージセンサー５においても、第４実施形態のＣＭＯＳイメージセンサー４と同様に、第２の転送動作及び次に選択された行のＡ／Ｄ変換動作を同時に行わせることができる。これにより、パイプライン動作が可能になる。これにより、ＣＭＯＳイメージセンサー５のフレームレートを高くすることができる。
【0148】
６ 第６実施形態
以下では、第６実施形態が第４実施形態と相違する点が説明される。説明されない点については、第４実施形態において採用される構成と同様の構成が第６実施形態においても採用される。
以下では、第６実施形態が第４実施形態と相違する点が説明される。説明されない点については、第４実施形態において採用される構成と同様の構成が第６実施形態においても採用される。
【0149】
図１８は、第６実施形態のＣＭＯＳイメージセンサーに備えられる各カラムＡ／Ｄ変換回路の回路図である。
【0150】
図１８に示されるように、第６実施形態のＣＭＯＳイメージセンサーにおいては、各カラムＡ／Ｄ変換回路２６が、ｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍ及びリップルカウンター１３２を備える。ｍは、１以上ｎ－１以下の整数である。
【0151】
ｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍは、第１から第ｎまでのビットデータに含まれるｍ個のビットデータをそれぞれ記憶する。
【0152】
リップルカウンター１３２は、第１から第ｎまでのビットデータに含まれるｎ－ｍ個のビットデータを記憶する。
【0153】
第４実施形態のＣＭＯＳイメージセンサー４においては、ｎ個の転送元記憶素子１０１－１，１０１－２，１０１－３，・・・，１０１－ｎ－１，１０１－ｎが、第１から第ｎまでのビットデータを記憶する。また、第５実施形態のＣＭＯＳイメージセンサー５においては、リップルカウンター１３２が、第１から第ｎまでのビットデータを記憶する。これに対して、第６実施形態のＣＭＯＳイメージセンサーにおいては、ｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍ及びリップルカウンター１３２が、第１から第ｎまでのビットデータを共同で記憶する。これにより、各カラムＡ／Ｄ変換回路２６の動作電流を小さくすることができる。
【0154】
第１から第ｎまでのビットデータ転送経路１０２－１，１０２－２，・・・，１０２－ｍ，１０２－ｍ＋１，１０２－ｍ＋２，・・・は、ｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍ及びリップルカウンター１３２から、第１から第ｎまでの転送先記憶素子１０３－１，１０３－２，・・・，１０３－ｍ，１０３－ｍ＋１，１０３－ｍ＋２，・・・へ、ｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍ及びリップルカウンター１３２に記憶された第１から第ｎまでのビットデータをそれぞれ転送する。
【0155】
第６実施形態のＣＭＯＳイメージセンサーに備えられるコントローラー７１は、第１から第ｎまでのビットデータの転送元がｍ個の転送元記憶素子１０１－１，１０１－２，・・・，１０１－ｍ及びリップルカウンター１３２である点を除いて、第４実施形態のＣＭＯＳイメージセンサー４に備えられるコントローラー７１と同様に各カラムＡ／Ｄ変換回路２６にＡ／Ｄ変換動作、第１の転送動作及び第２の転送動作を行わせる。
【0156】
第６実施形態のＣＭＯＳイメージセンサーにおいても、第４実施形態のＣＭＯＳイメージセンサー４と同様に、第２の転送動作及び次に選択された行の変換動作を同時に行わせることができる。これにより、パイプライン動作が可能になる。これにより、ＣＭＯＳイメージセンサーのフレームレートを高くすることができる。
【0157】
７ 第７実施形態
以下では、第７実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第７実施形態においても採用される。
以下では、第７実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第７実施形態においても採用される。
【0158】
図１９は、第７実施形態のＣＭＯＳイメージセンサーを模式的に図示する断面図である。
【0159】
図１９に図示される第７実施形態のＣＭＯＳイメージセンサー７は、裏面照射（ＢＳＩ）スタックチップ構造を有する。このため、図１９に図示されるように、ＣＭＯＳイメージセンサー７は、ｐ×ｑ個の画素１１が搭載される第１のＢＳＩスタックチップ１５１及びイメージセンサー回路１３が搭載される第２のＢＳＩスタックチップ１５２を備える。イメージセンサー回路１３は、ロジック回路となる周辺回路であるため、第２のＢＳＩスタックチップ１５２は、ロジックチップ等とも呼ばれる。
【0160】
第２のＢＳＩスタックチップ１５２は、表面照射（ＦＳＩ）シングルチップと異なり、ｐ個のカラムＡ／Ｄ変換回路２６及び後段ロジック回路２９のレイアウトを制約するｐ×ｑ個の画素１１を備えない。このため、第２のＢＳＩスタックチップ１５２においては、ｐ×ｑ個の画素１１によりｐ個のカラムＡ／Ｄ変換回路２６及び後段ロジック回路２９のレイアウトが制約されることなく、ｐ個のカラムＡ／Ｄ変換回路２６及び後段ロジック回路２９のレイアウトを行うことができる。
【0161】
図２０は、第７実施形態のＣＭＯＳイメージセンサーに備えられる第２のＢＳＩスタックチップを模式的に図示する平面図である。
【0162】
図２０に図示されるように、第２のＢＳＩスタックチップ１５２においては、ｐ個のカラムＡ／Ｄ変換回路２６が、ブロック１６１を構成する。ブロック１６１は、長辺及び短辺を有する矩形状の平面形状を有する。ｐ個のカラムＡ／Ｄ変換回路２６は、当該長辺と平行をなす方向に配列される。このため、ｐ個のカラムＡ／Ｄ変換回路２６にそれぞれ備えられ第１から第ｎまでのビットデータを出力するｐ個の第ｎの記憶素子３２－ｎは、当該長辺に沿って配置される。
【0163】
後段ロジック回路２９は、当該長辺に沿って配置される。これにより、後段ロジック回路２９は、当該ｐ個の第ｎの記憶素子３２－ｎに沿って配置される。これにより、第１から第ｎまでのビットデータを出力する第ｎの記憶素子３２－ｎから第１から第ｎまでのビットデータを処理する後段ロジック回路２９までの距離を短くすることができる。これにより、配線を減らすことができ、配線が占める面積を小さくすることができる。
【0164】
ブロック１６１から後段ロジック回路２９へ向かう配線は、ｐ個のカラムＡ／Ｄ変換回路２６の配列ピッチに応じた配列ピッチを有する。これにより、当該配線が密集することを抑制することができる。また、当該配線は、ブロック１６１と後段ロジック回路２９との間の面積を利用して効率的にレイアウトすることができる。
【0165】
本開示は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【符号の説明】
【0166】
１，２，３，４，５，７ ＣＭＯＳイメージセンサー、１１ 画素、１２ 垂直信号線、１３ イメージセンサー回路、２１ 参照電圧発生回路、２２ 参照電圧伝送線、２３ クロック発生回路、２４ カウンター、２５－１，２５－２，２５－３，２５－ｎ－１，２５－ｎ，２５ カウントコード伝送線、２５ｘ 非反転カウントコード伝送線、２５ｙ 反転カウントコード伝送線、２６，２６ｓ カラムアナログ／デジタル（Ａ／Ｄ）変換回路、２７ マルチプレクス（ＭＵＸ）回路、２８ シフトレジスター回路、２９ 後段ロジック回路、３１ コンパレーター、３１ａ 第１の入力端子、３１ｂ 第２の入力端子、３１ｃ 出力端子、３２－１，３２－２，３２－３，３２－ｎ－１，３２－ｎ，３２ 記憶素子、３２ａ イネーブル端子、３２ｂ 第１の入力端子、３２ｂｘ 第１の非反転入力端子、３２ｂｙ 第１の反転入力端子、３２ｃ 第２の入力端子、３２ｃｘ 第２の非反転入力端子、３２ｃｙ 第２の反転入力端子、３２ｄ 出力端子、３２ｄｘ 非反転出力端子、３２ｄｙ 反転出力端子、３３－１，３３－２，３３－３，３３－ｎ－１，３３－ｎ，３３ 転送経路、３３ｘ 非反転転送経路、３３ｙ 反転転送経路、４１ 保持回路、４２ 第１のスイッチ、４２ａ 制御端子、４２ｂ 第１の端子、４２ｃ 第２の端子、４３ 第２のスイッチ、４３ａ 制御端子、４３ｂ 第１の端子、４３ｃ 第２の端子、５１ 第１のインバータ、５１ａ 入力端子、５１ｂ 出力端子、５２ 第２のインバータ、５２ａ 入力端子、５２ｂ 出力端子、５３ 非反転ノード、５４ 反転ノード、６１ｘ スイッチ回路、６１ｙ スイッチ回路、７１ コントローラー、９０１ Ｈ方向スキャンバス、９０２ カラムＡ／Ｄ変換回路、９１ Ｄ型フリップフロップ、９１ａ クロック入力端子、９１ｂ Ｄ入力端子、９１ｃ Ｑ出力端子、９２ スイッチ、９２ａ 第１の端子、９２ｂ 第２の端子、９３ ラッチ回路、９３ａ 入力端子、９３ｂ 出力端子、１０１－１，１０１－２，１０１－３，１０１－ｎ－１，１０１－ｎ，１０１ 転送元記憶素子、１０１ｄ 出力端子、１０２－１，１０２－２，１０２－３，１０２－ｎ－１，１０２－ｎ，１０２ビットデータ転送経路、１０３－１，１０３－２，１０３－３，１０３－ｎ－１，１０３－ｎ，１０３ 転送先記憶素子、１０３ａ 入力端子、１０３ｂ 出力端子、１１１ スイッチ回路、１２１ スイッチ回路、１３１ ＡＮＤゲート、１３１ａ 第１の入力端子、１３１ｂ 第２の入力端子、１３１ｃ 出力端子、１３２ リップルカウンター、１３２ａ 入力端子、１３２ｂ－１，１３２ｂ－２，１３２ｂ－３，１３２ｂ－ｎ－１，１３２ｂ－ｎ 出力端子、１４１－１，１４１－２，１４１－３，１４１ Ｔ型フリップフロップ、１４１ａ Ｔ入力端子、１４１ｂ Ｑ出力端子、１０１－１，１０１－２，１０１－ｍ 転送元記憶素子、１５１ 第１のＢＳＩスタックチップ、１５２ 第２のＢＳＩスタックチップ、１６１ ブロック、Ｄ１ 行方向、Ｄ２ 列方向。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】