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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000657
(43)【公開日】2024-01-09
(54)【発明の名称】半導体記憶装置、および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231226BHJP
H10B 41/27 20230101ALI20231226BHJP
H10B 43/50 20230101ALI20231226BHJP
H10B 41/50 20230101ALI20231226BHJP
H01L 21/336 20060101ALI20231226BHJP
H01L 21/3205 20060101ALI20231226BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L27/11575
H01L27/11548
H01L29/78 371
H01L21/88 S
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022099471
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】武木田 秀人
(72)【発明者】
【氏名】原田 寿史
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH19
5F033KK19
5F033PP06
5F033QQ08
5F033QQ09
5F033QQ13
5F033QQ19
5F033QQ23
5F033QQ33
5F033RR03
5F033RR04
5F033RR06
5F033TT07
5F033VV01
5F033VV03
5F033VV05
5F033VV16
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA32
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR05
5F083PR21
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH04
5F101BH15
(57)【要約】
【課題】製造性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供することである。
【解決手段】実施形態の半導体記憶装置は、積層体と、第１金属層と、第１柱状体とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層は、第１ゲート電極層と、第１方向とは交差する第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層と、を含む。前記第１金属層は、前記第１ゲート電極層のテラス部に対して少なくとも第１側に配置されている。前記第１柱状体は、前記第１ゲート電極層のテラス部に対して第１側に配置されている。前記第１柱状体は、前記第１方向に延びて前記第１金属層を貫通して前記第１ゲート電極層のテラス部と接続された導電部と、少なくとも前記第１金属層と前記導電部との間に配置された絶縁部とを含む。
【選択図】図８
【解決手段】実施形態の半導体記憶装置は、積層体と、第１金属層と、第１柱状体とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層は、第１ゲート電極層と、第１方向とは交差する第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層と、を含む。前記第１金属層は、前記第１ゲート電極層のテラス部に対して少なくとも第１側に配置されている。前記第１柱状体は、前記第１ゲート電極層のテラス部に対して第１側に配置されている。前記第１柱状体は、前記第１方向に延びて前記第１金属層を貫通して前記第１ゲート電極層のテラス部と接続された導電部と、少なくとも前記第１金属層と前記導電部との間に配置された絶縁部とを含む。
【選択図】図８
【特許請求の範囲】
【請求項1】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層され、前記複数のゲート電極層が、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記第１方向とは交差する第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層とを含み、前記第１ゲート電極層が、前記第１方向で前記第２ゲート電極層と重ならないテラス部を有した、積層体と、
前記第１ゲート電極層の前記テラス部に対して少なくとも前記第１側に配置された第１金属層と、
前記第１ゲート電極層の前記テラス部に対して前記第１側に配置された第１柱状体と、
を備え、
前記第１柱状体は、前記第１方向に延びて前記第１金属層を貫通して前記第１ゲート電極層の前記テラス部と接続された導電部と、少なくとも前記第１金属層と前記導電部との間に配置された絶縁部とを含む、
半導体記憶装置。
前記第１ゲート電極層の前記テラス部に対して少なくとも前記第１側に配置された第１金属層と、
前記第１ゲート電極層の前記テラス部に対して前記第１側に配置された第１柱状体と、
を備え、
前記第１柱状体は、前記第１方向に延びて前記第１金属層を貫通して前記第１ゲート電極層の前記テラス部と接続された導電部と、少なくとも前記第１金属層と前記導電部との間に配置された絶縁部とを含む、
半導体記憶装置。
【請求項2】
前記第１金属層の少なくとも一部は、前記第２方向で前記第２ゲート電極層と並ぶ、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１金属層と前記第１ゲート電極層との間に配置された部分を含む第１絶縁層をさらに備えた、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記第１金属層と前記第１ゲート電極層とは、同じ材料で形成されている、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記第１方向で前記第１ゲート電極層の前記テラス部と重なる領域において、前記第１方向における前記第１金属層の厚さは、前記第１方向における前記第１ゲート電極層の厚さよりも大きい、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項6】
前記第１方向で前記第１ゲート電極層の前記テラス部と重なる領域において、前記第１方向における前記第１金属層の厚さは、前記第１方向における前記第１ゲート電極層の厚さと比べて１．５倍以上である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項7】
前記第１金属層は、グラウンドに接続されている、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項8】
前記積層体は、前記第２ゲート電極層に対して前記第１側に配置され、前記第２方向の長さが前記第２ゲート電極層よりも短い第３ゲート電極層をさらに含み、
前記第２ゲート電極層は、前記第１方向で前記第３ゲート電極層と重ならないテラス部を有し、
前記第１金属層は、前記第１ゲート電極層の前記テラス部に対して前記第１側に配置された第１部分と、前記第１方向で前記第１部分とは異なる位置に設けられ、前記第２ゲート電極層の前記テラス部に対して前記第１側に配置された第２部分と、前記第１部分と前記第２部分との間に設けられて前記第１部分と前記第２部分とを接続した段差部とを含む、
請求項１に記載の半導体記憶装置。
前記第２ゲート電極層は、前記第１方向で前記第３ゲート電極層と重ならないテラス部を有し、
前記第１金属層は、前記第１ゲート電極層の前記テラス部に対して前記第１側に配置された第１部分と、前記第１方向で前記第１部分とは異なる位置に設けられ、前記第２ゲート電極層の前記テラス部に対して前記第１側に配置された第２部分と、前記第１部分と前記第２部分との間に設けられて前記第１部分と前記第２部分とを接続した段差部とを含む、
請求項１に記載の半導体記憶装置。
【請求項9】
前記第２ゲート電極層の前記テラス部に対して前記第１側に配置された第２柱状体をさらに備え、
前記第１柱状体は、前記第１金属層の前記第１部分を貫通して前記第１ゲート電極層の前記テラス部に接続されており、
前記第２柱状体は、前記第１金属層の前記第２部分を貫通して前記第２ゲート電極層の前記テラス部に接続されている、
請求項８に記載の半導体記憶装置。
前記第１柱状体は、前記第１金属層の前記第１部分を貫通して前記第１ゲート電極層の前記テラス部に接続されており、
前記第２柱状体は、前記第１金属層の前記第２部分を貫通して前記第２ゲート電極層の前記テラス部に接続されている、
請求項８に記載の半導体記憶装置。
【請求項10】
第２金属層と、
第３柱状体と、をさらに備え、
前記積層体は、前記複数のゲート電極層に含まれる少なくとも２つのゲート電極層を含む第１積層体と、前記第１積層体に対して前記第１側に配置され、前記複数のゲート電極層に含まれる少なくとも２つのゲート電極層を含む第２積層体と、を有し、
前記第１積層体の前記少なくとも２つのゲート電極層は、前記第１ゲート電極層と、前記第２ゲート電極層とを含み、
前記第２積層体の前記少なくとも２つのゲート電極層は、第４ゲート電極層と、前記第４ゲート電極層に対して前記第１側に配置され、前記第２方向の長さが前記第４ゲート電極層よりも短い第５ゲート電極層とを含み、
前記第４ゲート電極層は、前記第１方向で前記第５ゲート電極層と重ならないテラス部を有し、
前記第２金属層は、前記第４ゲート電極層の前記テラス部に対して少なくとも前記第１側に配置され、
前記第３柱状体は、前記第４ゲート電極層の前記テラス部に対して前記第１側に配置され、前記第１方向に延びて前記第２金属層を貫通して前記第４ゲート電極層の前記テラス部と接続されている、
請求項１に記載の半導体記憶装置。
第３柱状体と、をさらに備え、
前記積層体は、前記複数のゲート電極層に含まれる少なくとも２つのゲート電極層を含む第１積層体と、前記第１積層体に対して前記第１側に配置され、前記複数のゲート電極層に含まれる少なくとも２つのゲート電極層を含む第２積層体と、を有し、
前記第１積層体の前記少なくとも２つのゲート電極層は、前記第１ゲート電極層と、前記第２ゲート電極層とを含み、
前記第２積層体の前記少なくとも２つのゲート電極層は、第４ゲート電極層と、前記第４ゲート電極層に対して前記第１側に配置され、前記第２方向の長さが前記第４ゲート電極層よりも短い第５ゲート電極層とを含み、
前記第４ゲート電極層は、前記第１方向で前記第５ゲート電極層と重ならないテラス部を有し、
前記第２金属層は、前記第４ゲート電極層の前記テラス部に対して少なくとも前記第１側に配置され、
前記第３柱状体は、前記第４ゲート電極層の前記テラス部に対して前記第１側に配置され、前記第１方向に延びて前記第２金属層を貫通して前記第４ゲート電極層の前記テラス部と接続されている、
請求項１に記載の半導体記憶装置。
【請求項11】
前記第１金属層と前記第２金属層は、互いに離間している、
請求項１０に記載の半導体記憶装置。
請求項１０に記載の半導体記憶装置。
【請求項12】
前記絶縁部は、前記第１金属層と前記導電部との間を外れた位置に配置されて前記導電部に沿って延びた第１絶縁部と、前記第１金属層と前記導電部との間に配置された第２絶縁部とを含み、
前記第２方向における前記第２絶縁部の厚さは、前記第２方向における前記第１絶縁部の厚さよりも大きい、
請求項１に記載の半導体記憶装置。
前記第２方向における前記第２絶縁部の厚さは、前記第２方向における前記第１絶縁部の厚さよりも大きい、
請求項１に記載の半導体記憶装置。
【請求項13】
複数の第１層と、前記複数の第１層とは材質が異なる複数の第２層とを、第１方向に１層ずつ交互に積層して積層体を形成し、
前記第１方向とは交差する第２方向において前記複数の第１層に含まれる１つの層と別の層との長さが異なる階段部を前記積層体に形成し、
少なくとも前記階段部に、絶縁性の第３層と、前記第３層とは材質が異なる第４層とを、前記第３層、前記第４層の順に積層し、
前記積層体および前記第４層を覆う絶縁体を形成し、
前記複数の第１層を複数のゲート電極層に置換するとともに、前記第４層を金属層に置換し、
前記第１方向に延びて前記金属層を貫通した穴を前記絶縁体に加工し、
前記穴を利用して、前記金属層を貫通して前記複数のゲート電極層に含まれる第１ゲート電極層に接続される導電部と、少なくとも前記金属層と前記導電部との間に配置される絶縁部とを含む柱状体を形成する、
半導体記憶装置の製造方法。
前記第１方向とは交差する第２方向において前記複数の第１層に含まれる１つの層と別の層との長さが異なる階段部を前記積層体に形成し、
少なくとも前記階段部に、絶縁性の第３層と、前記第３層とは材質が異なる第４層とを、前記第３層、前記第４層の順に積層し、
前記積層体および前記第４層を覆う絶縁体を形成し、
前記複数の第１層を複数のゲート電極層に置換するとともに、前記第４層を金属層に置換し、
前記第１方向に延びて前記金属層を貫通した穴を前記絶縁体に加工し、
前記穴を利用して、前記金属層を貫通して前記複数のゲート電極層に含まれる第１ゲート電極層に接続される導電部と、少なくとも前記金属層と前記導電部との間に配置される絶縁部とを含む柱状体を形成する、
半導体記憶装置の製造方法。
【請求項14】
前記穴を加工することは、前記金属層をストッパー層として利用して前記絶縁体に穴を加工する第１処理と、前記第１処理の後に前記穴を深堀りして前記穴を前記第１ゲート電極層に接続する第２処理とを含む、
請求項１３に記載の半導体記憶装置の製造方法。
請求項１３に記載の半導体記憶装置の製造方法。
【請求項15】
前記穴は、前記絶縁体の内部に形成される第１部分と、前記金属層の内部に形成される第２部分とを含み、
前記穴を加工することは、前記穴の内部から前記金属層の一部をエッチングにより除去し、前記第１部分と比べて前記第２部分の前記第２方向の幅を拡大させることを含み、
前記柱状体を形成することは、前記第２部分の内部に前記絶縁部の少なくとも一部を形成することを含む、
請求項１３に記載の半導体記憶装置の製造方法。
前記穴を加工することは、前記穴の内部から前記金属層の一部をエッチングにより除去し、前記第１部分と比べて前記第２部分の前記第２方向の幅を拡大させることを含み、
前記柱状体を形成することは、前記第２部分の内部に前記絶縁部の少なくとも一部を形成することを含む、
請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
複数のワード線と複数の絶縁層とが１層ずつ交互に積層された積層体と、積層体の厚さ方向に積層体を貫通した複数のメモリピラーと、複数のコンタクトとを含む半導体記憶装置が知られている。積層体は、複数のワード線の長さが異なる階段部を有する。複数のコンタクトは、積層体の階段部において複数のワード線に接続されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－０５１２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、製造性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、積層体と、第１金属層と、第１柱状体とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層と前記複数の絶縁層とは、第１方向に１層ずつ交互に積層されている。前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記第１方向とは交差する第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層とを含む。前記第１ゲート電極層は、前記第１方向で前記第２ゲート電極層と重ならないテラス部を有する。前記第１金属層は、前記第１ゲート電極層の前記テラス部に対して少なくとも前記第１側に配置されている。前記第１柱状体は、前記第１ゲート電極層の前記テラス部に対して前記第１側に配置されている。前記第１柱状体は、前記第１方向に延びて前記第１金属層を貫通して前記第１ゲート電極層の前記テラス部と接続された導電部と、少なくとも前記第１金属層と前記導電部との間に配置された絶縁部とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
【図2】第１実施形態のメモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態のメモリセルアレイの一部を示す断面図。
【図9】第１実施形態のコンタクトの構成を説明するための断面図。
【図10】第１実施形態の多段階段部を説明するための断面図。
【図11】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図12】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図13】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図14】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図15】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図16】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図17】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図18】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図19】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図20】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図21】第２実施形態のコンタクトの構成を説明するための断面図。
【図22】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図23】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置、および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、末尾に区別のための数字または英字を伴う参照符号が付された構成要素は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【0008】
「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「重なる」とは、複数の要素が接する場合に限定されず、複数の要素が別の要素を間に介在させて重なる場合を含み得る。「環状」とは、円環状に限定されず、矩形状の環状や三角形状の環状を含み得る。
【0009】
先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向を定義する。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するビット線ＢＬが延びた方向である（図４参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、後述する積層体３０からビット線ＢＬに向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。以下の説明では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｘ方向は、「第２方向」の一例である。Ｚ方向は、「第１方向」の一例である。＋Ｚ方向側は、「第１側」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。以下に説明する図面では、一部の構成（例えば導電層）の数が模式的である場合がある。
【0010】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0011】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられている。
【0012】
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、ブロックＢＬＫ、ワード線、およびビット線の選択に使用される。制御回路１４は、半導体記憶装置１の各種動作を制御する。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0013】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0014】
＜２．メモリセルアレイの構成＞
＜２．１ メモリセルアレイの電気的構成＞
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
＜２．１ メモリセルアレイの電気的構成＞
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
【0015】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0016】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
【0017】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤＱのいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
【0018】
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
【0019】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。同一のストリングユニットＳＵにおいて、ドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応するドレイン側選択ゲート線ＳＧＤ０～ＳＧＤＱに共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、複数のストリングユニットＳＵにおいて同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0020】
＜２．２ メモリセルアレイの物理的構成＞
図３は、メモリセルアレイ１１の一部を示す断面図である。メモリセルアレイ１１は、例えば、下部構造体２０、積層体３０、複数のメモリピラー４０、複数の分断部ＳＴ（図４参照）、複数の上部分断部ＳＨＥ（図４参照）、メモリピラー用の複数のコンタクト５９、上部配線構造６０、支持体ＨＲ、ストッパー構造８０、および導電層用の複数のコンタクト１０１を有する。
図３は、メモリセルアレイ１１の一部を示す断面図である。メモリセルアレイ１１は、例えば、下部構造体２０、積層体３０、複数のメモリピラー４０、複数の分断部ＳＴ（図４参照）、複数の上部分断部ＳＨＥ（図４参照）、メモリピラー用の複数のコンタクト５９、上部配線構造６０、支持体ＨＲ、ストッパー構造８０、および導電層用の複数のコンタクト１０１を有する。
【0021】
＜２．２．１ 下部構造体＞
まず、下部構造体２０について説明する。下部構造体２０は、積層体３０に対して－Ｚ方向側に配置されている。
まず、下部構造体２０について説明する。下部構造体２０は、積層体３０に対して－Ｚ方向側に配置されている。
【0022】
【0023】
半導体基板２１は、メモリセルアレイ１１のベースとなる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、シリコンを含む半導体材料により形成されている。
【0024】
半導体層２２は、半導体基板２１上に設けられている。半導体層２２は、Ｘ方向およびＹ方向に沿う層状である。半導体層２２は、半導体記憶装置１の製造工程でメモリピラー４０が形成される穴Ｈ１の深掘りを抑制するストッパー層である。半導体層２２は、ポリシリコンのような半導体材料により形成されている。半導体記憶装置１は、半導体層２２に代えて、ストッパー層として機能する絶縁層を有してもよい。
【0025】
導電層２３は、半導体層２２上に設けられている。導電層２３は、Ｘ方向およびＹ方向に沿う層状である。導電層２３は、ソース線ＳＬとして機能する。導電層２３は、タングステンのような導電材料により形成されている。導電層２３には、各メモリピラー４０の下端部が接続される。
【0026】
絶縁層２４は、導電層２３上に設けられている。絶縁層２４は、Ｘ方向およびＹ方向に沿う層状である。絶縁層２４は、シリコン酸化物のような絶縁材料により形成されている。
【0027】
＜２．２．２ 積層体＞
次に、積層体３０について説明する。積層体３０は、絶縁層２４上に設けられている。積層体３０は、例えば、複数の導電層３１と、複数の絶縁層３２とを含む。複数の導電層３１および複数の絶縁層３２は、Ｚ方向に１層ずつ交互に積層されている。
次に、積層体３０について説明する。積層体３０は、絶縁層２４上に設けられている。積層体３０は、例えば、複数の導電層３１と、複数の絶縁層３２とを含む。複数の導電層３１および複数の絶縁層３２は、Ｚ方向に１層ずつ交互に積層されている。
【0028】
導電層３１は、Ｘ方向およびＹ方向に沿う層状に形成されている。各導電層３１は、例えば、タングステンのような導電材料により形成されている。導電層３１は、「ゲート電極層」の一例である。
【0029】
複数の導電層３１のうち半導体基板２１から最も離れた１つ以上（例えば複数）の導電層３１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー４０に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラー４０のチャネル層４２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
【0030】
複数の導電層３１のうち半導体基板２１に最も近い１つ以上（例えば複数）の導電層３１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー４０に対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラー４０のチャネル層４２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
【0031】
複数の導電層３１のうちドレイン側選択ゲート線ＳＧＤまたはソース側選択ゲート線ＳＧＳとして機能する導電層３１に挟まれた残りの導電層３１は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラー４０に対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラー４０のチャネル層４２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
【0032】
絶縁層３２は、Ｚ方向で隣り合う２つの導電層３１の間に設けられ、当該２つの導電層３１を絶縁する層間絶縁膜である。絶縁層３２は、Ｘ方向およびＹ方向に沿う層状に形成されている。絶縁層３２は、シリコン酸化物のような絶縁材料により形成されている。
【0033】
本実施形態では、積層体３０は、下部積層体３０Ａと、上部積層体３０Ｂとを含む。下部積層体３０Ａは、絶縁層２４上に設けられている。下部積層体３０Ａは、上述した複数の導電層３１に含まれる少なくとも２つの導電層３１と、上述した複数の絶縁層３２に含まれる少なくとも２つの絶縁層３２とを含む。上部積層体３０Ｂは、下部積層体３０Ａの上方に配置されている。上部積層体３０Ｂは、上述した複数の導電層３１に含まれる少なくとも別の２つの導電層３１と、上述した複数の絶縁層３２に含まれる少なくとも別の２つの絶縁層３２とを含む。上述した複数の絶縁層３２は、下部積層体３０Ａと上部積層体３０Ｂと間に配置された絶縁層３２Ｓを含む。絶縁層３２Ｓは、例えば、複数の絶縁層３２に含まれる他の絶縁層３２と比べて厚い。下部積層体３０Ａは、「第１積層体」の一例である。上部積層体３０Ｂは、「第２積層体」の一例である。
【0034】
上述した積層体３０は、例えば、アレイ領域ＡＲと、一対の階段領域ＳＲａ，ＳＲｂとを含む（図３参照）。アレイ領域ＡＲは、複数のメモリピラー４０が設けられ、データを記憶可能な領域である。階段領域ＳＲａ，ＳＲｂの各々は、複数の導電層３１（例えば複数のワード線ＷＬ）のＸ方向の長さが異なり、導電層用の複数のコンタクト１０１が設けられる領域である。階段領域ＳＲａ，ＳＲｂは、アレイ領域ＡＲのＸ方向の両側に分かれて配置されている。ここでは、アレイ領域ＡＲに関連する構成について説明し、階段領域ＳＲａ，ＳＲｂに関連する構成については後述する。
【0035】
＜２．２．３ メモリピラー＞
まず、メモリピラー４０について説明する。複数のメモリピラー４０は、アレイ領域ＡＲに設けられている。複数のメモリピラー４０は、Ｘ方向およびＹ方向に並べて配置されている。各メモリピラー４０は、Ｚ方向に延び、積層体３０、絶縁層２４、および導電層２３を貫通している（図４参照）。メモリピラー４０の下端部は、半導体層２２に入り込んでいる。各メモリピラー４０は、Ｚ方向に沿う円柱状または逆円錐台形状である。
まず、メモリピラー４０について説明する。複数のメモリピラー４０は、アレイ領域ＡＲに設けられている。複数のメモリピラー４０は、Ｘ方向およびＹ方向に並べて配置されている。各メモリピラー４０は、Ｚ方向に延び、積層体３０、絶縁層２４、および導電層２３を貫通している（図４参照）。メモリピラー４０の下端部は、半導体層２２に入り込んでいる。各メモリピラー４０は、Ｚ方向に沿う円柱状または逆円錐台形状である。
【0036】
本実施形態では、各メモリピラー４０は、２段構成のピラーであり、下部ピラー４０Ａと、上部ピラー４０Ｂと、接続部４０Ｃとを含む。下部ピラー４０Ａは、下部積層体３０Ａに設けられ、例えば逆円錐台形状である。上部ピラー４０Ｂは、上部積層体３０Ｂに設けられ、例えば逆円錐台形状である。接続部４０Ｃは、下部ピラー４０Ａと上部ピラー４０Ｂとの間に設けられ、下部ピラー４０Ａと上部ピラー４０Ｂとを接続している。接続部４０Ｃは、例えば、絶縁層３２Ｓ内に設けられ、上部ピラー４０Ｂの下端と比べて、Ｘ方向およびＹ方向の幅が大きい。
【0037】
【0038】
（多層膜）
図６は、図５に示されたメモリセルアレイ１１のＦ６－Ｆ６線に沿う断面図である。
多層膜４１は、チャネル層４２の外周側に設けられている。多層膜４１は、複数の導電層３１とチャネル層４２との間に位置する。多層膜４１は、「メモリ膜」の一例である。多層膜４１は、例えば、トンネル絶縁膜５１、チャージトラップ膜５２、およびブロック絶縁膜５３を含む。
図６は、図５に示されたメモリセルアレイ１１のＦ６－Ｆ６線に沿う断面図である。
多層膜４１は、チャネル層４２の外周側に設けられている。多層膜４１は、複数の導電層３１とチャネル層４２との間に位置する。多層膜４１は、「メモリ膜」の一例である。多層膜４１は、例えば、トンネル絶縁膜５１、チャージトラップ膜５２、およびブロック絶縁膜５３を含む。
【0039】
トンネル絶縁膜５１は、チャネル層４２とチャージトラップ膜５２との間に位置する。トンネル絶縁膜５１は、例えばチャネル層４２の外周面に沿う環状に形成され、チャネル層４２に沿ってＺ方向に延びている。トンネル絶縁膜５１は、チャネル層４２とチャージトラップ膜５２との間の電位障壁である。トンネル絶縁膜５１は、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。
【0040】
チャージトラップ膜５２は、トンネル絶縁膜５１の外周側に設けられている。チャージトラップ膜５２は、トンネル絶縁膜５１とブロック絶縁膜５３との間に位置する。チャージトラップ膜５２は、例えばトンネル絶縁膜５１の外周面に沿う環状に形成され、トンネル絶縁膜５１に沿ってＺ方向に延びている。チャージトラップ膜５２は、多数の結晶欠陥（捕獲準位）を有し、これら結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜５２は、例えばシリコン窒化物により形成されている。チャージトラップ膜５２のなかで各ワード線ＷＬと並ぶ部分５２ａは、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
【0041】
ブロック絶縁膜５３は、チャージトラップ膜５２の外周側に設けられている。ブロック絶縁膜５３は、複数の導電層３１とチャージトラップ膜５２との間に位置する。ブロック絶縁膜５３は、例えばチャージトラップ膜５２の外周面に沿う環状に形成され、チャージトラップ膜５２に沿ってＺ方向に延びている。ブロック絶縁膜５３は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜５２へ電荷が戻る現象である。ブロック絶縁膜５３は、例えば、シリコン酸化膜または金属酸化物膜などの複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。ブロック絶縁膜５３は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
【0042】
以上のような構成により、各ワード線ＷＬと同じ高さには、メモリピラー４０に隣り合うワード線ＷＬの端部、ブロック絶縁膜５３、チャージトラップ膜５２、トンネル絶縁膜５１、およびチャネル層４２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、多層膜４１は、電荷蓄積部として、チャージトラップ膜５２に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
【0043】
（チャネル層）
チャネル層４２は、多層膜４１の内側に設けられている。チャネル層４２は、環状に形成されるとともに、メモリピラー４０の全長（全高）に亘るようにＺ方向に延びている。ここで、多層膜４１のなかでソース線ＳＬと同じ高さに位置する部分は除去されている（図５参照）。これにより、チャネル層４２の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。チャネル層４２は、ポリシリコンのような半導体材料で形成されている。チャネル層４２は、不純物がドープされていてもよい。チャネル層４２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
チャネル層４２は、多層膜４１の内側に設けられている。チャネル層４２は、環状に形成されるとともに、メモリピラー４０の全長（全高）に亘るようにＺ方向に延びている。ここで、多層膜４１のなかでソース線ＳＬと同じ高さに位置する部分は除去されている（図５参照）。これにより、チャネル層４２の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。チャネル層４２は、ポリシリコンのような半導体材料で形成されている。チャネル層４２は、不純物がドープされていてもよい。チャネル層４２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
【0044】
（絶縁コア）
絶縁コア４３は、チャネル層４２の内側に設けられている。絶縁コア４３は、チャネル層４２の内部の一部を埋めている。絶縁コア４３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア４３は、メモリピラー４０の上端部を除いてメモリピラー４０の大部分に亘るようにＺ方向に延びている。絶縁コア４３の一部は、チャネル層４２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。
絶縁コア４３は、チャネル層４２の内側に設けられている。絶縁コア４３は、チャネル層４２の内部の一部を埋めている。絶縁コア４３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア４３は、メモリピラー４０の上端部を除いてメモリピラー４０の大部分に亘るようにＺ方向に延びている。絶縁コア４３の一部は、チャネル層４２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。
【0045】
（キャップ部）
キャップ部４４は、絶縁コア４３の上方に設けられている（図５参照）。キャップ部４４は、アモルファスシリコンのような半導体材料で形成された半導体部である。キャップ部４４は、不純物がドープされていてもよい。キャップ部４４は、チャネル層４２の上端部の内部に配置される。キャップ部４４は、チャネル層４２の上端部とともに、メモリピラー４０の上端部を形成している。キャップ部４４には、メモリピラー用のコンタクト５９がＺ方向で接する。
キャップ部４４は、絶縁コア４３の上方に設けられている（図５参照）。キャップ部４４は、アモルファスシリコンのような半導体材料で形成された半導体部である。キャップ部４４は、不純物がドープされていてもよい。キャップ部４４は、チャネル層４２の上端部の内部に配置される。キャップ部４４は、チャネル層４２の上端部とともに、メモリピラー４０の上端部を形成している。キャップ部４４には、メモリピラー用のコンタクト５９がＺ方向で接する。
【0046】
＜２．２．４ 分断部＞
次に図４に戻り、分断部ＳＴについて説明する。分断部ＳＴは、積層体３０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に離間して配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体３０を貫通している。分断部ＳＴは、Ｘ方向に沿って延びており、アレイ領域ＡＲを間に挟んで一対の階段領域ＳＲａ，ＳＲｂに亘る（図７参照）。分断部ＳＴは、例えば、絶縁部５７と、導電部５８とを含む。
次に図４に戻り、分断部ＳＴについて説明する。分断部ＳＴは、積層体３０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に離間して配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体３０を貫通している。分断部ＳＴは、Ｘ方向に沿って延びており、アレイ領域ＡＲを間に挟んで一対の階段領域ＳＲａ，ＳＲｂに亘る（図７参照）。分断部ＳＴは、例えば、絶縁部５７と、導電部５８とを含む。
【0047】
絶縁部５７は、Ｚ方向に延びており、積層体３０および絶縁層２４を貫通している。絶縁部５７は、積層体３０に含まれる複数の導電層３１の各々をＹ方向に分断している。絶縁部５７は、シリコン酸化物のような絶縁材料により形成されている。
【0048】
導電部５８は、絶縁部５７の内部に設けられている。導電部５８は、Ｚ方向に延び、積層体３０および絶縁層２４を貫通している。導電部５８の下端は、ソース線ＳＬと接続されている。導電部５８は、タングステンのような導電材料で形成されている。導電部５８は、ソース線ＳＬとメモリセルアレイ１１内の配線とを接続する電気接続部である。
【0049】
＜２．２．５ 上部分断部＞
次に、上部分断部ＳＨＥについて説明する。上部分断部ＳＨＥは、分断部ＳＴと比べて浅い分断部である。複数の上部分断部ＳＨＥは、Ｙ方向に離間して配置されている。上部分断部ＳＨＥは、積層体３０の上端部に設けられ、積層体３０の途中までＺ方向に延びている。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層３１を貫通している。一方で、上部分断部ＳＨＥは、ワード線ＷＬとして機能する導電層３１には達していない。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層３１をＹ方向に分断する壁部である。上部分断部ＳＨＥは、シリコン酸化物のような絶縁材料により形成されている。上部分断部ＳＨＥは、Ｘ方向に沿って、アレイ領域ＡＲの全長に亘るように延びている（図７参照）。
次に、上部分断部ＳＨＥについて説明する。上部分断部ＳＨＥは、分断部ＳＴと比べて浅い分断部である。複数の上部分断部ＳＨＥは、Ｙ方向に離間して配置されている。上部分断部ＳＨＥは、積層体３０の上端部に設けられ、積層体３０の途中までＺ方向に延びている。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層３１を貫通している。一方で、上部分断部ＳＨＥは、ワード線ＷＬとして機能する導電層３１には達していない。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層３１をＹ方向に分断する壁部である。上部分断部ＳＨＥは、シリコン酸化物のような絶縁材料により形成されている。上部分断部ＳＨＥは、Ｘ方向に沿って、アレイ領域ＡＲの全長に亘るように延びている（図７参照）。
【0050】
図７は、図４に示されたメモリセルアレイ１１のＦ７－Ｆ７線に沿う断面図である。本実施形態では、ドレイン側選択ゲート線ＳＧＤに対応する導電層３１が分断部ＳＴおよび上部分断部ＳＨＥによりＹ方向に分断されている。これにより、Ｘ方向に延びたドレイン側選択ゲート線ＳＧＤが形成されている。これにより、分断部ＳＴまたは上部分断部ＳＨＥにより区分される領域が１つのストリングユニットＳＵに対応する。
【0051】
＜２．２．６ メモリピラー用のコンタクト＞
次に図３に戻り、メモリピラー用のコンタクト５９について説明する。コンタクト５９は、メモリピラー４０と上部配線構造６０に含まれるビット線ＢＬとを接続する電気接続部である。複数のコンタクト５９は、上方から見た場合、複数のメモリピラー４０に対応する位置に配置されている。各コンタクト５９は、Ｚ方向に延びており、ビット線ＢＬとメモリピラー４０のチャネル層４２とを電気的に接続する。コンタクト５９は、タングステンのような導電材料により形成されている。
次に図３に戻り、メモリピラー用のコンタクト５９について説明する。コンタクト５９は、メモリピラー４０と上部配線構造６０に含まれるビット線ＢＬとを接続する電気接続部である。複数のコンタクト５９は、上方から見た場合、複数のメモリピラー４０に対応する位置に配置されている。各コンタクト５９は、Ｚ方向に延びており、ビット線ＢＬとメモリピラー４０のチャネル層４２とを電気的に接続する。コンタクト５９は、タングステンのような導電材料により形成されている。
【0052】
＜２．２．４ 上部配線構造＞
次に、上部配線構造６０について説明する。上部配線構造６０は、積層体３０に対して＋Ｚ方向側に配置された複数の配線を含む構造体である。上部配線構造６０は、例えば、複数のビット線ＢＬと、複数の配線６１とを含む。
次に、上部配線構造６０について説明する。上部配線構造６０は、積層体３０に対して＋Ｚ方向側に配置された複数の配線を含む構造体である。上部配線構造６０は、例えば、複数のビット線ＢＬと、複数の配線６１とを含む。
【0053】
各ビット線ＢＬは、対応するコンタクト５９の上に配置されている。ビット線ＢＬは、コンタクト５９を介して、メモリピラー４０のチャネル層４２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元状に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
【0054】
各配線６１は、後述する導電層用のコンタクト１０１の上に配置されている。配線６１は、コンタクト１０１を介して、導電層３１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）に接続されている。これにより、配線６１に電圧を印加することで、所望の導電層３１に電圧を印加することができる。
【0055】
＜３．階段領域に関連する構成＞
次に、階段領域ＳＲａ，ＳＲｂに関連する構成について説明する。なお、アレイ領域ＡＲの＋Ｘ方向側に配置された階段領域ＳＲａと、アレイ領域ＡＲの－Ｘ方向側に配置された階段領域ＳＲｂとは、Ｘ方向に関して対称であることを除き、互いに同じ構成を有する。そのためここでは、一方の階段領域ＳＲａに関連する構成を取り上げて説明する。
次に、階段領域ＳＲａ，ＳＲｂに関連する構成について説明する。なお、アレイ領域ＡＲの＋Ｘ方向側に配置された階段領域ＳＲａと、アレイ領域ＡＲの－Ｘ方向側に配置された階段領域ＳＲｂとは、Ｘ方向に関して対称であることを除き、互いに同じ構成を有する。そのためここでは、一方の階段領域ＳＲａに関連する構成を取り上げて説明する。
【0056】
＜３．１ 導電層による階段構造＞
図８は、図３に示されたメモリセルアレイ１１のＦ８線で囲まれた領域を示す断面図である。階段領域ＳＲａでは、複数の導電層３１（例えば複数のワード線ＷＬ）のＸ方向の長さが互いに異なる。階段領域ＳＲａでは、複数の導電層３１は、＋Ｚ方向側に位置する導電層３１であるほど、＋Ｘ方向の長さが短くなる。これにより、各導電層３１は、当該導電層３１よりも上方に位置する他の導電層３１と重ならないテラス部７１と、＋Ｘ方向側の端である隆起部７２とを有する。
図８は、図３に示されたメモリセルアレイ１１のＦ８線で囲まれた領域を示す断面図である。階段領域ＳＲａでは、複数の導電層３１（例えば複数のワード線ＷＬ）のＸ方向の長さが互いに異なる。階段領域ＳＲａでは、複数の導電層３１は、＋Ｚ方向側に位置する導電層３１であるほど、＋Ｘ方向の長さが短くなる。これにより、各導電層３１は、当該導電層３１よりも上方に位置する他の導電層３１と重ならないテラス部７１と、＋Ｘ方向側の端である隆起部７２とを有する。
【0057】
本実施形態では、下部積層体３０Ａに含まれる複数の導電層３１のテラス部７１および隆起部７２により、複数の段差を有する下部階段部７５Ａが形成されている。同様に、上部積層体３０Ｂに含まれる複数の導電層３１のテラス部７１および隆起部７２により、複数の段差を有する上部階段部７５Ｂが形成されている。なお以下では、下部階段部７５Ａと上部階段部７５Ｂとを区別しない場合、単に「階段部７５」と称する。
【0058】
より詳しく述べると、複数の導電層３１は、例えば、第１から第６導電層３１Ａ～３１Ｆを含む。
【0059】
第１から第３導電層３１Ａ～３１Ｃは、下部積層体３０Ａに含まれる。第１導電層３１Ａは、第１から第３導電層３１Ａ～３１Ｃのなかで最も下方に位置する。第２導電層３１Ｂは、第１導電層３１Ａよりも上方に配置され、Ｘ方向の長さが第１導電層３１Ａよりも短い。第３導電層３１Ｃは、第２導電層３１Ｂよりも上方に配置され、Ｘ方向の長さが第２導電層３１Ｂよりも短い。
【0060】
上述した構成により、第１導電層３１Ａは、Ｚ方向で第２導電層３１Ｂと重ならないテラス部７１を有する。第２導電層３１Ｂは、Ｚ方向で第３導電層３１Ｃと重ならないテラス部７１を有する。第３導電層３１Ｃは、Ｚ方向で上方の導電層３１と重ならないテラス部７１を有する。第１導電層３１Ａは、「第１ゲート電極層」の一例である。第２導電層３１Ｂは、「第２ゲート電極層」の一例である。第３導電層３１Ｃは、「第３ゲート電極層」の一例である。
【0061】
一方で、第４から第６導電層３１Ｄ～３１Ｆは、上部積層体３０Ｂに含まれる。第４導電層３１Ｄは、第４から第６導電層３１Ｄ～３１Ｆのなかで最も下方に位置する。第５導電層３１Ｅは、第４導電層３１Ｄよりも上方に配置され、Ｘ方向の長さが第４導電層３１Ｄよりも短い。第６導電層３１Ｆは、第５導電層３１Ｅよりも上方に配置され、Ｘ方向の長さが第５導電層３１Ｅよりも短い。
【0062】
上述した構成により、第４導電層３１Ｄは、Ｚ方向で第５導電層３１Ｅと重ならないテラス部７１を有する。第５導電層３１Ｅは、Ｚ方向で第６導電層３１Ｆと重ならないテラス部７１を有する。第６導電層３１Ｆは、Ｚ方向で上方の導電層３１と重ならないテラス部７１を有する。第４導電層３１Ｄは、「第４ゲート電極層」の一例である。第５導電層３１Ｅは、「第５ゲート電極層」の一例である。
【0063】
本実施形態では、メモリセルアレイ１１は、複数の支持体ＨＲを有する（図３参照）。支持体ＨＲは、積層体３０内をＺ方向に延びた柱状体である。支持体ＨＲは、階段部７５に設けられている。支持体ＨＲは、後述する置換工程において犠牲層１２１が除去された状態で、階段部７５において複数の絶縁層３２を支持する支持部である。
【0064】
＜３．２ ストッパー構造＞
次に、階段領域ＳＲａ，ＳＲｂに設けられるストッパー構造８０について説明する。本実施形態では、メモリセルアレイ１１は、ストッパー構造８０を有する。ストッパー構造８０は、半導体記憶装置１の製造工程でコンタクト１０１が形成される穴Ｈ２（図１２参照）の深掘りを抑制する構造である。ストッパー構造８０は、例えば、第１金属層８１、第１絶縁層８２、下部コンタクト８３、第２金属層８４、第２絶縁層８５、および上部コンタクト８６を含む。
次に、階段領域ＳＲａ，ＳＲｂに設けられるストッパー構造８０について説明する。本実施形態では、メモリセルアレイ１１は、ストッパー構造８０を有する。ストッパー構造８０は、半導体記憶装置１の製造工程でコンタクト１０１が形成される穴Ｈ２（図１２参照）の深掘りを抑制する構造である。ストッパー構造８０は、例えば、第１金属層８１、第１絶縁層８２、下部コンタクト８３、第２金属層８４、第２絶縁層８５、および上部コンタクト８６を含む。
【0065】
＜３．２．１ 第１金属層＞
第１金属層８１は、下部積層体３０Ａに関してコンタクト１０１が形成される穴Ｈ２（図１２参照）の深掘りを抑制するストッパー層である。第１金属層８１は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第１から第３導電層３１Ａ～３１Ｃ）の各々のテラス部７１に対して、少なくとも＋Ｚ方向側に配置されている。本実施形態では、第１金属層８１は、下部階段部７５Ａに沿う階段状に形成されている。この場合、第１金属層８１は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第１から第３導電層３１Ａ～３１Ｃ）の各々のテラス部７１に対して、＋Ｚ方向側および＋Ｘ方向側に配置されている。
第１金属層８１は、下部積層体３０Ａに関してコンタクト１０１が形成される穴Ｈ２（図１２参照）の深掘りを抑制するストッパー層である。第１金属層８１は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第１から第３導電層３１Ａ～３１Ｃ）の各々のテラス部７１に対して、少なくとも＋Ｚ方向側に配置されている。本実施形態では、第１金属層８１は、下部階段部７５Ａに沿う階段状に形成されている。この場合、第１金属層８１は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第１から第３導電層３１Ａ～３１Ｃ）の各々のテラス部７１に対して、＋Ｚ方向側および＋Ｘ方向側に配置されている。
【0066】
例えば、第１金属層８１は、第１部分９１、第２部分９２、第３部分９３、第１段差部９４、第２段差部９５、およびプレート部９６を含む。
【0067】
第１部分９１は、第１導電層３１Ａのテラス部７１の上方に位置する。第１部分９１は、Ｘ方向およびＹ方向に沿う層状である。第１部分９１の少なくとも一部は、第２導電層３１Ｂと同じ高さに位置する。すなわち、第１部分９１の少なくとも一部は、Ｘ方向で、第２導電層３１Ｂと並ぶ。
【0068】
第２部分９２は、第２導電層３１Ｂのテラス部７１の上方に位置する。第２部分９２は、Ｘ方向およびＹ方向に沿う層状である。第２部分９２は、Ｚ方向で第１部分９１とは異なる位置（異なる高さ）に配置されている。第２部分９２の少なくとも一部は、第３導電層３１Ｃと同じ高さに位置する。すなわち、第２部分９２の少なくとも一部は、Ｘ方向で、第３導電層３１Ｃと並ぶ。
【0069】
第３部分９３は、第３導電層３１Ｃのテラス部７１の上方に位置する。第３部分９３は、Ｘ方向およびＹ方向に沿う層状である。第３部分９３は、Ｚ方向で第２部分９２とは異なる位置（異なる高さ）に配置されている。第３部分９３の少なくとも一部は、第３導電層３１Ｃの上方に位置する１つの導電層３１と同じ高さに位置する。すなわち、第３部分９３の少なくとも一部は、Ｘ方向で、第３導電層３１Ｃの上方に位置する１つの導電層３１と並ぶ。
【0070】
第１段差部９４は、第１部分９１と第２部分９２との間に位置する。第１段差部９４は、第２導電層３１Ｂの隆起部７２に沿ってＺ方向に延びている。第１段差部９４は、第１部分９１と第２部分９２とを接続する。
【0071】
第２段差部９５は、第２部分９２と第３部分９３との間に位置する。第２段差部９５は、第３導電層３１Ｃの隆起部７２に沿ってＺ方向に延びている。第２段差部９５は、第２部分９２と第３部分９３とを接続する。
【0072】
プレート部９６は、第１金属層８１の最上部に位置する。プレート部９６は、下部積層体３０Ａに含まれる最上位の導電層３１よりも上方に位置する。プレート部９６は、例えば、下部積層体３０Ａと絶縁層３２Ｓとの間に位置する。プレート部９６は、Ｘ方向およびＹ方向に延びている。プレート部９６は、例えば、階段領域ＳＲａとアレイ領域ＡＲとの間の位置まで延びている。すなわち、第１金属層８１は、階段領域ＳＲａには設けられているが、アレイ領域ＡＲには設けられていない。
【0073】
本実施形態では、第１金属層８１の各部（第１部分９１、第２部分９２、第３部分９３、第１段差部９４、第２段差部９５、およびプレート部９６）は、Ｙ方向において、分断部ＳＴと接している（図９参照）。例えば、第１金属層８１の各部は、Ｙ方向において、分断部ＳＴの絶縁部５７と接している。
【0074】
本実施形態では、第１金属層８１と複数の導電層３１とは、同じ材料（例えば、タングステンのような金属材料）で形成されている。
【0075】
本実施形態では、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１よりも大きい。例えば、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１と比べて、１．５倍以上である。別の観点では、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１と比べて、２倍以下である。
【0076】
本実施形態では、第１金属層８１は、後述する下部コンタクト８３を介して、グラウンドＧＮＤに接続されている。第１金属層８１は、下部積層体３０Ａに含まれる複数の導電層３１と、上部配線構造６０に含まれる複数のビット線ＢＬおよび配線６１との間に位置するシールド層として機能する。
【0077】
＜３．２．２ 第１絶縁層＞
第１絶縁層８２は、下部積層体３０Ａに含まれる複数の導電層３１と、第１金属層８１とを絶縁するための絶縁部である。例えば、第１絶縁層８２は、下部階段部７５Ａと第１金属層８１との間に設けられている。第１絶縁層８２は、下部階段部７５Ａに沿う階段状に形成されている。例えば、第１絶縁層８２は、第１導電層３１Ａのテラス部７１と第１金属層８１との第１部分９１の間、第２導電層３１Ｂのテラス部７１と第１金属層８１の第２部分９２との間、第３導電層３１Ｃのテラス部７１と第１金属層８１の第３部分９３との間、第２導電層３１Ｂの隆起部７２と第１金属層８１の第１段差部９４との間、および第３導電層３１Ｃの隆起部７２と第１金属層８１の第２段差部９５との間に設けられている。第１絶縁層８２は、例えば、シリコン酸化物のような絶縁材料により形成されている。
第１絶縁層８２は、下部積層体３０Ａに含まれる複数の導電層３１と、第１金属層８１とを絶縁するための絶縁部である。例えば、第１絶縁層８２は、下部階段部７５Ａと第１金属層８１との間に設けられている。第１絶縁層８２は、下部階段部７５Ａに沿う階段状に形成されている。例えば、第１絶縁層８２は、第１導電層３１Ａのテラス部７１と第１金属層８１との第１部分９１の間、第２導電層３１Ｂのテラス部７１と第１金属層８１の第２部分９２との間、第３導電層３１Ｃのテラス部７１と第１金属層８１の第３部分９３との間、第２導電層３１Ｂの隆起部７２と第１金属層８１の第１段差部９４との間、および第３導電層３１Ｃの隆起部７２と第１金属層８１の第２段差部９５との間に設けられている。第１絶縁層８２は、例えば、シリコン酸化物のような絶縁材料により形成されている。
【0078】
＜３．２．３ 下部コンタクト＞
下部コンタクト８３は、第１金属層８１とグラウンドＧＮＤとを接続する電気接続部である。下部コンタクト８３は、例えば、下部積層体３０Ａに含まれる最上位の導電層３１よりも上方に位置する。例えば、下部コンタクト８３は、第１金属層８１のプレート部９６の上方に位置する。下部コンタクト８３は、Ｚ方向に延びた導電性プラグである。下部コンタクト８３の下端は、第１金属層８１のプレート部９６に接続されている。
下部コンタクト８３は、第１金属層８１とグラウンドＧＮＤとを接続する電気接続部である。下部コンタクト８３は、例えば、下部積層体３０Ａに含まれる最上位の導電層３１よりも上方に位置する。例えば、下部コンタクト８３は、第１金属層８１のプレート部９６の上方に位置する。下部コンタクト８３は、Ｚ方向に延びた導電性プラグである。下部コンタクト８３の下端は、第１金属層８１のプレート部９６に接続されている。
【0079】
＜３．２．４ 第２金属層＞
第２金属層８４は、上部積層体３０Ｂに関してコンタクト１０１が形成される穴Ｈ２の深掘りを抑制するストッパー層である。第２金属層８４は、上部積層体３０Ｂに含まれる複数の導電層３１（例えば、第４から第６導電層３１Ｄ～３１Ｆ）の各々のテラス部７１に対して、少なくとも＋Ｚ方向側に配置されている。本実施形態では、第２金属層８４は、上部階段部７５Ｂに沿う階段状に形成されている。この場合、第２金属層８４は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第４から第６導電層３１Ｄ～３１Ｆ）の各々のテラス部７１に対して、＋Ｚ方向側および＋Ｘ方向側に配置されている。
第２金属層８４は、上部積層体３０Ｂに関してコンタクト１０１が形成される穴Ｈ２の深掘りを抑制するストッパー層である。第２金属層８４は、上部積層体３０Ｂに含まれる複数の導電層３１（例えば、第４から第６導電層３１Ｄ～３１Ｆ）の各々のテラス部７１に対して、少なくとも＋Ｚ方向側に配置されている。本実施形態では、第２金属層８４は、上部階段部７５Ｂに沿う階段状に形成されている。この場合、第２金属層８４は、下部積層体３０Ａに含まれる複数の導電層３１（例えば、第４から第６導電層３１Ｄ～３１Ｆ）の各々のテラス部７１に対して、＋Ｚ方向側および＋Ｘ方向側に配置されている。
【0080】
本実施形態では、第１金属層８１と第２金属層８４とは、互いに離間している。すなわち、第２金属層８４は、第１金属層８１と接続されていない。
【0081】
＜３．２．５ 第２絶縁層＞
第２絶縁層８５は、上部積層体３０Ｂに含まれる複数の導電層３１と、第２金属層８４とを絶縁するための絶縁層である。例えば、第２絶縁層８５は、上部階段部７５Ｂと第２金属層８４との間に設けられている。第２絶縁層８５は、上部階段部７５Ｂに沿う階段状に形成されている。
第２絶縁層８５は、上部積層体３０Ｂに含まれる複数の導電層３１と、第２金属層８４とを絶縁するための絶縁層である。例えば、第２絶縁層８５は、上部階段部７５Ｂと第２金属層８４との間に設けられている。第２絶縁層８５は、上部階段部７５Ｂに沿う階段状に形成されている。
【0082】
＜３．２．６ 上部コンタクト＞
上部コンタクト８６は、第２金属層８４とグラウンドＧＮＤとを接続する電気接続部である。例えば、上部コンタクト８６は、上部積層体３０Ｂに含まれる最上位の導電層３１（例えばドレイン側選択ゲート線ＳＧＤとして機能する導電層３１）よりも上方に位置する。例えば、上部コンタクト８６は、第２金属層８４のプレート部９６の上方に位置する。上部コンタクト８６は、Ｚ方向に延びた導電性プラグである。上部コンタクト８６の下端は、第２金属層８４のプレート部９６に接続されている。
上部コンタクト８６は、第２金属層８４とグラウンドＧＮＤとを接続する電気接続部である。例えば、上部コンタクト８６は、上部積層体３０Ｂに含まれる最上位の導電層３１（例えばドレイン側選択ゲート線ＳＧＤとして機能する導電層３１）よりも上方に位置する。例えば、上部コンタクト８６は、第２金属層８４のプレート部９６の上方に位置する。上部コンタクト８６は、Ｚ方向に延びた導電性プラグである。上部コンタクト８６の下端は、第２金属層８４のプレート部９６に接続されている。
【0083】
なお、第２金属層８４、第２絶縁層８５、および上部コンタクト８６に関するその他の説明は、第１金属層８１、第１絶縁層８２、および下部コンタクト８３に関する上記説明において、「第１金属層８１」を「第２金属層８４」、「第１絶縁層８２」を「第２絶縁層８５」、「下部コンタクト８３」を「上部コンタクト８６」、「下部積層体３０Ａ」を「上部積層体３０Ｂ」、「下部階段部７５Ａ」を「上部階段部７５Ｂ」、「第１導電層３１Ａ」を「第４導電層３１Ｄ」、「第２導電層３１Ｂ」を「第５導電層３１Ｅ」、「第３導電層３１Ｃ」を「第６導電層３１Ｆ」とそれぞれ読み替えればよい。
【0084】
＜３．３ 導電層用のコンタクト＞
次に、導電層用の複数のコンタクト１０１について説明する。コンタクト１０１は、導電層３１と上部配線構造６０に含まれる配線６１とを接続する電気接続部である。複数のコンタクト１０１は、上方から見た場合、複数の導電層３１のテラス部７１に対応する位置に配置されている。複数のコンタクト１０１は、Ｚ方向に延びており、互いにＺ方向の長さが異なる。コンタクト１０１は、「柱状体」の一例である。
次に、導電層用の複数のコンタクト１０１について説明する。コンタクト１０１は、導電層３１と上部配線構造６０に含まれる配線６１とを接続する電気接続部である。複数のコンタクト１０１は、上方から見た場合、複数の導電層３１のテラス部７１に対応する位置に配置されている。複数のコンタクト１０１は、Ｚ方向に延びており、互いにＺ方向の長さが異なる。コンタクト１０１は、「柱状体」の一例である。
【0085】
本実施形態では、各コンタクト１０１は、接続先の導電層３１のテラス部７１に対して上方に配置されている。各コンタクト１０１は、第１金属層８１または第２金属層８４を貫通して、導電層３１のテラス部７１に接続されている。例えば、複数のコンタクト１０１は、第１から第６コンタクト１０１Ａ～１０１Ｆを含む。第１コンタクト１０１Ａは、「第１柱状体」の一例である。第２コンタクト１０１Ｂは、「第２柱状体」の一例である。第４コンタクト１０１Ｄは、「第３柱状体」の一例である。
【0086】
第１コンタクト１０１Ａは、Ｚ方向に第１金属層８１の第１部分９１を貫通し、第１導電層３１Ａのテラス部７１に接続されている。第１コンタクト１０１Ａの下端は、第１導電層３１Ａの下方に位置する導電層３１よりも上方に位置する。第２コンタクト１０１Ｂは、Ｚ方向に第１金属層８１の第２部分９２を貫通し、第２導電層３１Ｂのテラス部７１に接続されている。第２コンタクト１０１Ｂの下端は、第１導電層３１Ａよりも上方に位置する。第３コンタクト１０１Ｃは、Ｚ方向に第１金属層８１の第３部分９３を貫通し、第３導電層３１Ｃのテラス部７１に接続されている。第３コンタクト１０１Ｃの下端は、第２導電層３１Ｂよりも上方に位置する。
【0087】
同様に、第４コンタクト１０１Ｄは、Ｚ方向に第２金属層８４の第１部分９１を貫通し、第４導電層３１Ｄのテラス部７１に接続されている。第４コンタクト１０１Ｄの下端は、第４導電層３１Ｄの下方に位置する導電層３１よりも上方に位置する。第５コンタクト１０１Ｅは、Ｚ方向に第２金属層８４の第２部分９２を貫通し、第５導電層３１Ｅのテラス部７１に接続されている。第５コンタクト１０１Ｅの下端は、第４導電層３１Ｄよりも上方に位置する。第６コンタクト１０１Ｆは、Ｚ方向に第２金属層８４の第３部分９３を貫通し、第６導電層３１Ｆのテラス部７１に接続されている。第６コンタクト１０１Ｆの下端は、第５導電層３１Ｅよりも上方に位置する。
【0088】
図９は、コンタクト１０１の構成を説明するための断面図である。ここでは、下部階段部７５Ａに接続されるコンタクト１０１を例に取り上げて説明する。各コンタクト１０１は、導電部１１１と、絶縁部１１２とを含む。
【0089】
導電部１１１は、Ｚ方向においてコンタクト１０１の全長に亘る。導電部１１１は、Ｚ方向に第１金属層８１を貫通して導電層３１のテラス部７１と接続されている。導電部１１１は、導電層３１のテラス部７１と、上部配線構造６０に含まれる配線６１とを接続している。導電部１１１は、例えば、円柱状または逆円錐台形状である。
【0090】
絶縁部１１２は、導電部１１１と第１金属層８１との間の電気絶縁性を確保するための絶縁部である。絶縁部１１２は、少なくとも第１金属層８１と導電部１１１との間に配置されている。本実施形態では、絶縁部１１２は、導電部１１１の外周面に沿う環状に形成され、Ｚ方向においてコンタクト１０１の全長に亘り延びている。
【0091】
なお、上部階段部７５Ｂに接続されるコンタクト１０１の構成は、下部階段部７５Ａに接続されるコンタクト１０１の構成と同様である。上部階段部７５Ｂに接続されるコンタクト１０１に関する説明は、下部階段部７５Ａに接続されるコンタクト１０１に関する上記説明において、「第１金属層８１」を「第２金属層８４」と読み替えればよい。
【0092】
＜３．４ 階段部の一例＞
図１０は、階段部７５の一例である多段階段部７５Ｓを説明するための断面図である。以上では、説明の便宜上、全ての導電層３１の長さが１層ずつＸ方向で異なる場合について説明した。ただし、メモリセルアレイ１１は、階段部７５として、多段階段部７５Ｓを有してもよい。多段階段部７５Ｓは、Ｙ方向において複数の段差が存在する階段部である。
図１０は、階段部７５の一例である多段階段部７５Ｓを説明するための断面図である。以上では、説明の便宜上、全ての導電層３１の長さが１層ずつＸ方向で異なる場合について説明した。ただし、メモリセルアレイ１１は、階段部７５として、多段階段部７５Ｓを有してもよい。多段階段部７５Ｓは、Ｙ方向において複数の段差が存在する階段部である。
【0093】
例えば、多段階段部７５Ｓは、Ｙ方向において、第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３を有する。第１領域Ｒ１は、第１から第３領域Ｒ１～Ｒ３のなかで分断部ＳＴに最も近い。一方で、第３領域Ｒ３は、第１から第３領域Ｒ１～Ｒ３のなかで分断部ＳＴから最も遠い。第２領域Ｒ２は、第１領域Ｒ１と第３領域Ｒ３との間に配置されている。
【0094】
第１から第３領域Ｒ１～Ｒ３のなかでは、第２領域Ｒ２が最も低い。第１領域Ｒ１は、第２領域Ｒ２が有する導電層３１に加えて、１つ上方の導電層３１を含むことで、第２領域Ｒ２よりも高い。第３領域Ｒ３は、第１領域Ｒ１が有する導電層３１に加えて、さらに１つ上方の導電層３１を含むことで、第１領域Ｒ１よりも高い。
【0095】
本実施形態では、第１金属層８１および第１絶縁層８２は、第１から第３領域Ｒ１～Ｒ３に亘って連続して設けられている。すなわち、第１金属層８１および第１絶縁層８２は、第１から第３領域Ｒ１～Ｒ３の間にある段差に沿って設けられている。同様に、第２金属層８４および第２絶縁層８５は、第１から第３領域Ｒ１～Ｒ３に亘って連続して設けられている。すなわち、第２金属層８４および第２絶縁層８５は、第１から第３領域Ｒ１～Ｒ３の間にある段差に沿って設けられている。
【0096】
なお、多段階段部７５Ｓは、Ｘ方向においても複数の段差を有する（図１１参照）。例えば、第１から第３領域Ｒ１～Ｒ３の各々は、Ｘ方向において、３つの導電層３１の高さに相当する段差を有する。そして、第１金属層８１および第１絶縁層８２は、Ｘ方向においても各段差を超えて連続して設けられている。同様に、第２金属層８４および第２絶縁層８５は、Ｘ方向においても各段差を超えて連続して設けられている。
【0097】
第１から第３領域Ｒ１～Ｒ３の各々には、コンタクト１０１が設けられている。このような構成によれば、全ての導電層３１の長さが１層ずつＸ方向で異なる場合と比べて、階段領域ＳＲａ，ＳＲｂのＸ方向の寸法を小さくすることができる。
【0098】
＜４．製造方法＞
図１１および図１２は、半導体記憶装置１の製造方法を説明するための断面図である。図１１および図１２は、下部階段部７５Ａにおける１つのコンタクト１０１の周囲の構成について説明する。なお図１１および図１２は、上述した多段階段部７５Ｓが設けられる場合を示す例である。
図１１および図１２は、半導体記憶装置１の製造方法を説明するための断面図である。図１１および図１２は、下部階段部７５Ａにおける１つのコンタクト１０１の周囲の構成について説明する。なお図１１および図１２は、上述した多段階段部７５Ｓが設けられる場合を示す例である。
【0099】
まず、図１１中の（ａ）に示すように、複数の犠牲層１２１と複数の絶縁層３２とにより積層体１２０が形成される。複数の犠牲層１２１と複数の絶縁層３２とは、Ｚ方向に１層ずつ交互に積層される。犠牲層１２１は、後述する置換工程で導電層３１に置換される層である。犠牲層１２１は、例えば、シリコン窒化物により形成される。犠牲層１２１は、「第１層」の一例である。絶縁層３２は、犠牲層１２１とは材質が異なる層であり、例えばシリコン酸化物により形成される。絶縁層３２は、「第２層」の一例である。
【0100】
次に、積層体１２０に階段部１２５が形成される。階段部１２５は、積層体１２０の除去対象部分をエッチングすることで、除去対象部分に含まれる犠牲層１２１および絶縁層３２を除去することで形成される。階段部１２５では、Ｘ方向において、少なくとも複数の犠牲層１２１に含まれる１つの犠牲層１２１Ａ（例えば、後工程で第１導電層３１Ａに置換される犠牲層）と、複数の犠牲層１２１に含まれる別の１つの犠牲層１２１Ｂ（例えば、後工程で第２導電層３１Ｂに置換される犠牲層）とでＸ方向の長さが異なる。ここまでの工程は、公知の方法を用いて行うことができる。
【0101】
次に、図１１中の（ｂ）に示すように、少なくとも階段部１２５上に絶縁材料（例えばシリコン酸化物）が供給されることで、階段部７５上に第１絶縁層８２が形成される。第１絶縁層８２は、階段部１２５に沿う階段状に形成される。第１絶縁層８２は、「第３層」の一例である。
【0102】
次に、図１１中の（ｃ）に示すように、少なくとも階段部１２５上（すなわち第１絶縁層８２上）に、複数の犠牲層１２１と同じ絶縁材料（例えばシリコン窒化物）が供給されることで、階段部１２５上（すなわち第１絶縁層８２上）に犠牲層１３１が形成される。犠牲層１３１は、階段部１２５に沿う階段状に形成される。犠牲層１３１は、後述する置換工程で第１金属層８１に置換される層である。犠牲層１３１は、第１絶縁層８２とは材質が異なる層であり、「第４層」の一例である。
【0103】
次に、図１２中の（ｄ）に示すように、積層体１２０および犠牲層１３１を覆う絶縁体１４０が設けられる。絶縁体１４０は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）により形成される。
【0104】
次に、分断部ＳＴを形成するための溝１５１が積層体１２０に形成される。次に、溝１５１にエッチング剤が供給され、複数の犠牲層１２１および犠牲層１３１が除去される。そして、複数の犠牲層１２１および犠牲層１３１が除去された空間にタングステンのような金属材料が埋め戻されることで、複数の犠牲層１２１および犠牲層１３１が複数の導電層３１および第１金属層８１に置換される。これにより、階段部１２５から下部階段部７５Ａが形成される。
【0105】
次に、図１２中の（ｅ）に示すように、コンタクト１０１を設けるための穴Ｈ２が加工される。穴Ｈ２の加工は、第１金属層８１をストッパー層として利用して絶縁体１４０に穴Ｈ２を加工する第１処理（図１２中の（ｅ）参照）と、第１処理の後に穴Ｈ２を深堀りして穴Ｈ２を第１導電層３１Ａに接続する第２処理（図１２中の（ｆ）参照）とを含む。すなわち、第１処理では、絶縁体１４０に穴Ｈ２を加工し、穴Ｈ２が第１金属層８１に到達したことが不図示の検知装置により検知されることで穴Ｈ２の加工を停止する。なお、この第１処理では、穴Ｈ２が第１金属層８１の上面で停止されることに限定されず、穴Ｈ２が第１金属層８１の途中まで掘られた状態で停止されてもよく、穴Ｈ２が第１金属層８１を貫通した状態で停止されてもよい。
【0106】
次に、第１処理の完了後、穴Ｈ２の内部に絶縁材料を供給する。これにより、穴Ｈ２の内周面および底部に沿う有底環状の絶縁部１６１が形成される。
【0107】
次に、図１２中の（ｆ）に示すように、第１処理とはエッチング条件などを変えて穴Ｈ２を掘り進める第２処理が行われる。すなわち、絶縁部１６１のなかで穴Ｈ２の底部に形成された部分がエッチングにより除去される。これにより、環状の絶縁部１１２が形成される。その後、第２処理として穴Ｈ２を掘り進めることで、穴Ｈ２を第１導電層３１Ａに到達させる。次に、穴Ｈ２および環状の絶縁部１１２の内部に導電材料を供給する。これにより、絶縁部１１２の内部に導電部１１１が形成される。これにより、コンタクト１０１が形成される。
【0108】
以上、図１１および図１２を参照し、下部階段部７５Ａにおける第１金属層８１およびコンタクト１０１に関する製造方法について説明した。なお、上部階段部７５Ｂにおける第２金属層８４およびコンタクト１０１に関する製造方法についても同様である。
【0109】
次に、別観点で半導体記憶装置１の製造方法の流れを説明する。図１３および図２０は、半導体記憶装置１の製造方法を説明するための断面図である。図１３に示すように、複数の犠牲層１２１と複数の絶縁層３２がＺ方向に１層ずつ交互に積層されることで、下部積層体３０Ａに対応する下部積層体１２０Ａが形成される。次に、下部積層体１２０Ａに、後工程で下部階段部７５Ａとなる下部階段部１２５Ａが形成される。
【0110】
次に、少なくとも下部階段部１２５Ａ上に絶縁材料が供給されることで、下部階段部１２５Ａ上に第１絶縁層８２が設けられる。次に、第１絶縁層８２上に、複数の犠牲層１２１と同じ絶縁材料（例えばシリコン窒化物）が供給されることで、後工程で第１金属層８１に置換される犠牲層１３１（以下「第１犠牲層１３１Ａ」と称する）が形成される。
【0111】
次に、図１４に示すように、下部積層体１２０Ａおよび第１犠牲層１３１Ａを覆う絶縁体１４０Ａが設けられる。次に、下部積層体１２０Ａに、後工程で下部ピラー４０Ａが設けられる穴Ｈ１Ａ、および後工程で支持体ＨＲの下部が設けられる穴Ｈ３Ａが形成される。これら穴Ｈ１ＡおよびＨ３Ａは、犠牲体１５５が一度埋められる。
【0112】
次に、図１５に示すように、複数の犠牲層１３１と複数の絶縁層３２がＺ方向に１層ずつ交互に積層されることで、上部積層体３０Ｂに対応する上部積層体１２０Ｂが形成される。次に、上部積層体１２０Ｂに、後工程で上部階段部７５Ｂとなる上部階段部１２５Ｂが形成される。
【0113】
次に、少なくとも上部階段部１２５Ｂ上に絶縁材料が供給されることで、上部階段部１２５Ｂ上に第２絶縁層８５が設けられる。次に、第２絶縁層８５上に、複数の犠牲層１２１と同じ絶縁材料（例えばシリコン窒化物）が供給されることで、後工程で第２金属層８４に置換される犠牲層１３１（以下「第２犠牲層１３１Ｂ」と称する）が形成される。次に、上部積層体１２０Ｂおよび第２犠牲層１３１Ｂを覆う絶縁体１４０Ｂが設けられる。絶縁体１４０Ｂは、先に設けられている絶縁体１４０Ａと合わされて、絶縁体１４０となる。
【0114】
次に、図１６に示すように、上部積層体１２０Ｂに、上部ピラー４０Ｂが設けられる穴Ｈ１Ｂ、および支持体ＨＲの上部が設けられる穴Ｈ３Ｂが形成される。次に、穴Ｈ１Ｂは、穴Ｈ１Ａと接続される。穴Ｈ３Ｂは、穴Ｈ３Ａと接続される。次に、穴Ｈ１Ａ，Ｈ３Ａの内部に設けられた犠牲体１５５が除去される。次に、穴Ｈ１Ａ，Ｈ１Ｂの内部にメモリピラー４０が形成され、穴Ｈ３Ａ，Ｈ３Ｂの内部に支持体ＨＲが形成される。
【0115】
次に、図１７に示すように、分断部ＳＴを設けるための溝１５１（図１２参照）を介して、複数の犠牲層１２１、第１犠牲層１３１Ａ、および第２犠牲層１３１Ｂが、複数の導電層３１、第１金属層８１、および第２金属層８４にそれぞれ置換される。これにより、下部階段部１２５Ａから下部階段部７５Ａが形成され、上部階段部１２５Ｂから上部階段部７５Ｂが形成される。
【0116】
次に、図１８に示すように、コンタクト１０１を設けるための穴Ｈ２、および下部コンタクト８３を設けるための穴Ｈ４が絶縁体１４０に設けられる。
【0117】
次に、図１９に示すように、穴Ｈ２の内部にコンタクト１０１が形成され、穴Ｈ４の内部に下部コンタクト８３が形成される。次に、図２０に示すように、コンタクト１０１と配線６１とを接続するコンタクト１７１が形成される。また、下部コンタクト８３とグラウンドＧＮＤとを接続するコンタクト１７２が形成される。また、上部コンタクト８６が形成される。次に、ビット線ＢＬおよび配線６１などが形成される。これにより、半導体記憶装置１が完成する。
【0118】
＜５．利点＞
近年、半導体記憶装置１の実装密度のさらなる向上のため、導電層３１および絶縁層３２の薄膜化や、高積層化が進んでいる。ここで第１比較例として、コンタクト１０１に対するストッパー構造が存在しない場合について考える。この場合、コンタクト１０１用の穴Ｈ２の加工において深さの制御が難しく、コンタクト１０１が導電層３１を過度に突き抜けることや、コンタクト１０１が導電層３１に接しないような不良が生じる可能性がある。
近年、半導体記憶装置１の実装密度のさらなる向上のため、導電層３１および絶縁層３２の薄膜化や、高積層化が進んでいる。ここで第１比較例として、コンタクト１０１に対するストッパー構造が存在しない場合について考える。この場合、コンタクト１０１用の穴Ｈ２の加工において深さの制御が難しく、コンタクト１０１が導電層３１を過度に突き抜けることや、コンタクト１０１が導電層３１に接しないような不良が生じる可能性がある。
【0119】
また第２比較例として、穴Ｈ２に対するストッパー層をシリコン窒化物のような絶縁層で形成する場合について考える。この場合、上記絶縁層と分断部ＳＴとの間に、当該絶縁層と分断部ＳＴとを分離するための分離部を設ける必要が生じる。これは、犠牲層１３１の置換工程において、上記絶縁層（ストッパー層）の一部が犠牲層１３１とともに金属材料に置換され、コンタクト１０１にショートが生じることを避けるためである。この比較例２の構成では、上記絶縁層と分断部ＳＴとの間にスペースが必要となり、半導体記憶装置１の小型化が難しくなる。
【0120】
そこで本実施形態では、半導体記憶装置１は、第１導電層３１Ａのテラス部７１に対して少なくとも上方に配置された第１金属層８１を有する。第１コンタクト１０１Ａは、Ｚ方向に延びて第１金属層８１を貫通して第１導電層３１Ａのテラス部７１と接続された導電部１１１と、少なくとも第１金属層８１と導電部１１１との間に配置された絶縁部１１２とを含む。
【0121】
このような構成によれば、ストッパー層が存在するため、コンタクト１０１用の穴Ｈ２の加工において深さの制御が容易になる。またストッパー層が金属層であると、ストッパー層と絶縁層３２との選択比として、金属と絶縁材料の選択比を利用して穴Ｈ２を加工することができる。これにより、ストッパー層が絶縁層である場合と比べて、コンタクト１０１用の穴Ｈ２の加工において深さの制御がさらに容易になる。
【0122】
また本実施形態では、絶縁部１１２によりコンタクト１０１と第１金属層８１との間の耐圧性を確保することができるため、コンタクト１０１と第１金属層８１との間にショートが生じることを避けることができる。その結果、第１金属層８１を分断部ＳＴに隣接して配置することができるようになる。これにより、半導体記憶装置１の小型化を図ることができる。
【0123】
本実施形態では、第１金属層８１の少なくとも一部は、Ｘ方向で第２導電層３１Ｂと並ぶ。このような構成によれば、第１導電層３１Ａのテラス部７１の近くに第１金属層８１が配置されている。このため、穴Ｈ２の加工において深さの制御がさらに容易になる。
【0124】
本実施形態では、半導体記憶装置１は、第１金属層８１と第１導電層３１Ａとの間に配置された部分を含む第１絶縁層８２をさらに備える。このような構成によれば、第１金属層８１と第１導電層３１Ａとの間で絶縁性を確保することができる。これにより、複数の導電層３１に対して１つ第１金属層８１を設けることができる。
【0125】
本実施形態では、第１金属層８１と第１導電層３１Ａとは、同じ材料で形成されている。このような構成によれば、複数の導電層３１に関する置換工程において、第１金属層８１を同時に形成することができる。これにより、第１金属層８１を製造する専用の工程が必要になることを避けることができる。これにより、半導体記憶装置１の製造性をさらに高めることができる。
【0126】
本実施形態では、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１よりも大きい。このような構成によれば、第１金属層８１のストッパー層としての機能を高めることができる。また本実施形態では、第１金属層８１は、段差部８１ｄなどを含む階段状に形成される。第１金属層８１の厚さが大きいと、上記置換工程において、段差部８１ｄの内部にも導電材料が入りやすくなる。その結果、第１金属層８１を形成しやすくなる。
【0127】
本実施形態では、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１と比べて１．５倍以上である。このような構成によれば、第１金属層８１のストッパー層としての機能をさらに高めることができるとともに、段差を有する第１金属層８１をより形成しやすくなる。
【0128】
本実施形態では、Ｚ方向で第１導電層３１Ａのテラス部７１と重なる領域において、Ｚ方向における第１金属層８１の厚さＴ２は、Ｚ方向における第１導電層３１Ａの厚さＴ１と比べて、２倍以下である。このような構成によれば、上記置換工程において、導電層３１の置換が完了した時点で、第１金属層８１の置換（金属材料の導入）が不十分であることを避けることができる。これにより、半導体記憶装置１の製造性をさらに高めることができる。
【0129】
本実施形態では、第１金属層８１は、グラウンドＧＮＤに接続されている。このような構成によれば、第１金属層８１がシールド層として機能し、メモリセルアレイ１１内で信号ノイズを減少させることができる。例えば、複数の導電層３１（例えば複数のワード線ＷＬ）を流れる信号と、上部配線構造６０を流れる信号との干渉を低減することができる。これにより、半導体記憶装置１の動作性能の向上を図ることができる。
【0130】
本実施形態では、第１金属層８１は、Ｚ方向で第１導電層３１Ａのテラス部７１を覆う第１部分９１と、Ｚ方向で第１部分９１とは異なる位置に配置され、第２導電層３１Ｂのテラス部７１を覆う第２部分９２と、第１部分９１と第２部分９２との間に設けられて第１部分９１と第２部分９２とを接続する段差部９４とを含む。このような構成によれば、階段状に配置される複数の導電層３１に対してそれぞれ近い位置に第１金属層８１を設けることができる。これにより、穴Ｈ２の加工において深さの制御がさらに容易になる。
【0131】
本実施形態では、第１金属層８１と第２金属層８４は、互いに離間している。このような構成によれば、下部積層体３０Ａと上部積層体３０Ｂにより積層体３０が形成される構成などにおいて、第１金属層８１および第２金属層８４の形成が容易になる。これにより、半導体記憶装置１の製造性をさらに高めることができる。
【0132】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態では、コンタクト２０１の絶縁部２１０が第１金属層８１または第２金属層８４に対応する高さに太い部分を有するで、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
次に、第２実施形態について説明する。第２実施形態では、コンタクト２０１の絶縁部２１０が第１金属層８１または第２金属層８４に対応する高さに太い部分を有するで、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
【0133】
図２１は、本実施形態のコンタクト２０１の構成を説明するための断面図である。ここでは、下部階段部７５Ａに接続されるコンタクト２０１を例に取り上げて説明する。ただし、上部階段部７５Ｂに接続されるコンタクト２０１も同様の構成を有する。
【0134】
本実施形態では、メモリセルアレイ１１は、第１実施形態で説明した複数のコンタクト１０１に代えて、複数のコンタクト２０１を有する。各コンタクト２０１は、導電部１１１と、絶縁部２１０とを含む。導電部１１１は、第１実施形態の導電部１１１と同じである。
【0135】
絶縁部２１０は、例えば、第１絶縁部２１１と、第２絶縁部２１２とを含む。第１絶縁部２１１は、第１金属層８１と導電部１１１との間を外れた位置に配置されている。第１絶縁部２１１は、導電部１１１に沿って延びている。第２絶縁部２１２は、第１金属層８１と導電部１１１との間に配置されている。Ｘ方向およびＹ方向における第２絶縁部２１２の厚さＴ４は、Ｘ方向およびＹ方向における第１絶縁部２１１の厚さＴ３よりも大きい。厚さＴ３および厚さＴ４は、例えば、第１絶縁部２１１と第２絶縁部２１２との境界における寸法である。
【0136】
本実施形態では、Ｚ方向における第１金属層８１の厚さをＴ２とし、Ｘ方向における第１絶縁部２１１の厚さをＴ３とし、Ｘ方向における第２絶縁部２１２の厚さをＴ４とし、厚さＴ４と厚さＴ３との差分（Ｔ４－Ｔ３、後述するリセス加工の量）をΔＴとすると、以下の式（１），（２）の関係が満たされる。
【0137】
Ｔ３×２＞ΔＴ＞Ｔ３ …式（１）
Ｔ２＜Ｔ３×２ …式（２）
Ｔ２＜Ｔ３×２ …式（２）
【0138】
上記式（１），（２）の関係が満たされると、第２絶縁部２１２の内部にボイドが生じにくく、第２絶縁部２１２の絶縁性を確保しやすくなる。
【0139】
次に、本実施形態の半導体記憶装置１の製造方法について説明する。
図２２および図２３は、本実施形態の半導体記憶装置１の製造方法の流れを示す断面図である。図２２中の（ａ）の工程は、第１実施形態で説明した図１２（ｄ）の工程である。
図２２および図２３は、本実施形態の半導体記憶装置１の製造方法の流れを示す断面図である。図２２中の（ａ）の工程は、第１実施形態で説明した図１２（ｄ）の工程である。
【0140】
次に、図２２中の（ｂ）に示すように、コンタクト２０１を設けるための穴Ｈ２が加工される。穴Ｈ２の加工は、第１金属層８１をストッパー層として利用して絶縁体１４０に穴を加工する第１処理と、第１処理の後に穴Ｈ２を深堀りして穴Ｈ２を第１導電層３１Ａに接続する第２処理（図１２中の（ｃ）～（ｅ）参照）とを含む。第１処理の加工は、第１実施形態で説明した第１処理の加工と同じである。
【0141】
次に、図２２中の（ｃ）に示すように、第２処理の一部として、第１金属層８１の一部をエッチングにより除去し、絶縁体１４０の内部と比べて第１金属層８１の内部で穴Ｈ２が大きくなる拡径部を形成する。すなわち、穴Ｈ２は、絶縁体１４０の内部に形成される第１部分Ｈ２ａと、第１金属層８１の内部に形成される第２部分Ｈ２ｂ（拡径部）とを含む。穴Ｈ２を加工することは、穴Ｈ２の内部から第１金属層８１の一部をエッチング（リセス加工）により除去し、穴Ｈ２の第１部分Ｈ２ａと比べて穴Ｈ２の第２部分Ｈ２ｂのＸ方向およびＹ方向の幅を拡大させることを含む。上記エッチングとしては、混酸ウェットエッチングまたは反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などが利用可能である。
【0142】
次に、図２３中の（ｄ）に示すように、穴Ｈ２の内部に絶縁材料を供給し、穴Ｈ２の内周面および底部に沿う絶縁部２５０が形成される。このとき、穴Ｈ２の第２部分Ｈ２ｂ（拡径部）の内部に第２絶縁部２１２が形成される。
【0143】
次に、図２３中の（ｅ）に示すように、第２処理の一部として、第１処理とはエッチング条件などを変えて穴Ｈ２を掘り進めることが行われる。すなわち、絶縁部２５０のなかで穴Ｈ２の底部に形成された部分がエッチングにより除去される。これにより、環状の絶縁部２１０が形成される。その後、第２処理として穴Ｈ２を掘り進めることで、穴Ｈ２を第１導電層３１Ａに到達させる。次に、穴Ｈ２および環状の絶縁部２１０の内部に導電材料を供給する。これにより、絶縁部２１０の内部に導電部１１１が形成される。これにより、コンタクト２０１が形成される。その他の製造工程は、第１実施形態で説明した製造工程と同じである。
【0144】
このような構成によれば、第１実施形態と同様に、半導体記憶装置１の製造性の向上を図ることができる。また本実施形態によれば、必要な耐圧性を確保しつつ、コンタクト１０１の絶縁部２１０の第１絶縁部２１１の厚さを薄くすることができる。これにより、例えば第１実施形態と比べて、複数のコンタクト１０１を高密度で配置しやすくなる。これにより、半導体記憶装置１のさらなる小型化を図ることができる。
【0145】
以上、いくつかの実施形態について説明したが、実施形態は、上記例に限定されない。例えば、第１金属層８１および第２金属層８４は、グラウンドＧＮＤに接続されることに代えて、フローティング状態でもよい。第１金属層８１および第２金属層８４は、犠牲層から置換されることで形成されることに代えて、ＣＶＤ（Chemical Vapor Deposition）またはその他の方法で、金属膜を直接に形成することで設けられてもよい。
【0146】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１ゲート電極層に対して少なくとも第１側に配置された第１金属層と、第１ゲート電極層に対して第１側に配置された第１柱状体とを備える。第１ゲート電極層は、第２ゲート電極層と重ならないテラス部を有する。第１柱状体は、第１金属層を貫通して第１ゲート電極層のテラス部と接続された導電部と、少なくとも第１金属層と導電部との間に配置された絶縁部とを含む。このような構成によれば、製造性の向上を図ることができる。
【0147】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0148】
１…半導体記憶装置
３０…積層体
３０Ａ…下部積層体（第１積層体）
３０Ｂ…上部積層体（第２積層体）
３１…導電層（ゲート電極層）
３１Ａ…第１導電層（第１ゲート電極層）
３１Ｂ…第２導電層（第２ゲート電極層）
３１Ｃ…第３導電層（第３ゲート電極層）
３１Ｄ…第４導電層（第４ゲート電極層）
３１Ｅ…第５導電層（第５ゲート電極層）
３２…絶縁層
７１…テラス部
８１…第１金属層
８２…第１絶縁層
８３…下部コンタクト
８４…第２金属層
８５…第２絶縁層
８６…上部コンタクト
９１…第１部分
９２…第２部分
９３…第３部分
９４…第１段差部
９５…第２段差部
１０１，２０１…コンタクト（柱状体）
１０１Ａ…第１コンタクト（第１柱状体）
１０１Ｂ…第２コンタクト（第２柱状体）
１０１Ｄ…第４コンタクト（第３柱状体）
１１１…導電部
１１２…絶縁部
２１０…絶縁部
２１１…第１絶縁部
２１２…第２絶縁部
Ｈ２…穴
Ｈ２ａ…第１部分
Ｈ２ｂ…第２部分
３０…積層体
３０Ａ…下部積層体（第１積層体）
３０Ｂ…上部積層体（第２積層体）
３１…導電層（ゲート電極層）
３１Ａ…第１導電層（第１ゲート電極層）
３１Ｂ…第２導電層（第２ゲート電極層）
３１Ｃ…第３導電層（第３ゲート電極層）
３１Ｄ…第４導電層（第４ゲート電極層）
３１Ｅ…第５導電層（第５ゲート電極層）
３２…絶縁層
７１…テラス部
８１…第１金属層
８２…第１絶縁層
８３…下部コンタクト
８４…第２金属層
８５…第２絶縁層
８６…上部コンタクト
９１…第１部分
９２…第２部分
９３…第３部分
９４…第１段差部
９５…第２段差部
１０１，２０１…コンタクト（柱状体）
１０１Ａ…第１コンタクト（第１柱状体）
１０１Ｂ…第２コンタクト（第２柱状体）
１０１Ｄ…第４コンタクト（第３柱状体）
１１１…導電部
１１２…絶縁部
２１０…絶縁部
２１１…第１絶縁部
２１２…第２絶縁部
Ｈ２…穴
Ｈ２ａ…第１部分
Ｈ２ｂ…第２部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】