(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024065700
(43)【公開日】2024-05-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240508BHJP
H01L 29/06 20060101ALI20240508BHJP
H01L 29/739 20060101ALI20240508BHJP
【ＦＩ】
H01L29/78 652D
H01L29/78 653C
H01L29/78 652P
H01L29/78 652M
H01L29/78 652J
H01L29/78 655B
H01L29/78 652C
H01L29/78 655A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022174696
(22)【出願日】2022-10-31
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】長田 尚
(57)【要約】
【課題】ＩＧＢＴを備えた半導体装置の性能を向上させる。
【解決手段】半導体基板の表面に並ぶトレンチＴ１、Ｔ２と、半導体基板の裏面側に形成されたコレクタ領域ＣＲと、トレンチＴ１、Ｔ２の間に設けられたボディ領域ＢＲおよびエミッタ領域ＥＲと、トレンチＴ１内に設けられたトレンチゲート電極Ｇ１と、トレンチＴ２内に設けられたトレンチゲート電極Ｅ１と、トレンチＴ１内においてトレンチゲート電極Ｇ１の下に設けられたトレンチゲート電極Ｇ２と、トレンチＴ２内においてトレンチゲート電極Ｅ１の下に設けられたトレンチゲート電極Ｅ２と、トレンチＴ１、Ｔ２を挟んで半導体基板内に形成されたフローティング領域ＦＲとを備えたＩＧＢＴを用いる。
【選択図】図２
【解決手段】半導体基板の表面に並ぶトレンチＴ１、Ｔ２と、半導体基板の裏面側に形成されたコレクタ領域ＣＲと、トレンチＴ１、Ｔ２の間に設けられたボディ領域ＢＲおよびエミッタ領域ＥＲと、トレンチＴ１内に設けられたトレンチゲート電極Ｇ１と、トレンチＴ２内に設けられたトレンチゲート電極Ｅ１と、トレンチＴ１内においてトレンチゲート電極Ｇ１の下に設けられたトレンチゲート電極Ｇ２と、トレンチＴ２内においてトレンチゲート電極Ｅ１の下に設けられたトレンチゲート電極Ｅ２と、トレンチＴ１、Ｔ２を挟んで半導体基板内に形成されたフローティング領域ＦＲとを備えたＩＧＢＴを用いる。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられた前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２主面との間の前記半導体基板に設けられた前記第２導電型の第３半導体領域と、
前記第２半導体領域を貫通する第１溝と、
前記第２半導体領域を貫通し、前記第１溝と離間して設けられた第２溝と、
前記第２半導体領域内の前記第１主面側に、前記第１溝の第１側面に接して設けられ、かつ前記第１溝と前記第２溝の間に位置する前記第１導電型の第４半導体領域と、
前記第１溝の内部に第１絶縁膜を介して設けられた第１トレンチ電極と、
前記第２溝の内部に第２絶縁膜を介して設けられた第２トレンチ電極と、
前記第１溝の内部に第３絶縁膜を介して設けられ、前記第１トレンチ電極と前記第２主面との間に位置する第３トレンチ電極と、
前記第２溝の内部に第４絶縁膜を介して設けられ、前記第２トレンチ電極と前記第２主面との間に位置する第４トレンチ電極と、
前記第１溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成された前記第２導電型の第５半導体領域と、
前記第２溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成された、前記第２導電型の第６半導体領域と、
前記第２溝と前記第４半導体領域とに接するコンタクトホールと、
を備える、半導体装置。
前記半導体基板に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられた前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２主面との間の前記半導体基板に設けられた前記第２導電型の第３半導体領域と、
前記第２半導体領域を貫通する第１溝と、
前記第２半導体領域を貫通し、前記第１溝と離間して設けられた第２溝と、
前記第２半導体領域内の前記第１主面側に、前記第１溝の第１側面に接して設けられ、かつ前記第１溝と前記第２溝の間に位置する前記第１導電型の第４半導体領域と、
前記第１溝の内部に第１絶縁膜を介して設けられた第１トレンチ電極と、
前記第２溝の内部に第２絶縁膜を介して設けられた第２トレンチ電極と、
前記第１溝の内部に第３絶縁膜を介して設けられ、前記第１トレンチ電極と前記第２主面との間に位置する第３トレンチ電極と、
前記第２溝の内部に第４絶縁膜を介して設けられ、前記第２トレンチ電極と前記第２主面との間に位置する第４トレンチ電極と、
前記第１溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成された前記第２導電型の第５半導体領域と、
前記第２溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成された、前記第２導電型の第６半導体領域と、
前記第２溝と前記第４半導体領域とに接するコンタクトホールと、
を備える、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記半導体装置のオフ時において、前記第４トレンチ電極に印加される第４電位は、前記第１トレンチ電極に印加される第１電位および前記第２トレンチ電極に印加される第２電位のいずれよりも小さい、半導体装置。
前記半導体装置のオフ時において、前記第４トレンチ電極に印加される第４電位は、前記第１トレンチ電極に印加される第１電位および前記第２トレンチ電極に印加される第２電位のいずれよりも小さい、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記半導体装置のオン時において、前記第４トレンチ電極に印加される第４電位は、前記第２トレンチ電極に印加される第２電位よりも大きい、半導体装置。
前記半導体装置のオン時において、前記第４トレンチ電極に印加される第４電位は、前記第２トレンチ電極に印加される第２電位よりも大きい、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記第４トレンチ電極と前記第１溝との間の前記第４絶縁膜は、前記第２トレンチ電極と前記第１溝との間の前記第２絶縁膜よりも厚さが大きい、半導体装置。
前記第４トレンチ電極と前記第１溝との間の前記第４絶縁膜は、前記第２トレンチ電極と前記第１溝との間の前記第２絶縁膜よりも厚さが大きい、半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第３トレンチ電極と前記第２溝との間の前記第３絶縁膜は、前記第１トレンチ電極と前記第２溝との間の前記第１絶縁膜よりも厚さが大きい、半導体装置。
前記第３トレンチ電極と前記第２溝との間の前記第３絶縁膜は、前記第１トレンチ電極と前記第２溝との間の前記第１絶縁膜よりも厚さが大きい、半導体装置。
【請求項6】
請求項１記載の半導体装置において、
前記第３トレンチ電極に接続される第３ゲート抵抗は、前記第１トレンチ電極に接続される第１ゲート抵抗よりも大きい、半導体装置。
前記第３トレンチ電極に接続される第３ゲート抵抗は、前記第１トレンチ電極に接続される第１ゲート抵抗よりも大きい、半導体装置。
【請求項7】
請求項１記載の半導体装置において、
前記第１溝と前記第５半導体領域との間には、前記第２絶縁膜、前記第２トレンチ電極、前記第４絶縁膜および前記第４トレンチ電極を内包する前記第２溝がさらに設けられ、
前記第１溝は２つの前記第２溝に挟まれ、
２つの前記第２溝のそれぞれと前記第１溝との間には、前記第４半導体領域が形成されている、半導体装置。
前記第１溝と前記第５半導体領域との間には、前記第２絶縁膜、前記第２トレンチ電極、前記第４絶縁膜および前記第４トレンチ電極を内包する前記第２溝がさらに設けられ、
前記第１溝は２つの前記第２溝に挟まれ、
２つの前記第２溝のそれぞれと前記第１溝との間には、前記第４半導体領域が形成されている、半導体装置。
【請求項8】
請求項６記載の半導体装置において、
前記第１トレンチ電極と前記第４トレンチ電極とには、同じゲート電位が印加され、
前記第１トレンチ電極に接続される第１ゲート抵抗は、前記第４トレンチ電極に接続される第４ゲート抵抗よりも大きい、半導体装置。
前記第１トレンチ電極と前記第４トレンチ電極とには、同じゲート電位が印加され、
前記第１トレンチ電極に接続される第１ゲート抵抗は、前記第４トレンチ電極に接続される第４ゲート抵抗よりも大きい、半導体装置。
【請求項9】
請求項６記載の半導体装置において、
前記第４トレンチ電極には、前記第１ゲート抵抗が接続される、半導体装置。
前記第４トレンチ電極には、前記第１ゲート抵抗が接続される、半導体装置。
【請求項10】
請求項６記載の半導体装置において、
前記第４トレンチ電極には、前記第３ゲート抵抗が接続される、半導体装置。
前記第４トレンチ電極には、前記第３ゲート抵抗が接続される、半導体装置。
【請求項11】
請求項５記載の半導体装置において、
前記第４トレンチ電極と前記第１溝との間の前記第４絶縁膜は、前記第３トレンチ電極と前記第２溝との間の前記第３絶縁膜よりも厚さが小さい、半導体装置。
前記第４トレンチ電極と前記第１溝との間の前記第４絶縁膜は、前記第３トレンチ電極と前記第２溝との間の前記第３絶縁膜よりも厚さが小さい、半導体装置。
【請求項12】
請求項１記載の半導体装置において、
隣り合う前記第１溝と前記第２溝とに挟まれる領域において、前記第２半導体領域と、前記第２主面との間には、前記第２半導体領域側から順に前記第１導電型の第７半導体領域、前記第２導電型の第８半導体領域、および、前記第２導電型の第９半導体領域が形成され、
前記第３トレンチ電極と前記第８半導体領域とは、前記第３絶縁膜を介して隣り合い、
前記第４トレンチ電極と前記第８半導体領域とは、前記第４絶縁膜を介して隣り合っている、半導体装置。
隣り合う前記第１溝と前記第２溝とに挟まれる領域において、前記第２半導体領域と、前記第２主面との間には、前記第２半導体領域側から順に前記第１導電型の第７半導体領域、前記第２導電型の第８半導体領域、および、前記第２導電型の第９半導体領域が形成され、
前記第３トレンチ電極と前記第８半導体領域とは、前記第３絶縁膜を介して隣り合い、
前記第４トレンチ電極と前記第８半導体領域とは、前記第４絶縁膜を介して隣り合っている、半導体装置。
【請求項13】
請求項１記載の半導体装置において、
前記第７半導体領域の不純物濃度は、前記第８半導体領域の不純物濃度よりも高い、半導体装置。
前記第７半導体領域の不純物濃度は、前記第８半導体領域の不純物濃度よりも高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特にＩＥ型トレンチゲートＩＧＢＴに適用して有効な技術に関する。
【背景技術】
【0002】
コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲートＩＧＢＴが広く使用されている。伝導度変調を更に促進するため、ＩＥ（Injection Enhancement）効果を利用したＩＥ型トレンチゲートＩＧＢＴが開発されている。このＩＥ型トレンチゲートＩＧＢＴには、セル領域において、実際にエミッタ電極に接続されたアクティブセルと、フローティングＰボディ領域を有するインアクティブセルを交互に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としているものがある（例えば、特開２０１９－２９４３４号公報）。この種のＩＥ型トレンチゲートＩＧＢＴでは、コレクタ側から注入されるホールが、インアクティブセル領域によってエミッタ側へ抜けるのが阻止されることで、アクティブセル領域とコレクタ側との間のホールの濃度が高くなる。ホールの濃度が高くなると、エミッタ（ソース）側からの電子の注入が促進されて、電子の濃度も高くなる。こうして、キャリアの濃度が高くなること（ＩＥ効果）で、伝導度変調が起こり、ＶＣＥ（ｓａｔ）を低くすることが可能になる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２９４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいてフィールドプレート電極にソース電位が供給される場合は、ゲート電位が供給される場合に比べて、ＭＯＳＦＥＴのオン抵抗が増加する問題がある。すなわち、フィールドプレート電極にソース電位が供給されることによる利点（スイッチング損失の低減、サージ電圧の低減、誤オンマージンの拡大）を維持しつつ、素子の低オン抵抗化を実現するという課題がある。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0007】
一実施の形態である半導体装置は、半導体基板の表面に並ぶ第１溝と第２溝と、半導体基板の裏面側に形成されたコレクタ領域と、第１溝および第２溝の間に設けられたボディ領域およびエミッタ領域と、第１溝内に設けられた第１トレンチ電極と、第２溝内に設けられた第２トレンチ電極と、第１溝内において第１トレンチ電極の下に設けられた第３トレンチ電極と、第２溝内において第２トレンチ電極の下に設けられた第４トレンチ電極と、第１溝および第２溝を挟んで半導体基板内に形成されたフローティング領域とを備えるものである。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0009】
【図1】実施の形態１である半導体装置を示す断面図である。
【図3】実施の形態１である半導体装置における第２エミッタ電位と、ゲート電位を示すタイミングチャートである。
【図4】実施の形態１である半導体装置における寄生Ｐチャネル型ＭＯＳＦＥＴを示す断面図である。
【図5】実施の形態１である半導体装置における寄生バイポーラトランジスタを模式的に示す断面図である。
【図6】実施の形態１である半導体装置のトレンチゲート電極に接続されたゲート抵抗を模式的に示す断面図である。
【図7】並列に接続された複数のＩＧＢＴを示す回路図である。
【図8】ダンピング抵抗をループ回路に挿入した場合の等価回路図である。
【図9】共振周波数を表す式である。
【図10】共振条件を表す式である。
【図11】実施の形態１である半導体装置におけるキャリアの流れる経路を示す断面図である。
【図12】時間とゲート電位との関係を示す、スイッチングターンオフ波形のグラフである。
【図13】時間とコレクタ電位およびコレクタ電流との関係を示す、スイッチングターンオフ波形のグラフである。
【図14】コレクタ電位とコレクタ電流との関係を示すグラフである。
【図15】スイッチングターンオフ時におけるダイナミックアバランシェ発生量を示すグラフである。
【図16】実施の形態１の変形例である半導体装置を示す断面図である。
【図17】実施の形態２である半導体装置を示す要部断面図である。
【図18】実施の形態２である半導体装置を等価回路図である。
【図19】実施の形態２である半導体装置におけるトレンチゲート電極の電位を示すタイミングチャートである。
【図20】実施の形態２の変形例１である半導体装置を示す要部断面図である。
【図21】実施の形態２の変形例１である半導体装置を等価回路図である。
【図22】実施の形態２の変形例１である半導体装置におけるトレンチゲート電極の電位を示すタイミングチャートである。
【図23】実施の形態２の変形例２である半導体装置を示す要部断面図である。
【図24】実施の形態２の変形例２である半導体装置を等価回路図である。
【図25】実施の形態２の性能と発振耐性との関係を示すグラフである。
【図26】実施の形態３である半導体装置を示す要部断面図である。
【図27】実施の形態４である半導体装置を示す要部断面図である。
【図28】実施の形態４の変形例である半導体装置を示す要部断面図である。
【図29】比較例１である半導体装置を示す断面図である。
【図30】比較例２である半導体装置を示す断面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0011】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
【0014】
本実施の形態に係る半導体装置は、ＩＧＢＴを有する。このＩＧＢＴは、アクティブセル領域とインアクティブセル領域との間にトレンチゲート電極またはトレンチエミッタ電極を備え、トレンチゲート電極およびトレンチエミッタ電極はインアクティブセル領域を挟んで設けられる。
【0015】
本実施の形態に係る半導体装置はＩＥ型トレンチゲートＩＧＢＴであり、アクティブセル領域とインアクティブセル領域との間にトレンチゲート電極またはトレンチエミッタ電極とを有するＧＥ（ゲート電位接続のトレンチとエミッタ電位接続のトレンチとで構成される）型ＩＧＢＴである。なお、アクティブセル領域は、アクティブセル領域と当該アクティブセル領域を挟む２つのインアクティブセル領域のそれぞれとの間にトレンチゲート電極を有するＧＧ型ＩＧＢＴよりも狭められている。このため、本実施の形態のＧＥ型ＩＧＢＴは、ＧＥ－Ｓ（ゲート電位接続のトレンチと、エミッタ電位接続のトレンチとで構成される、シュリンクタイプ）型ＩＧＢＴとも呼ばれる。
【0016】
図１は本実施の形態のＩＧＢＴの断面図である。図２は図１の要部拡大図である。図１には、本実施の形態の半導体装置である半導体チップの断面を示しており、半導体チップは、半導体基板と、当該半導体基板に設けられた半導体素子であるＩＧＢＴとを備えている。半導体基板は、第１主面（表面）と、第１主面の反対側の第２主面（裏面）とを備えている。
【0017】
図１に示すように、ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの間に、図２に示すトレンチゲート電極Ｇ１とトレンチゲート電極Ｅ１が配置されている。トレンチゲート電極Ｇ１はトレンチＴ１内に設けられ、トレンチゲート電極Ｅ１はトレンチＴ２内に設けられている。
【0018】
図２に示すように、半導体基板の裏面の半導体領域には、Ｐ＋型半導体領域であるコレクタ領域ＣＲが設けられており、半導体基板の裏面にはコレクタ電極ＣＥが設けられている。半導体基板の主要部を構成するＮ－型半導体領域であるドリフト領域ＤＦとＰ＋型半導体領域であるコレクタ領域ＣＲとの間には、Ｎ型半導体領域であるフィールドストップ領域ＦＳが設けられている。アクティブセル領域４０ａにおけるドリフト領域ＤＦの上には、下から順に、Ｎ型半導体領域であるホールバリア領域ＨＢ、Ｐ型半導体領域であるボディ領域ＢＲおよびエミッタ領域ＥＲが設けられている。Ｎ＋型半導体領域であるエミッタ領域ＥＲはトレンチゲート電極Ｇ１側にのみ設けられている。
【0019】
また、トレンチゲート電極Ｇ１、トレンチゲート電極Ｅ１、ボディ領域ＢＲおよびエミッタ領域ＥＲの上には、層間絶縁膜ＩＬが形成されている。アクティブセル領域４０ａにおける層間絶縁膜ＩＬ部分には、トレンチゲート電極Ｅ１および半導体基板内部に及ぶコンタクト溝（コンタクトホール、接続孔）ＣＨが形成されている。このコンタクト溝ＣＨの底の半導体基板内には、上から順に、Ｐ＋型半導体領域であるボディコンタクト領域ＢＣおよびＰ＋型半導体領域であるラッチアップ防止領域ＬＲが、それぞれトレンチＴ１に接して設けられている。このコンタクト溝ＣＨ等を介して、ボディ領域ＢＲおよびエミッタ領域ＥＲは、層間絶縁膜ＩＬ上に設けられたエミッタ電極ＥＥに接続されている。
【0020】
上記構造を言い換えれば、半導体基板内にはドリフト領域ＤＦが形成されている。半導体基板の裏面とドリフト領域ＤＦとの間の半導体基板内には、コレクタ領域ＣＲが形成されている。コレクタ領域ＣＲの底面は、コレクタ領域ＣＲに接続された金属膜からなるコレクタ電極ＣＥにより覆われている。コレクタ領域ＣＲはコレクタ電極ＣＥに電気的に接続されている。コレクタ領域ＣＲとドリフト領域ＤＦとの間の半導体基板内には、フィールドストップ領域ＦＳが形成されている。２つのインアクティブセル領域４０ｉに挟まれたアクティブセル領域４０ａと、２つのインアクティブセル領域４０ｉのそれぞれとの境界のうち、一方の半導体基板の表面には、半導体基板の途中深さに達するトレンチＴ１が形成され、他方の半導体基板の表面には、半導体基板の途中深さに達するトレンチＴ２が形成されている。トレンチＴ１、Ｔ２のそれぞれの深さは同等であり、いずれも底部はドリフト領域ＤＦとフィールドストップ領域ＦＳとの境界に達していない。
【0021】
トレンチＴ１、Ｔ２の相互間のアクティブセル領域４０ａである、ドリフト領域ＤＦと半導体基板の表面との間の半導体基板内には、トレンチＴ１、Ｔ２のそれぞれに接するホールバリア領域ＨＢが形成されている。ホールバリア領域ＨＢは、ホールバリア領域ＨＢと半導体基板の表面との間の半導体基板内に並んで形成されたラッチアップ防止領域ＬＲおよびボディ領域ＢＲのそれぞれに接している。ラッチアップ防止領域ＬＲはトレンチＴ２に接し、アクティブセル領域４０ａのボディ領域ＢＲはトレンチＴ１に接している。半導体基板の表面とラッチアップ防止領域ＬＲとの間の半導体基板内には、ラッチアップ防止領域ＬＲに接してボディコンタクト領域ＢＣが形成されている。半導体基板の表面とボディ領域ＢＲとの間の半導体基板内には、ボディ領域ＢＲに接してエミッタ領域ＥＲが形成されている。
【0022】
トレンチＴ１内には、絶縁膜（ゲート絶縁膜）ＩＦ１を介してトレンチゲート電極Ｇ１が形成されている。トレンチＴ２内には、絶縁膜（ゲート絶縁膜）ＩＦ１を介してトレンチゲート電極Ｅ１が形成されている。半導体基板の表面上には、絶縁膜ＩＦ１を介して層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、金属膜からなるエミッタ電極（エミッタ配線）ＥＥが形成されている。層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通するコンタクト溝ＣＨが形成されている。コンタクト溝ＣＨは半導体基板の途中深さまで達しており、コンタクト溝ＣＨの底面は、ボディ領域ＢＲの底面より上の領域に位置している。コンタクト溝ＣＨは、平面視においてトレンチＴ２と、トレンチＴ２と隣接するアクティブセル領域４０ａの半導体基板とに重なっている。コンタクト溝ＣＨ内に埋め込まれたエミッタ電極ＥＥの一部であるコンタクトプラグ（導電性接続部）は、コンタクト溝ＣＨの底面にてトレンチゲート電極Ｅ１と接し、ボディコンタクト領域ＢＣに接している。また、エミッタ電極ＥＥの一部である当該コンタクトプラグは、その一方の側面がコンタクト溝ＣＨの側面においてエミッタ領域ＥＲに接し、他方の側面がコンタクト溝ＣＨの別の側面においてトレンチゲート電極Ｅ１と接している。エミッタ電極ＥＥは、ボディコンタクト領域ＢＣを介してラッチアップ防止領域ＬＲおよびボディ領域ＢＲに電気的に接続されている。エミッタ電極ＥＥは、エミッタ領域ＥＲに電気的に接続されている。
【0023】
ここで、本実施の形態の主な特徴の１つとして、トレンチＴ１内にはトレンチゲート電極Ｇ１の他にトレンチゲート電極Ｇ２が設けられ、トレンチＴ２内にはトレンチゲート電極Ｅ１の他にトレンチゲート電極Ｅ２が設けられている。具体的には、トレンチゲート電極Ｇ２は、トレンチＴ１内においてトレンチゲート電極Ｇ１の下に形成されている。言い換えれば、トレンチゲート電極Ｇ２は、トレンチＴ１内においてトレンチゲート電極Ｇ１と半導体基板の裏面との間に形成されている。同様に、トレンチゲート電極Ｅ２は、トレンチＴ２内においてトレンチゲート電極Ｅ１の下に形成されている。言い換えれば、トレンチゲート電極Ｅ２は、トレンチＴ２内においてトレンチゲート電極Ｅ１と半導体基板の裏面との間に形成されている。
【0024】
トレンチゲート電極Ｇ２は、トレンチＴ１内に絶縁膜ＩＦ２を介して形成され、トレンチゲート電極Ｅ２は、トレンチＴ２内に絶縁膜ＩＦ２を介して形成されている。絶縁膜ＩＦ２の膜厚は、絶縁膜ＩＦ１の膜厚よりも大きい。言い換えれば、トレンチＴ２内において、トレンチゲート電極Ｅ２とトレンチＴ１との間に形成された絶縁膜ＩＦ２は、トレンチゲート電極Ｅ１とトレンチＴ１との間に形成された絶縁膜ＩＦ１よりも厚さが大きい。また、トレンチＴ１内において、トレンチゲート電極Ｇ２とトレンチＴ２との間に形成された絶縁膜ＩＦ２は、トレンチゲート電極Ｇ１とトレンチＴ２との間に形成された絶縁膜ＩＦ１よりも厚さが大きい。
【0025】
トレンチゲート電極Ｇ１、Ｇ２の相互間は、絶縁膜ＩＦ１を介して離間している。トレンチゲート電極Ｅ１、Ｅ２の相互間は、絶縁膜ＩＦ１を介して離間している。ここでは、トレンチゲート電極Ｅ２は、トレンチゲート電極Ｅ１、Ｇ１およびＧ２のいずれに対しても絶縁されている。
【0026】
半導体基板は、例えば主にシリコン（Ｓｉ）からなる。トレンチゲート電極Ｇ１、Ｇ２、Ｅ１およびＥ２のそれぞれは導電性部材からなり、例えばポリシリコン膜により構成されている。絶縁膜ＩＦ１、ＩＦ２および層間絶縁膜は、例えば酸化シリコン膜からなる。図１および図２に示す構造は、各図の奥行方向に延在している。
【0027】
ホールバリア領域ＨＢは、ドリフト領域ＤＦからエミッタ領域ＥＲへの通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、エミッタ領域ＥＲよりも低く、ドリフト領域ＤＦよりも高い。このホールバリア領域ＨＢの存在により、インアクティブセル領域４０ｉに蓄積されたホールが、アクティブセル領域４０ａのエミッタ通路（ドリフト領域ＤＦからボディコンタクト領域ＢＣへ向かう通路）へ入り込むのを有効に阻止することができる。フィールドストップ領域ＦＳは、空乏層が半導体基板の表面側へ延びるのを阻止する役割を有している。
【0028】
トレンチＴ１、Ｔ２は、半導体基板の表面に形成されたボディ領域ＢＲを貫通して形成されており、アクティブセル領域４０ａのボディ領域ＢＲに対してトレンチＴ１またはＴ２を挟んだ反対側の、インアクティブセル領域４０ｉにも、半導体基板の表面から所定の深さに亘ってＰ型半導体領域であるボディ領域ＢＲが形成されている。インアクティブセル領域４０ｉにおいて、ボディ領域ＢＲとドリフト領域ＤＦとの間には、Ｐ型半導体領域であるフローティング領域ＦＲが形成されている。フローティング領域ＦＲの深さは、トレンチＴ１、Ｔ２のそれぞれの深さよりも深く、トレンチＴ１、Ｔ２のそれぞれの下端部をカバーするように分布している。
【0029】
Ｐ型のコレクタ領域ＣＲと、Ｎ型のドリフト領域ＤＦおよびホールバリア領域ＨＢと、Ｐ型のボディ領域ＢＲと、Ｎ型のエミッタ領域ＥＲと、トレンチゲート電極Ｇ１とは、ＩＧＢＴを構成している。本実施の形態のＩＧＢＴは、さらに、少なくともトレンチゲート電極Ｅ１、Ｅ２およびＧ２と、フローティング領域ＦＲと、ラッチアップ防止領域ＬＲとを備えている。
【0030】
＜スイッチングターンオフ損失の低減＞
本実施の形態では、エミッタ領域ＥＲおよびトレンチゲート電極Ｅ１には第１エミッタ電位が印加される一方、トレンチゲート電極Ｅ２には第１エミッタ電位とは異なる第２エミッタ電位が印加される。また、トレンチゲート電極Ｇ１およびＧ２には、それぞれ同じゲート電位が印加される。また、コレクタ領域ＣＲにはコレクタ電位が印加される。すなわち、本実施の形態のＩＧＢＴは、ゲート電位、第１エミッタ電位、第２エミッタ電位およびコレクタ電位が別々に印加されて制御される、４端子素子である。
本実施の形態では、エミッタ領域ＥＲおよびトレンチゲート電極Ｅ１には第１エミッタ電位が印加される一方、トレンチゲート電極Ｅ２には第１エミッタ電位とは異なる第２エミッタ電位が印加される。また、トレンチゲート電極Ｇ１およびＧ２には、それぞれ同じゲート電位が印加される。また、コレクタ領域ＣＲにはコレクタ電位が印加される。すなわち、本実施の形態のＩＧＢＴは、ゲート電位、第１エミッタ電位、第２エミッタ電位およびコレクタ電位が別々に印加されて制御される、４端子素子である。
【0031】
このように、トレンチゲート電極Ｅ２に対しては他のゲート電極とは独立した電圧制御が行われる。図３は、トレンチゲート電極Ｅ２の電位（第２エミッタ電位）と、トレンチゲート電極Ｇ１の電位（ゲート電位）を示すタイミングチャートである。図４は、トレンチＴ２に生じる寄生Ｐチャネル型ＭＯＳＦＥＴ（以下、寄生ＰＭＯＳと呼ぶ）を示す断面図である。
【0032】
図３では、経過時間により、ＩＧＢＴのオフ期間（オフ時）、オン期間（オン時、導通期間）、オフ期間（オフ時）へと移行する様子が記載されている。トレンチゲート電極Ｅ２には、オフ期間において－１５Ｖが印加され、オン期間において＋１５Ｖが印加される。また、ＩＧＢＴがオン状態のとき、トレンチゲート電極Ｇ１には＋１５Ｖの電圧ＶＧが印加される。トレンチゲート電極Ｅ２に印加される第２エミッタ電位は、トレンチゲート電極Ｅ２に印加される第１エミッタ電位よりも絶対値が大きい。すなわち、オフ期間において第２エミッタ電位は第１エミッタ電位よりも小さく、オン期間における第２エミッタ電位は第１エミッタ電位よりも大きい。また、オフ期間において第２エミッタ電位はゲート電位よりも小さい。第２エミッタ電位はゲート保証最大電圧まで調整可能である。
【0033】
ＩＧＢＴのターンオフ時にトレンチゲート電極Ｅ２に－１５Ｖが印加される結果、寄生ＰＭＯＳのチャネルに反転層が大きく形成される。この寄生ＰＭＯＳは、図４に示すように、Ｐ型のラッチアップ防止領域ＬＲ、Ｎ型のホールバリア領域ＨＢと、Ｐ型のフローティング領域ＦＲと、ゲートとしてのトレンチゲート電極Ｅ２とにより構成される。トレンチゲート電極Ｅ２の電位が例えば０Ｖである場合でも寄生ＰＭＯＳはオン状態となりホールを排出する。これに対し、ここではＩＧＢＴのターンオフ時にトレンチゲート電極Ｅ２に－１５Ｖが印加されることで、寄生ＰＭＯＳが強いオン状態となるため、トレンチゲート電極Ｅ２の電位が０Ｖである場合に比べて協力ホールを排出する。これにより、ＩＧＢＴのターンオフを高速化できる。このようにして、ＩＧＢＴのスイッチングターンオフ損失を低減できる。
【0034】
＜スイッチングターンオン損失および導通損失の低減＞
ＩＧＢＴのターンオン時および導通時はトレンチゲート電極Ｅ２に＋１５Ｖが印加されることで、図４に示す寄生ＰＭＯＳは完全オフ状態となる。このため、余計なホール排出を抑制できるため、キャリアの蓄積効果を高め、ターンオン高速化を実現できる。このようにして、ＩＧＢＴのスイッチングターンオン損失を低減できる。仮に、トレンチゲート電極Ｅ２に第１エミッタ電位が印加される場合、寄生ＰＭＯＳを完全オフ状態にはできないため、ホールが排出され、本実施の形態のようにターンオンを高速化できない。
ＩＧＢＴのターンオン時および導通時はトレンチゲート電極Ｅ２に＋１５Ｖが印加されることで、図４に示す寄生ＰＭＯＳは完全オフ状態となる。このため、余計なホール排出を抑制できるため、キャリアの蓄積効果を高め、ターンオン高速化を実現できる。このようにして、ＩＧＢＴのスイッチングターンオン損失を低減できる。仮に、トレンチゲート電極Ｅ２に第１エミッタ電位が印加される場合、寄生ＰＭＯＳを完全オフ状態にはできないため、ホールが排出され、本実施の形態のようにターンオンを高速化できない。
【0035】
図５は、本実施の形態のＩＧＢＴにおける寄生バイポーラトランジスタを模式的に示す断面図である。ＩＥ型ＩＧＢＴの半導体装置のセル形成領域には、オン状態（トレンチゲート電極Ｇ１にプラスの電圧(例えば＋１５Ｖ)が印加されて、コレクタ－エミッタ間が導通し、ＶＣＥ（ｓａｔ）が発生している状態）において動作する第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２が形成される。このように、エミッタ電極ＥＥとコレクタ電極ＣＥとの間には、２つの寄生バイポーラトランジスタが並列に接続されているものとみなせる。
【0036】
第１寄生ＰＮＰバイポーラトランジスタＢＰ１は、アクティブセル領域４０ａ（図１参照）に形成され、コレクタ領域ＣＲ－Ｎ型半導体領域（ドリフト領域ＤＦ、ホールバリア領域ＨＢおよびエミッタ領域ＥＲ）－Ｐ＋型半導体領域（ボディコンタクト領域ＢＣおよびラッチアップ防止領域ＬＲ）からなる。第２寄生ＰＮＰバイポーラトランジスタＢＰ２は、インアクティブセル領域４０ｉ（図１参照）に形成され、コレクタ領域ＣＲ－Ｎ型半導体領域（ドリフト領域ＤＦ、ホールバリア領域ＨＢおよびエミッタ領域ＥＲ）－Ｐ＋型半導体領域（ボディコンタクト領域ＢＣおよびラッチアップ防止領域ＬＲ）からなる。
【0037】
ＩＥ効果を向上させるためには、ドリフト領域ＤＦに蓄積されるキャリア（正孔）の濃度を高めて、ドリフト領域ＤＦの抵抗を下げることが有効である。これを実現するためには、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）を強める必要がある。
【0038】
ここで、オン状態（トレンチゲート電極Ｇ１にプラスの電圧(例えば＋１５Ｖ)が印加）におけるエミッタ領域ＥＲからの電子供給が、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２へのベース電流供給となる。したがって、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）を強めるためには、両者への充分な電子供給を行うことが必要である。しかし、電子が供給されるエミッタ領域ＥＲから、インアクティブセル領域４０ｉに形成される第２寄生ＰＮＰバイポーラトランジスタＢＰ２までの距離は、電子が供給されるエミッタ領域ＥＲから、アクティブセル領域４０ａに形成される第１寄生ＰＮＰバイポーラトランジスタＢＰ１までの距離よりも遠い。これにより、第２寄生ＰＮＰバイポーラトランジスタＢＰ２のベース抵抗が第１寄生ＰＮＰバイポーラトランジスタＢＰ１のベース抵抗よりも大きくなり、電子電流供給量に差異が生じる。
【0039】
このため、コレクタ－エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低くするために、フローティング領域ＦＲの幅を大きくしても、フローティング領域ＦＲの幅が特定の幅よりも大きくなると、第２寄生ＰＮＰバイポーラトランジスタＢＰ２のベース電流（電子電流）の供給が少なくなる。これにより、第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）が弱まり、ＩＥ効果が低下する。その結果、スイッチングターンオン損失および導通損失（コレクタ－エミッタ間飽和電圧（ＶＣＥ（ｓａｔ）））は高くなる。
【0040】
したがって、ＩＥ効果を向上させるには、コレクタ側から見たときの寄生ＰＮＰバイポーラトランジスタへのベース電流（エミッタからの電子供給）を増やす必要がある。この寄生ＰＮＰバイポーラトランジスタは、アクティブセル領域４０ａと、インアクティブセル領域のフローティング領域とで分けて見ることができる。
【0041】
本実施の形態では、トレンチゲート電極Ｅ２の電位を制御し、ＩＧＢＴのターンオン時および導通時には、トレンチゲート電極Ｅ２に＋１５Ｖを印加する。この電位に引き寄せられて、エミッタ領域ＥＲ側からホールバリア領域ＨＢを通ってきた電子はフローティング領域ＦＲ側（第２寄生ＰＮＰバイポーラトランジスタＢＰ２側）に拡散する。その結果、第２寄生ＰＮＰバイポーラトランジスタＢＰ２のベース電流の供給が増える。フローティング領域ＦＲの下の領域（第２寄生ＰＮＰバイポーラトランジスタＢＰ２）へのベース電流供給量の増加によって、ＩＥ効果を向上し、スイッチングターンオン損失および導通損失を低減できる。
【0042】
＜スイッチング損失の低減＞
図６は、トレンチゲート電極Ｇ１、Ｇ２のそれぞれに接続されたゲート抵抗を模式的に示す断面図である。図７は、並列に接続された複数のＩＧＢＴを示す回路図である。図８は、ダンピング抵抗をループ回路に挿入した場合の等価回路図である。図９は、共振周波数ｆを表す式である。図１０は共振条件Ｑを表す式である。
図６は、トレンチゲート電極Ｇ１、Ｇ２のそれぞれに接続されたゲート抵抗を模式的に示す断面図である。図７は、並列に接続された複数のＩＧＢＴを示す回路図である。図８は、ダンピング抵抗をループ回路に挿入した場合の等価回路図である。図９は、共振周波数ｆを表す式である。図１０は共振条件Ｑを表す式である。
【0043】
図６に示すように、トレンチゲート電極Ｇ１、Ｇ２のそれぞれには、ゲート抵抗が接続されている。トレンチゲート電極Ｇ２に接続されたゲート抵抗の値は、トレンチゲート電極Ｇ１に接続されたゲート抵抗の値よりも大きい。
【0044】
図７に示すように、複数（図７では２つ）のＩＧＢＴを並列接続すると、寄生容量（Ｃ１、Ｃ２）によりループ回路（破線）が形成される。ループ回路には、寄生インダクタンス（Ｌ１、Ｌ２）も含まれる。寄生容量および寄生インダクタンスでループ回路が形成されると、共振現象が現れる。図８は、共振現象を抑制するための抵抗（ダンピング抵抗）Ｒをループ回路に挿入した場合の等価回路である。等価回路における共振周波数ｆと共振条件Ｑとのそれぞれは、図９および図１０に示される通りである。
【0045】
共振現象が発生すると半導体装置（ＩＧＢＴチップ）の動作が不安定となるため、共振現象は抑制することが望ましい。図１０に示す共振条件Ｑを参照すると、抵抗（ダンピング抵抗）Ｒを大きくすることで共振現象が抑制できることが分かる。ＩＧＢＴの場合は、ゲート抵抗がダンピング抵抗として機能するため、ゲート抵抗を大きくすることで共振現象を抑制できる。しかし、ゲート抵抗を単純に大きくすると、ＩＧＢＴのスイッチング動作が遅くなる。つまり、共振現象の抑制とスイッチング損失の低減の両立を考慮して、ゲート抵抗を決める必要がある。本実施の形態では、ゲート電位のトレンチゲート電極を２つのトレンチゲート電極Ｇ１、Ｇ２に分割することでこの両立を実現できる。
【0046】
すなわち、ＩＧＢＴは２つのトレンチゲート電極Ｇ１、Ｇ２を有する。上側にあるトレンチゲート電極Ｇ１は、トレンチゲート電極Ｇ２と比べて、ＩＧＢＴのスイッチング動作に対する寄与度が大きい。よって、トレンチゲート電極Ｇ１には小さなゲート抵抗を接続する。トレンチゲート電極Ｇ２は、ダンピング抵抗としての寄与度が大きいため、トレンチゲート電極Ｇ２には大きなゲート抵抗を接続する。このようにすることで、共振現象の抑制とスイッチング損失の低減の両立が可能となる。これらのゲート抵抗には、例えば、図１に示していない領域において、半導体基板上に設けられたポリシリコン膜からなるパターンにより構成される抵抗素子を用いる。
【0047】
本実施の形態の特徴の１つとして、トレンチゲート電極Ｇ２と半導体基板とを隔てる絶縁膜ＩＦ２の膜厚は、トレンチゲート電極Ｇ１と半導体基板とを隔てる絶縁膜ＩＦ１の膜厚よりも大きい。これにより、トレンチゲート電極Ｇ２に関し、ゲート帰還容量Ｃｒｅｓ（図７に示す寄生容量Ｃ１、Ｃ２に相当）が低下する。これにより共振条件Ｑの値も低下する。このことは、発振抑制の観点から好ましくないように思える。しかし、図１０に示す共振条件Ｑを参照すると、容量Ｃは抵抗Ｒに比べ、その増減が共振条件Ｑに対する影響は小さいことが分かる。つまり、抵抗Ｒ（ダンピング抵抗）を制御する方が発振抑制に効果的であり、絶縁膜ＩＦ２が絶縁膜ＩＦ１より厚いことによる共振増大およびスイッチング損失への影響は小さい。よって、絶縁膜ＩＦ２が厚いことでゲート帰還容量Ｃｒｅｓが低減しても、ゲート抵抗が確保されていれば、発振耐性を向上でき、スイッチング損失への影響を排除できる。つまり、スイッチング損失を低減できる。
【0048】
＜破壊耐量の向上＞
図１１は、本実施の形態のＩＧＢＴにおけるキャリア（ホール）の流れる経路を示す断面図である。図１１に示すようにＩＧＢＴにおいてホールの流れる経路としては、トレンチゲート電極Ｇ１をゲートとして有するＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと呼ぶ）によりトレンチＴ１に沿って流れる経路Ｘ１と、トレンチゲート電極Ｅ２をゲートとして有する寄生ＰＭＯＳによりトレンチＴ２に沿って流れる経路Ｘ２とがある。ＮＭＯＳは、例えばＮ型のエミッタ領域ＥＲと、Ｐ型のボディ領域ＢＲと、Ｎ型のホールバリア領域ＨＢと、トレンチゲート電極Ｇ１とにより構成される。
図１１は、本実施の形態のＩＧＢＴにおけるキャリア（ホール）の流れる経路を示す断面図である。図１１に示すようにＩＧＢＴにおいてホールの流れる経路としては、トレンチゲート電極Ｇ１をゲートとして有するＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと呼ぶ）によりトレンチＴ１に沿って流れる経路Ｘ１と、トレンチゲート電極Ｅ２をゲートとして有する寄生ＰＭＯＳによりトレンチＴ２に沿って流れる経路Ｘ２とがある。ＮＭＯＳは、例えばＮ型のエミッタ領域ＥＲと、Ｐ型のボディ領域ＢＲと、Ｎ型のホールバリア領域ＨＢと、トレンチゲート電極Ｇ１とにより構成される。
【0049】
ＩＧＢＴにおいては、ＮＭＯＳの動作によるトレンチゲート電極Ｇ１側（経路Ｘ１）へホールが集中し、これによりダイナミックアバランシェが発生することが問題となる。経路Ｘ１に電流が集中すると、ラッチアップが起こる。したがって、経路Ｘ１からホールが抜ける量を抑え、経路Ｘ２からホールが抜ける量を増やすことで、トレンチＴ１近傍のダイナミックアバランシェの発生を抑制し、ラッチアップを防ぐことができる。
【0050】
本実施の形態では、トレンチゲート電極Ｅ２に第２エミッタ電位を供給して寄生ＰＭＯＳを強く動作させるため、経路Ｘ２でのホール排出を強化できる。その結果、経路Ｘ１でのホール電流の集中が緩和され、トレンチＴ１近傍の電界強度が低減し、ダイナミックアバランシェの発生が抑制される。また、トレンチゲート電極Ｇ２の側面を覆う絶縁膜ＩＦ２が、トレンチゲート電極Ｇ１の側面を覆う絶縁膜ＩＦ１より厚いことにより、トレンチＴ１近傍の電界を緩和でき、さらにダイナミックアバランシェの発生が抑制される。よって、破壊耐量を向上できる。
【0051】
また、トレンチゲート電極Ｇ２の側面を覆う絶縁膜ＩＦ２が、トレンチゲート電極Ｇ１の側面を覆う絶縁膜ＩＦ１より厚いことで、電界が緩和され、ダイナミックアバランシェの発生が抑制される結果、ホットキャリアの発生が抑制される。よってホットキャリアによる影響を低減できる。また、図６を用いて説明したように、トレンチゲート電極Ｇ２に接続されたゲート抵抗の値は、トレンチゲート電極Ｇ１に接続されたゲート抵抗の値よりも大きい。これにより、トレンチゲート電極Ｇ２のターンオフタイミングが遅くなり、その結果、トレンチＴ１の内側へのホットキャリア注入を抑制できる。つまり、ホットキャリア注入は、ダイナミックアバランシェが発生し、かつ、ゲート電位がマイナスであるポイントで発生するが、それらのタイミングをずらすことができる。これにより、半導体装置の信頼性が向上できる。
【0052】
＜本実施の形態の効果およびその検証＞
上述したように、本実施の形態の半導体装置であるＩＧＢＴによれば、主にスイッチングターンオフ損失の低減、スイッチングターンオン損失および導通損失の低減、スイッチング損失の低減、並びに、破壊耐量の向上という効果が得られる。これにより、半導体装置の性能を向上できる。以下では、図２９および図３０と、図１２～図１５とを用いて、本実施の形態の効果およびその検証について説明する。
上述したように、本実施の形態の半導体装置であるＩＧＢＴによれば、主にスイッチングターンオフ損失の低減、スイッチングターンオン損失および導通損失の低減、スイッチング損失の低減、並びに、破壊耐量の向上という効果が得られる。これにより、半導体装置の性能を向上できる。以下では、図２９および図３０と、図１２～図１５とを用いて、本実施の形態の効果およびその検証について説明する。
【0053】
図２９は、比較例１の半導体装置であるＩＧＢＴを示す断面図である。比較例１のＩＧＢＴは、トレンチゲート電極Ｇ２、Ｅ２を有していない点で、本実施の形態のＩＧＢＴとは異なる。比較例１では、トレンチＴ１内に、薄い絶縁膜ＩＦ１を介してトレンチゲート電極Ｇ１が埋め込まれ、トレンチＴ２内に、薄い絶縁膜ＩＦ１を介してトレンチゲート電極Ｅ１が埋め込まれている。
【0054】
このようなＩＧＢＴでは、トレンチＴ２側に生じる寄生ＰＭＯＳ（図４参照）は、比較的小さい第１エミッタ電位が印加されるトレンチゲート電極Ｅ１をゲートとして有するため、ホール排出能力が低い。このため、スイッチングターンオフ損失が大きいという問題がある。また、ターンオン時において、第１エミッタ電位の絶対値が比較的小さいため、フローティング領域ＦＲ側への電子供給能力は低く、寄生ＰＭＯＳは完全オフ状態にはならない。したがって、図７を用いて説明した第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働きが弱いため、スイッチングターンオン損失および導通損失が大きい。
【0055】
また、比較例１では、トレンチＴ１、Ｔ２のそれぞれの内部において、特に下部のトレンチゲート電極Ｇ１、Ｅ１のそれぞれを覆う絶縁膜ＩＦ１の膜厚が比較的小さく、また、上記寄生ＰＭＯＳの動作が弱い。このため、トレンチＴ１近傍にホールの流れが集中し易く、破壊耐量が低く、かつ、ホットキャリア注入の発生量が多いという問題がある。
【0056】
図３０は、比較例２の半導体装置であるＩＧＢＴを示す断面図である。比較例１に対し、比較例２では、トレンチＴ１内においてトレンチゲート電極Ｇ１の下にトレンチゲート電極Ｇ２を設けている。トレンチゲート電極Ｇ１、Ｇ２には、共にゲート電位が印加される。ただし、本実施の形態とは異なり、トレンチゲート電極Ｇ２と半導体基板とを隔てる絶縁膜ＩＦ１の膜厚は、トレンチゲート電極Ｇ１と半導体基板とを隔てる絶縁膜ＩＦ１の膜厚と同様に小さい。
【0057】
このようなＩＧＢＴでは、トレンチゲート電極Ｇ２を設けることで、図６～図１０を用いて説明したように、トレンチゲート電極Ｇ１、Ｇ２のそれぞれに別々の大きさのゲート抵抗を接続できる。これにより、発振を抑制しつつ、スイッチングターンオン損失を低減し、素子のスイッチングの高速化を実現できる。また、トレンチゲート電極Ｇ２に接続するゲート抵抗の値を、トレンチゲート電極Ｇ１に接続するゲート抵抗の値よりも大きくできる。このため、ダイナミックアバランシェの発生するタイミングと、ゲート電位がマイナスとなるタイミングとをずらすことができ、これによりトレンチＴ１内へのホットキャリアの注入を防ぐことができる。しかし、発振を抑制しつつスイッチングターンオン損失を低減可能な点と、ホットキャリア注入を抑制できる点を除き、比較例１のＩＧＢＴと同様の問題を有している。
【0058】
これに対し、本実施の形態の半導体装置では、スイッチングターンオフ損失の低減、スイッチングターンオン損失および導通損失の低減、スイッチング損失の低減、並びに、破壊耐量の向上という効果が得られる。
【0059】
すなわち、ＩＧＢＴのターンオフ時にトレンチゲート電極Ｅ２に、第１エミッタ電位よりも絶対値が大きい第２エミッタ電位（－１５Ｖ）を印加することで、スイッチングターンオフ損失を低減できる。本発明者が行ったＴＣＡＤ（Technology Computer-Aided Design）ツールを使ったシミュレーション結果を図１２および図１３に示す。図１２は、横軸を時間とし、縦軸をトレンチゲート電極Ｇ１の電位とする、スイッチングターンオフ波形を示すグラフである。図１３は、横軸を時間とし、縦軸をコレクタ電位およびコレクタ電流とする、スイッチングターンオフ波形を示すグラフである。
【0060】
図１２および図１３では、ターンオフ時においてトレンチゲート電極Ｅ２に－１５Ｖ（第２エミッタ電位）を印加した場合の電位のグラフを実線で示し、０Ｖ（第１エミッタ電位）を印加した場合の電位のグラフを破線で示している。また、図１３では、ターンオフ時においてトレンチゲート電極Ｅ２に－１５Ｖ（第２エミッタ電位）を印加した場合の電流のグラフを一点鎖線で示し、０Ｖ（第１エミッタ電位）を印加した場合の電位のグラフを二点鎖線で示している。トレンチゲート電極Ｅ２に第１エミッタ電位を印加した場合、比較例１、２と同様の特性を示すこととなる。よって、ここでは破線および二点鎖線のグラフを比較例のＩＧＢＴの特性であるものとして説明する。
【0061】
図１２に示すようにトレンチゲート電極Ｇ１の電位が下がってターンオフされると、図１３では、本実施の形態のＩＧＢＴは、比較例のＩＧＢＴに比べて早く電位が変化し、立ち上がりが早いことが分かる。このように、本実施の形態では、主に図３を用いて説明したように、スイッチングターンオフ損失の低減により、スイッチングの高速化が可能である。
【0062】
また、同様に、本発明者は、ＴＣＡＤツールを使ったシミュレーションにより、本実施の形態では比較例１、２に比べスイッチングターンオン損失を低減できることを確認している。したがって、ターンオン時においてもスイッチング高速化が可能である。
【0063】
図１４は、横軸をコレクタ電位とし、縦軸をコレクタ電流とするグラフである。図１４では、オン状態においてトレンチゲート電極Ｅ２に＋１５Ｖ（第２エミッタ電位）を印加した場合のグラフを実線で示し、０Ｖ（第１エミッタ電位）を印加した場合、つまり比較例のグラフを破線で示している。すなわち、図１４では、比較例に比べ、本実施の形態のＩＧＢＴの方が同一コレクタ電流におけるコレクタ電圧の値が小さく、導通損失が小さいことが分かる。
【0064】
ＩＧＢＴでは、半導体基板の裏面側からホールが注入され、フローティング領域ＦＲが存在することでホールは半導体基板内から抜け難くなる。その結果、半導体基板内にキャリアが溜まり、伝導度変調が起きてホールの流れに対する抵抗値が低下する。アクティブセル領域４０ａの幅（メサ幅）を広げれば、正孔制限要因Ｒｈｄ（ホールの溜まり易さ）が増加して導通損失を低減できるがＩＧＢＴ素子の密度が低下する。本実施の形態では、当該幅を変えずとも、トレンチゲート電極Ｅ２にエミッタ電位を印加することで、導通損失を低減できる。すなわち、図４および図５を用いて説明したように、スイッチングターンオン損失および導通損失を低減できる。
【0065】
図１５は、横軸を時間とし、縦軸をダイナミックアバランシェの発生量とするグラフである。つまり、当該グラフは、スイッチングターンオフ時におけるダイナミックアバランシェ発生量を示すグラフである。図１５では、ターンオフ時においてトレンチゲート電極Ｅ２に－１５Ｖ（第２エミッタ電位）を印加した場合のグラフを実線で示し、０Ｖ（第１エミッタ電位）を印加した場合、つまり比較例のグラフを破線で示している。ダイナミックアバランシェの発生量を計測した箇所は、図２に示すトレンチＴ１の直下の半導体基板内であって、トレンチＴ１の近傍の部分である。図１５から分かる通り、本実施の形態では、比較例に比べ、スイッチングターンオフ時におけるダイナミックアバランシェ発生量を低減できる。すなわち、図１１を用いて説明したように、ダイナミックアバランシェの発生抑制により、破壊耐量を向上できる。
【0066】
以上により、本実施の形態では、は導体装置の性能を向上できる。
【0067】
（まとめ）
実施形態に係る半導体装置の概要について説明する。なお、括弧内の要素は一例である。
実施形態に係る半導体装置の概要について説明する。なお、括弧内の要素は一例である。
【0068】
半導体装置は、
（ａ）第１主面（表面）および前記第１主面（表面）と反対側の第２主面（裏面）を有する半導体基板と、
（ｂ）前記半導体基板に設けられた第１導電型（Ｎ型）の第１半導体領域（Ｎ－型ドリフト領域）と、
（ｃ）前記第１半導体領域（Ｎ－型ドリフト領域）と前記第１主面（表面）との間の前記半導体基板に設けられた前記第１導電型（Ｎ型）と異なる第２導電型（Ｐ型）の第２半導体領域（ボディ領域）と、
（ｄ）前記第１半導体領域（Ｎ－型ドリフト領域）と前記第２主面（裏面）との間の前記半導体基板に設けられた前記第２導電型（Ｐ型）の第３半導体領域（コレクタ領域）と、
（ｅ）前記第２半導体領域（ボディ領域）を貫通する第１溝（ゲートトレンチ）と、
前記第２半導体領域（ボディ領域）を貫通し、前記第１溝（ゲートトレンチ）と離間して設けられた第２溝（エミッタトレンチ）と、
（ｆ）前記第２半導体領域（ボディ領域）内の前記第１主面側に、前記第１溝（ゲートトレンチ）の第１側面に接して設けられ、かつ前記第１溝（ゲートトレンチ）と前記第２溝（エミッタトレンチ）の間に位置する前記第１導電型（Ｎ型）の第４半導体領域（Ｎ＋エミッタ領域）と、
（ｇ）前記第１溝（ゲートトレンチ）の内部に第１絶縁膜を介して設けられた第１トレンチ電極（トレンチゲート電極）と、
（ｈ）前記第２溝（エミッタトレンチ）の内部に第２絶縁膜を介して設けられた第２トレンチ電極（第１トレンチエミッタ電極）と、
（ｉ）前記第１溝（ゲートトレンチ）の内部に第３絶縁膜を介して設けられ、前記第１トレンチ電極（第１トレンチゲート電極）と前記第２主面との間に位置する第３トレンチ電極（第２トレンチゲート電極）と、
（ｊ）前記第２溝（エミッタトレンチ）の内部に第４絶縁膜を介して設けられ、前記第２トレンチ電極（第１トレンチエミッタ電極）と前記第２主面との間に位置する第４トレンチ電極（第２トレンチエミッタ電極）と、
（ｋ）前記第１溝（ゲートトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型（Ｐ型）の第５半導体領域（Ｐ型フローティング領域）と、
（ｌ）前記第２溝（エミッタトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体領域（Ｎ－型ドリフト領域）に形成された、前記第２導電型（Ｐ型）の第６半導体領域（Ｐ型フローティング領域）と、
（ｍ）前記第２溝（エミッタトレンチ）と前記第４半導体領域（Ｎ＋エミッタ領域）とに接するコンタクトホール（コンタクト溝）と、
を備える。
（ａ）第１主面（表面）および前記第１主面（表面）と反対側の第２主面（裏面）を有する半導体基板と、
（ｂ）前記半導体基板に設けられた第１導電型（Ｎ型）の第１半導体領域（Ｎ－型ドリフト領域）と、
（ｃ）前記第１半導体領域（Ｎ－型ドリフト領域）と前記第１主面（表面）との間の前記半導体基板に設けられた前記第１導電型（Ｎ型）と異なる第２導電型（Ｐ型）の第２半導体領域（ボディ領域）と、
（ｄ）前記第１半導体領域（Ｎ－型ドリフト領域）と前記第２主面（裏面）との間の前記半導体基板に設けられた前記第２導電型（Ｐ型）の第３半導体領域（コレクタ領域）と、
（ｅ）前記第２半導体領域（ボディ領域）を貫通する第１溝（ゲートトレンチ）と、
前記第２半導体領域（ボディ領域）を貫通し、前記第１溝（ゲートトレンチ）と離間して設けられた第２溝（エミッタトレンチ）と、
（ｆ）前記第２半導体領域（ボディ領域）内の前記第１主面側に、前記第１溝（ゲートトレンチ）の第１側面に接して設けられ、かつ前記第１溝（ゲートトレンチ）と前記第２溝（エミッタトレンチ）の間に位置する前記第１導電型（Ｎ型）の第４半導体領域（Ｎ＋エミッタ領域）と、
（ｇ）前記第１溝（ゲートトレンチ）の内部に第１絶縁膜を介して設けられた第１トレンチ電極（トレンチゲート電極）と、
（ｈ）前記第２溝（エミッタトレンチ）の内部に第２絶縁膜を介して設けられた第２トレンチ電極（第１トレンチエミッタ電極）と、
（ｉ）前記第１溝（ゲートトレンチ）の内部に第３絶縁膜を介して設けられ、前記第１トレンチ電極（第１トレンチゲート電極）と前記第２主面との間に位置する第３トレンチ電極（第２トレンチゲート電極）と、
（ｊ）前記第２溝（エミッタトレンチ）の内部に第４絶縁膜を介して設けられ、前記第２トレンチ電極（第１トレンチエミッタ電極）と前記第２主面との間に位置する第４トレンチ電極（第２トレンチエミッタ電極）と、
（ｋ）前記第１溝（ゲートトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型（Ｐ型）の第５半導体領域（Ｐ型フローティング領域）と、
（ｌ）前記第２溝（エミッタトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体領域（Ｎ－型ドリフト領域）に形成された、前記第２導電型（Ｐ型）の第６半導体領域（Ｐ型フローティング領域）と、
（ｍ）前記第２溝（エミッタトレンチ）と前記第４半導体領域（Ｎ＋エミッタ領域）とに接するコンタクトホール（コンタクト溝）と、
を備える。
【0069】
本実施の形態では、トレンチ内にゲート電位のトレンチゲート電極を２つ設け、エミッタトレンチ内に第１エミッタ電位のトレンチゲート電極と、その下の第２エミッタ電位のトレンチゲート電極とを設けている。これにより、スイッチングターンオフ損失の低減、スイッチングターンオン損失および導通損失の低減、スイッチング損失の低減、並びに、破壊耐量の向上という効果が得られる。
【0070】
＜変形例１＞
本実施の形態は、ＧＥ－Ｓ型に限らず、ＥＧＥ型ＩＧＢＴにも適用可能である。図１６に、本変形例であるＥＧＥ型ＩＧＢＴの断面図を示す。
本実施の形態は、ＧＥ－Ｓ型に限らず、ＥＧＥ型ＩＧＢＴにも適用可能である。図１６に、本変形例であるＥＧＥ型ＩＧＢＴの断面図を示す。
【0071】
ＥＧＥ型ＩＧＢＴは、隣り合うインアクティブセル領域４０ｉ同士の間において、トレンチＴ１を挟んで２つのトレンチＴ２が設けられている点で、図１および図２を用いて説明したＧＥ－Ｓ型ＩＧＢＴと異なる。つまり、ＥＧＥ型ＩＧＢＴは、図２に示すトレンチＴ１、Ｔ２およびアクティブセル領域４０ａを含む構造と、トレンチＴ１の中心を軸とする当該構造と線対称な構造とを含むものである。すなわち、トレンチＴ１のトレンチＴ２側とは反対側のフローティング領域ＦＲとの間には、絶縁膜ＩＦ１、ＩＦ２、トレンチゲート電極Ｅ１およびＥ２を内包するトレンチＴ２がさらに設けられている。トレンチＴ１を挟む２つのトレンチＴ２のそれぞれと、トレンチＴ１との間には、ホールバリア領域ＨＢ、ラッチアップ防止領域ＬＲ、ボディ領域ＢＲ、ボディコンタクト領域ＢＣおよびエミッタ領域ＥＲが形成されている。
【0072】
このような構造は、第１エミッタ電位が印加されるトレンチゲート電極Ｅ１、ゲート電位が印加されるトレンチゲート電極Ｇ１、および、第１エミッタ電位が印加されるトレンチゲート電極Ｅ１が順に並ぶため、ＥＧＥ型ＩＧＢＴと呼ばれる。
【0073】
ＥＧＥ型ＩＧＢＴは、ＧＥ－Ｓ型ＩＧＢＴに比べて高速スイッチングが可能である。ＥＧＥ型ＩＧＢＴでは、ＧＥ－Ｓ型ＩＧＢＴに比べて発振耐性が低くなることが考えられる。しかし、本実施の形態では、トレンチゲート電極Ｇ２に接続するゲート抵抗の値を大きく確保することで、発振耐性を向上可能である。
【0074】
また、ＧＥ－Ｓ型ＩＧＢＴに比べ、ユニットセル領域内での寄生ＰＭＯＳの形成数が２倍となるため、さらなるターンオフ高速化が可能となる。
【0075】
また、ＥＧＥ型ＩＧＢＴでは、ＧＥ－Ｓ型ＩＧＢＴに比べて導通損失が増大することが考えられる。しかし、本変形例では、トレンチゲート電極Ｅ２の電位を独立に制御することで、電子拡散能力を向上でき、これにより導通損失の低減が可能となる。
【0076】
（実施の形態２）
実施の形態１では４端子素子であるＩＧＢＴについて説明した。以下では、３端子素子であるＩＧＢＴについて、図１７～図１９を用いて説明する。図１７は、本実施の形態のＩＧＢＴを示す要部断面図である。図１８は、本実施の形態のＩＧＢＴを示す等価回路図である。図１９は、本実施の形態のトレンチゲート電極Ｇ３の電位（ゲート電位）と、トレンチゲート電極Ｇ１の電位（ゲート電位）を示すタイミングチャートである。
実施の形態１では４端子素子であるＩＧＢＴについて説明した。以下では、３端子素子であるＩＧＢＴについて、図１７～図１９を用いて説明する。図１７は、本実施の形態のＩＧＢＴを示す要部断面図である。図１８は、本実施の形態のＩＧＢＴを示す等価回路図である。図１９は、本実施の形態のトレンチゲート電極Ｇ３の電位（ゲート電位）と、トレンチゲート電極Ｇ１の電位（ゲート電位）を示すタイミングチャートである。
【0077】
図１７に示すように、本実施の形態のＩＧＢＴは、断面図における構造は図１および図２に示す構造と同様であるが、トレンチＴ２内には、第２エミッタ電位が印加されるトレンチゲート電極Ｅ２（図２参照）に代わり、ここではゲート電位が印加されるトレンチゲート電極Ｇ３が設けられている。
【0078】
図１８に示すように、ＩＧＢＴのゲートには、トレンチゲート電極Ｇ１に接続されたゲート抵抗Ｒｇ１と、トレンチゲート電極Ｇ２に接続されたゲート抵抗Ｒｇ２と、トレンチゲート電極Ｇ３に接続されたゲート抵抗Ｒｇ３とがそれぞれ接続されている。ゲート抵抗Ｒｇ１、Ｒｇ２およびＲｇ３はいずれも別々の抵抗であり、その値も互いに異なる。ここでは、各ゲート抵抗の値の大きさの関係は、Ｒｇ３＜Ｒｇ１＜Ｒｇ２である。
【0079】
図１９では、経過時間により、ＩＧＢＴのオフ期間、オン期間（導通期間）、オフ期間へと移行する様子が記載されている。トレンチゲート電極Ｇ３には、オフ期間において０Ｖが印加され、オン期間において＋１５Ｖが印加される。これは、トレンチゲート電極Ｇ１も同様である。図１９から分かるように、トレンチゲート電極Ｇ１、Ｇ３は同じタイミングで動作する。このため、トレンチＴ１内へのホットキャリア注入抑制効果は、実施の形態１よりも低い。ただし、ゲート抵抗Ｒｇ１よりも小さいゲート抵抗Ｒｇ３をトレンチゲート電極Ｇ３に接続することで、上記ＮＭＯＳよりも寄生ＰＭＯＳを高速動作させることができる。また、スイッチングターンオフ時において、トレンチゲート電極Ｇ３の電位は０Ｖであるため、寄生ＰＭＯＳの動作は弱くなり、トレンチＴ２側でのホール排出能力は実施の形態１よりも低下する。
【0080】
本実施の形態のＩＧＢＴは、トレンチゲート電極Ｇ１、Ｇ３を電気的に接続して導電位としている。このため、本実施の形態のＩＧＢＴは、実施の形態１に比べて独立した電圧制御を要する端子数を減らした３端子素子である。したがって、実施の形態１に比べ、ゲートドライバを１つ減らせるため、素子の制御が簡素化できるメリットがある。
【0081】
＜変形例１＞
以下に、実施の形態２の変形例１である３端子素子のＩＧＢＴについて、図２０～図２１を用いて説明する。図２０は、本変形例のＩＧＢＴを示す要部断面図である。図２１は、本変形例のＩＧＢＴを示す等価回路図である。図２２は、本変形例のトレンチゲート電極Ｇ３の電位（ゲート電位）と、トレンチゲート電極Ｇ１の電位（ゲート電位）を示すタイミングチャートである。
以下に、実施の形態２の変形例１である３端子素子のＩＧＢＴについて、図２０～図２１を用いて説明する。図２０は、本変形例のＩＧＢＴを示す要部断面図である。図２１は、本変形例のＩＧＢＴを示す等価回路図である。図２２は、本変形例のトレンチゲート電極Ｇ３の電位（ゲート電位）と、トレンチゲート電極Ｇ１の電位（ゲート電位）を示すタイミングチャートである。
【0082】
図２０に示すように、本変形例のＩＧＢＴの構造は、図１７を用いて説明したＩＧＢＴの構造と同様である。ただし、トレンチゲート電極Ｇ３には、トレンチゲート電極Ｇ１が電気的に接続されており、トレンチゲート電極Ｇ１、Ｇ３のそれぞれに接続されるゲート抵抗が共通である点で、図１７を用いて説明したＩＧＢＴとは異なる。すなわち、図２１に示すように、トレンチゲート電極Ｇ１、Ｇ３には、共通してゲート抵抗Ｒｇ１が接続されており、トレンチゲート電極Ｇ２にはゲート抵抗Ｒｇ２が接続されている。ここでは、ゲート抵抗Ｒｇ１はゲート抵抗Ｒｇ３と同義である。この場合、各ゲート抵抗の値の大きさの関係は、Ｒｇ３＝Ｒｇ１＜Ｒｇ２である。
【0083】
図２２に示すように、トレンチゲート電極Ｇ３には、オフ期間において０Ｖが印加され、オン期間において＋１５Ｖが印加される。これは、トレンチゲート電極Ｇ１も同様である。図２２から分かるように、トレンチゲート電極Ｇ１、Ｇ３は同じタイミングで動作する。このため、トレンチＴ１内へのホットキャリア注入抑制効果は、実施の形態１よりも低い。ただし、ゲート抵抗を２種類、つまり、（ゲート抵抗Ｒｇ１（Ｒｇ３）とゲート抵抗Ｒｇ２のみ設ければよいため、ＩＧＢＴ素子の密度を高め、チップサイズを低減できる。
【0084】
また、図１７を用いて説明した構造よりもトレンチゲート電極Ｇ３に接続されたゲート抵抗Ｒｇ３（Ｒｇ１）の値は大きくなるため、発振耐性が向上する。
【0085】
＜変形例２＞
以下に、実施の形態２の変形例２である３端子素子のＩＧＢＴについて、図２４および図２５を用いて説明する。図２４は、本変形例のＩＧＢＴを示す要部断面図である。図２５は、本変形例のＩＧＢＴを示す等価回路図である。
以下に、実施の形態２の変形例２である３端子素子のＩＧＢＴについて、図２４および図２５を用いて説明する。図２４は、本変形例のＩＧＢＴを示す要部断面図である。図２５は、本変形例のＩＧＢＴを示す等価回路図である。
【0086】
図２０に示すように、本変形例のＩＧＢＴの構造は、図１７および図２０を用いて説明したＩＧＢＴの構造と同様である。ただし、トレンチゲート電極Ｇ３には、トレンチゲート電極Ｇ２が電気的に接続されており、トレンチゲート電極Ｇ２、Ｇ３のそれぞれに接続されるゲート抵抗が共通である点で、図１７および図２０を用いて説明したＩＧＢＴとは異なる。すなわち、図２４に示すように、トレンチゲート電極Ｇ１にはゲート抵抗Ｒｇ１が接続されており、トレンチゲート電極Ｇ２、Ｇ３には、共通してゲート抵抗Ｒｇ２が接続されている。ここでは、ゲート抵抗Ｒｇ２はゲート抵抗Ｒｇ３と同義である。この場合、各ゲート抵抗の値の大きさの関係は、Ｒｇ３＝Ｒｇ２＞Ｒｇ１である。
【0087】
トレンチゲート電極Ｇ２、Ｇ３は同じタイミングで動作する。このため、トレンチＴ１内へのホットキャリア注入抑制効果は、実施の形態１よりも低い。本変形例で得られる効果は、実施の形態１において説明した効果のうち、図５を用いて説明した導通損失の低減効果のみとなる。ただし、ゲート抵抗を２種類、つまり、（ゲート抵抗Ｒｇ２（Ｒｇ３）ゲート抵抗Ｒｇ１のみ設ければよいため、ＩＧＢＴ素子の密度を高め、チップサイズを低減できる。
【0088】
また、図２０を用いて説明した変形例２の構造よりもトレンチゲート電極Ｇ３に接続されたゲート抵抗Ｒｇ３（Ｒｇ２）の値は大きくなるため、発振耐性が向上する。
【0089】
ここで、図２５に、変形例１、２を含めた本実施の形態の実施例の性能（スイッチング動作の速さ）と発振耐性との関係をグラフに示す。当該グラフの横軸はＩＧＢＴの性能（スイッチング動作の速さ）であり、縦軸はＩＧＢＴの発振耐性の高さである。図２５では、図１７～図１９を用いて説明した実施の形態のＩＧＢＴの特性を丸のプロットで示し、図２０～図２２を用いて説明した変形例１のＩＧＢＴの特性を三角のプロットで示し、図２３および図２４を用いて説明したＩＧＢＴの特性を四角のプロットで示している。
【0090】
図２５に示すように、ＩＧＢＴのスイッチング性能と発振特性とはトレードオフの関係にある。これら３種類のＩＧＢＴは、アプリケーションによって適宜選択可能である。
【0091】
（実施の形態３）
以下に、図２６を用いて、実施の形態３の半導体装置であるＩＧＢＴについて説明する。図２６は、本実施の形態のＩＧＢＴを示す要部断面図である。このＩＧＢＴは、トレンチＴ２内において第２エミッタ電位が印加されるトレンチゲート電極Ｅ２と半導体基板とを隔てる絶縁膜ＩＦ３の膜厚が、図２に記載の絶縁膜ＩＦ２の膜厚に比べて小さい点で、実施の形態１とは異なる。絶縁膜ＩＦ３の厚さは絶縁膜ＩＦ１の厚さと同等である。すなわち、トレンチゲート電極Ｅ２とトレンチＴ１との間の絶縁膜ＩＦ３は、トレンチゲート電極Ｇ２とトレンチＴ２との間の絶縁膜ＩＦ２よりも厚さが小さい。
以下に、図２６を用いて、実施の形態３の半導体装置であるＩＧＢＴについて説明する。図２６は、本実施の形態のＩＧＢＴを示す要部断面図である。このＩＧＢＴは、トレンチＴ２内において第２エミッタ電位が印加されるトレンチゲート電極Ｅ２と半導体基板とを隔てる絶縁膜ＩＦ３の膜厚が、図２に記載の絶縁膜ＩＦ２の膜厚に比べて小さい点で、実施の形態１とは異なる。絶縁膜ＩＦ３の厚さは絶縁膜ＩＦ１の厚さと同等である。すなわち、トレンチゲート電極Ｅ２とトレンチＴ１との間の絶縁膜ＩＦ３は、トレンチゲート電極Ｇ２とトレンチＴ２との間の絶縁膜ＩＦ２よりも厚さが小さい。
【0092】
実施の形態１に比べ、トレンチＴ２の内壁とトレンチゲート電極Ｅ２との間の絶縁膜ＩＦ３の膜厚が小さいため、寄生ＰＭＯＳ（図４参照）の制御性が向上する。ただし、絶縁膜ＩＦ３の膜厚が小さいことで、電界強度が高くなる。この場合であっても、第１エミッタ電位および第２エミッタ電位が印加されるトレンチＴ２側では、ホットキャリアの影響があったとしても特性変動には至らない。これは、ＩＧＢＴがエミッタ電位制御ではないためである。
【0093】
本実施の形態では、絶縁膜ＩＦ３の膜厚が小さいことで、トレンチＴ２側にて積極的にダイナミックアバランシェを発生させ、これにより電圧をクランプさせる。つまり、ゲート電位が印加されるトレンチゲート電極Ｇ１、Ｇ２を含むトレンチＴ１とは異なるトレンチＴ２側にてダイナミックアバランシェが大きく発生した場合、トレンチＴ１側でのダイナミックアバランシェを抑制、つまりサージを低減できる。これにより、トレンチＴ１近傍の電界強度を緩和可能であり、ＩＧＢＴの動作を安定化できる。
【0094】
その他は、トレンチＴ２近傍での電界強度が低下する点を除き、実施の形態１と同様の効果を得られる。
【0095】
（実施の形態４）
以下に、図２７を用いて、実施の形態３の半導体装置であるＩＧＢＴについて説明する。図２７は、本実施の形態のＩＧＢＴを示す要部断面図である。このＩＧＢＴは、第２のチャネル層を有するチャネル２段制御側ＩＧＢＴである。すなわち、図２７に示すＩＧＢＴでは、図２に示すホールバリア領域ＨＢを上下方向に分断するように、半導体基板内にＰ型の半導体領域ＳＲが形成されている。ここでは、トレンチＴ１、Ｔ２の相互間において、半導体基板の裏面側から表面側に向かって順にＮ型のホールバリア領域ＨＢ１、Ｐ型の半導体領域ＳＲおよびＮ型のホールバリア領域ＨＢ２が形成されている。言い換えれば、隣り合うトレンチＴ１、Ｔ２に挟まれる領域において、ボディ領域ＢＲと、半導体基板の裏面との間には、ボディ領域ＢＲ側から順に、ホールバリア領域ＨＢ２、半導体領域ＳＲおよびホールバリア領域ＨＢ１が形成されている。ホールバリア領域ＨＢ１、ＨＢ２および半導体領域ＳＲは、いずれもトレンチＴ１の側面からトレンチＴ２の側面に亘って形成されている。
以下に、図２７を用いて、実施の形態３の半導体装置であるＩＧＢＴについて説明する。図２７は、本実施の形態のＩＧＢＴを示す要部断面図である。このＩＧＢＴは、第２のチャネル層を有するチャネル２段制御側ＩＧＢＴである。すなわち、図２７に示すＩＧＢＴでは、図２に示すホールバリア領域ＨＢを上下方向に分断するように、半導体基板内にＰ型の半導体領域ＳＲが形成されている。ここでは、トレンチＴ１、Ｔ２の相互間において、半導体基板の裏面側から表面側に向かって順にＮ型のホールバリア領域ＨＢ１、Ｐ型の半導体領域ＳＲおよびＮ型のホールバリア領域ＨＢ２が形成されている。言い換えれば、隣り合うトレンチＴ１、Ｔ２に挟まれる領域において、ボディ領域ＢＲと、半導体基板の裏面との間には、ボディ領域ＢＲ側から順に、ホールバリア領域ＨＢ２、半導体領域ＳＲおよびホールバリア領域ＨＢ１が形成されている。ホールバリア領域ＨＢ１、ＨＢ２および半導体領域ＳＲは、いずれもトレンチＴ１の側面からトレンチＴ２の側面に亘って形成されている。
【0096】
実施の形態１とは異なり、トレンチゲート電極Ｇ２、Ｅ２のそれぞれは、半導体領域ＳＲにチャネルを形成するため、トレンチＴ１、Ｔ２の相互に挟まれた領域へ寄って形成されている。つまり、隣り合う半導体領域ＳＲとトレンチゲート電極Ｇ２との間の絶縁膜ＩＦ２の厚さは、隣り合うフローティング領域ＦＲとトレンチゲート電極Ｇ２との間の絶縁膜ＩＦ２の厚さよりも小さい。また、隣り合う半導体領域ＳＲとトレンチゲート電極Ｅ２との間の絶縁膜ＩＦ２の厚さは、隣り合うフローティング領域ＦＲとトレンチゲート電極Ｅ２との間の絶縁膜ＩＦ２の厚さよりも小さい。このため、実施の形態１に比べ、破壊耐量が低く、信頼性は低い。
【0097】
ここでは、第２のチャネル層である半導体領域ＳＲにより、耐圧を維持できる。これにより、半導体領域ＳＲ上のホールバリア領域ＨＢ２の高濃度化が可能となる。つまり、ホールバリア領域ＨＢ２の不純物濃度は、ホールバリア領域ＨＢ１の不純物濃度よりも高い。この高濃度化により、電子の濃度が高まるため、ＩＥ効果を向上させられる。
【0098】
また、トレンチゲート電極Ｇ２に接続されるゲート抵抗は、トレンチゲート電極Ｇ１に接続されるゲート抵抗より大きい。このため、トレンチゲート電極Ｇ２をゲートとし、半導体領域ＳＲにチャネルが形成されるＮＭＯＳは、トレンチゲート電極Ｇ２をゲートとして作動するＮＭＯＳに比べて遅れたタイミングでオン・オフの動作を行う。このため、急激なスイッチング動作を抑制できる。
【0099】
＜変形例＞
半導体領域ＳＲを形成する場合において、図２８に示すように、トレンチＴ１、Ｔ２のそれぞれの内部構造を、実施の形態１と同じにしてもよい。つまり、半導体領域ＳＲとトレンチゲート電極Ｇ２、Ｅ２との間の絶縁膜ＩＦ２の厚さを、絶縁膜ＩＦ１の厚さより厚くしてもよい。ここでは、半導体領域ＳＲの不純物濃度を調整することで、絶縁膜ＩＦ２を一律に厚く形成しても、半導体領域ＳＲをチャネル形成領域として有するＮＭＯＳを動作させられる。
半導体領域ＳＲを形成する場合において、図２８に示すように、トレンチＴ１、Ｔ２のそれぞれの内部構造を、実施の形態１と同じにしてもよい。つまり、半導体領域ＳＲとトレンチゲート電極Ｇ２、Ｅ２との間の絶縁膜ＩＦ２の厚さを、絶縁膜ＩＦ１の厚さより厚くしてもよい。ここでは、半導体領域ＳＲの不純物濃度を調整することで、絶縁膜ＩＦ２を一律に厚く形成しても、半導体領域ＳＲをチャネル形成領域として有するＮＭＯＳを動作させられる。
【0100】
本変形例では、図２７に示す構造に比べ、製造プロセスを簡略化でき、かつ、破壊耐量および信頼性の向上が可能となる。
【0101】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0102】
例えば、実施の形態と、他の実施の形態の変形例とを組み合わせてもよい。また、実施の形態同士、または、変形例同士を組み合わせてもよい。また、実施の形態１～４に記載したＩＧＢＴの構成部分の極性を入れ替えてもよい。
【符号の説明】
【0103】
４０ 単位セル領域
４０ａ アクティブセル領域
４０ｉ インアクティブセル領域
ＢＣ ボディコンタクト領域
ＢＲ ボディ領域
ＣＥ コレクタ電極
ＣＨ コンタクト溝
ＣＲ コレクタ領域
ＤＦ ドリフト領域
Ｅ１、Ｅ２、Ｇ１、Ｇ２、Ｇ３ トレンチゲート電極
ＥＥ エミッタ電極
ＥＲ エミッタ領域
ＦＲ フローティング領域
ＦＳ フィールドストップ領域
ＨＢ、ＨＢ１、ＨＢ２ ホールバリア領域
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＬＲ ラッチアップ防止領域
Ｔ１、Ｔ２ トレンチ
４０ａ アクティブセル領域
４０ｉ インアクティブセル領域
ＢＣ ボディコンタクト領域
ＢＲ ボディ領域
ＣＥ コレクタ電極
ＣＨ コンタクト溝
ＣＲ コレクタ領域
ＤＦ ドリフト領域
Ｅ１、Ｅ２、Ｇ１、Ｇ２、Ｇ３ トレンチゲート電極
ＥＥ エミッタ電極
ＥＲ エミッタ領域
ＦＲ フローティング領域
ＦＳ フィールドストップ領域
ＨＢ、ＨＢ１、ＨＢ２ ホールバリア領域
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＬＲ ラッチアップ防止領域
Ｔ１、Ｔ２ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】