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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024065762
(43)【公開日】2024-05-15
(54)【発明の名称】算出プログラムおよび算出方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20240508BHJP
【ＦＩ】
G01R31/26 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022174778
(22)【出願日】2022-10-31
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】川崎 健
【テーマコード（参考）】
2G003
【Ｆターム（参考）】
2G003AA01
2G003AB08
2G003AE03
(57)【要約】 （修正有）
【課題】集中定数回路を用いた等価回路モデルの精度を向上させる算出プログラム及び算出方法を提供する。
【解決手段】コンピュータのプロセッサによりパラメータを抽出する算出方法は、分布定数回路のモデルを取得するＳ１０。分布定数回路のモデルは予めメモリに格納されている。プロセッサはさらに、イントリンシック回路のモデルを取得するＳ１２。イントリンシック回路内のモデルは予めメモリに格納されており、イントリンシック回路のモデルをメモリから取得してもよい。プロセッサはまた、複数のポートを含む回路網の行列を取得しＳ１４、分布定数回路内のインピーダンス素子のパラメータを抽出しＳ１６、抽出したインピーダンス素子のパラメータを出力するＳ１８。
【選択図】図６
【解決手段】コンピュータのプロセッサによりパラメータを抽出する算出方法は、分布定数回路のモデルを取得するＳ１０。分布定数回路のモデルは予めメモリに格納されている。プロセッサはさらに、イントリンシック回路のモデルを取得するＳ１２。イントリンシック回路内のモデルは予めメモリに格納されており、イントリンシック回路のモデルをメモリから取得してもよい。プロセッサはまた、複数のポートを含む回路網の行列を取得しＳ１４、分布定数回路内のインピーダンス素子のパラメータを抽出しＳ１６、抽出したインピーダンス素子のパラメータを出力するＳ１８。
【選択図】図６
【特許請求の範囲】
【請求項1】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
をコンピュータに実行させる算出プログラム。
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
をコンピュータに実行させる算出プログラム。
【請求項2】
前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含む請求項１に記載の算出プログラム。
【請求項3】
前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含む請求項１に記載の算出プログラム。
【請求項4】
Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、
前記Ｍ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含む請求項１から請求項３のいずれか一項に記載の算出プログラム。
前記Ｍ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含む請求項１から請求項３のいずれか一項に記載の算出プログラム。
【請求項5】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
をコンピュータに実行させる算出プログラム。
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
をコンピュータに実行させる算出プログラム。
【請求項6】
前記行列は、Ｓパラメータ行列である請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項7】
前記分布定数回路は、
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、
第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、
第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、
第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、
第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項8】
前記分布定数回路は、
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、
第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、
第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、
第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、
第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、
第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、
第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項9】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
を含む算出方法。
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
を含む算出方法。
【請求項10】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
を含む算出方法。
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
を含む算出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、算出プログラムおよび算出方法に関する。
【背景技術】
【0002】
トランジスタ等の高周波素子の等価回路モデルでは受動素子として集中定数素子を用いた集中定数回路が用いられる。高周波素子の高周波特性を測定し、測定された高周波特性に合うように、等価回路モデルの集中定数素子のパラメータを抽出する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭６３－６１９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、周波数が高い高周波帯域では、集中定数素子に対し高周波信号の波長が十分大きくない。このため、周波数が変わると高周波素子の高周波特性が集中定数回路を用いた等価回路モデルに合わなくなることがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、モデルの精度を向上させることを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。
【0007】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。
【0008】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。
【0009】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。
【0010】
本開示は、このような特徴的な算出プログラムおよび算出方法として実現することができるだけでなく、かかる特徴的なステップを処理する算出装置として実現することができる。また、算出装置の一部又は全部を実現する半導体集積回路として実現したり、算出装置を含む算出システムとして実現したりすることができる。
【発明の効果】
【0011】
本開示によれば、モデルの精度を向上させることができる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（２）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（３）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（４）上記（１）から（３）のいずれかにおいて、Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、前記Ｍ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含んでもよい。
（５）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（６）上記（１）から（５）のいずれかにおいて、前記行列は、Ｓパラメータ行列でもよい。
（７）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、を備えてもよい。
（８）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、を備えてもよい。
（９）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
（１０）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（２）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（３）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（４）上記（１）から（３）のいずれかにおいて、Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、前記Ｍ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含んでもよい。
（５）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（６）上記（１）から（５）のいずれかにおいて、前記行列は、Ｓパラメータ行列でもよい。
（７）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、を備えてもよい。
（８）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、を備えてもよい。
（９）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
（１０）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、第２端が前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
【0014】
［本開示の実施形態の詳細］
本開示の実施形態にかかる算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0015】
以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。算出装置は、コンピュータを備えて構成され、算出装置の各機能は、コンピュータの記憶装置に記憶されたコンピュータプログラムがコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって実行されることで発揮される。コンピュータプログラムは、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記憶媒体に記憶させることができる。
［実施例１]
［実施例１]
【0016】
高周波素子を用いた高周波回路を設計する例をトランジスタであるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いた増幅回路を例に説明する。高周波回路が扱う高周波信号は例えばマイクロ波（３００ＭＨｚ～３０ＧＨｚ）またはミリ波（３０ＧＨｚ～３００ＧＨｚ）である。
【0017】
［増幅回路の例］
図１は、実施例１におけるＦＥＴが用いられる増幅回路の回路図である。図１に示すように、増幅回路１８は、ＦＥＴ１０、整合回路１２および１４を備えている。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒａｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｋｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＦＥＴ１０のソースＳはグランドに接続され、ゲートＧは整合回路１２を介し入力端子Ｔｉｎに接続されている。ＦＥＴ１０のドレインＤは整合回路１４を介し出力端子Ｔｏｕｔに接続されている。整合回路１２は、入力端子ＴｉｎとＦＥＴ１０との間に接続され、入力端子ＴｉｎとゲートＧとの間に直列接続されたインダクタＬ１１およびＬ１２と、インダクタＬ１１とＬ１２との間のノードにおいてシャント接続されたキャパシタＣ１１と、を備えている。整合回路１４は、ＦＥＴ１０と出力端子Ｔｏｕｔとの間に接続され、ドレインＤと出力端子Ｔｏｕｔとの間に直列接続されたインダクタＬ２１およびＬ２２と、インダクタＬ２１とＬ２２との間のノードにおいてシャント接続されたキャパシタＣ２１と、を備えている。
図１は、実施例１におけるＦＥＴが用いられる増幅回路の回路図である。図１に示すように、増幅回路１８は、ＦＥＴ１０、整合回路１２および１４を備えている。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒａｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｋｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＦＥＴ１０のソースＳはグランドに接続され、ゲートＧは整合回路１２を介し入力端子Ｔｉｎに接続されている。ＦＥＴ１０のドレインＤは整合回路１４を介し出力端子Ｔｏｕｔに接続されている。整合回路１２は、入力端子ＴｉｎとＦＥＴ１０との間に接続され、入力端子ＴｉｎとゲートＧとの間に直列接続されたインダクタＬ１１およびＬ１２と、インダクタＬ１１とＬ１２との間のノードにおいてシャント接続されたキャパシタＣ１１と、を備えている。整合回路１４は、ＦＥＴ１０と出力端子Ｔｏｕｔとの間に接続され、ドレインＤと出力端子Ｔｏｕｔとの間に直列接続されたインダクタＬ２１およびＬ２２と、インダクタＬ２１とＬ２２との間のノードにおいてシャント接続されたキャパシタＣ２１と、を備えている。
【0018】
入力端子Ｔｉｎに入力した高周波信号は整合回路１２を介しＦＥＴ１０のゲートＧに入力する。ＦＥＴ１０は入力した高周波信号を増幅する。出力端子Ｔｏｕｔは増幅された高周波信号を出力する。整合回路１２は、入力端子Ｔｉｎの入力インピーダンスをゲートＧの入力インピーダンスに整合させる。整合回路１４は、ドレインＤの出力インピーダンスを出力端子Ｔｏｕｔの出力インピーダンスに整合させる。整合回路１２および１４の素子値（インダクタＬ１１、Ｌ１２、Ｌ２１およびＬ２２のインダクタンス、キャパシタＣ１１およびＣ２１のキャパシタンス）の値を設計することで、増幅回路１８の高周波特性を所望の特性とすることができる。特に、整合回路１４の素子値を調整することでＦＥＴ１０の負荷インピーダンスを調整でき、増幅回路１８の高周波特性を調整できる。整合回路１２および１４の回路構成は適宜設計できる。増幅回路１８の帯域の中心周波数は例えば０．５ＧＨｚ～１０ＧＨｚである。
【0019】
［ＦＥＴの負荷線］
図２は、ＦＥＴにおけるドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓ（Ｉｄｓ－Ｖｄｓ特性）を示す図である。ドレイン電圧ＶｄｓはソースＳに対するドレインＤの電圧、ゲート電圧ＶｇｓはソースＳに対するゲートＧの電圧、ドレイン電流ＩｄｓはソースＳからドレインＤに流れる電流である。ＦＥＴ１０では、ゲート電圧Ｖｇｓが変化するとＩｄｓ－Ｖｄｓ曲線が変化する。図１の入力端子Ｔｉｎに振幅の大きい大信号の高周波信号が入力するとゲートＧに大信号の高周波信号が入力する。負荷線は、ゲートＧに振幅の大きな高周波信号を入力したときのＩｄｓ－Ｖｄｓ上での直線または曲線を示す。
図２は、ＦＥＴにおけるドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓ（Ｉｄｓ－Ｖｄｓ特性）を示す図である。ドレイン電圧ＶｄｓはソースＳに対するドレインＤの電圧、ゲート電圧ＶｇｓはソースＳに対するゲートＧの電圧、ドレイン電流ＩｄｓはソースＳからドレインＤに流れる電流である。ＦＥＴ１０では、ゲート電圧Ｖｇｓが変化するとＩｄｓ－Ｖｄｓ曲線が変化する。図１の入力端子Ｔｉｎに振幅の大きい大信号の高周波信号が入力するとゲートＧに大信号の高周波信号が入力する。負荷線は、ゲートＧに振幅の大きな高周波信号を入力したときのＩｄｓ－Ｖｄｓ上での直線または曲線を示す。
【0020】
増幅回路１８を設計するときには、負荷線上のｎ個のＶｇｓｉ、Ｖｄｓｉの電圧のセットＶｉ（ｉは１からｎの整数）におけるＦＥＴ１０の小信号（すなわち振幅の小さい高周波信号）のＳパラメータを用い増幅回路１８を設計する。負荷線上の電圧セットは、Ｖ１＝（Ｖｇｓ１、Ｖｄｓ１）、Ｖ２＝（Ｖｇｓ２、Ｖｄｓ２）、Ｖ３＝（Ｖｇｓ３、Ｖｄｓ３）…Ｖｉ＝（Ｖｇｓｉ、Ｖｄｓｉ）…Ｖｎ＝（Ｖｇｓｎ、Ｖｄｓｎ）である。ＦＥＴ１０のＳパラメータは、ゲートＧをポートＰ１、ドレインＤをポートＰ２としたときのＳパラメータ行列であり、Ｓパラメータ行列の各要素はＳ１１、Ｓ１２、Ｓ２１およびＳ２２である。Ｓパラメータ行列は散乱行列ともいう。Ｓ１１、Ｓ１２、Ｓ２１およびＳ２２は、周波数ｆに依存し、周波数ｆの関数である。
【0021】
周波数がｆｊ、電圧セットがＶｉのときのＳパラメータ行列を数１のようにあらわす。
【数1】
【0022】
［集中定数回路を用いたＦＥＴの等価回路］
集中定数回路を用いたＦＥＴ１０の等価回路の例を説明する。集中定数回路に用いられる集中定数素子は、例えば抵抗、キャパシタ（容量）およびインダクタである。図３は、ＦＥＴにおける集中定数回路を用いた等価回路を示す図である。図３に示すように、ＦＥＴ１０は、ソースＳ、ゲートＧおよびドレインＤを備えている。ソースＳはグランド等の基準電位に接続され、ゲートＧには高周波信号が入力する。ドレインＤから高周波信号が出力される。等価回路は、イントリンシック（真正）回路２０と寄生回路２２を備えている。イントリンシック回路２０はＦＥＴ１０のイントリンシックな部分であり、ドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓが変化すると集中定数素子の素子値が変化する部分である。寄生回路２２はドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓが変化しても集中定数素子の素子値がほとんど変わらない部分である。
集中定数回路を用いたＦＥＴ１０の等価回路の例を説明する。集中定数回路に用いられる集中定数素子は、例えば抵抗、キャパシタ（容量）およびインダクタである。図３は、ＦＥＴにおける集中定数回路を用いた等価回路を示す図である。図３に示すように、ＦＥＴ１０は、ソースＳ、ゲートＧおよびドレインＤを備えている。ソースＳはグランド等の基準電位に接続され、ゲートＧには高周波信号が入力する。ドレインＤから高周波信号が出力される。等価回路は、イントリンシック（真正）回路２０と寄生回路２２を備えている。イントリンシック回路２０はＦＥＴ１０のイントリンシックな部分であり、ドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓが変化すると集中定数素子の素子値が変化する部分である。寄生回路２２はドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓが変化しても集中定数素子の素子値がほとんど変わらない部分である。
【0023】
寄生回路２２とゲートＧ、ドレインＤおよびソースＳとを接続するポートはそれぞれＰ１、Ｐ２およびＰ３である。ポートＰ４、Ｐ５およびＰ６はイントリンシック回路２０と寄生回路２２とを接続するポートである。ポートＰ４には高周波信号が入力し、ポートＰ５から高周波信号が出力される。ポートＰ６はグランドに接続される。
【0024】
イントリンシック回路２０では、ポートＰ４とＰ５との間にゲート・ドレイン容量Ｃｇｄが接続され、ポートＰ５とＰ６との間にドレイン・ソース容量Ｃｄｓが接続され、ポートＰ４とＰ６との間にゲート・ソース容量Ｃｇｓが接続されている。ポートＰ５とＰ６の間においてドレイン・ソース容量Ｃｄｓに並列に電流源Ｉｄが接続され、ポートＰ４とＰ６との間においてゲート・ソース容量と並列に抵抗Ｒｉが接続されている。ゲート・ドレイン容量Ｃｇｄの値は、例えばゲート・ドレイン間の電圧Ｖｇｄに依存する。ドレイン・ソース容量Ｃｄｓおよびゲート・ソース容量Ｃｇｓの値は、例えばそれぞれドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓに依存する。抵抗Ｒｉの値は例えばゲート電圧Ｖｇｓに依存する。イントリンシック回路２０には、ダイオード等が設けられていてもよい。
【0025】
寄生回路２２では、ポートＰ１とＰ４との間に直列にゲートインダクタＬｇおよびゲート抵抗Ｒｇが接続され、ポートＰ２とＰ５との間に直列にドレインインダクタＬｄおよびドレイン抵抗Ｒｄが接続され、ポートＰ３とＰ６との間に直列にソースインダクタＬｓおよびソース抵抗Ｒｓが接続されている。ゲートインダクタＬｇ、ゲート抵抗Ｒｇ、ドレインインダクタＬｄ、ドレイン抵抗Ｒｄ、ソースインダクタＬｓおよびソース抵抗Ｒｓの値はゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓにほとんど依存しない。寄生回路２２には、ゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓにほとんど依存しない寄生容量等が設けられていてもよい。
【0026】
イントリンシック回路２０のモデルは、例えば大信号モデルであり、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）により表される。Ｃｇｓ、Ｃｇｄ、ＣｄｓおよびＲｉはＶｄｓおよびＶｇｓの関数である。寄生回路２２のモデルは、例えばＲｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄにより表される。寄生回路２２では、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄはＶｄｓおよびＶｇｓに依存せずＶｄｓおよびＶｇｓの関数ではない。集中定数素子（Ｃｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄ）の素子値（キャパシタンス、インダクタンスおよび抵抗）は周波数の関数ではないが、キャパシタンスＣおよびインダクタンスＬをインピーダンスＺとして表すときにはリアクタンス成分は１/ｊωＣおよびｊωＬ（ｊは虚数単位、ωが各周波数）と表わされる。
【0027】
ＦＥＴ１０のＳパラメータ行列は、イントリンシック回路２０のモデルおよび寄生回路２２のモデルの各素子値に基づき算出できる。そこで、ＦＥＴ１０のＳパラメータ行列を算出するときには、イントリンシック回路２０のモデルに電圧セットＶｄｓｉ、Ｖｇｓｉを代入することで、Ｃｇｓ、Ｃｇｄ、ＣｄｓおよびＲｉが算出できる。さらに、高周波信号の周波数ｆｊを代入すれば、Ｃｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄを用い、ＦＥＴ１０のＳパラメータ行列Ｓ（ｆｊ）＠Ｖｉを算出できる。
【0028】
寄生回路２２を集中定数回路とした等価回路では、周波数が高い高周波帯域では、集中定数素子に対し高周波信号の波長が十分大きくない。このため、寄生回路２２を集中定数素子の素子値で表そうとしても、キャパシタンスＣとインダクタンスＬだけでは、周波数ｆ依存を表現しきれない。このため、周波数ｆが変わると集中定数回路を用いた等価回路モデルでは、適切なＳパラメータ行列Ｓ（ｆｊ）＠Ｖｉを算出できないことがある。
【0029】
［分布定数回路を用いたＦＥＴの等価回路］
そこで、実施例１では、寄生回路２２のモデルとして分布定数回路を用いる。分布定数回路を寄生回路２２に用いたＦＥＴ１０の等価回路の例を説明する。図４は、ＦＥＴにおける分布定数回路を用いた等価回路を示す図である。図４に示すように、寄生回路２２を分布定数回路２４として表す。分布定数回路２４の回路網は、ポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６を有する。ポートＰ１（第１端子）は、ＦＥＴ１０（高周波素子）に高周波信号が入力するポートである。ポートＰ２（第２端子）は、ＦＥＴ１０から高周波信号を出力するポートである。ポートＰ３（第３端子）は、ＦＥＴ１０に基準電位が供給されるポートである。ポートＰ４（第４端子）は、イントリンシック回路２０に分布定数回路２４から高周波信号が入力するポートである。ポートＰ５（第５端子）は、イントリンシック回路２０から分布定数回路２４に高周波信号を出力するポートである。ポートＰ６（第６端子）は、分布定数回路２４からイントリンシック回路２０にグランド電位（基準電位）を供給するポートである。
そこで、実施例１では、寄生回路２２のモデルとして分布定数回路を用いる。分布定数回路を寄生回路２２に用いたＦＥＴ１０の等価回路の例を説明する。図４は、ＦＥＴにおける分布定数回路を用いた等価回路を示す図である。図４に示すように、寄生回路２２を分布定数回路２４として表す。分布定数回路２４の回路網は、ポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６を有する。ポートＰ１（第１端子）は、ＦＥＴ１０（高周波素子）に高周波信号が入力するポートである。ポートＰ２（第２端子）は、ＦＥＴ１０から高周波信号を出力するポートである。ポートＰ３（第３端子）は、ＦＥＴ１０に基準電位が供給されるポートである。ポートＰ４（第４端子）は、イントリンシック回路２０に分布定数回路２４から高周波信号が入力するポートである。ポートＰ５（第５端子）は、イントリンシック回路２０から分布定数回路２４に高周波信号を出力するポートである。ポートＰ６（第６端子）は、分布定数回路２４からイントリンシック回路２０にグランド電位（基準電位）を供給するポートである。
【0030】
ポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６間の全ての間に３６個のインピーダンス素子Ｚｈｋ(ｈおよびｋは１から６の整数)が接続されているとした場合、分布定数回路２４のパラメータは３６個のインピーダンス素子Ｚｈｋのパラメータである。３６個のインピーダンス素子Ｚｈｋのインピーダンスは、３６個の複素数となり、７２個の実数のパラメータで表される。
【0031】
以下、実施例１における分布定数回路２４のパラメータを抽出する算出方法および抽出されたパラメータを用いＳパラメータ行列を算出する算出方法について説明する。
[コンピュータのブロック図]
図５は、実施例１におけるコンピュータのブロック図である。コンピュータ３０は、ソフトウエアと協働しパラメータを抽出する算出装置として機能する。コンピュータ３０は、パラメータを抽出する算出プログラムを実行し、パラメータを抽出する算出方法を実行する。また、コンピュータ３０は、ソフトウエアと協働し抽出されたパラメータを用いＳパラメータ行列を算出する算出装置として機能する。コンピュータ３０は、Ｓパラメータ行列を算出する算出プログラムを実行し、Ｓパラメータ行列を算出する算出方法を実行する。
[コンピュータのブロック図]
図５は、実施例１におけるコンピュータのブロック図である。コンピュータ３０は、ソフトウエアと協働しパラメータを抽出する算出装置として機能する。コンピュータ３０は、パラメータを抽出する算出プログラムを実行し、パラメータを抽出する算出方法を実行する。また、コンピュータ３０は、ソフトウエアと協働し抽出されたパラメータを用いＳパラメータ行列を算出する算出装置として機能する。コンピュータ３０は、Ｓパラメータ行列を算出する算出プログラムを実行し、Ｓパラメータ行列を算出する算出方法を実行する。
【0032】
コンピュータ３０は、プロセッサ３２、メモリ３４、入出力装置３６および内部バス３８を備えている。プロセッサ３２は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であり、分布定数回路の等価回路モデルを用いて、算出プログラムおよび算出方法を実行する。メモリ３４は、例えば揮発性メモリまたは不揮発性メモリであり、プロセッサ３２が算出プログラムおよび算出方法を実行するときに用いるデータ等を記憶する。メモリ３４は、プロセッサ３２が実行する算出プログラムを記憶してもよい。入出力装置３６は、プロセッサ３２が取得するデータを外部装置から入力し、プロセッサ３２が出力するデータを外部装置に出力する。内部バス３８は、プロセッサ３２、メモリ３４および入出力装置３６を接続し、データ等を伝送する。算出プログラムは、記憶媒体３５に記憶される。記憶媒体３５は、例えば一時的でない有形の媒体であり、ＣＤ－ＲＯＭまたはＤＶＤ等である。
【0033】
［パラメータ抽出のフローチャート］
図６は、実施例１におけるパラメータを抽出する算出方法を示すフローチャートである。図６に示すように、プロセッサ３２は、分布定数回路２４のモデルを取得する（ステップＳ１０）。プロセッサ３２は、分布定数回路２４のモデルを外部装置から入出力装置３６を介し取得してもよい。分布定数回路２４のモデルは予めメモリ３４に格納されており、プロセッサ３２は、分布定数回路２４のモデルをメモリ３４から取得してもよい。
図６は、実施例１におけるパラメータを抽出する算出方法を示すフローチャートである。図６に示すように、プロセッサ３２は、分布定数回路２４のモデルを取得する（ステップＳ１０）。プロセッサ３２は、分布定数回路２４のモデルを外部装置から入出力装置３６を介し取得してもよい。分布定数回路２４のモデルは予めメモリ３４に格納されており、プロセッサ３２は、分布定数回路２４のモデルをメモリ３４から取得してもよい。
【0034】
プロセッサ３２は、イントリンシック回路２０のモデルを取得する（ステップＳ１２）。プロセッサ３２は、イントリンシック回路２０のモデルを外部装置から入出力装置３６を介し取得してもよい。イントリンシック回路２０内のモデルは予めメモリ３４に格納されており、プロセッサ３２は、イントリンシック回路２０のモデルをメモリ３４から取得してもよい。
【0035】
プロセッサ３２は、ポートＰ１およびＰ２を含む回路網の行列を取得する（ステップＳ１４）。ポートＰ１およびＰ２を含む回路網の行列は、例えば、測定されたポートＰ１およびＰ２のＳパラメータ行列である。図６において、ステップＳ１０、Ｓ１２およびＳ１４の順番は適宜選択できる。
【0036】
プロセッサ３２は、分布定数回路２４内のインピーダンス素子Ｚｈｋのパラメータを抽出する（ステップＳ１６）。例えば、プロセッサ３２は、分布定数回路２４のモデルとイントリンシック回路２０のモデルを用い行列の各要素を算出する。プロセッサ３２は、取得した行列の各要素と、算出する行列の各要素と、に基づき分布定数回路２４内のインピーダンス素子Ｚｈｋのパラメータを抽出する。
【0037】
プロセッサ３２は、抽出されたインピーダンス素子Ｚｈｋのパラメータを出力する（ステップＳ１８）。例えば、プロセッサ３２は、インピーダンス素子Ｚｈｋのパラメータを、入出力装置３６を介し外部装置に出力する。
【0038】
以下に、図６のフローチャートの各ステップの具体例を説明する。
［ステップＳ１０の例］
図６のステップＳ１０において、プロセッサ３２が取得する分布定数回路２４の回路網を説明する。図７は、実施例１における分布定数回路の例を示す回路図である。図７に示すように、分布定数回路２４は、９個のインピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ１２、Ｚ２３、Ｚ１３、Ｚ４５、Ｚ５６およびＺ４６を備えている。その他のインピーダンス素子は設けられていない。インピーダンス素子Ｚ１４、Ｚ２５およびＺ３６は、ポートＰ１とＰ４との間、ポートＰ２とＰ５との間、およびポートＰ３とＰ６との間、にそれぞれ接続されている。インピーダンス素子Ｚ１２、Ｚ２３およびＺ１３は、ポートＰ１とＰ２との間、ポートＰ２とＰ３との間、およびポートＰ１とＰ３との間、にそれぞれ接続されている。インピーダンス素子Ｚ４５、Ｚ５６およびＺ４６は、ポートＰ４とＰ５との間、ポートＰ５とＰ６との間、およびポートＰ４とＰ６との間、にそれぞれ接続されている。
［ステップＳ１０の例］
図６のステップＳ１０において、プロセッサ３２が取得する分布定数回路２４の回路網を説明する。図７は、実施例１における分布定数回路の例を示す回路図である。図７に示すように、分布定数回路２４は、９個のインピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ１２、Ｚ２３、Ｚ１３、Ｚ４５、Ｚ５６およびＺ４６を備えている。その他のインピーダンス素子は設けられていない。インピーダンス素子Ｚ１４、Ｚ２５およびＺ３６は、ポートＰ１とＰ４との間、ポートＰ２とＰ５との間、およびポートＰ３とＰ６との間、にそれぞれ接続されている。インピーダンス素子Ｚ１２、Ｚ２３およびＺ１３は、ポートＰ１とＰ２との間、ポートＰ２とＰ３との間、およびポートＰ１とＰ３との間、にそれぞれ接続されている。インピーダンス素子Ｚ４５、Ｚ５６およびＺ４６は、ポートＰ４とＰ５との間、ポートＰ５とＰ６との間、およびポートＰ４とＰ６との間、にそれぞれ接続されている。
【0039】
ポートＰｈとＰｋとの間のインピーダンス素子Ｚｈｋの高周波特性として、Ｓパラメータ行列を仮定すると、インピーダンス素子ＺｈｋのパラメータはＳｈｈ、Ｓｈｋ、ＳｋｈおよびＳｋｋの４個の複素数であり８個の実数である。インピーダンス素子Ｚｈｋでは、ポートＰｈとＰｋとは対称である。このため、Ｓｈｈ＝ＳｋｋおよびＳｈｋ＝Ｓｋｈである。ＳｈｈおよびＳｈｋを極座標で表すと次式となる。
Ｓｈｈ＝Ｓｋｋ＝ｐｏｌａｒ（ｇｈｈ、ｐｈｈ）
Ｓｈｋ＝Ｓｋｈ＝ｐｏｌａｒ（ｇｈｋ、ｐｈｋ）
ここで、ｐｏｌａｒは極座標を表し、ｇｈｈおよびｇｈｋはそれぞれＳｈｈおよびＳｈｋの振幅であり、ｐｈｈおよびｐｈｋはＳｈｈおよびＳｈｋの位相である。
Ｓｈｈ＝Ｓｋｋ＝ｐｏｌａｒ（ｇｈｈ、ｐｈｈ）
Ｓｈｋ＝Ｓｋｈ＝ｐｏｌａｒ（ｇｈｋ、ｐｈｋ）
ここで、ｐｏｌａｒは極座標を表し、ｇｈｈおよびｇｈｋはそれぞれＳｈｈおよびＳｈｋの振幅であり、ｐｈｈおよびｐｈｋはＳｈｈおよびＳｈｋの位相である。
【0040】
振幅ｇｈｋおよび位相ｐｈｋは以下の式で表される。
ｇｈｋ＝ａｂｓ（ｓｑｒｔ（１－｜ｇｈｈ｜２）（１－Ｓｈｈ）/（１＋Ｓｈｈ））
ｐｈｋ＝ｐｈａｓｅ（ｓｑｒｔ（１－｜ｇｈｈ｜２）（１－Ｓｈｈ）/（１＋Ｓｈｈ））
ここで、ａｂｓは絶対値、ｓｑｒｔは√、ｐｈａｓｅは回転角を表す関数である。
ｇｈｋ＝ａｂｓ（ｓｑｒｔ（１－｜ｇｈｈ｜２）（１－Ｓｈｈ）/（１＋Ｓｈｈ））
ｐｈｋ＝ｐｈａｓｅ（ｓｑｒｔ（１－｜ｇｈｈ｜２）（１－Ｓｈｈ）/（１＋Ｓｈｈ））
ここで、ａｂｓは絶対値、ｓｑｒｔは√、ｐｈａｓｅは回転角を表す関数である。
【0041】
このように、インピーダンス素子Ｚｈｋのパラメータはｇｈｈとｐｈｈの２つの実数パラメータとなる。また、インピーダンス素子ＺｈｋのインピーダンスはＲｈｋ＋ｊＸｈｋで表すことができる。ここで、Ｒｈｋはインピーダンスの抵抗成分であり、Ｘｈｋはインピーダンスのリアクタンス成分であり、ｊは虚数単位である。このように、インピーダンス素子Ｚｈｋのパラメータは２個の実数パラメータである。
【0042】
図７の分布定数回路２４の回路網は、９個のインピーダンス素子を有する。このため、図７の分布定数回路２４の回路網を用いた分布定数回路２４のモデルは１８個の実数のパラメータにより表される。インピーダンスを抵抗成分とリアクタンス成分で表した場合、１８個の実数のパラメータは、Ｒ１４、Ｒ２５、Ｒ３６、Ｒ１２、Ｒ２３、Ｒ１３、Ｒ４５、Ｒ５６、Ｒ４６、Ｘ１４、Ｘ２５、Ｘ３６、Ｘ１２、Ｘ２３、Ｘ１３、Ｘ４５、Ｘ５６およびＸ４６である。この１８個のパラメータをＲｈｋおよびＸｈｋと表す。
【0043】
ＲｈｋおよびＸｈｋは、周波数ｆ、ドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓの関数である。そこで、周波数ｆ、ドレイン電圧Ｖｄｓおよびゲート電圧ＶｇｓのときのＲｈｋおよびＸｈｋを、電圧セットＶｉを用いそれぞれＲｈｋ（ｆ）＠ＶｉおよびＸｈｋ＠Ｖｉと表す。
【0044】
ステップＳ１０において、プロセッサ３２は、分布定数回路２４のモデルとして、分布定数回路２４におけるインピーダンス素子Ｚｈｋの接続関係を取得する。
【0045】
［ステップＳ１２の例］
図６のステップＳ１２において、プロセッサ３２が取得するイントリンシック回路２０のモデルを説明する。図３のイントリンシック回路２０における集中定数素子の接続関係および集中定数素子の値がイントリンシック回路２０のモデルに相当する。図３の例では、集中定数素子は、ゲート・ドレイン容量Ｃｇｄ、ドレイン・ソース容量Ｃｄｓ、ゲート・ソース容量Ｃｇｓおよび抵抗Ｒｉである。Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉはドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓの関数である。イントリンシック回路２０のモデルには、例えばＡｎｇｅｌｏｖモデルまたはカーチスモデル等の大信号モデルが用いられる。これらのモデルは、例えばＣｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）等の集中定数素子の値で表される。例えばＣｇｓ（Ｖｇｓ）＝Ｃ０＋Ｃ１×Ｖｇｓ＋Ｃ２×Ｖｇｓ２である。ここで、Ｃ０、Ｃ１およびＣ２は係数である。このように、Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉは、Ｖｇｓのみの関数でもよく、Ｖｄｓのみの関数でもよい。
図６のステップＳ１２において、プロセッサ３２が取得するイントリンシック回路２０のモデルを説明する。図３のイントリンシック回路２０における集中定数素子の接続関係および集中定数素子の値がイントリンシック回路２０のモデルに相当する。図３の例では、集中定数素子は、ゲート・ドレイン容量Ｃｇｄ、ドレイン・ソース容量Ｃｄｓ、ゲート・ソース容量Ｃｇｓおよび抵抗Ｒｉである。Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉはドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓの関数である。イントリンシック回路２０のモデルには、例えばＡｎｇｅｌｏｖモデルまたはカーチスモデル等の大信号モデルが用いられる。これらのモデルは、例えばＣｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）等の集中定数素子の値で表される。例えばＣｇｓ（Ｖｇｓ）＝Ｃ０＋Ｃ１×Ｖｇｓ＋Ｃ２×Ｖｇｓ２である。ここで、Ｃ０、Ｃ１およびＣ２は係数である。このように、Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉは、Ｖｇｓのみの関数でもよく、Ｖｄｓのみの関数でもよい。
【0046】
ステップＳ１２において、プロセッサ３２は、イントリンシック回路２０のモデルとして、図４のＣｇｄ、Ｃｄｓ、Ｃｇｓ、ＲｉおよびＩｄの接続関係と、Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉとＶｇｓおよびＶｄｓとの関係式Ｃｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）を取得する。
【0047】
［ステップＳ１４の例］
図６のステップＳ１４において、プロセッサ３２が取得するＳパラメータ行列について説明する。プロセッサ３２が取得するＳパラメータ行列は、例えばユーザがＦＥＴ１０を測定したＳパラメータ行列である。ユーザは、ＦＥＴのポートＰ１およびＰ２の間のＳパラメータ行列（例えば数１）を測定する。例えば、図２の負荷線上のｎ個のＶｄｓｉ、Ｖｇｓｉの電圧のセットＶｉ（ｉは１からｎの整数）におけるＦＥＴ１０のＳパラメータ行列を測定する場合について説明する。
図６のステップＳ１４において、プロセッサ３２が取得するＳパラメータ行列について説明する。プロセッサ３２が取得するＳパラメータ行列は、例えばユーザがＦＥＴ１０を測定したＳパラメータ行列である。ユーザは、ＦＥＴのポートＰ１およびＰ２の間のＳパラメータ行列（例えば数１）を測定する。例えば、図２の負荷線上のｎ個のＶｄｓｉ、Ｖｇｓｉの電圧のセットＶｉ（ｉは１からｎの整数）におけるＦＥＴ１０のＳパラメータ行列を測定する場合について説明する。
【0048】
図８は、実施例１におけるＳパラメータ行列を測定する方法を示すフローチャートである。なお、図８の各ステップは、ユーザが行ってもよいし、測定器または測定器を制御するコンピュータが行ってもよい。図９は、実施例１における測定されるＳパラメータ行列を示すデータテーブルである。図９において、電圧セットはＳパラメータを測定するゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓ、周波数はＳパラメータを測定する周波数ｆ、ＳパラメータＳ１１、Ｓ１２、Ｓ２１およびＳ２２は、ポートＰ１およびＰ２におけるＳパラメータ行列の各要素である。なお、ＶｉはＶｇｓｉ、Ｖｄｓｉを示す。
【0049】
図８に示すように、ユーザは測定するＦＥＴ１０を測定器（例えばネットワークアナライザー）にセットする。ＦＥＴ１０のゲートＧは高周波信号が入力されるポートとし、ドレインＤを高周波信号が出力するポートとし、ソースＳにグランド電位を供給する。ｉ＝１に設定する（ステップＳ２０）。ゲート電圧Ｖｇｓおよびドレイン電圧ＶｄｓとしてゲートＧおよびドレインＤにそれぞれＶｄｓｉおよびＶｇｓｉ（すなわちＶｇｓ１、Ｖｄｓ１）を印加する（ステップＳ２１）。ｊ＝１に設定する（ステップＳ２２）。ゲートＧに周波数ｆがｆｊ（すなわちｆ１）である高周波信号を出力する（ステップＳ２３）。ゲートＧとドレインＤとのＳパラメータ行列を測定する（ステップＳ２４）。これにより、図９におけるＳ１１ｍ（ｆ１）＠Ｖ１、Ｓ１２ｍ（ｆ１）＠Ｖ１、Ｓ２１ｍ（ｆ１）＠Ｖ１、およびＳ２２ｍ（ｆ１）＠Ｖ１が測定される。
【0050】
ｊ＜ｍか判定する（ステップＳ２５）。Ｙｅｓのときｊ＝ｊ＋１に設定する（ステップＳ２６）。Ｊ＝２となる。その後ステップＳ２３に戻る。ステップＳ２３において、ゲートＧに周波数ｆがｆ２である高周波信号を出力する。ステップＳ２４において、周波数ｆ２においてＳパラメータ行列、Ｓ１１ｍ（ｆ２）＠Ｖ１、Ｓ１２ｍ（ｆ２）＠Ｖ１、Ｓ２１ｍ（ｆ２）＠Ｖ１、およびＳ２２ｍ（ｆ２）＠Ｖ１）、が測定される。ステップＳ２３からＳ２６を繰り返すことにより、Ｖｇｓ１およびＶｄｓ１における周波数がｆ１からｆｍのＳパラメータ行列、Ｓ１１ｍ（ｆｊ）＠Ｖ１、Ｓ１２ｍ（ｆｊ）＠Ｖ１、Ｓ２１ｍ（ｆｊ）＠Ｖ１、およびＳ２２ｍ（ｆｊ）＠Ｖ１、ｊは１からｍの整数が測定される。
【0051】
ステップＳ２５において、Ｎｏのとき、ｊ≧ｍである。このとき、ｉ＜ｎか判定する（ステップＳ２７）。Ｙｅｓのときｉ＝ｉ＋１に設定する（ステップＳ２８）。ｉ＝２となる。その後ステップＳ２１に戻る。ステップＳ２１において、ゲートＧおよびドレインＤにそれぞれＶｄｓ２およびＶｇｓ２を印加する。ステップＳ２２において、ｊ＝１に設定する。ステップＳ２３において、ゲートＧに周波数ｆがｆ１である高周波信号を出力する。ステップＳ２４において、Ｓパラメータ行列が測定される。ｉ＝２のときに、ｉ＝１のときと同様に、ステップＳ２２からＳ２６を繰り返すことで、Ｖｇｓ２およびＶｄｓ２における周波数がｆ１からｆｍのＳパラメータ行列、Ｓ１１ｍ（ｆｊ）＠Ｖ２、Ｓ１２ｍ（ｆｊ）＠Ｖ２、Ｓ２１ｍ（ｆｊ）＠Ｖ２、およびＳ２２ｍ（ｆｊ）＠Ｖ２、ｊは１からｍの整数、が測定される。
【0052】
ステップＳ２１からＳ２８を繰り返すことにより、図９におけるＳ１１ｍ（ｆｊ）＠Ｖｉ、Ｓ１２ｍ（ｆｊ）＠Ｖｉ、Ｓ２１ｍ（ｆｊ）＠Ｖｉ、およびＳ２２ｍ（ｆｊ）＠Ｖｉ、ｉは１からｎの整数、ｊは1からｍの整数が測定される。ステップＳ２７において、Ｎｏのとき、終了する。以上により、図９のＳパラメータが測定される。
【0053】
ステップＳ１４において、プロセッサ３２は、図９のデータテーブルのＳパラメータを取得する。図９のように、Ｓ１１ｍ（ｆｊ）＠Ｖｉ、Ｓ１２ｍ（ｆｊ）＠Ｖｉ、Ｓ２１ｍ（ｆｊ）＠ＶｉおよびＳ２２ｍ（ｆｊ）＠Ｖｉは、電圧セットＶｇｓｉ、Ｖｄｓｉに対応付けられており、かつ周波数ｆｊに対応付けられている。
【0054】
［ステップＳ１６の例］
図６のステップＳ１６において、プロセッサ３２がパラメータを抽出する算出方法について説明する。インピーダンス素子ＺｈｋのパラメータとしてＲｈｋおよびＸｈｋを例に説明する。図１０は、図６のステップＳ１６において、コンピュータがパラメータＲｈｋおよびＸｈｋを抽出する算出方法を示すフローチャートである。図１０に示すように、プロセッサ３２は、ｊ＝１に設定する（ステップＳ３０）。プロセッサ３２は、周波数ｆをｆ１に設定する（ステップＳ３１）。プロセッサ３２は、図７におけるインピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを初期値に設定する（ステップＳ３２）。図６のステップＳ１０において、図７のような分布定数回路２４におけるインピーダンス素子Ｚｈｋの接続関係が取得されている。プロセッサ３２は、インピーダンス素子ＺｈｋのパラメータＲｈｋおよびＸｈｋの初期値を設定する。パラメータＲｈｋは、Ｒ１４、Ｒ２５、Ｒ３６、Ｒ１２、Ｒ２３、Ｒ１３、Ｒ４５、Ｒ５６およびＲ４６であり、Ｘｈｋは、Ｘ１４、Ｘ２５、Ｘ３６、Ｘ１２、Ｘ２３、Ｘ１３、Ｘ４５、Ｘ５６およびＸ４６である。パラメータＲｈｋおよびＸｈｋの初期値は、予めメモリ３４に格納されていてもよいし、入出力装置３６を介し外部装置から取得してもよい。
図６のステップＳ１６において、プロセッサ３２がパラメータを抽出する算出方法について説明する。インピーダンス素子ＺｈｋのパラメータとしてＲｈｋおよびＸｈｋを例に説明する。図１０は、図６のステップＳ１６において、コンピュータがパラメータＲｈｋおよびＸｈｋを抽出する算出方法を示すフローチャートである。図１０に示すように、プロセッサ３２は、ｊ＝１に設定する（ステップＳ３０）。プロセッサ３２は、周波数ｆをｆ１に設定する（ステップＳ３１）。プロセッサ３２は、図７におけるインピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを初期値に設定する（ステップＳ３２）。図６のステップＳ１０において、図７のような分布定数回路２４におけるインピーダンス素子Ｚｈｋの接続関係が取得されている。プロセッサ３２は、インピーダンス素子ＺｈｋのパラメータＲｈｋおよびＸｈｋの初期値を設定する。パラメータＲｈｋは、Ｒ１４、Ｒ２５、Ｒ３６、Ｒ１２、Ｒ２３、Ｒ１３、Ｒ４５、Ｒ５６およびＲ４６であり、Ｘｈｋは、Ｘ１４、Ｘ２５、Ｘ３６、Ｘ１２、Ｘ２３、Ｘ１３、Ｘ４５、Ｘ５６およびＸ４６である。パラメータＲｈｋおよびＸｈｋの初期値は、予めメモリ３４に格納されていてもよいし、入出力装置３６を介し外部装置から取得してもよい。
【0055】
プロセッサ３２は、ｉ＝１に設定する（ステップＳ３３）。プロセッサ３２は、ゲート電圧ＶｇｓをＶｇｓｉ（すなわちＶｇｓ１）に設定し、ドレイン電圧ＶｄｓをＶｄｓｉ（すなわちＶｄｓ１）に設定する（ステップＳ３４）。プロセッサ３２は、イントリンシック回路２０のモデルを設定する（ステップＳ３５）。例えば、コンピュータは、ステップＳ１２において取得したＣｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）のＶｇｓおよびＶｄｓにＶｇｓ１およびＶｄｓ１を代入し、図３におけるイントリンシック回路２０のＣｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉを設定する。
【0056】
プロセッサ３２は、Ｓｃ（ｆｊ）＠Ｖｉ（すなわちＳｃ（ｆ１）＠Ｖ１）を算出する（ステップＳ３６）。Ｓｃ（ｆ１）＠Ｖ１は行列であり、行列の各要素は、Ｓ１１ｃ（ｆ１）＠Ｖ１、Ｓ１２ｃ（ｆ１）＠Ｖ１、Ｓ２１ｃ（ｆ１）＠Ｖ１およびＳ２２ｃ（ｆ１）＠Ｖ１である。Ｓｃ（ｆｊ）＠Ｖｉの算出には、分布定数回路２４のモデルとして、ステップＳ３２またはＳ４１において設定したインピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを用いる。かつイントリンシック回路２０のモデルとして、ステップＳ３５において設定したＣｇｄ（Ｖｇｓｉ、Ｖｄｓｉ）、Ｃｄｓ（Ｖｇｓｉ、Ｖｄｓｉ）、Ｃｇｓ（Ｖｇｓｉ、Ｖｄｓｉ）およびＲｉ（Ｖｇｓｉ、Ｖｄｓｉ）を用いる。
【0057】
プロセッサ３２は、ｉ＜ｎか判定する（ステップＳ３７）。ｉ＝１のときはＹｅｓである。Ｙｅｓのとき、プロセッサ３２は、ｉ＝ｉ＋１に設定する（ステップＳ３８）。ｉ＝２となる。ステップＳ３４に戻る。ステップＳ３４において、プロセッサ３２は、ＶｇｓおよびＶｄｓをそれぞれＶｇｓ２およびＶｄｓ２に設定する。ステップＳ３５において、プロセッサ３２は、Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉをＣｇｄ（Ｖｇｓ２、Ｖｄｓ２）、Ｃｄｓ（Ｖｇｓ２、Ｖｄｓ２）、Ｃｇｓ（Ｖｇｓ２、Ｖｄｓ２）およびＲｉ（Ｖｇｓ２、Ｖｄｓ２）に設定する。ステップＳ３６において、プロセッサ３２は、Ｓｃ（ｆ１）＠Ｖ２を算出する。ステップＳ３４からＳ３８を繰り返すことにより、周波数がｆ１における電圧セットがＶ１からＶｎのＳｃ（ｆ１）＠Ｖ１からＳｃ（ｆ１）＠Ｖｎが算出される。
【0058】
ステップＳ３７において、Ｎｏのとき、ｉ≧ｎである。このとき、プロセッサ３２は、ステップＳ１４において取得した図９のＳパラメータのうち周波数ｆがｆｊにおけるＳｍ（ｆｊ）＠Ｖ１～Ｖｎと、ステップＳ３３からＳ３８において算出したＳｃ（ｆｊ）＠Ｖ１～Ｖｎと、を比較する（ステップＳ３９）。
【0059】
図１１は、実施例１における取得したＳｍ（ｆｊ）＠Ｖ１～Ｖｎを示すデータテーブルである。図１１に示すように、周波数ｆがｆｊにおいて、Ｓ１１ｍ（ｆｊ）＠Ｖｉ、Ｓ１２ｍ（ｆｊ）＠Ｖｉ、Ｓ２１ｍ（ｆｊ）＠ＶｉおよびＳ２２ｍ（ｆｊ）＠Ｖｉは電圧セットＶｉ＝Ｖｇｓｉ、Ｖｄｓｉに対応付けられている。
【0060】
図１２は、実施例１における算出したＳｃ（ｆｊ）＠Ｖ１～Ｖｎを示すデータテーブルである。図１２に示すように、周波数ｆがｆｊにおいて、Ｓ１１ｃ（ｆｊ）＠Ｖｉ、Ｓ１２ｃ（ｆｊ）＠Ｖｉ、Ｓ２１ｃ（ｆｊ）＠ＶｉおよびＳ２２ｃ（ｆｊ）＠Ｖｉは電圧セットＶｉ＝Ｖｇｓｉ、Ｖｄｓｉに対応付けられている。
【0061】
ステップＳ３９において、例えば、プロセッサ３２は、図１１のＳｍ（ｆｊ）＠Ｖ１～Ｖｎと、対応する図１２のＳｃ（ｆｊ）＠Ｖ１～Ｖｎと、の差を算出する。プロセッサ３２が算出する差は、例えば｜Ｓ１１ｍ（ｆｊ）＠Ｖｉ－Ｓ１１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ１２ｍ（ｆｊ）＠Ｖｉ－Ｓ１２１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ２１ｍ（ｆｊ）＠Ｖｉ－Ｓ２１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ２２ｍ（ｆｊ）＠Ｖｉ－Ｓ２２ｃ（ｆｊ）＠Ｖｉ｜のｉ＝１からｎまでの和である。差は、｜Ｓ１１ｍ（ｆｊ）＠Ｖｉ－Ｓ１１ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ１２ｍ（ｆｊ）＠Ｖｉ－Ｓ１２１ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ２１ｍ（ｆｊ）＠Ｖｉ－Ｓ２１ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ２２ｍ（ｆｊ）＠Ｖｉ－Ｓ２２ｃ（ｆｊ）＠Ｖｉ｜２のｉ＝１からｎまでの和（すなわち平方和）でもよいし、各差に重み付けを行った後に加算してもよい。
【0062】
図１０に戻り、プロセッサ３２は、ＯＫか判定する（ステップＳ４０）。例えば、プロセッサ３２は、ステップＳ３９において行った比較によりＲｈｋおよびＸｈｋが最適化されたか判定し、最適化されたときＹｅｓ、最適化されていないときＮｏと判定する。例えば、プロセッサ３２は、ステップＳ３９において算出した差が目標の範囲内のときＹｅｓと判定し、差が目標の範囲以外のときＮｏと判定する。Ｎｏのとき、プロセッサ３２は、インピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを再設定する（ステップＳ４１）。例えば、プロセッサ３２は、ステップＳ３９において算出した差を目的関数とし、目的関数が最適化に近づくようにインピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを最適化してもよい。
【0063】
ステップＳ３３に戻り、プロセッサ３２は、再設定したパラメータＲｈｋおよびＸｈｋを用い、ステップＳ３３からＳ３８を繰り返すことで、図１２のようなＳｃ（ｆｊ）＠Ｖ１～Ｖｎを算出する。ステップＳ４０において、プロセッサ３２は、ＯＫか判定する（ステップＳ４０）。Ｙｅｓと判定したとき、ステップＳ３２またはＳ４１において最後に設定したパラメータＲｈｋおよびＸｈｋを抽出する（ステップＳ４２）。
【0064】
図１３は、実施例１における抽出されたＲｈｋおよびＸｈｋを示すデータテーブルである。図１３は、周波数ｆｊ（ｊは１からｍ）に対応付けされたＲｈｋおよびＸｈｋとして、Ｒ１４（ｆｊ）、Ｒ２５（ｆｊ）、Ｒ３６（ｆｊ）、Ｘ１４（ｆｊ）、Ｘ２５（ｆｊ）、Ｘ３６（ｆｊ）、Ｒ１２（ｆｊ）、Ｒ２３（ｆｊ）、Ｒ１３（ｆｊ）、Ｘ１２（ｆｊ）、Ｘ２３（ｆｊ）、Ｘ１３（ｆｊ）、Ｒ４５（ｆｊ）、Ｒ５６（ｆｊ）、Ｒ４６（ｆｊ）、Ｘ４５（ｆｊ）、Ｘ５６（ｆｊ）およびＸ４６（ｆｊ）を示している。図１３に示すように、周波数ｆがｆ１のときのＲｈｋおよびＸｈｋとしてＲｈｋ（ｆ１）およびＸｈｋ（ｆ１）として抽出される。
【0065】
図１０に戻り、プロセッサ３２は、ｊ＜ｍか判定する（ステップＳ４３）。ｊ＝１のときはＹｅｓである。Ｙｅｓのとき、プロセッサ３２は、ｊ＝ｊ＋１に設定する（ステップＳ４４）。ｊ＝２となる。ステップＳ３１に戻り、ステップＳ３２からＳ４０を繰り返す。ステップＳ４０においてＹｅｓのとき、図１３のように、プロセッサ３２は、周波数ｆがｆ２のときのＲｈｋおよびＸｈｋとしてＲｈｋ（ｆ２）およびＸｈｋ（ｆ２）を抽出する。
【0066】
図１０に戻り、ステップＳ３１からステップＳ４４を繰り返す。これにより、図１３のように、コンピュータは、周波数がｆ１～ｆｍにおけるＲｈｋ（ｆ１）およびＸｈｋ（ｆ１）からＲｈｋ（ｆｍ）およびＸｈｋ（ｆｍ）を抽出する。図１０に戻り、ｊ＝ｍとなると、ステップＳ４３において、プロセッサ３２はＮｏと判定し、終了する。
【0067】
［Ｓパラメータの例］
ステップＳ４０において、Ｙｅｓと判定されたＳｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す。図１４は、実施例１におけるＳ１１ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ１１ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示すスミスチャートである。図１５は、実施例１におけるＳ１２ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ１２ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す極座標である。図１６は、実施例１におけるＳ２１ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ２１ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す極座標である。図１７は、実施例１におけるＳ２２ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ２２ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示すスミスチャートである。ＦＥＴ１０はＧａＮ ＨＥＭＴであり、ｆｊ＝４．８ＧＨｚの例である。図１４から図１７において、測定されたＳｍ（ｆｊ）＠Ｖ１～Ｖｎは黒丸であり、算出された、Ｓｃ（ｆｊ）＠Ｖ１～Ｖｎは白丸である。
ステップＳ４０において、Ｙｅｓと判定されたＳｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す。図１４は、実施例１におけるＳ１１ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ１１ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示すスミスチャートである。図１５は、実施例１におけるＳ１２ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ１２ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す極座標である。図１６は、実施例１におけるＳ２１ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ２１ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示す極座標である。図１７は、実施例１におけるＳ２２ｍ（ｆｊ）＠Ｖ１～ＶｎおよびＳ２２ｃ（ｆｊ）＠Ｖ１～Ｖｎの例を示すスミスチャートである。ＦＥＴ１０はＧａＮ ＨＥＭＴであり、ｆｊ＝４．８ＧＨｚの例である。図１４から図１７において、測定されたＳｍ（ｆｊ）＠Ｖ１～Ｖｎは黒丸であり、算出された、Ｓｃ（ｆｊ）＠Ｖ１～Ｖｎは白丸である。
【0068】
図１４に示すように、Ｓ１１ｍ（ｆｊ）＠Ｖ１～ＶｎとＳ１１ｃ（ｆｊ）＠Ｖ１～Ｖｎとは、ほぼ一致している。図１５に示すように、Ｓ１２ｍ（ｆｊ）＠Ｖ１～ＶｎとＳ１２ｃ（ｆｊ）＠Ｖ１～Ｖｎとは、ほぼ一致している。図１６に示すように、Ｓ２１ｍ（ｆｊ）＠Ｖ１～ＶｎとＳ２１ｃ（ｆｊ）＠Ｖ１～Ｖｎとは、ほぼ一致している。図１７に示すように、Ｓ２２ｍ（ｆｊ）＠Ｖ１～ＶｎとＳ２２ｃ（ｆｊ）＠Ｖ１～Ｖｎとは、ほぼ一致している。このように、分布定数回路２４におけるインピーダンス素子ＺｈｋのインピーダンスをＲｈｋ（ｆｊ）およびＸｈｋ（ｆｊ）とすることで、ＦＥＴ１０をモデル化することができる。
【0069】
［イントリンシック回路２０のモデルの作成方法］
図６のステップＳ１２において、取得するイントリンシック回路２０のモデルの作成方法について説明する。まず、図８と同様に、ＶｇｓおよびＶｄｓ並びに周波数ｆを変え、Ｓｍ（ｆｊ）＠Ｖｉを測定する。なお、測定するときの各周波数ｆｊ、ゲート電圧Ｖｇｓｉおよびドレイン電圧Ｖｄｓｉは、図８の測定のときの値と同じでもよいし、異なっていてもよい。これにより、図９と同様のデータテーブルが作成できる。
図６のステップＳ１２において、取得するイントリンシック回路２０のモデルの作成方法について説明する。まず、図８と同様に、ＶｇｓおよびＶｄｓ並びに周波数ｆを変え、Ｓｍ（ｆｊ）＠Ｖｉを測定する。なお、測定するときの各周波数ｆｊ、ゲート電圧Ｖｇｓｉおよびドレイン電圧Ｖｄｓｉは、図８の測定のときの値と同じでもよいし、異なっていてもよい。これにより、図９と同様のデータテーブルが作成できる。
【0070】
次に、ＦＥＴ１０の等価回路として図３のような集中定数回路を仮定する。電圧セットＶｉ＝（Ｖｇｓｉ、Ｖｄｓｉ）のｉが１からｎの各々について、集中定数素子であるＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄの素子の値を抽出する。
【0071】
各抽出された電圧セットＶｉにおける集中定数素子の値に基づき、大信号モデルを作成する。作成された大信号モデルは、例えばＣｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）である。このように、イントリンシック回路２０のモデルが作成される。この例では、イントリンシック回路２０のモデルに、寄生回路２２におけるＲｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄの値は用いない。
【0072】
［Ｓパラメータ行列の算出方法］
コンピュータ３０が抽出された分布定数回路２４のパラメータを用いＦＥＴ１０のＳパラメータ行列を算出する算出方法を説明する。図１８は、実施例１におけるコンピュータがパラメータＲｈｋおよびＸｈｋを用いＳパラメータを算出する算出方法を示すフローチャートである。なお、図１８におけるｎおよびｍの値、Ｖｇｓｉ、Ｖｄｓｉおよびｆｊの値は、図１０における値と同じでもよいし、異なっていてもよい。
コンピュータ３０が抽出された分布定数回路２４のパラメータを用いＦＥＴ１０のＳパラメータ行列を算出する算出方法を説明する。図１８は、実施例１におけるコンピュータがパラメータＲｈｋおよびＸｈｋを用いＳパラメータを算出する算出方法を示すフローチャートである。なお、図１８におけるｎおよびｍの値、Ｖｇｓｉ、Ｖｄｓｉおよびｆｊの値は、図１０における値と同じでもよいし、異なっていてもよい。
【0073】
図１８に示すように、プロセッサ３２は、ｉ＝１に設定する（ステップＳ５０）。プロセッサ３２は、ＶｇｓをＶｇｓｉ（すなわちＶｇｓ１）に設定し、ＶｄｓをＶｄｓｉ（すなわちＶｄｓ１）に設定する（ステップＳ５１）。プロセッサ３２は、ＶｇｓｉおよびＶｄｓｉを外部装置から入出力装置３６を介し取得してもよい。ＶｇｓｉおよびＶｄｓｉは予めメモリ３４に記憶されており、プロセッサ３２は、ＶｇｓｉおよびＶｄｓｉをメモリ３４から取得してもよい。
【0074】
プロセッサ３２は、イントリンシック回路２０の集中定数素子の素子値を設定する（ステップＳ５２）。例えば、イントリンシック回路２０のモデル（Ｃｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ））は、予めメモリ３４に格納されている。プロセッサ３２は、Ｃｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）にＶｇｓｉおよびＶｄｓｉを代入する。これにより、プロセッサ３２は、Ｃｇｄ、Ｃｄｓ、ＣｇｓおよびＲｉの値を設定する。
【0075】
プロセッサ３２は、ｊ＝１に設定する（ステップＳ５３）。プロセッサ３２は、周波数ｆをｆｊ（すなわちｆ１）に設定する（ステップＳ５４）。プロセッサ３２は、ｆｊを外部装置から入出力装置３６を介し取得してもよい。ｆｊは予めメモリ３４に記憶されており、プロセッサ３２は、ｆｊをメモリ３４から取得してもよい。
【0076】
プロセッサ３２は、周波数ｆｊに対応するインピーダンス素子ＺｈｋのインピーダンスのパラメータＲｈｋおよびＸｈｋを設定する（ステップＳ５６）。例えばパラメータＲｈｋおよびＸｈｋは周波数ｆｊに対応付けられた図１３のようなデータ構造としてメモリ３４に記憶されている。プロセッサ３２は、周波数ｆｊに対応するパラメータＲｈｋおよびＸｈｋをメモリ３４から取得する。図１３にステップＳ５４における周波数ｆｊに対応する周波数がない場合には、図１３において周波数ｆｊを挟む周波数をｆｊ１およびｆｊ２としたとき、周波数ｆｊ１に対応するパラメータＲｈｋ（ｆｊ１）およびＸｈｋ（ｆｊ１）と周波数ｆｊ２に対応するパラメータＲｈｋ（ｆｊ２）およびＸｈｋ（ｆｊ２）とから補間してパラメータＲｈｋ（ｆｊ）およびＸｈｋ（ｆｊ）を算出してもよい。
【0077】
プロセッサ３２は、ステップＳ５２において設定した、図４のイントリンシック回路２０におけるＣｇｓ、Ｃｇｄ、ＣｄｓおよびＲｉの値、およびステップＳ５６において設定した図７のインピーダンス素子ＺｈｋのパラメータＲｈｋおよびＸｈｋに基づき、ポートＰ１とＰ２とのＳパラメータ行列Ｓｃ（ｆ１）＠Ｖｉを算出する（ステップＳ５７）。
【0078】
プロセッサ３２は、ｊ＜ｍか判定する（ステップＳ５８）。ｊ＝１のときはＹｅｓである。Ｙｅｓのとき、プロセッサ３２は、ｊ＝ｊ＋１に設定する（ステップＳ５９）。ｊ＝２となる。ステップＳ５４に戻る。ステップＳ５４において、プロセッサ３２は、周波数ｆをｆ２に設定する。ステップＳ５６において、プロセッサ３２は、周波数ｆがｆ２におけるパラメータＲｈｋおよびＸｈｋを設定する。ステップＳ５７において、プロセッサ３２は、Ｓｃ（ｆ２）＠Ｖ１を算出する。ステップＳ５４からＳ５９を繰り返すことにより、周波数ｆがｆ１からｆｍにおけるＳｃ（ｆ１）＠Ｖ１からＳｃ（ｆｍ）＠Ｖ１が算出される。
【0079】
ステップＳ５８において、Ｎｏのとき、ｊ≧ｍである。このとき、プロセッサ３２は、ｉ＜ｎか判定する（ステップＳ６０）。ｉ＝１のときはＹｅｓである。Ｙｅｓのとき、プロセッサ３２は、ｉ＝ｉ＋１に設定する（ステップＳ６１）。ステップＳ５１に戻り、ステップＳ５１からＳ６１を繰り返す。これにより、コンピュータ３０は、電圧セットがＶ１～Ｖｎおよび周波数ｆがｆ１～ｆｍにおけるＳｃ（ｆｊ）＠Ｖｉ（ｊは１からｍの整数、ｉは１からｎの整数）を算出する。
【0080】
ステップＳ６０においてＮｏのとき、ｉ≧ｎである。このとき、プロセッサ３２は、Ｓｃ（ｆｊ）＠Ｖｉ（ｊは１からｍの整数、ｉは１からｎの整数）を、入出力装置３６を介し外部に出力する（ステップＳ６２）。ｍおよびｎとして２以上の整数を例に説明したが、ｍおよびｎの少なくとも一方は１でもよい。
【0081】
［分布定数回路の別の例］
図１９は、実施例１における分布定数回路の別の例１を示す回路図である。図２０は、実施例１における分布定数回路の別の例２を示す回路図である。図１９に示すように、分布定数回路２４は、インピーダンス素子Ｚ４５、Ｚ５６およびＺ４６を備えてなくてもよい。図２０に示すように、分布定数回路２４は、インピーダンス素子Ｚ１２、Ｚ２３およびＺ１３を備えてなくてもよい。図１９および図２０では、分布定数回路２４のインピーダンス素子の個数を６個にできる。このため、図１０の演算が簡略化できる。
図１９は、実施例１における分布定数回路の別の例１を示す回路図である。図２０は、実施例１における分布定数回路の別の例２を示す回路図である。図１９に示すように、分布定数回路２４は、インピーダンス素子Ｚ４５、Ｚ５６およびＺ４６を備えてなくてもよい。図２０に示すように、分布定数回路２４は、インピーダンス素子Ｚ１２、Ｚ２３およびＺ１３を備えてなくてもよい。図１９および図２０では、分布定数回路２４のインピーダンス素子の個数を６個にできる。このため、図１０の演算が簡略化できる。
【0082】
［比較例１］
図２１は比較例１におけるＦＥＴの分布定数を用いた等価回路を示す図である。図２１に示すように、比較例１では、イントリンシック回路２０は、イントリンシック回路２０ｃ、可変容量２６ａ、２６ｂおよび２６ｃを備えている。イントリンシック回路２０ｃは電流源Ｉｄと抵抗Ｒｉを備えている。可変容量２６ａはゲート・ソース容量Ｃｇｓ、可変容量２６ｂはドレイン・ソース容量Ｃｄｓ、可変容量２６ｃはゲート・ドレイン容量Ｃｇｄである。
図２１は比較例１におけるＦＥＴの分布定数を用いた等価回路を示す図である。図２１に示すように、比較例１では、イントリンシック回路２０は、イントリンシック回路２０ｃ、可変容量２６ａ、２６ｂおよび２６ｃを備えている。イントリンシック回路２０ｃは電流源Ｉｄと抵抗Ｒｉを備えている。可変容量２６ａはゲート・ソース容量Ｃｇｓ、可変容量２６ｂはドレイン・ソース容量Ｃｄｓ、可変容量２６ｃはゲート・ドレイン容量Ｃｇｄである。
【0083】
イントリンシック回路２０ｃはポートＰ４、Ｐ５およびＰ６を備え、可変容量２６ａはポートＰ７およびＰ８を備え、可変容量２６ｂはポートＰ９およびＰ１０を備え、可変容量２６ｃはポートＰ１１およびＰ１２を備える。分布定数回路２４ｃの回路網がポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１およびＰ１２間の全ての間に１４４個のインピーダンス素子Ｚｈｋ(ｈおよびｋは１から１２の整数)が接続されているとした場合、分布定数回路２４ｃのインピーダンス素子Ｚｈｋのパラメータは、２８８個の実数のパラメータＲｈｋおよびＸｈｋとなる。比較例１では、パラメータが多すぎ図１０の演算が複雑化する。
【0084】
実施例１におけるインピーダンス素子Ｚｈｋのパラメータを抽出する算出プログラムおよび算出方法では、図６のステップＳ１４のように、コンピュータ３０は、ｎ個（Ｎ個：Ｎは２以上の整数である）のＳパラメータ行列を取得する。図９のように、ｎ個のＳパラメータ行列は、各々ポートＰ１およびＰ２を含む回路網の行列であり、Ｓ１１、Ｓ１２、Ｓ２１およびＳ２２を要素とする。ｎ個のＳパラメータ行列は、ポートＰ１に印加されるゲート電圧Ｖｇｓ（第１電圧）とポートＰ２に印加されるドレイン電圧Ｖｄｓ（第２電圧）とのｎ個のセット（Ｖｇｓｉ、Ｖｄｓｉ）（ｉは１からｎの整数）にそれぞれ対応する。
【0085】
イントリンシック回路２０の等価回路モデルである第１モデルは、ＶｇｓおよびＶｄｓの少なくとも一方の電圧の関数で表される。例えば、第１モデルは、Ｃｇｄ（Ｖｇｓ、Ｖｄｓ）、Ｃｄｓ（Ｖｇｓ、Ｖｄｓ）、Ｃｇｓ（Ｖｇｓ、Ｖｄｓ）およびＲｉ（Ｖｇｓ、Ｖｄｓ）で表される。第１モデルは周波数ｆの関数では表されない。分布定数回路２４の等価回路である第２モデルは、Ｌ／２個（Ｌは２以上の偶数である）のインピーダンス素子Ｚｈｋの各々のインピーダンスに関する２個の実数パラメータ（例えばＲｈｋおよびＸｈｋ）を含むＬ個のパラメータの値により表される。各々のインピーダンス素子Ｚｈｋは、ポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６のいずれか１つのポートに接続される第１端と、ポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６のうち他のポートに接続される第２端と、を備えている。パラメータＲｈｋおよびＸｈｋの個数Ｌ個は、図４の分布定数回路２４では、７２個であり、図７の分布定数回路２４では１８個であり、図１９および図２０の例では１２個である。図６のステップＳ１６および図１０のように、第１モデルおよび第２モデルを用いＮ個のＳパラメータ行列に基づきＬ個のパラメータの値を抽出する。
【0086】
これにより、寄生回路２２の等価回路を集中定数回路とする場合に比べ、精度の高い寄生回路２２のパラメータを抽出することができる。また、比較例１に比べ抽出するパラメータＲｈｋおよびＸｈｋの個数を減らすことができるため、図１０の演算が簡略化できる。
【0087】
また、抽出されたインピーダンス素子Ｚｈｋを用いた行列の算出方法では、図１８のステップＳ５２のように、コンピュータ３０は、ポートＰ１に印加されるゲート電圧Ｖｇｓ（第１電圧）とポートＰ２に印加されるドレイン電圧Ｖｄｓ（第２電圧）を取得し、ステップＳ５４のように高周波信号の周波数ｆを取得する。ステップＳ５７のように、第１モデルおよび第２モデルを用い、取得したＶｇｓ、Ｖｄｓおよび周波数ｆに基づき、Ｓパラメータ行列Ｓｃ（ｆｊ）＠Ｖｉを算出する。
【0088】
これにより、寄生回路２２の等価回路を集中定数回路とする場合に比べ、精度の高いＦＥＥ１０のＳパラメータ行列を算出することができる。また、比較例１に比べパラメータＲｈｋおよびＸｈｋの個数を減らすことができるため、Ｓパラメータ行列を算出する演算が簡略化できる。
【0089】
図１０のステップＳ３９のように、ｎ個のＳパラメータ行列Ｓｃ（ｆｊ）＠Ｖ１～Ｖｎと、ｎ個のＳパラメータ行列Ｓｍ（ｆｊ）＠Ｖ１～Ｖｎと、に基づきＬ個のパラメータＲｈｋおよびＸｈｋを抽出する。ｎ個のＳパラメータ行列Ｓｃ（ｆｊ）＠Ｖ１～Ｖｎは、ステップＳ３６において第１モデルと第２モデルとから算出され、ｎ個の電圧セットＶｉ（ｉは１からｎ）にそれぞれ対応する。ｎ個のＳパラメータ行列Ｓｍ（ｆｊ）＠Ｖ１～Ｖｎは、図６のステップＳ１４において取得されている。これにより、Ｌ個のパラメータＲｈｋおよびＸｈｋを精度よく抽出できる。
【0090】
ステップＳ３６では、ｎ個のＳパラメータ行列Ｓｃ（ｆｊ）＠Ｖ１～Ｖｎと、ｎ個のＳパラメータ行列Ｓｍ（ｆｊ）＠Ｖ１～Ｖｎと、の差を算出し、ステップＳ４０およびＳ４１において、差が小さくなるようにＬ個のパラメータＲｈｋおよびＸｈｋを最適化することにより、ステップＳ４２において、Ｌ個のパラメータＲｈｋおよびＸｈを抽出する。これにより、Ｌ個のパラメータＲｈｋおよびＸｈｋをより精度よく抽出できる。
【0091】
図９のように、ｎ個のＳパラメータ行列は、ｍ個（Ｍ個：Ｍは２以上の整数）の周波数ｆに対応付けられたＭ個のＳパラメータ行列を各々含む。すなわち、Ｓパラメータ行列はｎ個×ｍ個である。図１０のように、ｍ個の周波数ｆｊ（ｊは１からｍの整数）各々について、第１モデルおよび第２モデルを用いｎ個のＳパラメータ行列に基づきＬ個のパラメータＲｈｋおよびＸｈｋの値を抽出する（図１３参照）。これにより、異なる周波数ｆ１からｆｍごとにパラメータＲｈｋおよびＸｈｋを抽出できる。パラメータＲｈｋおよびＸｈｋを周波数ｆごとに設定できる。このため、寄生回路２２の等価回路を集中定数回路とする場合に比べ、モデルの精度を向上できる。
【0092】
回路網を表す行列としてＳパラメータ行列を例に説明したが、Ｚ（インピーダンス）パラメータ行列、Ｙ（アドミッタンス）パラメータ行列またはＨ（ハイブリッド）パラメータ行列でもよい。Ｓパラメータ行列を用いることで、高周波回路の設計が容易となる。
【0093】
Ｌ／２個のインピーダンス素子ＺｈｋのＬ個のパラメータとして、パラメータＲｈｋおよびＸｈｋを例に説明したが、Ｌ個のパラメータは、インピーダンスを極座標またはスミスチャートで表したときの振幅に関するパラメータｇおよび位相に関するパラメータｐでもよい。
【0094】
図１９および図２０のように、分布定数回路２４は、第１インピーダンス素子Ｚ１４、第２インピーダンス素子Ｚ２５および第３インピーダンス素子Ｚ３６を備える。第１端がポートＰ１に接続され第２端がポートＰ４に接続されたインピーダンス素子Ｚ１４により、ポートＰ１からポートＰ４に入力される高周波信号の経路のインピーダンスを表現できる。第１端がポートＰ２に接続され第２端がポートＰ５に接続されたインピーダンス素子Ｚ２５により、ポートＰ５からポートＰ２に出力される高周波信号の経路のインピーダンスを表現できる。第１端がポートＰ３に接続され第２端がポートＰ６に接続されたインピーダンス素子Ｚ３６により、ポートＰ３とＰ６との間における高周波信号の経路のインピーダンスを表現できる。
【0095】
分布定数回路２４は、さらに、第４インピーダンス素子Ｚ１２またはＺ４５、第５インピーダンス素子Ｚ２３またはＺ５６、および第６インピーダンス素子Ｚ１３またはＺ４６を備える。第１端がポートＰ１とＰ４との間の第１ノードに接続され第２端がポートＰ２とＰ５との間の第２ノードに接続されたインピーダンス素子Ｚ１２またはＺ４５により、ソースＳとドレインＤとの間の寄生容量を表現できる。第１端がポートＰ２とＰ５との間の第２ノードに接続され第２端がポートＰ３とＰ６との間の第３ノードに接続されたインピーダンス素子Ｚ２３またはＺ５６により、ドレインＤとゲートＧとの間の寄生容量を表現できる。第１端がポートＰ１とＰ４との間の第１ノードに接続され第２端がポートＰ３とＰ６との間の第３ノードに接続されたインピーダンス素子Ｚ１３またはＺ４６により、ソースＳとゲートＧとの間の寄生容量を表現できる。
【0096】
このように、図１９および図２０の例では、インピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ１２またはＺ４５、Ｚ２３またはＺ５６、および、Ｚ１３またはＺ４６以外のポート間のインピーダンスは大きく影響しないと仮定する。これにより、分布定数回路２４のインピーダンス素子の個数を６個にできる。このため、図１０の演算が簡略化できる。
【0097】
図７のように、分布定数回路２４は、第４インピーダンス素子Ｚ１２、第５インピーダンス素子Ｚ２３および第６インピーダンス素子Ｚ１３を備える。第１端がポートＰ１に接続され第２端がポートＰ２に接続されたインピーダンス素子Ｚ１２により、ポートＰ１とＰ２と間の寄生容量を表現できる。第１端がポートＰ２に接続され第２端がポートＰ３に接続されたインピーダンス素子Ｚ２３により、ポートＰ２とＰ３と間の寄生容量を表現できる。第１端がポートＰ１に接続され第２端がポートＰ３に接続されたインピーダンス素子Ｚ１３により、ポートＰ１とＰ３と間の寄生容量を表現できる。
【0098】
さらに、分布定数回路２４は、第７インピーダンス素子Ｚ４５、第８インピーダンス素子Ｚ５６および第９インピーダンス素子Ｚ４６を備える。第１端がポートＰ４に接続され第２端がポートＰ５に接続されたインピーダンス素子Ｚ４５により、ポートＰ４とＰ５と間の寄生容量を表現できる。第１端がポートＰ５に接続され第２端がポートＰ６に接続されたインピーダンス素子Ｚ５６により、ポートＰ５とＰ６と間の寄生容量を表現できる。第１端がポートＰ４に接続され第２端がポートＰ６に接続されたインピーダンス素子Ｚ４６により、ポートＰ４とＰ６と間の寄生容量を表現できる。
【0099】
このように、図７の例では、インピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ１２、Ｚ２３、Ｚ１３、Ｚ４５、Ｚ５６およびＺ４６以外のポート間のインピーダンスは大きく影響しないと仮定する。これにより、分布定数回路２４のインピーダンス素子の個数を９個にできる。このため、図１０の演算が簡略化できる。また、図１９および図２０より、分布定数回路２４をより精度よくモデル化できる。
【0100】
高周波素子としてＦＥＴを例に説明したが、トランジスタはバイポーラトランジスタ等のトランジスタでもよい。また、高周波素子はトランジスタ以外の素子でもよい。
【0101】
［実施例２］
図２２は、実施例２における高周波回路を集中定数回路により示した等価回路を示す図である。図２２に示すように、高周波回路では、２個のＦＥＴ１０ａおよび１０ｂが並列に接続されている。ＦＥＴ１０ａはソースＳ１、ゲートＧ１およびドレインＤ１を備え、ＦＥＴ１０ｂはソースＳ２、ゲートＧ２およびドレインＤ２を備える。ＦＥＴ１０ａの集中定数素子であるＣｇｓ１、Ｃｇｄ１、Ｃｄｓ１、Ｒｉ１、Ｒｓ１、Ｒｇ１、Ｒｄ１、Ｌｓ１、Ｌｇ１およびＬｄ１は、図３のＦＥＴ１０のＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄにそれぞれ対応する。ＦＥＴ１０ｂの集中定数素子であるＣｇｓ２、Ｃｇｄ２、Ｃｄｓ２、Ｒｉ２、Ｒｓ２、Ｒｇ２、Ｒｄ２、Ｌｓ２、Ｌｇ２およびＬｄ２は、図３のＦＥＴ１０のＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄにそれぞれ対応する。ＦＥＴ１０ｂのポートＰ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１およびＰ１２は、図７のＦＥＴ１０のポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６にそれぞれ対応する。ポートＰ１とＰ７との間にインダクタＬ１７が接続され、ポートＰ２とＰ８との間にインダクタＬ２８が接続されている。
図２２は、実施例２における高周波回路を集中定数回路により示した等価回路を示す図である。図２２に示すように、高周波回路では、２個のＦＥＴ１０ａおよび１０ｂが並列に接続されている。ＦＥＴ１０ａはソースＳ１、ゲートＧ１およびドレインＤ１を備え、ＦＥＴ１０ｂはソースＳ２、ゲートＧ２およびドレインＤ２を備える。ＦＥＴ１０ａの集中定数素子であるＣｇｓ１、Ｃｇｄ１、Ｃｄｓ１、Ｒｉ１、Ｒｓ１、Ｒｇ１、Ｒｄ１、Ｌｓ１、Ｌｇ１およびＬｄ１は、図３のＦＥＴ１０のＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄにそれぞれ対応する。ＦＥＴ１０ｂの集中定数素子であるＣｇｓ２、Ｃｇｄ２、Ｃｄｓ２、Ｒｉ２、Ｒｓ２、Ｒｇ２、Ｒｄ２、Ｌｓ２、Ｌｇ２およびＬｄ２は、図３のＦＥＴ１０のＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｒｉ、Ｒｓ、Ｒｇ、Ｒｄ、Ｌｓ、ＬｇおよびＬｄにそれぞれ対応する。ＦＥＴ１０ｂのポートＰ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１およびＰ１２は、図７のＦＥＴ１０のポートＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６にそれぞれ対応する。ポートＰ１とＰ７との間にインダクタＬ１７が接続され、ポートＰ２とＰ８との間にインダクタＬ２８が接続されている。
【0102】
ＦＥＴ１０ａのイントリンシック回路２０ａは、Ｃｇｓ１、Ｃｇｄ１、Ｃｄｓ１、Ｒｉ１およびＩｄ１を備え、ＦＥＴ１０ｂのイントリンシック回路２０ｂは、Ｃｇｓ２、Ｃｇｄ２、Ｃｄｓ２、Ｒｉ２およびＩｄ２を備える。寄生回路２２ａは、Ｒｓ１、Ｒｇ１、Ｒｄ１、Ｌｓ１、Ｌｇ１、Ｌｄ１、Ｒｓ２、Ｒｇ２、Ｒｄ２、Ｌｓ２、Ｌｇ２、Ｌｄ２、Ｌ１７およびＬ２８を備える。
【0103】
図２３は、実施例２における分布定数回路を示す図である。図２３に示すように、分布定数回路２４ａは、２１個のインピーダンス素子を備えている。インピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ１３、Ｚ２３、Ｚ４５、Ｚ５６およびＺ４６は、図７と同じである。
【0104】
インピーダンス素子Ｚ７１０はポートＰ７とＰ１０との間に接続され、インピーダンス素子Ｚ８１１はポートＰ８とＰ１１との間に接続され、インピーダンス素子Ｚ９１２はポートＰ９とＰ１２との間に接続されている。インピーダンス素子Ｚ８９はポートＰ８とＰ９との間に接続され、インピーダンス素子Ｚ７９はポートＰ７とＰ９との間に接続されている。インピーダンス素子Ｚ１０１１はポートＰ１０とＰ１１との間に接続され、インピーダンス素子Ｚ１１１２はポートＰ１１とＰ１２との間に接続され、インピーダンス素子Ｚ１０１２はポートＰ１０とＰ１２との間に接続されている。
【0105】
ポートＰ１とＰ７との間にはノードＮ１３が設けられ、ポートＰ２とＰ８との間にはノードＮ１４が設けられている。インピーダンス素子Ｚ１１３はポートＰ１とノードＮ１３との間に接続され、インピーダンス素子Ｚ７１３はポートＰ７とノードＮ１３との間に接続されている。インピーダンス素子Ｚ２１４はポートＰ２とノードＮ１４との間に接続され、インピーダンス素子Ｚ８１４はポートＰ８とノードＮ１４との間に接続されている。インピーダンス素子Ｚ１３１４はノードＮ１３とＮ１４との間に接続されている。
【0106】
図７の分布定数回路２４を２個並列に接続した構成に比べ分布定数回路２４ａでは、インピーダンス素子Ｚ２３に相当する部分をインピーダンス素子Ｚ１１３、Ｚ７１３、Ｚ２１４、Ｚ８１４およびＺ１３１４を用いている。インピーダンス素子Ｚ１１３およびＺ７１３により、図２２のインダクタＬ１７と、ポートＰ１とＰ７との間の寄生容量と、を表現している。インピーダンス素子Ｚ２１４およびＺ８１４により、図２２のインダクタＬ２８と、ポートＰ２とＰ８との間の寄生容量と、を表現している。インピーダンス素子Ｚ１３１４によりノードＮ１３とＮ１４との間の寄生容量を表現している。
【0107】
実施例２では、並列接続されたＦＥＴ１０ａおよび１０ｂの分布定数回路２４ａのインピーダンス素子の数を２１個にできる。これにより、ＦＥＴ１０ａと１０ｂとの高周波特性がほぼ同じ場合、対応するインピーダンス素子を同じインピーダンス素子とすることができる。例えばインピーダンス素子Ｚ７１０、Ｚ８１１、Ｚ９１２、Ｚ８９、Ｚ７９、Ｚ１０１１、Ｚ１１１２、Ｚ１０１２、Ｚ７１３およびＺ８１４のインピーダンスをインピーダンス素子Ｚ１４、Ｚ２５、Ｚ３６、Ｚ２３、Ｚ１３、Ｚ４５、Ｚ５６、Ｚ４６、Ｚ１１３およびＺ２１４のインピーダンスとそれぞれ同じとする。これにより、インピーダンス素子を表す実数のパラメータの個数を２２個にできる。
【0108】
上述の実施形態の各処理（各機能）は、１または複数のプロセッサを含む処理回路（Ｃｉｒｃｕｉｔｒｙ）により実現される。上記処理回路は、上記１または複数のプロセッサに加え、１または複数のメモリ、各種アナログ回路、各種デジタル回路が組み合わされた集積回路等で構成されてもよい。上記１または複数のメモリは、上記各処理を上記１または複数のプロセッサに実行させるプログラム（命令）を格納する。上記１または複数のプロセッサは、上記１または複数のメモリから読み出した上記プログラムに従い上記各処理を実行してもよいし、予め上記各処理を実行するように設計された論理回路に従って上記各処理を実行してもよい。
【0109】
上記プロセッサは、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｃａｔｉｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等、コンピュータの制御に適合する種々のプロセッサであってよい。なお物理的に分離した上記複数のプロセッサが互いに協働して上記各処理を実行してもよい。例えば物理的に分離した複数のコンピュータのそれぞれに搭載された上記プロセッサがＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネット等のネットワークを介して互いに協働して上記各処理を実行してもよい。
【0110】
上記プログラムは、外部のサーバ装置等から上記ネットワークを介して上記メモリにインストールされても構わないし、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体必須メモリ等の記録媒体に格納された状態で流通し、上記記録媒体から上記メモリにインストールされても構わない。
【0111】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0112】
１０、１０ａ、１０ｂ ＦＥＴ
１２、１４ 整合回路
１８ 増幅回路
２０、２０ａ、２０ｂ，２０ｃ イントリンシック回路
２２、２２ａ 寄生回路
２４、２４ａ、２４ｃ 分布定数回路
２６ａ、２６ｂ、２６ｃ 可変容量
３０ コンピュータ
３２ プロセッサ
３４ メモリ
３６ 入出力装置
３８ 内部バス
１２、１４ 整合回路
１８ 増幅回路
２０、２０ａ、２０ｂ，２０ｃ イントリンシック回路
２２、２２ａ 寄生回路
２４、２４ａ、２４ｃ 分布定数回路
２６ａ、２６ｂ、２６ｃ 可変容量
３０ コンピュータ
３２ プロセッサ
３４ メモリ
３６ 入出力装置
３８ 内部バス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【手続補正書】
【提出日】2023-11-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
をコンピュータに実行させる算出プログラム。
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
をコンピュータに実行させる算出プログラム。
【請求項2】
前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含む請求項１に記載の算出プログラム。
【請求項3】
前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含む請求項１に記載の算出プログラム。
【請求項4】
Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、
前記Ｌ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含む請求項１から請求項３のいずれか一項に記載の算出プログラム。
前記Ｌ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含む請求項１から請求項３のいずれか一項に記載の算出プログラム。
【請求項5】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
をコンピュータに実行させる算出プログラム。
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
をコンピュータに実行させる算出プログラム。
【請求項6】
前記行列は、Ｓパラメータ行列である請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項7】
前記分布定数回路は、
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、
第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、
第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、
第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、
第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項8】
前記分布定数回路は、
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、
第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、
第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、
第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、
第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、
第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、
第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、
第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、
第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、
第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、
を備える請求項１、請求項２、請求項３および請求項５のいずれか一項に記載の算出プログラム。
【請求項9】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
を含む算出方法。
Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、
を含む算出方法。
【請求項10】
高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
を含む算出方法。
前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、
イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、
Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、
分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、
前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、
を含む算出方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【0006】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【0012】
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【0013】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（２）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（３）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（４）上記（１）から（３）のいずれかにおいて、Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、前記Ｌ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含んでもよい。
（５）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（６）上記（１）から（５）のいずれかにおいて、前記行列は、Ｓパラメータ行列でもよい。
（７）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、を備えてもよい。
（８）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、を備えてもよい。
（９）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
（１０）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出プログラムであって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（２）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、に基づき前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（３）上記（１）において、前記Ｌ個のパラメータの値を抽出するステップは、前記第１モデルと前記第２モデルとから算出された前記Ｎ個のセットにそれぞれ対応するＮ個の行列と、前記取得されたＮ個の行列と、の差が小さくなるように、前記Ｌ個のパラメータを最適化することにより前記Ｌ個のパラメータを抽出するステップを含んでもよい。
（４）上記（１）から（３）のいずれかにおいて、Ｍは２以上の整数であり、前記Ｎ個の行列は、Ｍ個の高周波信号の周波数に対応付けられたＭ個の行列を各々含み、前記Ｌ個のパラメータの値を抽出するステップは、前記Ｍ個の周波数各々について、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき前記Ｌ個のパラメータの値を抽出するステップを含んでもよい。
（５）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出プログラムであって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、をコンピュータに実行させる算出プログラムである。これにより、モデルの精度を向上できる。
（６）上記（１）から（５）のいずれかにおいて、前記行列は、Ｓパラメータ行列でもよい。
（７）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子と前記第４端子との間の第１ノードに接続され第２端が前記第２端子と前記第５端子との間の第２ノードに接続された第４インピーダンス素子と、第１端が前記第２ノードに接続され第２端が前記第３端子と前記第６端子との間の第３ノードに接続された第５インピーダンス素子と、第１端が前記第３ノードに接続され第２端が前記第１ノードに接続された第６インピーダンス素子と、を備えてもよい。
（８）上記（１）から（６）のいずれかにおいて、前記分布定数回路は、第１端が前記第１端子に接続され第２端が前記第４端子に接続された第１インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第５端子に接続された第２インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第６端子に接続された第３インピーダンス素子と、第１端が前記第１端子に接続され第２端が前記第２端子に接続された第４インピーダンス素子と、第１端が前記第２端子に接続され第２端が前記第３端子に接続された第５インピーダンス素子と、第１端が前記第３端子に接続され第２端が前記第１端子に接続された第６インピーダンス素子と、第１端が前記第４端子に接続され第２端が前記第５端子に接続された第７インピーダンス素子と、第１端が前記第５端子に接続され第２端が前記第６端子に接続された第８インピーダンス素子と、第１端が前記第６端子に接続され第２端が前記第４端子に接続された第９インピーダンス素子と、を備えてもよい。
（９）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子のパラメータを抽出する算出方法であって、Ｎは２以上の整数であり、各々の行列は前記第１端子および前記第２端子を含む回路網の行列であり、各々のセットは前記第１端子に印加される第１電圧と前記第２端子に印加される第２電圧とのセットであり、Ｎ個の前記セットにそれぞれ対応するＮ個の前記行列を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記Ｎ個の行列に基づき、前記Ｌ個のパラメータの値を抽出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
（１０）本開示の一実施形態は、高周波信号が入力する第１端子と、高周波信号を出力する第２端子と、基準電位が供給される第３端子と、を有する高周波素子における前記第１端子および前記第２端子を含む回路網の行列を算出する算出方法であって、前記第１端子に印加される第１電圧と、前記第２端子に印加される第２電圧と、高周波信号の周波数と、を取得するステップと、イントリンシック回路の第１モデルは、前記第１電圧および前記第２電圧の少なくとも一方の電圧の関数で表され、Ｌは２以上の偶数であり、Ｌ／２個のインピーダンス素子の各々は、前記第１端子と前記第２端子と前記第３端子と前記イントリンシック回路に高周波信号が入力する第４端子と前記イントリンシック回路から高周波信号が出力する第５端子と前記イントリンシック回路に基準電位を供給する第６端子とのいずれか１つの端子に接続される第１端と、前記第１端子と前記第２端子と前記第３端子と前記第４端子と前記第５端子と前記第６端子とのうち前記いずれか１つの端子以外の端子に接続される第２端と、を備え、分布定数回路の第２モデルは、前記Ｌ／２個のインピーダンス素子の各々のインピーダンスに関する２個の実数パラメータを含むＬ個のパラメータの値により表され、前記第１モデルおよび前記第２モデルを用い前記第１電圧、前記第２電圧および前記周波数に基づき、前記第１端子および前記第２端子を含む回路網の行列を算出するステップと、を含む算出方法である。これにより、モデルの精度を向上できる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【0017】
［増幅回路の例］
図１は、実施例１におけるＦＥＴが用いられる増幅回路の回路図である。図１に示すように、増幅回路１８は、ＦＥＴ１０、整合回路１２および１４を備えている。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＦＥＴ１０のソースＳはグランドに接続され、ゲートＧは整合回路１２を介し入力端子Ｔｉｎに接続されている。ＦＥＴ１０のドレインＤは整合回路１４を介し出力端子Ｔｏｕｔに接続されている。整合回路１２は、入力端子ＴｉｎとＦＥＴ１０との間に接続され、入力端子ＴｉｎとゲートＧとの間に直列接続されたインダクタＬ１１およびＬ１２と、インダクタＬ１１とＬ１２との間のノードにおいてシャント接続されたキャパシタＣ１１と、を備えている。整合回路１４は、ＦＥＴ１０と出力端子Ｔｏｕｔとの間に接続され、ドレインＤと出力端子Ｔｏｕｔとの間に直列接続されたインダクタＬ２１およびＬ２２と、インダクタＬ２１とＬ２２との間のノードにおいてシャント接続されたキャパシタＣ２１と、を備えている。
図１は、実施例１におけるＦＥＴが用いられる増幅回路の回路図である。図１に示すように、増幅回路１８は、ＦＥＴ１０、整合回路１２および１４を備えている。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＦＥＴ１０のソースＳはグランドに接続され、ゲートＧは整合回路１２を介し入力端子Ｔｉｎに接続されている。ＦＥＴ１０のドレインＤは整合回路１４を介し出力端子Ｔｏｕｔに接続されている。整合回路１２は、入力端子ＴｉｎとＦＥＴ１０との間に接続され、入力端子ＴｉｎとゲートＧとの間に直列接続されたインダクタＬ１１およびＬ１２と、インダクタＬ１１とＬ１２との間のノードにおいてシャント接続されたキャパシタＣ１１と、を備えている。整合回路１４は、ＦＥＴ１０と出力端子Ｔｏｕｔとの間に接続され、ドレインＤと出力端子Ｔｏｕｔとの間に直列接続されたインダクタＬ２１およびＬ２２と、インダクタＬ２１とＬ２２との間のノードにおいてシャント接続されたキャパシタＣ２１と、を備えている。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
ＲｈｋおよびＸｈｋは、周波数ｆ、ドレイン電圧Ｖｄｓおよびゲート電圧Ｖｇｓの関数である。そこで、周波数ｆ、ドレイン電圧Ｖｄｓおよびゲート電圧ＶｇｓのときのＲｈｋおよびＸｈｋを、電圧セットＶｉを用いそれぞれＲｈｋ（ｆ）＠ＶｉおよびＸｈｋ（ｆ）＠Ｖｉと表す。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【0050】
ｊ＜ｍか判定する（ステップＳ２５）。Ｙｅｓのときｊ＝ｊ＋１に設定する（ステップＳ２６）。ｊ＝２となる。その後ステップＳ２３に戻る。ステップＳ２３において、ゲートＧに周波数ｆがｆ２である高周波信号を出力する。ステップＳ２４において、周波数ｆ２においてＳパラメータ行列（Ｓ１１ｍ（ｆ２）＠Ｖ１、Ｓ１２ｍ（ｆ２）＠Ｖ１、Ｓ２１ｍ（ｆ２）＠Ｖ１、およびＳ２２ｍ（ｆ２）＠Ｖ１）、が測定される。ステップＳ２３からＳ２６を繰り返すことにより、Ｖｇｓ１およびＶｄｓ１における周波数がｆ１からｆｍのＳパラメータ行列、Ｓ１１ｍ（ｆｊ）＠Ｖ１、Ｓ１２ｍ（ｆｊ）＠Ｖ１、Ｓ２１ｍ（ｆｊ）＠Ｖ１、およびＳ２２ｍ（ｆｊ）＠Ｖ１、ｊは１からｍの整数が測定される。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【0051】
ステップＳ２５において、Ｎｏのとき、ｊ≧ｍである。このとき、ｉ＜ｎか判定する（ステップＳ２７）。Ｙｅｓのときｉ＝ｉ＋１に設定する（ステップＳ２８）。ｉ＝２となる。その後ステップＳ２１に戻る。ステップＳ２１において、ゲートＧおよびドレインＤにそれぞれＶｄｓ２およびＶｇｓ２を印加する。ステップＳ２２において、ｊ＝１に設定する。ステップＳ２３において、ゲートＧに周波数ｆがｆ１である高周波信号を出力する。ステップＳ２４において、Ｓパラメータ行列が測定される。ｉ＝２のときに、ｉ＝１のときと同様に、ステップＳ２３からＳ２６を繰り返すことで、Ｖｇｓ２およびＶｄｓ２における周波数がｆ１からｆｍのＳパラメータ行列、Ｓ１１ｍ（ｆｊ）＠Ｖ２、Ｓ１２ｍ（ｆｊ）＠Ｖ２、Ｓ２１ｍ（ｆｊ）＠Ｖ２、およびＳ２２ｍ（ｆｊ）＠Ｖ２、ｊは１からｍの整数、が測定される。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【0061】
ステップＳ３９において、例えば、プロセッサ３２は、図１１のＳｍ（ｆｊ）＠Ｖ１～Ｖｎと、対応する図１２のＳｃ（ｆｊ）＠Ｖ１～Ｖｎと、の差を算出する。プロセッサ３２が算出する差は、例えば｜Ｓ１１ｍ（ｆｊ）＠Ｖｉ－Ｓ１１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ１２ｍ（ｆｊ）＠Ｖｉ－Ｓ１２１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ２１ｍ（ｆｊ）＠Ｖｉ－Ｓ２１ｃ（ｆｊ）＠Ｖｉ｜＋｜Ｓ２２ｍ（ｆｊ）＠Ｖｉ－Ｓ２２ｃ（ｆｊ）＠Ｖｉ｜のｉ＝１からｎまでの和である。差は、｜Ｓ１１ｍ（ｆｊ）＠Ｖｉ－Ｓ１１ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ１２ｍ（ｆｊ）＠Ｖｉ－Ｓ１２ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ２１ｍ（ｆｊ）＠Ｖｉ－Ｓ２１ｃ（ｆｊ）＠Ｖｉ｜２＋｜Ｓ２２ｍ（ｆｊ）＠Ｖｉ－Ｓ２２ｃ（ｆｊ）＠Ｖｉ｜２のｉ＝１からｎまでの和（すなわち平方和）でもよいし、各差に重み付けを行った後に加算してもよい。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【0064】
図１３は、実施例１における抽出されたＲｈｋおよびＸｈｋを示すデータテーブルである。図１３は、周波数ｆｊ（ｊは１からｍ）に対応付けされたＲｈｋおよびＸｈｋとして、Ｒ１４（ｆｊ）、Ｒ２５（ｆｊ）、Ｒ３６（ｆｊ）、Ｘ１４（ｆｊ）、Ｘ２５（ｆｊ）、Ｘ３６（ｆｊ）、Ｒ１２（ｆｊ）、Ｒ２３（ｆｊ）、Ｒ１３（ｆｊ）、Ｘ１２（ｆｊ）、Ｘ２３（ｆｊ）、Ｘ１３（ｆｊ）、Ｒ４５（ｆｊ）、Ｒ５６（ｆｊ）、Ｒ４６（ｆｊ）、Ｘ４５（ｆｊ）、Ｘ５６（ｆｊ）およびＸ４６（ｆｊ）を示している。図１３に示すように、周波数ｆがｆ１のときのＲｈｋおよびＸｈｋとしてＲｈｋ（ｆ１）およびＸｈｋ（ｆ１）が抽出される。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【0082】
［比較例１］
図２１は比較例１におけるＦＥＴの分布定数回路を用いた等価回路を示す図である。図２１に示すように、比較例１では、イントリンシック回路２０は、イントリンシック回路２０ｃ、可変容量２６ａ、２６ｂおよび２６ｃを備えている。イントリンシック回路２０ｃは電流源Ｉｄと抵抗Ｒｉを備えている。可変容量２６ａはゲート・ソース容量Ｃｇｓ、可変容量２６ｂはドレイン・ソース容量Ｃｄｓ、可変容量２６ｃはゲート・ドレイン容量Ｃｇｄである。
図２１は比較例１におけるＦＥＴの分布定数回路を用いた等価回路を示す図である。図２１に示すように、比較例１では、イントリンシック回路２０は、イントリンシック回路２０ｃ、可変容量２６ａ、２６ｂおよび２６ｃを備えている。イントリンシック回路２０ｃは電流源Ｉｄと抵抗Ｒｉを備えている。可変容量２６ａはゲート・ソース容量Ｃｇｓ、可変容量２６ｂはドレイン・ソース容量Ｃｄｓ、可変容量２６ｃはゲート・ドレイン容量Ｃｇｄである。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【0087】
また、抽出されたインピーダンス素子Ｚｈｋを用いた行列の算出方法では、図１８のステップＳ５１のように、コンピュータ３０は、ポートＰ１に印加されるゲート電圧Ｖｇｓ（第１電圧）とポートＰ２に印加されるドレイン電圧Ｖｄｓ（第２電圧）を取得し、ステップＳ５４のように高周波信号の周波数ｆを取得する。ステップＳ５７のように、第１モデルおよび第２モデルを用い、取得したＶｇｓ、Ｖｄｓおよび周波数ｆに基づき、Ｓパラメータ行列Ｓｃ（ｆｊ）＠Ｖｉを算出する。