特開 2024-65837 電源異常検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024065837

(43)【公開日】2024-05-15

(54)【発明の名称】電源異常検出回路

(51)【国際特許分類】

   H02H 3/24 20060101AFI20240508BHJP

   H03K 5/26 20060101ALI20240508BHJP

   G06F 1/30 20060101ALI20240508BHJP

   G01R 19/165 20060101ALI20240508BHJP

   H02J 1/00 20060101ALI20240508BHJP

【ＦＩ】

H02H3/24 Z

H03K5/26 F

G06F1/30 305

G01R19/165 K

H02J1/00 309E

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022174897

(22)【出願日】2022-10-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】米田 尚弘

【テーマコード（参考）】

2G035

5B011

5G004

5G165

5J039

【Ｆターム（参考）】

2G035AD25

2G035AD27

2G035AD50

2G035AD61

5B011GG03

5B011HH04

5G004AA04

5G004AB02

5G004BA08

5G004DB04

5G004DC07

5G165AA08

5G165BB01

5G165BB02

5G165EA01

5G165HA01

5G165MA04

5J039JJ05

5J039KK04

(57)【要約】

【課題】論理回路を用いて電源異常を検出可能な電源異常検出回路を提供する。
【解決手段】入力されたクロック信号の周波数を予め設定された第１の割合の周波数に分周して出力する第１の分周回路部と、電源電圧が通常電圧時には入力されたクロック信号の周波数を第１の割合の周波数に分周し、電源電圧が異常電圧時には入力された信号の周波数を第１の割合とは異なる第２の割合の周波数に分周して出力する第２の分周回路部と、第１の分周回路部の出力信号及び第２の分周回路部の出力信号の２つの信号の比較を行う比較回路部と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力されたクロック信号の周波数を予め設定された第１の割合の周波数に分周して出力する第１の分周回路部と、
電源電圧が通常電圧時には入力されたクロック信号の周波数を前記第１の割合の周波数に分周し、電源電圧が異常電圧時には入力された信号の周波数を前記第１の割合とは異なる第２の割合の周波数に分周して出力する第２の分周回路部と、
前記第１の分周回路部の出力信号及び前記第２の分周回路部の出力信号の２つの信号の比較を行う比較回路部と、を備える
電源異常検出回路。

【請求項2】

前記第２の分周回路部は、動作電圧に応じて遅延時間が変化する遅延回路と、出力信号を前記遅延回路を介して入力するように構成された第１のフリップフロップ回路と、を備える
請求項１に記載の電源異常検出回路。

【請求項3】

前記遅延回路は、通常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させ、通常電圧より電圧が上昇した異常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期未満の遅延を発生させる
請求項２に記載の電源異常検出回路。

【請求項4】

前記遅延回路は、通常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期未満の遅延を発生させ、通常電圧より電圧が降下した異常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させる
請求項２に記載の電源異常検出回路。

【請求項5】

前記比較回路部は、
前記第１の分周回路部の出力信号及び前記第２の分周回路部の出力信号の排他的論理和演算を行う論理回路と、
前記論理回路から出力された信号と前記第１の分周回路部に入力された前記クロック信号とを同期させる第２のフリップフロップ回路と、を備える
請求項１から４のいずれか１項に記載の電源異常検出回路。

【請求項6】

前記比較回路部から前記２つの信号が異なる状態であることを示す信号が出力された場合に、電源電圧が異常電圧になったと判定する異常判定部を備える
請求項５に記載の電源異常検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源異常検出回路に関する。

【背景技術】

【0002】

特許文献１には、直流出力電圧に応じてパルス幅変調された制御信号を平均化し、その出力を基準値と比較することにより電源の出力電圧の異常状態を検出する電源異常指示回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特公平０６－０８３５４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の電源異常検出回路では、電源異常を検出するために、基準電圧回路、抵抗、及び、コンパレータ等で構成されるアナログ回路を搭載している。しかしながら、このようなアナログ回路は、回路の面積が大きくなり、さらに、ノイズの影響を受けやすい、という問題がある。

【0005】

本発明は、上記の事情を踏まえ、論理回路を用いて電源異常を検出可能な電源異常検出回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

第１態様の電源異常検出回路は、入力されたクロック信号の周波数を予め設定された第１の割合の周波数に分周して出力する第１の分周回路部と、電源電圧が通常電圧時には入力されたクロック信号の周波数を前記第１の割合の周波数に分周し、電源電圧が異常電圧時には入力された信号の周波数を前記第１の割合とは異なる第２の割合の周波数に分周して出力する第２の分周回路部と、前記第１の分周回路部の出力信号及び前記第２の分周回路部の出力信号の２つの信号の比較を行う比較回路部と、を備える。

【0007】

第２態様の電源異常検出回路は、第１態様の電源異常検出回路において、前記第２の分周回路部は、動作電圧に応じて遅延時間が変化する遅延回路と、出力信号を前記遅延回路を介して入力するように構成された第１のフリップフロップ回路と、を備える。

【0008】

第３態様の電源異常検出回路は、第２態様の電源異常検出回路において、前記遅延回路は、通常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させ、通常電圧より電圧が上昇した異常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期未満の遅延を発生させる。

【0009】

第４態様の電源異常検出回路は、第２態様の電源異常検出回路において、前記遅延回路は、通常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期未満の遅延を発生させ、通常電圧より電圧が降下した異常電圧時には前記第１のフリップフロップ回路に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させる。

【0010】

第５態様の電源異常検出回路は、第１態様から第４態様のいずれか１項の電源異常検出回路において、前記比較回路部は、前記第１の分周回路部の出力信号及び前記第２の分周回路部の出力信号の排他的論理和演算を行う論理回路と、前記論理回路から出力された信号と前記第１の分周回路部に入力された前記クロック信号とを同期させる第２のフリップフロップ回路と、を備える。

【0011】

第６態様の電源異常検出回路は、第５態様の電源異常検出回路において、前記比較回路部から前記２つの信号が異なる状態であることを示す信号が出力された場合に、電源電圧が異常電圧になったと判定する異常判定部を備える。

【発明の効果】

【0012】

本発明の電源異常検出回路によれば、回路面積を抑えるとともにノイズの影響を抑えることができる。

【図面の簡単な説明】

【0013】

【図1】本発明の第１の実施形態の電源異常検出回路の回路構成を示す図である。

【図2】上記電源異常検出回路における第２の分周回路部の詳細な回路構成を示す図である。

【図3】フリップフロップ回路の真理値表である。

【図4】上記電源異常検出回路の各部における信号の状態を示すタイミングチャートである。

【図5】本発明の第２の実施形態の電源異常検出回路の回路構成を示す図である。

【図6】上記電源異常検出回路の各部における信号の状態を示すタイミングチャートである。

【図7】本発明の第３の実施形態の電源異常検出回路の回路構成を示す図である。

【発明を実施するための形態】

【0014】

［第１の実施形態］
本発明の第１の実施形態の電源異常検出回路１について、図面に基づいて説明する。図１は、本発明の第１の実施形態の電源異常検出回路１の回路構成を示す図である。図２は、第２の分周回路部の詳細な回路構成を示す図である。

【0015】

本実施形態の電源異常検出回路１は、通常電圧より電圧が上昇した場合に電源異常として検出する回路であって、電源異常検出回路１は、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等の集積回路により構成される。

【0016】

電源異常検出回路１は、図１に示すように、第１の分周回路部１０と、第２の分周回路部２０と、比較回路部３０と、異常判定部４０と、を備える。

【0017】

第１の分周回路部１０は、入力されたクロック信号の周波数を予め設定された第１の割合の周波数に分周して出力する。ここで、予め設定された第１の割合は、１／Ｎで表される。なお、Ｎは整数とする。本実施形態では、一例として、Ｎ＝４とし、第１の割合を１／４とする。

【0018】

第１の分周回路部１０は、具体的には、１／２分周回路として機能するフリップフロップ回路を含む分周回路１１を備える。分周回路１１は、１／２分周回路として機能するフリップフロップ回路が、予め設定された第１の割合に応じた数だけ多段接続された回路である。本実施形態では第１の割合を１／４としているため、１／２分周回路として機能するフリップフロップ回路が２段接続された構成となっている。分周回路１１を構成するフリップフロップ回路は、例えばエッジトリガ型Ｄ（Delay）フリップフロップ回路を用いることができる。

【0019】

第２の分周回路部２０は、電源電圧が通常電圧時には入力されたクロック信号の周波数を第１の割合の周波数に分周し、電源電圧が異常電圧時には入力された信号の周波数を第１の割合とは異なる第２の割合の周波数に分周して出力する。

【0020】

第２の分周回路部２０は、具体的には、入力されたクロック信号の周波数を１／（Ｎ／４）の割合の周波数に分周して出力する分周回路２１と、動作電圧に応じて遅延時間が変化する遅延回路２２と、出力信号を遅延回路２２を介して入力するように構成されたフリップフロップ回路２３と、フリップフロップ回路２３の出力信号を反転させるＮＯＴ回路２４と、を備える。

【0021】

分周回路２１は、１／２分周回路として機能するフリップフロップ回路が、１／（Ｎ／４）の分周回路となるように多段接続された回路である。分周回路２１を構成するフリップフロップ回路は、例えばエッジトリガ型Ｄフリップフロップ回路を用いることができる。

【0022】

本実施形態では、Ｎ＝４とし、第１の割合を１／４としているため、分周回路２１における分周の割合は、１／（４／４）＝１となり、入力されたクロック信号の周波数の分周が行われない。そのため、分周回路２１は省略される。

【0023】

なお、仮に、Ｎ＝８とし、第１の割合を１／８とした場合には、分周回路２１における分周の割合は、１／（８／４）＝１／２となり、分周回路２１として、１／２分周回路が接続される。

【0024】

遅延回路２２は、通常電圧時にはフリップフロップ回路２３に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させ、通常電圧より電圧が上昇した異常電圧時にはフリップフロップ回路２３に入力されたクロック信号の周波数の１周期未満の遅延を発生させる。

【0025】

遅延回路２２は、動作電圧により遅延時間が変化する回路であればどのような構成でもよく、例えば、ＭＯＳ－ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）リレー回路等の、インバータを含むリレー回路により構成される。

【0026】

フリップフロップ回路２３は、一例として、エッジトリガ型Ｄフリップフロップ回路であり、詳細には、図２に示すように、信号入力用の端子Ｄ、クロック信号入力用の端子ＣＬＫ、出力端子Ｑ、及び、反転出力端子－Ｑの４つの入出力端子を備える。

【0027】

端子ＣＬＫには、分周回路２１から出力されたクロック信号が入力される。なお、本実施形態では、Ｎ＝４とし、第１の割合を１／４としているため、上記の通り分周回路２１は省略される。そのため、端子ＣＬＫには、分周回路２１を介さずにクロック信号がそのまま入力される。

【0028】

端子Ｄには、出力端子Ｑから出力された信号が、ＮＯＴ回路２４及び遅延回路２２を介して入力される。

【0029】

図３は、フリップフロップ回路２３の真理値表である。図３に示すように、フリップフロップ回路２３は、クロック信号の立ち上がりエッジにおいて端子Ｄに入力された信号の値を取り込み、その他の状態では出力を保持した状態とする。

【0030】

上記のように構成されたフリップフロップ回路２３は、通常電圧時には、遅延回路２２における遅延時間がフリップフロップ回路２３に入力されたクロック信号の周波数の１周期以上の時間となり、フリップフロップ回路２３においてセットアップ不良が発生する。

【0031】

その結果、フリップフロップ回路２３において、クロック信号の２パルスに１回の割合で、クロック信号の立ち上がりエッジ毎に出力が反転するため、フリップフロップ回路２３に入力されたクロック信号の周波数が１／４となる。

【0032】

また、通常電圧より電圧が上昇した異常電圧時には、遅延回路２２における遅延時間がフリップフロップ回路２３に入力されたクロック信号の周波数の１周期未満の時間となり、セットアップ不良が解消される。

【0033】

その結果、フリップフロップ回路２３において、クロック信号の立ち上がりエッジ毎に出力が反転するため、フリップフロップ回路２３に入力されたクロック信号の周波数が１／２となる。

【0034】

従って、フリップフロップ回路２３は、通常電圧時には１／４分周回路として機能し、通常電圧より電圧が上昇した異常電圧時には１／２分周回路として機能する可変分周回路となる。

【0035】

出力端子Ｑから出力され、ＮＯＴ回路２４により反転された信号は、第２の分周回路部２０の出力信号として、比較回路部３０に出力される。

【0036】

比較回路部３０は、第１の分周回路部１０の出力信号及び第２の分周回路部２０の出力信号の２つの信号の比較を行う。

【0037】

比較回路部３０は、具体的には、入力された２つの信号の排他的論理和演算を行うＸＯＲ回路３１と、ＸＯＲ回路３１から出力された信号とクロック信号とを同期させるためのフリップフロップ回路３２と、を備える。

【0038】

異常判定部４０は、比較回路部３０から２つの信号が異なる状態であることを示す信号が出力された場合に、電源電圧が異常電圧になったと判定する。異常判定部４０は、例えばメモリに格納されたプログラムに基づいて所定の処理を実行するプロセッサにより構成される。

【0039】

次に、本実施形態の電源異常検出回路１の作用について説明する。図４は、本実施形態の電源異常検出回路１の各部における信号の状態を示すタイミングチャートである。

【0040】

ここでは、電源異常検出回路１の動作電圧として、低電圧電源から供給される電圧ＶＤＤ１が供給されるものとする。電圧ＶＤＤ１は、一例として、基準電圧１．２Ｖであり、基準電圧１．２Ｖを挟んで±０．２Ｖの範囲、すなわち、１．０Ｖから１．４Ｖまでの範囲を通常電圧とする。

【0041】

本実施形態の電源異常検出回路１は、通常電圧より電圧が上昇した場合、すなわち電圧ＶＤＤ１が１．４Ｖを上回った場合に、異常電圧時として検出する。

【0042】

以下の説明では、第１の分周回路部１０及び第２の分周回路部２０に入力される前のクロック信号を、基準クロック信号と呼称する。

【0043】

図４に示すように、通常電圧時には、第１の分周回路部１０の出力信号、及び、第２の分周回路部２０の出力信号の２つの信号は、同相であり、かつ、基準クロック信号に対して１／４の周波数となる。

【0044】

従って、これら２つの信号に対してＸＯＲ回路３１により排他的論理和演算を行った結果の信号では、ロウ信号が連続して出力されることになる。また、ＸＯＲ回路３１から出力された信号を基準クロック信号と同期させて比較回路部３０から出力される信号についても、ロウ信号が連続して出力されることになる。

【0045】

これに対して、通常電圧より電圧が上昇した異常電圧時には、第１の分周回路部１０の出力信号は基準クロック信号に対して１／４の周波数となり、第２の分周回路部２０の出力信号は基準クロック信号に対して１／２の周波数となる。

【0046】

従って、これら２つの信号に対してＸＯＲ回路３１により排他的論理和演算を行った結果の信号では、２つの信号の値が異なる領域においてハイ信号が出力され、２つの信号の値が同じ領域においてロウ信号が出力されることになる。また、ＸＯＲ回路３１から出力された信号を基準クロック信号と同期させて比較回路部３０から出力される信号についても、ＸＯＲ回路３１から出力された信号が、そのままの形でシフトして出力されることになる。

【0047】

そのため、異常判定部４０において、比較回路部３０から２つの信号が異なる状態であることを示す信号として、ロウとハイを周期的に繰り返す信号が出力された場合に、電源電圧が異常電圧になったと判定することにより、電圧が異常に上昇する電源電圧の異常を検出することができる。

【0048】

このように、本実施形態の電源異常検出回路１によれば、基準電圧回路、抵抗、及び、コンパレータ等で構成されるアナログ回路を搭載せずに、論理回路を用いて電源異常を検出することができる。そのため、回路面積を抑えることができ、さらに、ノイズの影響を抑えることが可能となる。

【0049】

［第２の実施形態］
次に、本発明の第２の実施形態の電源異常検出回路２について説明する。図５は、本発明の第２の実施形態の電源異常検出回路２の回路構成を示す図である。

【0050】

第１の実施形態の電源異常検出回路１は、通常電圧より電圧が上昇した場合に電源異常として検出する回路であった。これに対し、本実施形態の電源異常検出回路２は、通常電圧より電圧が降下した場合に電源異常として検出する回路である。

【0051】

本実施形態の電源異常検出回路２は、第１の実施形態の電源異常検出回路１と比較して、第２の分周回路部２０の構成が異なる以外は同様の構成であるため、第２の分周回路部２０以外の要素については、構成の説明を省略する。

【0052】

本実施形態の電源異常検出回路２における第２の分周回路部２０は、通常電圧時には入力されたクロック信号の周波数を第１の割合の周波数に分周し、異常電圧時には入力された信号の周波数を第１の割合とは異なる第２の割合の周波数に分周して出力する。

【0053】

図５に示すように、第２の分周回路部２０は、入力されたクロック信号の周波数を１／（Ｎ／２）の割合の周波数に分周して出力する分周回路２１と、動作電圧に応じて遅延時間が変化する遅延回路２２と、出力信号を遅延回路２２を介して入力するように構成されたフリップフロップ回路２３と、フリップフロップ回路２３の出力信号を反転させるＮＯＴ回路２４と、を備える。

【0054】

分周回路２１は、１／２分周回路として機能するフリップフロップ回路が、１／（Ｎ／２）の分周回路となるように多段接続された回路である。分周回路２１を構成するフリップフロップ回路は、例えばエッジトリガ型Ｄフリップフロップ回路を用いることができる。

【0055】

本実施形態では、Ｎ＝２とし、第１の割合を１／２とする。そのため、分周回路２１における分周の割合は、１／（２／２）＝１となり、入力されたクロック信号の周波数の分周が行われない。そのため、分周回路２１は省略される。

【0056】

なお、仮に、Ｎ＝４とし、第１の割合を１／４とした場合には、分周回路２１における分周の割合は、１／（４／２）＝１／２となり、分周回路２１として、１／２分周回路が接続される。

【0057】

遅延回路２２は、通常電圧時にはフリップフロップ回路２３に入力されたクロック信号の周波数の１周期未満の遅延を発生させ、通常電圧より電圧が降下した異常電圧時にはフリップフロップ回路２３に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させる。

【0058】

遅延回路２２は、動作電圧により遅延時間が変化する回路であればどのような構成でもよく、例えば、ＭＯＳ－ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）リレー回路等の、インバータを含むリレー回路により構成される。

【0059】

フリップフロップ回路２３は、第１の実施形態と同様に、エッジトリガ型Ｄフリップフロップ回路である。

【0060】

上記のように構成されたフリップフロップ回路２３は、通常電圧時には、遅延回路２２における遅延時間がフリップフロップ回路２３に入力されたクロック信号の周波数の１周期未満の時間となり、フリップフロップ回路２３においてセットアップ不良が発生しない。

【0061】

その結果、フリップフロップ回路２３において、クロック信号の立ち上がりエッジ毎に出力が反転するため、フリップフロップ回路２３に入力されたクロック信号の周波数が１／２となる。

【0062】

また、通常電圧より電圧が降下した異常電圧時には、遅延回路２２における遅延時間がフリップフロップ回路２３に入力されたクロック信号の周波数の１周期以上の時間となり、セットアップ不良が発生する。

【0063】

その結果、フリップフロップ回路２３において、クロック信号の２パルスに１回の割合で、クロック信号の立ち上がりエッジ毎に出力が反転するため、フリップフロップ回路２３に入力されたクロック信号の周波数が１／４となる。

【0064】

従って、フリップフロップ回路２３は、通常電圧時には１／２分周回路として機能し、通常電圧より電圧が降下した異常電圧時には１／４分周回路として機能する可変分周回路となる。

【0065】

次に、本実施形態の電源異常検出回路２の作用について説明する。図６は、本実施形態の電源異常検出回路２の各部における信号の状態を示すタイミングチャートである。

【0066】

ここでは、電源異常検出回路２の動作電圧として、高電圧電源から供給される電圧ＶＤＤ２が供給されるものとする。電圧ＶＤＤ２は、一例として、基準電圧３．３Ｖであり、基準電圧３．３Ｖを挟んで±０．２Ｖの範囲、すなわち、３．１Ｖから３．５Ｖまでの範囲を通常電圧とする。

【0067】

本実施形態の電源異常検出回路１は、通常電圧より電圧が降下した場合、すなわち電圧ＶＤＤ２が３．１Ｖを下回った場合に、異常電圧時として検出する。

【0068】

図６に示すように、通常電圧時には、第１の分周回路部１０の出力信号、及び、第２の分周回路部２０の出力信号の２つの信号は、同相であり、かつ、基準クロック信号に対して１／２の周波数となる。

【0069】

従って、これら２つの信号に対してＸＯＲ回路３１により排他的論理和演算を行った結果の信号では、ロウ信号が連続して出力されることになる。また、ＸＯＲ回路３１から出力された信号を基準クロック信号と同期させて比較回路部３０から出力される信号についても、ロウ信号が連続して出力されることになる。

【0070】

これに対して、通常電圧より電圧が降下した異常電圧時には、第１の分周回路部１０の出力信号は基準クロック信号に対して１／２の周波数となり、第２の分周回路部２０の出力信号は基準クロック信号に対して１／４の周波数となる。

【0071】

従って、これら２つの信号に対してＸＯＲ回路３１により排他的論理和演算を行った結果の信号では、２つの信号の値が異なる領域においてハイ信号が出力され、２つの信号の値が同じ領域においてロウ信号が出力されることになる。また、ＸＯＲ回路３１から出力された信号を基準クロック信号と同期させて比較回路部３０から出力される信号についても、ＸＯＲ回路３１から出力された信号が、そのままの形でシフトして出力されることになる。

【0072】

そのため、異常判定部４０において、比較回路部３０から２つの信号が異なる状態であることを示す信号として、ロウとハイを周期的に繰り返す信号が出力された場合に、電源電圧が異常電圧になったと判定することにより、電圧が異常に降下する電源電圧の異常を検出することができる。

【0073】

このように、本実施形態の電源異常検出回路２によっても、基準電圧回路、抵抗、及び、コンパレータ等で構成されるアナログ回路を搭載せずに、論理回路を用いて電源異常を検出することができる。そのため、回路面積を抑えることができ、さらに、ノイズの影響を抑えることが可能となる。

【0074】

［第３の実施形態］
次に、本発明の第３の実施形態の電源異常検出回路３について説明する。図７は、本発明の第３の実施形態の電源異常検出回路３の回路構成を示す図である。

【0075】

第３の実施形態の電源異常検出回路１は、第１の実施形態の電源異常検出回路１と同様に、通常電圧より電圧が上昇した場合に電源異常として検出する回路であるが、第１の実施形態の電源異常検出回路１と比較して、電源異常を検出する際の電圧を可変とした点が異なる。

【0076】

本実施形態の電源異常検出回路３は、第１の実施形態の電源異常検出回路１と比較して、第２の分周回路部２０の構成が異なる以外は同様の構成であるため、第２の分周回路部２０以外の要素については、構成の説明を省略する。

【0077】

本実施形態の電源異常検出回路３における第２の分周回路部２０は、通常電圧時には入力されたクロック信号の周波数を第１の割合の周波数に分周し、異常電圧時には入力された信号の周波数を第１の割合とは異なる第２の割合の周波数に分周して出力する。

【0078】

図７に示すように、第２の分周回路部２０は、入力されたクロック信号の周波数を１／（Ｎ／４）の割合の周波数に分周して出力する分周回路２１と、出力信号を遅延回路２２を介して入力するように構成されたフリップフロップ回路２３と、フリップフロップ回路２３の出力信号を反転させるＮＯＴ回路２４と、動作電圧に応じて遅延時間が変化する複数の遅延回路２５ａ、２５ｂ、…２５ｎと、複数の遅延回路２５ａ、２５ｂ、…２５ｎから入力された信号のうちの１つの信号を出力するセレクタ２６と、を備える。

【0079】

複数の遅延回路２５ａ、２５ｂ、…２５ｎは、各々遅延時間が変化する電圧が異なる。例えば、電源異常検出回路３の動作電圧として、低電圧電源から供給される電圧ＶＤＤ１が供給されるものとする。電圧ＶＤＤ１は、一例として、基準電圧１．２Ｖとする。

【0080】

この場合、遅延回路２５ａは、電圧ＶＤＤ１が１．３Ｖ未満の状態ではフリップフロップ回路２３に入力されたクロック信号の周波数の１周期未満の遅延を発生させ、電圧ＶＤＤ１が１．３Ｖ以上の状態ではフリップフロップ回路２３に入力されたクロック信号の周波数の１周期以上２周期未満の遅延を発生させるように構成される。すなわち、遅延回路２５ａは、１．３Ｖを境界電圧として遅延時間が変化する。

【0081】

また、遅延回路２５ｂは、１．４Ｖを境界電圧として遅延時間が変化する。同様に、境界電圧を０．１Ｖずつ上昇させた複数の遅延回路が設けられる。

【0082】

このような構成として、セレクタ２６から出力させる信号の入力元の遅延回路を任意の遅延回路に切り替えることにより、電圧が異常に上昇する電源電圧の異常を検出する際の、電源電圧の値を切り替えることができる。

【0083】

例えば、遅延回路２５ａから入力された信号をセレクタ２６から出力するようにした場合、電圧ＶＤＤ１が１．３Ｖ以上となった場合に、電源電圧の異常として検出される。また、遅延回路２５ｂから入力された信号をセレクタ２６から出力するようにした場合、電圧ＶＤＤ１が１．４Ｖ以上となった場合に、電源電圧の異常として検出される。

【0084】

なお、複数の遅延回路を設ける態様としては、上記のように通常電圧より電圧が上昇した場合に電源異常として検出する回路に限らず、通常電圧より電圧が降下した場合に電源異常として検出する回路に適用してもよい。

【0085】

以上に示した記載内容および図示内容は、本開示の技術に係る部分についての詳細な説明であり、本開示の技術の一例に過ぎない。例えば、上記の構成、機能、作用、および効果に関する説明は、本開示の技術に係る部分の構成、機能、作用、および効果の一例に関する説明である。よって、本開示の技術の主旨を逸脱しない範囲内において、以上に示した記載内容および図示内容に対して、不要な部分を削除したり、新たな要素を追加したり、置き換えたりしてもよいことは言うまでもない。また、錯綜を回避し、本開示の技術に係る部分の理解を容易にするために、以上に示した記載内容および図示内容では、本開示の技術の実施を可能にする上で特に説明を要しない技術常識等に関する説明は省略されている。

【符号の説明】

【0086】

１、２、３ 電源異常検出回路
１０ 分周回路部
１１ 分周回路
２０ 分周回路部
２１ 分周回路
２２ 遅延回路
２３ フリップフロップ回路
２４ ＮＯＴ回路
２５ａ、２５ｂ、…２５ｎ 遅延回路
２６ セレクタ
３０ 比較回路部
３１ ＸＯＲ回路
３２ フリップフロップ回路
４０ 異常判定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】