特開 2024-65862 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024065862

(43)【公開日】2024-05-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 17/10 20060101AFI20240508BHJP

   G11C 11/412 20060101ALI20240508BHJP

【ＦＩ】

G06F17/10 S

G11C11/412

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022174932

(22)【出願日】2022-10-31

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】田中 信二

(72)【発明者】

【氏名】北形 大樹

【テーマコード（参考）】

5B015

5B056

【Ｆターム（参考）】

5B015HH03

5B015KA09

5B015NN01

5B015PP08

5B056BB71

5B056FF01

5B056FF02

(57)【要約】

【課題】従来の半導体装置では、演算誤差が大きくなる問題があった。
【解決手段】一実施の形態にかかる半導体装置１では、入力値を示す複数のビット値を所定のビット数を有する分割値に分割して出力する入力制御回路１１と、３値で表現される保持値と、入力値を示す複数のビット値のいずれか１ビットと、の積を出力するメモリセルを複数含み、それぞれが複数の分割値のいずれか１つに対応した複数のメモリユニットＭＵ１～ＭＵ４と、分割値毎に出力される出力値に対して和演算処理を施して最終的な演算結果値を出力する和演算回路１６と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

入力値を示す複数のビット値を所定のビット数を有する分割値に分割して出力する入力制御回路と、
３値で表現される保持値と、前記入力値を示す複数のビット値のいずれか１ビットと、の積を出力するメモリセルを複数含み、それぞれが複数の前記分割値のいずれか１つに対応した複数のメモリユニットと、
前記メモリセルのうち第１の値を出力するメモリセルが電気的に接続される第１のデータ線と、
前記メモリセルのうち第２の値を出力するメモリセルが電気的に接続される第２のデータ線と、
前記第１のデータ線と前記第２のデータ線の何れか一方に情報処理サイクル毎に値が変化するリファレンス値を与える情報処理リファレンスセルと、
前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数の大小関係に応じて異なる値を示す二値信号を前記情報処理サイクル毎に出力する判定回路と、
前記判定回路が前記分割値毎に出力する出力値に対して和演算処理を施して最終的な演算結果値を出力する和演算回路と、
前記情報処理リファレンスセル及び前記判定回路の動作を制御する動作制御回路と、
を有する半導体装置。

【請求項2】

前記第１のデータ線、前記第２のデータ線、前記情報処理リファレンスセル、及び、前記判定回路は、前記メモリユニット毎に設けられ、
前記入力制御回路は、前記複数のメモリユニットに対して一括して複数の前記分割値を与え、
前記動作制御回路は、１つの期間内で並列して前記判定回路が演算処理を実行するように前記情報処理リファレンスセル及び前記判定回路を制御し、
前記和演算回路は、並列処理により得られた前記判定回路の出力値に対して和演算処理を行うことで前記演算結果値を出力する請求項１に記載の半導体装置。

【請求項3】

前記第１のデータ線、前記第２のデータ線、前記情報処理リファレンスセル、及び、前記判定回路は、前記複数のメモリユニットに対して共通に設けられ、
前記入力制御回路は、前記複数のメモリユニットに対して時分割で前記分割値を与え、
前記動作制御回路は、前記分割値毎に前記判定回路が演算処理を実行するように前記情報処理リファレンスセル及び前記判定回路を制御し、
前記和演算回路は、前記分割値毎に前記判定回路から得られた前記判定回路の出力値に対して和演算処理を行うことで前記演算結果値を出力する請求項１に記載の半導体装置。

【請求項4】

前記第１のデータ線の電圧値に基づき前記第１の値を有するメモリセル数が予め設定した閾値以上となったことを検知する第１の検知回路と、
前記第２のデータ線の電圧値に基づき前記第２の値を有するメモリセル数が予め設定した閾値以上となったことを検知する第２の検知回路と、をさらに有し、
前記第１のデータ線、前記第２のデータ線、前記情報処理リファレンスセル、及び、前記判定回路は、前記複数のメモリユニットに対して共通に設けられ、
前記入力値を一括して前記複数のメモリセルユニットに与える期間と、前記複数のメモリユニットに対して時分割で前記分割値を与える期間の双方を設けており、
前記第１の検知回路と前記第２の検知回路の少なくとも一方が前記閾値以上のメモリセル数を検知した場合には、前記動作制御回路は、前記複数のメモリユニットに対して時分割で前記分割値を与える期間に、前記判定回路が演算処理を実行するように前記情報処理リファレンスセル及び前記判定回路を制御し、前記和演算回路は、前記分割値毎に前記判定回路から得られた前記判定回路の出力値に対して和演算処理を行うことで前記演算結果値を出力し、
前記第１の検知回路と前記第２の検知回路のいずれもが前記閾値未満のメモリセル数を検知した場合には、前記動作制御回路は、前記入力値を一括して前記複数のメモリセルユニットに与える期間に、前記判定回路が演算処理を実行するように前記情報処理リファレンスセル及び前記判定回路を制御し、前記和演算回路は、前記判定回路で決定された出力値をそのまま前記演算結果値として出力する請求項１に記載の半導体装置。

【請求項5】

前記動作制御回路は、前記判定回路の出力値により予め設定されたビット数の１つの情報処理結果を確定させる期間を１情報処理期間とした場合、前記１情報処理期間の最初の情報処理サイクルにおいて出力される前記第１の検知回路と前記第２の検知回路の検知結果に基づき、前記判定回路が演算処理を実行する期間を切り替える請求項４に記載の半導体装置。

【請求項6】

第１のメモリ領域と第２のメモリ領域とを有し、
前記第１のメモリ領域には、前記入力制御回路、前記情報処理リファレンスセル、前記判定回路、及び、前記動作制御回路を第１の入力制御回路、第１の情報処理リファレンスセル、第１の判定回路、及び前記第１の動作制御回路として、前記第１の入力制御回路、前記複数のメモリユニットと、前記第１のデータ線、前記第２のデータ線、前記第１の情報処理リファレンスセル、前記第１の判定回路、前記和演算回路、及び、前記第１の動作制御回路が設けられ、
前記第２のメモリ領域には、
前記入力値を示す複数のビット値を一括して出力する第２の入力制御回路と、
３値で表現される保持値と、前記入力値を示す複数のビット値のいずれか１ビットと、の積を出力する複数のメモリセルと、
前記メモリセルのうち第１の値を出力するメモリセルが電気的に接続される第３のデータ線と、
前記メモリセルのうち第２の値を出力するメモリセルが電気的に接続される第４のデータ線と、
前記第１のデータ線と前記第２のデータ線の何れか一方に情報処理サイクル毎に値が変化するリファレンス値を与える第２の情報処理リファレンスセルと、
前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数の大小関係に応じて異なる値を示す二値信号を前記情報処理サイクル毎に出力する第２の判定回路と、
前記第２の判定回路の動作を制御する動作制御回路と、
が設けられる請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、積和演算機能を有するメモリを含む半導体装置に関する。

【背景技術】

【0002】

近年、人工知能が多方面で利用されている。この人工知能では、積和演算を大量に実行する必要がある。そこでＧＰＵ（Graphics Processing Unit）等によって、積和演算の処理をアクセラレーションすることが行われる。また、積和演算の処理だけでなく、処理を行うのに付随して、大量のデータ転送処理も発生する。これらの処理を行うために、消費電力が非常に大きくなると言う課題が生じている。そこで、積和演算を大量にかつ低消費電力で処理する半導体装置に関する技術が特許文献１に開示されている。

【0003】

特許文献１では、２本のデータ線に接続され、３値のデータを格納し、格納されたデータと入力された入力データとデータ線におけるデータとの間で積和演算を行う積演算メモリセルが開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２９５８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載の半導体装置では、メモリセルによるデータ線の駆動電流が大きくなると誤差が大きくなる問題がある。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態にかかる半導体装置では、入力値を示す複数のビット値を所定のビット数を有する分割値に分割して出力する入力制御回路と、３値で表現される保持値と、入力値を示す複数のビット値のいずれか１ビットと、の積を出力するメモリセルを複数含み、それぞれが複数の分割値のいずれか１つに対応した複数のメモリユニットと、分割値毎に出力される出力値に対して和演算処理を施して最終的な演算結果値を出力する和演算回路と、を有する。

【発明の効果】

【0008】

一実施の形態にかかる半導体装置では、データ線を駆動する駆動電流を一定値以下に抑制して演算精度を高めることができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１にかかる半導体装置のブロック図である。

【図2】実施の形態１にかかる半導体装置の詳細なブロック図である。

【図3】実施の形態１にかかる情報処理リファレンスセルの回路図である。

【図4】実施の形態１にかかるメモリセルの回路図である。

【図5】実施の形態１にかかる判定回路の回路図である。

【図6】実施の形態１にかかる判定回路の動作を説明するフローチャートである。

【図7】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。

【図8】実施の形態２にかかる半導体装置の詳細なブロック図である。

【図9】実施の形態２にかかる半導体装置の動作を説明するタイミングチャートである。

【図10】実施の形態３にかかる半導体装置詳細なブロック図である。

【図11】実施の形態３にかかる半導体装置の第１の動作を説明するタイミングチャートである。

【図12】実施の形態３にかかる半導体装置の第２の動作を説明するタイミングチャートである。

【図13】実施の形態４にかかる半導体装置のブロック図である。

【図14】実施の形態４にかかる半導体装置の第２のメモリ領域に配置される一括処理メモリの詳細なブロック図である。

【発明を実施するための形態】

【0010】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0011】

以下で説明する半導体装置は、３値の値を保持することが可能な複数のメモリセルが、複数のメモリセルに共通して設けられるデータ線に接続される構成を有する。そして、メモリセルへの入力値とメモリセルに格納されている値の積をデータ線上で加算することで積和演算を行う。また、積和演算結果は、情報処理リファレンスセルが出力するリファレンス値と逐次比較することで最終的にマルチビットの出力値として出力される。以下では、このような半導体装置について詳細に説明する。

【0012】

実施の形態１
まず、図１に実施の形態１にかかる半導体装置のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、メモリコントローラ１０、入力制御回路１１、電流源１２、セルアレイ１３、定電流源１４、判定回路１５、和演算回路１６、動作制御回路１７を有する。

【0013】

メモリコントローラ１０は、半導体装置１との外部インタフェースであり、外部に設けられる半導体装置から入力値を受け付けるとともに、半導体装置１内で生成された演算結果値を外部装置に出力する。また、メモリコントローラ１０は、電流源１２等の半導体装置１内の電源を制御する機能を有していても良い。

【0014】

入力制御回路１１は、メモリコントローラ１０を介して入力された入力値からセルアレイ１３内に設けられるメモリセルを制御する信号に変換してメモリセルを駆動する。より具体的には、実施の形態１では、入力制御回路１１は、入力値を示す複数のビット値を所定のビット数を有する分割値に分割して出力する機能を有する。また、実施の形態１では、半導体装置１は、後述する複数のメモリユニットに対して一括して複数の分割値を与える。

【0015】

電流源１２は、セルアレイ１３の第１のデータ線（以下、データ線ＰＢＬと称す）及び第２のデータ線（以下、データ線ＮＢＬと称す）に与える電流を生成する。セルアレイ１３は、メモリセルが格子状に配置される。また、詳しくは後述するが、実施の形態１にかかる半導体装置１では、入力値を分割値としたときの分割数に応じた数のメモリセルをメモリユニットとしてまとめて制御する。

【0016】

定電流源１４は、セルアレイ１３内のメモリセルを駆動する定電流を生成する。判定回路１５は、セルアレイ１３内のメモリセルからの積和演算結果の大小を判定して最終的な出力値を構成するビットを１ビットずつ順次出力する。和演算回路１６は、分割値毎に判定回路が確定させた出力値の総和を演算して最終的な演算結果値を算出する。

【0017】

動作制御回路１７は、例えば、和演算回路１６が出力した演算結果値からマルチビットの最終的な出力値を生成してメモリコントローラ１０に送信する。また、動作制御回路１７は、後述するＡＤ変換ＲＥＦセル及び判定回路を制御する制御回路としても機能する。より具体的には、半導体装置１では、動作制御回路１７は、１つの期間内で並列して判定回路が演算処理を実行するように情報処理リファレンスセル及び判定回路を制御する。

【0018】

以下では、入力制御回路１１、電流源１２、セルアレイ１３、定電流源１４、判定回路１５、和演算回路１６、動作制御回路１７の構成に着目して説明する。そこで、図２に実施の形態１にかかる半導体装置の詳細なブロック図を示す。

【0019】

図２に示す例では、入力制御回路１１が入力値から４つの分割値に分割する。そして、４つの分割値に対して４つのメモリユニットＭＵ１～ＭＵ４を設ける。つまり、メモリユニットＭＵ１～ＭＵ４は、それぞれ４つの分割値のいずれか１つに対応する。そしてメモリユニットＭＵ１～ＭＵ４は、それぞれ３値で表現される保持値と、入力値を示す複数のビット値のいずれか１ビットと、の積を出力するメモリセルを含む。図２に示す例では、各分割値は、３２ビットの値であり、メモリユニットＭＵ１～ＭＵ４は、３２個のメモリセルを有する。具体的には、メモリユニットＭＵ１は、メモリセルＭＣ０～ＭＣ３１を有し、メモリユニットＭＵ２は、メモリセルＭＣ３２～ＭＣ６３を有し、メモリユニットＭＵ３は、メモリセルＭＣ６４～ＭＣ９５を有し、メモリユニットＭＵ４は、メモリセルＭＣ９６～ＭＣ１２７を有する。

【0020】

そして、図２に示す半導体装置１では、メモリユニット毎に電流源１２、定電流源１４、判定回路１５、データ線ＰＢＬ、データ線ＮＢＬを設ける。図２では、メモリユニット毎に電流源１２、定電流源１４、判定回路１５、第１のデータ線ＰＢＬ、第２のデータ線ＮＢＬの１つの組をメモリモジュールとして示した。具体的には、メモリモジュールＭＭ１は、メモリユニットＭＵ１に対応したメモリモジュールであり、メモリモジュールＭＭ２は、メモリユニットＭＵ２に対応したメモリモジュールであり、メモリモジュールＭＭ３は、メモリユニットＭＵ３に対応したメモリモジュールであり、メモリモジュールＭＭ４は、メモリユニットＭＵ４に対応したメモリモジュールである。メモリモジュールＭＭ１～ＭＭ４は、含まれるメモリユニットが対応する分割値が異なるのみで、構成は同じであるので以下ではメモリモジュールＭＭ１を例にメモリモジュールの構成を説明する。

【0021】

図２に示すように、実施の形態１にかかるメモリモジュールＭＭ１では、データ線ＰＢＬ、ＮＢＬに接続されるようにメモリユニットＭＵ１に含まれる複数のメモリセル（例えば、ＭＣ０～ＭＣ３１）が設けられる。メモリセルに与えられる分割値はマルチビットで構成されるが、各メモリセルには分割値のうち対応する１ビットが入力される。そして、メモリセルは、１ビットの入力値と３値で表現される保持値との積を出力する。また、詳しくは後述するが、メモリセルは、第１の値が保持されている場合にデータ線ＰＢＬを定電流源１４に電気的に接続する第１のメモリセルと、第２の値が保持されている場合にデータ線ＮＢＬを定電流源１４に電気的に接続する第２のメモリセルと、を有する。つまり、データ線ＰＢＬは、複数のメモリセルのうち第１の値を出力するメモリセルが電気的に接続される。データ線ＮＢＬは、複数のメモリセルのうち第２の値を出力するメモリセルが電気的に接続される。

【0022】

また、データ線ＰＢＬ、ＮＢＬに接続されるように、情報処理リファレンスセル（例えば、ＡＤ変換ＲＥＦセルＲＥＦＣ１）が設けられる。このＡＤ変換ＲＥＦセルは、メモリモジュールＭＭ１～ＭＭ４にそれぞれ内包される。図２では、メモリモジュールＭＭ１～ＭＭ４に対応するＡＤ変換ＲＥＦセルとして、ＡＤ変換ＲＥＦセルＲＥＦＣ１～４を示した。ＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４は、それぞれデータ線ＰＢＬとデータ線ＮＢＬの何れか一方に情報処理サイクル毎に値が変化するリファレンス値を与える。ＡＤ変換ＲＥＦセルＲＥＦＣ１～４は、リファレンス制御信号ＲＥＦ１～ＲＥＦ４によりリファレンス値を変化させる。また、リファレンス制御信号ＲＥＦ１～ＲＥＦ４は、動作制御回路１７が出力するものとする。

【0023】

電流源１２は、ＰＭＯＳトランジスタＰ１～Ｐ４を有する。ＰＭＯＳトランジスタＰ１は、ソースが電源配線Ｖｄに接続され、ゲートとドレインが共通接続され、ドレインがデータ線ＰＢＬに接続される。ＰＭＯＳトランジスタＰ２は、ゲートがＰＭＯＳトランジスタＰ１のゲートと共通接続され、ソースが電源配線Ｖｄに接続され、ドレインがデータ線ＮＢＬに接続される。ＰＭＯＳトランジスタＰ３は、ゲートがＰＭＯＳトランジスタＰ４のゲートと共通接続され、ソースが電源配線Ｖｄに接続され、ドレインがデータ線ＰＢＬに接続される。ＰＭＯＳトランジスタＰ４は、ソースが電源配線Ｖｄに接続され、ゲートとドレインが共通接続され、ドレインがデータ線ＮＢＬに接続される。

【0024】

つまり、半導体装置１では、データ線ＰＢＬ、ＮＢＬにおいて、一方のデータ線に電流を供給するダイオード接続されたＰＭＯＳトランジスタで生成された電流と、他方のデータ線に電流を供給するダイオード接続されたＰＭＯＳトランジスタで生成された電流と、を合計した電流を流す。これにより、半導体装置１では、電流源１２用いることで、データ線ＰＢＬ、ＮＢＬに供給される電流ばらつきを低減する。

【0025】

定電流源１４は、ＮＭＯＳトランジスタＮ１を有する。ＮＭＯＳトランジスタＮ１は、ソースが接地され、ゲートに積和演算モードイネーブル信号ＭＡＣＥが与えられ、ドレインにセル接地配線ＣＶＳＳが接続される。セル接地配線ＣＶＳＳは、複数のメモリセル、ＡＤ変換ＲＥＦセルＲＥＦＣ１に接続される。そして、定電流源１４は、セル接地配線ＣＶＳＳを介して、複数のメモリセルとＡＤ変換ＲＥＦセルＲＥＦＣ１がデータ線ＰＢＬ及びデータ線ＮＢＬを駆動する駆動電流を生成する。また、定電流源１４に与えられる積和演算モードイネーブル信号ＭＡＣＥは、動作制御回路１７が出力するものとする。

【0026】

判定回路１５は、データ線ＰＢＬに接続されたメモリセルの数とデータ線ＮＢＬに接続されたメモリセルの数の大小関係に応じて異なる値を示す二値信号を情報処理サイクル毎に出力する。また、判定回路１５には、制御信号として、トリガ信号ＴＲＩＧ及びプリチャージ信号ＰＣＥＮが入力される。判定回路１５は、トリガ信号ＴＲＩＧがイネーブル状態（例えば、ハイレベル）である期間に動作する。

【0027】

続いて、図２で示した回路ブロックについて具体的な回路の一例を説明する。なお、各回路ブロックは以下に示す回路以外であっても実現可能である。

【0028】

ＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４はそれぞれ同じ構成である。そこで、以下の説明では、ＡＤ変換ＲＥＦセルＲＥＦＣ１を例に、ＡＤ変換ＲＥＦセルの構成について説明する。図３に実施の形態１にかかるＡＤ変換ＲＥＦセルＲＥＦＣ１の回路図を示す。図３に示すように、ＡＤ変換ＲＥＦセルＲＥＦＣ１は、データ線ＰＢＬとデータ線ＮＢＬとの間に直列に接続される２つのトランジスタの組を複数有する。また、ＡＤ変換ＲＥＦセルＲＥＦＣ１は、データ線ＰＢＬとデータ線ＮＢＬとの間に接続されたトランジスタを制御する制御ロジック２１を有する。

【0029】

データ線ＰＢＬとデータ線ＮＢＬとの間に直列に接続される２つのトランジスタの組は、組毎にトランジスタサイズが異なる。図３では、ＡＤ変換ＲＥＦセルＲＥＦＣ１は、トランジスタサイズが１６、８、４、２、１、０．５となるように設定される例を示した。また、各トランジスタ組を構成するトランジスタは、トランジスタ同士が接続されるノードにセル接地配線ＣＶＳＳが接続される。制御ロジック２１は、トランジスタ組毎に反転入力付きＡＮＤゲートとＡＮＤゲートを有する。そして、反転入力付きＡＮＤゲートの反転入力端子及びＡＮＤゲートの一方の端子に極性制御信号ＰＮＳ１が入力される。また、反転入力付きＡＮＤゲートの正転入力端子及びＡＮＤゲートの他方の端子にリファレンス制御信号ＲＥＦ１のうち対応するトランジスタ組に対応するビットの信号が入力される。例えば、図３に示す例では、トランジスタサイズが１６となるトランジスタ組に対応する制御ロジック２１には、リファレンス制御信号ＲＥＦ１の最上位ビットが入力され、トランジスタサイズが小さくなるほどリファレンス制御信号ＲＥＦ１の下位側のビットが入力される。そして、ＡＤ変換ＲＥＦセルＲＥＦＣ１では、反転入力付きＡＮＤゲートの出力によりデータ線ＰＢＬ側のトランジスタを制御し、ＡＮＤゲートの出力によりデータ線ＮＢＬ側のトランジスタを制御する。なお、トランジスタサイズが０．５となるトランジスタ組に対応する制御ロジック２１については、反転入力付きＡＮＤゲートの出力によりデータ線ＮＢＬ側のトランジスタを制御し、ＡＮＤゲートの出力によりデータ線ＰＢＬ側のトランジスタを制御する。

【0030】

これにより、ＡＤ変換ＲＥＦセルＲＥＦＣ１は、極性制御信号ＰＮＳ１がデータ線ＰＢＬ側を選択している場合（例えば、ロウレベルである場合）、データ線ＰＢＬをリファレンス制御信号ＲＥＦ１で指定されるトランジスタによりデータ線ＰＢＬからセル接地配線ＣＶＳＳに電流を引き抜く。一方、極性制御信号ＰＮＳ１がデータ線ＮＢＬ側を選択している場合（例えば、ハイレベルである場合）、データ線ＮＢＬをリファレンス制御信号ＲＥＦ１で指定されるトランジスタによりデータ線ＮＢＬからセル接地配線ＣＶＳＳに電流を引き抜く。なお、トランジスタサイズが０．５に設定されるトランジスタ（例えば、Ｎ３０８、Ｎ３１８）については、他のトランジスタとは逆側のデータ線から電流をセル接地配線ＣＶＳＳに引き抜く。

【0031】

図４に実施の形態１にかかるメモリセルの回路図を示す。図４では、図２で示した複数のメモリセルの代表としてＭＣ０のみを示した。図４に示すように、メモリセルは、第１のメモリセル３１、第２のメモリセル３２を有する。また、メモリセルは、ＮＭＯＳトランジスタＮ３８、Ｎ３９Ｐ、Ｎ３９Ｎを有する。ＮＭＯＳトランジスタＮ３８は、セル接地配線ＣＶＳＳが一端に接続され、他端がＮＭＯＳトランジスタＮ３９Ｐ及びＮＭＯＳトランジスタＮ３９Ｎの一端が接続される。また、ＮＭＯＳトランジスタＮ３８のゲートには、入力値ＩＮＰの０ビット目が与えられる。ＮＭＯＳトランジスタＮ３９Ｐの他端は、データ線ＰＢＬが接続される。ＮＭＯＳトランジスタＮ３９Ｐのゲートは、第１のメモリセル３１に接続される。ＮＭＯＳトランジスタＮ３９Ｎの他端は、データ線ＮＢＬが接続される。ＮＭＯＳトランジスタＮ３９Ｎのゲートは、第２のメモリセル３２に接続される。

【0032】

第１のメモリセル３１及び第２のメモリセル３２は、ＳＲＡＭ（Static Random Memory）として機能する構成を有する。具体的には、第１のメモリセル３１は、ＰＭＯＳトランジスタＰ３０、Ｐ３１、ＮＭＯＳトランジスタＮ３０～Ｎ３３を有する。ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０のゲートは、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１とが接続されるノード及びＮＭＯＳトランジスタＮ３３の一端に接続される。また、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１のゲートは、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０とが接続されるノード及びＮＭＯＳトランジスタＮ３２の一端に接続される。ＮＭＯＳトランジスタＮ３２の他端は、相補ビット線ＢＬに接続される。ＮＭＯＳトランジスタＮ３３の他端は、相補ビット線ＢＬＢに接続される。また、ＮＭＯＳトランジスタＮ３２、Ｎ３３のゲートにはワード線ＷＬ［０］が接続される。

【0033】

また、第２のメモリセル３２は、ＰＭＯＳトランジスタＰ３２、Ｐ３３、ＮＭＯＳトランジスタＮ３４～Ｎ３７を有する。ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３４は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３５は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３４のゲートは、ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３５とが接続されるノード及びＮＭＯＳトランジスタＮ３７の一端に接続される。また、ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３５のゲートは、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３４とが接続されるノード及びＮＭＯＳトランジスタＮ３６の一端に接続される。ＮＭＯＳトランジスタＮ３６の他端は、相補ビット線ＢＬに接続される。ＮＭＯＳトランジスタＮ３７の他端は、相補ビット線ＢＬＢに接続される。また、ＮＭＯＳトランジスタＮ３６、Ｎ３７のゲートにはワード線ＷＬ［１］が接続される。

【0034】

メモリセルでは、ワード線ＷＬ［０］をハイレベルにした状態で相補ビット線ＢＬ、ＢＬＢにより第１のメモリセル３１内のインバータの状態を確定させることで値が書き込まれる。また、メモリセルでは、ワード線ＷＬ［１］をハイレベルにした状態で相補ビット線ＢＬ、ＢＬＢにより第２のメモリセル３２内のインバータの状態を確定させることで値が書き込まれる。

【0035】

そして、メモリセルは、ＰＭＯＳトランジスタＰ３０及びＮＭＯＳトランジスタＮ３０により構成されるインバータで保持される値によりＮＭＯＳトランジスタＮ３９Ｐの開閉状態を制御する。また、メモリセルでは、ＰＭＯＳトランジスタＰ３２及びＮＭＯＳトランジスタＮ３４により構成されるインバータで保持される値によりＮＭＯＳトランジスタＮ３９Ｎの開閉状態を制御する。

【0036】

図４に示すメモリセルでは、第１のメモリセル３１及び第２のメモリセル３２の両方が論理値“０“を格納しているとき、論理値“０“を格納しているものとする。また、第１のメモリセル３１が論理値“１“を格納し、第２のメモリセル３２が論理値“０“を格納しているとき、メモリセルは、論理値“＋１“を格納しているものとする。さらに、第１のメモリセル３１が論理値“０“を格納し、第２のメモリセル３２が論理値“１“を格納しているとき、メモリセルは、論理値“－１“を格納しているものとする。

【0037】

これにより、メモリセルに論理値“０“が格納されているとき、ＮＭＯＳトランジスタＮ３９Ｐ及びＮＭＯＳトランジスタＮ３９Ｎは、ともにオフ状態となり、入力値ＩＮＰが例え論理値“１“であっても、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れない。

【0038】

これに対して、メモリセルに論理値“＋１“が格納されているとき、ＮＭＯＳトランジスタＮ３９Ｐはオン状態となり、ＮＭＯＳトランジスタＮ３９Ｎはオフ状態となる。このとき、入力値ＩＮＰが論理値“１“であれば、オン状態のＮＭＯＳトランジスタＮ３９ＰおよびＮＭＯＳトランジスタＮ３８を介して、データ線ＰＢＬから定電流源１４に電流が流れ、データ線ＰＢＬの電圧は低下する。このとき、データ線ＮＢＬの電圧は低下しない。一方、このとき、入力値ＩＮＰが論理値“０“であれば、ＮＭＯＳトランジスタＮ３８がオフ状態となるため、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れず、データ線ＰＢＬ、ＮＢＬの電圧は低下しない。

【0039】

さらに、メモリセルに論理値“－１“が格納されているときには、ＮＭＯＳトランジスタＮ３９Ｎはオン状態となり、ＮＭＯＳトランジスタＮ３９Ｐはオフ状態となる。このとき、入力値ＩＮＰが論理値“１“であれば、オン状態のＮＭＯＳトランジスタＮ３９ＮおよびＮＭＯＳトランジスタＮ３８を介して、データ線ＮＢＬから定電流源１４に電流が流れ、データ線ＮＢＬの電圧は低下し、データ線ＰＢＬの電圧は低下しない。一方、このとき、入力値ＩＮＰが論理値“０“であれば、ＮＭＯＳトランジスタＮ３８がオフ状態となるため、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れず、データ線ＰＢＬ、ＮＢＬの電圧は低下しない。

【0040】

すなわち、メモリセルでは、第１のメモリセル３１が、メモリセルに論理値“＋１“を格納するのに用いられ、第２のメモリセル３２が、メモリセルに論理値“－１“を格納するのに用いられていると見なすことができる。

【0041】

これにより、メモリセルに格納されている３値と入力値ＩＮＰの値との間で積演算が実行される。すなわち、入力値の論理値と、メモリセルの論理値に従って、０×０、０×（＋１）、０×（－１）、１×０、１×（＋１）、１×（－１）の６つの状態が形成される。この場合、入力値の論理値とメモリセルに格納されている論理値との間で積演算が実行され、積演算の結果が論理値“１“のとき、データ線ＰＢＬと定電流源１４との間を電流が流れ、データ線ＰＢＬの電圧が低下する。これに対して、積演算の結果が論理値“－１“のとき、データ線ＮＢＬと定電流源１４との間を電流が流れ、データ線ＮＢＬの電圧が低下する。

【0042】

そして、半導体装置１のメモリセルでは、データ線ＰＢＬ、ＮＢＬのそれぞれにおいて、データ線に接続される複数のメモリセルの積演算結果に従った電流が、重畳されて、データ線ＰＢＬ、ＮＢＬのそれぞれにおいて電流・電圧が定まる。すなわち、複数のメモリセルにおいて得られた積が、データ線ＰＢＬ、ＮＢＬによって、和を求めるように和演算が実行される。和演算の結果である積和演算の結果は、データ線ＰＢＬ、ＮＢＬを介して出力される。

【0043】

続いて、判定回路１５について詳細に説明する。図５に実施の形態１にかかる判定回路１５の回路図を示す。図５に示すように、判定回路１５は、ＰＭＯＳトランジスタＰ４１～Ｐ４５、ＮＭＯＳトランジスタＮ４１～Ｎ４３、インバータ４１、４２、ラッチ４３、バッファ４４、トランスファゲート４５、４６、ＯＲゲート４７を有する。

【0044】

ＰＭＯＳトランジスタＰ４１、Ｐ４２は、ソースが電源配線に接続され、ドレインがＰＭＯＳトランジスタＰ４３により連結される。また、ＰＭＯＳトランジスタＰ４１のドレインは、ＰＭＯＳトランジスタＰ４４とＮＭＯＳトランジスタＮ４１とが接続されるノードＮＤ５２に接続される。ＰＭＯＳトランジスタＰ４２のドレインは、ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４２とが接続されるノードＮＤ５３に接続される。ＯＲゲート４７は、プリチャージ信号ＰＣＥＮと、トリガ信号ＴＲＩＧをインバータ４１、４２で遅延させた信号とが入力され、ノードＮＤ５４に２つの入力信号の論理和値を出力する。ＰＭＯＳトランジスタＰ４１～Ｐ４３のゲートには、ノードＮＤ５４の信号が与えられる。そして、ノードＮＤ５４の信号がハイレベルであればＰＭＯＳトランジスタＰ４１～Ｐ４３はオフ状態、逆に、ノードＮＤ５４の信号がロウレベルであれば、オン状態となる。

【0045】

ＰＭＯＳトランジスタＰ４４とＮＭＯＳトランジスタＮ４１は、電源配線とＮＭＯＳトランジスタＮ４３のドレインとの間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４２は、電源配線とＮＭＯＳトランジスタＮ４３のドレインとの間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ４４とＮＭＯＳトランジスタＮ４１のゲートは、ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４２とが接続されるノードＮＤ５３に接続されるとともに、トランスファゲート４６を介してデータ線ＮＢＬに接続される。また、ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４２のゲートは、ＰＭＯＳトランジスタＰ４４とＮＭＯＳトランジスタＮ４１とが接続されるノードＮＤ５２に接続されるとともに、トランスファゲート４５を介してデータ線ＰＢＬに接続される。つまり、ＰＭＯＳトランジスタＰ４４、Ｐ４５及びＮＭＯＳトランジスタＮ４１～Ｎ４３は、ＮＭＯＳトランジスタＮ４３を電流源とするラッチ型センスアンプ構造となる。

【0046】

トランスファゲート４５、４６は、トリガ信号ＴＲＩＧがロウレベルとなるとオン状態となり、トリガ信号ＴＲＩＧがハイレベルとなるとオフ状態になる。

【0047】

ここで、図６に実施の形態１にかかる判定回路１５の動作を説明するタイミングチャートを示す。図６に示すように、判定回路１５では、タイミングＴａ以前の初期状態において、プリチャージ信号ＰＣＥＮ及びトリガ信号ＴＲＩＧをロウレベルとすることで、ノードＮＤ５２及びノードＮＤ５３をハイレベルにプリチャージする。このプリチャージでは、トランスファゲート４５、４６は導通状態であるため。ノードＮＤ５２、ＮＤ５３とともにデータ線ＰＢＬ、ＮＢＬもハイレベルにプリチャージされる。続いて、タイミングＴａでは、プリチャージ信号ＰＣＥＮをハイレベルに切り替えて、ノードＮＤ５４をハイレベルに切り替えることで、プリチャージを停止する。このとき、プリチャージが停止したことで、データ線ＰＢＬ、ＮＢＬに接続されているメモリセルの電流によってデータ線ＰＢＬ、ＮＢＬの電圧低下が始まる。さらに、トランスファゲート４５、４６も導通した状態が維持されているため、トランスファゲート４５、４６を介してノードＮＤ５２及びノードＮＤ５３は、データ線ＰＢＬ、ＮＢＬと同じレベルとなる。続いて、タイミングＴｂでは、トリガ信号ＴＲＩＧをハイレベルとし、トランスファゲートを遮断する。また、タイミングＴｂでは、ＮＭＯＳトランジスタＮ４３を導通させ、ＰＭＯＳトランジスタＰ４４、Ｐ４５及びＮＭＯＳトランジスタＮ４１、Ｎ４２により構成される判定セルを動作させる。また、ラッチ４３には、インバータ４１、４２を介してトリガ信号ＴＲＩＧが与えられる。そして、ラッチ４３は、ノードＮＤ５１がハイレベルで入力通過状態となりノードＮＤ５３の論理値をバッファ４４に伝える。その後、タイミングＴｃで、プリチャージ信号ＰＣＥＮ及びトリガ信号ＴＲＩＧをハイレベルからロウレベルに切り替える事で、ラッチ４３は、その時に入力されている値を保持する。そして、ラッチした出力がタイミングＴｃ以降にバッファ４４から出力される。

【0048】

つまり、判定回路１５は、トリガ信号ＴＲＩＧがロウレベルの期間に判定セルにデータ線ＰＢＬ、ＮＢＬの値を取り込む。そして、判定回路１５は、トリガ信号ＴＲＩＧをハイレベルとした状態で、判定セルがデータ線ＰＢＬとデータ線ＮＢＬの電位の大小比較を行う。そして、判定回路１５は、トリガ信号ＴＲＩＧの立ち下がりエッジをラッチ４３に与えることで判定セルが確定した値をバッファ４４によりＭＱ出力として和演算回路１６に出力する。

【0049】

続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、図７に実施の形態１にかかる半導体装置１の動作を説明するタイミングチャートを示す。なお、図７では、入力値として各分割値の最上位ビットの値と最下位ビットの値のみを示し、その他のビットに関する信号の明示は省略した。また、半導体装置１は、動作クロックＣＬＫに基づき動作するため、タイミングチャートにはこの動作クロックＣＬＫを示した。また、実施の形態１では、動作期間中は定電流源１４を動作させ続けるため、積和演算モードイネーブル信号ＭＡＣＥをハイレベルで維持する。

【0050】

図７に示すように、実施の形態１にかかる半導体装置１では、動作期間中は演算処理の最初のタイミングＴ０で入力される動作クロックに応じて、ＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４によるデータ線ＰＢＬ、ＮＢＬへの干渉を停止し、メモリモジュール毎にデータ線ＰＢＬ、ＮＢＬの大小関係を判定回路１５で判定する。このタイミングＴ０での比較により、各分割値に対応する出力値（例えば、出力値ＭＱ１～ＭＱ４）の最上位ビットが確定する。また、タイミングＴ０の判定結果に応じて、タイミングＴ１以降の極性制御信号ＰＮＳ１～ＰＮＳ４の論理値が決定される。

【0051】

具体的には、タイミングＴ０終了時点での出力値がハイレベルであれば、データ線ＰＢＬに接続されるメモリセル数がデータ線ＮＢＬに接続されるメモリセル数よりも多いことになるため、タイミングＴ１以降の極性制御信号はハイレベルとなりＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４によりデータ線ＮＢＬからの電流引き抜きが行われる。

【0052】

一方、タイミングＴ０終了時点での出力値がロウレベルであれば、データ線ＮＢＬに接続されるメモリセル数がデータ線ＰＢＬに接続されるメモリセル数よりも多いことになるため、タイミングＴ１以降の極性制御信号はロウレベルとなりＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４によりデータ線ＰＢＬからの電流引き抜きが行われる。

【0053】

そして、タイミングＴ１以降は、逐次アナログデジタル変換シーケンスとして、リファレンス制御信号ＲＥＦ１～ＲＥＦ４の２ビット目から６ビット目を順次オンさせ、判定結果ＭＱ１～ＭＱ４に応じて該当のリファレンス制御信号ＲＥＦ１～ＲＥＦ４においてオンさせたビットを継続してオンとするかオフとするかを決定する。５サイクルの逐次アナログデジタル変換シーケンスの結果、リファレンス制御信号の全てのビットがオンとなった場合は、ＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４の電流値はそれぞれ３２個相当、リファレンス制御信号の全てのビットがオフとなった場合は、電流値は０個相当となる。タイミングＴ１～Ｔ５におけるＡＤ変換ＲＥＦセルＲＥＦＣ１～ＲＥＦＣ４の電流値はメモリモジュール毎に異なった値を取る。

【0054】

その後、図６では図示してないがタイミングＴ５で確定した各メモリモジュールの出力値ＭＱ１～ＭＱ４の総和を和演算回路１６で算出し、算出した値を演算結果値として出力する。

【0055】

上記説明より、実施の形態１にかかる半導体装置１は、入力値を分割値に分割し、分割値毎に対応するメモリセルを複数含むメモリユニットを設ける。そして、メモリユニット毎に出力値を確定した後に、確定した出力値の総和を演算して演算結果値を出力する。これにより、実施の形態１にかかる半導体装置１では、データ線に接続されるメモリセル数が一定数以下に抑制されるため、データ線に接続されるメモリセル数が多いことに起因して発生する演算誤差を抑制することができる。具体的には、実施の形態１では、１２８ビットの入力値を４分割した分割値を生成し、かつ、１つのデータ線対に接続されるメモリセル数の最大値を３２個以下に抑制した。

【0056】

また、メモリセルとビット線の組を分割しない場合、１２８ビットの入力値に対しては演算結果値を得るために８回の情報処理サイクルを要するが、図６に示すように、実施の形態１にかかる半導体装置１では、６回の情報処理サイクルで最終的な演算結果値を得ることができる。つまり、実施の形態１にかかる半導体装置１では、演算の高速化を実現することができる。

【0057】

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置２について説明する。なお、実施の形態２の説明では、実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

【0058】

そこで、図８に実施の形態２にかかる半導体装置２のブロック図を示す。図８に示すブロックは、半導体装置２の電流源１２、セルアレイ１３、定電流源１４、判定回路１５、入力制御回路５１、セルアレイ５３、和演算回路５６、動作制御回路５７に着目したブロック図であるが、半導体装置２には、実施の形態１にかかる半導体装置１と同様にメモリコントローラ１０等の他の回路ブロックが含まれる。

【0059】

図８に示すように、実施の形態２にかかる半導体装置２は、半導体装置１の入力制御回路１１、セルアレイ１３、和演算回路１６、動作制御回路１７に代えて、入力制御回路５１、セルアレイ５３、和演算回路５６、動作制御回路５７を有する。

【0060】

入力制御回路５１は、複数のメモリユニットに対して時分割で前記分割値を与える。セルアレイ５３は、セルアレイ１３と同様にメモリユニットＭＵ１～ＭＵ４を有するが、１組のデータ線ＰＢＬとデータ線ＮＢＬにメモリユニットＭＵ１～ＭＵ４が全て接続される。また、セルアレイ５３では、ＡＤ変換ＲＥＦセルＲＥＦＣ、電流源１２、及び、判定回路１５がメモリユニットＭＵ１～ＭＵ４が接続されるデータ線ＰＢＬ、ＮＢＬに接続される。さらに、セルアレイ５３では、定電流源１４がメモリユニットＭＵ１～ＭＵ４に対して共通に設けられる。図２では、メモリモジュールＭＭａ内にメモリユニットＭＵ１～ＭＵ４、ＡＤ変換ＲＥＦセルＲＥＦＣ、電流源１２、定電流源１４、及び、判定回路１５が含まれる。

【0061】

なお、半導体装置２では、メモリユニットＭＵ１～ＭＵ４がメモリモジュールＭＭａに含まれており、メモリモジュールＭＭａに含まれるＡＤ変換ＲＥＦセルＲＥＦＣ、極性制御信号ＰＮＳは１つとなる。また、半導体装置２は、複数のメモリモジュールを複数含み、複数のメモリモジュールは、入力制御回路５１が出力する入力値ＩＮＰ０～ＩＮＰ１２７と保持している値との積和演算を行う。また、和演算回路５６は、メモリモジュール毎に設けられる。

【0062】

和演算回路５６は、分割値毎に判定回路１５から得られた判定回路１５の出力値に対して和演算処理を行うことで演算結果値を出力する。動作制御回路５７は、分割値毎に判定回路１５が演算処理を実行するようにＡＤ変換ＲＥＦセルＲＥＦＣ及び判定回路１５を制御する。

【0063】

続いて、実施の形態２にかかる半導体装置２の動作について説明する。図９に実施の形態２にかかる半導体装置２の動作を説明するタイミングチャートを示す。なお、図９においても図６と同様に入力値として各分割値の最上位ビットの値と最下位ビットの値のみを示し、その他のビットに関する信号の明示は省略した。また、実施の形態２においても、動作期間中は定電流源１４の動作させ続けるため、積和演算モードイネーブル信号ＭＡＣＥをハイレベルで維持する。

【0064】

図９に示すように、実施の形態２にかかる半導体装置２では、４つの分割動作期間で４つの分割値に対して順次演算処理を行う。具体的には、図２では、第１の分割動作期間（タイミングＴ０～Ｔ５の動作クロックＣＬＫの入力期間）、第２の分割動作期間（タイミングＴ６～Ｔ１１の動作クロックＣＬＫの入力期間）、第３の分割動作期間（タイミングＴ１２～Ｔ１７の動作クロックＣＬＫの入力期間）、第４の分割動作期間（タイミングＴ１８～Ｔ２３の動作クロックＣＬＫの入力期間）を示した。

【0065】

具体的には、第１の分割動作期間では、入力値ＩＮＰ０～ＩＮＰ３１で構成される分割値に対する演算処理が行われる。第２の分割動作期間では、入力値ＩＮＰ３２～ＩＮＰ６３で構成される分割値に対する演算処理が行われる。第３の分割動作期間では、入力値ＩＮＰ６４～ＩＮＰ９５で構成される分割値に対する演算処理が行われる。第４の分割動作期間では、入力値ＩＮＰ９６～ＩＮＰ１２７で構成される分割値に対する演算処理が行われる。

【0066】

また、分割動作期間では、分割動作期間の最初のタイミングで入力される動作クロックＣＬＫに応じて、ＡＤ変換ＲＥＦセルＲＥＦＣによるデータ線ＰＢＬ、ＮＢＬへの干渉を停止し、メモリモジュール毎にデータ線ＰＢＬ、ＮＢＬの大小関係を判定回路１５で判定する。この最初のタイミングでの比較により、各分割値に対応する出力値（例えば、出力値ＭＱ）の最上位ビットが確定する。また、最初のタイミングの判定結果に応じて、２つ目のタイミング以降の極性制御信号ＰＮＳの論理値が決定される。

【0067】

そして、各分割動作期間の２つ目のタイミング以降は、逐次アナログデジタル変換シーケンスとして、リファレンス制御信号ＲＥＦの１ビット目から６ビット目を順次オンさせ、判定結果ＭＱに応じて該当のビットを継続してオンとするかオフとするかを決定する。そして、各分割動作期間終了後に各分割動作期間で確定したメモリモジュールの出力値ＭＱの総和を和演算回路５６で算出し、算出した値を演算結果値として出力する。

【0068】

上記説明より、実施の形態２にかかる半導体装置２は、１組のデータ線に１つの入力値に対応するメモリユニットを全て接続し、時分割でメモリユニットに分割値を与える、時分割で得られる出力値の総和を和演算回路５６で算出することで演算結果値を得る。

【0069】

これにより、実施の形態２にかかる半導体装置２では、電流源１２、定電流源１４、判定回路１５及びデータ線ＰＢＬ、ＮＢＬを一組のみ設ければ良く、実施の形態１よりも回路規模を縮小することができる。また、実施の形態２にかかる半導体装置２では、メモリユニット毎に演算動作を行ことで、１度にデータ線に接続されるメモリセル数が一定数以下に抑制されるため、実施の形態１と同様に演算誤差を抑制することができる。

【0070】

実施の形態３
実施の形態３では、実施の形態２にかかる半導体装置２の変形例となる半導体装置３について説明する。なお、実施の形態３の説明では、実施の形態１、２で説明した構成要素と同じ構成要素については実施の形態１、２と同じ符号を付して説明を省略する。

【0071】

そこで、図１０に実施の形態３にかかる半導体装置３のブロック図を示す。図１０に示すブロックは、半導体装置３の電流源１２、セルアレイ１３、定電流源１４、判定回路１５、入力制御回路６１、セルアレイ５３、和演算回路６６、動作制御回路６７に着目したブロック図であるが、半導体装置３には、実施の形態１にかかる半導体装置１と同様にメモリコントローラ１０等の他の回路ブロックが含まれる。

【0072】

図１０に示すように、実施の形態３にかかる半導体装置３は、半導体装置２の入力制御回路５１、和演算回路５６、動作制御回路５７に代えて、入力制御回路６１、和演算回路６６、動作制御回路６７を有する。また、半導体装置３では、半導体装置２に対してＡＮＤゲート７１、７４、７５、第１の検知回路７２、第２の検知回路７３を追加した。

【0073】

入力制御回路６１は、動作制御回路６７からの指示に基づき入力値を１つのタイミングで一括して出力するのか、入力値を分割値に分割して時分割で出力するのかを切り替える。和演算回路６６は、判定回路１５が出力値を分割動作無しで出力する場合は最終的に確定した出力値をそのまま演算結果値として出力し、判定回路１５が出力値を時分割で出力する場合は時分割で確定された出力値の総和を演算結果値として出力する。動作制御回路６７は、後述する第１の検知回路７２、第２の検知回路７３による検出結果に応じて、入力制御回路６１及び動作制御回路６７の動作を切り替える機能が動作制御回路５７に対して加えられたものである。

【0074】

第１の検知回路７２は、第１のデータ線（例えば、データ線ＰＢＬ）の電圧値に基づき第１の値を有するメモリセル数が予め設定した閾値以上となったことを検知する。第２の検知回路７３は、第２のデータ線（例えば、データ線ＮＢＬ）の電圧値に基づき第２の値を有するメモリセル数が予め設定した閾値以上となったことを検知する。図１０に示す例では、第１の検知回路７２の出力値と第２の検知回路７３の出力値は、ＡＮＤゲート７５により合成されて動作制御回路６７に伝達される。具体的には、半導体装置３では、第１の検知回路７２と第２の検知回路７３がともにデータ線に接続されるメモリセル数が閾値未満であることを検出した場合は、ＡＮＤゲート７５が動作制御回路６７にハイレベルとなる検出信号を与える。一方、半導体装置３では、第１の検知回路７２と第２の検知回路７３のいずれか一方がデータ線に接続されるメモリセル数が閾値以上であることを検出した場合は、ＡＮＤゲート７５が動作制御回路６７にロウレベルとなる検出信号を与える。

【0075】

また、実施の形態３にかかる半導体装置３では、リファレンス制御信号ＲＥＦの最下位ビットとなるリファレンス制御信号ＲＥＦ［０］の反転値とトリガ信号ＴＲＩＧの論理和をＡＮＤゲート７４が算出して第２センスイネーブル信号ＳＳＥとして第１の検知回路７２及び第２の検知回路７３に与える。これにより、第１の検知回路７２及び第２の検知回路７３は、演算処理の最初の動作クロックが入力されている期間に動作することになる。

【0076】

また、実施の形態３にかかる半導体装置３では、積和演算モードイネーブル信号ＭＡＣＥとトリガ信号ＴＲＩＧの論理和をＡＮＤゲート７１により演算して第１センスイネーブル信号ＳＡＥとする。そして、半導体装置３では、トリガ信号ＴＲＩＧに代えて第１センスイネーブル信号ＳＡＥを判定回路１５に与える。これにより、判定回路１５は、積和演算モードイネーブル信号ＭＡＣＥがロウレベルである期間は、トリガ信号ＴＲＩＧの論理レベルによらず動作を停止することが可能になる。

【0077】

ここで、実施の形態３にかかる半導体装置３の動作について説明する。実施の形態３にかかる半導体装置３では、第１の検知回路７２及び第２の検知回路７３による検出結果により動作が異なる。そこで、以下の説明では、第１の検知回路７２、第２の検知回路７３のいずれもがデータ線に接続されるメモリセル数が閾値未満であると検出した場合の動作を第１の動作として説明し、第１の検知回路７２、第２の検知回路７３のいずれか一方がデータ線に接続されるメモリセル数が閾値以上であると検出した場合の動作を第２の動作として説明する。

【0078】

まず、図１１に実施の形態３にかかる半導体装置３の第１の動作を説明するタイミングチャートを示す。なお、図１１においても図６と同様に入力値として各分割値の最上位ビットの値と最下位ビットの値のみを示し、その他のビットに関する信号の明示は省略した。

【0079】

図１１に示すように、実施の形態３にかかる半導体装置３では、演算処理の最初のタイミングＴ０で入力される動作クロックＣＬＫに応じて入力値を分割せずに全てのメモリユニットに与える。また、この期間においては、第２センスイネーブル信号ＳＳＥがハイレベルとなり、第１の検知回路７２及び第２の検知回路７３が、データ線ＰＢＬ、ＮＢＬに接続されるメモリセル数の判定を行う。第１の動作では、データ線ＰＢＬ、ＮＢＬに接続されるメモリセル数が閾値未満であるため、第１の検知回路７２及び第２の検知回路７３の検出信号を受けて動作制御回路６７は、ＡＤ変換ＲＥＦセルＲＥＦＣ及び判定回路１５に全ての入力値（例えば、ＩＮＰ０～ＩＮＰ１２７）がメモリセルに与えられた状態での演算を行うことを指示する。これにより、第１の動作では、タイミングＴ０～Ｔ７の期間に８回の情報処理サイクルを実施して演算結果値を確定する。

【0080】

また、第１の動作では、タイミングＴ７の後のタイミングＴ８以降は、動作制御回路６７が積和演算モードイネーブル信号ＭＡＣＥをロウレベルとすることで、メモリセル及びＡＤ変換ＲＥＦセルＲＥＦＣに与える電流を遮断し、かつ、判定回路１５の動作を停止する。

【0081】

続いて、図１２に実施の形態３にかかる半導体装置３の第２の動作を説明するタイミングチャートを示す。なお、図１２においても図６と同様に入力値として各分割値の最上位ビットの値と最下位ビットの値のみを示し、その他のビットに関する信号の明示は省略した。

【0082】

図１２に示すように、実施の形態３にかかる半導体装置３では、演算処理の最初のタイミングＴ０で入力される動作クロックＣＬＫに応じて入力値を分割せずに全てのメモリユニットに与える。また、この期間においては、第２センスイネーブル信号ＳＳＥがハイレベルとなり、第１の検知回路７２及び第２の検知回路７３が、データ線ＰＢＬ、ＮＢＬに接続されるメモリセル数の判定を行う。第２の動作では、データ線ＰＢＬ、ＮＢＬのすくなくとも一方に接続されるメモリセル数が閾値以上であるため、第１の検知回路７２及び第２の検知回路７３の検出信号号を受けて動作制御回路６７は、ＡＤ変換ＲＥＦセルＲＥＦＣ及び判定回路１５にタイミングＴ８以降に分割値に対応した動作を行うことを指示する。入力制御回路６１は、タイミングＴ８～Ｔ３１の期間、入力値を分割値として出力する。さらに、第２の動作では、タイミングＴ１～Ｔ７の期間は、積和演算モードイネーブル信号ＭＡＣＥをロウレベルとし、タイミングＴ８以降に積和演算モードイネーブル信号ＭＡＣＥをハイレベルとする。これにより、第２の動作では、タイミングＴ０～Ｔ７の期間は、メモリセル及びＡＤ変換ＲＥＦセルＲＥＦＣに与える電流を遮断し、かつ、判定回路１５の動作を停止される。一方、第２の動作では、タイミングＴ８以降に、図９で説明した動作と同様な分割値に対応した演算処理が行われる。

【0083】

上記説明より、実施の形態３にかかる半導体装置３では、データ線に接続されるメモリセル数が閾値よりも少ない場合は、入力値を分割せずに一括して与えることで変換処理サイクル数を削減する。これにより、実施の形態３にかかる半導体装置３は、実施の形態２にかかる半導体装置２よりも消費電力を削減することができる。

【0084】

実施の形態４
実施の形態４では、実施の形態１にかかる半導体装置１を含む半導体装置４について説明する。なお、実施の形態４の説明では、実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

【0085】

図１３に実施の形態４にかかる半導体装置４のブロック図を示す。図１３に示すように、実施の形態４にかかる半導体装置４は、第１のメモリ領域５及び第２のメモリ領域６を備える。第１のメモリ領域５には、実施の形態１で説明した半導体装置１を備える。一方、第２のメモリ領域６には、入力値を分割した分割値に対応した動作を行う機能を有さない一括演算処理メモリを備える。

【0086】

この一括演算処理メモリは、入力制御回路８１、電流源８２、セルアレイ８３、定電流源８４、判定回路８５及び動作制御回路８７を有する。この第２のメモリ領域６について、図１４に実施の形態４にかかる半導体装置４の第２のメモリ領域６に配置される一括処理メモリの詳細なブロック図を示す。

【0087】

図１４に示すように、一括処理メモリは、入力制御回路８１が分割値を生成する機能を有さず、入力値を一括してメモリセルに与える。そして、電流源８２、定電流源８４、判定回路８５は、電流源１２、定電流源１４、判定回路１５と同じ構成を有する。セルアレイ８３は、セルアレイ５３と同様に１組のデータ線に全てのメモリセルが接続され、かつ、メモリユニットの概念がないものである。また、動作制御回路８７は、動作制御回路６７において、図１１のタイミングＴ０～Ｔ７の動作を行う機能のみを実装したものである。

【0088】

このように、第１のメモリ領域５と第２のメモリ領域６を設けることで、高い演算精度が必要な保持値については第１のメモリ領域５に保持させ、高い演算精度を要さない保持値については第２のメモリ領域６に保持することができる。人工知能に関する演算では、第１のメモリ領域５及び第２のメモリ領域６に実装した積和演算装置による積和演算が多用されるが、全ての演算に高い演算精度が必要になるわけではない。そのため、実施の形態４にかかる半導体装置４のように、求められる演算精度によって保持値を保持するメモリ領域を分けることで、演算速度と演算精度を両立することができる。また、このようにメモリ領域を分けることで、演算に要する消費電力を削減することができる。

【0089】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0090】

１～４ 半導体装置
５ 第１のメモリ領域
６ 第２のメモリ領域
１０ メモリコントローラ
１１、５１、６１、８１ 入力制御回路
１２、８２ 電流源
１３、５３、６３、８３ セルアレイ
１４、８４ 定電流源
１５、８５ 判定回路
１６、５６、６６ 和演算回路
１７、５７、６７、８７ 動作制御回路
２１ 制御ロジック
３１ 第１のメモリセル
３２ 第２のメモリセル
４１、４２ インバータ
４３ ラッチ
４４ バッファ
４５、４６ トランスファゲート
４７ ＯＲゲート
７１、７４、７５ ＡＮＤゲート
７２ 第１の検知回路
７３ 第２の検知回路
ＭＣ０～ＭＣ１２７ メモリセル
ＭＵ１～ＭＵ４ メモリユニット
ＭＭ１～ＭＭ４ メモリモジュール
ＲＥＦＣ、ＲＥＦＣ１～ＲＥＦＣ４ ＡＤ変換ＲＥＦセル
ＴＲＩＧ トリガ信号
ＭＡＣＥ 積和演算モードイネーブル信号
ＰＣＥＮ プリチャージ信号
ＰＮＳ 極性制御信号
ＲＥＦ リファレンス制御信号
ＳＡＥ 第１センスイネーブル信号
ＳＳＥ 第２センスイネーブル信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】