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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024065971
(43)【公開日】2024-05-15
(54)【発明の名称】整流作用を有する制御回路
(51)【国際特許分類】
H03K 17/687 20060101AFI20240508BHJP
【ＦＩ】
H03K17/687 A
【審査請求】未請求
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2022175110
(22)【出願日】2022-10-31
(71)【出願人】
【識別番号】390025737
【氏名又は名称】株式会社新陽社
(71)【出願人】
【識別番号】516131843
【氏名又は名称】ＡＮＰ株式会社
(74)【代理人】
【識別番号】100075410
【弁理士】
【氏名又は名称】藤沢 則昭
(74)【代理人】
【識別番号】100135541
【弁理士】
【氏名又は名称】藤沢 昭太郎
(72)【発明者】
【氏名】池ヶ谷 直哉
(72)【発明者】
【氏名】諸橋 直史
(72)【発明者】
【氏名】羽田 正二
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX05
5J055AX12
5J055AX53
5J055AX66
5J055BX12
5J055DX12
5J055EX02
5J055EX06
5J055EX22
5J055EY01
5J055EY10
5J055EY12
5J055EY17
5J055EY21
5J055EZ10
5J055EZ22
5J055FX01
5J055FX05
5J055FX13
5J055FX19
5J055FX38
5J055GX01
5J055GX06
(57)【要約】
【課題】高電圧にも対応可能で、順方向電圧特性が低く、電力損失が少ない、整流作用を有する制御回路を提供する。
【解決手段】電源Ｐ１と、第１電路２１乃至第９電路２９を備え、第１電路２１では、Ｒ１、Ｄ２が設けられ、第２電路２２では、Ｒ２が設けられ、第３電路２３では、Ｒ３、Ｒ１０、Ｄ３が設けられ、第４電路２４では、Ｒ７、Ｒ６、Ｑ１が設けられ、第５電路２５では、Ｑ４、Ｒ８が設けられ、第６電路２６では、Ｑ２、Ｒ４が設けられ、第７電路２７では、Ｑ３、Ｒ５が設けられ、第８電路２８では、ＦＥＴ１が設けられ、第５電路２５には、ＦＥＴ１のゲートが、Ｒ８より電位が低い位置にあるＱ５のコレクタの接続点より電位が低い位置で接続され、第８電路２８には、Ｑ５のエミッタが、第４電路２４の接続点とＦＥＴ１のソースの間の位置で接続されている構成とした。
【選択図】図１
【解決手段】電源Ｐ１と、第１電路２１乃至第９電路２９を備え、第１電路２１では、Ｒ１、Ｄ２が設けられ、第２電路２２では、Ｒ２が設けられ、第３電路２３では、Ｒ３、Ｒ１０、Ｄ３が設けられ、第４電路２４では、Ｒ７、Ｒ６、Ｑ１が設けられ、第５電路２５では、Ｑ４、Ｒ８が設けられ、第６電路２６では、Ｑ２、Ｒ４が設けられ、第７電路２７では、Ｑ３、Ｒ５が設けられ、第８電路２８では、ＦＥＴ１が設けられ、第５電路２５には、ＦＥＴ１のゲートが、Ｒ８より電位が低い位置にあるＱ５のコレクタの接続点より電位が低い位置で接続され、第８電路２８には、Ｑ５のエミッタが、第４電路２４の接続点とＦＥＴ１のソースの間の位置で接続されている構成とした。
【選択図】図１
【特許請求の範囲】
【請求項1】
整流作用を有する制御回路であって、
直流電圧を印加する電源と、
当該電源と各一端が接続された第１電路乃至第５電路と、
前記第２電路の他端と、一端が接続された第６電路及び第７電路と、
前記第１電路、前記第６電路、前記第７電路、及び前記第３電路乃至前記第５電路の各他端が接続された第８電路と、
前記第２電路と、前記第３電路を接続する第９電路を備え、
前記第１電路では、電位が高い順に、第１抵抗素子、第２ダイオードが設けられ、
前記第２電路では、第２抵抗素子が設けられ、
前記第３電路では、電位が高い順に、第３抵抗素子、第１０抵抗素子、第３ダイオードが設けられ、
前記第４電路では、電位が高い順に、第７抵抗素子、第６抵抗素子、第１ＮＰＮ型バイポーラトランジスタが設けられ、
前記第１ＮＰＮ型バイポーラトランジスタのベースは、第３ＰＮＰ型バイポーラトランジスタと第５抵抗素子の間の位置で、前記第７電路と接続され、
前記第５電路では、電位が高い順に、第４ＰＮＰ型バイポーラトランジスタ、第８抵抗素子が設けられ、
前記第４ＰＮＰ型バイポーラトランジスタのベースは、前記第７抵抗素子と、前記第６抵抗素子の間の位置で、前記第４電路と接続され、
前記第６電路では、電位が高い順に、第２ＰＮＰ型バイポーラトランジスタ、第４抵抗素子が設けられ、
前記第２ＰＮＰ型バイポーラトランジスタのベースは、前記第１抵抗素子と、前記第２ダイオードの間の位置で、前記第１電路と接続され、
前記第３ＰＮＰ型バイポーラトランジスタのベースは、前記第９電路の接続点と、前記第１０抵抗素子の間の位置で、前記第３電路と接続され、
前記第８電路では、一端側にソースを接続し、他端側にドレインを接続することで、前記第８電路では、電界効果トランジスタが直列に設けられ、
前記第５電路には、前記電界効果トランジスタのゲートが、前記第８抵抗素子より電位が低い位置にある第５ＮＰＮ型バイポーラトランジスタのコレクタの接続点より電位が低い位置で接続され、
前記第９電路は、前記第２電路の、前記第２抵抗素子と前記第２電路の他端の間の位置と、前記第３電路の、前記第３抵抗素子と前記第３ＰＮＰ型バイポーラトランジスタのベースの接続点の間の位置を接続し、また、前記第９電路では、第１ダイオードが設けられ、
前記第８電路では、前記第５ＮＰＮ型バイポーラトランジスタのエミッタが、前記第４電路の接続点と前記電界効果トランジスタのソースの間の位置で接続され、
前記第６電路には、前記第５ＮＰＮ型バイポーラトランジスタのベースが、前記第２ＰＮＰ型バイポーラトランジスタと前記第４抵抗素子の間の位置で接続されていることを特徴とする、制御回路。
直流電圧を印加する電源と、
当該電源と各一端が接続された第１電路乃至第５電路と、
前記第２電路の他端と、一端が接続された第６電路及び第７電路と、
前記第１電路、前記第６電路、前記第７電路、及び前記第３電路乃至前記第５電路の各他端が接続された第８電路と、
前記第２電路と、前記第３電路を接続する第９電路を備え、
前記第１電路では、電位が高い順に、第１抵抗素子、第２ダイオードが設けられ、
前記第２電路では、第２抵抗素子が設けられ、
前記第３電路では、電位が高い順に、第３抵抗素子、第１０抵抗素子、第３ダイオードが設けられ、
前記第４電路では、電位が高い順に、第７抵抗素子、第６抵抗素子、第１ＮＰＮ型バイポーラトランジスタが設けられ、
前記第１ＮＰＮ型バイポーラトランジスタのベースは、第３ＰＮＰ型バイポーラトランジスタと第５抵抗素子の間の位置で、前記第７電路と接続され、
前記第５電路では、電位が高い順に、第４ＰＮＰ型バイポーラトランジスタ、第８抵抗素子が設けられ、
前記第４ＰＮＰ型バイポーラトランジスタのベースは、前記第７抵抗素子と、前記第６抵抗素子の間の位置で、前記第４電路と接続され、
前記第６電路では、電位が高い順に、第２ＰＮＰ型バイポーラトランジスタ、第４抵抗素子が設けられ、
前記第２ＰＮＰ型バイポーラトランジスタのベースは、前記第１抵抗素子と、前記第２ダイオードの間の位置で、前記第１電路と接続され、
前記第３ＰＮＰ型バイポーラトランジスタのベースは、前記第９電路の接続点と、前記第１０抵抗素子の間の位置で、前記第３電路と接続され、
前記第８電路では、一端側にソースを接続し、他端側にドレインを接続することで、前記第８電路では、電界効果トランジスタが直列に設けられ、
前記第５電路には、前記電界効果トランジスタのゲートが、前記第８抵抗素子より電位が低い位置にある第５ＮＰＮ型バイポーラトランジスタのコレクタの接続点より電位が低い位置で接続され、
前記第９電路は、前記第２電路の、前記第２抵抗素子と前記第２電路の他端の間の位置と、前記第３電路の、前記第３抵抗素子と前記第３ＰＮＰ型バイポーラトランジスタのベースの接続点の間の位置を接続し、また、前記第９電路では、第１ダイオードが設けられ、
前記第８電路では、前記第５ＮＰＮ型バイポーラトランジスタのエミッタが、前記第４電路の接続点と前記電界効果トランジスタのソースの間の位置で接続され、
前記第６電路には、前記第５ＮＰＮ型バイポーラトランジスタのベースが、前記第２ＰＮＰ型バイポーラトランジスタと前記第４抵抗素子の間の位置で接続されていることを特徴とする、制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、整流作用を有する制御回路に関するものである。
【背景技術】
【0002】
一般的なＰＮ接合のダイオードは、電圧降下ＶＦによって、約０．６（Ｖ）の電力損失（≒電力ロス）が生じてしまう。
【0003】
ところで、順方向電圧特性（≒電圧降下ＶＦ）が低い素子として、ショットキーバリアダイオードがある。
【0004】
例えば、特許文献１では、集積回路上を占有する面積が少なく、製造する際に必要な処理ステップが少ない。また、接合スパイクの影響を受ける可能性が少なく、ポリシリコンプロセスを使用して集積回路内に形成する従来のショットキーバリアダイオード装置と比較して、より製造が容易であるショットキーバリアダイオード及びその方法が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平４－３５９５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、金属と半導体との接合によって生じるショットキー障壁を利用した、ショットキーバリアダイオードは、原理的に、リーク電流が大きく、放熱設計を誤ってしまうと熱暴走を起こしてしまうという欠点がある。また、このような原理によって、ショットキーバリアダイオードは、高電圧用（高耐圧）のものが少ない。
【0007】
そこで、本発明は、上述の課題を解決するものとして、リーク電流が大きく、放熱設計を誤ってしまうと熱暴走を起こしてしまうという欠点がなく、高電圧にも対応可能で、順方向電圧特性が低く、電力損失が少ない、整流作用を有する制御回路を提供することを目的としたものである。
【課題を解決するための手段】
【0008】
請求項１の発明は、
整流作用を有する制御回路であって、
直流電圧を印加する電源と、
当該電源と各一端が接続された第１電路乃至第５電路と、
前記第２電路の他端と、一端が接続された第６電路及び第７電路と、
前記第１電路、前記第６電路、前記第７電路、及び前記第３電路乃至前記第５電路の各他端が接続された第８電路と、
前記第２電路と、前記第３電路を接続する第９電路を備え、
前記第１電路では、電位が高い順に、第１抵抗素子、第２ダイオードが設けられ、
前記第２電路では、第２抵抗素子が設けられ、
前記第３電路では、電位が高い順に、第３抵抗素子、第１０抵抗素子、第３ダイオードが設けられ、
前記第４電路では、電位が高い順に、第７抵抗素子、第６抵抗素子、第１ＮＰＮ型バイポーラトランジスタが設けられ、
前記第１ＮＰＮ型バイポーラトランジスタのベースは、第３ＰＮＰ型バイポーラトランジスタと第５抵抗素子の間の位置で、前記第７電路と接続され、
前記第５電路では、電位が高い順に、第４ＰＮＰ型バイポーラトランジスタ、第８抵抗素子が設けられ、
前記第４ＰＮＰ型バイポーラトランジスタのベースは、前記第７抵抗素子と、前記第６抵抗素子の間の位置で、前記第４電路と接続され、
前記第６電路では、電位が高い順に、第２ＰＮＰ型バイポーラトランジスタ、第４抵抗素子が設けられ、
前記第２ＰＮＰ型バイポーラトランジスタのベースは、前記第１抵抗素子と、前記第２ダイオードの間の位置で、前記第１電路と接続され、
前記第３ＰＮＰ型バイポーラトランジスタのベースは、前記第９電路の接続点と、前記第１０抵抗素子の間の位置で、前記第３電路と接続され、
前記第８電路では、一端側にソースを接続し、他端側にドレインを接続することで、前記第８電路では、電界効果トランジスタが直列に設けられ、
前記第５電路には、前記電界効果トランジスタのゲートが、前記第８抵抗素子より電位が低い位置にある第５ＮＰＮ型バイポーラトランジスタのコレクタの接続点より電位が低い位置で接続され、
前記第９電路は、前記第２電路の、前記第２抵抗素子と前記第２電路の他端の間の位置と、前記第３電路の、前記第３抵抗素子と前記第３ＰＮＰ型バイポーラトランジスタのベースの接続点の間の位置を接続し、また、前記第９電路では、第１ダイオードが設けられ、
前記第８電路では、前記第５ＮＰＮ型バイポーラトランジスタのエミッタが、前記第４電路の接続点と前記電界効果トランジスタのソースの間の位置で接続され、
前記第６電路には、前記第５ＮＰＮ型バイポーラトランジスタのベースが、前記第２ＰＮＰ型バイポーラトランジスタと前記第４抵抗素子の間の位置で接続されている、制御回路とした。
整流作用を有する制御回路であって、
直流電圧を印加する電源と、
当該電源と各一端が接続された第１電路乃至第５電路と、
前記第２電路の他端と、一端が接続された第６電路及び第７電路と、
前記第１電路、前記第６電路、前記第７電路、及び前記第３電路乃至前記第５電路の各他端が接続された第８電路と、
前記第２電路と、前記第３電路を接続する第９電路を備え、
前記第１電路では、電位が高い順に、第１抵抗素子、第２ダイオードが設けられ、
前記第２電路では、第２抵抗素子が設けられ、
前記第３電路では、電位が高い順に、第３抵抗素子、第１０抵抗素子、第３ダイオードが設けられ、
前記第４電路では、電位が高い順に、第７抵抗素子、第６抵抗素子、第１ＮＰＮ型バイポーラトランジスタが設けられ、
前記第１ＮＰＮ型バイポーラトランジスタのベースは、第３ＰＮＰ型バイポーラトランジスタと第５抵抗素子の間の位置で、前記第７電路と接続され、
前記第５電路では、電位が高い順に、第４ＰＮＰ型バイポーラトランジスタ、第８抵抗素子が設けられ、
前記第４ＰＮＰ型バイポーラトランジスタのベースは、前記第７抵抗素子と、前記第６抵抗素子の間の位置で、前記第４電路と接続され、
前記第６電路では、電位が高い順に、第２ＰＮＰ型バイポーラトランジスタ、第４抵抗素子が設けられ、
前記第２ＰＮＰ型バイポーラトランジスタのベースは、前記第１抵抗素子と、前記第２ダイオードの間の位置で、前記第１電路と接続され、
前記第３ＰＮＰ型バイポーラトランジスタのベースは、前記第９電路の接続点と、前記第１０抵抗素子の間の位置で、前記第３電路と接続され、
前記第８電路では、一端側にソースを接続し、他端側にドレインを接続することで、前記第８電路では、電界効果トランジスタが直列に設けられ、
前記第５電路には、前記電界効果トランジスタのゲートが、前記第８抵抗素子より電位が低い位置にある第５ＮＰＮ型バイポーラトランジスタのコレクタの接続点より電位が低い位置で接続され、
前記第９電路は、前記第２電路の、前記第２抵抗素子と前記第２電路の他端の間の位置と、前記第３電路の、前記第３抵抗素子と前記第３ＰＮＰ型バイポーラトランジスタのベースの接続点の間の位置を接続し、また、前記第９電路では、第１ダイオードが設けられ、
前記第８電路では、前記第５ＮＰＮ型バイポーラトランジスタのエミッタが、前記第４電路の接続点と前記電界効果トランジスタのソースの間の位置で接続され、
前記第６電路には、前記第５ＮＰＮ型バイポーラトランジスタのベースが、前記第２ＰＮＰ型バイポーラトランジスタと前記第４抵抗素子の間の位置で接続されている、制御回路とした。
【発明の効果】
【0009】
本発明に係る制御回路を適用・使用することによって、一般的な整流ダイオードを適用・使用する場合に比べて、電圧降下ＶＦによる電力損失を低減させることができる。そのため、直流電力で動作する種々の装置・回路に対して、一般的に使用されている整流ダイオードを、本発明に係る制御回路に置き換えることができる。
【0010】
また、直流配電システム内で、ダイオードブリッジとして、本発明に係る制御回路を適用・使用することができる。
【0011】
更に、ショットキーバリアダイオードを適用・使用する場合には、熱暴走が生じないように、放熱設計を行う必要があったが、本発明に係る制御回路を適用・使用することによって、放熱設計を行う必要性がなくなり、便宜である。
【図面の簡単な説明】
【0012】
【図1】本発明の実施の形態例１に係る整流作用を有する制御回路の構成図である。
【図2】本発明の実施の形態例１に係る整流作用を有する制御回路の動作を説明する説明図である。
【図3】バイポーラトランジスタをエミッタ接地した際のコレクタ電流に対するコレクタ‐エミッタ間の飽和電圧を示した説明図である。
【図4】本発明の実施の形態例１に係る整流作用を有する制御回路の動作を説明する説明図である。
【発明を実施するための形態】
【0013】
（実施の形態例１）
まず、本発明の実施の形態例１の整流作用を有する制御回路Ａの構成を、図１に基づいて説明する。
まず、本発明の実施の形態例１の整流作用を有する制御回路Ａの構成を、図１に基づいて説明する。
【0014】
＜制御回路Ａの構成＞
図１に示すように、直流電圧を印加する電源Ｐ１の＋（プラス）極に、第１０電路３０、第１電路２１、第２電路２２、第３電路２３、第４電路２４及び第５電路２５の各一端が接続されている。なお、本実施の形態例１では、電源Ｐ１は、＋（プラス）の直流電圧を印加するＶＣＣであり、例えば２０（Ｖ）の直流電圧を印加する。
図１に示すように、直流電圧を印加する電源Ｐ１の＋（プラス）極に、第１０電路３０、第１電路２１、第２電路２２、第３電路２３、第４電路２４及び第５電路２５の各一端が接続されている。なお、本実施の形態例１では、電源Ｐ１は、＋（プラス）の直流電圧を印加するＶＣＣであり、例えば２０（Ｖ）の直流電圧を印加する。
【0015】
第２電路２２の他端は、第６電路２６及び第７電路２７の一端と接続されている。
【0016】
電源Ｐ１の－（マイナス）極と、第１０電路３０、第１電路２１、第６電路２６、第７電路２７、第３電路２３、第４電路２４及び第５電路２５の各他端は、第８電路２８に接続されている。なお、第３電路２３の他端は、電界効果トランジスタであるＦＥＴ１と第８電路２８の他端の間の位置で、第８電路２８に接続されている。
【0017】
第１０電路３０上には、コンデンサＣ１が直列に設けられている。なお、本実施の形態例１では、コンデンサＣ１は、静電容量が１００μ（Ｆ）のものを用いる。制御回路Ａでは、後述するように、第８電路２８上に直列に設けられたＦＥＴ１のソース側の電位を基準電位とする。しかし、制御回路Ａを用いて全波整流回路を構成する場合等、このＦＥＴ１のソース側の電位が電源Ｐ１の電圧より上昇してしまうと、電源Ｐ１から電源供給ができなくなってしまう。その場合に、このコンデンサＣ１が設けられていることで、上昇したＦＥＴ１のソース側の電位を基準にして電源Ｐ１分の電荷を放電することができる。
【0018】
第１電路２１上には、電源Ｐ１に近く電位が高い順に、抵抗Ｒ１及びダイオードＤ２が直列に設けられている。なお、本実施の形態例１では、抵抗Ｒ１は、抵抗値が１００Ｋ（Ω）のものを用いる。また、ダイオードＤ２は、電源Ｐ１側にアノード（電流を受け入れる電極）が、逆側にカソード（電流を放出する電極）がくるように配置されている。
【0019】
第２電路２２上には、抵抗Ｒ２が直列に設けられている。なお、本実施の形態例１では、抵抗Ｒ２は、抵抗値が２Ｍ（Ω）のものを用いる。
【0020】
第２電路２２の他端に一端が接続されている第６電路２６上には、電源Ｐ１に近く電位が高い順に、ＰＮＰ型バイポーラトランジスタＱ２及び抵抗Ｒ４が直列に設けられている。なお、本実施の形態例１では、ＰＮＰ型バイポーラトランジスタＱ２は、電源Ｐ１側にエミッタ（図１では、「Ｅ」と表示）が、逆側にコレクタ（図１では、「Ｃ」と表示）がくるように配置されている。そして、ＰＮＰ型バイポーラトランジスタＱ２のベース（図１では、「Ｂ」と表示）は、抵抗Ｒ１とダイオードＤ２の間の位置で、第１電路２１と接続されている。また、抵抗Ｒ４は、抵抗値が１００Ｋ（Ω）のものを用いる。
【0021】
第２電路２２の他端に一端が接続されている第７電路２７上には、電源Ｐ１に近く電位が高い順に、ＰＮＰ型バイポーラトランジスタＱ３及び抵抗Ｒ５が直列に設けられている。なお、本実施の形態例１では、ＰＮＰ型バイポーラトランジスタＱ３は、電源Ｐ１側にエミッタが、逆側にコレクタがくるように配置されている。そして、ＰＮＰ型バイポーラトランジスタＱ３のベースは、第９電路２９の接続点と抵抗Ｒ１０の間の位置で、第３電路２３と接続されている。また、抵抗Ｒ５は、抵抗値が１００Ｋ（Ω）のものを用いる。
【0022】
第３電路２３上には、電源Ｐ１に近く電位が高い順に、抵抗Ｒ３、抵抗１０及びダイオードＤ３が直列に設けられている。なお、本実施の形態例１では、抵抗Ｒ３は、抵抗値が１００Ｋ（Ω）のものを用い、抵抗Ｒ１０は、抵抗値が２００（Ω）のものを用いる。また、ダイオードＤ３は、電源Ｐ１側にアノード（電流を受け入れる電極）が、逆側にカソード（電流を放出する電極）がくるように配置されている。
【0023】
第４電路２４上には、電源Ｐ１に近く電位が高い順に、抵抗Ｒ７、抵抗Ｒ６及びＮＰＮ型バイポーラトランジスタＱ１が直列に設けられている。なお、本実施の形態例１では、抵抗Ｒ７及び抵抗Ｒ６は、抵抗値が１００Ｋ（Ω）のものを用いる。また、ＮＰＮ型バイポーラトランジスタＱ１は、電源Ｐ１側にコレクタが、逆側にエミッタがくるように配置されている。そして、ＮＰＮ型バイポーラトランジスタＱ１のベースは、ＰＮＰ型バイポーラトランジスタＱ３と抵抗Ｒ５の間の位置で、第７電路２７と接続されている。
【0024】
なお、抵抗Ｒ６が設けられていない場合、ＮＰＮ型バイポーラトランジスタＱ１に値の大きな電流が流れてしまう。一方、抵抗Ｒ６が設けられていることで、例えば、２０（Ｖ）の電圧が印加された場合であっても、「２０／１００Ｋ＝０．２ｍ（Ａ）」といった値の小さな電流しか流れないで済む。
【0025】
第５電路２５上には、電源Ｐ１に近く電位が高い順に、ＰＮＰ型バイポーラトランジスタＱ４、抵抗Ｒ８が直列に設けられている。なお、本実施の形態例１では、ＰＮＰ型バイポーラトランジスタＱ４は、電源Ｐ１側にエミッタが、逆側にコレクタがくるように配置されている。そして、ＰＮＰ型バイポーラトランジスタＱ４のベースは、抵抗Ｒ７と抵抗Ｒ６の間の位置で、第４電路２４と接続されている。なお、本実施の形態例１では、抵抗Ｒ８は、抵抗値が１０Ｋ（Ω）のものを用いる。また、ＦＥＴ１のゲート（図１では、「Ｇ」と表示）が、ＮＰＮ型バイポーラトランジスタＱ５のコレクタの接続点より電位が低い位置で、第５電路２５と接続されている。
【0026】
なお、万が一、ＰＮＰ型バイポーラトランジスタＱ４及びＮＰＮ型バイポーラトランジスタＱ５が両方「ＯＮ動作」してしまった場合、抵抗Ｒ８が設けられていないと、第５電路２５に値の大きな電流が流れてしまう。一方、抵抗Ｒ８が設けられていることで、例えば、２０（Ｖ）の電圧が印加された場合であっても、「２０／１０Ｋ＝２ｍ（Ａ）」といった値の小さな電流しか流れないで済む。
【0027】
第８電路２８上には、ＮＰＮ型バイポーラトランジスタＱ５のエミッタの接続点と、第８電路２８の他端の間の位置に、第８電路２８の他端側にドレイン（図１では、「Ｄ」と表示）が、第８電路２８の一端側にソース（図１では、「Ｓ」と表示）がくるようにＦＥＴ１が直列に配置されている。このように、第８電路２８の一端にＦＥＴ１のソースを接続し、他端にドレインを接続することで、第８電路２８の一端がアノード、他端がカソードの役割を果たすようになる。
【0028】
第２電路２２上の、抵抗Ｒ２と第２電路２２の他端の間の位置と、第３電路２３上の、抵抗Ｒ３とＰＮＰ型バイポーラトランジスタＱ３のベース接続点の間の位置を接続する第９電路２９が設けられている。そして、この第９電路２９上に直列にダイオードＤ１が設けられている。ダイオードＤ１は、第３電路２３側にアノードが、第２電路２２側にカソードがくるように配置されている。また、ダイオードＤ１は、ＰＮＰ型バイポーラトランジスタＱ３のベース‐エミッタ間を保護するため、設定値（例えば、０．６（Ｖ））以上の電圧が印加されないようにする役割を果たす。
【0029】
また、ＮＰＮ型バイポーラトランジスタＱ５のコレクタが、抵抗Ｒ８とＦＥＴ１のゲートの接続点との間の位置で、第５電路２５と接続されている。ＮＰＮ型バイポーラトランジスタＱ５のエミッタが、第４電路２４の接続点とＦＥＴ１のソースの間の位置で、第８電路２８と接続されている。そして、ＮＰＮ型バイポーラトランジスタＱ５のベースは、ＰＮＰ型バイポーラトランジスタＱ２と抵抗Ｒ４の間の位置で、第６電路２６と接続されている。
【0030】
＜回路がＯＦＦになる場合の動作の流れ＞
次に、本発明の実施の形態例１の整流作用を有する制御回路ＡがＯＦＦになる場合の動作の流れを、図２を用いて、説明する。回路内の電圧について、第８電路２８の一端側（ＦＥＴ１のＳ側）が低く、第８電路２８の他端側（ＦＥＴ１のＤ側）高いとき、ＦＥＴ１のソース側の電圧を基準（基準電位＝０（Ｖ））とすると、ドレイン側の電圧が高いため、第３電路２３上を電流が流れようとするが、ダイオードＤ３によって阻止される。また、ＰＮＰ型バイポーラトランジスタＱ３のベース側電位は、抵抗Ｒ３を介して電源電圧ＶＣＣと同等な電圧値となる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位は、基準電位（Ｓ側）と比べてダイオードＤ２の順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位０．６（Ｖ）に対し、トランジスタのＰＮ接合に基づき、ＰＮＰ型バイポーラトランジスタＱ２のエミッタ側の電位の方が順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。即ち、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位は「０．６＋０．６=１．２（Ｖ）」となる。共通エミッタの電位１．２（Ｖ）に対し、ＰＮＰ型バイポーラトランジスタＱ２のベース電位は０．６（Ｖ）、ＰＮＰ型バイポーラトランジスタＱ３のベース電位は２０（Ｖ）である。電流は電位が高いところから低いところに流れるため、ベース電流はＰＮＰ型バイポーラトランジスタＱ２に流れ、ＰＮＰ型バイポーラトランジスタＱ３には流れない。従って、ＰＮＰ型バイポーラトランジスタＱ２は「ＯＮ動作」、ＰＮＰ型バイポーラトランジスタＱ３は「ＯＦＦ動作」となる。
次に、本発明の実施の形態例１の整流作用を有する制御回路ＡがＯＦＦになる場合の動作の流れを、図２を用いて、説明する。回路内の電圧について、第８電路２８の一端側（ＦＥＴ１のＳ側）が低く、第８電路２８の他端側（ＦＥＴ１のＤ側）高いとき、ＦＥＴ１のソース側の電圧を基準（基準電位＝０（Ｖ））とすると、ドレイン側の電圧が高いため、第３電路２３上を電流が流れようとするが、ダイオードＤ３によって阻止される。また、ＰＮＰ型バイポーラトランジスタＱ３のベース側電位は、抵抗Ｒ３を介して電源電圧ＶＣＣと同等な電圧値となる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位は、基準電位（Ｓ側）と比べてダイオードＤ２の順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位０．６（Ｖ）に対し、トランジスタのＰＮ接合に基づき、ＰＮＰ型バイポーラトランジスタＱ２のエミッタ側の電位の方が順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。即ち、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位は「０．６＋０．６=１．２（Ｖ）」となる。共通エミッタの電位１．２（Ｖ）に対し、ＰＮＰ型バイポーラトランジスタＱ２のベース電位は０．６（Ｖ）、ＰＮＰ型バイポーラトランジスタＱ３のベース電位は２０（Ｖ）である。電流は電位が高いところから低いところに流れるため、ベース電流はＰＮＰ型バイポーラトランジスタＱ２に流れ、ＰＮＰ型バイポーラトランジスタＱ３には流れない。従って、ＰＮＰ型バイポーラトランジスタＱ２は「ＯＮ動作」、ＰＮＰ型バイポーラトランジスタＱ３は「ＯＦＦ動作」となる。
【0031】
ＰＮＰ型バイポーラトランジスタＱ２が「ＯＮ」すると、ＮＰＮ型バイポーラトランジスタＱ５のベース電位は１．２（Ｖ）となる。ＮＰＮ型バイポーラトランジスタＱ５のベース電位は１．２（Ｖ）で、エミッタの電位が基準電位の０（Ｖ）であり、ベース電位の方が高いため、ベース電流が流れ、ＮＰＮ型バイポーラトランジスタＱ５は、「ＯＮ動作」する。ＮＰＮ型バイポーラトランジスタＱ５が「ＯＮ動作」することにより、Ｎチャネル型ＦＥＴ１のゲートに印可される電圧が基準電圧と等しくなり、ＦＥＴ１が「ＯＦＦ動作」し、回路が遮断される。
【0032】
このように、本発明の実施の形態例１の整流作用を有する制御回路Ａで、ＦＥＴ１の「ＯＦＦ動作」に関わるのは、ＮＰＮ型バイポーラトランジスタＱ５である。図３に示すように、バイポーラトランジスタをエミッタ接地した際のコレクタ‐エミッタ間の電圧降下は、極めて少ない。従って、ＦＥＴ１のゲート電圧が、ほぼ０（Ｖ）の状態で、「ＯＦＦ動作」し、第８電路２８の一端と他端に接続された交流電源を遮断することができる。従って、電流が逆流する心配もなく、高電圧の遮断も確実に行うことができる。
【0033】
なお、ＮＰＮ型バイポーラトランジスタＱ１のベース電位は抵抗Ｒ５を介し、基準電位（＝０）と接続している。よって、ＰＮＰ型バイポーラトランジスタＱ３の「ＯＦＦ動作」により、ＮＰＮ型バイポーラトランジスタＱ１は安定的に「ＯＦＦ動作」となる。即ち、抵抗Ｒ５は、回路ＯＦＦ時に、ＮＰＮ型バイポーラトランジスタＱ１のベース電位を基準電位（＝０（Ｖ））に固定するためのプルダウン抵抗の役割を果たす。また、ＰＮＰ型バイポーラトランジスタＱ４は、ＮＰＮ型バイポーラトランジスタＱ１の「ＯＦＦ動作」により、ベース電流が流れないため、「ＯＦＦ動作」をする。ＰＮＰ型バイポーラトランジスタＱ４のベース電位は抵抗Ｒ７を介し電源電圧ＶＣＣに接続されている。よって、ＰＮＰ型バイポーラトランジスタＱ４は、安定的に動作する。即ち、抵抗Ｒ７は、ＰＮＰ型バイポーラトランジスタＱ４のベース電位を電源電圧ＶＣＣに保っておくためのプルアップ抵抗の役割を果たす。
【0034】
＜回路がＯＮになる場合の動作の流れ＞
次に、本発明の実施の形態例１の整流作用を有する制御回路ＡがＯＮになる場合の動作の流れを、図４を用いて、説明する。回路内の電圧について、第８電路２８の一端側（ＦＥＴ１のＳ側）が高く、第８電路２８の他端側（ＦＥＴ１のＤ側）低いとき、ＦＥＴ１のソース側の電圧を基準（基準電位＝０（ゼロ））とすると、ドレイン側の電圧が低いため、第３電路２３上を電流が流れる。ＰＮＰ型バイポーラトランジスタＱ２のベース側電位は、基準電位（Ｓ側）と比べてダイオードＤ２の順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位０．６（Ｖ）に対し、トランジスタのＰＮ接合に基づき、エミッタ側の電位の方が順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。即ち、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位は「０．６+０．６=１．２（Ｖ）」となる。また、ＰＮＰ型バイポーラトランジスタＱ３のベース側電位は、ＦＥＴ１のドレイン側からダイオードＤ３の電圧降下分０．６（Ｖ）、抵抗Ｒ１０の電圧降下分の０．０４（Ｖ）により、合計０．６４（Ｖ）となる。なお、抵抗Ｒ１０の電圧降下について、詳しく説明する。第３電路２３上に２０（Ｖ）の電圧を印加すると、抵抗Ｒ３の抵抗値は、１００Ｋ（Ω）であるため、オームの法則により、抵抗Ｒ３では、０．２ｍ（Ａ）の電流が流れる。０．２ｍ（Ａ）の電流が、抵抗値が２００（Ω）の抵抗Ｒ１０を流れる場合には、オームの法則により、０．０４（Ｖ）の電圧降下が生じる。即ち、第１電路２１に生じる電圧降下０．６（Ｖ）と第３電路２３に生じる電圧降下０．６４（Ｖ）の差分０．０４（Ｖ）が、差動増幅の入力となり、ＦＥＴ１の両端は、０．０４（Ｖ）に維持される。そして、共通エミッタの電位１．２（Ｖ）に対し、ＰＮＰ型バイポーラトランジスタＱ２のベース電位は０．６（Ｖ）であり、ＰＮＰ型バイポーラトランジスタＱ３のベース電位は０．６４（Ｖ）であるため、ＰＮＰ型バイポーラトランジスタＱ２は「ＯＦＦ動作」し、ＰＮＰ型バイポーラトランジスタＱ３は「ＯＮ動作」する。電流は、電位が高いところから電位が低いところに流れるが、その落差が小さい方に流れるからである。ＰＮＰ型バイポーラトランジスタＱ３が「ＯＮ動作」すると、ＮＰＮ型バイポーラトランジスタＱ１のベース電位は、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位と同じく、１．２（Ｖ）となる。ＮＰＮ型バイポーラトランジスタＱ１のベース電位が１．２（Ｖ）で、エミッタの電位が基準電位の０Ｖで、ベース電位の方が高いため、ベース電流が流れ、ＮＰＮ型バイポーラトランジスタＱ１は、「ＯＮ動作」する。ＮＰＮ型バイポーラトランジスタＱ１が「ＯＮ動作」することにより、抵抗Ｒ６を介してＰＮＰ型バイポーラトランジスタＱ４のベースに電流が流れる。ベースに電流が流れるため、ＰＮＰ型バイポーラトランジスタＱ４は「ＯＮ動作」し、ＰＮＰ型バイポーラトランジスタＱ４のエミッタ電位が、抵抗Ｒ８を介してＦＥＴ１のゲートに印可され、ＦＥＴ１が「ＯＮ動作」する。
次に、本発明の実施の形態例１の整流作用を有する制御回路ＡがＯＮになる場合の動作の流れを、図４を用いて、説明する。回路内の電圧について、第８電路２８の一端側（ＦＥＴ１のＳ側）が高く、第８電路２８の他端側（ＦＥＴ１のＤ側）低いとき、ＦＥＴ１のソース側の電圧を基準（基準電位＝０（ゼロ））とすると、ドレイン側の電圧が低いため、第３電路２３上を電流が流れる。ＰＮＰ型バイポーラトランジスタＱ２のベース側電位は、基準電位（Ｓ側）と比べてダイオードＤ２の順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。また、ＰＮＰ型バイポーラトランジスタＱ２のベース側電位０．６（Ｖ）に対し、トランジスタのＰＮ接合に基づき、エミッタ側の電位の方が順方向電圧ＶＦ（≒０．６（Ｖ））分高くなる。即ち、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位は「０．６+０．６=１．２（Ｖ）」となる。また、ＰＮＰ型バイポーラトランジスタＱ３のベース側電位は、ＦＥＴ１のドレイン側からダイオードＤ３の電圧降下分０．６（Ｖ）、抵抗Ｒ１０の電圧降下分の０．０４（Ｖ）により、合計０．６４（Ｖ）となる。なお、抵抗Ｒ１０の電圧降下について、詳しく説明する。第３電路２３上に２０（Ｖ）の電圧を印加すると、抵抗Ｒ３の抵抗値は、１００Ｋ（Ω）であるため、オームの法則により、抵抗Ｒ３では、０．２ｍ（Ａ）の電流が流れる。０．２ｍ（Ａ）の電流が、抵抗値が２００（Ω）の抵抗Ｒ１０を流れる場合には、オームの法則により、０．０４（Ｖ）の電圧降下が生じる。即ち、第１電路２１に生じる電圧降下０．６（Ｖ）と第３電路２３に生じる電圧降下０．６４（Ｖ）の差分０．０４（Ｖ）が、差動増幅の入力となり、ＦＥＴ１の両端は、０．０４（Ｖ）に維持される。そして、共通エミッタの電位１．２（Ｖ）に対し、ＰＮＰ型バイポーラトランジスタＱ２のベース電位は０．６（Ｖ）であり、ＰＮＰ型バイポーラトランジスタＱ３のベース電位は０．６４（Ｖ）であるため、ＰＮＰ型バイポーラトランジスタＱ２は「ＯＦＦ動作」し、ＰＮＰ型バイポーラトランジスタＱ３は「ＯＮ動作」する。電流は、電位が高いところから電位が低いところに流れるが、その落差が小さい方に流れるからである。ＰＮＰ型バイポーラトランジスタＱ３が「ＯＮ動作」すると、ＮＰＮ型バイポーラトランジスタＱ１のベース電位は、ＰＮＰ型バイポーラトランジスタＱ２及びＱ３に係る共通エミッタの電位と同じく、１．２（Ｖ）となる。ＮＰＮ型バイポーラトランジスタＱ１のベース電位が１．２（Ｖ）で、エミッタの電位が基準電位の０Ｖで、ベース電位の方が高いため、ベース電流が流れ、ＮＰＮ型バイポーラトランジスタＱ１は、「ＯＮ動作」する。ＮＰＮ型バイポーラトランジスタＱ１が「ＯＮ動作」することにより、抵抗Ｒ６を介してＰＮＰ型バイポーラトランジスタＱ４のベースに電流が流れる。ベースに電流が流れるため、ＰＮＰ型バイポーラトランジスタＱ４は「ＯＮ動作」し、ＰＮＰ型バイポーラトランジスタＱ４のエミッタ電位が、抵抗Ｒ８を介してＦＥＴ１のゲートに印可され、ＦＥＴ１が「ＯＮ動作」する。
【0035】
このように、本実施の形態例１に係る整流作用を有する制御回路Ａでは、抵抗Ｒ１０によって、ＦＥＴ１がＯＮ動作時の順方向電圧ＶＦを生成する構成である。即ち、抵抗Ｒ１０の電圧降下分によって、ＦＥＴ１のＯＮ動作時の順方向電圧ＶＦを生成し、ＦＥＴ１の両端の電位差を生じさせる構成である。ダイオードの両端に流す電流値に差を設け、発生するＶＦの差をＦＥＴの順方向電圧ＶＦとするといったダイオードの特性を利用する従来技術と比べて、固定抵抗によって、自由にＦＥＴ１用の順方向電圧ＶＦを生成することができるため、便宜である。
【0036】
なお、ＮＰＮ型バイポーラトランジスタＱ５のベース電位は抵抗Ｒ４を介し、基準電位（＝０（Ｖ））と接続している。よって、ＰＮＰ型バイポーラトランジスタＱ２の「ＯＦＦ動作」により、ＮＰＮ型バイポーラトランジスタＱ５は安定的に「ＯＦＦ動作」となる。即ち、抵抗Ｒ４は、回路ＯＦＦ時に、ＮＰＮ型バイポーラトランジスタＱ５のベース電位を基準電位（＝０（Ｖ））に固定するためのプルダウン抵抗の役割を果たす。
【0037】
以上、本発明の好ましい実施の形態例について述べたが、本発明に係る整流作用を有する制御回路は上述した実施の形態例にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であるのは言うまでもない。
【符号の説明】
【0038】
Ａ：整流作用を有する制御回路、
２１：第１電路、２２：第２電路、２３：第３電路、２４：第４電路、２５：第５電路、２６：第６電路、２７：第７電路、２８：第８電路、２９：第９電路、３０：第１０電路、
Ｐ１：電源、
Ｃ１：コンデンサ、
Ｒ１～Ｒ８：抵抗、Ｒ１０：抵抗
Ｄ１～Ｄ３：ダイオード、
Ｑ１：ＮＰＮ型バイポーラトランジスタ、
Ｑ２～Ｑ４：ＰＮＰ型バイポーラトランジスタ、
Ｑ５：ＮＰＮ型バイポーラトランジスタ、
ＦＥＴ１：電界効果トランジスタ
２１：第１電路、２２：第２電路、２３：第３電路、２４：第４電路、２５：第５電路、２６：第６電路、２７：第７電路、２８：第８電路、２９：第９電路、３０：第１０電路、
Ｐ１：電源、
Ｃ１：コンデンサ、
Ｒ１～Ｒ８：抵抗、Ｒ１０：抵抗
Ｄ１～Ｄ３：ダイオード、
Ｑ１：ＮＰＮ型バイポーラトランジスタ、
Ｑ２～Ｑ４：ＰＮＰ型バイポーラトランジスタ、
Ｑ５：ＮＰＮ型バイポーラトランジスタ、
ＦＥＴ１：電界効果トランジスタ
【図1】
【図2】
【図3】
【図4】