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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024066134
(43)【公開日】2024-05-15
(54)【発明の名称】半導体記憶装置及び情報処理システム
(51)【国際特許分類】
G06F 12/06 20060101AFI20240508BHJP
H10B 43/27 20230101ALI20240508BHJP
H10B 41/27 20230101ALI20240508BHJP
H01L 21/336 20060101ALI20240508BHJP
H01L 25/07 20060101ALI20240508BHJP
H05K 1/14 20060101ALI20240508BHJP
G06K 19/077 20060101ALI20240508BHJP
G06K 7/00 20060101ALI20240508BHJP
G11C 5/04 20060101ALI20240508BHJP
【ＦＩ】
G06F12/06 524
H01L27/11582
H01L27/11556
H01L29/78 371
H01L25/08 E
H01L25/08 G
H05K1/14 G
G06K19/077 164
G06K19/077 188
G06K7/00 056
G06K19/077 180
G11C5/04 210
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022175478
(22)【出願日】2022-11-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】広田 章展
(72)【発明者】
【氏名】原嶋 志郎
【テーマコード（参考）】
5B160
5E344
5F083
5F101
【Ｆターム（参考）】
5B160MM09
5E344AA02
5E344AA19
5E344AA22
5E344BB02
5E344BB06
5E344CC24
5E344CD09
5E344DD02
5E344EE12
5F083EP02
5F083EP17
5F083EP22
5F083EP47
5F083EP48
5F083EP76
5F083ER22
5F083GA09
5F083GA10
5F083JA37
5F083MA06
5F083MA16
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】メモリデバイスをコンパクトに実装できる半導体記憶装置を提供する。
【解決手段】一つの実施形態によれば、メモリデバイスと第１の基板と第２の基板とを有する半導体記憶装置が提供される。メモリデバイスは、チップ、又はチップ接合体を含む。第１の基板は、第１の主面と第２の主面とを有する。第１の主面は、メモリデバイスが配される。第２の主面は、第１の主面の反対側の主面である。第２の基板は、中空部と第３の主面と第４の主面とコネクタ部とを有する。中空部は、メモリデバイスが内側に配される。第３の主面は、中空部より外側で第１の主面に接触する。第４の主面は、第３の主面の反対側の主面である。コネクタ部は、中空部より外側の縁部に配される。
【選択図】図５
【解決手段】一つの実施形態によれば、メモリデバイスと第１の基板と第２の基板とを有する半導体記憶装置が提供される。メモリデバイスは、チップ、又はチップ接合体を含む。第１の基板は、第１の主面と第２の主面とを有する。第１の主面は、メモリデバイスが配される。第２の主面は、第１の主面の反対側の主面である。第２の基板は、中空部と第３の主面と第４の主面とコネクタ部とを有する。中空部は、メモリデバイスが内側に配される。第３の主面は、中空部より外側で第１の主面に接触する。第４の主面は、第３の主面の反対側の主面である。コネクタ部は、中空部より外側の縁部に配される。
【選択図】図５
【特許請求の範囲】
【請求項1】
メモリチップを含むメモリデバイスと、
前記メモリデバイスが配される第１の主面と前記第１の主面の反対側の第２の主面とを有する第１の基板と、
前記第１の主面に対面する第３の主面と前記第３の主面の反対側の第４の主面と前記第３の主面から前記第４の主面まで貫通し前記メモリデバイスが内側に配される中空部と外縁に配されるコネクタ部とを有する第２の基板と、
を備えた半導体記憶装置。
前記メモリデバイスが配される第１の主面と前記第１の主面の反対側の第２の主面とを有する第１の基板と、
前記第１の主面に対面する第３の主面と前記第３の主面の反対側の第４の主面と前記第３の主面から前記第４の主面まで貫通し前記メモリデバイスが内側に配される中空部と外縁に配されるコネクタ部とを有する第２の基板と、
を備えた半導体記憶装置。
【請求項2】
側端に開口を有する箱型の筐体をさらに備え、
前記メモリデバイス、前記第１の基板及び前記第２の基板は、前記筐体の内部空間に収容され、
前記コネクタ部は、前記第２の基板における前記開口に対応する外縁に配される
請求項１に記載の半導体記憶装置。
前記メモリデバイス、前記第１の基板及び前記第２の基板は、前記筐体の内部空間に収容され、
前記コネクタ部は、前記第２の基板における前記開口に対応する外縁に配される
請求項１に記載の半導体記憶装置。
【請求項3】
前記メモリデバイスが装着可能であり、前記第１の基板の前記第１の主面に配され、前記第２の基板における前記中空部の内側に配されるソケットをさらに備えた
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記コネクタ部は、所定のフォームファクタ規格に対応する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記第１の基板の厚さと前記第２の基板の厚さと前記メモリデバイスの厚さとの合計は、前記内部空間の高さより大きく、
前記第１の基板の厚さと前記メモリデバイスの厚さとの合計は、前記内部空間の高さより小さい
請求項２に記載の半導体記憶装置。
前記第１の基板の厚さと前記メモリデバイスの厚さとの合計は、前記内部空間の高さより小さい
請求項２に記載の半導体記憶装置。
【請求項6】
前記第１の基板の厚さと前記第２の基板の厚さと前記ソケットの高さとの合計は、前記内部空間の高さより大きく、
前記第１の基板の厚さと前記ソケットの高さとの合計は、前記内部空間の高さより小さい
請求項３に記載の半導体記憶装置。
前記第１の基板の厚さと前記ソケットの高さとの合計は、前記内部空間の高さより小さい
請求項３に記載の半導体記憶装置。
【請求項7】
前記第１の基板の厚さと前記メモリデバイスの厚さとの合計は、前記所定のフォームファクタ規格で規定される所定の高さ以下である
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項8】
前記メモリデバイスの厚さは、前記第２の基板の厚さより大きい
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項9】
前記ソケットの高さは、前記第２の基板の厚さより大きい
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項10】
前記コネクタ部は、前記内部空間における高さ方向中央付近に位置する
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項11】
前記第２の基板の長手方向における寸法は、前記第１の基板の長手方向における寸法より大きい
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項12】
前記コネクタ部は、前記第２の基板の長手方向における縁部に配される
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項13】
前記メモリデバイスは、複数のメモリチップを含み、前記複数のメモリチップが積層される
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項14】
前記メモリチップは、
複数の導電層が絶縁層を介して積層された積層体と、
半導体柱と、
を含み、
前記メモリチップでは、前記積層体が前記半導体柱と前記半導体柱の側面を覆う絶縁膜とで積層方向に貫通されて３次元メモリが構成され、
前記３次元メモリでは、前記導電層と前記半導体柱とが交差する部分に形成されるメモリセルが３次元的に配列される
請求項１に記載の半導体記憶装置。
複数の導電層が絶縁層を介して積層された積層体と、
半導体柱と、
を含み、
前記メモリチップでは、前記積層体が前記半導体柱と前記半導体柱の側面を覆う絶縁膜とで積層方向に貫通されて３次元メモリが構成され、
前記３次元メモリでは、前記導電層と前記半導体柱とが交差する部分に形成されるメモリセルが３次元的に配列される
請求項１に記載の半導体記憶装置。
【請求項15】
前記メモリデバイスは、前記メモリチップを制御するコントローラチップをさらに含む
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項16】
前記メモリデバイスに隣接する位置で前記第１の基板の前記第１の主面に配され且つ前記第２の基板の前記中空部の内側に配されるコントローラチップをさらに備えた
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項17】
半導体記憶装置と、
ケースと前記ケースに収容され前記半導体記憶装置が装着可能であるボードとを有するホストと、
を備え、
前記半導体記憶装置は、
メモリチップを含むメモリデバイスと、
前記メモリデバイスが配される第１の主面と前記第１の主面の反対側の第２の主面とを有する第１の基板と、
前記第１の主面に対面する第３の主面と前記第３の主面の反対側の第４の主面と前記第３の主面から前記第４の主面まで貫通し前記メモリデバイスが内側に配される中空部と外縁に配されるコネクタ部とを有する第２の基板と、
を有する
情報処理システム。
ケースと前記ケースに収容され前記半導体記憶装置が装着可能であるボードとを有するホストと、
を備え、
前記半導体記憶装置は、
メモリチップを含むメモリデバイスと、
前記メモリデバイスが配される第１の主面と前記第１の主面の反対側の第２の主面とを有する第１の基板と、
前記第１の主面に対面する第３の主面と前記第３の主面の反対側の第４の主面と前記第３の主面から前記第４の主面まで貫通し前記メモリデバイスが内側に配される中空部と外縁に配されるコネクタ部とを有する第２の基板と、
を有する
情報処理システム。
【請求項18】
前記ケースは、ベース及びカバーを含み、
前記第１の基板の厚さと前記メモリデバイスの厚さとの合計は、前記カバーと前記ボードとの間隔より小さい
請求項１７に記載の情報処理システム。
前記第１の基板の厚さと前記メモリデバイスの厚さとの合計は、前記カバーと前記ボードとの間隔より小さい
請求項１７に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置及び情報処理システムに関する。
【背景技術】
【0002】
半導体記憶装置は、メモリデバイスが基板に配されて実装されることがある。このとき、メモリデバイスをコンパクトに実装することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１２７２６１７号明細書
【特許文献2】米国特許第６７３４５３９号明細書
【特許文献3】米国特許第１００６４２８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、メモリデバイスをコンパクトに実装できる半導体記憶装置及び情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、メモリデバイスと第１の基板と第２の基板とを有する半導体記憶装置が提供される。メモリデバイスは、チップ、又はチップ接合体を含む。第１の基板は、第１の主面と第２の主面とを有する。第１の主面は、メモリデバイスが配される。第２の主面は、第１の主面の反対側の主面である。第２の基板は、中空部と第３の主面と第４の主面とコネクタ部とを有する。中空部は、メモリデバイスが内側に配される。第３の主面は、中空部より外側で第１の主面に接触する。第４の主面は、第３の主面の反対側の主面である。コネクタ部は、中空部より外側の縁部に配される。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかる半導体記憶装置の構成を示す斜視図。
【図2】第１の実施形態にかかる半導体記憶装置の構成を示す断面図。
【図3】第１の実施形態における半導体記憶装置の構成を示す正面図。
【図4】第１の実施形態における構造体の構成を示す斜視図。
【図5】第１の実施形態における構造体の構成を示す分解斜視図。
【図6】第１の実施形態におけるメモリデバイスの構成を示す断面図。
【図7】第１の実施形態におけるメモリチップの構成を示す断面図。
【図8】第１の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図9】第１の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図10】第２の実施形態にかかる半導体記憶装置の構成を示す斜視図。
【図11】第２の実施形態にかかる半導体記憶装置の構成を示す断面図。
【図12】第２の実施形態における筐体の構成を示す分解斜視図。
【図13】第２の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図14】第３の実施形態における半導体記憶装置の構成を示す正面図。
【図15】第３の実施形態にかかる構造体の構成を示す斜視図。
【図16】第３の実施形態における構造体の構成を示す分解斜視図。
【図17】第３の実施形態におけるメモリデバイス及びソケットの構成を示す斜視図。
【図18】第３の実施形態におけるメモリデバイスの構成を示す断面図。
【図19】第３の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図20】第４の実施形態にかかる半導体記憶装置の構成を示す斜視図。
【図21】第４の実施形態における半導体記憶装置の構成を示す断面図。
【図22】第４の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図23】第５の実施形態にかかる半導体記憶装置の構成を示す斜視図。
【図24】第５の実施形態にかかる半導体記憶装置の構成を示す断面図。
【図25】第５の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。
【図26】第１の実施形態～第５の実施形態の変形例における構造体の構成を示す斜視図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、メモリデバイスが基板に配されて実装されるが、メモリデバイスをコンパクトに実装するための工夫が施される。半導体記憶装置は、フォームファクタ規格の制約を受ける。半導体記憶装置では、フォームファクタ規格の制約の範囲内で、メモリデバイスが実装される。
第１の実施形態にかかる半導体記憶装置は、メモリデバイスが基板に配されて実装されるが、メモリデバイスをコンパクトに実装するための工夫が施される。半導体記憶装置は、フォームファクタ規格の制約を受ける。半導体記憶装置では、フォームファクタ規格の制約の範囲内で、メモリデバイスが実装される。
【0009】
半導体記憶装置１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であり、ＳＳＤのフォームファクタ規格に従って構成され得る。フォームファクタ規格は、１．８インチ、２．５インチ、Ｅ３．Ｓ、Ｅ１．Ｓ、Ｍ．２、ｍＳＡＴＡ、Ｕ．２などであってもよい。
【0010】
半導体記憶装置１は、第１のフォームファクタ規格に従って、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示す斜視図である。第１のフォームファクタ規格は、基板が半導体記憶装置自身の筐体に収容されるフォームファクタ規格であり、２．５インチ規格であってもよい。以下では、メモリデバイスの長手方向をＹ方向とし、メモリデバイスの主面に垂直な方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。
【0011】
半導体記憶装置１は、メモリデバイス２、ベース基板５、穴あき基板４、及び筐体３を有する。図１に示すメモリデバイス２、ベース基板５、穴あき基板４は、図２（ａ）、図２（ｂ）及び図３に示すように、筐体３に収容される。
【0012】
図２は、半導体記憶装置１の構成を示すＹＺ断面図である。図２（ａ）は、半導体記憶装置１のメモリデバイス２を含む断面の構成を示すＹＺ断面図であり、図１をＡ－Ａ線に沿って切った場合のＹＺ断面を示す。図２（ｂ）は、半導体記憶装置１のメモリデバイス２を含まない断面の構成を示すＹＺ断面図であり、図１をＢ－Ｂ線に沿って切った場合のＹＺ断面を示す。図２（ｃ）は、ホストのコネクタＣＮの断面の構成を示すＹＺ断面図である。図３は、半導体記憶装置１の構成を示す正面図であり、半導体記憶装置１を＋Ｙ側から見た正面図である。
【0013】
筐体３は、＋Ｙ側に開口３２を有し、＋Ｙ側から内部空間３１が観察可能である。筐体３は、第１のフォームファクタ規格の高さ制約を受け、所定の高さをＨｔｈ以下にするように制約される。この場合、筐体３は、そのＺ高さＨ３が次の数式１を満たすように構成される。
Ｈ３≦Ｈｔｈ・・・数式１
Ｈ３≦Ｈｔｈ・・・数式１
【0014】
筐体３は、その外面と内部空間３１の内面との間に所定の肉厚Ｔ３を有する。筐体３の内部空間３１のＺ高さＨ３１は、次の数式２を満たす。
Ｈ３１＝Ｈ３－２×Ｔ３≦Ｈｔｈ－２×Ｔ３・・・数式２
Ｈ３１＝Ｈ３－２×Ｔ３≦Ｈｔｈ－２×Ｔ３・・・数式２
【0015】
ここで、半導体記憶装置１は、ホストのコネクタＣＮに電気的に接続可能であり、ホストに対する記憶媒体として機能し得る。ホストへの接続端子は、第１のフォームファクタ規格に従って、基板の外縁にコネクタ部として設けられる。コネクタ部は、内部空間３１内に位置するように設けられ得る。コネクタ部は、図２（ｃ）に示すようなホストのコネクタＣＮに装着可能にするため、筐体３の内部空間３１におけるＺ方向中央付近に収容される基板に設けられることになる。Ｚ方向中央付近に収容される基板を仮に基板１５（図示せず）とする。
【0016】
例えば、基板１５の上面にメモリデバイス２が実装されるとする。基板１５の厚さをＨ１５とする。メモリデバイス２の厚さＨ２（図３参照）が厚くなると、次の数式３に示すように、メモリデバイス２の厚さＨ２と基板１５の厚さＨ１５との合計が内部空間３１の高さＨ３１の半分より大きくなる。例えば、基板１５上にメモリデバイス２が装着された状態で基板１５を内部空間３１におけるＺ方向中央付近に位置させながら内部空間３１に収容できない可能性がある。
Ｈ２＋Ｈ１５＞Ｈ３１／２・・・数式３
Ｈ２＋Ｈ１５＞Ｈ３１／２・・・数式３
【0017】
筐体３のＺ高さＨ３が所定の高さＨｔｈに等しい場合、Ｈ３１＝Ｈ３－２×Ｔ３＝Ｈｔｈ－２×Ｔ３となるから、この式を数式３に代入して、次の数式４が成り立つ。
Ｈ２＋Ｈ１５＞Ｈｔｈ／２－Ｔ３・・・数式４
Ｈ２＋Ｈ１５＞Ｈｔｈ／２－Ｔ３・・・数式４
【0018】
数式４に示されるように、第１のフォームファクタ規格による所定の高さＨｔｈの制約を受けて、メモリデバイス２及び基板１５が筐体３内に収容できない可能性がある。基板１５は、ホストへの接続用の基板とメモリデバイス２の実装用の基板とを兼ねている。
【0019】
それに対して、本実施形態では、ホストへの接続用の基板とメモリデバイス２の実装用の基板とを別々の基板にする。すなわち、図２（ａ）、図２（ｂ）に示すように、穴あき基板４の外縁にコネクタ部４ｄが設けられ、図４及び図５に示すように、メモリデバイス２が穴あき基板４を通してベース基板５に実装された構造体１０が構成される。図４は、構造体１０の構成を示す斜視図である。図５は、構造体１０の構成を示す分解斜視図である。
【0020】
構造体１０において、ベース基板５の厚さＨ５と穴あき基板４の厚さＨ４とメモリデバイス２の厚さＨ２との合計は、図３及び次の数式５に示すように、内部空間３１の高さＨ３１より大きくなり得る。例えば、メモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなると、数式５で示す傾向が顕著になる。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１・・・数式５
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１・・・数式５
【0021】
筐体３のＺ高さＨ３が所定の高さＨｔｈに等しい場合、次の数式６が成り立つ。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈ－２×Ｔ３・・・数式６
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈ－２×Ｔ３・・・数式６
【0022】
それに対して、構造体１０は、メモリデバイス２が穴あき基板４を通してベース基板５に実装されるため、その高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。例えばメモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなっても、穴あき基板４の厚さＨ４がメモリデバイス２の厚さＨ２に含まれるため、構造体１０の高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。ベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計は、図３及び次の数式７に示すように、内部空間３１の高さＨ３１より小さくなり得る。
Ｈ２＋Ｈ５＜Ｈ３１・・・数式７
Ｈ２＋Ｈ５＜Ｈ３１・・・数式７
【0023】
筐体３のＺ高さＨ３が所定の高さＨｔｈに等しい場合、Ｈ３１＝Ｈ３－２×Ｔ３＝Ｈｔｈ－２×Ｔ３となるから、この式を数式７に代入して、次の数式７’が成り立つ。
Ｈ２＋Ｈ５＜Ｈｔｈ－２×Ｔ３・・・数式７’
Ｈ２＋Ｈ５＜Ｈｔｈ－２×Ｔ３・・・数式７’
【0024】
数式７及び数式７’に示されるように、構造体１０は、メモリデバイス２が穴あき基板４を通してベース基板５に実装されることで、筐体３の内部空間３１に収容され得る。構造体１０は、等価的に、第１のフォームファクタ規格による所定の高さＨｔｈの制約（数式６参照）を超えてメモリデバイス２が実装される構造とみなすこともできる。
【0025】
なお、筐体３の内部空間３１の＋Ｘ側の内面には、穴あき基板４に対応する溝３１４とベース基板５に対応する溝３１５とが設けられてもよい。同様に、筐体３の内部空間３１の－Ｘ側の内面には、穴あき基板４に対応する溝３１４とベース基板５に対応する溝３１５とが設けられてもよい。
【0026】
＋Ｘ側の溝３１４、－Ｘ側の溝３１４は、互いに対応するＺ位置を有し、それぞれ、Ｚ方向中央付近に位置する。＋Ｘ側の溝３１４、－Ｘ側の溝３１４は、それぞれ、Ｙ方向に延びる。これにより、＋Ｘ側の溝３１４、－Ｘ側の溝３１４は、構造体１０が内部空間３１に収納される際に、穴あき基板４をＺ方向中央付近に位置させながらＹ方向に進むように案内することができる。
【0027】
＋Ｘ側の溝３１５、－Ｘ側の溝３１５は、互いに対応するＺ位置を有し、それぞれ、－Ｚ側底面付近に位置する。＋Ｘ側の溝３１５、－Ｘ側の溝３１５は、それぞれ、Ｙ方向に延びる。これにより、＋Ｘ側の溝３１５、－Ｘ側の溝３１５は、構造体１０が内部空間３１に収納される際に、ベース基板５を－Ｚ側底面付近に位置させながらＹ方向に進むように案内することができる。
【0028】
構造体１０において、穴あき基板４は、図２（ａ）、図２（ｂ）、図３に示すように、内部空間３１におけるＺ方向中央付近に位置する。穴あき基板４は、＋Ｚ側に主面４ａを有し、－Ｚ側に主面４ｂを有する。穴あき基板４は、図４及び図５に示すように、ＸＹ方向中央を含む領域に主面４ａから主面４ｂまで貫通する中空部４ｃを有する。穴あき基板４は、＋Ｙ側の外縁にコネクタ部４ｄが設けられ、－Ｙ側の外縁に切り欠き部４ｅが設けられる。コネクタ部４ｄの＋Ｙ側の端部は、筐体３１の開口３２の端部より若干－Ｙ側に位置してもよい。コネクタ部４ｄは、複数の電極４１を含む。図２（ａ）、図２（ｂ）に示すように、穴あき基板４は、主面４ｂにおける中空部４ｃの付近に、複数の電極４２を有する。複数の電極４２は、穴あき基板４内の配線で電極４１に接続される。切り欠き部４ｅは、外縁におけるＸＹ平面視で略半円状に窪んだ部分近傍であり、電極４３を含む。穴あき基板４は、プリント配線基板（ＰＣＢＡ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ Ａｓｓｅｍｂｌｙ）に対して中空部４ｃに相当する領域を穴あけ加工することで構成可能である。
【0029】
ホストのコネクタＣＮは、図２（ｃ）に示すように、コネクタ部４ｄが嵌合すべき凹部ＣＶを有し、凹部ＣＶの＋Ｚ側の内面に複数の電極ＥＬを有する。複数の電極ＥＬは、コネクタ部４ｄの複数の電極４１に対応する。
【0030】
図２（ａ）、図２（ｂ）に示すように、筐体３の－Ｙ側の内壁には、電極４３に対応する位置に、内部空間３１に突出する導体凸部３５を有してもよい。導体凸部３５は、筐体３の導体部に接続され、筐体３の基準電位（例えば、グランド電位）を有する。構造体１０が内部空間３１に収容された際に、電極４３は、導体凸部３５に接触することなどにより、穴あき基板４内のグランド層を筐体３の基準電位に電気的に接続可能である。
【0031】
ベース基板５は、図２（ａ）、図２（ｂ）、図３に示すように、内部空間３１の－Ｚ側の内面付近に位置する。ベース基板５は、＋Ｚ側に主面５ａを有し、－Ｚ側に主面５ｂを有する。ベース基板５は、主面５ａにメモリデバイス２が配される。主面５ａにおける中空部４ｃに対応する領域には、図５に示す複数の電極５１が配される。各電極５１は、メモリデバイス２の外部電極２５（図６参照）に対応した形状を有していてもよく、ＸＹ平面視で矩形状を有してもよい。主面５ａにおける中空部４ｃのＸＹ方向外側に対応する領域には、複数の電極５２が配される。ベース基板５は、プリント配線基板で構成可能である。
【0032】
穴あき基板４とベース基板５とを比較すると、図２（ａ）、図２（ｂ）に示すように、穴あき基板４の＋Ｙ側の端部は、ベース基板５の＋Ｙ側の端部より＋Ｙ側に位置している。これにより、ホストのコネクタＣＮを穴あき基板４のコネクタ部４ｄに装着することが容易である。
【0033】
穴あき基板４の－Ｙ側の端部は、ベース基板５の－Ｙ側の端部より－Ｙ側に位置していてもよい。穴あき基板４のＹ方向長さは、ベース基板５のＹ方向長さより短くてもよい。図３に示すように、穴あき基板４のＸ方向長さは、ベース基板５のＸ方向長さと均等でもよいし、ベース基板５のＸ方向長さより長くてもよい。穴あき基板４のＸ方向長さは、筐体３の内部空間３１に収まり且つ溝３１４に収まるような長さであることが望ましい。
【0034】
メモリデバイス２は、穴あき基板４の中空部４ｃの内側に配されるとともに、ベース基板５の主面５ａに配される。メモリデバイス２は、－Ｚ側に複数の外部電極２５（図６参照）を有し、複数の外部電極２５が複数の電極５１に接合されることで、主面５ａに実装される。複数の電極５１は、ベース基板５内の図示しない配線により電極５２に接続される。複数の電極５２は、複数の電極４２に対応する。穴あき基板４は、複数の電極４２が導電体４５を介して複数の電極５２に接合されることで、メモリデバイス２の外側で主面５ａに実装される。
【0035】
すなわち、メモリデバイス２の外部電極２５は、電極５１、ベース基板５内の配線、電極５２、導電体４５、電極４２、穴あき基板４内の配線経由でコネクタ部４ｄの電極４１に接続される。
【0036】
穴あき基板４とメモリデバイス２とを比較すると、図２（ａ）、図２（ｂ）に示すように、穴あき基板４の＋Ｙ側の端部は、メモリデバイス２の＋Ｙ側の端部より＋Ｙ側に位置している。穴あき基板４の－Ｙ側の端部は、メモリデバイス２の－Ｙ側の端部より－Ｙ側に位置している。穴あき基板４のＹ方向長さは、メモリデバイス２のＹ方向長さより長い。
【0037】
穴あき基板４の中空部４ｃ＋Ｙ側の端部は、メモリデバイス２の＋Ｙ側の端部より＋Ｙ側に位置している。穴あき基板４の中空部４ｃの－Ｙ側の端部は、メモリデバイス２の－Ｙ側の端部より－Ｙ側に位置している。穴あき基板４の中空部４ｃのＹ方向長さは、メモリデバイス２のＹ方向長さに対応し、メモリデバイス２のＹ方向長さより若干長い。
【0038】
図３に示すように、穴あき基板４のＸ方向長さは、メモリデバイス２のＸ方向長さより長い。穴あき基板４の中空部４ｃのＸ方向長さは、メモリデバイス２のＸ方向長さに対応し、メモリデバイス２のＸ方向長さより若干長い。
【0039】
ベース基板５とメモリデバイス２とを比較すると、図２（ａ）、図２（ｂ）に示すように、ベース基板５の＋Ｙ側の端部は、メモリデバイス２の＋Ｙ側の端部より＋Ｙ側に位置している。ベース基板５の－Ｙ側の端部は、メモリデバイス２の－Ｙ側の端部より－Ｙ側に位置している。ベース基板５のＹ方向長さは、メモリデバイス２のＹ方向長さより長い。
【0040】
図３に示すように、ベース基板５のＸ方向長さは、メモリデバイス２のＸ方向長さより長い。
【0041】
メモリデバイス２は、複数のメモリチップ２１－１～２１－４及びコントローラチップ２２を含む。メモリデバイス２は、複数のメモリチップ２１－１～２１－４及びコントローラチップ２２が積層されていてもよい。例えば、メモリデバイス２は、図６に示すようなスペーサ構造で実装されてもよい。図６は、メモリデバイス２の構成を示す断面図である。なお、メモリチップ２１－１～２１－４を互いに区別しない場合、単に、メモリチップ２１と表記する。
【0042】
図６に示すメモリデバイス２は、基板２３、封止樹脂２４、複数のスペーサ２６－１～２６－２、複数の接着フィルム２７－１～２７－６、複数のバンプ２８、ボンディングワイヤ２９をさらに有する。
【0043】
メモリデバイス２では、基板２３の上にコントローラチップ２２及び複数のメモリチップ２１－１～２１－４が接着フィルム２７－１～２７－４を介して順に積層される。コントローラチップ２２は、複数のメモリチップ２１－１～２１－４における最下のメモリチップ２１－１と基板２３との間に配される。複数のスペーサ２６－１～２６－２は、接着フィルム２７－５～２７－６を介して、コントローラチップ２２の側方の基板２３上に配される。コントローラチップ２２は、フェイスダウン状態で基板２３に複数のバンプ２８を介してフリップチップ実装される。各バンプ２８は、コントローラチップ２２のパッド電極と基板２３の電極とを接続する。複数のメモリチップ２１－１～２１－４は、フェイスアップ状態で基板２３に複数のボンディングワイヤ２９を介してワイヤボンド実装される。各メモリチップ２１－１～２１－４は、パッド電極が露出するようにＸＹ方向にずれた位置に積層される。各ボンディングワイヤ２９は、メモリチップ２１のパッド電極と基板２３の電極２３ａとを接続する。コントローラチップ２２は、コントローラチップ２２のパッド電極、バンプ２８、基板２３の電極、基板２３内の配線、電極２３ａ、ボンディングワイヤ２９経由でメモリチップ２１のパッド電極に接続される。
【0044】
なお、図示しないが、メモリデバイス２において、図６に示すスペーサ構造の実装形態に代えて、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）構造の実装形態が採用されてもよい。この場合、複数のメモリチップ２１－１～２１－４及びコントローラチップ２２が積層されＴＳＶ（貫通電極）で貫通される。ＴＳＶ構造では、各ボンディングワイヤ２９が省略され、各メモリチップ２１－１～２１－４は、ＸＹ方向に揃った位置に積層され得る。
【0045】
各メモリチップ２１は、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリのチップであってもよい。各メモリチップ２１は、３次元メモリのチップであってもよい。例えば、各メモリチップ２１では、図７（ａ）に示すような構造が採用されてもよいし、図７（ｂ）に示すような構造が採用されてもよい。図７は、メモリチップ２１の構成を示すＹＺ断面図である。
【0046】
図７（ａ）に示す構造、図７（ｂ）に示す構造は、いずれも、積層体ＬＭ、半導体柱ＰＬを有する。積層体ＬＭは、複数の導電層ＣＬが絶縁層を介して積層される。積層体ＬＭが半導体柱ＰＬと半導体柱ＰＬの側面を覆う絶縁膜とで積層方向に貫通される。これにより、３次元メモリが構成される。このメモリチップ２１は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。この３次元メモリでは、導電層ＣＬと半導体柱ＰＬとが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ領域が構成される。
【0047】
図７（ａ）に示す構造では、メモリチップ２１を高集積化するために、メモリセルアレイ領域の下方に周辺回路領域が設けられる。半導体柱ＰＬは、上層配線及び複数のコンタクトプラグＣＰ及び導電膜ＣＦを介して周辺回路ＰＲに接続される。
【0048】
図７（ｂ）に示す構造では、メモリチップ２１を高集積化するために、メモリセルアレイ領域２１ａを含むウェハと周辺回路領域２１ｂを含むウェハとを貼り合わせることでメモリチップ２１を作製する。半導体柱ＰＬは、メモリセルアレイ領域２１ａのコンタクトプラグＣＰ、メモリセルアレイ領域２１ａの電極ＥＬ、周辺回路領域２１ｂの電極ＥＬ、及び周辺回路領域２１ｂの複数のコンタクトプラグＣＰ及び導電膜ＣＦを介して周辺回路ＰＲに接続される。電極ＥＬは、例えば、銅（Ｃｕ）である。
【0049】
【0050】
【0051】
図８（ａ）に示す工程では、ベース基板５の主面５ａにメモリデバイス２が実装される。メモリデバイス２は、複数の外部電極２５（図６参照）が複数の電極５１（図５参照）に接合されることで、主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0052】
図８（ｂ）に示す工程では、メモリデバイス２がベース基板５に実装された構造体の＋Ｚ側に穴あき基板４が配される。穴あき基板４は、中空部４ｃがメモリデバイス２に対応したＸＹ位置になり、コネクタ部４ｄが＋Ｙ側になるように位置合わせされる。穴あき基板４がＺ方向にベース基板５に近付けられ、ベース基板５の主面５ａに穴あき基板４が実装される。穴あき基板４は、複数の電極４２（図６参照）が複数の導電体４５を介して複数の電極５２に接合されることで、メモリデバイス２の外側で主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0053】
これにより、図８（ｃ）に示す構造体１０が得られる。構造体１０では、メモリデバイス２が穴あき基板４を通してベース基板５に実装される。
【0054】
図９（ａ）に示す工程では、構造体１０が筐体３の＋Ｙ側から内部空間３１に収納される。このとき、筐体３の内部空間３１の＋Ｘ側の溝３１４、－Ｘ側の溝３１４（図３参照）は、穴あき基板４をＺ方向中央付近に位置させながらＹ方向に進むように案内する。＋Ｘ側の溝３１５、－Ｘ側の溝３１５は、ベース基板５を－Ｚ側底面付近に位置させながらＹ方向に進むように案内する。
【0055】
これにより、図９（ｂ）に示す半導体記憶装置１が得られる。半導体記憶装置１では、構造体１０が筐体３の内部空間３１に収容される。
【0056】
以上のように、第１の実施形態では、半導体記憶装置１において、例えば第１のフォームファクタ規格に従って、穴あき基板４の外縁にコネクタ部４ｄが設けられ、メモリデバイス２が穴あき基板４を通してベース基板５に実装された構造体１０が構成される。これにより、メモリデバイス２をコンパクトに実装でき、メモリデバイス２を含む構造体１０を筐体３内に収容できる。
【0057】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１ｊについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体記憶装置１ｊについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0058】
第１の実施形態では、穴あき基板４のコネクタ部４ｄが筐体３内に収まる構成について例示するが、第２の実施形態では、筐体３ｊがベース３３ｊ及びカバー３４ｊから成り且つ穴あき基板４のコネクタ部４ｄが筐体３ｊ外に突出する構成について例示する。
【0059】
半導体記憶装置１ｊは、第１のフォームファクタ規格に従って、図１０に示すように構成され得る。図１０は、半導体記憶装置１ｊの構成を示す斜視図である。図１０に示すメモリデバイス２、ベース基板５、穴あき基板４は、図１１（ａ）、図１１（ｂ）に示すように、筐体３ｊに収容される。
【0060】
図１１は、半導体記憶装置１ｊの構成を示すＹＺ断面図である。図１１（ａ）は、半導体記憶装置１ｊのメモリデバイス２を含む断面の構成を示すＹＺ断面図であり、図１０をＣ－Ｃ線に沿って切った場合のＹＺ断面を示す。図１１（ｂ）は、半導体記憶装置１ｊのメモリデバイス２を含まない断面の構成を示すＹＺ断面図であり、図１０をＤ－Ｄ線に沿って切った場合のＹＺ断面を示す。
【0061】
このとき、穴あき基板４のコネクタ部４ｄは、筐体３ｊの開口３２より＋Ｙ側に位置し、筐体３ｊの内部空間３１の外部に配される。これにより、ホストのコネクタＣＮ（図２（ｃ）参照）がさらに容易に装着され得る。
【0062】
筐体３ｊは、図１１（ａ）、図１１（ｂ）、図１２に示すように、ベース３３ｊ及びカバー３４ｊを含んでもよい。図１２は、筐体３ｊの構成を示す分解斜視図である。ベース３３ｊ及びカバー３４ｊは、互いに対応する形状を有する。ベース３３ｊは、＋Ｚ側が開放された箱型の形状を有し、カバー３４ｊは－Ｚ側が開放された箱型の形状を有する。ベース３３ｊは、＋Ｙ側の壁部３３ｊ２の＋Ｚ側の端部において、両端３３ｊ２２，３３ｊ２３より若干－Ｚへ凹んだ凹部３３ｊ２１が設けられる。カバー３４ｊは、＋Ｙ側の壁部３４ｊ２の－Ｚ側の端部において、両端３４ｊ２２，３４ｊ２３より若干＋Ｚへ凹んだ凹部３４ｊ２１が設けられる。ベース３３ｊ及びカバー３４ｊは、互いに嵌合した状態で凹部３４ｊ２１及び凹部３３ｊ２１が結合し開口３２（図１３（ｂ）参照）を形成する。ベース３３ｊは、底面における－Ｙ側の端部近傍に締結部材９ｊ（図１１（ａ）参照）に対応する穴３３ｊ１を有する。締結部材９ｊがねじである場合、穴３３ｊ１の内面にはねじ溝が形成されてもよい。
【0063】
カバー３４ｊは、－Ｚ側及び＋Ｙ側が開放された箱型の形状を有する。カバー３４ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面は、ベース３３ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面に結合され、筐体３ｊの内部空間３１（図１１（ａ）、図１１（ｂ）参照）が形成される。
【0064】
【0065】
図８（ａ）～図８（ｃ）の工程が行われ、構造体１０が形成された後、図１３（ａ）に示す工程が行われる。図１３（ａ）に示す工程では、締結部材９ｊにより構造体１０がベース３３ｊにねじ止めされる。このとき、締結部材９ｊの頂部の－Ｚ側の面が電極４３に接触するようにねじ止めが行われる。これにより、切り欠き部４ｅの電極４３は、穴あき基板４内のグランド層を筐体３ｊの基準電位（例えば、グランド電位）に電気的に接続可能である。
【0066】
カバー３４ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面の－Ｚ側端部と、ベース３３ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面の＋Ｚ側端部とには、それぞれ嵌合構造が設けられている。カバー３４ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面は、嵌合構造を介して、ベース３３ｊの－Ｘ側、－Ｙ側、＋Ｘ側の側面に結合される。ベース３３ｊの＋Ｚ側の開口がカバー３４ｊで覆われる。カバー３４ｊの－Ｚ側の開口がベース３３ｊで覆われる。これにより、筐体３ｊが構成される。
【0067】
これにより、図１３（ｂ）に示すように、穴あき基板４のコネクタ部４ｄが筐体３ｊの内部空間３１外に突出した状態で構造体１０が筐体３ｊの内部空間３１に収容される。筐体３ｊの内部空間３１は、＋Ｙ側が開口３２で解放され＋Ｙ側以外がベース３３ｊ及びカバー３４ｊで閉塞される（図１１（ａ）、図１１（ｂ）参照）。
【0068】
以上のように、第２の実施形態では、半導体記憶装置１ｊにおいても、例えば第１のフォームファクタ規格に従って、穴あき基板４の外縁にコネクタ部４ｄが設けられ、メモリデバイス２が穴あき基板４を通してベース基板５に実装された構造体１０が構成される。これによっても、メモリデバイス２をコンパクトに実装でき、メモリデバイス２を含む構造体１０を筐体３ｊ内に収容できる。
【0069】
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置１ｋについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体記憶装置１ｋについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0070】
第１の実施形態及び第２の実施形態では、メモリデバイス２がベース基板５に実装される構成について例示するが、第３の実施形態では、メモリデバイス２ｋがソケット６ｋを介してベース基板５に実装される構成について例示する。
【0071】
半導体記憶装置１ｋは、第１のフォームファクタ規格に従って、図１４～図１６に示すように構成されてもよい。図１４は、半導体記憶装置１ｋの構成を示す正面図であり、半導体記憶装置１ｋを＋Ｙ側から見た正面図である。図１５は、構造体１０ｋの構成を示す斜視図である。図１６は、構造体１０ｋの構成を示す分解斜視図である。
【0072】
図１４～図１６に示すように、メモリデバイス２ｋが装着されたソケット６ｋが穴あき基板４を通してベース基板５に実装された構造体１０ｋが構成される。メモリデバイス２ｋは、ＳＤカードなどのメモリカードであってもよい。メモリデバイス２ｋは、ソケット６ｋに着脱可能である。図１５，１６では、メモリデバイス２ｋがソケット６ｋに装着された状態が例示され、図１７では、メモリデバイス２ｋがソケット６ｋから取り外された状態が例示される。
【0073】
構造体１０ｋにおいて、ソケット６ｋの厚さＨ６ｋは、メモリデバイス２ｋの厚さＨ２ｋに加えて、蓋部６１（図１７参照）等の部材の厚さを含む。ソケット６ｋの厚さＨ６ｋは、次の数式８に示すように、メモリデバイス２ｋの厚さＨ２ｋを含み、メモリデバイス２ｋの厚さＨ２ｋより厚い。
Ｈ６ｋ＞Ｈ２ｋ・・・数式８
Ｈ６ｋ＞Ｈ２ｋ・・・数式８
【0074】
ベース基板５の厚さＨ５と穴あき基板４の厚さＨ４とソケット６ｋの厚さＨ６ｋとの合計は、図１４及び次の数式９に示すように、内部空間３１の高さＨ３１（図３参照）より大きくなり得る。例えば、ソケット６ｋの厚さＨ６ｋが穴あき基板４の厚さＨ４より厚い場合、数式９で示される傾向が顕著になる。
Ｈ６ｋ＋Ｈ４＋Ｈ５＞Ｈ３１・・・数式９
Ｈ６ｋ＋Ｈ４＋Ｈ５＞Ｈ３１・・・数式９
【0075】
筐体３のＺ高さＨ３が所定の高さＨｔｈに等しい場合、次の数式１０が成り立つ。
Ｈ６ｋ＋Ｈ４＋Ｈ５＞Ｈｔｈ－２×Ｔ３・・・数式１０
Ｈ６ｋ＋Ｈ４＋Ｈ５＞Ｈｔｈ－２×Ｔ３・・・数式１０
【0076】
それに対して、構造体１０ｋは、例えば、ソケット６ｋの厚さＨ６ｋが穴あき基板４の厚さＨ４より厚くても、ソケット６ｋが穴あき基板４を通してベース基板５に実装されるため、その高さがベース基板５の厚さＨ５とソケット６ｋの厚さＨ６ｋとの合計で済む。ベース基板５の厚さＨ５とソケット６ｋの厚さＨ６ｋとの合計は、図１４及び次の数式１１に示すように、内部空間３１の高さＨ３１より小さくなり得る。
Ｈ６ｋ＋Ｈ５＜Ｈ３１・・・数式１１
Ｈ６ｋ＋Ｈ５＜Ｈ３１・・・数式１１
【0077】
数式１１に示されるように、構造体１０ｋは、ソケット６ｋが穴あき基板４を通してベース基板５に実装されることで、筐体３の内部空間３１に収容され得る。構造体１０ｋは、等価的に、第１のフォームファクタ規格による所定の高さＨｔｈの制約（数式１０参照）を超えてソケット６ｋが実装されるとみなすこともできる。
【0078】
構造体１０ｋにおいて、図１５、図１６に示すように、ベース基板５は、主面５ａにソケット６ｋが配される。主面５ａにおける中空部４ｃに対応する領域には、図１６に示す複数の電極５３ｋ、複数の電極５４ｋ、複数の電極５５ｋが配される。各電極５３ｋは、ソケット６ｋの接続端子６５（図１７参照）に対応した形状を有していてもよく、ＸＹ平面視でＹ方向に延びた短冊形状を有してもよい。各電極５４ｋは、ソケット６ｋの接続端子６６（図１７参照）に対応した形状を有していてもよく、ＸＹ平面視でＹ方向に延びた短冊形状を有してもよい。各電極５５ｋは、ソケット６ｋの接続端子６７（図１７参照）に対応した形状を有していてもよく、ＸＹ平面視でＹ方向に延びた短冊形状を有してもよい。
【0079】
メモリデバイス２ｋは、図１４～図１６に示すように、ソケット６ｋに装着された際にソケット６ｋ内に位置する。メモリデバイス２ｋは、図１７に示すように、＋Ｚ側に主面２ａｋを有し、－Ｚ側に主面２ｂｋを有する。図１７は、メモリデバイス２ｋ及びソケット６ｋの構成を示す斜視図である。メモリデバイス２ｋは、主面２ｂｋに、端子群ＴＧ１、端子群ＴＧ２、端子群ＴＧ３を有する。端子群ＴＧ１、端子群ＴＧ２、端子群ＴＧ３は、主面２ｂｋ内でＹ方向に離間している。
【0080】
端子群ＴＧ１は、複数の電極端子１２１を含む。複数の電極端子１２１は、主面２ｂｋ内でＸ方向に配列される。各電極端子１２１は、例えばＹ方向を長手方向とする略矩形状である。
【0081】
端子群ＴＧ２は、複数の電極端子１２２を含む。複数の電極端子１２２は、主面２ｂｋ内でＸ方向に配列される。各電極端子１２２は、例えばＹ方向を長手方向とする略矩形状である。
【0082】
端子群ＴＧ３は、複数の電極端子１２３を含む。複数の電極端子１２３は、主面２ｂｋ内でＸ方向に配列される。各電極端子１２３は、例えばＹ方向を長手方向とする略矩形状である。
【0083】
メモリデバイス２ｋは、図１８に示すように、メモリチップ２１ｋ－１～２１ｋ－４、コントローラチップ２２ｋ、バッファチップ１２８ｋ、封止部２４ｋ、基板２３ｋをさらに有する。図１８は、メモリデバイス２ｋの構成を示す断面図である。図１８は、図１７をＥ－Ｅ線に沿って切った場合の断面を示す。
【0084】
基板２３ｋは、＋Ｚ側の面に、複数のメモリチップ２１ｋ－１～２１ｋ－４が積層されるとともにコントローラチップ２２ｋが配される。最も＋Ｚ側のメモリチップ２１ｋ－４の＋Ｚ側には、バッファチップ１２８ｋがさらに積層されてもよい。基板２３ｋは、－Ｚ側の面に、端子群ＴＧ１、端子群ＴＧ２及び端子群ＴＧ３が配される。
【0085】
封止部２４ｋは、基板２３ｋの＋Ｚ側を覆って、メモリチップ２１ｋ－１～２１ｋ－４、コントローラチップ２２ｋ、バッファチップ１２８ｋ、及び基板２３ｋを収容する。封止部２４ｋは、モールド樹脂等の熱可塑性を有する絶縁材料で形成され得る。封止部２４ｋは、基板２３ｋの－Ｚ側を覆うとともに端子群ＴＧ１、端子群ＴＧ２及び端子群ＴＧ３を露出する。封止部２４ｋは、－Ｚ側の面がメモリデバイス２ｋの主面２ｂｋを形成し、＋Ｚ側の面がメモリデバイス２ｋの主面２ａｋを形成する。封止部２４ｋは、モールド樹脂で形成され得る。
【0086】
ソケット６ｋは、図１７に示すように、蓋部６１、壁部６２、梁部６３、接続端子群ＴＧ１１、接続端子群ＴＧ１２、及び接続端子群ＴＧ１３を有する。
【0087】
壁部６２は、ベース基板５の主面５ａに配される。壁部６２は、ＸＹ平面視で略矩形枠形状である。壁部６２は、メモリデバイス２ｋに対応する凹空間を形成する。凹空間は、Ｘ方向幅がメモリデバイス２ｋのＸ方向幅に対応し、Ｙ方向幅がメモリデバイス２ｋのＹ方向幅に対応する。
【0088】
梁部６３は、壁部６２による凹空間内をＹ方向中央付近の位置でＸ方向に延びる。これにより、梁部６３は、壁部６２の＋Ｘ側の部分と－Ｘ側の部分とを接続する。
【0089】
接続端子群ＴＧ１１は、壁部６２の－Ｙ側の内側面に配され、凹空間内に位置する。接続端子群ＴＧ１１は、複数の接続端子６５を含む。複数の接続端子６５は、メモリデバイス２ｋにおける端子群ＴＧ１の複数の電極端子１２１に対応する。各接続端子６５は、メモリデバイス２ｋが装着された際に、対応する電極端子１２１に接触可能な位置に向けて、壁部６２の－Ｙ側の内側面から＋Ｙ側及び＋Ｚ側に突出している。
【0090】
接続端子群ＴＧ１２は、梁部６３の＋Ｙ側の内側面に配され、凹空間内に位置する。接続端子群ＴＧ１２は、複数の接続端子６６を含む。複数の接続端子６６は、メモリデバイス２ｋにおける端子群ＴＧ２の複数の電極端子１２２に対応する。各接続端子６６は、メモリデバイス２ｋが装着された際に、対応する電極端子１２２に接触可能な位置に向けて、梁部６３の－Ｙ側の内側面から－Ｙ側及び＋Ｚ側に突出している。
【0091】
接続端子群ＴＧ１３は、壁部６２の＋Ｙ側の内側面に配され、凹空間内に位置する。接続端子群ＴＧ１３は、複数の接続端子６７を含む。複数の接続端子６７は、メモリデバイス２ｋにおける端子群ＴＧ３の複数の電極端子１２３に対応する。各接続端子６７は、メモリデバイス２ｋが装着された際に、対応する電極端子１２３に接触可能な位置に向けて、壁部６２の＋Ｙ側の内側面から－Ｙ側及び＋Ｚ側に突出している。
【0092】
蓋部６１は、壁部６２の＋Ｙ側のＸ方向両端部に回動可能に取り付けられている。蓋部６１は、図１７に示すように、＋Ｚ側に引き上げられ開いた状態で凹空間を開放する。蓋部６１は、図１５に示すように、－Ｚ側に引き下げられ閉じた状態で凹空間を閉塞する。
【0093】
また、半導体記憶装置１ｋの製造方法が、図１７及び図１９に示すように、次の点で第１の実施形態及び第２の実施形態と異なる。図１９（ａ）～図１９（ｃ）は、半導体記憶装置１ｋの製造方法を示す斜視図である。図１７は、メモリデバイス２ｋ及びソケット６ｋの構成を示す斜視図であるが、半導体記憶装置１ｋの製造方法を示す斜視図として流用する。
【0094】
図１９（ａ）に示す工程では、ベース基板５の主面５ａにソケット６ｋが実装される。ソケット６ｋは、複数の接続端子６５（図１７参照）が複数の電極５３ｋ（図１６参照）に接合され、複数の接続端子６６が複数の電極５４ｋに接合され、複数の接続端子６７が複数の電極５５ｋに接合されることで、主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0095】
図１７に示す工程では、蓋部６１が＋Ｚ側に引き上げられ開いた状態で、メモリデバイス２ｋが凹空間にはめ込まれ、メモリデバイス２ｋがソケット６ｋに装着される。その後、蓋部６１が閉じられ、メモリデバイス２ｋがソケット６ｋ内に収容され、メモリデバイス２ｋのソケット６ｋへの装着が完了する。
【0096】
なお、蓋部６１は、その自重により、又は、閉じた状態で壁部６２の所定の嵌合部に嵌合することにより、メモリデバイス２ｋを－Ｚ側へ押し付け可能である。これに伴い、メモリデバイス２ｋの主面２ｂｋにおける端子群ＴＧ１の各電極端子１２１が対応する接続端子群ＴＧ１１の接続端子６５に接触する。メモリデバイス２ｋの主面２ｂｋにおける端子群ＴＧ２の各電極端子１２２が対応する接続端子群ＴＧ１２の接続端子６６に接触する。メモリデバイス２ｋの主面２ｂｋにおける端子群ＴＧ３の各電極端子１２３が対応する接続端子群ＴＧ１３の接続端子６７に接触する。
【0097】
図１９（ｂ）に示す工程では、メモリデバイス２ｋが装着されたソケット６ｋがベース基板５に実装された構造体の＋Ｚ側に穴あき基板４が配される。穴あき基板４は、中空部４ｃがソケット６ｋに対応したＸＹ位置になり、コネクタ部４ｄが＋Ｙ側になるように位置合わせされる。穴あき基板４がＺ方向にベース基板５に近付けられ、ベース基板５の主面５ａに穴あき基板４が実装される。穴あき基板４は、複数の電極４２（図６参照）が複数の導電体４５を介して複数の電極５２に接合されることで、ソケット６ｋの外側で主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0098】
これにより、図１９（ｃ）に示す構造体１０ｋが得られる。構造体１０ｋでは、メモリデバイス２ｋが装着されたソケット６ｋが穴あき基板４を通してベース基板５に実装される。
【0099】
【0100】
以上のように、第３の実施形態では、半導体記憶装置１ｋにおいて、例えば第１のフォームファクタ規格に従って、穴あき基板４の外縁にコネクタ部４ｄが設けられ、メモリデバイス２ｋが装着されたソケット６ｋが穴あき基板４を通してベース基板５に実装された構造体１０ｋが構成される。これによっても、メモリデバイス２ｋをコンパクトに実装でき、メモリデバイス２ｋを含む構造体１０ｋを筐体３内に収容できる。
【0101】
【0102】
（第４の実施形態）
次に、第４の実施形態にかかる半導体記憶装置１ｎについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかる半導体記憶装置１ｎについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0103】
第１の実施形態～第３の実施形態では、第１のフォームファクタ規格に従った構成について例示するが、第４の実施形態では、第２のフォームファクタ規格に従った構成について例示する。第２のフォームファクタ規格は、基板がホストＨＳのケースＣＳに収容されるフォームファクタ規格であり、Ｍ．２規格であってもよい。
【0104】
半導体記憶装置１ｎは、第２のフォームファクタ規格に従って、図２０に示すように構成され得る。図２０は、半導体記憶装置１ｎの構成を示す斜視図である。半導体記憶装置１ｎは、第１の実施形態の構造体１０（図４参照）と同様の構成であるが、図２１に示すように、第２のフォームファクタ規格の高さ制約を受ける点で第１の実施形態の構造体１０と異なる。図２１は、半導体記憶装置１ｎの構造体１０の構成を示す断面図であり、後述の図２２（ｃ）をＦ－Ｆ線で切った断面に対応する。
【0105】
ここで、半導体記憶装置１ｎは、ホストＨＳのマザーボードＭＢに装着可能である。半導体記憶装置１ｎは、ホストＨＳのマザーボードＭＢに装着された状態で、ホストＨＳのケースＣＳ内に収容される。ケースＣＳは、－Ｚ側のベースＣＳ２と＋Ｚ側のカバーＣＳ１とを含む。このうち、図２１では、ホストＨＳのカバーＣＳ１とマザーボードＭＢとの間の空間が示されている。
【0106】
第２のフォームファクタ規格では、図２１に示すように、コネクタ部４ｄが設けられる基板（この場合、穴あき基板４）の＋Ｚ側高さＨ４１、基板厚さＨ４及び－Ｚ側高さＨ４２の合計は、所定の高さＨｔｈｎ以下にするように制約される。それに応じて、半導体記憶装置１ｎの設置されるホストＨＳのマザーボードＭＢとカバーＣＳ１とのＺ間隔Ｈ３１ｎは、次の数式１２を満たすように構成される。
Ｈ３１ｎ≦Ｈｔｈｎ・・・数式１２
Ｈ３１ｎ≦Ｈｔｈｎ・・・数式１２
【0107】
【0108】
構造体１０は、マザーボードＭＢに装着され、ケースＣＳ内に収容される。構造体１０は、マザーボードＭＢに装着されケースＣＳ内に収容された状態で、マザーボードＭＢとカバーＣＳ１との間の空間に配される。
【0109】
構造体１０において、ベース基板５の厚さＨ５と穴あき基板４の厚さＨ４とメモリデバイス２の厚さＨ２との合計は、図２１及び次の数式１３に示すように、マザーボードＭＢとカバーＣＳ１とのＺ間隔Ｈ３１ｎより大きくなり得る。例えば、メモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなると、数式１３で示す傾向が顕著になる。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１ｎ・・・数式１３
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１ｎ・・・数式１３
【0110】
マザーボードＭＢとカバーＣＳ１とのＺ間隔Ｈ３１ｎが所定の高さをＨｔｈｎに等しい場合、次の数式１４が成り立つ。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈｎ・・・数式１４
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈｎ・・・数式１４
【0111】
それに対して、構造体１０は、メモリデバイス２が穴あき基板４を通してベース基板５に実装されるため、その高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。例えばメモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなっても、穴あき基板４の厚さＨ４がメモリデバイス２の厚さＨ２に含まれるため、構造体１０の高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。ベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計は、図２１及び次の数式１５に示すように、マザーボードＭＢとカバーＣＳ１とのＺ間隔Ｈ３１ｎより小さくなり得る。
Ｈ２＋Ｈ５＜Ｈ３１ｎ・・・数式１５
Ｈ２＋Ｈ５＜Ｈ３１ｎ・・・数式１５
【0112】
筐体３のＺ高さＨ３ｎが所定の高さＨｔｈｎに等しい場合、Ｈ３１ｎ＝Ｈ３ｎ－Ｔ４ｎ－Ｔ５ｎ＝Ｈｔｈｎ－Ｔ４ｎ－Ｔ５ｎとなるから、この式を数式１５に代入して、次の数式１５’が成り立つ。
Ｈ２＋Ｈ５＜Ｈｔｈｎ－Ｔ４ｎ－Ｔ５ｎ・・・数式１５’
Ｈ２＋Ｈ５＜Ｈｔｈｎ－Ｔ４ｎ－Ｔ５ｎ・・・数式１５’
【0113】
数式１５及び数式１５’に示されるように、構造体１０は、メモリデバイス２が穴あき基板４を通してベース基板５に実装されることで、マザーボードＭＢとカバーＣＳ１とのＺ間隔Ｈ３１ｎ内に収容され得る。構造体１０は、等価的に、第２のフォームファクタ規格による所定の高さＨｔｈｎの制約（数式１４参照）を超えてメモリデバイス２が実装される構造とみなすこともできる。
【0114】
また、半導体記憶装置１ｎの製造方法が、図２２に示すように、次の点で第１の実施形態～第３の実施形態と異なる。図２２（ａ）～図２２（ｃ）は、半導体記憶装置１ｎの製造方法を示す斜視図である。図２２では、半導体記憶装置１ｎの設置先であるホストＨＳがスマートフォンなどの携帯端末である場合を例示するが、ホストＨＳは、第２のフォームファクタ規格に対応する任意の機器又は装置であってもよく、ノート型パーソナルコンピュータであってもよい。
【0115】
図８（ａ）～図８（ｃ）の工程が行われ、構造体１０が形成された後、図２２（ａ）に示す工程が行われる。図２２（ａ）に示す工程では、構造体１０が、マザーボードＭＢの＋Ｚ側の面に設けられたソケットＳＣに－Ｙ側から差し込むように装着される。ソケットＳＣには、図示しないが、コネクタ部４ｄが嵌合すべき凹部を有し、凹部の＋Ｚ側の内面に複数の電極を有する。その複数の電極は、コネクタ部４ｄの複数の電極４１に対応する。
【0116】
図２２（ｂ）に示す工程では、ホストＨＳのカバーＣＳ１の－Ｘ側、－Ｙ側、＋Ｘ側、＋Ｙ側の側面の－Ｚ側端部と、ホストＨＳのベースＣＳ２の－Ｘ側、－Ｙ側、＋Ｘ側、＋Ｙ側の側面の＋Ｚ側端部とには、それぞれ嵌合構造が設けられている。カバーＣＳ１の－Ｘ側、－Ｙ側、＋Ｘ側、＋Ｙ側の側面は、嵌合構造を介して、ベースＣＳ２の－Ｘ側、－Ｙ側、＋Ｘ側、＋Ｙ側の側面に結合される。ベースＣＳ２の＋Ｚ側の開口がカバーＣＳ１で覆われる。カバーＣＳ１の－Ｚ側の開口がベースＣＳ２で覆われる。これにより、ホストＨＳのケースＣＳが構成される。
【0117】
これにより、図２２（ｃ）に示すように、半導体記憶装置１ｎがホストＨＳのケースＣＳ内に収容される情報処理システムＳＹＳが構成される。情報処理システムＳＹＳでは、穴あき基板４のコネクタ部４ｄがマザーボードＭＢのソケットＳＣに装着された状態で構造体１０がホストＨＳのケースＣＳ内に収容される。ホストＨＳのケースＣＳは、箱型で構成されてもよい。
【0118】
以上のように、第４の実施形態では、半導体記憶装置１ｎにおいて、例えば第２のフォームファクタ規格に従って、穴あき基板４の外縁にコネクタ部４ｄが設けられ、メモリデバイス２が穴あき基板４を通してベース基板５に実装された構造体１０が構成される。これにより、メモリデバイス２をコンパクトに実装でき、メモリデバイス２を含む構造体１０をホストＨＳのマザーボードＭＢとカバーＣＳ１との間の空間内に収容できる。
【0119】
（第５の実施形態）
次に、第５の実施形態にかかる半導体記憶装置１ｐについて説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
次に、第５の実施形態にかかる半導体記憶装置１ｐについて説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
【0120】
第１の実施形態～第３の実施形態では、第１のフォームファクタ規格に従った構成について例示し、第４の実施形態では、第２のフォームファクタ規格に従った構成について例示するが、第５の実施形態では、第３のフォームファクタ規格に従った構成について例示する。
【0121】
第３のフォームファクタ規格は、フラッシュドライブに対応するフォームファクタ規格であり、ＵＳＢ Ｔｙｐｅ－Ａ規格、ＵＳＢ Ｍｉｎｉ－Ａ規格、ＵＳＢ Ｍｉｎｉ－Ｂ規格、ＵＳＢ Ｍｉｃｒｏ－Ａ規格、ＵＳＢ Ｍｉｃｒｏ－Ｂ規格、及びＵＳＢ Ｔｙｐｅ－Ｃ規格であってもよい。
【0122】
半導体記憶装置１ｐは、第３のフォームファクタ規格に従って、図２３に示すように構成され得る。図２３は、半導体記憶装置１ｐの構成を示す斜視図である。半導体記憶装置１ｐは、筐体３（図１参照）に代えて筐体３ｐを有し、変換回路チップ７ｐ及びコネクタ８ｐをさらに有する。構造体１０（図４参照）に対して変換回路チップ７ｐ及びコネクタ８ｐが追加されて構造体１０ｐが構成される。
【0123】
変換回路チップ７ｐは、穴あき基板４の主面４ａに配され、電極５２（図６参照）、ベース基板５内の配線、電極５１（図６参照）を介してメモリデバイス２に接続され、穴あき基板４内の配線を介してコネクタ部４ｄの電極４１に接続される。変換回路チップ７ｐは、メモリデバイス２からの信号をコネクタ８ｐ用の信号に変換してコネクタ部４ｄへ供給する。
【0124】
コネクタ８ｐは、穴あき基板４の＋Ｙ側に配され、コネクタ部４ｄに接続される。コネクタ８ｐは、－Ｙ側にコネクタ部４ｄに対応した第１のコネクタ部８ｐ１（図２５（ｂ）参照）を有し、＋Ｙ側に第３のフォームファクタ規格に対応した第２のコネクタ部（図示せず）を有する。コネクタ８ｐは、コネクタ部４ｄに対応した第１のコネクタ部８ｐ１の構造を第３のフォームファクタ規格に対応した第２のコネクタ部の構造に変換する変換部品とみなすことができる。
【0125】
第３のフォームファクタ規格では、図２４に示す筐体３ｐは、その高さＨ３ｐが所定の高さをＨｔｈｐ以下になるように制約される。図２４は、半導体記憶装置１ｐの構成を示す断面図であり、図２３をＧ－Ｇ線で切った場合の断面を示す。この場合、筐体３ｐは、そのＺ高さＨ３ｐが次の数式１６を満たすように構成される。
Ｈ３ｐ≦Ｈｔｈ・・・数式１６
Ｈ３ｐ≦Ｈｔｈ・・・数式１６
【0126】
筐体３ｐは、その外面と内部空間３１ｐの内面との間に所定の肉厚Ｔ３ｐを有する。筐体３ｐの内部空間３１ｐのＺ高さＨ３１ｐは、次の数式１７を満たす。
Ｈ３１ｐ＝Ｈ３ｐ－２×Ｔ３ｐ≦Ｈｔｈｐ－２×Ｔ３ｐ・・・数式１７
Ｈ３１ｐ＝Ｈ３ｐ－２×Ｔ３ｐ≦Ｈｔｈｐ－２×Ｔ３ｐ・・・数式１７
【0127】
構造体１０ｐにおいて、ベース基板５の厚さＨ５と穴あき基板４の厚さＨ４とメモリデバイス２の厚さＨ２との合計は、図２４及び次の数式１８に示すように、内部空間３１ｐの高さＨ３１ｐより大きくなり得る。例えば、メモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなると、数式１８で示す傾向が顕著になる。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１ｐ・・・数式１８
Ｈ２＋Ｈ４＋Ｈ５＞Ｈ３１ｐ・・・数式１８
【0128】
筐体３ｐのＺ高さＨ３ｐが所定の高さＨｔｈｐに等しい場合、次の数式１９が成り立つ。
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈｐ・・・数式１９
Ｈ２＋Ｈ４＋Ｈ５＞Ｈｔｈｐ・・・数式１９
【0129】
それに対して、構造体１０ｐは、メモリデバイス２が穴あき基板４を通してベース基板５に実装されるため、その高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。例えばメモリデバイス２の厚さＨ２が穴あき基板４の厚さＨ４より大きくなっても、穴あき基板４の厚さＨ４がメモリデバイス２の厚さＨ２に含まれるため、構造体１０ｐの高さがベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計で済む。ベース基板５の厚さＨ５とメモリデバイス２の厚さＨ２との合計は、図２４及び次の数式２０に示すように、内部空間３１ｐの高さＨ３１ｐより小さくなり得る。
Ｈ２＋Ｈ５＜Ｈ３１ｐ・・・数式２０
Ｈ２＋Ｈ５＜Ｈ３１ｐ・・・数式２０
【0130】
筐体３ｐのＺ高さＨ３ｐが所定の高さＨｔｈｐに等しい場合、Ｈ３１ｐ＝Ｈ３ｐ－２×Ｔ３ｐ＝Ｈｔｈｐ－２×Ｔ３ｐとなるから、この式を数式２０に代入して、次の数式２０’が成り立つ。
Ｈ２＋Ｈ５＜Ｈｔｈｐ－２×Ｔ３ｐ・・・数式２０’
Ｈ２＋Ｈ５＜Ｈｔｈｐ－２×Ｔ３ｐ・・・数式２０’
【0131】
数式２０及び数式２０’に示されるように、構造体１０ｐは、メモリデバイス２が穴あき基板４を通してベース基板５に実装されることで、筐体３ｐの内部空間３１ｐ内に収容され得る。構造体１０ｐは、等価的に、第３のフォームファクタ規格による所定の高さＨｔｈｐの制約（数式１９参照）を超えてメモリデバイス２が実装される構造とみなすこともできる。
【0132】
【0133】
図２５（ａ）に示す工程では、ベース基板５の主面５ａにメモリデバイス２が実装される。メモリデバイス２は、複数の外部電極２５（図６参照）が複数の電極５１（図５参照）に接合されることで、主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0134】
図２５（ｂ）に示す工程では、メモリデバイス２がベース基板５に実装された構造体の＋Ｚ側に穴あき基板４が配される。穴あき基板４は、＋Ｚ側の主面４ａに変換回路チップ７ｐが実装される。図示しないが、＋Ｚ側の主面４ａに複数の電極が配され、変換回路チップ７ｐの－Ｚ側の主面に複数の電極が配され、変換回路チップ７ｐの複数の電極が穴あき基板４の主面４ａの複数の電極に接合されてもよい。
【0135】
穴あき基板４のコネクタ部４ｄがコネクタ８ｐの第１のコネクタ部８ｐ１に挿入されるように装着される。
【0136】
穴あき基板４は、中空部４ｃがメモリデバイス２に対応したＸＹ位置になり、コネクタ部４ｄが＋Ｙ側になるように位置合わせされる。穴あき基板４がＺ方向にベース基板５に近付けられ、ベース基板５の主面５ａに穴あき基板４が実装される。穴あき基板４は、複数の電極４２（図６参照）が複数の導電体４５を介して複数の電極５２に接合されることで、メモリデバイス２の外側で主面５ａに実装される。接合は、各電極の加熱による合金接合であってもよいし、電極間に半田を加熱溶融して接合させる半田接合であってもよい。
【0137】
これにより、図２５（ｃ）に示す構造体１０ｐが得られる。構造体１０ｐでは、メモリデバイス２が穴あき基板４を通してベース基板５に実装される。
【0138】
図２５（ｄ）に示す工程では、カバー３ｐ１の－Ｘ側、－Ｙ側、＋Ｘ側の側面の－Ｚ側端部と、ベース３ｐ２の－Ｘ側、－Ｙ側、＋Ｘ側の側面の＋Ｚ側端部とには、それぞれ嵌合構造が設けられている。カバー３ｐ１の－Ｘ側、－Ｙ側、＋Ｘ側の側面は、嵌合構造を介して、ベース３ｐ２の－Ｘ側、－Ｙ側、＋Ｘ側の側面に結合される。ベース３ｐ２の＋Ｚ側の開口がカバー３ｐ１で覆われる。カバー３ｐ１の－Ｚ側の開口がベース３ｐ２で覆われる。これにより、筐体３ｐが構成される。
【0139】
これにより、図２５（ｅ）に示す半導体記憶装置１ｐが得られる。半導体記憶装置１ｐでは、構造体１０ｐが筐体３ｐの内部空間３１ｐに収容される。
【0140】
以上のように、第５の実施形態では、半導体記憶装置１ｐにおいて、例えば第３のフォームファクタ規格に従って、穴あき基板４の外縁にコネクタ部４ｄが設けられ、メモリデバイス２が穴あき基板４を通してベース基板５に実装された構造体１０ｐが構成される。これにより、メモリデバイス２をコンパクトに実装でき、メモリデバイス２を含む構造体１０ｐを筐体３ｐ内に収容できる。
【0141】
また、第１の実施形態～第５の実施形態の変形例として、図２６に示すように、構造体１０ｉにおいて、穴あき基板４の中空部４ｃ内にメモリデバイス２ｉに加えて他の部品が配されてもよい。例えば、メモリデバイス２ｉにおける複数のメモリチップ２１（図６参照）を制御するためのコントローラチップ２２ｉは、メモリデバイス２ｉに含まれず、メモリデバイス２ｉの外部に配されてもよい。図２６は、第１の実施形態～第５の実施形態の変形例における構造体１０ｉの構成を示す斜視図である。コントローラチップ２２ｉは、メモリデバイス２ｉにＸＹ方向で隣接する位置でベース基板５の主面５ａに配される。コントローラチップ２２ｉは、メモリデバイス２ｉにＸＹ方向で隣接する位置で穴あき基板４の中空部４ｃの内側に配される。
【0142】
この構造体１０ｉにおいても、構造体１０ｉの高さがベース基板５の厚さＨ５とメモリデバイス２ｉの厚さＨ２との合計で済むので、メモリデバイス２ｉをコンパクトに実装でき、メモリデバイス２ｉを含む構造体１０ｉを筐体３（図３参照）内に収容できる。
【0143】
また、例えばメモリデバイス２ｉ内でコントローラチップ２２及びスペーサ２６（図６参照）が削減され、そのＺ高さに相当する個数のメモリチップ２１を追加的に積層できる。これにより、メモリデバイス２ｉの厚さをＨ２に維持しながらメモリデバイス２ｉのメモリ容量を増加できる。
【0144】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0145】
１，１ｊ，１ｋ，１ｎ，１ｐ 半導体記憶装置、２ メモリデバイス、３，３ｊ，３ｐ 筐体、４ 穴あき基板、５ ベース基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】