特開 2024-66257 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024066257

(43)【公開日】2024-05-15

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20240508BHJP

   H01L 29/861 20060101ALI20240508BHJP

   H01L 21/329 20060101ALI20240508BHJP

   H01L 29/47 20060101ALI20240508BHJP

   H01L 21/265 20060101ALI20240508BHJP

【ＦＩ】

H01L29/86 301F

H01L29/91 K

H01L29/86 301D

H01L29/91 F

H01L29/86 301P

H01L29/91 B

H01L29/48 F

H01L29/48 P

H01L29/48 D

H01L21/265 V

H01L21/265 R

H01L29/48 M

H01L29/86 301M

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2022175731

(22)【出願日】2022-11-01

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】大瀬 直之

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104AA04

4M104AA10

4M104BB14

4M104BB18

4M104BB21

4M104CC01

4M104CC03

4M104DD08

4M104DD37

4M104DD43

4M104DD84

4M104DD96

4M104FF07

4M104FF32

4M104GG02

4M104GG03

4M104GG18

(57)【要約】

【課題】順方向サージ電流耐量及び順方向電圧の両特性の改善が可能となる半導体装置を提供する。
【解決手段】第１導電型のドリフト層２と、ドリフト層２の上面側に設けられた複数のトレンチ３ａ～３ｄと、トレンチ３ａ～３ｄに挟まれたメサ部１０ａ～１０ｅの少なくとも側部に、ドリフト層２に接して設けられた第２導電型のアノード領域５ａ～５ｅと、トレンチ３ａ～３ｄに埋め込まれたアノード電極（６ａ～６ｅ，７，８）と、第１導電型のカソード領域１を備え、メサ部１０ａ～１０ｅが隣り合う第１メサ部及び第２メサ部を有し、第１メサ部の一方の側面においてアノード領域５ａ～５ｅが露出し、アノード領域５ａ～５ｅとアノード電極（６ａ～６ｅ，７，８）とがオーミック接合し、第１メサ部の他方の側面、又は第２メサ部の第１メサ部側の一方の側面においてドリフト層２が露出し、ドリフト層２とアノード電極（６ａ～６ｅ，７，８）がショットキー接合する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板の上面側に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた複数のトレンチと、
前記半導体基板の隣り合う前記トレンチに挟まれたメサ部の少なくとも側部に、前記ドリフト層に接して設けられた第２導電型のアノード領域と、
前記トレンチに埋め込まれたアノード電極と、
前記半導体基板の下面側に設けられた第１導電型のカソード領域と、
を備え、
前記メサ部が隣り合う第１メサ部及び第２メサ部を有し、
前記第１メサ部の一方の側面において前記アノード領域が露出し、前記アノード領域と前記アノード電極とがオーミック接合し、
前記第１メサ部の他方の側面、及び前記第２メサ部の前記第１メサ部側の一方の側面の少なくともいずれかにおいて前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合する
半導体装置。

【請求項2】

前記半導体基板が炭化珪素で構成されている
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１メサ部の前記一方の側面が前記第２メサ部側であり、
前記第１メサ部の前記他方の側面、及び前記第２メサ部の前記一方の側面において前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合し、
前記第２メサ部の他方の側面において前記アノード領域が露出し、前記アノード領域と前記アノード電極とがオーミック接合する
請求項１又は２に記載の半導体装置。

【請求項4】

前記アノード領域が、更に前記第１および第２メサ部の上部に設けられている
請求項１又は２に記載の半導体装置。

【請求項5】

前記アノード領域が、更に前記トレンチの底部に設けられている
請求項１又は２に記載の半導体装置。

【請求項6】

前記トレンチの底部に設けられ、前記アノード領域よりも低不純物濃度の第２導電型の保護領域を更に備える
請求項１又は２に記載の半導体装置。

【請求項7】

前記アノード電極が、
前記アノード領域に接して設けられ、前記アノード領域とオーミック接合するオーミック電極と、
前記オーミック電極及び前記ドリフト層に接して設けられ、前記ドリフト層とショットキー接合するショットキー電極と、
を備える
請求項１又は２に記載の半導体装置。

【請求項8】

前記トレンチが平面パターン上、ストライプ状に延伸する
請求項１又は２に記載の半導体装置。

【請求項9】

前記アノード電極が、前記アノード領域及び前記ドリフト層に接して設けられ、前記アノード領域とオーミック接合し、且つ前記ドリフト層とショットキー接合するショットキー電極を備える
請求項１又は２に記載の半導体装置。

【請求項10】

前記トレンチの下面の一部において前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合する
請求項１又は２に記載の半導体装置。

【請求項11】

前記第１メサ部の前記一方の側面の上部において前記アノード領域が露出し、前記アノード領域と前記アノード電極とがオーミック接合し、
前記第１メサ部の前記一方の側面の下部において前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合する
請求項１又は２に記載の半導体装置。

【請求項12】

前記第１メサ部の前記一方の側面が前記第２メサ部とは反対側であり、
前記第１メサ部の前記第２メサ部側の前記他方の側面、及び前記第２メサ部の前記一方の側面において前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合し、
前記第２メサ部の他方の側面において前記アノード領域が露出し、前記アノード領域と前記アノード電極とがオーミック接合する
請求項１又は２に記載の半導体装置。

【請求項13】

前記第１メサ部の前記他方の側面において前記アノード領域が露出し、前記アノード領域と前記アノード電極とがオーミック接合し、
前記第２メサ部の前記一方の側面及び他方の側面において前記ドリフト層が露出し、前記ドリフト層と前記アノード電極がショットキー接合する
請求項１又は２に記載の半導体装置。

【請求項14】

半導体基板の上面側に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上面側にトレンチを形成する工程と、
前記トレンチの一方の側壁面に第２導電型の不純物を斜め方向からイオン注入することにより、前記半導体基板の隣り合う前記トレンチに挟まれるメサ部の少なくとも側部に、前記ドリフト層に接する第２導電型のアノード領域を形成する工程と、
前記トレンチを埋め込み、前記メサ部の一方の側面において露出する前記アノード領域とオーミック接合し、且つ前記メサ部の他方の側面において露出する前記ドリフト層とショットキー接合するアノード電極を形成する工程と、
を含む
半導体装置の製造方法。

【請求項15】

前記半導体基板が炭化珪素で構成されている
請求項１４に記載の半導体装置の製造方法。

【請求項16】

前記アノード電極を形成する工程は、
前記トレンチの前記一方の側壁面に金属膜を形成し、
熱処理により、前記金属膜と前記ドリフト層とを反応させて、シリサイド層からなるオーミック電極を形成する
ことを含む
請求項１４又は１５に記載の半導体装置の製造方法。

【請求項17】

前記金属膜は、斜め方向からのスパッタリングにより形成する
請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記アノード領域を更に前記トレンチの底部に形成する
請求項１４又は１５に記載の半導体装置の製造方法。

【請求項19】

前記アノード領域を更に前記メサ部の上部に形成する
請求項１４又は１５に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）からなるダイオードとして、ｎ型ドリフト層を構成するｎ型エピタキシャル成長層の設計仕様を薄い厚さ及び高い不純物濃度に設定可能であることから、ショットキーバリアダイオード（ＳＢＤ）が一般的に使用されている。

【0003】

ＳｉＣからなるＳＢＤでは、半導体基板とアノード電極との接合面での電界強度が高く、逆方向電圧の印加時にショットキー障壁を電子がトンネリングすることに起因する逆方向リーク電流の増大や、ＳｉＣ固有の表面欠陥に起因する逆方向リーク電流の増大という問題がある。このため、半導体基板の上面側にショットキー接合（接触）とｐｎ接合とを混在させたジャンクションバリアショットキー（ＪＢＳ）構造を採用することが検討されている。

【0004】

ＪＢＳ構造では、ｎ型ドリフト層の上面側に複数のｐ型領域を形成し、複数のｐ型領域のそれぞれとｎ型ドリフト層とによりｐｎ接合を形成する、また、ｐ型領域の間のドリフト層とショットキー電極とによりショットキー接合を形成する。ＪＢＳ構造を採用することで、半導体基板とアノード電極との接合面での電界強度を低くすることができ、逆方向リーク電流を抑制することができる。

【0005】

ＪＢＳ構造のＳＢＤにおいて、順方向サージ電流（ＩＦＳＭ）耐量を改善するために、ｐｎ接合を形成するｐ型領域とオーミック接合（接触）するオーミック電極を形成することにより、ｐｎ接合部に局所的にサージ電流を流し、順方向サージ電流耐量を改善することが検討されている。

【0006】

特許文献１は、素子領域に形成されたトレンチの下部をｐ型のアノード領域で埋めてｐｎダイオードを構成し、トレンチの上部をアノード電極で埋めてＳＢＤを構成する構造を開示する。特許文献２は、半導体基板の表面に設けられた凹み部の下側にｐ型領域を設け、凹み部をショットキー電極で埋めた構成を開示する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特許第６４００５４４号明細書

【特許文献2】特許第５６００４１１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0008】

ＪＢＳ構造のＳＢＤにおいて、順方向サージ電流耐量を改善するために、同一平面上にショットキー接合及びオーミック接合を形成する場合、ショットキー接合とオーミック接合とで面積を取り合うこととなる。このため、オーミック接合の面積を増加させると順方向サージ電流耐量は改善するものの、ショットキー接合の面積が減少するため、順方向電圧（ＶＦ）が悪化する。このように、順方向サージ電流耐量及び順方向電圧にはトレードオフの関係があり、順方向サージ電流耐量及び順方向電圧の両特性を改善することは困難である。

【0009】

本発明は、順方向サージ電流耐量及び順方向電圧の両特性の改善が可能となる半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成するために、本発明の一態様は、（ａ）半導体基板の上面側に設けられた第１導電型のドリフト層と、（ｂ）ドリフト層の上面側に設けられた複数のトレンチと、（ｃ）半導体基板の隣り合うトレンチに挟まれたメサ部の少なくとも側部に、ドリフト層に接して設けられた第２導電型のアノード領域と、（ｄ）トレンチに埋め込まれたアノード電極と、（ｅ）半導体基板の下面側に設けられた第１導電型のカソード領域と、を備え、メサ部が隣り合う第１メサ部及び第２メサ部を有し、第１メサ部の一方の側面においてアノード領域が露出し、アノード領域とアノード電極とがオーミック接合し、第１メサ部の他方の側面、及び第２メサ部の第１メサ部側の一方の側面の少なくともいずれかにおいてドリフト層が露出し、ドリフト層とアノード電極がショットキー接合する半導体装置であることを要旨とする。

【0011】

本発明の他の態様は、（ａ）半導体基板の上面側に第１導電型のドリフト層を形成する工程と、（ｂ）ドリフト層の上面側にトレンチを形成する工程と、（ｃ）トレンチの一方の側壁面に第２導電型の不純物を斜め方向からイオン注入することにより、半導体基板の隣り合う前記トレンチに挟まれるメサ部の少なくとも側部に、前記ドリフト層に接する第２導電型のアノード領域を形成する工程と、（ｄ）トレンチを埋め込み、メサ部の一方の側面において露出する前記アノード領域とオーミック接合し、且つメサ部の他方の側面において露出するドリフト層とショットキー接合するアノード電極を形成する工程と、を含む半導体装置の製造方法であることを要旨とする。

【発明の効果】

【0012】

本発明によれば、順方向サージ電流耐量及び順方向電圧の両特性の改善が可能となる半導体装置及びその製造方法を提供できる。

【図面の簡単な説明】

【0013】

【図1】第１実施形態に係る半導体装置の一例を示す平面図である。

【図2】図１のＡ－Ａ線方向から見た断面図である。

【図3】オーミック接合面積比率とＩＦＳＭ及びＶＦの関係を示すグラフである。

【図4】第１実施形態に係る半導体装置の製造方法の一例の工程断面図である。

【図5】第１実施形態に係る半導体装置の製造方法の一例の図４に引き続く工程断面図である。

【図6】第１実施形態に係る半導体装置の製造方法の一例の図５に引き続く工程断面図である。

【図7】第１実施形態に係る半導体装置の製造方法の一例の図６に引き続く工程断面図である。

【図8】第１実施形態に係る半導体装置の製造方法の一例の図７に引き続く工程断面図である。

【図9】第１実施形態に係る半導体装置の製造方法の一例の図８に引き続く工程断面図である。

【図10】第１実施形態に係る半導体装置の製造方法の一例の図９に引き続く工程断面図である。

【図11】第１実施形態に係る半導体装置の製造方法の一例の図１０に引き続く工程断面図である。

【図12】第２実施形態に係る半導体装置の一例を示す断面図である。

【図13】第３実施形態に係る半導体装置の一例を示す断面図である。

【図14】第４実施形態に係る半導体装置の一例を示す断面図である。

【図15】第５実施形態に係る半導体装置の一例を示す断面図である。

【図16】第６実施形態に係る半導体装置の一例を示す断面図である。

【図17】第７実施形態に係る半導体装置の一例を示す断面図である。

【発明を実施するための形態】

【0014】

以下において、図面を参照して本発明の第１～第７実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0015】

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」及び「下面」を「おもて面」及び「裏面」とそれぞれ読み替えてもよい。

【0016】

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。また、ミラー指数の表記において、「－」はその直後の指数につくバーを意味しており、指数の前に「－」を付けることで負の指数を表している。

【0017】

（第１実施形態）
＜半導体装置の構造＞
第１実施形態に係る半導体装置として、ジャンクションバリアショットキー（ＪＢＳ）構造の炭化珪素（ＳｉＣ）からなるショットキーバリアダイオード（ＳＢＤ）を例示する。図１は、第１実施形態に係る半導体装置の平面図である。第１実施形態に係る半導体装置は、ＳｉＣからなる半導体基板（半導体基体）１００を備える。半導体基板１００の結晶構造は、例えば四層周期六方晶（４Ｃ－ＳｉＣ）であり、半導体基板１００のおもて面は（０００１）面であるＳｉ面である。

【0018】

第１実施形態に係る半導体装置は、半導体基板１００に設けられた活性領域１０１と、半導体基板１００に、活性領域１０１の周囲を囲むように設けられた終端領域１０２を備える。活性領域１０１は、ダイオードがオン状態のときに電流が流れる領域である。終端領域１０２は、活性領域１０１の端部に印加される電界を緩和し耐圧を保持する領域である。

【0019】

図１では、活性領域１０１に設けられた複数のトレンチ３ａ～３ｄを破線で模式的に示している。平面パターン上、トレンチ３ａ～３ｄは、一方向（図１の上下方向）に互いに平行に延伸する直線状（ストライプ状）の部分を有する。トレンチ３ａ～３ｄは、トレンチ３ａ～３ｄが延伸する方向とは直交する方向（図１の左右方向）に互いに離間して設けられている。なお、図１では、４本のトレンチ３ａ～３ｄを例示するが、トレンチ３ａ～３ｄ以外の複数のトレンチが更に設けられていてよい。

【0020】

図１の活性領域１０１のトレンチ３ａ～３ｄ上を通過するＡ－Ａ方向から見た断面図を図２に示す。図２に示すように、半導体基板１００の下面側には、第１導電型（ｎ^＋型）のカソード領域１が設けられている。カソード領域１は、例えばＳｉＣ基板で構成されている。

【0021】

カソード領域１の上面側には、カソード領域１よりも低不純物濃度の第１導電型（ｎ型）のドリフト層２が設けられている。ドリフト層２は、例えばＳｉＣからなるエピタキシャル成長層で構成されている。なお、カソード領域１とドリフト層２との間に、カソード領域１よりも低不純物濃度で、且つドリフト層２よりも高不純物濃度のｎ型のバッファ層が設けられていてもよい。

【0022】

半導体基板１００の上面から、半導体基板１００の上面の垂直方向である深さ方向に複数のトレンチ３ａ～３ｄが互いに離間して設けられている。トレンチ３ａ～３ｄは、互いに対向する側壁面と下面を有する。トレンチ３ａ～３ｄの幅は例えば０．３μｍ以上、１μｍ以下程度である。トレンチ３ａ～３ｄの深さは例えば１μｍ以上、５μｍ以下程度である。トレンチ３ａ～３ｄの幅に対する深さであるアスペクト比は例えば２以上、５以下程度である。隣り合うトレンチ３ａ～３ｄの間隔は例えば０．３μｍ以上、１μｍ以下程度である。

【0023】

トレンチ３ａ～３ｄの並列方向（図２の左右方向）において、隣り合うトレンチ３ａ～３ｄの間にはメサ部１０ａ～１０ｅが設けられている。メサ部１０ａ～１０ｅは、隣り合うトレンチ３ａ～３ｄに挟まれた半導体基板１００の領域であり、トレンチ３ａ～３ｄの下面の最も深い位置よりも上方の領域である。メサ部１０ａ～１０ｅの上面は、半導体基板１００の上面と一致する。メサ部１０ａ～１０ｅの側面は、トレンチ３ａ～３ｄの側壁面と一致する。

【0024】

メサ部１０ａ～１０ｅの上部及び右側の側部には、第２導電型（ｐ^＋型）のアノード領域５ａ～５ｅが設けられている。メサ部１０ａ～１０ｅの上面及び右側の側面には、アノード領域５ａ～５ｅが露出する。メサ部１０ａ～１０ｅの左側の側面には、ドリフト層２が露出する。

【0025】

アノード領域５ａ～５ｅは、ドリフト層２のトレンチ３ａ～３ｄの底部の左側の部分まで設けられている。アノード領域５ａ～５ｅは、Ｚ字状の断面形状を有する。アノード領域５ａ～５ｅの不純物濃度は、例えば１×１０^１９／ｃｍ^２以上、１×１０^２２／ｃｍ^２以下程度である。アノード領域５ａ～５ｅはドリフト層２に接している。ｐ^＋型のアノード領域５ａ～５ｅとｎ型のドリフト層２とによりｐｎ接合が形成されている。

【0026】

なお、アノード領域５ａ～５ｅは、メサ部１０ａ～１０ｅの右側の側部に少なくとも設けられていればよい。アノード領域５ａ～５ｅは、メサ部１０ａ～１０ｅの上部及びトレンチ３ａ～３ｄの下面側には設けられていなくてもよい。

【0027】

トレンチ３ａ～３ｄの底部の右側の部分には、ｐ型の保護領域４ａ～４ｄが設けられている。保護領域４ａ～４ｄは、トレンチ３ａ～３ｄの底部の電界を緩和する機能を有する。保護領域４ａ～４ｄの不純物濃度は、アノード領域５ａ～５ｅの不純物濃度よりも低く、例えば１×１０^１８／ｃｍ^２以上、１×１０^１９／ｃｍ^２以下程度である。

【0028】

保護領域４ａ～４ｄは、ドリフト層２及びアノード領域５ａ～５ｄの右側の端部に接している。また保護領域４ａ～４ｄは、アノード領域５ａ～５ｄとあわせてトレンチ３ａ～３ｄの下面全体を覆うように設けられる。図２では、保護領域４ａ～４ｄの厚さは、アノード領域５ａ～５ｄの厚さと同一である場合を例示する。保護領域４ａ～４ｄの厚さは、アノード領域５ａ～５ｅよりも厚くてもよく、或いはアノード領域５ａ～５ｅよりも浅くてもよい。

【0029】

トレンチ３ａ～３ｄの右側の側壁面、及びトレンチ３ａ～３ｄの下面の左側には、アノード領域５ａ～５ｅが露出する。トレンチ３ａ～３ｄの下面の右側には保護領域４ａ～４ｄが露出する。トレンチ３ａ～３ｄの右側の側壁面にはドリフト層２が露出する。

【0030】

トレンチ３ａ～３ｄの内側及びメサ部１０ａ～１０ｅの上面には、アノード電極（上面電極）（６ａ～６ｅ，７，８）が設けられている。アノード電極（６ａ～６ｅ，７，８）は、オーミック電極６ａ～６ｅ、ショットキー電極７、及び上層電極８を備える。

【0031】

オーミック電極６ａ～６ｅは、アノード領域５ａ～５ｅの表面に選択的に設けられている。オーミック電極６ａ～６ｅは、例えばニッケルシリサイド（ＮｉＳｉ）膜等のシリサイド膜で構成されている。メサ部１０ａ～１０ｅの上面、メサ部１０ａ～１０ｅの右側の側面、及びトレンチ３ａ～３ｄの下面の左側においてアノード領域５ａ～５ｅが露出し、オーミック電極６ａ～６ｅとアノード領域５ａ～５ｅとがオーミック接合している。

【0032】

ショットキー電極７は、オーミック電極６ａ～６ｅを覆うように、トレンチ３ａ～３ｄの両側の側壁面及び下面と、メサ部１０ａ～１０ｅの上面に設けられている。ショットキー電極７は、例えばチタン（Ｔｉ）又はタングステン（Ｗ）等の金属で構成されている。メサ部１０ａ～１０ｅの左側の側面においてドリフト層２が露出し、ショットキー電極７とドリフト層２とがショットキー接合している。

【0033】

上層電極８は、ショットキー電極７を覆うように、トレンチ３ａ～３ｄの内側を埋めて、更にメサ部１０ａ～１０ｅの上面に設けられている。上層電極８は、例えば、アルミニウム（Ａｌ）やＡｌ合金、銅（Ｃｕ）等の金属で構成されている。Ａｌ合金としては、Ａｌ－シリコン（Ｓｉ）、Ａｌ－Ｓｉ－銅（Ｃｕ）、Ａｌ－Ｃｕ等が挙げられる。上層電極８のうち、トレンチ３ａ～３ｄの内側の埋め込み部分にタングステン（Ｗ）を使用し、メサ部１０ａ～１０ｅの上面の部分にＡｌを使用してもよい。

【0034】

カソード領域１の下面側には、カソード電極（裏面電極）９が設けられている。カソード電極９は、例えば金（Ａｕ）等の金属からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された積層膜で構成されている。また、カソード領域１とカソード電極９との間に、シリサイド膜を挿入してもよい。

【0035】

このように、第１実施形態に係る半導体装置は、アノード領域５ａ～５ｅとドリフト層２とのｐｎ接合と、ショットキー電極７とドリフト層２とのショットキー接合とを混在させたＪＢＳ構造を有する。そして、メサ部１０ａ～１０ｅの一方（右側）の側面においてアノード領域５ａ～５ｅが露出し、アノード領域５ａ～５ｅとアノード電極（６ａ～６ｅ，７，８）とがオーミック接合する。また、メサ部１０ａ～１０ｅの他方（左側）の側面においてドリフト層２が露出し、ドリフト層２とアノード電極（６ａ～６ｅ，７，８）がショットキー接合する。

【0036】

図３は、従来のＪＢＳ構造のＳＢＤであって、同一平面上にオーミック接合とショットキー接合を形成した構造において、オーミック接合面積比率と、順方向サージ電流（ＩＦＳＭ）及び順方向電圧（ＶＦ）の関係を示すグラフである。オーミック接合面積比率は、オーミック接合及びショットキー接合の合計の面積に対するオーミック接合の面積の比率である。図３に示すように、オーミック接合面積比率を高くすると、オーミック接合の面積が増加するため、順方向サージ電流耐量が増加し、順方向サージ電流耐量が改善する。しかし、ショットキー接合の面積が減少するため、順方向電圧が増加し、ＶＦが悪化する。よって、順方向サージ電流耐量と順方向電圧はトレードオフの関係にあり、順方向サージ電流耐量及び順方向電圧の両特性を同時に改善することは困難である。

【0037】

これに対して、第１実施形態に係る半導体装置によれば、図２に示すように、メサ部１０ａ～１０ｅの右側の側面においてアノード領域５ａ～５ｅを露出させて、オーミック接合を形成すると共に、メサ部１０ａ～１０ｅの左側の側面において、ドリフト層２を露出させて、ショットキー接合を形成する。このため、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができる。よって、チップ面積を広げることなく、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。

【0038】

更に、第１実施形態に係る半導体装置では、例えば、メサ部１０ａ～１０ｅの上面及びトレンチ３ａ～３ｄの下面の面方位として（０００１）面であるＳｉ面を使用し、トレンチ３ａ～３ｄの両側の側壁面の面方位として（０００１）面に垂直な（１－１００）面であるｍ面を使用している。メサ部１０ａ～１０ｅの上面及びトレンチ３ａ～３ｄの下面のＳｉ面と、トレンチ３ａ～３ｄの両側の側壁面のｍ面では、ショットキー障壁が異なるため、仮に、ショットキー接合をトレンチ３ａ～３ｄの両側の側壁面だけでなく、メサ部１０ａ～１０ｅの上面又はトレンチ３ａ～３ｄの下面にも形成すると、ショットキー障壁の差に起因する特性バラツキが生じる。

【0039】

これに対して、第１実施形態に係る半導体装置によれば、メサ部１０ａ～１０ｅの上面及びトレンチ３ａ～３ｄの下面ではショットキー接合を形成せずに、トレンチ３ａ～３ｄの左側の側壁面のみに選択的にショットキー接合を形成する。これにより、ショットキー障壁の差に起因する特性バラツキを抑制することができる。

【0040】

＜半導体装置の製造方法＞
次に、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

【0041】

まず、図４に示すように、窒素（Ｎ）等の不純物が添加された第１導電型（ｎ^＋型）の半導体基板（出発基板）をカソード領域１として用意する。カソード領域１としての出発基板の上面は、例えばＳｉ面に対して４°程度のオフ角を有していてもよい。次に、カソード領域１としての出発基板上に、Ｎ等の不純物が添加されたドリフト層２をエピタキシャル成長させる。カソード領域１及びドリフト層２により、半導体基板１００が構成される。

【0042】

次に、化学気相成長（ＣＶＤ）法又は熱酸化法等により、ドリフト層２の上面にシリコン酸化膜等の絶縁膜１１を形成し、フォトリソグラフィ技術により、絶縁膜１１をパターニングする。パターニングされた絶縁膜１１をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、ドリフト層２の上部の一部を選択的に除去する。この結果、図５に示すように、ドリフト層２の上部に複数のトレンチ３ａ～３ｄが形成される。また、ドリフト層２のトレンチ３ａ～３ｄに挟まれた部分がメサ部１０ａ～１０ｅとなる。

【0043】

次に、図６に示すように、ｐ型の保護領域４ａ～４ｄを形成するために、絶縁膜１１をイオン注入用マスクとして用いて、トレンチ３ａ～３ｄの深さ方向に略平行で、且つトレンチ３ａ～３ｄの下面に対して略垂直方向から、トレンチ３ａ～３ｄの下面の全面にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入する。その後、絶縁膜１１を除去する。

【0044】

次に、図７に示すように、ｐ^＋型のアノード領域５ａ～５ｅを形成するために、トレンチ３ａ～３ｄの深さ方向に対して斜め方向から、トレンチ３ａ～３ｄの左側の側壁面に対して、アルミニウム（Ａｌ）等のｐ型不純物をイオン注入（斜めイオン注入）する。このときのイオン注入の角度は、トレンチ３ａ～３ｄの深さ、開口幅、テーパ角等に依存して適宜調整可能である。また、イオン注入のドーズ量は、図６に示したイオン注入のドーズ量よりも高い。ｐ型不純物は、トレンチ３ａ～３ｄの左側の側壁面だけでなく、メサ部１０ａ～１０ｅの上面及びトレンチ３ａ～３ｄの下面の左側に亘ってイオン注入される。ｐ型不純物は、トレンチ３ａ～３ｄの右側の側壁面及びトレンチ３ａ～３ｄの下面の右側にはイオン注入されない。

【0045】

なお、第１実施形態に係る半導体装置の製造方法では、図６の保護領域４ａ～４ｄを形成するためのイオン注入の後に、図７のアノード領域５ａ～５ｅを形成するためのイオン注入を実施する場合を例示したが、イオン注入の順番は限定されない。即ち、図７のアノード領域５ａ～５ｅを形成するためのイオン注入の後に、図６の保護領域４ａ～４ｄを形成するためのイオン注入を実施してもよい。

【0046】

次に、熱処理により、図６及び図７に示した手順でイオン注入されたｐ型不純物を活性化させる。この結果、図８に示すように、メサ部１０ａ～１０ｅの上部、メサ部１０ａ～１０ｅの右側の側部、及びトレンチ３ａ～３ｄの底部の左側に亘って、ｐ^＋型のアノード領域５ａ～５ｅが形成される。また、トレンチ３ａ～３ｄの底部の右側には、アノード領域５ａ～５ｅに接してｐ型の保護領域４ａ～４ｄが形成される。

【0047】

次に、図９に示すように、トレンチ３ａ～３ｄの深さ方向に対して斜め方向からのスパッタリング等により、アノード領域５ａ～５ｅの表面にニッケル（Ｎｉ）等の金属膜６を堆積する。この堆積には、成膜される粒子が基板に入射する方向がそろっている成膜方法が好適である。その後、熱処理（シンタリング）により、金属膜６中のＮｉ原子とアノード領域５ａ～５ｅ中のＳｉ原子とをシリサイド反応させて、アノード領域５ａ～５ｅの表面にニッケルシリサイド（ＮｉＳｉ）等のシリサイドからなるオーミック電極（シリサイド層）６ａ～６ｅを形成する。

【0048】

次に、ＣＶＤ法、スパッタリング法又は蒸着法等により、図１０に示すように、トレンチ３ａ～３ｄの両側の側壁面及び下面と、メサ部１０ａ～１０ｅの上面に、チタン（Ｔｉ）等からなるショットキー電極７を形成する。次に、ＣＶＤ法、スパッタリング法又は蒸着法等により、図１１に示すように、トレンチ３ａ～３ｄを埋め込むように、メサ部１０ａ～１０ｅの上面にアルミニウム（Ａｌ）等からなる上層電極８を形成する。

【0049】

次に、研削又は化学機械研磨（ＣＭＰ）等により、半導体基板１００を下面側から研削し、半導体基板１００の厚さを製品厚さに調整する。次に、スパッタリング法又は蒸着法等により、半導体基板１００の下面の全面に金（Ａｕ）等からなるカソード電極９を形成する。その後、半導体基板１００を切断（ダイシング）して個片化することにより、図１及び図２に示した第１実施形態に係る半導体装置が完成する。

【0050】

第１実施形態に係る半導体装置の製造方法によれば、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる半導体装置を実現可能となる。更に、ｐ^＋型のアノード領域５ａ～５ｅを形成するための斜めイオン注入時には、トレンチ３ａ～３ｄの右側の側壁面にはイオン注入されないため、イオン注入用マスクが不要である。更に、トレンチ３ａ～３ｄを形成した後に、斜めイオン注入によりｐ^＋型のアノード領域５ａ～５ｅを形成するため、設備単価の高い高加速イオン注入装置等が不要となる。

【0051】

（第２実施形態）
第２実施形態に係る半導体装置は、図１２に示すように、ｐ^＋型のアノード領域５ａ～５ｅとショットキー電極７との間にオーミック電極６ａ～６ｅが設けられていない点が、第１実施形態に係る半導体装置と異なる。

【0052】

アノード電極（７，８）は、ショットキー電極７及び上層電極８のみを備える。ショットキー電極７は、メサ部１０ａ～１０ｅの上面、トレンチ３ａ～３ｄの両側の側壁面、及びトレンチ３ａ～３ｄの下面に接して設けられている。メサ部１０ａ～１０ｅの左側の側面においてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合する。メサ部１０ａ～１０ｅの上面、メサ部１０ａ～１０ｅの右側の側面、及びトレンチ３ａ～３ｄの下面においてアノード領域５ａ～５ｅが露出し、アノード領域５ａ～５ｅとショットキー電極７とがオーミック接合する。

【0053】

即ち、第２実施形態に係る半導体装置では、オーミック電極６ａ～６ｅを設けなくても、ショットキー電極７がアノード領域５ａ～５ｅとオーミック接合するするように構成されている。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0054】

第２実施形態に係る半導体装置の製造方法としては、図９に示した金属膜６を形成する手順と、その後の熱処理（シンタリング）してオーミック電極６ａ～６ｅを形成する手順を省略すればよい。

【0055】

また、アノード領域５ａ～５ｅとショットキー電極７とをオーミック接合させるためには、例えば、図５に示したトレンチ３ａ～３ｄの形成時に、メサ部１０ａ～１０ｅの右側の側面に３Ｃ－ＳｉＣ構造を形成する。そして、図７に示したアノード領域５ａ～５ｅを形成するためのイオン注入時に、ｐ型不純物であるＡｌを、メサ部１０ａ～１０ｅに４Ｈ－ＳｉＣ構造を崩す条件でイオン注入することにより、アノード領域５ａ～５ｅを形成する。４Ｈ－ＳｉＣ構造を崩すとは、４Ｈ－ＳｉＣ構造の一部がアモルファス構造もしくは３Ｃ－ＳｉＣ構造になることである。このための不純物濃度は、例えば５×１０^１９／ｃｍ^２以上、１×１０^２２／ｃｍ^２以下程度である。その後、アノード領域５ａ～５ｅの表面にチタン（Ｔｉ）等からなるショットキー電極７を形成することで、アノード領域５ａ～５ｅとショットキー電極７とをオーミック接合させることができる。

【0056】

第２実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。

【0057】

（第３実施形態）
第３実施形態に係る半導体装置は、図１３に示すように、トレンチ３ａ～３ｄの底部にｐ型の保護領域４ａ～４ｄが無い点が、第１実施形態に係る半導体装置と異なる。トレンチ３ａ～３ｄの下面の右側には、ドリフト層２が露出している。トレンチ３ａ～３ｄの下面の右側においてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合する。

【0058】

第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。第３実施形態に係る半導体装置の製造方法としては、図６に示したｐ型の保護領域４ａ～４ｄを形成するためのｐ型不純物のイオン注入の手順を省略すればよい。

【0059】

第３実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。更に、トレンチ３ａ～３ｄの下面の右側がショットキー接合となるため、ショットキー接合の面積を増加することができると共に、ｐ型の保護領域４ａ～４ｄを形成するための工数を削減することができる。

【0060】

（第４実施形態）
第４実施形態に係る半導体装置は、図１４に示すように、ｐ^＋型のアノード領域５ａ～５ｄが、メサ部１０ａ～１０ｅの上部、及びメサ部１０ａ～１０ｅの右側の側部にのみ選択的に設けられ、トレンチ３ａ～３ｄの底部には設けられていない点が、第１実施形態に係る半導体装置と異なる。

【0061】

アノード領域５ａ～５ｄとショットキー電極７との間にはオーミック電極６ａ～６ｄが設けられている。メサ部１０ａ～１０ｄの上面、メサ部１０ａ～１０ｄの右側の側面においてアノード領域５ａ～５ｄが露出し、アノード領域５ａ～５ｄとオーミック電極６ａ～６ｄとがオーミック接合する。メサ部１０ａ～１０ｄの左側の側面においてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合する。トレンチ３ａ～３ｄの底部には、トレンチ３ａ～３ｄの下面全体に亘って、ｐ型の保護領域４ａ～４ｄが設けられている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0062】

第４実施形態に係る半導体装置の製造方法では、図７に示したｐ^＋型のアノード領域５ａ～５ｄを形成するためのｐ型不純物のイオン注入時に、イオン注入の角度をトレンチ３ａ～３ｄの深さ方向に対して更に傾けることにより、メサ部１０ａ～１０ｅの上面、及びトレンチ３ａ～３ｄの左側の側壁面のみにｐ型不純物をイオン注入すればよい。

【0063】

第４実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。

【0064】

（第５実施形態）
第５実施形態に係る半導体装置は、図１５に示すように、ｐ^＋型のアノード領域５ａ～５ｄが、メサ部１０ａ～１０ｄの上部、及びメサ部１０ａ～１０ｄの右側の側部の上部にのみ選択的に設けられ、メサ部１０ａ～１０ｄの右側の側部の下部、及びトレンチ３ａ～３ｄの底部には設けられていない点が、第１実施形態に係る半導体装置と異なる。

【0065】

アノード領域５ａ～５ｄとショットキー電極７との間にはオーミック電極６ａ～６ｄが設けられている。メサ部１０ａ～１０ｄの上面、メサ部１０ａ～１０ｄの右側の側面の上部においてアノード領域５ａ～５ｄが露出し、アノード領域５ａ～５ｄとオーミック電極６ａ～６ｄとがオーミック接合している。

【0066】

メサ部１０ａ～１０ｄの右側の側面の下部には、アノード領域５ａ～５ｄが設けられていない。メサ部１０ａ～１０ｄの右側の側面の下部と、メサ部１０ａ～１０ｄの左側の側面においてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合している。トレンチ３ａ～３ｄの底部には、トレンチ３ａ～３ｄの下面全面に亘ってｐ型の保護領域４ａ～４ｄが設けられている。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0067】

第５実施形態に係る半導体装置の製造方法では、図７に示したｐ^＋型のアノード領域５ａ～５ｄを形成するためのｐ型不純物のイオン注入時に、イオン注入の角度をトレンチ３ａ～３ｄの深さ方向に対して更に傾けることにより、メサ部１０ａ～１０ｅの上面、及びトレンチ３ａ～３ｄの左側の側壁面の上部のみにｐ型不純物をイオン注入すればよい。

【0068】

第５実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。更に、メサ部１０ａ～１０ｄの右側の側面の下部においてもショットキー接合が形成される、ショットキー接合の面積を増加することができる。

【0069】

（第６実施形態）
第６実施形態に係る半導体装置は、図１６に示すように、メサ部１０ａ～１０ｅの一方の側面においてショットキー接合が形成され、メサ部１０ａ～１０ｅの他方の側面においてオーミック接合が形成される点は、第１実施形態に係る半導体装置と共通する。しかし、第６実施形態に係る半導体装置は、トレンチ３ａ，３ｃの両側の側壁面において、ショットキー接合同士が対向すると共に、トレンチ３ａ，３ｃに隣り合うトレンチ３ｂ，３ｄの両側の側壁面において、オーミック接合同士が対向する点が、第１実施形態に係る半導体装置と異なる。第６実施形態に係る半導体装置では、メサ部１０ａ，１０ｃ，１０ｅが共通の構造を有し、メサ部１０ｂ，１０ｄが共通の構造であり且つメサ部１０ａ，１０ｃ，１０ｅと逆向きの構造を有する。

【0070】

メサ部１０ａの上部、メサ部１０ａの右側の側部、トレンチ３ａの底部、メサ部１０ｂの左側の側部、メサ部１０ｂの上部に亘って、ｐ^＋型のアノード領域５ａｂが設けられている。アノード領域５ａｂとショットキー電極７との間にはオーミック電極６ａｂが設けられている。メサ部１０ａの上面、メサ部１０ａの右側の側面、トレンチ３ａの下面、メサ部１０ｂの左側の側面、メサ部１０ｂの上面においてアノード領域５ａｂが露出し、オーミック電極６ａｂとアノード領域５ａｂとがオーミック接合している。

【0071】

メサ部１０ｃの上部、メサ部１０ｃの右側の側部、トレンチ３ｃの底部、メサ部１０ｄの左側の側部、メサ部１０ｄの上部に亘って、ｐ^＋型のアノード領域５ｃｄが設けられている。アノード領域５ｃｄとショットキー電極７との間にはオーミック電極６ｃｄが設けられている。メサ部１０ｃの上面、メサ部１０ｃの右側の側面、トレンチ３ｃの下面、メサ部１０ｄの左側の側面、メサ部１０ｄの上面において、アノード領域５ｃｄが露出し、オーミック電極６ｃｄとアノード領域５ｃｄとがオーミック接合している。

【0072】

メサ部１０ｂの右側の側面、メサ部１０ｃの左側の側面、メサ部１０ｄの右側の側面、メサ部１０ｅの左側の側面のそれぞれにおいてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合している。トレンチ３ｂ，３ｄの底部には、トレンチ３ｂ，３ｄの下面全面に亘ってｐ型の保護領域４ｂ，４ｄが設けられている。

【0073】

このように、第６実施形態に係る半導体装置では、メサ部１０ｂ，１０ｄの一方（左側）の側面においてアノード領域５ａｂ，５ｃｄが露出し、アノード領域５ａｂ，５ｃｄとアノード電極（６ａｂ，６ｃｄ，７，８）とがオーミック接合する。また、メサ部１０ｂ，１０ｄの他方（右側）の側面、及びメサ部１０ａ，１０ｃ，１０ｅの一方（左側）の側面においてドリフト層２が露出し、ドリフト層２とアノード電極（６ａｂ，６ｃｄ，７，８）がショットキー接合する。また、メサ部１０ａ，１０ｃ，１０ｅの他方（右側）の側面においてアノード領域５ａｂ，５ｃｄ，５ｅが露出し、アノード領域５ａｂ，５ｃｄ，５ｅとアノード電極（６ａｂ，６ｃｄ，７，８）とがオーミック接合する。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0074】

第６実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。

【0075】

（第７実施形態）
第７実施形態に係る半導体装置は、図１７に示すように、トレンチ３ａ～３ｄの両側の側壁面において、ショットキー接合とオーミック接合が対向する点は、第１実施形態に係る半導体装置と共通する。しかし、第７実施形態に係る半導体装置は、メサ部１０ａ，１０ｃ，１０ｅの両側の側面において、ショットキー接合同士が対向すると共に、メサ部１０ａ，１０ｃ，１０ｅに隣り合うメサ部１０ｂ，１０ｄの両側の側面において、オーミック接合同士が対向する点が、第１実施形態に係る半導体装置と異なる。第７実施形態に係る半導体装置では、メサ部１０ａ，１０ｃ，１０ｅが共通の構造を有し、メサ部１０ｂ，１０ｄが共通の構造を有する。

【0076】

メサ部１０ａ，１０ｃ，１０ｅにはｐ^＋型のアノード領域は設けられていない。メサ部１０ａ，１０ｃ，１０ｅの上面及び両側の側面においてドリフト層２が露出し、ドリフト層２とショットキー電極７とがショットキー接合している。

【0077】

メサ部１０ｂの上部及び両側の側部には、ｐ^＋型のアノード領域５ａｂが設けられている。アノード領域５ａｂは、更にトレンチ３ａ，３ｂの底部にまで設けられている。アノード領域５ａｂとショットキー電極７との間にはオーミック電極６ａｂが設けられている。メサ部１０ｂの上面及び両側の側面においてアノード領域５ａｂが露出し、オーミック電極６ａｂとアノード領域５ａｂとがオーミック接合している。

【0078】

メサ部１０ｄの上部及び両側の側部には、ｐ^＋型のアノード領域５ｃｄが設けられている。アノード領域５ｃｄは、更にトレンチ３ｃ，３ｄの底部にまで設けられている。アノード領域５ｃｄとショットキー電極７との間にはオーミック電極６ｃｄが設けられている。メサ部１０ｄの上面及び両側の側面においてアノード領域５ｃｄが露出し、オーミック電極６ｃｄとアノード領域５ｃｄとがオーミック接合している。

【0079】

このように、第７実施形態に係る半導体装置では、メサ部１０ｂ，１０ｄの一方（左側）の側面及び他方（右側）の側面においてアノード領域５ａｂ，５ｃｄが露出し、アノード領域５ａｂ，５ｃｄとアノード電極（６ａｂ，６ｃｄ，７，８）とがオーミック接合する。また、メサ部１０ａ，１０ｃ，１０ｅの一方（左側）の側面及び他方（右側）の側面においてドリフト層２が露出し、ドリフト層２とアノード電極（６ａｂ，６ｃｄ，７，８）がショットキー接合する。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0080】

第７実施形態によれば、第１実施形態と同様に、トレンチ３ａ～３ｄの深さ方向に、オーミック接合及びショットキー接合の面積をそれぞれ増加させることができるので、順方向サージ電流耐量及び順方向電圧の両特性を改善することができる。

【0081】

（その他の実施形態）
上記のように第１～第７実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0082】

例えば、第１～第７実施形態では、半導体基板１００が４Ｃ－ＳｉＣで構成される場合を例示したが、これに限定されない。半導体基板１００は、例えば、３Ｃ－ＳｉＣ、６Ｈ－ＳｉＣ等の他の結晶構造で構成されていてよい。

【0083】

また、第１～第７実施形態では、半導体基板１００がＳｉＣで構成される場合を例示したが、これに限定されない。半導体基板１００は、例えば、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）で構成されていてよい。

【0084】

また、第１～第７実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0085】

１…カソード領域
２…ドリフト層
３ａ～３ｄ…トレンチ
４ａ～４ｄ…保護領域
５ａ～５ｅ，５ａｂ，５ｃｄ…アノード領域
６…金属膜
６ａ～６ｅ，６ａｂ，６ｃｄ…オーミック電極
７…ショットキー電極
８…上層電極
９…カソード電極（裏面電極）
１０ａ～１０ｅ…メサ部
１１…絶縁膜
１００…半導体基板
１０１…活性領域
１０２…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】