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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024066388
(43)【公開日】2024-05-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240508BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 661
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023015828
(22)【出願日】2023-02-06
(31)【優先権主張番号】10-2022-0143198
(32)【優先日】2022-10-31
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】598123150
【氏名又は名称】セメス株式会社
【氏名又は名称原語表記】ＳＥＭＥＳ ＣＯ．， ＬＴＤ．
【住所又は居所原語表記】７７，４ｓａｎｄａｎ ５－ｇｉｌ，Ｊｉｋｓａｎ－ｅｕｐ，Ｓｅｏｂｕｋ－ｇｕ，Ｃｈｅｏｎａｎ－ｓｉ，Ｃｈｕｎｇｃｈｅｏｎｇｎａｍ－ｄｏ，３３１－８１４ Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000671
【氏名又は名称】ＩＢＣ一番町弁理士法人
(72)【発明者】
【氏名】クォン，トーマス ジョンワン
(72)【発明者】
【氏名】キム，ユン サン
(72)【発明者】
【氏名】チョイ，へ ウォン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD02
5F083AD11
5F083GA10
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083PR06
5F083PR22
5F083PR40
(57)【要約】 （修正有）
【課題】３次元に配列されたメモリセルを備えた半導体装置を提供する。
【解決手段】基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、第１レイヤは互いに離隔配置され第１方向Ｄ１に延びた第１、第２半導体パターンと、第１方向と異なる第２方向に延び第１及び第２半導体パターンと電気的に接続された第１ビット線ＢＬ１を含み、第２レイヤは互いに離隔配置され第１方向に延びた第３及び第４半導体パターンと、第１方向と異なる第２方向Ｄ２に延び第３及び第４半導体パターンと電気的に接続された第２ビット線ＢＬを含み、第１～第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体、第１半導体パターンのチャネルと第３半導体パターンのチャネルを垂直方向に連結する第１ワード線および第２半導体パターンのチャネルと第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含む。
【選択図】図２
【解決手段】基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、第１レイヤは互いに離隔配置され第１方向Ｄ１に延びた第１、第２半導体パターンと、第１方向と異なる第２方向に延び第１及び第２半導体パターンと電気的に接続された第１ビット線ＢＬ１を含み、第２レイヤは互いに離隔配置され第１方向に延びた第３及び第４半導体パターンと、第１方向と異なる第２方向Ｄ２に延び第３及び第４半導体パターンと電気的に接続された第２ビット線ＢＬを含み、第１～第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体、第１半導体パターンのチャネルと第３半導体パターンのチャネルを垂直方向に連結する第１ワード線および第２半導体パターンのチャネルと第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、
前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターンおよび第２半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第２半導体パターンと電気的に接続された第１ビット線を含み、
前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第３半導体パターンおよび第４半導体パターンと、前記第１方向と異なる第２方向に延びて前記第３半導体パターンおよび第４半導体パターンと電気的に接続された第２ビット線を含み、
前記第１ないし第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；
前記第１半導体パターンのチャネルと前記第３半導体パターンのチャネルを垂直方向に連結する第１ワード線；および
前記第２半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含み、
前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第２ワード線の間に前記第１方向への第２距離は互いに異なる、半導体装置。
前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターンおよび第２半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第２半導体パターンと電気的に接続された第１ビット線を含み、
前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第３半導体パターンおよび第４半導体パターンと、前記第１方向と異なる第２方向に延びて前記第３半導体パターンおよび第４半導体パターンと電気的に接続された第２ビット線を含み、
前記第１ないし第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；
前記第１半導体パターンのチャネルと前記第３半導体パターンのチャネルを垂直方向に連結する第１ワード線；および
前記第２半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含み、
前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第２ワード線の間に前記第１方向への第２距離は互いに異なる、半導体装置。
【請求項2】
前記第１ワード線と前記第２ワード線の間に垂直方向に延びるように配置されたアイソレーション絶縁膜をさらに含む、請求項１に記載の半導体装置。
【請求項3】
前記アイソレーション絶縁膜は、前記第１ワード線と前記第２ワード線に接して自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）状態である、請求項２に記載の半導体装置。
【請求項4】
前記第１半導体パターンと前記第２半導体パターンの間に前記第１方向に延びた介在半導体パターンをさらに含み、前記アイソレーション絶縁膜は前記介在半導体パターンを貫通するように形成された、請求項２に記載の半導体装置。
【請求項5】
前記アイソレーション絶縁膜の前記第１方向への幅は、前記第１ワード線の前記第１方向への幅または前記第２ワード線の前記第１方向への幅より大きい、請求項２に記載の半導体装置。
【請求項6】
前記第１半導体パターンで、前記ボトム電極の一側に前記ソース、チャネル、ドレインが位置し、前記ボトム電極の他側にはアイソレーション絶縁膜が位置する、請求項１に記載の半導体装置。
【請求項7】
前記第１レイヤは前記第１方向に延びた第５半導体パターンをさらに含み、前記第１半導体パターン、前記第２半導体パターンおよび前記第５半導体パターン順に配列され、
前記第２レイヤは前記第１方向に延びた第６半導体パターンをさらに含み、前記第３半導体パターン、前記第４半導体パターンおよび前記第６半導体パターン順に配列され、
前記第５および第６半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含み、
前記第５半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線をさらに含む、請求項１に記載の半導体装置。
前記第２レイヤは前記第１方向に延びた第６半導体パターンをさらに含み、前記第３半導体パターン、前記第４半導体パターンおよび前記第６半導体パターン順に配列され、
前記第５および第６半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含み、
前記第５半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線をさらに含む、請求項１に記載の半導体装置。
【請求項8】
前記第１ワード線の中心と前記第３ワード線の中心を連結する仮想の線は、前記第２ワード線とオーバーラップしない、請求項７に記載の半導体装置。
【請求項9】
前記第１レイヤは前記第１半導体パターンと前記第２半導体パターンの間に前記第１方向に延びた第７半導体パターンと、前記第７半導体パターンと電気的に接続された第３ビット線をさらに含み、
前記第１ビット線は前記第１半導体パターンの一側に配置され、
前記第３ビット線は前記第７半導体パターンの他側に配置される、請求項１に記載の半導体装置。
前記第１ビット線は前記第１半導体パターンの一側に配置され、
前記第３ビット線は前記第７半導体パターンの他側に配置される、請求項１に記載の半導体装置。
【請求項10】
前記第１ないし第４半導体パターンそれぞれの上に、前記チャネルの４面を囲むゲート絶縁膜をさらに含む、請求項１に記載の半導体装置。
【請求項11】
前記第１レイヤと前記第２レイヤはステップ形状に配置され、前記第１レイヤの第１ビット線は前記第２レイヤにより露出する露出領域を含み、前記第１ビット線の前記露出領域と接触するビット線コンタクトをさらに含む、請求項１に記載の半導体装置。
【請求項12】
キャパシタ領域と、前記キャパシタ領域の両側に配置された第１スイッチング領域および第２スイッチング領域を含む基板；
前記基板上に順次積層された多数のレイヤを含む積層構造体－前記多数のレイヤそれぞれは多数のセルトランジスタと多数のキャパシタを含み、前記多数のキャパシタは前記キャパシタ領域に配置され、前記多数のセルトランジスタは前記第１スイッチング領域または第２スイッチング領域に配置され、多数のキャパシタのうち第１キャパシタに電気的に接続された第１セルトランジスタは前記第１スイッチング領域に配置され、前記第１キャパシタにすぐ隣接した第２キャパシタに電気的に接続された第２セルトランジスタは前記第２スイッチング領域に配置される－；
前記基板上に垂直に配列され、積層された前記多数のセルトランジスタのゲートを電気的に接続する多数のワード線を含む、半導体装置。
前記基板上に順次積層された多数のレイヤを含む積層構造体－前記多数のレイヤそれぞれは多数のセルトランジスタと多数のキャパシタを含み、前記多数のキャパシタは前記キャパシタ領域に配置され、前記多数のセルトランジスタは前記第１スイッチング領域または第２スイッチング領域に配置され、多数のキャパシタのうち第１キャパシタに電気的に接続された第１セルトランジスタは前記第１スイッチング領域に配置され、前記第１キャパシタにすぐ隣接した第２キャパシタに電気的に接続された第２セルトランジスタは前記第２スイッチング領域に配置される－；
前記基板上に垂直に配列され、積層された前記多数のセルトランジスタのゲートを電気的に接続する多数のワード線を含む、半導体装置。
【請求項13】
前記第１スイッチング領域に配置された多数のワード線が互いにずれて（ｓｔａｇｇｅｒｅｄ）配置されるか、前記第２スイッチング領域に配置された多数のワード線が互いにずれて配置される、請求項１２に記載の半導体装置。
【請求項14】
前記第１スイッチング領域ですぐ隣接するように配置された２個のワード線の間に、前記２個のワード線に接して垂直方向に延びて配置されたアイソレーション絶縁膜をさらに含む、請求項１２に記載の半導体装置。
【請求項15】
前記第２キャパシタの一側は、前記第１スイッチング領域内に位置した前記アイソレーション絶縁膜と連結され、前記第２キャパシタの他側は、前記第２スイッチング領域内に位置した前記第２セルトランジスタと連結される、請求項１４に記載の半導体装置。
【請求項16】
前記第１セルトランジスタは第１方向に延びた第１半導体パターンと、前記第１半導体パターンに定義されたソース、チャネル、ドレインを含み、
前記第１セルトランジスタに対応する第１キャパシタは、前記第１半導体パターンに定義されたボトム電極と、前記ボトム電極と絶縁されて前記ボトム電極を囲むように形成されたトップ電極を含む、請求項１２に記載の半導体装置。
前記第１セルトランジスタに対応する第１キャパシタは、前記第１半導体パターンに定義されたボトム電極と、前記ボトム電極と絶縁されて前記ボトム電極を囲むように形成されたトップ電極を含む、請求項１２に記載の半導体装置。
【請求項17】
前記多数のレイヤは順次積層された第１レイヤと第２レイヤを含み、
前記第１レイヤには前記第１セルトランジスタおよび前記第１キャパシタが位置し、
前記第２レイヤには第３セルトランジスタおよび第３キャパシタが位置し、
前記トップ電極は前記第１セルトランジスタのボトム電極と前記第３セルトランジスタのボトム電極を囲むように形成される、請求項１６に記載の半導体装置。
前記第１レイヤには前記第１セルトランジスタおよび前記第１キャパシタが位置し、
前記第２レイヤには第３セルトランジスタおよび第３キャパシタが位置し、
前記トップ電極は前記第１セルトランジスタのボトム電極と前記第３セルトランジスタのボトム電極を囲むように形成される、請求項１６に記載の半導体装置。
【請求項18】
基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、
前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターン、第２半導体パターンおよび第３半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第３半導体パターンと電気的に接続された第１ビット線を含み、前記第２半導体パターンと電気的に接続された第２ビット線を含み、
前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第４半導体パターン、第５半導体パターンおよび第６半導体パターンと、前記第１方向と異なる第２方向に延びて前記第４半導体パターンおよび第６半導体パターンと電気的に接続された第３ビット線を含み、前記第５半導体パターンと電気的に接続された第４ビット線を含み、
前記第１ないし第５半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；
前記第１半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第１ワード線；
前記第２半導体パターンのチャネルと前記第５半導体パターンのチャネルを垂直方向に連結する第２ワード線；
前記第３半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線；および
前記第１ワード線と前記第３ワード線の間に垂直方向に延びるように配置され、前記第１ワード線と前記第２ワード線に接する自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）アイソレーション絶縁膜を含み、
前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第３ワード線の間に前記第１方向への第２距離は互いに異なり、
前記アイソレーション絶縁膜は前記第２半導体パターンおよび前記第５半導体パターンを貫通するように形成された、半導体装置。
前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターン、第２半導体パターンおよび第３半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第３半導体パターンと電気的に接続された第１ビット線を含み、前記第２半導体パターンと電気的に接続された第２ビット線を含み、
前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第４半導体パターン、第５半導体パターンおよび第６半導体パターンと、前記第１方向と異なる第２方向に延びて前記第４半導体パターンおよび第６半導体パターンと電気的に接続された第３ビット線を含み、前記第５半導体パターンと電気的に接続された第４ビット線を含み、
前記第１ないし第５半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；
前記第１半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第１ワード線；
前記第２半導体パターンのチャネルと前記第５半導体パターンのチャネルを垂直方向に連結する第２ワード線；
前記第３半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線；および
前記第１ワード線と前記第３ワード線の間に垂直方向に延びるように配置され、前記第１ワード線と前記第２ワード線に接する自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）アイソレーション絶縁膜を含み、
前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第３ワード線の間に前記第１方向への第２距離は互いに異なり、
前記アイソレーション絶縁膜は前記第２半導体パターンおよび前記第５半導体パターンを貫通するように形成された、半導体装置。
【請求項19】
前記アイソレーション絶縁膜の前記第１方向への幅は、前記第１ワード線の前記第１方向への幅または前記第３ワード線の前記第１方向への幅より大きい、請求項１８に記載の半導体装置。
【請求項20】
前記基板はキャパシタ領域と、前記キャパシタ領域の両側に配置された第１スイッチング領域および第２スイッチング領域を含み、
前記第１ビット線および前記第３ビット線は前記第１スイッチング領域に形成され、
前記第２ビット線および前記第４ビット線は前記第２スイッチング領域に形成される、請求項１８に記載の半導体装置。
前記第１ビット線および前記第３ビット線は前記第１スイッチング領域に形成され、
前記第２ビット線および前記第４ビット線は前記第２スイッチング領域に形成される、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
２次元に配列されたメモリセルを備えた半導体装置の場合、集積度は半導体装置が占める面積により決定される。このような場合、集積度は微細パターンを形成する技術水準によって大きく影響を受ける。超高価の装備を用いて半導体装置の集積度を高めているが、依然として制限的である。そのため、３次元に配列されたメモリセルを備えた半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、３次元に配列されたメモリセルを備えた半導体装置を提供することにある。
【0004】
本発明が解決しようとする他の課題は、前記半導体装置の製造方法を提供することにある。
【0005】
本発明の課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0006】
前記課題を達成するための本発明の半導体装置の一態様（ａｓｐｅｃｔ）は、基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターンおよび第２半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第２半導体パターンと電気的に接続された第１ビット線を含み、前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第３半導体パターンおよび第４半導体パターンと、前記第１方向と異なる第２方向に延びて前記第３半導体パターンおよび第４半導体パターンと電気的に接続された第２ビット線を含み、前記第１ないし第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；前記第１半導体パターンのチャネルと前記第３半導体パターンのチャネルを垂直方向に連結する第１ワード線；および前記第２半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含み、前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第２ワード線の間に前記第１方向への第２距離は互いに異なる。
【0007】
前記課題を達成するための本発明の半導体装置の他の態様は、キャパシタ領域と、前記キャパシタ領域の両側に配置された第１スイッチング領域および第２スイッチング領域を含む基板；前記基板上に順次積層された多数のレイヤを含む積層構造体－前記多数のレイヤそれぞれは多数のセルトランジスタと多数のキャパシタを含み、前記多数のキャパシタは前記キャパシタ領域に配置され、前記多数のセルトランジスタは前記第１スイッチング領域または第２スイッチング領域に配置され、多数のキャパシタのうち第１キャパシタに電気的に接続された第１セルトランジスタは前記第１スイッチング領域に配置され、前記第１キャパシタにすぐ隣接した第２キャパシタに電気的に接続された第２セルトランジスタは前記第２スイッチング領域に配置される－；前記基板上に垂直に配列され、積層された前記多数のセルトランジスタのゲートを電気的に接続する多数のワード線を含む。
【0008】
前記他の課題を達成するための本発明の半導体装置の態様は、基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターン、第２半導体パターンおよび第３半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第３半導体パターンと電気的に接続された第１ビット線を含み、前記第２半導体パターンと電気的に接続された第２ビット線を含み、前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第４半導体パターン、第５半導体パターンおよび第６半導体パターンと、前記第１方向と異なる第２方向に延びて前記第４半導体パターンおよび第６半導体パターンと電気的に接続された第３ビット線を含み、前記第５半導体パターンと電気的に接続された第４ビット線を含み、前記第１ないし第５半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；前記第１半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第１ワード線；前記第２半導体パターンのチャネルと前記第５半導体パターンのチャネルを垂直方向に連結する第２ワード線；前記第３半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線；および前記第１ワード線と前記第３ワード線の間に垂直方向に延びるように配置され、前記第１ワード線と前記第２ワード線に接する自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）アイソレーション絶縁膜を含み、前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第３ワード線の間に前記第１方向への第２距離は互いに異なり、前記アイソレーション絶縁膜は前記第２半導体パターンおよび前記第５半導体パターンを貫通するように形成される。
【0009】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0010】
【図1】本発明のいくつかの実施形態による半導体装置を説明するための概念図である。
【図4】本発明のいくつかの実施形態による半導体装置を説明するための斜視図である。
【図10】本発明のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
【図12】ワード線とアイソレーション絶縁膜の間の関係を説明するための図である。
【図15】本発明のいくつかの実施形態による半導体装置におけるビット線およびビット線コンタクトの連結管系を説明するためのレイアウト図である。
【図17】本発明のいくつかの実施形態による半導体装置の製造方法を説明するためのフローチャートである。
【図28】本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【図29】本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【図30】本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【図31】本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【図32】本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【発明を実施するための形態】
【0011】
以下、添付する図面を参照して本発明の好ましい実施形態について詳細に説明する。本発明の利点および特徴、並びにこれらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すると明確になる。しかし、本発明は以下に開示する実施形態に限定されるものではなく互いに異なる多様な形態で実現することができ、本実施形態は単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によってのみ定義される。明細書全体にわたって同一参照符号は同一構成要素を指すものとする。
【0012】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示されているように一つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために使用される。空間的に相対的な用語は図面に示されている方向に加えて使用時または動作時の素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図面に示されている素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれ得る。したがって、例示的な用語の「下」は下と上の方向をすべて含むことができる。素子は他の方向に配向されてもよく、そのため空間的に相対的な用語は配向によって解釈されることができる。
【0013】
第１、第２などが多様な素子、構成要素および／またはセクションを叙述するために使われるが、これらの素子、構成要素および／またはセクションはこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用する。したがって、以下で言及される第１素子、第１構成要素または第１セクションは本発明の技術的思想内で第２素子、第２構成要素または第２セクションであり得るのはもちろんである。
【0014】
以下、添付する図面を参照して本発明の実施形態について詳細に説明し、添付図面を参照して説明するにあたり図面符号に関係なく同一であるかまたは対応する構成要素は同じ参照番号を付与し、これに係る重複する説明は省略する。
【0015】
図１は本発明のいくつかの実施形態による半導体装置を説明するための概念図である。図２は図１に示すレイヤＬｎを説明するための回路図である。図３は図１に示すレイヤＬｎに含まれた領域を説明するための概念図である。
【0016】
まず図１を参照すると、本発明のいくつかの実施形態による半導体装置は、積層された多数のレイヤ（Ｌ１～Ｌｎ，ただしｎは２以上の自然数）を含む。多数のレイヤＬ１～Ｌｎは第３方向Ｄ３に沿って積層される。各レイヤＬ１～Ｌｎには多数のメモリセルＭＣが２次元的に配列される。例えば、多数のメモリセルＭＣは第１方向Ｄ１および第２方向Ｄ２に沿って配列されることができる。メモリセルＭＣはセルトランジスタとキャパシタを含む。
【0017】
ビット線ＢＬは対応するレイヤＬ１～Ｌｎ内に設けられ、ワード線ＷＬは積層された多数のレイヤＬ１～Ｌｎを貫通するように設けけられる。ビット線ＢＬは第２方向Ｄ２に沿って延びて、ワード線ＷＬは第３方向Ｄ３に沿って延びることができる。メモリセルＭＣは対応するビット線ＢＬおよびワード線ＷＬに電気的に接続される。
【0018】
第１方向Ｄ１は後述する半導体パターンの延長方向（またはキャパシタのボトム電極の延長方向）と並んでもよく、第２方向Ｄ２はビット線ＢＬの延長方向と並んでもよいが、これに限定されない。第３方向Ｄ３はワード線ＷＬの延長方向と並んでもよいが、これに限定されない。
【0019】
図２を用いてレイヤＬｎの構造を具体的に説明すると、第１ビット線ＢＬ１、第２ビット線ＢＬ２は第２方向Ｄ２に沿って延びて互いに離隔して配置される。
【0020】
ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２は第３方向Ｄ３に沿って延びるように配置される。
【0021】
第１メモリセルＭＣ１は第１ビット線ＢＬ１とワード線ＷＬ１１に連結される。第１セルトランジスタＴＲ１のソースは第１ビット線ＢＬ１に連結され、ゲートはワード線ＷＬ１１に連結され、ドレインは第１キャパシタＣ１に連結される。
【0022】
第２メモリセルＭＣ２は第２ビット線ＢＬ２とワード線ＷＬ２１に連結される。第２セルトランジスタＴＲ２のソースは第２ビット線ＢＬ２に連結され、ゲートはワード線ＷＬ２１に連結され、ドレインは第２キャパシタＣ２に連結される。
【0023】
第３メモリセルＭＣ３は第１ビット線ＢＬ１とワード線ＷＬ１２に連結される。第３セルトランジスタＴＲ３のソースは第１ビット線ＢＬ１に連結され、ゲートはワード線ＷＬ１２に連結され、ドレインは第３キャパシタＣ３に連結される。
【0024】
第４メモリセルＭＣ４は第２ビット線ＢＬ２とワード線ＷＬ２２に連結される。第４セルトランジスタＴＲ４のソースは第２ビット線ＢＬ２に連結され、ゲートはワード線ＷＬ２２に連結され、ドレインは第４キャパシタＣ４に連結される。
【0025】
図３に示すように、レイヤＬｎ（またはレイヤＬｎが形成される基板）はキャパシタ領域ＣＲと、キャパシタ領域ＣＲの両側に配置された第１スイッチング領域ＳＷ１と第２スイッチング領域ＳＷ２を含むことができる。
【0026】
キャパシタ領域ＣＲには多数のキャパシタＣ１～Ｃ４が配置される。
【0027】
第１スイッチング領域ＳＷ１と第２スイッチング領域ＳＷ２には、セルトランジスタＴＲ１～ＴＲ４が配置される。
【0028】
多数のセルトランジスタＴＲ１～ＴＲ４をずらして（ｓｔａｇｇｅｒｅｄ）（またはジグザグ（ｚｉｇｚａｇ）形状に）配置することができる。例えば、第１キャパシタＣ１に対応する第１セルトランジスタＴＲ１が第１スイッチング領域ＳＷ１に配置されると、第１キャパシタＣ１にすぐ隣接した第２キャパシタＣ２に対応する第２セルトランジスタＴＲ２は第２スイッチング領域ＳＷ２に配置される。第２キャパシタＣ２にすぐ隣接した第３キャパシタＣ３に対応する第３セルトランジスタＴＲ３は第１スイッチング領域ＳＷ１に配置される。第３キャパシタＣ３にすぐ隣接した第４キャパシタＣ４に対応する第４セルトランジスタＴＲ４は第２スイッチング領域ＳＷ２に配置される。
【0029】
図４は本発明のいくつかの実施形態による半導体装置を説明するための斜視図である。図５は図４の一部のレイヤＬ１，Ｌ２を拡大して示す図である。図６は図５の領域Ｑ１を拡大して示す図である。図４ないし図６では説明の便宜上、キャパシタのトップ電極は図示しない。
【0030】
まず図４を参照すると、本発明のいくつかの実施形態による半導体装置は、第３方向Ｄ３に積層された多数のレイヤ（Ｌ１，Ｌ２，Ｌ３，…，Ｌｎ）を含み、隣接したレイヤ（Ｌ１，Ｌ２，Ｌ３，…，Ｌｎ）の間には層間絶縁膜（ＤＩ１，ＤＩ２，ＤＩ３，…，ＤＩｎ）が配置される。
【0031】
図４および図５を参照すると、第１レイヤＬ１は互いに離隔して配置されて第１方向に延びた多数の半導体パターンＳ１１，Ｓ１２，Ｓ１３，Ｓ１４を含む。また、第１レイヤＬ１には互いに離隔して配置されて第２方向Ｄ２に延びたビット線ＢＬ１１，ＢＬ１２を含む。
【0032】
第２レイヤＬ２は互いに離隔して配置されて第１方向に延びた多数の半導体パターンＳ２１，Ｓ２２，Ｓ２３，Ｓ２４を含む。また、第２レイヤＬ２には互いに離隔して配置されて第２方向Ｄ２に延びたビット線ＢＬ２１，ＢＬ２２を含む。
【0033】
第ｎレイヤＬｎは互いに離隔して配置されて第１方向に延びた多数の半導体パターンＳｎ１，Ｓｎ２，Ｓｎ３，Ｓｎ４を含む。また、第ｎレイヤＬｎには互いに離隔して配置されて第２方向Ｄ２に延びたビット線ＢＬｎ１，ＢＬｎ２を含む。
【0034】
ここで、図６に示すように、半導体パターン（例えば、Ｓ２２）はソースＳ、チャネルＣ、ドレインＤおよびボトム電極（例えば、ＢＥ２２）に区分することができる。半導体パターンＳ２２は例えば、シリコンであり得るが、これに限定されない。ソースＳ、ドレインＤおよびボトム電極ＢＥ２２は例えば、ｎ型ドープされた不純物領域であり得る。
【0035】
また、ボトム電極ＢＥ２２を囲むようにキャパシタ絶縁膜（例えば、ＣＤ２２）が形成される。ボトム電極ＢＥ２２の４面を囲むようにキャパシタ絶縁膜ＣＤ２２が形成されることができる。キャパシタ絶縁膜ＣＤ２２は例えば、高誘電率（ｈｉｇｈ－ｋ）物質であり得るが、これに限定されない。
【0036】
また、チャネルＣを囲むようにゲート絶縁膜（例えば、ＧＤ２２）が形成される。チャネルＣの４面を囲むようにゲート絶縁膜ＧＤ２２が形成されることができる。ゲート絶縁膜ＧＤ２２は例えば、酸化膜、窒化膜、高誘電率物質のうちの少なくとも一つを含み得るが、これに限定されない。
【0037】
【0038】
具体的には、ワード線ＷＬ１１は半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）のチャネルＣを垂直方向に電気的に接続し、ワード線ＷＬ１２は半導体パターン（Ｓ１４，Ｓ２４，…，Ｓｎ４）のチャネルＣを垂直方向に電気的に接続し、ワード線ＷＬ２１は半導体パターン（Ｓ１１，Ｓ２１，…，Ｓｎ１）のチャネルを垂直方向に電気的に接続し、ワード線ＷＬ２２は半導体パターン（Ｓ１３，Ｓ２３，…，Ｓｎ３）のチャネルを垂直方向に電気的に接続する。
【0039】
また、アイソレーション絶縁膜ＳＡＤ１１，ＳＡＤ１２，ＳＡＤ２１，ＳＡＤ２２は第３方向Ｄ３に積層されたレイヤＬ１～Ｌｎを貫通するように形成される。アイソレーション絶縁膜ＳＡＤ１１，ＳＡＤ１２，ＳＡＤ２１，ＳＡＤ２２はすぐ隣接したワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２が互いに絶縁されるように、すぐ隣接したワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２の間に配置される。
【0040】
具体的には、アイソレーション絶縁膜ＳＡＤ１２は第２方向Ｄ２を基準として見るとき、ワード線ＷＬ１１，ＷＬ１２の間に配置され、アイソレーション絶縁膜ＳＡＤ２１は第２方向Ｄ２を基準として見るときワード線ＷＬ２１，ＷＬ２２の間に配置される。
【0041】
半導体パターン（例えば、Ｓｎ２）で、第１方向Ｄ１を基準として見るとき、ボトム電極ＢＥｎ２（図４ではキャパシタ絶縁膜ＣＤｎ２により隠れる）の一側にはソースＳ、チャネルＣ、ドレインＤ（すなわち、セルトランジスタ）が位置し、ボトム電極ＢＥｎ２の他側にはアイソレーション絶縁膜（例えば、ＳＡＤ２１）が位置することができる。そのため、半導体パターンＳｎ２の一側はビット線（例えば、ＢＬｎ１）と電気的に接続され、他側はアイソレーション絶縁膜（例えば、ＳＡＤ２１）によってビット線（例えば、ＢＬｎ２）と絶縁される。
【0042】
【0043】
図示のように、すべてのワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２が一つのスイッチング領域（例えば、図３のＳＷ１）内に設置されない。ワード線ＷＬ１１，ＷＬ１２は第１スイッチング領域ＳＷ１に配置され、ワード線ＷＬ２１，ＷＬ２２は第２スイッチング領域ＳＷ２に配置される。図示のように、半導体パターンＳｎ１，Ｓｎ２，Ｓｎ３，Ｓｎ４とそれぞれ連結されたワード線ＷＬ２１，ＷＬ１１，ＷＬ２２，ＷＬ１２は、順次第２スイッチング領域ＳＷ２、第１スイッチング領域ＳＷ１、第２スイッチング領域ＳＷ２、第１スイッチング領域ＳＷ１内に配置される。
【0044】
また、第１スイッチング領域（図３のＳＷ１参照）で、第２方向Ｄ２を基準として見るとき、アイソレーション絶縁膜ＳＡＤ１１、ワード線ＷＬ１１、アイソレーション絶縁膜ＳＡＤ１２、ワード線ＷＬ１２順に配置される。また、第２スイッチング領域（図３のＳＷ２参照）で、第２方向Ｄ２を基準として見るとき、ワード線ＷＬ２１、アイソレーション絶縁膜ＳＡＤ２１、ワード線ＷＬ２２、アイソレーション絶縁膜ＳＡＤ２２順に配置される。
【0045】
一方、図４では説明しなかったキャパシタ絶縁膜ＣＤｎ１，ＣＤｎ２，ＣＤｎ３，ＣＤｎ４はそれぞれ第ｎレイヤＬｎで配置された半導体パターンＳｎ１，Ｓｎ２，Ｓｎ３，Ｓｎ４に形成されたキャパシタ絶縁膜を指示する。
【0046】
【0047】
図７および図８を参照すると、多数の半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）は第３方向Ｄ３に積層される。各半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）の一部（すなわち、チャネルＣ）を囲むようにゲート絶縁膜（ＧＤ１２，ＧＤ２２，…，ＧＤｎ２）が形成される。チャネルＣの４面を囲むようにゲート絶縁膜（ＧＤ１２，ＧＤ２２，…，ＧＤｎ２）が形成される。ワード線ＷＬ１１は第３方向Ｄ３に長く延びて、多数の半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）を囲むように形成される。
【0048】
図９を参照すると、多数の半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）は第３方向Ｄ３に積層される。各半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）（すなわち、ボトム電極（ＢＥ１２，ＢＥ２２，…，ＢＥｎ２））を囲むようにキャパシタ絶縁膜（ＣＤ１２，ＣＤ２２，…，ＣＤｎ２）が形成される。ボトム電極（ＢＥ１２，ＢＥ２２，…，ＢＥｎ２）の４面を囲むようにキャパシタ絶縁膜（ＣＤ１２，ＣＤ２２，…，ＣＤｎ２）が形成される。トップ電極ＴＥ１１は第３方向Ｄ３に長く延びて、多数の半導体パターン（Ｓ１２，Ｓ２２，…，Ｓｎ２）（すなわち、ボトム電極（ＢＥ１２，ＢＥ２２，…，ＢＥｎ２））を囲むように形成される。
【0049】
図１０は本発明のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。図１１は図１０の領域Ｑ２を拡大して示す図である。図１２はワード線とアイソレーション絶縁膜の間の関係を説明するための図である。図１３は図１１のＣ－Ｃに沿って切断した断面図である。図１４は図１１のＤ－Ｄに沿って切断した断面図である。
【0050】
まず図１０を参照すると、本発明のいくつかの実施形態による半導体装置は多数のバンクＢＡ，ＢＢを含む。多数のバンクＢＡ，ＢＢが第１方向Ｄ１に並んで配置された場合を示しているが、これに限定されない。
【0051】
第１バンクＢＡはキャパシタ領域ＣＲ１と、キャパシタ領域ＣＲ１の両側に配置されたスイッチング領域ＳＷ１１，ＳＷ１２を含む。同様に、第２バンクＢＢはキャパシタ領域ＣＲ２と、キャパシタ領域ＣＲ２の両側に配置されたスイッチング領域ＳＷ２１，ＳＷ２２を含む。
【0052】
図１１を参照すると、第１バンクＢＡ内に、第１方向Ｄ１に沿って延びるように多数の半導体パターンＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７が配置される。多数の半導体パターンＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７は第２方向Ｄ２に互いに離隔して配置される。
【0053】
第１スイッチング領域ＳＷ１１内に、半導体パターンＳ１，Ｓ３，Ｓ５，Ｓ７のチャネルと電気的に接続されて第３方向Ｄ３に延びたワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置される。半導体パターンＳ２，Ｓ４，Ｓ６それぞれを貫通するように、第３方向Ｄ３に延びたアイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２，ＳＡＤ３が配置される。
【0054】
第１スイッチング領域ＳＷ１１内で、多数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４はずれて（ｓｔａｇｇｅｒｅｄ）（またはジグザグ（ｚｉｇｚａｇ）形状に）配置されることができる。
【0055】
言い換えると、ビット線ＢＬ１とワード線（例えば、ＷＬ１，ＷＬ３）の間の第１方向Ｄ１への第１距離ＤＳＴ１と、ビット線ＢＬ１とワード線（例えば、ＷＬ２，ＷＬ４）の間の第１方向Ｄ１への第２距離ＤＳＴ２は互いに異なってもよい。
【0056】
または、ワード線ＷＬ１の中心とワード線ＷＬ３の中心を連結する仮想の線は、ワード線ＷＬ２とオーバーラップしない。ワード線ＷＬ１，ＷＬ３よりワード線ＷＬ２がキャパシタ領域ＣＲ１に近く配置されているからである。
【0057】
また、アイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２，ＳＡＤ３は隣接したワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の間に配置される。アイソレーション絶縁膜（例えば、ＳＡＤ１）は第２方向Ｄ２に隣接したワード線（例えば、ＷＬ１，ＷＬ２）が互いにショートしないようにする。特に、アイソレーション絶縁膜（例えば、ＳＡＤ１）は隣接したワード線（例えば、ＷＬ１，ＷＬ２）と接して、自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）状態であり得る。後述するが、隣接したワード線ＷＬ１，ＷＬ２が形成された状態で、ワード線ＷＬ１，ＷＬ２（すなわち、金属）のエッチング率が低い方式でトレンチを形成した後に、トレンチを絶縁膜で充填することによってアイソレーション絶縁膜ＳＡＤ１を形成する。アイソレーション絶縁膜ＳＡＤ１は自己整合された形態を有するので、狭い領域でも隣接したワード線ＷＬ１，ＷＬ２の間の絶縁を確実にすることができる。
【0058】
ここで図１２を参照すると、アイソレーション絶縁膜ＳＡＤ１の第１方向Ｄ１への幅Ｗ３は、ワード線ＷＬ１の第１方向Ｄ１への幅Ｗ１またはワード線ＷＬ２の第１方向Ｄ１への幅Ｗ２より大きい。前述したように、隣接したワード線ＷＬ１，ＷＬ２がずれて配置されているので、隣接したワード線ＷＬ１，ＷＬ２を互いに十分に絶縁させるためにアイソレーション絶縁膜ＳＡＤ１を第１方向Ｄ１に長く形成する。
【0059】
再び図１１を参照すると、第２スイッチング領域ＳＷ１２内に、半導体パターンＳ１，Ｓ３，Ｓ５，Ｓ７それぞれを貫通するように、第３方向Ｄ３に延びたアイソレーション絶縁膜ＳＡＤ４，ＳＡＤ５，ＳＡＤ６，ＳＡＤ７が配置される。また、半導体パターンＳ２，Ｓ４，Ｓ６のチャネルと電気的に接続されて第３方向Ｄ３に延びたワード線ＷＬ５，ＷＬ６，ＷＬ７が配置される。
【0060】
第２スイッチング領域ＳＷ１２内で、多数のワード線ＷＬ５，ＷＬ６，ＷＬ７はずれて（ｓｔａｇｇｅｒｅｄ）（またはジグザグ（ｚｉｇｚａｇ）形状に）配置されることができる。
【0061】
言い換えると、ビット線ＢＬ２とワード線（例えば、ＷＬ５，ＷＬ７）の間の第１方向Ｄ１への距離と、ビット線ＢＬ２とワード線（例えば、ＷＬ６）の間の第１方向Ｄ１への距離は互いに異なってもよい。
【0062】
または、ワード線ＷＬ５の中心とワード線ＷＬ７の中心を連結する仮想の線は、ワード線ＷＬ６とオーバーラップしない。ワード線ＷＬ６がワード線ＷＬ５，ＷＬ７よりキャパシタ領域ＣＲ１に近く配置されているからである。
【0063】
また、キャパシタ領域ＣＲ１には、多数の半導体パターンＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７を囲むキャパシタ絶縁膜が形成され、キャパシタ絶縁膜上にトップ電極ＴＥが形成される。
【0064】
ここで、図１３を参照すると、第１スイッチング領域ＳＷ１１、キャパシタ領域ＣＲ１および第２スイッチング領域ＳＷ１２を横切るように、多数の半導体パターンＳ１が第１方向Ｄ１に延びて配置される。多数の半導体パターンＳ１は第３方向Ｄ３に積層される。
【0065】
第１スイッチング領域ＳＷ１１で、半導体パターンＳ１の一側と連結されたビット線ＢＬ１が配置される。第２スイッチング領域ＳＷ１２で半導体パターンＳ１の他側と連結されたビット線ＢＬ２が配置される。アイソレーション絶縁膜ＳＡＤ４によって半導体パターンＳ１が電気的に分離される。したがって、半導体パターンＳ１はビット線ＢＬ１から電圧／信号の提供を受け、ビット線ＢＬ２から電圧／信号の提供を受けない。
【0066】
図示のように、半導体パターンＳ１はセルトランジスタのソースＳ、チャネルＣ、ドレインＤ、キャパシタのボトム電極ＢＥとして使用することができる。チャネルＣを囲むようにゲート絶縁膜ＧＤが形成され、ボトム電極ＢＥを囲むようにキャパシタ絶縁膜ＣＤが形成される。また、ボトム電極ＢＥおよびキャパシタ絶縁膜ＣＤを囲んで、第３方向に延びたトップ電極ＴＥが形成される。
【0067】
図１４を参照すると、基板上に半導体パターンＳ１，Ｓ３，Ｓ５が第３方向Ｄ３に積層されて配置される。
【0068】
半導体パターンＳ１，Ｓ３，Ｓ５が第２方向Ｄ２に互いに離隔するように配置される。
【0069】
積層された半導体パターンＳ１はワード線ＷＬ１によって互いに電気的に接続され、積層された半導体パターンＳ５はワード線ＷＬ３によって互いに電気的に接続される。また、積層された半導体パターンＳ３は絶縁膜によって囲まれている。
【0070】
隣接した半導体パターン（例えば、Ｓ１，Ｓ３）の間には、アイソレーション絶縁膜ＳＡＤ１が配置される。また、隣接した半導体パターン（例えば、Ｓ３，Ｓ５）の間には、アイソレーション絶縁膜ＳＡＤ２が配置される。
【0071】
【0072】
図１５および図１６を参照すると、本発明のいくつかの実施形態による半導体装置は、積層された多数のレイヤＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６を含む。多数のレイヤＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６の一端はステップ形状であり得る。すなわち、下に配置されたレイヤ（例えば、Ｌ１）よりも、その上に配置されたレイヤ（例えば、Ｌ２）はサイズがより小さい。したがって、下に配置されたレイヤ（例えば、Ｌ１）は、その上に配置されたレイヤ（例えば、Ｌ２）により露出する露出領域ＥＸＰ１を含む。すなわち、下に配置されたレイヤＬ１のビット線ＢＬ１１はレイヤＬ２により露出する。同様に、各レイヤＬ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６は露出領域ＥＸＰ２，ＥＸＰ３，ＥＸＰ４，ＥＸＰ５，ＥＸＰ６を含む。下に配置されたレイヤＬ２，Ｌ３，Ｌ４，Ｌ５のビット線ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５はレイヤＬ３，Ｌ４，Ｌ５，Ｌ６により露出する。ビット線ＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６に信号を提供するためのビット線コンタクトＢＬＣ１，ＢＬＣ２，ＢＬＣ３，ＢＬＣ４，ＢＬＣ５，ＢＬＣ６は、対応する露出領域ＥＸＰ１，ＥＸＰ２，ＥＸＰ３，ＥＸＰ４，ＥＸＰ５，ＥＸＰ６に形成される。
【0073】
図１７は本発明のいくつかの実施形態による半導体装置の製造方法を説明するためのフローチャートである。図１８ないし図２７は図１７の製造方法を説明するための中間段階図である。ここで、図１７は第１スイッチング領域ＳＷ１１内でワード線ＷＬ１，ＷＬ２およびアイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２を形成するためのフローチャートである（図１４を参照）。
【0074】
【0075】
次に、図１７を参照すると、積層構造体を貫通するワード線を形成する（Ｓ１２０）。
【0076】
【0077】
次に、図２０に示すように、トレンチ１１０を埋めるように絶縁膜１２０を形成する。絶縁膜１２０を酸化膜、窒化膜および酸窒化膜の少なくとも一つであり得る。例えば、絶縁膜１２０は酸化膜であって、ギャップフィル特性が良いＳＯＤ（Ｓｐｉｎ－ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）であり得る。絶縁物質をスピン方式で基板上に塗布した後に、平坦化（例えば、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ））工程により絶縁膜１２０を形成することができる。
【0078】
次に、図２１に示すように、ワード線形成領域１３０ａ，１３０ｂを形成する。ワード線形成領域１３０ａ内には積層された半導体パターンＳ１が位置し、ワード線形成領域１３０ｂ内には積層された半導体パターンＳ５が位置する。ワード線形成領域１３０ａ，１３０ｂでの絶縁膜１２０を先に除去した後、ワード線形成領域１３０ａ，１３０ｂでの第２半導体層（ＳｉＧｅ）１０２を除去する。ワード線形成領域１３０ａ，１３０ｂで第１半導体層（Ｓｉ）１０１が露出する。露出した第１半導体層１０１を囲むようにゲート絶縁膜を形成する。
【0079】
ワード線形成領域１３０ａでの第１半導体層１０１は図１１および図１４での半導体パターンＳ１に対応する。また、ワード線形成領域１３０ｂでの第１半導体層１０１は図１１および図１４での半導体パターンＳ５に対応する。
【0080】
次に、図２２に示すように、ワード線形成領域１３０ａ，１３０ｂに金属を埋めてワード線ＷＬ１，ＷＬ２を形成する。
【0081】
再び図１７を参照すると、積層構造体を貫通して、自己整合されたアイソレーション絶縁膜を形成する（Ｓ１３０）。
【0082】
具体的には、図２３に示すように、第１スイッチング領域ＳＷ１１内でワード線ＷＬ１，ＷＬ２を残して絶縁膜１２０を除去する。
【0083】
次に、図２４に示すように、第２半導体層（ＳｉＧｅ）１０２を除去する。ワード線ＷＬ１，ＷＬ２の間に第１半導体層（Ｓｉ）１０１が残る。残った第１半導体層１０１は図１１を用いて説明した半導体パターンＳ２，Ｓ３，Ｓ４に対応する。
【0084】
【0085】
次に、図２６に示すように、図２５の結果物上にマスクパターンを形成し、マスクパターンを用いてトレンチ１３１ａ，１３１ｂを形成する。トレンチ１３１ａ，１３１ｂはアイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２を形成するための領域である。トレンチ１３１ａ，１３１ｂにより第１スイッチング領域ＳＷ１１で半導体パターンＳ２，Ｓ４の一部が除去される。
【0086】
トレンチ１３１ａ，１３１ｂを形成するときには、ワード線ＷＬ１，ＷＬ２が除去されないか損傷を最小化できる方法を用いることができる。その結果、トレンチ１３１ａ，１３１ｂはワード線ＷＬ１，ＷＬ２に接触するように形成されることができる。
【0087】
次に、図２７に示すように、トレンチ１３１ａ，１３１ｂに絶縁膜を埋めてアイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２を形成する。例えば、ＡＬＤ方式を用いて絶縁膜を形成することができる。アイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２はワード線ＷＬ１，ＷＬ２に接して自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）形態であり得る。
【0088】
次に、選択的に、平坦化工程を行って絶縁膜１２１およびアイソレーション絶縁膜ＳＡＤ１，ＳＡＤ２の一部を除去して、図１４に示された形状を製造することができる。
【0089】
【0090】
図２８を参照すると、多数の半導体パターンＳ１が積層されてワード線ＷＬが形成されている構造物上に、ハードマスク２０９を形成する。積層された半導体パターンＳ１の間には層間絶縁膜ＤＩが形成される。層間絶縁膜ＤＩは酸化膜であり得る。
【0091】
【0092】
図３０を参照すると、トレンチ２１０により露出した層間絶縁膜ＤＩ（すなわち、酸化膜）の一部を除去して（すなわち、水平エッチング）、ビット線形成領域２２０を生成する。
【0093】
図３１を参照すると、金属膜２３０でトレンチ２１０、ビット線形成領域２２０などを埋める。例えば、ＡＬＤを用いることができる。
【0094】
図３２を参照すると、ビット線形成領域２２０を埋めた金属膜を除いて、残りの金属膜を除去する。ビット線形成領域２２０内に残った金属膜はビット線ＢＬに対応する。
【0095】
以上と添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
