特開 2024-66484 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024066484

(43)【公開日】2024-05-15

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/33 20060101AFI20240508BHJP

   G09F 9/30 20060101ALI20240508BHJP

   H01L 33/00 20100101ALI20240508BHJP

【ＦＩ】

G09F9/33

G09F9/30 349Z

H01L33/00 H

【審査請求】有

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023183643

(22)【出願日】2023-10-26

(31)【優先権主張番号】10-2022-0142147

(32)【優先日】2022-10-31

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100114915

【弁理士】

【氏名又は名称】三村 治彦

(74)【代理人】

【識別番号】100125139

【弁理士】

【氏名又は名称】岡部 洋

(74)【代理人】

【識別番号】100209808

【弁理士】

【氏名又は名称】三宅 高志

(72)【発明者】

【氏名】ソ デヨン

(72)【発明者】

【氏名】チャン フン

【テーマコード（参考）】

5C094

5F142

【Ｆターム（参考）】

5C094BA03

5C094BA25

5C094DA15

5C094DB01

5C094EA04

5C094EA07

5C094EA10

5C094EC04

5F142AA35

5F142CG32

5F142DB54

5F142EA34

5F142FA32

5F142FA50

5F142GA02

(57)【要約】

【課題】発光素子の点灯率を向上させた表示装置を提供する。
【解決手段】本発明の一実施例に係る表示装置は、複数のサブ画素を含む基板、複数のサブ画素に配置された第１下部組み立て電極、複数のサブ画素に配置され、第１下部組み立て電極と異なる層に配置された第１組み立て配線、第１下部組み立て電極及び第１組み立て配線上に配置され、第１電極、半導体層、及び第２電極を含む発光素子、及び第１下部組み立て電極と発光素子との間に配置され、第１電極または前記第２電極と電気的に接続された第２下部組み立て電極を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のサブ画素を含む基板と、
前記複数のサブ画素に配置された第１下部組み立て電極と、
前記複数のサブ画素に配置され、前記第１下部組み立て電極と異なる層に配置された第１組み立て配線と、
前記第１下部組み立て電極及び前記第１組み立て配線上に配置され、第１電極、半導体層、及び第２電極を含む発光素子と、
前記第１下部組み立て電極と前記発光素子との間に配置され、前記第１電極または前記第２電極と電気的に接続された第２下部組み立て電極とを含む、表示装置。

【請求項2】

前記第１下部組み立て電極と前記第２下部組み立て電極は、電気的に接続された、請求項１に記載の表示装置。

【請求項3】

前記第１組み立て配線と前記第１電極は、電気的に接続された、請求項１に記載の表示装置。

【請求項4】

前記第１組み立て配線と前記第１電極を接続するチップコンタクト電極をさらに含み、
前記チップコンタクト電極は、前記発光素子の側面と接触する、請求項３に記載の表示装置。

【請求項5】

前記第１組み立て配線は、低電位電源が印加される低電位電源パッドと接続された、請求項３に記載の表示装置。

【請求項6】

前記第１下部組み立て電極の一部を覆い、組み立て溝を含む平坦化層をさらに含み、
前記組み立て溝には、前記発光素子が配置された、請求項１に記載の表示装置。

【請求項7】

前記平坦化層上に配置された第２組み立て配線をさらに含み、
前記第２組み立て配線は、前記平坦化層のコンタクトホールを通して前記第１下部組み立て電極と接続される、請求項６に記載の表示装置。

【請求項8】

前記第２組み立て配線は、低電位電源が印加される低電位電源パッドと接続された、請求項７に記載の表示装置。

【請求項9】

前記第１組み立て配線は、前記平坦化層上に配置された第１導電層及び前記第１導電層を覆う第１クラッド層を含み、
前記第２組み立て配線は、前記平坦化層上に配置された第２導電層及び前記第２導電層を覆う第２クラッド層を含む、請求項７に記載の表示装置。

【請求項10】

複数のサブ画素を含む基板と、
前記複数のサブ画素に並んで配置された第１組み立て配線及び第２組み立て配線と、
前記基板上に配置され、それぞれが前記第１組み立て配線または前記第２組み立て配線と重畳する複数の発光素子と、
前記発光素子の下部において、前記第１組み立て配線及び前記第２組み立て配線のいずれか１つの配線、及び前記発光素子に重畳する、第１下部補助電極及び第２下部補助電極とを含む、表示装置。

【請求項11】

前記第１組み立て配線と前記第２組み立て配線は、前記基板上で第１方向に配置された前記複数のサブ画素に共有される、請求項１０に記載の表示装置。

【請求項12】

前記基板の一面上に配置されて低電位電源が印加される低電位電圧パッドをさらに含み、
前記第１組み立て配線及び前記第２組み立て配線は、前記低電位電圧パッドと接続された、請求項１０に記載の表示装置。

【請求項13】

前記複数のサブ画素それぞれには、少なくとも二つの発光素子が配置された、請求項１０に記載の表示装置。

【請求項14】

前記基板上に配置され、前記発光素子と電気的に接続された駆動トランジスタをさらに含む、請求項１０に記載の表示装置。

【請求項15】

前記駆動トランジスタは、前記複数のサブ画素それぞれに配置され、
少なくとも２つのサブ画素に配置された前記駆動トランジスタの大きさは、互いに異なる、請求項１４に記載の表示装置。

【請求項16】

前記複数の発光素子それぞれは、第１電極、半導体層、及び第２電極を含み、
前記第２下部補助電極は、前記第１下部補助電極と前記発光素子との間に配置され、前記第１電極または前記第２電極と接触する、請求項１０に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、表示装置に関し、より詳細には、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を自己組み立てした表示装置に関する。

【背景技術】

【0002】

コンピュータのモニタやＴＶ、携帯電話等に使用される表示装置には、自ら光を発光する有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等と、別途の光源を要する液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等がある。

【0003】

表示装置は、コンピュータのモニタ及びＴＶだけではなく、個人携帯機器までその適用範囲が多様になっており、広い表示面積を有しながらも減少した体積及び重さを有する表示装置についての研究が進行している。

【0004】

また、近年は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含む表示装置が次世代の表示装置として注目を集めている。ＬＥＤは、有機物質でない無機物質からなるので、信頼性に優れ、液晶表示装置や有機発光表示装置に比して寿命が長い。また、ＬＥＤは、点灯速度が速いだけではなく、発光効率に優れ、耐衝撃性が強くて安定性に優れ、高輝度の映像を表示することができる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本明細書が解決しようとする課題は、発光素子の下部に発光素子と直接コンタクトする下部組み立て電極を配置し、電源配線と接続させることで発光素子の点灯率を向上させた表示装置を提供することである。

【0006】

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

【課題を解決するための手段】

【0007】

前述したような課題を解決するために、本明細書の一実施例に係る表示装置は、複数のサブ画素を含む基板と、複数のサブ画素に配置された第１下部組み立て電極と、複数のサブ画素に配置され、第１下部組み立て電極と異なる層に配置された第１組み立て配線と、第１下部組み立て電極及び第１組み立て配線上に配置され、第１電極、半導体層、及び第２電極を含む発光素子と、第１下部組み立て電極と発光素子との間に配置され、第１電極または前記第２電極と電気的に接続された第２下部組み立て電極とを含む。これによって、発光素子の組み立て率を向上させ、電源配線の抵抗を減らして点灯率を向上させることができる。

【0008】

前述したような課題を解決するために、本明細書の他の実施例に係る表示装置は、複数のサブ画素を含む基板と、複数のサブ画素に並んで配置された第１組み立て配線及び第２組み立て配線と、第１組み立て配線または第２組み立て配線と重畳して配置された発光素子と、そして発光素子の下部で第１組み立て配線と第２組み立て配線のいずれか一つの配線と発光素子と重畳する第１下部補助電極及び第２下部補助電極を含む。これによって、発光素子の組み立て率を向上させ、電源配線の抵抗を減らして点灯率を向上させることができる。

【0009】

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

【発明の効果】

【0010】

本明細書の実施例によれば、組み立て溝の内部に配置される組み立て電極を互いに異なる層に配置させることで発光素子を組み立てするための電場の強度を向上させることができる。

【0011】

そして、本明細書の実施例によれば、発光素子の第１電極と下部組み立て電極が直接コンタクトするようにすることで発光素子の組み立て後にも発光素子が基板に固定され得る。

【0012】

そして、本明細書の実施例によれば、補助電極を電源配線と接続させることで、電源配線の抵抗を減少させ、発光素子の点灯率を向上させることができる。

【0013】

そして、本明細書の実施例によれば、発光素子を平坦化層の中に配置させることで発光素子上に配置される平坦化層の厚さを減らすことができる。

【0014】

本発明に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本発明内に含まれている。

【図面の簡単な説明】

【0015】

【図1】本明細書の一実施例に係る表示装置の概略的な構成図である。

【図2】本明細書の一実施例に係る表示装置に含まれた表示パネルの概略的な平面図である。

【図3】本明細書の一実施例に係る表示装置の拡大平面図である。

【図4】図２のＡ－Ａ’及びＢ－Ｂ’に沿った断面図である。

【図5】図２のＡ－Ａ’及びＣ－Ｃ’に沿った断面図である。

【図6a】本明細書の一実施例に係る表示装置の製造工程を説明するための断面図である。

【図6b】本明細書の一実施例に係る表示装置の製造工程を説明するための断面図である。

【発明を実施するための形態】

【0016】

本明細書の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本明細書は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形態に構成され、単に、本実施例は、本明細書の開示が完全なものとなるようにし、本明細書の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本明細書は、請求項の範疇により定義されるだけである。

【0017】

本明細書の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本明細書が図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本明細書を説明するにあたって、関連した公知技術についての具体的な説明が本明細書の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0018】

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0019】

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

【0020】

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

【0021】

また、第１、第２等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本明細書の技術的思想内で第２構成要素であってもよい。

【0022】

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

【0023】

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本明細書は、示された構成の面積及び厚さに必ずしも限定されるものではない。

【0024】

本明細書の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

【0025】

以下においては、添付の図面を参照して、本発明の多様な実施例を詳細に説明する。

【0026】

図１は、本明細書の一実施例に係る表示装置の概略的な平面図である。

【0027】

図１においては、説明の便宜のために、表示装置１００の多様な構成要素のうち表示パネルＰＮ、ゲート駆動部ＧＤ、データ駆動部ＤＤ及びタイミングコントローラＴＣだけを示している。

【0028】

図１を参照すると、表示装置１００は、複数のサブ画素ＳＰを含む表示パネルＰＮ、表示パネルＰＮに各種の信号を供給するゲート駆動部ＧＤ及びデータ駆動部ＤＤ、ゲート駆動部ＧＤとデータ駆動部ＤＤを制御するタイミングコントローラＴＣを含む。

【0029】

表示パネルＰＮは、ユーザに映像を表示するための構成であり、複数のサブ画素ＳＰを含む。表示パネルＰＮで複数のスキャン配線ＳＬ及び複数のデータ配線ＤＬが互いに交差し、複数のサブ画素ＳＰそれぞれは、スキャン配線ＳＬ及びデータ配線ＤＬに接続される。この他にも、複数のサブ画素ＳＰそれぞれは、高電位電源配線ＶＬ１、低電位電源配線ＶＬ２、基準配線ＶＬ３等に接続され得る。

【0030】

複数のサブ画素ＳＰは、画面を構成する最小単位であり、複数のサブ画素ＳＰそれぞれは、発光素子及びそれを駆動するための画素回路を含む。複数の発光素子は、表示パネルＰＮの種類によって異に定義され得る。例えば、表示パネルＰＮが無機発光表示パネルである場合、発光素子は、ＬＥＤ（Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）またはマイクロＬＥＤ（Ｍｉｃｒｏ Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であってよい。

【0031】

ゲート駆動部ＧＤは、タイミングコントローラＴＣから提供された複数のゲート制御信号ＧＣＳによって複数のスキャン配線ＳＬに複数のスキャン信号ＳＣＡＮを供給する。図１においては、一つのゲート駆動部ＧＤが表示パネルＰＮの一側に離隔されて配置されたものと示したが、ゲート駆動部ＧＤの個数及び配置は、これに制限されない。

【0032】

データ駆動部ＤＤは、タイミングコントローラＴＣから提供された複数のデータ制御信号ＤＣＳによってタイミングコントローラＴＣから入力される映像データＲＧＢを基準ガンマ電圧を利用してデータ電圧Ｖｄａｔａに変換する。データ駆動部ＤＤは、変換されたデータ電圧Ｖｄａｔａを複数のデータ配線ＤＬに供給できる。

【0033】

タイミングコントローラＴＣは、外部から入力された映像データＲＧＢを整列してデータ駆動部ＤＤに供給する。タイミングコントローラＴＣは、外部から入力される同期信号、例えば、ドットクロック信号、データイネーブル信号、水平／垂直同期信号を利用してゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳを生成できる。そして、タイミングコントローラＴＣは、生成されたゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳをゲート駆動部ＧＤ及びデータ駆動部ＤＤそれぞれに供給してゲート駆動部ＧＤ及びデータ駆動部ＤＤを制御できる。

【0034】

以下においては、本明細書の一実施例に係る表示装置１００の表示パネルＰＮをより詳細に説明する。

【0035】

図２は、本明細書の一実施例に係る表示装置に含まれた表示パネルの概略的な平面図である。図２においては、説明の便宜のために、表示装置１００の多様な構成要素のうち基板１１０、複数の画素ＰＸ、パッド、及び配線だけを示している。

【0036】

基板１１０は、表示パネルＰＮに含まれた多様な構成要素を支持するための構成であり、絶縁物質からなり得る。例えば、基板１１０は、ガラスまたは樹脂等からなり得る。また、基板１１０は、高分子またはプラスチックを含んでなってもよく、フレキシビリティ（柔軟性）を有する物質からなってもよい。

【0037】

基板１１０は、表示領域と非表示領域とに区分できるが、表示領域は、複数の画素ＰＸが配置されて映像が表示される領域である。複数の画素ＰＸは、少なくとも２つ以上のサブ画素を含むことができる。図面においては、複数の画素ＰＸが３つのサブ画素ＳＰ１、ＳＰ２、ＳＰ３を含むように示したが、これに限定されない。３つのサブ画素は、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、及び第３サブ画素ＳＰ３を含む。以下においては、３つのサブ画素のいずれか１つのサブ画素をＳＰと表記することもある。

【0038】

複数のサブ画素ＳＰそれぞれは、光を発光する個別単位であり、複数のサブ画素ＳＰそれぞれには、発光素子１２０及び画素回路が配置される。３つのサブ画素ＳＰ１、ＳＰ２、ＳＰ３を含む単位画素は、赤色サブ画素、緑色サブ画素、及び青色サブ画素を含むか、赤色サブ画素、緑色サブ画素、青色サブ画素、及び白色サブ画素のうち少なくとも２つの色を発光するサブ画素を含むことができるが、これに制限されるものではない。単位画素は、赤色発光素子、緑色発光素子、青色発光素子のうち最も効率の低い発光素子を含むサブ画素を少なくとも２つ以上含むこともできる。

【0039】

本明細書の一実施例に係る表示装置１００は、赤色を発光する第１サブ画素ＳＰ１、緑色を発光する第２サブ画素ＳＰ２、青色を発光する第３サブ画素ＳＰ３を含み、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、及び第３サブ画素ＳＰ３は、行方向に並んで配置され得る。

【0040】

言及したように、表示領域は、複数の単位画素が配置された領域であり、非表示領域は、映像が表示されない領域で複数の単位画素が配置されていない領域、即ち、表示領域に配置された複数のサブ画素ＳＰを駆動するためのゲート駆動部ＧＤ、配線、配線に信号を印加するためのパッド等が配置される領域である。

【0041】

ゲート駆動部ＧＤは、ゲート配線ＧＬを通して複数のサブ画素ＳＰにゲート信号を供給する。ゲート信号は、スキャン信号及び発光信号を含む。スキャン信号は、スキャン配線ＳＬを通して提供され、発光信号は、発光配線ＥＬを通して提供される。そして、スキャン配線ＳＬ及び発光配線ＥＬをまとめてゲート配線ＧＬと称し得る。

【0042】

ゲート駆動部ＧＤは、スキャン信号を提供するスキャンドライバ及び発光信号を提供する発光ドライバを含む。

【0043】

本明細書の一実施例に係る表示装置１００において、ゲート駆動部ＧＤは、基板１１０上で複数個の領域に分離され、複数の画素ＰＸの間に配置され得る。

【0044】

本明細書の一実施例に係る表示装置１００において、発光素子は、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、無機発光素子）であってよい。ＬＥＤは、発光効率に優れるため、サブ画素ＳＰ領域を基準にＬＥＤが占める面積が非常に小さくてよい。従って、サブ画素ＳＰ毎にＬＥＤ及びそれを駆動する画素回路が配置され、少なくとも一つのサブ画素ＳＰまたは少なくとも一つの単位画素毎に非表示領域にゲート駆動部ＧＤが配置され得る。

【0045】

図２におけるゲート駆動部ＧＤは、二つの単位画素毎に配置され、ゲート駆動部ＧＤと同じ行に配置されたサブ画素ＳＰにゲート信号を提供できる。例えば、ゲート駆動部ＧＤは、青色発光サブピクセルと赤色発光サブピクセルとの間に配置され得る。しかし、これに制限されず、場合によってゲート駆動部ＧＤの配置密度は変更され得る。

【0046】

そして、ゲート駆動部ＧＤに含まれたスキャンドライバ及び発光ドライバは、同じ行に配置されるが、それぞれ異なる領域に配置され得る。

【0047】

データ駆動部ＤＤは、映像データをデータ信号に変換し、変換されたデータ信号をデータラインＤＬを通してサブ画素ＳＰに供給する。データ駆動部ＤＤは、基板１１０の背面に形成されるか別途の基板に形成され得る。データ駆動部ＤＤが別途の基板の一面に形成される場合、データ駆動部ＤＤが形成されていない他面と基板１１０の背面が向かい合うように合着できる。基板１１０の前面及び背面を電気的に接続するか基板１１０の前面と別途の基板の他面を電気的に接続するために、基板１１０または基板１１０と別途の基板の側面には、サイド配線が配置される。従って、基板１１０の背面または別途の基板の他面に配置されたデータ駆動部は、サイド配線を通してサブ画素ＳＰにデータ信号を供給できる。

【0048】

上述したように、本明細書の一実施例に係る表示装置１００において、ゲート駆動部ＧＤは、基板１１０上で隣接した単位画素の間に配置され得る。しかし、これに限定されるものではなく、ゲート駆動部ＧＤは、基板１１０の一側または両側に配置されてもよい。

【0049】

一方、ゲート配線ＧＬは、基板１１０上で行方向に配置され、データラインＤＬは、列方向に配置され得る。ゲート配線ＧＬとデータラインＤＬは全てのサブ画素ＳＰに配置され、サブ画素ＳＰに配置された画素回路に信号を提供する。

【0050】

基板１１０の両側、即ち、列方向に基板１１０の上部及び下部には、パッドが配置されたパッド領域ＰＡ１、ＰＡ２が形成される。この場合、基板１１０の上部に形成されたパッド領域を第１パッド領域ＰＡ１、基板１１０の下部に形成されたパッド領域を第２パッド領域ＰＡ２という。基板１１０において第１パッド領域ＰＡ１と第２パッド領域ＰＡ２は、互いに向かい合う領域である。

【0051】

第１パッド領域ＰＡ１には、データ配線ＤＬと接続されたデータパッドＤＰ、ゲート駆動部ＧＤと接続されたゲートパッドＧＰ、高電位電圧配線ＶＬ１と接続された高電位電圧パッドＶＰ１、基準電圧配線ＶＬ３と接続された基準電圧パッドＶＰ３が配置され得る。この場合、データパッドは、単位画素の中に含まれたサブ画素ＳＰの個数だけ配置される。

【0052】

ゲート駆動部ＧＤには、各種のクロック信号を提供する配線、ゲートロー電圧を提供する配線、及びゲートハイ電圧を提供する配線等が配置され、信号を伝達できる。ゲート駆動部ＧＤは、列方向に並んで配置され、ゲート駆動部ＧＤに信号を伝達する配線がゲート駆動部ＧＤと整列される。ゲート駆動部ＧＤに信号を伝達する配線をゲート駆動配線ＧＤＳＬといい、ゲート駆動配線ＧＤＳＬは、列方向に配置され、第１パッド領域ＰＡ１に配置されたゲートパッドＧＰと接続されて、ゲートパッドＧＰから信号の提供を受けることができる。

【0053】

高電位電圧配線ＶＬ１は、一つの単位画素毎にまたは一つのサブ画素ＳＰ毎に列方向に配置され得る。図面には、一つの単位画素ＰＸ毎に左／右側に配置されたものと示したが、これに制限されることはない。列方向に配置された高電位電圧配線ＶＬ１は、第１パッド領域ＰＡ１にある高電位電圧パッドＶＰ１を通して高電位電圧を複数のサブ画素ＳＰに提供する。列方向に配置された複数の高電位電圧配線ＶＬ１は、行方向に配置された補助高電位電圧配線ＡＶＬ１と接続されてメッシュ構造を形成する。補助高電位電圧配線ＡＶＬ１は、サブ画素ＳＰが配置された全ての行毎にまたは複数の行毎に配置され得る。補助高電位電圧配線ＡＶＬ１は、高電位電圧配線ＶＬ１の電圧降下を防止し、複数のサブ画素ＳＰに高電位電圧を提供できる。

【0054】

第２パッド領域ＰＡ２には、低電位電圧配線と接続された低電位電圧パッドＶＰ２が配置され得る。この場合、発光素子を自己組み立てするための組み立て配線ＡＬが発光素子組み立て後に低電位電圧配線として利用される。

【0055】

組み立て配線ＡＬは、一つのサブ画素ＳＰ毎に二つの組み立て配線が列方向に配置され得る。組み立て配線ＡＬは、第１組み立て配線１２２及び第２組み立て配線１２３を含む。列方向に配置された組み立て配線ＡＬは、第２パッド領域ＰＡ２にある低電位電圧パッドＶＰ２を通して低電位電圧を複数のサブ画素ＳＰに提供する。低電位電圧パッドＶＰ２は、複数個配置されるが、少なくとも二つの組み立て配線毎に配置され得る。

【0056】

列方向に配置された複数の組み立て配線ＡＬは、低電位電圧パッドＶＰ２に接続される前に行方向に配置された補助低電位電圧配線ＡＡＬと接続される。図面において、補助低電位電圧配線ＡＡＬは、基板１１０の一側面にのみ示されているが、これに制限されず、基板１１０の少なくとも一側面に配置され得る。さらに、サブ画素ＳＰが配置された全ての行毎にまたは複数の行毎に複数の組み立て配線ＡＬを接続させるための配線が行方向に配置され得る。従って、補助低電位電圧配線ＡＡＬは、組み立て配線ＡＬの電圧降下を防止し、複数のサブ画素ＳＰに低電位電圧を提供できる。

【0057】

基準電圧配線ＶＬ３は、行方向に配置された一つの単位画素毎に列方向に配置され得る。列方向に配置された基準電圧配線ＶＬ３は、別に配置された行方向配線を通して単位画素に基準電圧を提供する。基準電圧配線ＶＬ３は、第１パッド領域ＰＡ１に配置された基準電圧パッドＶＰ３と接続され、基準電圧パッドＶＰ３を通して基準電圧が複数の基準電圧配線ＶＬ３に提供される。

【0058】

本明細書の一実施例に係る表示装置１００に含まれた表示パネルＰＮは、ベゼルを減らすために基板１１０の縁をグラインディングして削除できる。ベゼルは、サブ画素ＳＰが配置されていない基板１１０の縁領域である。グラインディング時、基板１１０の縁に配置されたパッド及び配線の一部分が除去され、基板１１０の大きさは小さくなって最終基板１１０Ｆの大きさに表示パネルＰＮを構成できる。

【0059】

具体的に、最終基板１１０Ｆには、第１パッド領域ＰＡ１及び第２パッド領域ＰＡ２に配置されたパッドのほとんどが除去され、パッドの一部または痕跡だけが残るようになり得る。

【0060】

以下においては、複数のサブ画素ＳＰについてのより詳細な説明のために、図２を共に参照する。

【0061】

図３は、本明細書の一実施例に係る表示装置の拡大平面図である。図４は、図３のＡ－Ａ’及びＢ－Ｂ’に沿った断面図である。図５は、図３のＡ－Ａ’及びＣ－Ｃ’に沿った断面図である。図３を参照すると、複数のサブ画素ＳＰそれぞれは、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、ストレージキャパシタＣｓｔ及び一つ以上の発光素子ＬＥＤを含む。図３においては、図面の簡潔さをために、第１クラッド層１２２ｂ、第２クラッド層１２３ｂ、画素電極ＰＥ及び発光素子ＬＥＤのハッチングを省略し、コンタクト電極ＣＥの図示を省略した。

【0062】

図３及び図４を参照すると、複数のサブ画素ＳＰは、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３を含む。第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれは、発光素子ＬＥＤ及び画素回路を含んで独立して光を発光できる。例えば、第１サブ画素ＳＰ１は赤色サブ画素であり、第２サブ画素ＳＰ２は緑色サブ画素であり、第３サブ画素ＳＰ３は青色サブ画素であってよいが、これに制限されるものではない。

【0063】

表示パネルＰＮは、基板１１０、バッファ層１１１、ゲート絶縁層１１２、層間絶縁層１１３、第１パッシベーション層１１４、第１平坦化層１１５、第２パッシベーション層１１６、第３パッシベーション層１１７、及び第２平坦化層１１８を含む。

【0064】

基板１１０上に高電位電源配線ＶＬ１、複数のデータ配線ＤＬ、基準配線ＶＬ３、組み立て配線ＡＬ、遮光層ＬＳ及び第１キャパシタ電極ＳＣ１が配置される。

【0065】

高電位電源配線ＶＬ１は、複数のサブ画素ＳＰそれぞれに高電位電源電圧を伝達する配線である。複数の高電位電源配線ＶＬ１は、高電位電源電圧を複数のサブ画素ＳＰそれぞれの第２トランジスタＴ２に伝達できる。高電位電源配線ＶＬ１は、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、高電位電源配線ＶＬ１は、第１サブ画素ＳＰ１と第３サブ画素ＳＰ３との間で列方向に沿って配置され得る。そして、高電位電源配線ＶＬ１は、後述する補助高電位電源配線ＡＶＬ１を通して行方向に配置された複数のサブ画素ＳＰそれぞれに高電位電源電圧を伝達できる。この場合、高電位電圧配線ＶＬ１は、第１電源配線と称し得る。そして、列方向は第１方向、行方向は第２方向と称し得る。

【0066】

複数のデータ配線ＤＬは、複数のサブ画素ＳＰそれぞれにデータ電圧Ｖｄａｔａを伝達する配線である。複数のデータ配線ＤＬは、複数のサブ画素ＳＰそれぞれの第１トランジスタＴ１と接続され得る。複数のデータ配線ＤＬは、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、第１サブ画素ＳＰ１と高電位電源配線ＶＬ１との間で列方向に延びたデータ配線ＤＬは、第１サブ画素ＳＰ１にデータ電圧Ｖｄａｔａを伝達し、第１サブ画素ＳＰ１と第２サブ画素ＳＰ２との間に配置されたデータ配線ＤＬは、第２サブ画素ＳＰ２にデータ電圧Ｖｄａｔａを伝達し、第３サブ画素ＳＰ３と高電位電源配線ＶＬ１との間に配置されたデータ配線ＤＬは、第３サブ画素ＳＰ３にデータ電圧Ｖｄａｔａを伝達できる。

【0067】

基準配線ＶＬ３は、複数のサブ画素ＳＰそれぞれに基準電圧を伝達する配線である。基準配線ＶＬ３は、複数のサブ画素ＳＰそれぞれの第３トランジスタＴ３と接続され得る。基準配線ＶＬ３は、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、基準配線ＶＬ３は、第２サブ画素ＳＰ２と第３サブ画素ＳＰ３との間で列方向に沿って延び得る。そして、基準配線ＶＬ３と隣接した第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれの第３トランジスタＴ３の第３ドレイン電極ＤＥ３は、行方向に延びて基準配線ＶＬ３と電気的に接続され得る。この場合、基準電圧配線ＶＬ３は、第３電源配線と称し得る。

【0068】

複数のサブ画素ＳＰそれぞれで基板１１０上に遮光層ＬＳが配置される。遮光層ＬＳは、基板１１０の下部でトランジスタに入射する光を遮断して漏れ電流を最小化することができる。例えば、遮光層ＬＳは、駆動トランジスタである第２トランジスタＴ２の第２アクティブ層ＡＣＴ２に入射する光を遮断することができる。

【0069】

複数のサブ画素ＳＰそれぞれで基板１１０上に第１キャパシタ電極ＳＣ１が配置される。第１キャパシタ電極ＳＣ１は、他のキャパシタ電極と共にストレージキャパシタＣｓｔを形成することができる。第１キャパシタ電極ＳＣ１は、遮光層ＬＳと一体に形成され得る。

【0070】

高電位電源配線ＶＬ１、複数のデータ配線ＤＬ、基準配線ＶＬ３、遮光層ＬＳ及び第１キャパシタ電極ＳＣ１上にバッファ層１１１が配置される。バッファ層１１１は、基板１１０を通した水分または不純物の浸透を低減できる。バッファ層１１１は、例えば、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。ただし、バッファ層１１１は、基板１１０の種類やトランジスタの種類によって省略されてもよく、これに制限されない。

【0071】

まず、複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第１トランジスタＴ１が配置される。第１トランジスタＴ１は、データ電圧Ｖｄａｔａを第２トランジスタＴ２の第２ゲート電極ＧＥ２に伝達するトランジスタである。第１トランジスタＴ１は、スキャン配線ＳＬからスキャン信号によりターン－オンされ得、データ配線ＤＬからデータ電圧Ｖｄａｔａはターン－オンされた第１トランジスタＴ１を通して第２トランジスタＴ２の第２ゲート電極ＧＥ２に伝達され得る。そこで、第１トランジスタＴ１は、スイッチングトランジスタと称され得る。

【0072】

第１トランジスタＴ１は、第１アクティブ層ＡＣＴ１、第１ゲート電極ＧＥ１、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１を含む。

【0073】

バッファ層１１１上に第１アクティブ層ＡＣＴ１が配置される。第１アクティブ層ＡＣＴ１は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

【0074】

第１アクティブ層ＡＣＴ１上にゲート絶縁層１１２が配置される。ゲート絶縁層１１２は、第１アクティブ層ＡＣＴ１と第１ゲート電極ＧＥ１を絶縁させるための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0075】

ゲート絶縁層１１２上に第１ゲート電極ＧＥ１が配置される。第１ゲート電極ＧＥ１は、スキャン配線ＳＬと電気的に接続され得る。第１ゲート電極ＧＥ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0076】

第１ゲート電極ＧＥ１上に層間絶縁層１１３が配置される。層間絶縁層１１３には、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１それぞれが第１アクティブ層ＡＣＴ１に接続するためのコンタクトホールが形成される。層間絶縁層１１３は、層間絶縁層１１３の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0077】

層間絶縁層１１３上に第１アクティブ層ＡＣＴ１と電気的に接続される第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１が配置される。第１ドレイン電極ＤＥ１は、データ配線ＤＬと第１アクティブ層ＡＣＴ１に接続され得、第１ソース電極ＳＥ１は、第１アクティブ層ＡＣＴ１と第２トランジスタＴ２の第２ゲート電極ＧＥ２に接続され得る。第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0078】

複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第２トランジスタＴ２が配置される。第２トランジスタＴ２は、駆動電流を発光素子ＬＥＤに供給するトランジスタである。第２トランジスタＴ２は、ターン－オンされて発光素子ＬＥＤに流れる駆動電流を制御できる。従って、駆動電流を制御する第２トランジスタＴ２は、駆動トランジスタと称され得る。

【0079】

第２トランジスタＴ２は、第２アクティブ層ＡＣＴ２、第２ゲート電極ＧＥ２、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を含む。

【0080】

バッファ層１１１上に第２アクティブ層ＡＣＴ２が配置される。第２アクティブ層ＡＣＴ２は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

【0081】

第２アクティブ層ＡＣＴ２上にゲート絶縁層１１２が配置され、ゲート絶縁層１１２上に第２ゲート電極ＧＥ２が配置される。第２ゲート電極ＧＥ２は、第１トランジスタＴ１の第１ソース電極ＳＥ１と電気的に接続され得る。第２ゲート電極ＧＥ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0082】

第２トランジスタＴ２と接続される発光素子ＬＥＤの種類によって第２アクティブ層ＡＣＴ２の大きさが変わり得る。この場合、発光素子ＬＥＤの種類は、発光する光の種類を意味するので、赤色発光素子、緑色発光素子、青色発光素子によって第２アクティブ層ＡＣＴ２の大きさが変わり得る。第２アクティブ層ＡＣＴ２の大きさが大きいほど駆動電流の大きさが大きくなるので、発光素子ＬＥＤの効率によって第２アクティブ層ＡＣＴ２の大きさが決定され得る。

【0083】

例えば、図３においては、第１サブ画素ＳＰ１に配置された第２アクティブ層ＡＣＴ２の大きさが最も大きく、第２サブ画素ＳＰ２に配置された第２アクティブ層ＡＣＴ２の大きさが第１サブ画素ＳＰ１に配置された第２アクティブ層ＡＣＴ２の大きさより小さく、第３サブ画素ＳＰ３に配置された第２アクティブ層ＡＣＴ２の大きさが第２サブ画素ＳＰ２に配置された第２アクティブ層ＡＣＴ２の大きさより小さい。この場合、第１サブ画素ＳＰ１に配置される発光素子ＬＥＤは赤色発光素子であり、第２サブ画素ＳＰ２に配置される発光素子ＬＥＤは緑色発光素子であり、第３サブ画素ＳＰ３に配置される発光素子ＬＥＤは青色発光素子であってよいが、これに制限されるものではない。

【0084】

第２ゲート電極ＧＥ２上に層間絶縁層１１３が配置され、層間絶縁層１１３上に第２アクティブ層ＡＣＴ２と電気的に接続される第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２が配置される。第２ドレイン電極ＤＥ２は、第２アクティブ層ＡＣＴ２及び高電位電源配線ＶＬ１に電気的に接続され得、第２ソース電極ＳＥ２は、第２アクティブ層ＡＣＴ２及び発光素子ＬＥＤに電気的に接続され得る。第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0085】

複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第３トランジスタＴ３が配置される。第３トランジスタＴ３は、第２トランジスタＴ２の閾値電圧を補償するためのトランジスタである。第３トランジスタＴ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と基準配線ＶＬ３との間に接続される。第３トランジスタＴ３は、ターン－オンされて第２トランジスタＴ２の第２ソース電極ＳＥ２に基準電圧を伝達して第２トランジスタＴ２の閾値電圧をセンシングすることができる。そこで、第２トランジスタＴ２の特性をセンシングする第３トランジスタＴ３は、センシングトランジスタと称され得る。

【0086】

第３トランジスタＴ３は、第３アクティブ層ＡＣＴ３、第３ゲート電極ＧＥ３、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３を含む。

【0087】

バッファ層１１１上に第３アクティブ層ＡＣＴ３が配置される。第３アクティブ層ＡＣＴ３は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

【0088】

第３アクティブ層ＡＣＴ３上にゲート絶縁層１１２が配置され、ゲート絶縁層１１２上に第３ゲート電極ＧＥ３が配置される。第３ゲート電極ＧＥ３は、スキャン配線ＳＬと電気的に接続され得る。第３ゲート電極ＧＥ３は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0089】

第３ゲート電極ＧＥ３上に層間絶縁層１１３が配置され、層間絶縁層１１３上に第３アクティブ層ＡＣＴ３と電気的に接続される第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３が配置される。第３ドレイン電極ＤＥ３は、第３アクティブ層ＡＣＴ３及び基準配線ＲＬに電気的に接続され得、第３ソース電極ＳＥ３は、第３アクティブ層ＡＣＴ３及び第２トランジスタＴ２の第２ソース電極ＳＥ２に電気的に接続され得る。第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0090】

図３に示された第１トランジスタＴ１及び第３トランジスタＴ３は、いずれもスキャン配線ＳＬに接続されて制御されるトランジスタであるが、これに制限されず、画素回路は、発光配線ＥＬに接続されたトランジスタが含まれ得る。

【0091】

次に、ゲート絶縁層１１２上に第２キャパシタ電極ＳＣ２が配置される。第２キャパシタ電極ＳＣ２は、ストレージキャパシタＣｓｔを形成する電極のうち一つであり、第１キャパシタ電極ＳＣ１に重畳するように配置され得る。第２キャパシタ電極ＳＣ２は、第２トランジスタＴ２の第２ゲート電極ＧＥ２と一体に形成され、第２ゲート電極ＧＥ２と電気的に接続され得る。第１キャパシタ電極ＳＣ１と第２キャパシタ電極ＳＣ２は、バッファ層１１１及びゲート絶縁層１１２を挟んで互いに離隔されて配置され得る。

【0092】

そして、層間絶縁層１１３上に複数のスキャン配線ＳＬ、補助高電位電源配線ＡＶＬ１、第１下部組み立て電極１２１、及び第３キャパシタ電極ＳＣ３が配置される。

【0093】

まず、スキャン配線ＳＬは、複数のサブ画素ＳＰそれぞれにスキャン信号ＳＣＡＮを伝達する配線である。スキャン配線ＳＬは、複数のサブ画素ＳＰを横切って行方向に延び得る。スキャン配線ＳＬは、複数のサブ画素ＳＰそれぞれの第１トランジスタＴ１の第１ゲート電極ＧＥ１及び第３トランジスタＴ３の第３ゲート電極ＧＥ３に電気的に接続され得る。

【0094】

層間絶縁層１１３上に補助高電位電源配線ＡＶＬ１が配置される。補助高電位電源配線ＡＶＬ１は、行方向に延びて複数のサブ画素ＳＰを横切って配置され得る。補助高電位電源配線ＡＶＬ１は、列方向に延びた高電位電源配線ＶＬ１と行方向に沿って配置された複数のサブ画素ＳＰそれぞれの第２トランジスタＴ２の第２ドレイン電極ＤＥ２に電気的に接続され得る。

【0095】

層間絶縁層１１３上に第１下部組み立て電極１２１が配置される。第１下部組み立て電極１２１は、サブ画素ＳＰの領域のうち発光素子ＬＥＤと重畳する領域に部分的に形成され得る。第１下部組み立て電極１２１は、以後に説明される発光素子ＬＥＤ及び第２組み立て配線１２３と重畳するように配置され、第２組み立て配線１２３と電気的に接続される。第１下部組み立て電極１２１は、複数のサブ画素ＳＰにそれぞれ配置される構成要素であり、他のサブ画素ＳＰと共有されない。

【0096】

層間絶縁層１１３上に第３キャパシタ電極ＳＣ３が配置される。第３キャパシタ電極ＳＣ３は、ストレージキャパシタＣｓｔを形成する電極であり、第１キャパシタ電極ＳＣ１及び第２キャパシタ電極ＳＣ２に重畳するように配置され得る。第３キャパシタ電極ＳＣ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と一体に形成され、第２ソース電極ＳＥ２と電気的に接続され得る。そして、第２ソース電極ＳＥ２は、層間絶縁層１１３及びバッファ層１１１に形成されたコンタクトホールを通して第１キャパシタ電極ＳＣ１とも電気的に接続され得る。そこで、第１キャパシタ電極ＳＣ１及び第３キャパシタ電極ＳＣ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と電気的に接続され得る。

【0097】

ストレージキャパシタＣｓｔは、発光素子ＬＥＤが発光する間、第２トランジスタＴ２の第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２との間の電位差を貯蔵して発光素子ＬＥＤに一定の電流が供給されるようにすることができる。ストレージキャパシタＣｓｔは、基板１１０上に形成され、第２ソース電極ＳＥ２と接続された第１キャパシタ電極ＳＣ１、バッファ層１１１及びゲート絶縁層１１２上に形成され、第２ゲート電極ＧＥ２と接続された第２キャパシタ電極ＳＣ２及び層間絶縁層１１３上に形成され、第２ソース電極ＳＥ２と接続された第３キャパシタ電極ＳＣ３を含んで、第２トランジスタＴ２の第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２との間の電圧を貯蔵することができる。

【0098】

第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、及びストレージキャパシタＣｓｔ上に第１パッシベーション層１１４が配置される。第１パッシベーション層１１４は、第１パッシベーション層１１４の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0099】

第１パッシベーション層１１４上に第１平坦化層１１５が配置される。第１平坦化層１１５は、複数のトランジスタＴ１、Ｔ２、Ｔ３及びストレージキャパシタＣｓｔが配置された基板１１０の上部を平坦化できる。第１平坦化層１１５は、単層または複層に構成され得、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

【0100】

第１平坦化層１１５及び第１パッシベーション層１１４は、発光素子ＬＥＤを配置するための組み立て溝ＬＨ１を含む。第１平坦化層１１５及び第１パッシベーション層１１４は、第１下部組み立て電極１２１のエッジを覆って第１下部組み立て電極１２１の一部を露出させる。組み立て溝ＬＨ１は、第１平坦化層１１５と第１パッシベーション層１１４が除去された領域であり、第１下部組み立て電極１２１の一部及び層間絶縁層１１３の一部が露出される。組み立て溝ＬＨ１は、組み立て溝ＬＨ１の中に配置される発光素子ＬＥＤの模様と同じ模様に形成され得る。ただし、発光素子ＬＥＤが組み立て溝ＬＨ１に配置され得るように、組み立て溝ＬＨ１の大きさは、発光素子ＬＥＤの大きさよりほぼ同じであるか大きい。

【0101】

第１平坦化層１１５上に第２パッシベーション層１１６が配置される。具体的に、第２パッシベーション層１１６は、第１平坦化層１１５だけではなく、組み立て溝ＬＨ１に配置された第１下部組み立て電極１２１及び層間絶縁層１１３上にも配置される。第２パッシベーション層１１６は、第２パッシベーション層１１６の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0102】

第２パッシベーション層１１６上に接続電極１２０、複数の第１組み立て配線１２２、及び複数の第２組み立て配線１２３が配置される。

【0103】

まず、複数のサブ画素ＳＰそれぞれに接続電極１２０が配置される。接続電極１２０は、第２トランジスタＴ２と画素電極ＰＥを電気的に接続する電極である。接続電極１２０は、第２パッシベーション層１１６、第１平坦化層１１５及び第１パッシベーション層１１４に形成されたコンタクトホールを通して第２ソース電極ＳＥ２であり第３キャパシタ電極ＳＣ３に電気的に接続され得る。

【0104】

接続電極１２０は、第１接続層１２０ａ及び第２接続層１２０ｂからなる複層構造であってよい。第２パッシベーション層１１６上に第１接続層１２０ａが配置され、第１接続層１２０ａを覆う第２接続層１２０ｂが配置される。第２接続層１２０ｂは、第１接続層１２０ａの上面と側面を全て囲むように配置され得る。第２接続層１２０ｂは、第１接続層１２０ａより腐食に強い物質からなって表示装置１００の製造時、第１接続層１２０ａと隣接した配線の間のマイグレーション（ｍｉｇｒａｔｉｏｎ）によるショート不良を最小化することができる。例えば、第１接続層１２０ａは、銅（Ｃｕ）及びクロム（Ｃｒ）等のような導電性物質からなり、第２接続層１２０ｂは、モリブデン（Ｍｏ）、モリブデンチタン（ＭｏＴｉ）等からなり得るが、これに制限されるものではない。

【0105】

第２パッシベーション層１１６上に複数の組み立て配線ＡＬが配置される。具体的に、複数の組み立て配線ＡＬは、組み立て溝ＬＨ１の周辺に配置された第１平坦化層１１５上に配置される。複数の組み立て配線ＡＬは、発光素子ＬＥＤに低電位電源電圧を伝達する配線である。複数の組み立て配線ＡＬは、複数のサブ画素ＳＰそれぞれで列方向に延び得る。例えば、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれには、一定の間隔を置いて互いに離隔された一対の組み立て配線ＡＬが配置され得る。一対の組み立て配線ＡＬは、第１組み立て配線１２２と第２組み立て配線１２３を含む。第１組み立て配線１２２と第２組み立て配線１２３のいずれか一つは、第１下部組み立て電極１２１と重畳して配置される。図４においては、第２組み立て配線１２３が第１下部組み立て電極１２１と重畳して配置されるものと示したが、これに制限されることはない。

【0106】

複数の組み立て配線ＡＬそれぞれは、導電層及びクラッド層を含む。第２パッシベーション層１１６上に導電層が配置され、導電層上に導電層の上面と側面を全て覆うクラッド層が配置される。具体的に、第２パッシベーション層１１６上に第１導電層１２２ａ及び第２導電層１２３ａが配置され、第１導電層１２２ａ及び第２導電層１２３ａ上に第１クラッド層１２２ｂ及び第２クラッド層１２３ｂが配置される。例えば、第１導電層１２２ａ及び第２導電層１２３ａは、銅（Ｃｕ）及びクロム（Ｃｒ）等のような導電性物質からなり得る。そして、第１クラッド層１２２ｂ及び第２クラッド層１２３ｂは、第１導電層１２２ａ及び第２導電層１２３ａより腐食に強い物質、例えば、モリブデン（Ｍｏ）、モリブデンチタン（ＭｏＴｉ）等からなり得るが、これに制限されるものではない。

【0107】

具体的に、第１クラッド層１２２ｂは、第１導電層１２２ａの上面と側面を覆って第１平坦化層１１５の側面及び組み立て溝ＬＨ１の内部にも配置される。組み立て溝ＬＨ１の内部に配置された第１クラッド層１２２ｂは、発光素子ＬＥＤと重畳される。第１平坦化層１１５の側面及び組み立て溝ＬＨ１の内部に配置された第１クラッド層１２２ｂは、第１平坦化層１１５の側面及び組み立て溝ＬＨ１の内部を全て覆わず半分未満に該当する領域にのみ配置され得る。そして、第２クラッド層１２３ｂは、第２導電層１２３ａの上面と側面を覆って第１平坦化層１１５の側面及び組み立て溝ＬＨ１の内部には配置されない。

【0108】

組み立て溝ＬＨ１の内部に配置された第１クラッド層１２２ｂと第１下部組み立て電極１２１は互いに異なる層に配置されることで、第１クラッド層１２２ｂと第１下部組み立て電極１２１との間の間隔を減らすことができる。発光素子ＬＥＤを組み立てするために組み立て溝ＬＨ１の内部に配置された組み立て電極の間の間隔は狭いほど電場の強度を大きくして組み立て力を向上させることができる。第１クラッド層１２２ｂと第１下部組み立て電極１２１を同じ層に配置させる場合、第１クラッド層１２２ｂと第１下部組み立て電極１２１との間の間隔を減らすのに限界がある。従って、本明細書の一実施例に係る表示装置１００で組み立て溝ＬＨ１の内部に配置されて電場を形成する第１クラッド層１２２ｂと第１下部組み立て電極１２１を互いに異なる層に配置させることで、発光素子ＬＥＤを組み立てするための組み立て力を向上させることができる。

【0109】

複数のサブ画素ＳＰそれぞれに配置された第２導電層１２３ａは、配線コンタクト電極ＬＣＥを通して第１下部組み立て電極１２１と電気的に接続される。配線コンタクト電極ＬＣＥは、第２パッシベーション層１１６、第１平坦化層１１５及び第１パッシベーション層１１４に形成された配線コンタクトホールＬＨ２に配置される。配線コンタクトホールＬＨ２は、２度のコンタクトホール形成工程を通して形成され得る。一番目のコンタクトホール形成工程を通して第１配線コンタクトホールＬＨ２ａを形成し、二番目のコンタクトホール形成工程を通して第２配線コンタクトホールＬＨ２ｂを形成することができる。第１配線コンタクトホールＬＨ２ａは、第１平坦化層１１５及び第１パッシベーション層１１４に形成されたコンタクトホールであり、第２配線コンタクトホールＬＨ２ｂは、第２パッシベーション層１１６に形成されたコンタクトホールである。即ち、配線コンタクトホールＬＨ２は、第１配線コンタクトホールＬＨ２ａと第２配線コンタクトホールＬＨ２ｂを含むことができる。この場合、第１配線コンタクトホールＬＨ２ａと第２配線コンタクトホールＬＨ２ｂの整列のために、第１配線コンタクトホールＬＨ２ａの大きさが第２配線コンタクトホールＬＨ２ｂの大きさより大きくてよい。

【0110】

一方、第２パッシベーション層１１６上に第２下部組み立て電極１２５が配置される。第２下部組み立て電極１２５は、第１クラッド層１２２ｂ、第２クラッド層１２３ｂ、及び第２接続層１２０ｂと同じ工程により同じ物質で形成され得る。第２下部組み立て電極１２５は、組み立て溝ＬＨ１の内部に配置されて発光素子ＬＥＤと直接コンタクトする。そして、第２下部組み立て電極１２５は、第１クラッド層１２２ｂと離隔され、第１下部組み立て電極１２１と重畳して部分的に配置される。発光素子ＬＥＤの配置前、第２下部組み立て電極１２５は、フローティングされた状態で第１下部組み立て電極１２１を通して印加された信号とカップリングされて組み立て配線として役割を果たすことができる。組み立て配線ＡＬだけではなく、組み立て配線ＡＬと電気的に接続された第１下部組み立て電極１２１及び第１下部組み立て電極１２１とカップリングされた第２下部組み立て電極１２５のいずれも発光素子ＬＥＤを自己組み立てするための電界を形成することができる。

【0111】

接続電極１２０及び組み立て配線ＡＬ上に第３パッシベーション層１１７が配置される。具体的に、第３パッシベーション層１１７は、第２下部組み立て電極１２５の全部及び組み立て配線ＡＬの一部を外部に露出させる。第３パッシベーション層１１７は、第３パッシベーション層１１７の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0112】

次に、第３パッシベーション層１１７及び第２下部組み立て電極１２５上に複数の発光素子ＬＥＤが配置される。発光素子ＬＥＤは、組み立て溝ＬＨ１の内部に配置される。一つのサブ画素ＳＰに一つ以上の発光素子ＬＥＤが配置される。発光素子ＬＥＤは、電流により光を発光する素子である。発光素子ＬＥＤは、赤色光、緑色光、青色光等を発光する発光素子ＬＥＤを含むことができ、これらの組み合わせで白色を含む多様な色相の光を実現できる。また、特定の色相の光を発光する発光素子ＬＥＤと発光素子ＬＥＤから光を他の色相の光に変換させる光変換部材を使用して多様な色相の光を実現することもできる。発光素子ＬＥＤは、第２トランジスタＴ２と組み立て配線ＡＬとの間に電気的に接続され、第２トランジスタＴ２から駆動電流の供給を受けて発光できる。

【0113】

このとき、一つのサブ画素ＳＰに配置された複数の発光素子ＬＥＤは、並列に接続され得る。即ち、複数の発光素子ＬＥＤそれぞれの一つの電極は、同一の第２トランジスタＴ２のソース電極に接続され、他の電極は、同一の組み立て配線ＡＬに接続され得る。

【0114】

一方、複数のサブ画素ＳＰそれぞれに配置された発光素子ＬＥＤは、互いに異なる構造を有し得る。例えば、発光素子ＬＥＤは、第１発光素子１３０及び第２発光素子１４０を含むことができる。第１発光素子１３０は、複数のサブ画素ＳＰのうち第１サブ画素ＳＰ１に配置され得、第２発光素子１４０は、複数のサブ画素ＳＰのうち第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３に配置され得る。ただし、発光素子ＬＥＤのタイプは例示的なものであり、発光素子ＬＥＤとして第１発光素子１３０または第２発光素子１４０のいずれか一つだけを使用するか、他のタイプの発光素子ＬＥＤを使用してもよく、これに制限されない。また、図４及び図５においては、説明の便宜のために、複数のサブ画素ＳＰそれぞれに２個の発光素子ＬＥＤが配置されたものと示したが、複数のサブ画素ＳＰそれぞれに配置された発光素子ＬＥＤの個数は、これに制限されない。

【0115】

図４を参照すると、複数の発光素子ＬＥＤのうち第１発光素子１３０は、第１半導体層１３１、発光層１３２、第２半導体層１３３、第１電極１３４、第２電極１３５及び封止層１３６を含む。

【0116】

第３パッシベーション層１１７上に第１半導体層１３１が配置され、第１半導体層１３１上に第２半導体層１３３が配置される。第１半導体層１３１及び第２半導体層１３３は、特定の物質にｎ型及びｐ型の不純物をドーピングして形成された層であってよい。例えば、第１半導体層１３１及び第２半導体層１３３は、窒化ガリウム（ＧａＮ）、インジウムアルミニウムリン化物（ＩｎＡｌＰ）、ガリウムヒ素（ＧａＡｓ）等のような物質にｐ型またはｎ型の不純物がドーピングされた層であってよい。そして、ｐ型の不純物は、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、ベリリウム（Ｂｅ）等であってよく、ｎ型の不純物は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）等であってよいが、これに制限されない。

【0117】

第１半導体層１３１の一部分は、第２半導体層１３３の外側に突出して配置され得る。第１半導体層１３１の上面は、第２半導体層１３３の下面と重畳する部分と第２半導体層１３３の下面外側に配置された部分からなり得る。ただし、第１半導体層１３１と第２半導体層１３３の大きさ及び形状は、多様に変形され得、これに制限されない。

【0118】

第１半導体層１３１と第２半導体層１３３との間に発光層１３２が配置される。発光層１３２は、第１半導体層１３１及び第２半導体層１３３から正孔及び電子の供給を受けて光を発光できる。発光層１３２は、単層または多重量子井戸（Ｍｕｌｔｉ－Ｑｕａｎｔｕｍ Ｗｅｌｌ、ＭＱＷ）構造になされ得、例えば、インジウムガリウム窒化物（ＩｎＧａＮ）または窒化ガリウム（ＧａＮ）等からなり得るが、これに制限されるものではない。

【0119】

第１半導体層１３１の下面と側面を囲む第１電極１３４が配置される。第１電極１３４は、第１発光素子１３０と組み立て配線ＡＬを電気的に接続するための電極である。第１電極１３４は、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質またはチタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、またはこれらの合金のような不透明導電物質等で構成され得るが、これに制限されない。

【0120】

第２半導体層１３３の上面に第２電極１３５が配置される。第２電極１３５は、後述する画素電極ＰＥと第２半導体層１３３を電気的に接続する電極である。第２電極１３５は、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質等で構成され得るが、これに制限されない。

【0121】

第１半導体層１３１、発光層１３２、第２半導体層１３３、第１電極１３４及び第２電極１３５の少なくとも一部を囲む封止層１３６が配置される。封止層１３６は、絶縁物質からなり、第１半導体層１３１、発光層１３２及び第２半導体層１３３を保護することができる。封止層１３６は、発光層１３２、発光層１３２に隣接した第１半導体層１３１の側面の一部及び発光層１３２に隣接した第２半導体層１３３の側面の一部を覆うように配置され得る。封止層１３６から第１電極１３４と第２電極１３５が露出され得、以後に形成されるチップコンタクト電極ＣＣＥ及び画素電極ＰＥと第１電極１３４及び第２電極１３５を電気的に接続できる。

【0122】

図５を参照すると、第２発光素子１４０は、第１半導体層１４１、発光層１４２、第２半導体層１４３、第１電極１４４、第２電極１４５及び封止層１４６を含む。第２発光素子１４０の第１半導体層１４１、発光層１４２、第２半導体層１４３、第２電極１４５及び封止層１４６は、第１発光素子１３０の第１半導体層１３１、発光層１３２、第２半導体層１３３、第２電極１３５及び封止層１３６と実質的に同一であり得る。ただし、第２発光素子１４０は、第１発光素子１３０と比較して第１電極１４４の構造のみが異なるだけで、他の構成は実質的に同一である。

【0123】

第２発光素子１４０の第１電極１４４は、第１半導体層１４１の下面にのみ接するように配置される。第１電極１３４が第１半導体層１３１の下面と側面をいずれも覆う第１発光素子１３０と比較して、第２発光素子１４０では第１電極１４４が第１半導体層１４１の下面にのみ配置されるので、第２発光素子１４０の第１半導体層１４１の側面は、第１電極１４４から露出され得る。そこで、チップコンタクト電極ＣＣＥは、第１半導体層１４１の側面と第１電極１４４の側面に接して第２発光素子１４０に電気的に接続され得る。

【0124】

次に、複数の発光素子ＬＥＤと第３パッシベーション層１１７及び第２下部組み立て電極１２５の間に接着層が配置され得る。接着層は、発光素子ＬＥＤの自己組み立て過程で発光素子ＬＥＤを臨時に仮固定する有機膜であってよい。表示装置１００の製造時、発光素子ＬＥＤを覆う有機膜を形成すれば、有機膜の一部分が発光素子ＬＥＤと第３パッシベーション層１１７及び第２下部組み立て電極１２５の間の空間に充填されて発光素子ＬＥＤを第３パッシベーション層１１７及び第２下部組み立て電極１２５上に臨時に固定できる。以後、有機膜を除去しても発光素子ＬＥＤの下部に染み込んだ有機膜の一部分は除去されずに残って接着層になり得る。接着層は、有機物質、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

【0125】

発光素子ＬＥＤの側面上にチップコンタクト電極ＣＣＥが配置される。チップコンタクト電極ＣＣＥは、発光素子ＬＥＤと組み立て配線ＡＬを電気的に接続するための電極であり、第３パッシベーション層１１７が配置されていない組み立て配線ＡＬの上部と組み立て溝ＬＨ１の側面に配置された第２パッシベーション層１１６上にも配置される。チップコンタクト電極ＣＣＥは、組み立て配線ＡＬのエッジ部をカバーすることもできる。チップコンタクト電極ＣＣＥは、発光素子ＬＥＤの第１半導体層１３１、１４１及び第１電極１３４、１４４の少なくとも一部分を囲むように配置され、第１半導体層１３１、１４１及び第１電極１３４、１４４と組み立て配線ＡＬを電気的に接続できる。この場合、チップコンタクト電極ＣＣＥは、第２下部組み立て電極１２５とも接続される。第２組み立て配線１２３と発光素子ＬＥＤを電気的に接続するのに第１電極１３４、１４４の下部面と直接コンタクトする第２下部組み立て電極１２５も共に接続させることで第２組み立て配線１２３のコンタクト抵抗を減少させることができる。これによって、発光素子ＬＥＤの点灯率が改善され得る。点灯率とは、表示パネルに配置された全体発光素子ＬＥＤのうち正常に発光する発光素子ＬＥＤの個数の比率を意味し得る。

【0126】

次いで、発光素子ＬＥＤ及びチップコンタクト電極ＣＣＥ上に第２平坦化層１１８が配置される。第２平坦化層１１８は、発光素子ＬＥＤが配置された基板１１０の上部を平坦化し、接着層と共に発光素子ＬＥＤを基板１１０上に固定できる。本明細書の一実施例に係る表示装置１００に含まれた発光素子ＬＥＤは、第１平坦化層１１５に形成された組み立て溝ＬＨ１の内部に配置されることで、第２平坦化層１１８の厚さを減らし、単層に構成できる。しかし、これに制限されず、第２平坦化層１１８は、単層または複層に構成され得、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

【0127】

第２平坦化層１１８及び発光素子ＬＥＤ上に保護層１１９が配置される。保護層１１９は、発光素子ＬＥＤの第２電極１３５、１４５の一部を除く領域に配置される。保護層１１９は、保護層１１９の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

【0128】

保護層１１９上に画素電極ＰＥが配置される。画素電極ＰＥは、複数の発光素子ＬＥＤと接続電極１２０を電気的に接続するための電極である。画素電極ＰＥは、第２平坦化層１１８に形成されたコンタクトホールを通して発光素子ＬＥＤ、接続電極１２０及び第２トランジスタＴ２に電気的に接続され得る。従って、発光素子ＬＥＤの第２電極１３５、１４５、接続電極１２０及び第２トランジスタＴ２の第２ソース電極ＳＥ２は、画素電極ＰＥを通して互いに電気的に接続され得る。画素電極ＰＥは、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質等で構成され得るが、これに制限されない。

【0129】

本明細書の一実施例に係る表示装置１００において、複数のサブ画素ＳＰそれぞれに配置された一対の組み立て配線ＡＬ及び一対の組み立て配線ＡＬのいずれか一つの組み立て配線と接続された第１下部組み立て電極１２１、そして第１下部組み立て電極１２１と重畳されるように配置された第２下部組み立て電極１２５は、発光素子ＬＥＤを自己組み立てするための電極である。表示装置１００の製造時、第１下部組み立て電極１２１及び第２下部組み立て電極１２５は、一対の組み立て配線ＡＬと共に電場を形成して発光素子ＬＥＤを自己組み立てすることができる。

【0130】

以下においては、図６ａ乃至図６ｂを参照して、本明細書の一実施例に係る表示装置１００の発光素子ＬＥＤの自己組み立て方法を説明する。

【0131】

図６ａ及び図６ｂは、本明細書の一実施例に係る表示装置の製造工程を説明するための断面図である。

【0132】

まず、図６ａを参照すると、基板１１０上にバッファ層１１１、層間絶縁層１１３を形成し、層間絶縁層１１３上に第１下部組み立て電極１２１を形成する。

【0133】

次いで、第１下部組み立て電極１２１上に第１パッシベーション層１１４、第１平坦化層１１５及び第２パッシベーション層１１６を順次に形成し、第２パッシベーション層１１６上に組み立て電極ＡＬ及び第２下部組み立て電極１２５を形成する。

【0134】

第２組み立て配線１２３、第１下部組み立て電極１２１、及び第２下部組み立て電極１２５は、表示装置１００の製造が完了した後、一対の低電位電源配線として機能できる。表示装置１００の製造工程の間、隣り合った二つの組み立て電極ＡＬには、互いに異なる電圧が印加され、表示装置１００の製造工程が完了した後には、隣り合った二つの組み立て電極ＡＬに同じ低電位電源電圧が印加され得る。

【0135】

第２パッシベーション層１１６上に配置された第１組み立て配線１２２は、第１導電層１２２ａ及び第１導電層１２２ａを覆う第１クラッド層１２２ｂを含む。

【0136】

第２パッシベーション層１１６上に第２組み立て配線１２３が配置される。第２組み立て配線１２３は、第２導電層１２３ａ及び第２導電層１２３ａを覆う第２クラッド層１２３ｂを含む。第２組み立て配線１２３の第２導電層１２３ａは、第２パッシベーション層１１６、第１平坦化層１１５、第１パッシベーション層１１４に形成されたコンタクトホールを通して第１下部組み立て電極１２５と電気的に接続され得る。従って、組み立て配線ＡＬ及び下部組み立て電極１２１、１２５を含む組み立て電極の形成を完了できる。

【0137】

次いで、組み立て電極ＡＬ上に第３パッシベーション層１１７を形成し、第３パッシベーション層１１７上に開口部ＤＡＬＨを有する有機層ＤＡＬを形成する。有機層ＤＡＬの開口部ＤＡＬＨは、発光素子ＬＥＤが自己組み立てされる領域に対応し得る。有機層ＤＡＬの開口部ＤＡＬＨは、組み立て配線ＡＬ及び下部組み立て電極１２１、１２５に重畳し得る。有機層ＤＡＬは、発光素子ＬＥＤの自己組み立てが完了した後、除去されて、製造工程時に完了した表示装置１００では存在しない。

【0138】

有機層ＤＡＬが形成された基板１１０と発光素子ＬＥＤを流体が満たされたチャンバーの内部に投入し、組み立て配線ＡＬ及び下部組み立て電極１２１、１２５を含む組み立て電極に交流電圧を印加して電場を形成することができる。例えば、第２組み立て配線１２３及び第１下部組み立て電極１２１に同じ電圧を印加し、第２下部組み立て電極１２５は第１下部組み立て電極１２１とカップリングされて第２下部組み立て電極１２５にも電圧が形成され、組み立て電極の役割を果たすことができる。第１組み立て配線１２２と、第２組み立て配線１２３、第１下部組み立て電極１２１、及び第２下部組み立て電極１２５の間に電場を形成することができる。

【0139】

発光素子ＬＥＤは、電場により誘電分極されて極性を有し得る。そして、誘電分極された発光素子ＬＥＤは、誘電泳動（Ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ、ＤＥＰ）、即ち、電場により特定の方向に移動するか固定され得る。従って、誘電泳動を利用して複数の発光素子ＬＥＤを組み立て配線ＡＬ及び下部組み立て電極１２１、１２５の上部の開口部ＤＡＬＨの内側に自己組み立てすることができる。

【0140】

発光素子ＬＥＤが開口部ＤＡＬＨの内側に自己組み立てされた以後には、発光素子ＬＥＤの第１電極１３４、１４４と第２下部組み立て電極１２５が接触しながら互いに導電されて、第２下部組み立て電極１２５は、第１電極１３４、１４４と一体化したような状態となる。これによって、発光素子ＬＥＤは、自己組み立てされた以後にも基板１１０に安定して固定され得る。

【0141】

最後に、発光素子ＬＥＤの自己組み立てが完了すれば有機層ＤＡＬを除去し、第２平坦化層１１８及び画素電極ＰＥ等の他の構成を形成して表示装置１００の製造工程を完了できる。

【0142】

一方、誘電泳動の力は、発光素子ＬＥＤの大きさ及び電場の強度に比例する。発光素子ＬＥＤの大きさが大きいほどまたは電場の強度が増加するほど誘電泳動が強く作用して組み立て率が向上し得る。

【0143】

そこで、本明細書の一実施例に係る表示装置１００においては、誘電泳動を増加させるために、電場の強度を増加させ得る。先に説明したように、第１下部組み立て電極１２１と第１クラッド層１２２ｂを互いに異なる層に配置させることで第１下部組み立て電極１２１と第１クラッド層１２２ｂとの間の間隔を狭めて電場の強度を増加させ、自己組み立て率を向上させることができる。

【0144】

本発明の実施態様は、下記のように記載することもできる。

【0145】

本発明の態様によれば、表示装置は、複数のサブ画素を含む基板と、複数のサブ画素に配置された第１下部組み立て電極と、複数のサブ画素に配置され、第１下部組み立て電極と異なる層に配置された第１組み立て配線と、第１下部組み立て電極及び第１組み立て配線上に配置され、第１電極、半導体層、及び第２電極を含む発光素子と、第１下部組み立て電極と発光素子との間に配置され、第１電極または前記第２電極と電気的に接続された第２下部組み立て電極とを含む。

【0146】

本明細書の他の特徴によれば、第１下部組み立て電極と第２下部組み立て電極は、電気的に接続され得る。

【0147】

本明細書の他の特徴によれば、第１組み立て配線と第１電極は、電気的に接続され得る。そして、表示装置は、第１組み立て配線と第１電極を接続するチップコンタクト電極をさらに含み、チップコンタクト電極は、発光素子の側面と接触し得る。また、第１組み立て配線は、低電位電源が印加される低電位電源パッドと接続され得る。

【0148】

本明細書の他の特徴によれば、表示装置は、第１下部組み立て電極の一部を覆い、組み立て溝を含む平坦化層をさらに含み、組み立て溝には、発光素子が配置され得る。表示装置は、平坦化層上に配置された第２組み立て配線をさらに含み、第２組み立て配線は、平坦化層のコンタクトホールを通して第１下部組み立て電極と接続され得る。そして、第２組み立て配線は、低電位電源が印加される低電位電源パッドと接続され得る。また、第１組み立て配線は、平坦化層上に配置された第１導電層及び第１導電層を覆う第１クラッド層を含み、第２組み立て配線は、平坦化層上に配置された第２導電層及び第２導電層を覆う第２クラッド層を含むことができる。

【0149】

本発明の他の態様によれば、表示装置は、複数のサブ画素を含む基板と、複数のサブ画素に並んで配置された第１組み立て配線及び第２組み立て配線と、第１組み立て配線または第２組み立て配線と重畳して配置された発光素子と、発光素子の下部で第１組み立て配線と第２組み立て配線のいずれか一つの配線と発光素子と重畳する第１下部補助電極及び第２下部補助電極とを含む。

【0150】

本明細書の他の特徴によれば、第１組み立て配線と前記第２組み立て配線は、基板上で第１方向に配置された複数のサブ画素に共有され得る。

【0151】

本明細書の他の特徴によれば、表示装置は、基板の一面上に配置されて低電位電源が印加される低電位電圧パッドをさらに含み、第１組み立て配線及び第２組み立て配線は、低電位電圧パッドと接続され得る。

【0152】

本明細書の他の特徴によれば、発光素子は、複数個であり、複数のサブ画素それぞれには、少なくとも二つの発光素子が配置され得る。

【0153】

本明細書の他の特徴によれば、基板上に配置され、発光素子と電気的に接続された駆動トランジスタをさらに含むことができる。そして、駆動トランジスタは、複数のサブ画素それぞれに配置され、少なくとも二つのサブ画素に配置された駆動トランジスタの大きさは、互いに異なり得る。

【0154】

本明細書の他の特徴によれば、発光素子は、第１電極、半導体層、及び第２電極を含み、第２下部補助電極は、第１下部補助電極と発光素子との間に配置され、第１電極または第２電極と接触し得る。

【0155】

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。本発明の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0156】

１００ 表示装置
１１０ 基板
１２０ 接続電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6a】

【図6b】