知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024066594
(43)【公開日】2024-05-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G06F 9/34 20180101AFI20240509BHJP
G06F 15/78 20060101ALI20240509BHJP
【ＦＩ】
G06F9/34 330
G06F15/78 513
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022176047
(22)【出願日】2022-11-02
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】山田 ▲琢▼己
【テーマコード（参考）】
5B033
5B062
【Ｆターム（参考）】
5B033BD04
5B033DD01
5B062EE05
(57)【要約】
【課題】記憶回路の一部ビットへのデータ書き込みを簡素な動作で実現する。
【解決手段】半導体装置に複数の記憶回路及びアクセス回路が設けられる。複数の記憶回路はマスク用記憶回路（ＲＥＧ［３２］）を含む。アクセス回路は、相手側装置からライト命令を受信したとき、複数の記憶回路の内、ライト命令にて指定された対象記憶回路に対し、マスク用記憶回路の記憶データに応じて第１ライトアクセス（基本ライトアクセス）又は第２ライトアクセス（マスクライトアクセス）を行う。アクセス回路は、第１ライトアクセスにおいて、ライト命令にて指定される複数ビット分のライトデータを対象記憶回路に書き込み、第２ライトアクセスにおいて、マスク用記憶回路の記憶データに応じてライトデータの一部の対象記憶回路への書き込みをマスクする。
【選択図】図１２
【解決手段】半導体装置に複数の記憶回路及びアクセス回路が設けられる。複数の記憶回路はマスク用記憶回路（ＲＥＧ［３２］）を含む。アクセス回路は、相手側装置からライト命令を受信したとき、複数の記憶回路の内、ライト命令にて指定された対象記憶回路に対し、マスク用記憶回路の記憶データに応じて第１ライトアクセス（基本ライトアクセス）又は第２ライトアクセス（マスクライトアクセス）を行う。アクセス回路は、第１ライトアクセスにおいて、ライト命令にて指定される複数ビット分のライトデータを対象記憶回路に書き込み、第２ライトアクセスにおいて、マスク用記憶回路の記憶データに応じてライトデータの一部の対象記憶回路への書き込みをマスクする。
【選択図】図１２
【特許請求の範囲】
【請求項1】
複数ビットを有する記憶回路を複数備えるとともに、
相手側装置とシリアル通信を行うよう構成された通信回路と、
前記シリアル通信にて前記相手側装置から受信した命令に基づき何れかの記憶回路にアクセスするよう構成されたアクセス回路と、を備え、
複数の記憶回路はマスク用記憶回路を含み、
前記アクセス回路は、前記相手側装置からライト命令を受信したとき、前記複数の記憶回路の内、前記ライト命令にて指定された対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて第１ライトアクセス又は第２ライトアクセスを行い、
前記アクセス回路は、前記第１ライトアクセスにおいて、前記ライト命令にて指定されるデータであって且つ前記複数ビット分のライトデータを前記対象記憶回路に書き込み、
前記アクセス回路は、前記第２ライトアクセスでは、前記マスク用記憶回路の記憶データに応じて、前記ライトデータの一部の前記対象記憶回路への書き込みをマスクする
、半導体装置。
相手側装置とシリアル通信を行うよう構成された通信回路と、
前記シリアル通信にて前記相手側装置から受信した命令に基づき何れかの記憶回路にアクセスするよう構成されたアクセス回路と、を備え、
複数の記憶回路はマスク用記憶回路を含み、
前記アクセス回路は、前記相手側装置からライト命令を受信したとき、前記複数の記憶回路の内、前記ライト命令にて指定された対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて第１ライトアクセス又は第２ライトアクセスを行い、
前記アクセス回路は、前記第１ライトアクセスにおいて、前記ライト命令にて指定されるデータであって且つ前記複数ビット分のライトデータを前記対象記憶回路に書き込み、
前記アクセス回路は、前記第２ライトアクセスでは、前記マスク用記憶回路の記憶データに応じて、前記ライトデータの一部の前記対象記憶回路への書き込みをマスクする
、半導体装置。
【請求項2】
前記マスク用記憶回路における各ビットは第１の値又は第２の値を有し、
前記アクセス回路は、前記相手側装置から前記ライト命令を受信した場合において、前記マスク用記憶回路における全ビットが前記第１の値を有するときには前記第１ライトアクセスを行い、前記マスク用記憶回路における全ビットに前記第１の値及び前記第２の値が混在するときには前記第２ライトアクセスを行う
、請求項１に記載の半導体装置。
前記アクセス回路は、前記相手側装置から前記ライト命令を受信した場合において、前記マスク用記憶回路における全ビットが前記第１の値を有するときには前記第１ライトアクセスを行い、前記マスク用記憶回路における全ビットに前記第１の値及び前記第２の値が混在するときには前記第２ライトアクセスを行う
、請求項１に記載の半導体装置。
【請求項3】
前記複数の記憶回路は夫々に第１～第ｎビットを有し、
前記アクセス回路は、前記第２ライトアクセスにおいて、前記マスク用記憶回路における第ｊビットが前記第１の値を有しているときには、前記ライトデータにおける第ｊビットの値を前記対象記憶回路の第ｊビットに書き込み、前記マスク用記憶回路における第ｊビットが前記第２の値を有しているときには、前記ライトデータにおける第ｊビットの値の、前記対象記憶回路の第ｊビットへの書き込みをマスクし、
ｎは２以上の整数を表し、ｊはｎ以下の自然数を表す
、請求項２に記載の半導体装置。
前記アクセス回路は、前記第２ライトアクセスにおいて、前記マスク用記憶回路における第ｊビットが前記第１の値を有しているときには、前記ライトデータにおける第ｊビットの値を前記対象記憶回路の第ｊビットに書き込み、前記マスク用記憶回路における第ｊビットが前記第２の値を有しているときには、前記ライトデータにおける第ｊビットの値の、前記対象記憶回路の第ｊビットへの書き込みをマスクし、
ｎは２以上の整数を表し、ｊはｎ以下の自然数を表す
、請求項２に記載の半導体装置。
【請求項4】
前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセスを行い、
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記アクセス回路は、前記第１ライト命令の受信後、前記マスク用記憶回路以外の記憶回路を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記第２ライト命令にて指定された前記対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記アクセス回路は、前記第１ライト命令の受信後、前記マスク用記憶回路以外の記憶回路を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記第２ライト命令にて指定された前記対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
【請求項5】
前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセスを行い、
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記複数の記憶回路は、前記マスク用記憶回路とは異なる第１記憶回路及び第２記憶回路を含み、
前記アクセス回路は、前記第１ライト命令の受信後、前記第１記憶回路を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記第１記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行い、更にその後、前記第２記憶回路を前記対象記憶回路に指定した第３ライト命令を前記相手側装置から受信したとき、前記第２記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記複数の記憶回路は、前記マスク用記憶回路とは異なる第１記憶回路及び第２記憶回路を含み、
前記アクセス回路は、前記第１ライト命令の受信後、前記第１記憶回路を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記第１記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行い、更にその後、前記第２記憶回路を前記対象記憶回路に指定した第３ライト命令を前記相手側装置から受信したとき、前記第２記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
【請求項6】
前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセスを行い、
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記複数の記憶回路は、前記マスク用記憶回路とは異なる２以上の記憶回路を含み、
前記アクセス回路は、前記第１ライト命令の受信後、前記２以上の記憶回路の夫々を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記２以上の記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、
前記複数の記憶回路は、前記マスク用記憶回路とは異なる２以上の記憶回路を含み、
前記アクセス回路は、前記第１ライト命令の受信後、前記２以上の記憶回路の夫々を前記対象記憶回路に指定した第２ライト命令を前記相手側装置から受信したとき、前記２以上の記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う
、請求項２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
シリアル通信が可能な第１装置及び第２装置を有するシステムがある。シリアル通信のインターフェースの例としてＩ２Ｃがあり、Ｉ２Ｃを用いたシステムが多数存在する（例えば下記特許文献１参照）。上記システムにおいて第２装置内の記憶回路に記憶されたデータの一部のみの書き換えが要求されることがある。ここにおける記憶回路の代表例はレジスタである。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－２１５６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えばレジスタが８ビット分の記憶容量を有する場合において、当該レジスタの上位側４ビットの値のみの書き換えが要求されるケースがある。ここで、第１装置がライト命令及びリード命令の送信主体であるとする。当該ケースでは、まず第１装置が第２装置に対してリード命令を送信することで対象となるレジスタの記憶データ（８ビット分の記憶データ；例えば０ｘ０Ａ）を取得する。その後、第１装置は、取得した記憶データにおける下位側４ビットの値（０ｘＡ）と、対象となるレジスタの上位側４ビットに書き込まれるべき値（例えば０ｘ３）とに基づき、対象となるレジスタに書き込まれるべきライトデータ（例えば０ｘ３Ａ）を導出する。その後、第１装置は、ライトデータ（例えば０ｘ３Ａ）を含むライト命令を第２装置に送信する。
【0005】
このように、レジスタの一部ビットへのデータ書き込みは、一般的に、命令送信側での演算を含む複雑な動作が必要となる。レジスタの一部ビットへのデータ書き込みを簡素な動作で実現できれば有益である。レジスタに分類されない任意の種類の記憶回路についても同様である。
【0006】
本開示は、記憶回路の一部ビットへのデータ書き込みを簡素な動作で実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示に係る半導体装置は、複数ビットを有する記憶回路を複数備えるとともに、相手側装置とシリアル通信を行うよう構成された通信回路と、前記シリアル通信にて前記相手側装置から受信した命令に基づき何れかの記憶回路にアクセスするよう構成されたアクセス回路と、を備え、複数の記憶回路はマスク用記憶回路を含み、前記アクセス回路は、前記相手側装置からライト命令を受信したとき、前記複数の記憶回路の内、前記ライト命令にて指定された対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて第１ライトアクセス又は第２ライトアクセスを行い、前記アクセス回路は、前記第１ライトアクセスにおいて、前記ライト命令にて指定されるデータであって且つ前記複数ビット分のライトデータを前記対象記憶回路に書き込み、前記アクセス回路は、前記第２ライトアクセスでは、前記マスク用記憶回路の記憶データに応じて、前記ライトデータの一部の前記対象記憶回路への書き込みをマスクする。
【発明の効果】
【0008】
本開示によれば、記憶回路の一部ビットへのデータ書き込みを簡素な動作で実現する半導体装置を提供することが可能となる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0011】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。アップエッジをライジングエッジに読み替えて良い。ダウンエッジをフォーリングエッジに読み替えて良い。回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0012】
図１に本実施形態に係る通信システムＳＹＳの構成を示す。図１の通信システムＳＹＳは、半導体装置１及びＭＰＵ（Micro Processing Unit）２を備える。半導体装置１とＭＰＵ２はシリアル通信用の配線群を介して互いに接続される。半導体装置１はシリアル通信用の配線群を介してＭＰＵ２とシリアル通信が可能に構成される。ＭＰＵ２は、半導体装置１にとって、通信の相手側装置の例である。
【0013】
本実施形態では、シリアル通信のインターフェースとしてＩ２Ｃ（Inter-Integrated Circuit）によるインターフェースを用いることを想定する。換言すれば、半導体装置１及びＭＰＵ２間のシリアル通信としてＩ２Ｃによるシリアル通信を行うことを想定する。シリアル通信用の配線群は、クロック信号ＳＣＬを伝送するためのクロック配線ＷＲＳＣＬと、データ信号ＳＤＡを伝送するためのデータ配線ＷＲＳＤＡと、を有する。Ｉ２Ｃのシリアル通信において、ＭＰＵ２がマスタとして機能し、半導体装置１がスレーブとして機能する。尚、図１の通信システムＳＹＳにおいて、半導体装置１及びＭＰＵ２とは異なる他の装置（不図示）が他のスレーブとして設けられる場合もある。
【0014】
半導体装置１は、通信回路１０、アクセス回路２０、レジスタブロック３０及び機能回路４０を備える。半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体集積回路にて通信回路１０、アクセス回路２０、レジスタブロック３０及び機能回路４０が形成されて良い。
【0015】
通信回路１０は、クロック配線ＷＲＳＣＬ及びデータ配線ＷＲＳＤＡに接続され、ＭＰＵ２とシリアル通信を行う。詳細には、通信回路１０と、通信回路１０と異なり且つＭＰＵ２に設けられた他の通信回路と、の間でシリアル通信が行われる。
【0016】
ＭＰＵ２はクロック配線ＷＲＳＣＬ及びデータ配線ＷＲＳＤＡに接続される。ＭＰＵ２はクロック配線ＷＲＳＣＬを介し通信回路１０に対してクロック信号ＳＣＬを送信し、通信回路１０はＭＰＵ２からのクロック信号ＳＣＬを受信する。クロック信号ＳＣＬは、ローレベル、ハイレベルの信号レベルを交互にとる矩形波信号である。尚、本明細書において、任意の注目信号に関し、注目信号の送信と注目信号の出力は同義であり、注目信号の受信と注目信号の入力は同義である。また、通信回路１０は半導体装置１の構成要素であるので、通信回路１０による信号の送信、受信は、半導体装置１による信号の送信、受信であると解することもできる。
【0017】
データ配線ＷＲＳＤＡに対してデータ信号ＳＤＡを送信するデバイスをトランスミッタと称し、データ配線ＷＲＳＤＡにて伝送されるデータ信号ＳＤＡを受信するデバイスをレシーバと称する。ここにおけるデバイスは、ＭＰＵ２又は半導体装置１である。Ｉ２Ｃの規定に従い、任意の時刻において、データ配線ＷＲＳＤＡに接続されたデバイスの内、１つのみがトランスミッタとなり得る。
【0018】
ＭＰＵ２がトランスミッタとして機能するとき、ＭＰＵ２はデータ配線ＷＲＳＤＡを介し半導体装置１に対してデータ信号ＳＤＡを送信し、半導体装置１は通信回路１０にてＭＰＵ２からのデータ信号ＳＤＡを受信する。半導体装置１がトランスミッタとして機能するとき、半導体装置１は通信回路１０からデータ配線ＷＲＳＤＡを介しＭＰＵ２に対してデータ信号ＳＤＡを送信し、ＭＰＵ２は半導体装置１からのデータ信号ＳＤＡ（通信回路１０からのデータ信号ＳＤＡ）を受信する。
【0019】
ＭＰＵ２は各種の命令を半導体装置１に送信できる。半導体装置１は通信回路１０にてＭＰＵ２から送信された命令を受信する。ＭＰＵ２がトランスミッタとして機能するときにおいて、ＭＰＵ２が送信するデータ信号ＳＤＡにより命令の内容が指定される。
【0020】
アクセス回路２０は、通信回路１０にて受信した命令に従ってレジスタブロック３０に対してアクセスする。
【0021】
図２にレジスタブロック３０の構造を示す。レジスタブロック３０はｍ個のレジスタを備える。ｍは２以上の任意の整数を表す。ここでは、“ｍ＝３３”であるとする。各レジスタは単位記憶容量を持つ。単位記憶容量はｎビット分の記憶容量である。ｎは２以上の任意の整数を表す。ここでは“ｎ＝８”であるとする。８ビットは１バイトである。即ち、ここでは単位記憶容量は１バイトであるとする。
【0022】
レジスタブロック３０に設けられる計３３個のレジスタには各々固有のアドレスが割り当てられる。アドレスは数値にて表現され、或る注目アドレスから見て、より小さな数値にて示されるアドレスは注目アドレスの下位側のアドレスであり、より大きな数値にて示されるアドレスは注目アドレスの上位側のアドレスである。図２の構成において、レジスタブロック３０における最下位アドレスは“０ｘ００”であり、レジスタブロック３０における最上位アドレスは“０ｘ２０”である。尚、本実施形態では、適宜、アドレス又はデータを１６進数で表記する。アドレス又はデータを示す数値の先頭に付加される文字列“０ｘ”は、文字列“０ｘ”に続く数値が１６進数であることを表す。故に、“０ｘ００”は１０進数表記では“０”を表し、“０ｘ１Ｆ”は１０進数表記では“３１”を表し、“０ｘ２０”は１０進数表記では“３２”を表す。
【0023】
レジスタブロック３０内のレジスタの内、１０進数表記で“ｉ”のアドレスが割り当てられたレジスタを、レジスタＲＥＧ［ｉ］と称する。ｉは任意の整数を表す。そうすると、レジスタブロック３０に設けられるｍ個のレジスタはレジスタＲＥＧ［０］～ＲＥＧ［３２］から成る。それらの内、レジスタＲＥＧ［０］～ＲＥＧ［３１］は通常レジスタであり、レジスタＲＥＧ［３２］はマスク用レジスタである。通常レジスタ及びマスク用レジスタの相違については後述される。
【0024】
機能回路４０は半導体装置１が実現すべき機能動作を実行する。例えば、半導体装置１がモータドライバである場合、機能回路４０は半導体装置１に接続された三相モータ（不図示）を駆動するための電力を三相モータに供給する機能動作を実行し、これによって三相モータを回転駆動させる。或いは例えば、半導体装置１がＬＥＤドライバである場合、機能回路４０は半導体装置１に接続されたＬＥＤ（発光ダイオード：不図示）を発光させるための駆動電流をＬＥＤに供給する機能動作を実行し、これによってＬＥＤを発光させる。更に或いは例えば、半導体装置１と必要な外付け部品とでＤＣ／ＤＣコンバータが形成される場合、機能回路４０は直流の入力電圧を電力変換する機能動作を実行し、これによって直流の出力電圧を生成する。また、半導体装置１にて実行される各種の保護動作（過電流保護動作、過熱保護動作、低電圧保護動作など）も機能動作に含まれ得る。この他、機能動作は任意である。
【0025】
機能回路４０は、通常レジスタ内のデータを参照し、参照したデータに基づいて機能動作を行う。これに関する具体例は後に述べる。
【0026】
ＭＰＵ２は半導体装置１に対して複数種類の命令を送信することができる。命令を表す信号を特に命令信号と称する。ＭＰＵ２は、予め定められたプロトコルに従い、クロック信号ＳＣＬを送信しつつ任意の命令を表す命令信号を送信することで、半導体装置１に対して当該命令を送信する。半導体装置１は、上記プロトコルに従い、クロック信号ＳＣＬに同期して命令を表す命令信号を通信回路１０にて受信することにより当該命令を受け取る。上記プロトコルは、Ｉ２Ｃにて定義された通信のプロトコルであると共に、半導体装置１及びＭＰＵ２間で定められた通信のプロトコルである。
【0027】
複数種類の命令にライト命令及びリード命令が含まれる。
【0028】
ライト命令として複数種類のライト命令が存在しうる。但し、ここでは、ライト命令として、対象アドレスに１バイト分のライトデータを書き込むことを指令する命令を想定し、ライト命令の中で対象アドレスが指定されるものとする。ライト命令において対象アドレスは書き込みの対象となるアドレスを指す。ライト命令における対象アドレスを特にライト対象アドレスと称する。本実施形態においてライト対象アドレスは“０ｘ００”～“０ｘ２０”の何れかである（図２参照）。ライト対象アドレスが割り当てられたレジスタをライト対象レジスタと称する。ライトデータはライト命令の中で指定される１バイト分のデータである。
【0029】
リード命令として複数種類のリード命令が存在しうる。但し、ここででは、リード命令として、リード対象アドレスに格納された１バイト分のデータを読み出することを指令する命令を想定し、リード命令の中で対象アドレスが指定されるものとする。リード命令において対象アドレスは読み出しの対象となるアドレスを指す。リード命令における対象アドレスを特にリード対象アドレスと称する。本実施形態においてリード対象アドレスは“０ｘ００”～“０ｘ２０”の何れかである（図２参照）。リード対象アドレスが割り当てられたレジスタをリード対象レジスタと称する。
【0030】
通信回路１０における命令の受信内容はアクセス回路２０に伝達される。アクセス回路２０は、通信回路１０にて受信した命令の内容に従ってレジスタブロック３０にアクセスする。レジスタブロック３０に対するアクセスとしてライトアクセスとリードアクセスがある。
【0031】
アクセス回路２０は、通信回路１０にてライト命令が受信されたときライトアクセスを行う。ライトアクセスにおいて、アクセス回路２０はレジスタブロック３０内のライト対象レジスタに対してライトデータを書き込む。
【0032】
アクセス回路２０は、通信回路１０にてリード命令が受信されたときリードアクセスを行う。リードアクセスにおいて、アクセス回路２０は、レジスタブロック３０内のリード対象レジスタに格納された１バイト分のデータを読み出し、読み出したデータをリードデータとして通信回路１０に送る。その後、半導体装置１がトランスミッタとして機能し、通信回路１０はアクセス回路２０から送られたリードデータをＭＰＵ２に送信する。
【0033】
尚、上述したように、図１の通信システムＳＹＳにおいて、半導体装置１及びＭＰＵ２とは異なる他の装置（不図示）が他のスレーブとして設けられる場合もある。各スレーブには固有のスレーブアドレスが割り当てられ、命令の中で１つのスレーブアドレスが指定される。命令中に指定されたスレーブアドレスに対応するスレーブのみが、ＭＰＵ２からの命令に対して応答する。
【0034】
図３にライト命令の構造を示す。ライト命令は３つの単位信号Ｗ＿Ｕ１、Ｗ＿Ｕ２及びＷ＿Ｕ３にて構成される。各単位信号はシリアル信号であるデータ信号ＳＤＡによりトランスミッタ及びレシーバ間で送受信される。各単位信号は８ビット分の信号である。ライト命令が送受信される際、ＭＰＵ２から単位信号Ｗ＿Ｕ１、Ｗ＿Ｕ２及びＷ＿Ｕ３が、この順番で半導体装置１（通信回路１０）に対して送信される。単位信号Ｗ＿Ｕ１により、スレーブアドレスが指定され且つ単位信号Ｗ＿Ｕ１～Ｗ＿Ｕ３から成る命令がライト命令であることが示される。単位信号Ｗ＿Ｕ２にてライト対象アドレスが指定される。単位信号Ｗ＿Ｕ３はライトデータを表す（即ち単位信号Ｗ＿Ｕ３にてライトデータが指定される）。
【0035】
図４にリード命令の構造を示す。リード命令は４つの単位信号Ｒ＿Ｕ１、Ｒ＿Ｕ２、Ｒ＿Ｕ３及びＲ＿Ｕ４にて構成される。リード命令が送受信される際、ＭＰＵ２から単位信号Ｒ＿Ｕ１、Ｒ＿Ｕ２及びＲ＿Ｕ３が、この順番で半導体装置１（通信回路１０）に対して送信され、その後に半導体装置１（通信回路１０）からＭＰＵ２に対して単位信号Ｒ＿Ｕ４が送信される。単位信号Ｒ＿Ｕ１及びＲ＿Ｕ３により、スレーブアドレスが指定され且つ単位信号Ｒ＿Ｕ１～Ｒ＿Ｕ４から成る命令がリード命令であることが示される。単位信号Ｒ＿Ｕ２にてリード対象アドレスが指定される。単位信号Ｒ＿Ｕ４にてリードデータが表される。
【0036】
図５に単位信号の構造を示す。各単位信号は８ビットのシリアル信号である。各単位信号はビットａ［０］～ａ［７］の信号から成る。ビットａ［ｊ＋１］はビットａ［ｊ］よりも上位側のビットである。ｊは任意の整数を表すが、ビットａ［ｊ］におけるｊは０以上且つ７以下の整数を表す。単位信号がＭＰＵ２から半導体装置１に送信される際、ビットａ［ｊ］の信号の次にビットａ［ｊ－１］の信号が送信される。１クロック区間において１ビットの信号が送受信される。１クロック区間とは、クロック信号ＳＣＬにおける互いに隣接する２つのアップエッジ間の区間を指す。但し、クロック信号ＳＣＬにおける互いに隣接する２つのダウンエッジ間の区間が１クロック区間であっても良い。ライト命令に関しては、単位信号Ｗ＿Ｕ３におけるビットａ［０］～ａ［７］の値によりライトデータが表される。リード命令に関しては、単位信号Ｒ＿Ｕ４におけるビットａ［０］～ａ［７］の値によりリードデータが表される。
【0037】
データ信号ＳＤＡはハイレベル又はローレベルを有する二値信号である。データ信号ＳＤＡがハイレベルであるとき、データ信号ＳＤＡは“１”の値を持ち、且つ、データ信号ＳＤＡがローレベルであるとき、データ信号ＳＤＡは“０”の値を持つ（但し、その逆であっても良い）。
【0038】
尚、Ｉ２Ｃによるシリアル通信では、スタートコンディションの確立後に命令の送信が開始され、ストップコンディションの確立により命令の送信が終了する。また、レシーバとして機能するデバイス（半導体装置１又はＭＰＵ２）は、８ビット分の単位信号を受信すると、１クロック区間だけトランスミッタとして機能してデータ配線ＷＲＳＤＡに対し１ビットのアクノリッジ信号を送信する。スタートコンディション、ストップコンディション及びアクノリッジ信号については、Ｉ２Ｃの規定として周知であるため、ここでは、それらの存在を無視して説明を行う。
【0039】
図６にレジスタＲＥＧ［ｉ］の構造を示す。レジスタＲＥＧ［０］～ＲＥＧ［３２］は互いに同じ構造を有し、レジスタＲＥＧ［ｉ］はレジスタＲＥＧ［０］～ＲＥＧ［３２］の内の任意の何れかを指す。レジスタＲＥＧ［ｉ］は計８つのビットであるビットｂ［０］～ｂ［７］を備える。ビットｂ［０］～ｂ［７］はレジスタＲＥＧ［ｉ］における第１～第８ビットに相当する。ビットｂ［ｊ＋１］はｂ［ｊ］よりも上位側のビットである。故に、レジスタＲＥＧ［ｉ］においてビットｂ［７］が最上位ビットであり、ビットｂ［０］が最下位ビットである。ｊは任意の整数を表すが、ビットｂ［ｊ］におけるｊは０以上且つ７以下の整数を表す。レジスタＲＥＧ［ｉ］においてビットｂ［０］～ｂ［７］は夫々に“０”又は“１”の値を記憶する。レジスタＲＥＧ［ｉ］の記憶データはビットｂ［０］～ｂ［７］の記憶データから成る。例えば、レジスタＲＥＧ［ｉ］の記憶データは、ビットｂ［０］～ｂ［７］の記憶データが全て“１”であれば“０ｘＦＦ”であり、ビットｂ［０］～ｂ［７］の記憶データが全て“０”であれば“０ｘ００”である。
【0040】
図７にライトデータの構造を示す。ライトデータは８ビットデータであり、ビットｃ［０］～ｃ［７］の値にて表される。ビットｃ［０］～ｃ［７］はライトデータにおける第１～第８ビットに相当する。ライトデータにおいてビットｃ［ｊ］の値をライト値ＷＤ［ｊ］と称する。そうすると、ライトデータはライト値ＷＤ［０］～ＷＤ［７］にて表さされる。ライト値ＷＤ［０］～ＷＤ［７］は夫々に“０”又は“１”である。ビットｃ［ｊ＋１］はビットｃ［ｊ］よりも上位側のビットである。故にライトデータの値は、“ＷＤ［７］・２７＋ＷＤ［６］・２６＋ＷＤ［５］・２５＋ＷＤ［４］・２４＋ＷＤ［３］・２３＋ＷＤ［２］・２２＋ＷＤ［１］・２１＋ＷＤ［０］”にて表される。
【0041】
半導体装置１の特徴的なアクセス動作として、ライトアクセスには基本ライトアクセスとマスクライトアクセスとがある。
【0042】
基本ライトアクセスにおいて、アクセス回路２０は、ライトデータをライト対象レジスタに書き込む。ライトデータは、上述したように、ライト命令にて指定されるデータであって且つｎビット分のデータ（即ち単位記憶容量分のデータ）であり、ここでは１バイト分のデータである。基本ライトアクセスでは、ライト値ＷＤ［０］～ＷＤ［７］が、夫々、ライト対象レジスタのビットｂ［０］～ｂ［７］に書き込まれる。
【0043】
マスクライトアクセスにおいて、アクセス回路２０は、ｎビット分のライトデータの内、一部のデータのみをライト対象レジスタに書き込み、残部のデータのライト対象レジスタへの書き込みをマスクする。書き込みのマスクとは、書き込みを禁止すること（換言すれば書き込みを非実行とすること）を指す。
【0044】
通信回路１０にてライト命令が受信されたときに、基本ライトアクセス及びマスクライトアクセスの何れが行われるかは、マスク用レジスタであるレジスタＲＥＧ［３２］の記憶データに依存する。
【0045】
ライト対象アドレスが通常レジスタのアドレス（即ち“０ｘ００”～“０ｘ１Ｆ”の何れか）である場合において、レジスタＲＥＧ［３２］の記憶データが“０ｘ００”であるとき、ライトアクセスとして基本ライトアクセスが実行される。レジスタＲＥＧ［３２］の記憶データが“０ｘ００”である状態は、レジスタＲＥＧ［３２］のビットｂ［０］～ｂ［７］に全て“０”が記憶されている状態に相当する。また、ライト対象アドレスがマスク用レジスタのアドレス（即ち“０ｘ２０”）である場合には、レジスタＲＥＧ［３２］の記憶データに依らず、ライトアクセスとして常に基本ライトアクセスが実行される。
【0046】
ライト対象アドレスが通常レジスタのアドレス（即ち“０ｘ００”～“０ｘ１Ｆ”の何れか）である場合において、レジスタＲＥＧ［３２］の記憶データが“０ｘ００”と相違するとき、ライトアクセスとしてマスクライトアクセスが実行される。レジスタＲＥＧ［３２］の記憶データが“０ｘ００”と相違する状態は、レジスタＲＥＧ［３２］のビットｂ［０］～ｂ［７］の記憶データに“０”と“１”が混在している状態に相当する。
【0047】
マスクライトアクセスにおいて、アクセス回路２０は、レジスタＲＥＧ［３２］の記憶データに応じてビットごとに、ライト対象レジスタへのライトデータの書き込みを実行する又はマスクする。
【0048】
具体的には、マスクライトアクセスにおいて、レジスタＲＥＧ［３２］のビットｂ［ｊ］が“０”の値を有するとき、アクセス回路２０は、ライトデータにおけるビットｃ［ｊ］の値をライト対象レジスタのビットｂ［ｊ］に書き込む。ライトデータにおけるビットｃ［ｊ］の値はライト値ＷＤ［ｊ］である（図７参照）。
【0049】
マスクライトアクセスにおいて、レジスタＲＥＧ［３２］のビットｂ［ｊ］が“１”の値を有するとき、アクセス回路２０は、ライトデータにおけるビットｃ［ｊ］の値の、ライト対象レジスタのビットｂ［ｊ］への書き込みをマスクする（当該書き込みを禁止して、ライト対象レジスタのビットｂ［ｊ］の値を変更しない）。換言すれば、マスクライトアクセスにおいて、レジスタＲＥＧ［３２］のビットｂ［ｊ］が“１”の値を有するとき、アクセス回路２０は、ライトデータにおけるビットｃ［ｊ］の値をライト対象レジスタのビットｂ［ｊ］へ書き込む動作をマスクする（禁止する）。
【0050】
図８にライト命令６１０が通信回路１０にて受信されたときの動作の流れを示す。ライト命令６１０にて指定されるライト対象アドレスは“０ｘ０４”であり、ライト命令６１０にて指定されるライトデータは“０ｘ３５”である。故に、ライト命令６１０におけるライト対象レジスタはレジスタＲＥＧ［４］である。また、ライト命令６１０が通信回路１０にて受信されたときにおいて、レジスタＲＥＧ［３２］の記憶データは“０ｘ００”である。そうすると、ライト命令６１０の受信に応答してアクセス回路２０は基本ライトアクセス６１２を実行する。尚、ライト命令６１０の送受信直前及び送受信時においてレジスタＲＥＧ［４］の記憶データは“０ｘ０Ａ”である。
【0051】
基本ライトアクセス６１２において、アクセス回路２０は、ライト命令６１０にて指定されるライトデータ、即ち“０ｘ３５”をライト対象レジスタであるレジスタＲＥＧ［４］に書き込む。結果、レジスタＲＥＧ［４］の記憶データは“０ｘ０Ａ”から“０ｘ３５”に変更される。
【0052】
図９にライト命令６２０が通信回路１０にて受信されたときの動作の流れを示す。ライト命令６２０にて指定されるライト対象アドレスは“０ｘ２０”であり、ライト命令６２０にて指定されるライトデータは“０ｘ０Ｆ”である。故に、ライト命令６２０におけるライト対象レジスタはレジスタＲＥＧ［３２］である。そうすると、ライト命令６２０の受信に応答してアクセス回路２０はレジスタＲＥＧ［３２］の記憶データに依らず基本ライトアクセス６２２を実行する。尚、ライト命令６２０の送受信直前及び送受信時においてレジスタＲＥＧ［３２］の記憶データは“０ｘ００”である。
【0053】
基本ライトアクセス６２２において、アクセス回路２０は、ライト命令６２０にて指定されるライトデータ、即ち“０ｘ０Ｆ”をライト対象レジスタであるレジスタＲＥＧ［３２］に書き込む。結果、レジスタＲＥＧ［３２］の記憶データは“０ｘ００”から“０ｘ０Ｆ”に変更される。
【0054】
図１０にライト命令６３０が通信回路１０にて受信されたときの動作の流れを示す。ライト命令６３０にて指定されるライト対象アドレスは“０ｘ０５”であり、ライト命令６３０にて指定されるライトデータは“０ｘ３０”である。故に、ライト命令６３０におけるライト対象レジスタはレジスタＲＥＧ［５］である。また、ライト命令６３０が通信回路１０にて受信されたときにおいて、レジスタＲＥＧ［３２］の記憶データは“０ｘ０Ｆ”である。そうすると、ライト命令６３０の受信に応答してアクセス回路２０はマスクライトアクセス６３２を実行する。尚、ライト命令６３０の送受信直前及び送受信時においてレジスタＲＥＧ［５］の記憶データは“０ｘ０Ａ”である。
【0055】
マスクライトアクセス６３２において、レジスタＲＥＧ［３２］のビットｂ［ｊ］の値が“０”であるとき、アクセス回路２０は、ライト命令６３０のライトデータにおけるビットｃ［ｊ］の値を、ライト対象レジスタ（ここではレジスタＲＥＧ［５］）のビットｂ［ｊ］に書き込む。上述したように、ライトデータにおけるビットｃ［ｊ］の値はライト値ＷＤ［ｊ］である（図７参照）。
【0056】
マスクライトアクセス６３２において、レジスタＲＥＧ［３２］のビットｂ［ｊ］の値が“１”であるとき、アクセス回路２０は、ライト命令６３０のライトデータにおけるビットｂ［ｊ］の値の、ライト対象レジスタ（ここではレジスタＲＥＧ［５］）のビットｂ［ｊ］への書き込みをマスクする。即ち、マスクライトアクセス６３２において、レジスタＲＥＧ［３２］のビットｂ［ｊ］の値が“１”であるとき、アクセス回路２０は、ライト命令６３０のライトデータにおけるビットｃ［ｊ］の値に依らず、ライト対象レジスタ（ここではレジスタＲＥＧ［５］）のビットｂ［ｊ］の値を不変に保持する。
【0057】
このため、マスクライトアクセス６３２では、レジスタＲＥＧ［５］のビットｂ［４］～ｂ［７］に対してライト命令６３０のライトデータにおけるビットｃ［４］～ｃ［７］の値（ＷＤ［４］～ＷＤ［７］）が書き込まれる。一方、マスクライトアクセス６３２において、レジスタＲＥＧ［５］のビットｂ［０］～ｂ［３］に対する書き込みはマスクされる。即ち、マスクライトアクセス６３２において、ライト命令６３０のライトデータにおけるビットｃ［０］～ｃ［３］の値（ＷＤ［０］～ＷＤ［３］）に依らず、レジスタＲＥＧ［５］のビットｂ［０］～ｂ［３］の値は不変に保持される。
【0058】
結果、マスクライトアクセス６３２により、レジスタＲＥＧ［５］の記憶データは“０ｘ０Ａ”から“０ｘ３Ａ”に変更される。即ち、マスクライトアクセス６３２において、ライト命令６３０のライトデータの上位側４ビットだけが（“０ｘ３０”中の“３”の部分だけが）レジスタＲＥＧ［５］の上位側４ビットに書き込まれ、レジスタＲＥＧ［５］の下位側４ビットの値は不変に保持される。
【0059】
尚、ライト命令６３０にて指定されるライトデータの下位側４ビット（即ちｃ［０］～ｃ［３］）の値は、マスクライトアクセス６３２の結果に影響を与えないので、任意であって良い。
【0060】
ここで参考例に係る動作を説明する。参考例ではマスク用レジスタが機能せず、ライトアクセスとして基本ライトアクセスのみが実行可能である。
【0061】
今、レジスタＲＥＧ［５］の下位側４ビットの値を不変に保持しつつ、レジスタＲＥＧ［５］の上位側４ビットの値だけ“０ｘ３”に変更することが必要なケースＣＳ１を考える。レジスタＲＥＧ［ｉ］の下位側４ビットとは、レジスタＲＥＧ［ｉ］のビットｂ［０］～ｂ［３］を指す。レジスタＲＥＧ［ｉ］の上位側４ビットとは、レジスタＲＥＧ［ｉ］のビットｂ［４］～ｂ［７］を指す。
【0062】
ケースＣＳ１に係る参考例では、ライト命令によってレジスタＲＥＧ［５］の下位側４ビットが変わらないようにするために、図１１に示す如く、まずＭＰＵ２はリード命令によってレジスタＲＥＧ［５］の現状の記憶データを確認する。その後、参考例に係るＭＰＵ２は、確認した記憶データに応じて、レジスタＲＥＧ［５］に書き込むべき値を演算し、演算結果をライトデータに反映させたライト命令を行う必要がある。
【0063】
より具体的には、ケースＣＳ１において参考例に係るＭＰＵ２は、まずリード命令の実行を通じてレジスタＲＥＧ［５］の現状の記憶データを確認する。ここで確認された記憶データ（ＭＰＵ２にて受信したリードデータ）が“０ｘ０Ａ”であったとする。そうすると、ケースＣＳ１において参考例に係るＭＰＵ２は、確認した記憶データ“０ｘ０Ａ”を元に、レジスタＲＥＧ［５］に書き込むべき値“０ｘ３Ａ”を演算し、ライトデータ“０ｘ３Ａ”を指定するライト命令を行う。
【0064】
即ち、参考例では、或る１つのレジスタの一部のビットの値のみを変更する際、
当該レジスタを対象とするリード命令の送受信動作（第１ステップ）と、
リード命令の結果に基づく演算（第２ステップ）と、
演算結果に基づくライト命令の送受信動作（第３ステップ）と、が必要となる。
当該レジスタを対象とするリード命令の送受信動作（第１ステップ）と、
リード命令の結果に基づく演算（第２ステップ）と、
演算結果に基づくライト命令の送受信動作（第３ステップ）と、が必要となる。
【0065】
以下、複数の実施例の中で、通信システムＳＹＳに関わる幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項（但し参考例に関わる事項を除く）は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0066】
＜＜第１実施例＞＞
図１２を参照し、上述のケースＣＳ１に関わる通信システムＳＹＳの実施例を第１実施例として説明する。
図１２を参照し、上述のケースＣＳ１に関わる通信システムＳＹＳの実施例を第１実施例として説明する。
【0067】
第１実施例において、ＭＰＵ２は、まずライト命令６２０を半導体装置１に送信する。ライト命令６２０の内容は上述した通りである（図９参照）。つまり、ライト命令６２０におけるライト対象レジスタはレジスタＲＥＧ［３２］であり、ライト命令６２０におけるライトデータは“０ｘ０Ｆ”である。ライト命令６２０におけるライト対象レジスタはマスク用レジスタ（即ちＲＥＧ［３２］）であるので、ライト命令６２０の受信に応答してアクセス回路２０は基本ライトアクセス６２２を実行する。基本ライトアクセス６２２の内容は上述した通りである（図９参照）。従って、基本ライトアクセス６２２にてレジスタＲＥＧ［３２］に“０ｘ０Ｆ”が書き込まれる。
【0068】
その後、ＭＰＵ２はライト命令６３０を半導体装置１に送信する。ライト命令６３０の内容は上述した通りである（図１０参照）。つまり、ライト命令６３０におけるライト対象レジスタはレジスタＲＥＧ［５］であり、ライト命令６３０におけるライトデータは“０ｘ３０”である。ライト命令６３０の送受信直前及び送受信時におけるレジスタＲＥＧ［３２］の記憶データは“０ｘ００”でないので、ライト命令６３０の受信に応答してアクセス回路２０はマスクライトアクセス６３２を行う。マスクライトアクセス６３２の内容は上述した通りである（図１０参照）。従って、マスクライトアクセス６３２にてレジスタＲＥＧ［５］の上位側４ビットの値だけ“０ｘ３”に変更される。マスクライトアクセス６３２の送受信直前及び送受信時においてレジスタＲＥＧ［５］が“０ｘ０Ａ”の値を記憶しているとする。そうすると、マスクライトアクセス６３２により、レジスタＲＥＧ［５］の記憶データが“０ｘ０Ａ”から“０ｘ３Ａ”に変更される。
【0069】
このように、本実施形態に係る半導体装置１によれば、図１１の参考例の如くリード命令及びリードデータに基づく演算を要することなく、任意のレジスタの一部のビットの値のみを変更することが可能となる。つまり、レジスタへのデータ書き込み時における演算負荷（ＭＰＵ２の演算負荷）が軽減される。
【0070】
＜＜第２実施例＞＞
図１３を参照し、ケースＣＳ２に関わる通信システムＳＹＳの実施例を第２実施例として説明する。ケースＣＳ２は、レジスタＲＥＧ［５］及びＲＥＧ［６］の夫々の上位側４ビットだけデータを書き換えるケースである。詳細には、ケースＣＳ２では、レジスタＲＥＧ［５］の上位側４ビットの値を“０ｘ３”に変更すること、及び、レジスタＲＥＧ［６］の上位側４ビットの値を“０ｘ７”に変更することが必要とされる。加えて、ケースＣＳ２では、レジスタＲＥＧ［５］の下位側４ビットの値及びレジスタＲＥＧ［６］の下位側４ビットの値を不変に保持することが必要とされる。
図１３を参照し、ケースＣＳ２に関わる通信システムＳＹＳの実施例を第２実施例として説明する。ケースＣＳ２は、レジスタＲＥＧ［５］及びＲＥＧ［６］の夫々の上位側４ビットだけデータを書き換えるケースである。詳細には、ケースＣＳ２では、レジスタＲＥＧ［５］の上位側４ビットの値を“０ｘ３”に変更すること、及び、レジスタＲＥＧ［６］の上位側４ビットの値を“０ｘ７”に変更することが必要とされる。加えて、ケースＣＳ２では、レジスタＲＥＧ［５］の下位側４ビットの値及びレジスタＲＥＧ［６］の下位側４ビットの値を不変に保持することが必要とされる。
【0071】
この場合、まずＭＰＵ２はライト命令６２０を半導体装置１に送信し、ライト命令６２０の受信に応答してアクセス回路２０は基本ライトアクセス６２２を実行する。次にＭＰＵ２はライト命令６３０を半導体装置１に送信し、ライト命令６３０の受信に応答してアクセス回路２０はマスクライトアクセス６３２を実行する。ここまでの動作は第１実施例と同様である。
【0072】
その後、ケースＣＳ２に係るＭＰＵ２はライト命令６４０を半導体装置１に送信する。ライト命令６４０におけるライト対象アドレスは“０ｘ０６”であり、従ってライト命令６４０におけるライト対象レジスタはレジスタＲＥＧ［６］である。ケースＣＳ２では、レジスタＲＥＧ［６］の上位側４ビットの値を“０ｘ７”に変更することが必要とされるため、ライト命令６４０におけるライトデータは“０ｘ７０”に設定される。
【0073】
ライト命令６４０の送受信直前及び送受信時におけるレジスタＲＥＧ［３２］の記憶データは“０ｘ００”でないので、ライト命令６４０の受信に応答してアクセス回路２０はマスクライトアクセス６４２を行う。マスクライトアクセス６４２の直前においてレジスタＲＥＧ［６］の記憶データは“０ｘ９６”であるとする。
【0074】
マスクライトアクセス６４２では、レジスタＲＥＧ［６］のビットｂ［４］～ｂ［７］に対してライト命令６４０のライトデータにおけるビットｃ［４］～ｃ［７］の値が書き込まれる。一方、マスクライトアクセス６４２において、レジスタＲＥＧ［６］のビットｂ［０］～ｂ［３］に対する書き込みはマスクされる。即ち、マスクライトアクセス６４２において、ライト命令６４０のライトデータにおけるビットｃ［０］～ｃ［３］の値に依らず、レジスタＲＥＧ［６］のビットｂ［０］～ｂ［３］の値は不変に保持される。
【0075】
結果、マスクライトアクセス６４２により、レジスタＲＥＧ［６］の記憶データは“０ｘ９６”から“０ｘ７６”に変更される。即ち、マスクライトアクセス６４２において、ライト命令６４０のライトデータの上位側４ビットだけが（“０ｘ７０”中の“７”の部分だけが）レジスタＲＥＧ［６］の上位側４ビットに書き込まれ、レジスタＲＥＧ［６］の下位側４ビットの値は不変に保存される。
【0076】
尚、ライト命令６４０にて指定されるライトデータの下位側４ビット（即ちｃ［０］～ｃ［３］）の値は、マスクライトアクセス６４２の結果に影響を与えないので、任意であって良い。
【0077】
上述の参考例（図１１参照）の方法にてケースＣＳ２の要求を満たすためには、レジスタＲＥＧ［５］を対象とするリード及びライトと、レジスタＲＥＧ［６］を対象とするリード及びライトとが必要となる。詳細には、上述の参考例の方法にてケースＣＳ２の要求を満たすためには、
レジスタＲＥＧ［５］を対象とする第１リード命令の送受信動作（“０ｘ０Ａ”の読み込み）と、
第１リード命令の結果に基づく第１演算（レジスタＲＥＧ［５］に対するライトデータ“０ｘ３Ａ”の導出演算）と、
レジスタＲＥＧ［５］をライト対象レジスタとした、第１演算結果に基づく第１ライト命令の送受信動作（“０ｘ３Ａ”の書き込み）と、
レジスタＲＥＧ［６］を対象とする第２リード命令の送受信動作（“０ｘ９６”の読み込み）と、
第２リード命令の結果に基づく第２演算（レジスタＲＥＧ［６］に対するライトデータ“０ｘ７６”の導出演算）と、
レジスタＲＥＧ［６］をライト対象レジスタとした、第２演算結果に基づく第２ライト命令の送受信動作（“０ｘ７６”の書き込み）と、が必要となる。つまり、２回分の演算と、４回分の命令の送受信が必要となる。
レジスタＲＥＧ［５］を対象とする第１リード命令の送受信動作（“０ｘ０Ａ”の読み込み）と、
第１リード命令の結果に基づく第１演算（レジスタＲＥＧ［５］に対するライトデータ“０ｘ３Ａ”の導出演算）と、
レジスタＲＥＧ［５］をライト対象レジスタとした、第１演算結果に基づく第１ライト命令の送受信動作（“０ｘ３Ａ”の書き込み）と、
レジスタＲＥＧ［６］を対象とする第２リード命令の送受信動作（“０ｘ９６”の読み込み）と、
第２リード命令の結果に基づく第２演算（レジスタＲＥＧ［６］に対するライトデータ“０ｘ７６”の導出演算）と、
レジスタＲＥＧ［６］をライト対象レジスタとした、第２演算結果に基づく第２ライト命令の送受信動作（“０ｘ７６”の書き込み）と、が必要となる。つまり、２回分の演算と、４回分の命令の送受信が必要となる。
【0078】
第２実施例に係る半導体装置１によれば、レジスタへのデータ書き込み時における演算負荷（ＭＰＵ２の演算負荷）が軽減されることに加えて、データ書き込みに必要な通信時間が短縮される（参考例では４回分の命令の送受信が必要であるのに対し、第２実施例では３回分の命令の送受信で足る）。
【0079】
マスクライトアクセス６４２の後、他の通常レジスタ（レジスタＲＥＧ［０］～ＲＥＧ［４］及びＲＥＧ［７］～ＲＥＧ［３１］の何れか）における上位側４ビットにデータを書き込む場合、ＭＰＵ２は、ライト命令６４０に続けて、上記他の通常レジスタをライト対象レジスタとするライト命令を送信するすれば良い。例えば、レジスタＲＥＧ［７］の上位側４ビットの値を“０ｘＢ”に変更することが必要な場合、ＭＰＵ２は、“０ｘ０７”のライト対象アドレス及び“０ｘＢ０”のライトデータに指定したライト命令を、ライト命令６４０に続けて半導体装置１に送信すれば良い。連続的に書き込みを行う通常レジスタの個数が増えるほど、参考例との比較における通信時間の短縮効果が高まる。
【0080】
ライト命令の一種として連続ライト命令があっても良い。連続ライト命令は、連続するアドレスが割り当てられた複数のレジスタに対してライトデータを書き込むことを指定する命令である。例えば、上記複数のレジスタがレジスタＲＥＧ［５］～ＲＥＧ［７］であるとき、連続ライト命令には、レジスタＲＥＧ［５］に割り当てられたアドレスを指定する単位信号と、レジスタＲＥＧ［５］へのライトデータを指定する単位信号と、レジスタＲＥＧ［６］へのライトデータを指定する単位信号と、レジスタＲＥＧ［７］へのライトデータを指定する単位信号と、が含まれる。
【0081】
この連続ライト命令が通信回路１０にて受信されたとき、アクセス回路２０は、連続ライト命令に基づき、レジスタＲＥＧ［５］へのライトデータをレジスタＲＥＧ［５］に書き込むライトアクセスと、レジスタＲＥＧ［６］へのライトデータをレジスタＲＥＧ［６］に書き込むライトアクセスと、レジスタＲＥＧ［７］へのライトデータをレジスタＲＥＧ［７］に書き込むライトアクセスと、を連続的に実行する。仮に、当該連続ライト命令の送受信直前及び送受信時におけるレジスタＲＥＧ［３２］の記憶データが“０ｘ００”以外であったならば、連続ライト命令に応答して実行されるライトアクセスは全てマスクライトアクセスとなる。即ち例えば、ライト命令６２０の受信に応答して基本ライトアクセス６２２が実行された後（図１３参照）、上記連続ライト命令が受信されたとき、アクセス回路２０は、レジスタＲＥＧ［５］～ＲＥＧ［７］に対し、レジスタＲＥＧ［３２］の記憶データに応じたマスクライトアクセスを順次行うことになる。
【0082】
上記連続ライト命令は、レジスタＲＥＧ［５］～ＲＥＧ［７］の夫々をライト対象アドレスに指定するライト命令であると言える。連続ライト命令においてマスクライトアクセスを利用することにより、参考例との比較における通信時間の短縮効果が顕著となる。
【0083】
＜＜第３実施例＞＞
通信システムＳＹＳの第３実施例を説明する。第３実施例では、通常レジスタ内のデータに基づく機能回路４０の機能動作を例示する。
通信システムＳＹＳの第３実施例を説明する。第３実施例では、通常レジスタ内のデータに基づく機能回路４０の機能動作を例示する。
【0084】
例えば、機能回路４０が８つのハーフブリッジ回路を有する構成（以下、構成ＥＸ３ａと称する）を考える。８つのハーフブリッジ回路はハーフブリッジ回路ＨＢ［０］～ＨＢ［７］（不図示）から成るものとする。各ハーフブリッジ回路は互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタを備える。構成ＥＸ３ａに係る機能回路４０は、レジスタＲＥＧ［０］のビットｂ［ｊ］の値が“１”であればハーフブリッジ回路ＨＢ［ｊ］のハイサイドトランジスタをオンに制御し、レジスタＲＥＧ［０］のビットｂ［ｊ］の値が“０”であればハーフブリッジ回路ＨＢ［ｊ］のハイサイドトランジスタをオフに制御する。構成ＥＸ３ａに係る機能回路４０は、レジスタＲＥＧ［１］のビットｂ［ｊ］の値が“１”であればハーフブリッジ回路ＨＢ［ｊ］のローサイドトランジスタをオンに制御し、レジスタＲＥＧ［１］のビットｂ［ｊ］の値が“０”であればハーフブリッジ回路ＨＢ［ｊ］のローサイドトランジスタをオフに制御する。
【0085】
構成ＥＸ３ａにおいて、ハーフブリッジ回路ＨＢ［０］～ＨＢ［３］の各ハイサイドトランジスタの状態を不変に保持しつつ、ハーフブリッジ回路ＨＢ［４］～ＨＢ［７］の各ハイサイドトランジスタをオンに設定することがＭＰＵ２にて決定された場合を考える。この場合、ＭＰＵ２はレジスタＲＥＧ［３２］に“０ｘ０Ｆ”を記憶させるライト命令の送信を行ってから、レジスタＲＥＧ［０］に“０ｘＦ０”を記憶させるライト命令の送信を行えば良い。
【0086】
構成ＥＸ３ａにおいて、ハーフブリッジ回路ＨＢ［０］及びＨＢ［１］の各ハイサイドトランジスタの状態を不変に保持しつつ、ハーフブリッジ回路ＨＢ［２］～ＨＢ［７］の各ハイサイドトランジスタをオンに設定することがＭＰＵ２にて決定された場合を考える。この場合、ＭＰＵ２はレジスタＲＥＧ［３２］に“０ｘ０３”を記憶させるライト命令の送信を行ってから、レジスタＲＥＧ［０］に“０ｘＦＣ”を記憶させるライト命令の送信を行えば良い。
【0087】
また例えば、機能回路４０が第１及び第２ＬＥＤに駆動電流を供給する構成（以下、構成ＥＸ３ｂと称する）を考える。構成ＥＸ３ｂに係る機能回路４０は、レジスタＲＥＧ［２］の上位側４ビットの値に応じて第１ＬＥＤの駆動電流の大きさを設定し、且つ、レジスタＲＥＧ［２］の下位側４ビットの値に応じて第２ＬＥＤの駆動電流の大きさを設定するものとする。
【0088】
構成ＥＸ３ｂにおいて、第１ＬＥＤの駆動電流の大きさを不変に保持しつつ、第２ＬＥＤの駆動電流の大きさを所望値に設定することがＭＰＵ２にて決定されたとする。この場合、ＭＰＵ２はレジスタＲＥＧ［３２］に“０ｘＦ０”を記憶させるライト命令の送信を行ってから、レジスタＲＥＧ［２］をライト対象レジスタとするライト命令の送信を行えば良い。この際、レジスタＲＥＧ［２］をライト対象レジスタとするライト命令において、ライトデータの下位側４ビットに上記の所望値に応じた値を設定すれば良く、ライトデータの上位側４ビットの値は任意で良い。
【0089】
この他、機能回路４０の構成及び動作は半導体装置１の種類に応じて様々であって良い。
【0090】
＜＜第４実施例＞＞
通信システムＳＹＳの第４実施例を説明する。各レジスタはビットごとに“０”又は“１”の値を記憶する回路（以下、ビット回路と称する）を備える。即ち、レジスタＲＥＧ［０］～ＲＥＧ［３２］は夫々に８つのビット回路を有する。
通信システムＳＹＳの第４実施例を説明する。各レジスタはビットごとに“０”又は“１”の値を記憶する回路（以下、ビット回路と称する）を備える。即ち、レジスタＲＥＧ［０］～ＲＥＧ［３２］は夫々に８つのビット回路を有する。
【0091】
図１４に各通常レジスタ（即ちレジスタＲＥＧ［０］～ＲＥＧ［３１］の夫々）に設けられるビット回路１００の構成を示す。図１４のビット回路１００は、１つの通常レジスタにおけるビットｂ［ｊ］の値を記憶するビット回路である。各通常レジスタにおいて８つのビット回路の構成は互いに同じである。ビット回路１００は、ＡＮＤ回路１０１と、セレクタ１０２及び１０３と、フリップフロップ１０４（以下、ＦＦ１０４と称する）と、を備える。
【0092】
図１５に示す如く、レジスタＲＥＧ［３２］におけるビットｂ［ｊ］の値をマスク値ＭＳＫ［ｊ］と称する。
【0093】
１つのビットｂ［ｊ］に対するビット回路１００の構成を説明する。ＡＮＤ回路１０１は、ライトイネーブル値ＷＥＮと、マスク値ＭＳＫ［ｊ］を反転させた値と、の論理積信号を出力する。従って、（ＷＥＮ，ＭＳＫ［ｊ］）＝（１，０）である場合に限り、ＡＮＤ回路１０１の出力信号は“１”の値を有し、それ以外の場合においてＡＮＤ回路１０１の出力信号は“０”の値を有する。アクセス回路２０は、ライトアクセス（基本ライトアクセス又はマスクライトアクセス）の実行期間においてのみライトイネーブル値ＷＥＮに“１”を設定し、それ以外の期間においてライトイネーブル値ＷＥＮに“０”を設定する。
【0094】
セレクタ１０２は、ＦＦ１０４の出力信号値又はライト値ＷＤ［ｊ］を、ＡＮＤ回路１０４の出力信号値に応じて選択的に出力する。ＡＮＤ回路１０１の出力信号値が“１”であるとき、セレクタ１０２はライト値ＷＤ［ｊ］を選択及び出力し、ＡＮＤ回路１０１の出力信号値が“０”であるとき、セレクタ１０２はＦＦ１０４の出力信号値を選択及び出力する。
【0095】
セレクタ１０３は、セレクタ１０２の出力信号値又は所定のデフォルト値ＶＤＦＬＴを、リセット信号ＲＳＴＢの値に応じて選択的に出力する。リセット信号ＲＳＴＢの値が“１”であるとき、セレクタ１０３はセレクタ１０２の出力信号値を選択及び出力し、リセット信号ＲＳＴＢの値が“０”であるとき、セレクタ１０３はデフォルト値ＶＤＦＬＴを選択及び出力する。半導体装置１は特定の条件下においてのみリセット信号ＲＳＴＢに“０”の値を設定する。例えば、ＭＰＵ２からのリセット命令が通信回路１０にて受信されたとき、リセット信号ＲＳＴＢに“０”の値が設定される。半導体装置１の起動時においてリセット信号ＲＳＴＢに“０”が設定されることがあっても良い。以下では、リセット信号ＲＳＴＢの値は“１”に維持されるものとし、故に、セレクタ１０３の出力信号値はセレクタ１０２の出力信号値と一致するものとする。
【0096】
ＦＦ１０４は、クロック信号ＳＣＬに同期してセレクタ１０３の出力信号値を保持する。ＦＦ１０４は自身が保持する値を出力する。具体的には、ＦＦ１０４は、クロック信号ＳＣＬのアップエッジが生じたタイミングにおいてセレクタ１０３の出力信号値を取り込んで保持する。ＦＦ１０４の保持値はクロック信号ＳＣＬに次回のアップエッジが生じるまで不変に維持される。レジスタＲＥＧ［ｉ］のビットｂ［ｊ］に対するビット回路１００において、ＦＦ１０４の保持値がレジスタＲＥＧ［ｉ］のビットｂ［ｊ］の記憶値に相当する。
【0097】
図１０を再度参照し、レジスタＲＥＧ［３２］の記憶データが“０ｘ０Ｆ”である状態でライト命令６３０が通信回路１０にて受信されたケースＥＸ４ａを考える。当該ケースＥＸ４ａにおいて、ライト命令６３０のライト対象レジスタ（即ちＲＥＧ［５］）内のビット回路１００の動作を説明する。
【0098】
レジスタＲＥＧ［５］のビットｂ［４］の値を記憶するためのビット回路１００を便宜上、ビット回路１００［５，４］と称する。ビット回路１００［５，４］において、ライト命令６３０に基づくマスクライトアクセス６３２の前は、ＦＦ１０４に“０”の値が保持される。即ち、マスクライトアクセス６３２の前において、レジスタＲＥＧ［５］のビットｂ［４］の値は“０”である（図１０参照）。ライト命令６３０におけるライトデータは２進数表記で“００１１００００”であるので、ライト命令６３０におけるライト値ＷＤ［４］は“１”である。そして、マスクライトアクセス６３２が実行されるとき“ＭＳＫ［４］＝０”であるので（図１０参照）、ビット回路１００［５，４］において、セレクタ１０２の出力信号値はライト値ＷＤ［４］となる。そうすると、ビット回路１００［５，４］において、セレクタ１０２の出力信号値（即ちライト値ＷＤ［４］）がクロック信号ＳＣＬのアップエッジに同期してＦＦ１０４に取り込まれ且つ保持される。結果、マスクライトアクセス６３２の後、レジスタＲＥＧ［５］のビットｂ［４］の値は“０”から“１”に変更される（図１０参照）。レジスタＲＥＧ［５］のビットｂ［５］～ｂ［７］についても同様である。
【0099】
レジスタＲＥＧ［５］のビットｂ［３］の値を記憶するためのビット回路１００を便宜上、ビット回路１００［５，３］と称する。ビット回路１００［５，３］において、ライト命令６３０に基づくマスクライトアクセス６３２の前は、ＦＦ１０４に“１”の値が保持される。即ち、マスクライトアクセス６３２の前において、レジスタＲＥＧ［５］のビットｂ［３］の値は“１”である（図１０参照）。ライト命令６３０におけるライトデータは２進数表記で“００１１００００”であるので、ライト命令６３０におけるライト値ＷＤ［３］は“０”である。但し、マスクライトアクセス６３２が実行されるとき“ＭＳＫ［３］＝１”であるので（図１０参照）、ビット回路１００［５，３］において、セレクタ１０２の出力信号値はＦＦ１０４の出力信号値となる。そうすると、ビット回路１００［５，３］において、セレクタ１０２の出力信号値（即ちＦＦ１０４の出力信号値）がクロック信号ＳＣＬのアップエッジに同期してＦＦ１０４に取り込まれ且つ保持される。結果、マスクライトアクセス６３２の前後において、レジスタＲＥＧ［５］のビットｂ［３］の値は“１”のままで不変である（図１０参照）。レジスタＲＥＧ［５］のビットｂ［０］～ｂ［２］についても同様である。
【0100】
上述の構成からも理解されるよう、マスクライトアクセスでは、ライト対象レジスタに対するライトデータの書き込みをビットごとにマスクすることができる（ライト対象レジスタに対するライトデータの書き込みの実行又は非実行をビットごとに設定できる）。
【0101】
図１４に示すビット回路１００は通常レジスタにおけるビット回路であり、図１６にマスク用レジスタ（即ちレジスタＲＥＧ［３２］）におけるビット回路１１０を示す。ビット回路１００からＡＮＤ回路１０１を削除する変形が施されることでビット回路１１０が得られる。但し、ＡＮＤ回路１０１の削除の伴い、ビット回路１１０のセレクタ１０２は、ＦＦ１０４の出力信号値又はライト値ＷＤ［ｊ］を、ライトイネーブル値ＷＥＮに応じて選択的に出力する。即ち、ビット回路１１０において、“ＷＥＮ＝１”であるとき、セレクタ１０２はライト値ＷＤ［ｊ］を選択及び出力し、“ＷＥＮ＝０”であるとき、セレクタ１０２はＦＦ１０４の出力信号値を選択及び出力する。マスク用レジスタにおけるビット回路１１０にはＡＮＤ回路１０１が設けられないので、マスク用レジスタをライト対象レジスタとするライトアクセスは常に基本ライトアクセスとなる。
【0102】
＜＜第５実施例＞＞
通信システムＳＹＳの第５実施例を説明する。
通信システムＳＹＳの第５実施例を説明する。
【0103】
上述のレジスタＲＥＧ［ｉ］は単位記憶容量を有する記憶回路の例である。本開示において、記憶回路がレジスタであることは必須ではなく、記憶回路はデータの書き換えが可能な任意の種類のメモリであって良い。
【0104】
単位記憶容量はｎビット分の記憶容量である。“ｎ＝８”である例を上述したが、単位記憶容量の大きさは任意であり、例えば“ｎ＝１６”又は“ｎ＝３２”であっても良い。
【0105】
半導体装置１及びＭＰＵ２間のシリアル通信のインターフェースとしてＩ２Ｃを用いるときの構成及び動作を上述したが、当該インターフェースはＩ２Ｃに限定されない。例えば、半導体装置１及びＭＰＵ２間のシリアル通信のインターフェースとして、ＳＰＩ（Serial Peripheral Interface）、又は、Microwireによるインターフェースを用いても良い。
【0106】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0107】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0108】
本開示の一側面に係る半導体装置（１）は、複数ビットを有する記憶回路（ＲＥＧ［ｉ］）を複数備えるとともに、相手側装置（２）とシリアル通信を行うよう構成された通信回路（１０）と、前記シリアル通信にて前記相手側装置から受信した命令に基づき何れかの記憶回路にアクセスするよう構成されたアクセス回路（２０）と、を備え、複数の記憶回路（ＲＥＧ［０］～ＲＥＧ［３２］）はマスク用記憶回路（ＲＥＧ［３２］）を含み、前記アクセス回路は、前記相手側装置からライト命令を受信したとき、前記複数の記憶回路の内、前記ライト命令にて指定された対象記憶回路（ライト対象レジスタ）に対し、前記マスク用記憶回路の記憶データに応じて第１ライトアクセス（基本ライトアクセス）又は第２ライトアクセス（マスクライトアクセス）を行い、前記アクセス回路は、前記第１ライトアクセスにおいて、前記ライト命令にて指定されるデータであって且つ前記複数ビット分のライトデータを前記対象記憶回路に書き込み、前記アクセス回路は、前記第２ライトアクセスでは、前記マスク用記憶回路の記憶データに応じて、前記ライトデータの一部の前記対象記憶回路への書き込みをマスクする構成（第１の構成）である。
【0109】
これにより、リード命令の送受信、及び、リード命令の結果に基づきライトデータを導出するための演算を要することなく、記憶容量における一部のビットの値のみを変更することが可能となる。即ち、記憶回路の一部ビットへのデータ書き込みを簡素な動作で実現することができる。
【0110】
上記第１の構成に係る半導体装置において、前記マスク用記憶回路における各ビットは第１の値（０）又は第２の値（１）を有し、前記アクセス回路は、前記相手側装置から前記ライト命令を受信した場合において、前記マスク用記憶回路における全ビットが前記第１の値を有するときには前記第１ライトアクセスを行い、前記マスク用記憶回路における全ビットに前記第１の値及び前記第２の値が混在するときには前記第２ライトアクセスを行う構成（第２の構成）であっても良い。
【0111】
尚、第１の値は上述の実施形態において“０”の値に対応し、第２の値は上述の実施形態において“１”の値に対応する。しかしながら、第１の値及び第２の値の内、何れを“０”又は“１”に対応付けるかは任意である。
【0112】
上記第２の構成に係る半導体装置において、前記複数の記憶回路は夫々に第１～第ｎビットを有し、前記アクセス回路は、前記第２ライトアクセスにおいて、前記マスク用記憶回路における第ｊビットが前記第１の値を有しているときには、前記ライトデータにおける第ｊビットの値を前記対象記憶回路の第ｊビットに書き込み、前記マスク用記憶回路における第ｊビットが前記第２の値を有しているときには、前記ライトデータにおける第ｊビットの値の、前記対象記憶回路の第ｊビットへの書き込みをマスクし、ｎは２以上の整数を表し、ｊはｎ以下の自然数を表す構成（第３の構成）であっても良い。
【0113】
上記第２又は第３の構成に係る半導体装置において、前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令（６２０）を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセス（６２２）を行い、前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、前記アクセス回路は、前記第１ライト命令の受信後、前記マスク用記憶回路以外の記憶回路を前記対象記憶回路に指定した第２ライト命令（６３０）を前記相手側装置から受信したとき、前記第２ライト命令にて指定された前記対象記憶回路に対し、前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセス（６３２）を行う構成（第４の構成）であっても良い。
【0114】
上記第２又は第３の構成に係る半導体装置において、前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令（６２０）を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセス（６２２）を行い、前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、前記複数の記憶回路は、前記マスク用記憶回路とは異なる第１記憶回路（ＲＥＧ［５］）及び第２記憶回路（ＲＥＧ［６］）を含み、前記アクセス回路は、前記第１ライト命令の受信後、前記第１記憶回路を前記対象記憶回路に指定した第２ライト命令（６３０）を前記相手側装置から受信したとき、前記第１記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセス（６３２）を行い、更にその後、前記第２記憶回路を前記対象記憶回路に指定した第３ライト命令（６４０）を前記相手側装置から受信したとき、前記第２記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセス（６４２）を行う構成（第５の構成）であっても良い。
【0115】
上記第２又は第３の構成に係る半導体装置において、前記アクセス回路は、前記マスク用記憶回路を前記対象記憶回路に指定した第１ライト命令（６２０）を前記相手側装置から受信したとき、前記マスク用記憶回路の記憶データに依らず、前記対象記憶回路としての前記マスク用記憶回路に対し前記第１ライトアクセス（６２２）を行い、前記第１ライト命令にて指定される前記ライトデータの何れか１以上のビットは前記第２の値を有し、前記複数の記憶回路は、前記マスク用記憶回路とは異なる２以上の記憶回路を含み、前記アクセス回路は、前記第１ライト命令の受信後、前記２以上の記憶回路の夫々を前記対象記憶回路に指定した第２ライト命令（連続ライト命令）を前記相手側装置から受信したとき、前記２以上の記憶回路に対し前記マスク用記憶回路の記憶データに応じて前記第２ライトアクセスを行う構成（第６の構成）であっても良い。
【符号の説明】
【0116】
ＳＹＳ 通信システム
１ 半導体装置
２ ＭＰＵ
１０ 通信回路
２０ アクセス回路
３０ レジスタブロック
４０ 機能回路
ＳＣＬ クロック信号
ＳＤＡ データ信号
ＷＲＳＣＬ クロック配線
ＷＲＳＤＡ データ配線
ＲＥＧ［０］～ＲＥＧ［３２］ レジスタ
Ｗ＿Ｕ１～Ｗ＿Ｕ３、Ｒ＿Ｕ１～Ｒ＿Ｕ４ 単位信号
ａ［０］～ａ［７］、ｂ［０］～ｂ［７］、ｃ［０］～ｃ［７］ ビット
ＷＤ［０］～ＷＤ［７］ ライト値
６１０、６２０、６３０、６４０ ライト命令
６１２、６２２ 基本ライトアクセス
６３２、６４２ マスクライトアクセス
１００、１１０ ビット回路
１０１ ＡＮＤ回路
１０２、１０３ セレクタ
１０４ ＦＦ
ＭＳＫ［０］～ＭＳＫ［７］ マスク値
ＷＥＮ ライトイネーブル値
ＶＤＦＬＴ デフォルト値
ＲＳＴＢ リセット信号
１ 半導体装置
２ ＭＰＵ
１０ 通信回路
２０ アクセス回路
３０ レジスタブロック
４０ 機能回路
ＳＣＬ クロック信号
ＳＤＡ データ信号
ＷＲＳＣＬ クロック配線
ＷＲＳＤＡ データ配線
ＲＥＧ［０］～ＲＥＧ［３２］ レジスタ
Ｗ＿Ｕ１～Ｗ＿Ｕ３、Ｒ＿Ｕ１～Ｒ＿Ｕ４ 単位信号
ａ［０］～ａ［７］、ｂ［０］～ｂ［７］、ｃ［０］～ｃ［７］ ビット
ＷＤ［０］～ＷＤ［７］ ライト値
６１０、６２０、６３０、６４０ ライト命令
６１２、６２２ 基本ライトアクセス
６３２、６４２ マスクライトアクセス
１００、１１０ ビット回路
１０１ ＡＮＤ回路
１０２、１０３ セレクタ
１０４ ＦＦ
ＭＳＫ［０］～ＭＳＫ［７］ マスク値
ＷＥＮ ライトイネーブル値
ＶＤＦＬＴ デフォルト値
ＲＳＴＢ リセット信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】