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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024066619
(43)【公開日】2024-05-16
(54)【発明の名称】半導体回路および半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240509BHJP
H01L 23/00 20060101ALI20240509BHJP
H02M 3/155 20060101ALI20240509BHJP
【ＦＩ】
H01L25/04 C
H01L23/00 C
H02M3/155 C
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022176115
(22)【出願日】2022-11-02
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(74)【代理人】
【識別番号】100200609
【弁理士】
【氏名又は名称】齊藤 智和
(72)【発明者】
【氏名】和智 貴嗣
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA02
5H730AA20
5H730AS05
5H730BB13
5H730DD04
5H730FG05
5H730ZZ01
5H730ZZ04
5H730ZZ09
5H730ZZ11
5H730ZZ15
(57)【要約】
【課題】 複数のアーム回路を含むハーフブリッジ回路の構成に起因したノイズの影響を低減することが可能な半導体回路と、当該半導体回路を具備する半導体装置とを提供する。
【解決手段】 半導体回路Ａ１０は、入力コンデンサＣ１と、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む第１アーム回路１０１と、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む第２アーム回路１０２と、シールド２０とを備える。シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なる。第２アーム回路１０２の第２経路Ｌ２の長さは、第１アーム回路１０１の第１経路Ｌ１の長さよりも大きい。平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。
【選択図】 図１
【解決手段】 半導体回路Ａ１０は、入力コンデンサＣ１と、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む第１アーム回路１０１と、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む第２アーム回路１０２と、シールド２０とを備える。シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なる。第２アーム回路１０２の第２経路Ｌ２の長さは、第１アーム回路１０１の第１経路Ｌ１の長さよりも大きい。平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。
【選択図】 図１
【特許請求の範囲】
【請求項1】
第１電極および第２電極を有する入力コンデンサと、
互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、
互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、
平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、
前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、
前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、
前記第２経路の長さは、前記第１経路の長さよりも大きく、
前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい、半導体回路。
互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、
互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、
平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、
前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、
前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、
前記第２経路の長さは、前記第１経路の長さよりも大きく、
前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい、半導体回路。
【請求項2】
前記平面視において、前記シールドは、前記第２アーム回路の全体に重なっている、請求項１に記載の半導体回路。
【請求項3】
前記第１アーム回路は、前記第１ノードと前記第１スイッチング素子とを導通する第１配線と、前記第２ノードと前記第２スイッチング素子とを導通する第２配線と、を含み、
前記第２アーム回路は、前記第１ノードと前記第３スイッチング素子とを導通する第３配線と、前記第２ノードと前記第４スイッチング素子とを導通する第４配線と、を含み、
前記平面視において、前記シールドは、少なくとも前記第３配線および前記第４配線に重なっている、請求項１に記載の半導体回路。
前記第２アーム回路は、前記第１ノードと前記第３スイッチング素子とを導通する第３配線と、前記第２ノードと前記第４スイッチング素子とを導通する第４配線と、を含み、
前記平面視において、前記シールドは、少なくとも前記第３配線および前記第４配線に重なっている、請求項１に記載の半導体回路。
【請求項4】
前記シールドは、互いに離れた第１シールドおよび第２シールドを含み、
前記平面視において、前記第１シールドは、前記第３配線に重なっており、
前記平面視において、前記第２シールドは、前記第４配線に重なっている、請求項３に記載の半導体回路。
前記平面視において、前記第１シールドは、前記第３配線に重なっており、
前記平面視において、前記第２シールドは、前記第４配線に重なっている、請求項３に記載の半導体回路。
【請求項5】
前記平面視において、前記第１シールドは、前記第１配線に重なっており、
前記平面視において、前記第２シールドは、前記第２配線に重なっている、請求項４に記載の半導体回路。
前記平面視において、前記第２シールドは、前記第２配線に重なっている、請求項４に記載の半導体回路。
【請求項6】
前記平面視において、前記シールドは、前記入力コンデンサ、前記第１配線、前記第２配線、前記第３配線および前記第４配線の各々に重なっている、請求項３に記載の半導体回路。
【請求項7】
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子に導通するインダクタをさらに備え、
前記平面視において、前記インダクタは、前記シールドの外方に位置する、請求項１ないし６のいずれかに記載の半導体回路。
前記平面視において、前記インダクタは、前記シールドの外方に位置する、請求項１ないし６のいずれかに記載の半導体回路。
【請求項8】
前記インダクタに導通する出力コンデンサをさらに備え、
前記平面視において、前記出力コンデンサは、前記シールドの外方に位置する、請求項７に記載の半導体回路。
前記平面視において、前記出力コンデンサは、前記シールドの外方に位置する、請求項７に記載の半導体回路。
【請求項9】
請求項１に記載の半導体回路と、
前記半導体回路を搭載する基材と、を備える、半導体装置。
前記半導体回路を搭載する基材と、を備える、半導体装置。
【請求項10】
前記第１アーム回路および前記第２アーム回路の各々の一部は、前記基材に収容されており、
前記入力コンデンサは、前記基材に導電接合されている、請求項９に記載の半導体装置。
前記入力コンデンサは、前記基材に導電接合されている、請求項９に記載の半導体装置。
【請求項11】
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子を含む半導体素子をさらに備え、
前記半導体素子は、前記基材に導電接合されている、請求項１０に記載の半導体装置。
前記半導体素子は、前記基材に導電接合されている、請求項１０に記載の半導体装置。
【請求項12】
少なくとも前記半導体素子を覆う封止樹脂をさらに備える、請求項１１に記載の半導体装置。
【請求項13】
前記基材は、第１方向において前記半導体素子に対向する主面と、前記第１方向において前記主面とは反対側を向く裏面を有し、
前記シールドは、前記裏面から外部に露出している、請求項１２に記載の半導体装置。
前記シールドは、前記裏面から外部に露出している、請求項１２に記載の半導体装置。
【請求項14】
前記シールドは、前記主面から外部に露出している、請求項１３に記載の半導体装置。
【請求項15】
前記シールドの一部は、前記封止樹脂に収容されている、請求項１３に記載の半導体装置。
【請求項16】
前記封止樹脂は、前記入力コンデンサを覆っている、請求項１４または１５に記載の半導体装置。
【請求項17】
前記裏面から外部に露出する複数の端子をさらに備え、
複数の端子の各々は、前記入力コンデンサ、前記第１アーム回路および前記第２アーム回路の少なくともいずれかに導通している、請求項１３ないし１５のいずれかに記載の半導体装置。
複数の端子の各々は、前記入力コンデンサ、前記第１アーム回路および前記第２アーム回路の少なくともいずれかに導通している、請求項１３ないし１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体回路と、当該半導体回路を具備する半導体装置とに関する。
【背景技術】
【0002】
特許文献１には、降圧型のＤＣ－ＤＣコンバータにかかる電源回路の一例が開示されている。当該電源回路は、２つのトランジスタを含む。当該電源回路においては、２つのトランジスタにより１つのアーム回路が構成されている。当該アーム回路は、ハーフブリッジ回路を構成する。２つのトランジスタの各々が駆動し、かつ当該ハーフブリッジ回路に導通するインダクタおよび出力コンデンサにより、当該電源回路に入力された電源電圧は所定の電圧にまで降圧される。
【0003】
ここで、特許文献１に開示されている電源回路において、より大きな電流を流すことが求められる場合、複数のアーム回路を含むハーフブリッジ回路を構成する必要がある。この場合において、複数のアーム回路の各々の導電経路の長さが大きく異なると、複数のアーム回路の各々から発生する磁界の大きさに差異が生じる。これにより、相互インダクタンスによる複数のアーム回路の磁界の打ち消し効果が十分に発揮されず、複数のアーム回路の各々から発生するノイズの度合いに偏りが生じる。これにより、当該ノイズがハーフブリッジ回路に与える影響がより大きくなるおそれがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１３２５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は上記事情に鑑み、複数のアーム回路を含むハーフブリッジ回路に起因したノイズの影響を低減することが可能な半導体回路と、当該半導体回路を具備する半導体装置とを提供することをその課題とする。
【課題を解決するための手段】
【0006】
本開示の第１の側面によって提供される半導体回路は、第１電極および第２電極を有する入力コンデンサと、互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、前記第２経路の長さは、前記第１経路の長さよりも大きく、前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい。
【0007】
本開示の第２の側面によって提供される半導体装置は、本開示の第１の側面によって提供される半導体回路と、前記半導体回路を搭載する基材と、を備える。
【発明の効果】
【0008】
本開示にかかる半導体回路が具備する構成によれば、複数のアーム回路を含むハーフブリッジ回路に起因したノイズの影響を低減することが可能となる。
【0009】
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本開示を実施するための形態について、添付図面に基づいて説明する。
【0012】
〔第１実施形態（半導体回路Ａ１０）〕
図１に基づき、本開示の第１実施形態にかかる半導体回路Ａ１０について説明する。半導体回路Ａ１０は、降圧型のＤＣ－ＤＣコンバータの回路の一部を構成する。半導体回路Ａ１０は、入力コンデンサＣ１、第１アーム回路１０１、第２アーム回路１０２、シールド２０、複数の端子５０、インダクタＬおよび出力コンデンサＣ２を備える。図１では、シールド２０に相当する部分を複数点の領域で示している。
図１に基づき、本開示の第１実施形態にかかる半導体回路Ａ１０について説明する。半導体回路Ａ１０は、降圧型のＤＣ－ＤＣコンバータの回路の一部を構成する。半導体回路Ａ１０は、入力コンデンサＣ１、第１アーム回路１０１、第２アーム回路１０２、シールド２０、複数の端子５０、インダクタＬおよび出力コンデンサＣ２を備える。図１では、シールド２０に相当する部分を複数点の領域で示している。
【0013】
入力コンデンサＣ１は、図１に示すように、第１電極Ｃ１１および第２電極Ｃ１２を有する。第１電極Ｃ１１は、入力コンデンサＣ１の正極である。第２電極Ｃ１２は、入力コンデンサＣ１の負極である。入力コンデンサＣ１の静電容量は、比較的大きいことが求められる。入力コンデンサＣ１は、たとえばセラミックコンデンサである。
【0014】
第１アーム回路１０１は、図１に示すように、互いに直列接続された第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む。第２アーム回路１０２は、図１に示すように、互いに直列接続された第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む。第１アーム回路１０１および第２アーム回路１０２の各々は、半導体回路Ａ１０においてハーフブリッジ回路を構成する。
【0015】
半導体回路Ａ１０においては、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４は、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。ただし、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２は、ｐチャネル型のＭＯＳＦＥＴに替えることができる。本開示においては、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４がいずれもｎチャネル型のＭＯＳＦＥＴである場合を対象とする。
【0016】
図１に示すように、半導体回路Ａ１０の構成要素として、第１ノードＮ１および第２ノードＮ２を含む。第１ノードＮ１は、第１アーム回路１０１および第２アーム回路１０２の各々の起点に相当する。入力コンデンサＣ１の第１電極Ｃ１１は、第１ノードＮ１に導通している。第１ノードＮ１の電位は、第１電極Ｃ１１の電位と等しい。第２ノードＮ２は、第１アーム回路１０１および第２アーム回路１０２の各々の終点に相当する。入力コンデンサＣ１の第２電極Ｃ１２は、第２ノードＮ２に導通している。第２ノードＮ２の電位は、第２電極Ｃ１２の電位と等しい。
【0017】
図１に示すように、第１アーム回路１０１においては、第１スイッチング素子Ｍ１のドレインは、第１ノードＮ１を介して入力コンデンサＣ１の第１電極Ｃ１１に導通している。あわせて、第２スイッチング素子Ｍ２のソースは、第２ノードＮ２を介して入力コンデンサＣ１の第２電極Ｃ１２に導通している。したがって、第１アーム回路１０１は、入力コンデンサＣ１に対して並列接続されている。
【0018】
図１に示すように、第２アーム回路１０２においては、第３スイッチング素子Ｍ３のドレインは、第１ノードＮ１を介して入力コンデンサＣ１の第１電極Ｃ１１に導通している。あわせて、第４スイッチング素子Ｍ４のソースは、第２ノードＮ２を介して入力コンデンサＣ１の第２電極Ｃ１２に導通している。したがって、第２アーム回路１０２は、入力コンデンサＣ１に対して並列接続されている。
【0019】
図１に示すように、第１アーム回路１０１は、第１経路Ｌ１を有する。第１経路Ｌ１は、第１ノードＮ１から第２ノードＮ２に至る第１アーム回路１０１の導電経路に相当する。第２アーム回路１０２は、第２経路Ｌ２を有する。第２経路Ｌ２は、第１ノードＮ１から第２ノードＮ２に至る第２アーム回路１０２の導電経路に相当する。第２経路Ｌ２の長さは、第１経路Ｌ１の長さよりも大きい。
【0020】
図１に示すように、第１アーム回路１０１は、第１配線１１および第２配線１２を含む。第１配線１１は、第１ノードＮ１と、第１スイッチング素子Ｍ１のドレインとを導通する。第２配線１２は、第２ノードＮ２と、第２スイッチング素子Ｍ２のソースとを導通する。第１配線１１および第２配線１２は、第１経路Ｌ１の主要素である。
【0021】
図１に示すように、第２アーム回路１０２は、第３配線１３および第４配線１４を含む。第３配線１３は、第１ノードＮ１と、第３スイッチング素子Ｍ３のドレインとを導通する。第４配線１４は、第２ノードＮ２と、第４スイッチング素子Ｍ４のソースとを導通する。第３配線１３および第４配線１４は、第２経路Ｌ２の主要素である。第３配線１３の長さは、第１配線１１の長さよりも大きい。第４配線１４の長さは、第２配線１２の長さよりも大きい。
【0022】
図１に示すように、半導体回路Ａ１０の構成要素として第１入力配線１５、第２入力配線１６および出力配線１７を含む。第１入力配線１５は、第１ノードＮ１につながっている。したがって、第１入力配線１５は、入力コンデンサＣ１の第１電極Ｃ１１と、第１スイッチング素子Ｍ１のドレインと、第３スイッチング素子Ｍ３のドレインとに導通している。第２入力配線１６は、第２ノードＮ２につながっている。したがって、第２入力配線１６は、入力コンデンサＣ１の第２電極Ｃ１２と、第２スイッチング素子Ｍ２のソースと、第４スイッチング素子Ｍ４のソースとに導通してきる。出力配線１７は、第１スイッチング素子Ｍ１および第３スイッチング素子Ｍ３の各々のソースと、第２スイッチング素子Ｍ２および第４スイッチング素子Ｍ４の各々のドレインとに導通している。
【0023】
図１に示すように、半導体回路Ａ１０の構成要素として第１ゲート配線１８および第２ゲート配線１９を含む。第１ゲート配線１８は、第１スイッチング素子Ｍ１の第１ゲートＧ１と、および第３スイッチング素子Ｍ３の第３ゲートＧ３とに導通している。第２ゲート配線１９は、第２スイッチング素子Ｍ２の第２ゲートＧ２と、第４スイッチング素子Ｍ４の第４ゲートＧ４とに導通している。
【0024】
複数の端子５０は、図１に示すように、第１入力端子５０Ａ、第２入力端子５０Ｂ、出力端子５０Ｃ、第１ゲート端子５０Ｄおよび第２ゲート端子５０Ｅを含む。第１入力端子５０Ａは、第１入力配線１５に導通している。第２入力端子５０Ｂは、第２入力配線１６に導通している。第１入力端子５０Ａには、降圧対象となる入力電圧Ｖinが印加される。第２入力端子５０Ｂは、入力電圧Ｖinに対する接地である。出力端子５０Ｃは、出力配線１７に導通している。出力端子５０Ｃから、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４の駆動により変換された電圧が出力される。
【0025】
第１ゲート端子５０Ｄは、第１ゲート配線１８に導通している。第１ゲート端子５０Ｄには、第１スイッチング素子Ｍ１の第１ゲートＧ１と、第３スイッチング素子Ｍ３の第３ゲートＧ３とが作動するためのゲート電圧が印加される。第２ゲート端子５０Ｅは、第２ゲート配線１９に導通している。第２ゲート端子５０Ｅには、第２スイッチング素子Ｍ２の第２ゲートＧ２と、第４スイッチング素子Ｍ４の第４ゲートＧ４とが作動するためのゲート電圧が印加される。第１ゲート端子５０Ｄおよび第２ゲート端子５０Ｅは、外部に設けられた制御回路（図示略）に接続されている。
【0026】
図１に示すように、インダクタＬは、出力端子５０Ｃに導通している。したがって、インダクタＬは、出力配線１７を介して、第１スイッチング素子Ｍ１および第３スイッチング素子Ｍ３の各々のソースと、第２スイッチング素子Ｍ２および第４スイッチング素子Ｍ４の各々のドレインとに導通している。
【0027】
図１に示すように、出力コンデンサＣ２は、インダクタＬに導通している。より具体的には、出力コンデンサＣ２の正極がインダクタＬに導通している。出力コンデンサＣ２の負極は、外部に接地されている。半導体回路Ａ１０において、インダクタＬおよび出力コンデンサＣ２は、ローパスフィルタを構成する。
【0028】
次に、半導体回路Ａ１０の動作について説明する。第１入力端子５０Ａに降圧対象となる入力電圧Ｖinが印加されている場合において、第１スイッチング素子Ｍ１および第３スイッチング素子Ｍ３を駆動させる。これにより、出力端子５０Ｃにおいて、パルス化された入力電圧Ｖinが得られる。この際、第１ゲート端子５０Ｄには、ＰＷＭ（Ｐulse Ｗidth Ｍodulation）制御に基づきゲート電圧が印加される。この場合において、入力コンデンサＣ１は、パルス化された入力電圧Ｖｉｎの波形の安定化に寄与する。次いで、第２スイッチング素子Ｍ２および第４スイッチング素子Ｍ４を駆動させる。これにより、パルス化された入力電圧Ｖinは、インダクタＬおよび出力コンデンサＣ２により平滑化されるため、降圧された出力電圧Ｖoutに変換される。出力電圧Ｖoutは、外部に出力される。したがって、半導体回路Ａ１０は、同期整流方式をとる。
【0029】
次に、半導体回路Ａ１０が具備するシールド２０について説明する。図１に示すように、シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なっている。シールド２０は、外部に接地されている。シールド２０は、導体である。シールド２０は、金属を含む材料からなる。
【0030】
図１に示すように、平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の長さよりも大きい。
【0031】
図１に示すように、平面視において、シールド２０は、第２アーム回路１０２の全体に重なっている。したがって、平面視において、シールド２０は、第３スイッチング素子Ｍ３、第４スイッチング素子Ｍ４、第３配線１３および第４配線１４の各々の全体に重なっている。さらに平面視において、シールド２０は、第１ノードＮ１と、第２ノードＮ２と、第１アーム回路１０１の第１配線１１および第２配線１２とにも重なっている。
【0032】
図１に示すように、平面視において、インダクタＬおよび出力コンデンサＣ２は、シールド２０の外方に位置する。
【0033】
〔第１実施形態（半導体装置Ｂ１０）〕
次に、図２～図１０に基づき、本開示の第１実施形態にかかる半導体装置Ｂ１０について説明する。半導体装置Ｂ１０は、降圧型のＤＣ－ＤＣコンバータを具備する電子機器に使用される。半導体装置Ｂ１０は、当該電子機器の配線基板に表面実装される。半導体装置Ｂ１０は、半導体回路Ａ１０（ただし、インダクタＬおよび出力コンデンサＣ２を除く。）、基材３０、半導体素子４０および封止樹脂６０を備える。ここで、図２は、理解の便宜上、後述する封止樹脂６０の第３部６３を透過している。図３は、理解の便宜上、封止樹脂６０の図示を省略し、かつシールド２０、入力コンデンサＣ１および半導体素子４０の各々を透過している。図２では、透過した封止樹脂６０の第３部６３を想像線（二点鎖線）で示している。図３では、透過したシールド２０、入力コンデンサＣ１および半導体素子４０の各々を想像線で示している。
次に、図２～図１０に基づき、本開示の第１実施形態にかかる半導体装置Ｂ１０について説明する。半導体装置Ｂ１０は、降圧型のＤＣ－ＤＣコンバータを具備する電子機器に使用される。半導体装置Ｂ１０は、当該電子機器の配線基板に表面実装される。半導体装置Ｂ１０は、半導体回路Ａ１０（ただし、インダクタＬおよび出力コンデンサＣ２を除く。）、基材３０、半導体素子４０および封止樹脂６０を備える。ここで、図２は、理解の便宜上、後述する封止樹脂６０の第３部６３を透過している。図３は、理解の便宜上、封止樹脂６０の図示を省略し、かつシールド２０、入力コンデンサＣ１および半導体素子４０の各々を透過している。図２では、透過した封止樹脂６０の第３部６３を想像線（二点鎖線）で示している。図３では、透過したシールド２０、入力コンデンサＣ１および半導体素子４０の各々を想像線で示している。
【0034】
半導体装置Ｂ１０の説明においては、便宜上、後述する基材３０の第１絶縁層３１の主面３１Ａの法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。「第１方向ｚに沿って視て」は、「平面視」に相当する。
【0035】
半導体素子４０は、図２に示すように、半導体回路Ａ１０が具備する第１アーム回路１０１の第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む。さらに半導体素子４０は、半導体回路Ａ１０が具備する第２アーム回路１０２の第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む。したがって、半導体素子４０は、第１アーム回路１０１および第２アーム回路１０２の各々の一部を構成する。半導体素子４０は、フリップチップ実装により基材３０に導電接合されている。
【0036】
図２および図５に示すように、半導体素子４０は、第１入力電極４１１、第２入力電極４１２および第１出力電極４２１を有する。第１入力電極４１１、第２入力電極４１２および第１出力電極４２１は、基材３０に対向している。第１出力電極４２１は、第２方向ｘにおいて第１入力電極４１１と第２入力電極４１２との間に位置する。第１入力電極４１１、第２入力電極４１２および第１出力電極４２１は、第１アーム回路１０１の一部を構成する。第１入力電極４１１は、第１スイッチング素子Ｍ１のドレインに導通している。第２入力電極４１２は、第２スイッチング素子Ｍ２のソースに導通している。第１出力電極４２１は、第１スイッチング素子Ｍ１のソースと、第２スイッチング素子Ｍ２のドレインとに導通している。
【0037】
図２および図６に示すように、半導体素子４０は、第３入力電極４１３、第４入力電極４１４および第２出力電極４２２を有する。第３入力電極４１３、第４入力電極４１４および第２出力電極４２２は、基材３０に対向している。第３入力電極４１３、第４入力電極４１４および第２出力電極４２２は、第３方向ｙにおいて第１入力電極４１１、第２入力電極４１２および第１出力電極４２１を基準として入力コンデンサＣ１とは反対側に位置する。第３入力電極４１３は、第３方向ｙにおいて第１入力電極４１１の隣に位置する。第４入力電極４１４は、第３方向ｙにおいて第２入力電極４１２の隣に位置する。第２出力電極４２２は、第２方向ｘにおいて第３入力電極４１３と第４入力電極４１４との間に位置する。第３入力電極４１３、第４入力電極４１４および第２出力電極４２２は、第２アーム回路１０２の一部を構成する。第３入力電極４１３は、第３スイッチング素子Ｍ３のドレインに導通している。第４入力電極４１４は、第４スイッチング素子Ｍ４のソースに導通している。第２出力電極４２２は、第３スイッチング素子Ｍ３のソースと、第４スイッチング素子Ｍ４のドレインとに導通している。
【0038】
図２および図５に示すように、半導体素子４０は、第１ゲート電極４３１および第２ゲート電極４３２を有する。第１ゲート電極４３１は、第２方向ｘにおいて第１入力電極４１１と第１出力電極４２１との間に位置する。第２ゲート電極４３２は、第２方向ｘにおいて第２入力電極４１２と第１出力電極４２１との間に位置する。第１ゲート電極４３１および第２ゲート電極４３２は、第１アーム回路１０１の一部を構成する。第１ゲート電極４３１は、第１スイッチング素子Ｍ１の第１ゲートＧ１に導通している。第２ゲート電極４３２は、第２スイッチング素子Ｍ２の第２ゲートＧ２に導通している。
【0039】
図２および図６に示すように、半導体素子４０は、第３ゲート電極４３３および第４ゲート電極４３４を有する。第３ゲート電極４３３は、第２方向ｘにおいて第３入力電極４１３と第２出力電極４２２との間に位置する。第４ゲート電極４３４は、第２方向ｘにおいて第４入力電極４１４と第２出力電極４２２との間に位置する。第３ゲート電極４３３および第４ゲート電極４３４は、第２アーム回路１０２の一部を構成する。第３ゲート電極４３３は、第３スイッチング素子Ｍ３の第３ゲートＧ３に導通している。第４ゲート電極４３４は、第４スイッチング素子Ｍ４の第４ゲートＧ４に導通している。
【0040】
基材３０は、半導体回路Ａ１０（ただし、インダクタＬおよび出力コンデンサＣ２を除く。）を搭載している。基材３０は、たとえばＰＷＢ（Printed Wiring Board）である。図３～図１０に示すように、基材３０は、第１絶縁層３１、第２絶縁層３２、複数のパッド層３３、複数のコンタクト層３４、複数のゲートパッド層３５、複数のゲートコンタクト層３６、および複数の連絡配線層３９を有する。
【0041】
図５～図７に示すように、第１絶縁層３１は、第１方向ｚにおいて第２絶縁層３２と、入力コンデンサＣ１および半導体素子４０との間に位置する。第１絶縁層３１は、第２絶縁層３２に積層されている。第１絶縁層３１は、たとえばエポキシ樹脂を含む材料からなる。第１絶縁層３１は、第１方向ｚを向く主面３１Ａを有する。主面３１Ａは、入力コンデンサＣ１および半導体素子４０に対向している。
【0042】
【0043】
図５～図１０に示すように、半導体回路Ａ１０を構成する第１配線１１、第２配線１２、第３配線１３、第４配線１４、第１入力配線１５、第２入力配線１６、出力配線１７、第１ゲート配線１８および第２ゲート配線１９は、第１絶縁層３１と第２絶縁層３２との間に挟まれている。第１方向ｚに視て、これらの配線は、第１絶縁層３１および第２絶縁層３２の各々の周縁よりも内方に位置する。このため、これらの配線は、基材３０に収容されている。ここで、第１配線１１および第２配線１２は、第１アーム回路１０１の一部を構成する。第３配線１３および第４配線１４は、第２アーム回路１０２の一部を構成する。したがって、半導体装置Ｂ１０においては、第１アーム回路１０１および第２アーム回路１０２の各々の一部は、基材３０に収容されている。第１配線１１、第２配線１２、第３配線１３、第４配線１４、第１入力配線１５、第２入力配線１６、出力配線１７、第１ゲート配線１８および第２ゲート配線１９は、たとえば銅（Ｃｕ）を含む材料からなる。
【0044】
図３、および図５～図７に示すように、複数のパッド層３３は、第１絶縁層３１の主面３１Ａに配置されている。複数のパッド層３３は、たとえば銅を含む材料からなる。複数のパッド層３３は、第１パッド３３１、第２パッド３３２、第３パッド３３３、第４パッド３３４、第５パッド３３５、第６パッド３３６、第７パッド３３７および第８パッド３３８を含む。
【0045】
図３に示すように、第１パッド３３１および第２パッド３３２は、第２方向ｘにおいて互いに離れて位置する。第１方向ｚに視て、第１パッド３３１は、第１入力配線１５に重なっている。第１方向ｚに視て、第２パッド３３２は、第２入力配線１６に重なっている。図７および図９に示すように、入力コンデンサＣ１の第１電極Ｃ１１は、接合層４９を介して第１パッド３３１に導電接合されている。接合層４９は、たとえばハンダである。図７および図１０に示すように、入力コンデンサＣ１の第２電極Ｃ１２は、接合層４９を介して第２パッド３３２に導電接合されている。したがって、入力コンデンサＣ１は、基材３０に導電接合されている。
【0046】
図３に示すように、第３パッド３３３、第４パッド３３４および第７パッド３３７は、第２方向ｘに沿って配列されている。第７パッド３３７は、第２方向ｘにおいて第３パッド３３３と第４パッド３３４との間に位置する。第１方向ｚに視て、第３パッド３３３は、第１配線１１に重なっている。第１方向ｚに視て、第４パッド３３４は、第２配線１２に重なっている。第１方向ｚに視て、第７パッド３３７は、出力配線１７に重なっている。
【0047】
図５に示すように、半導体素子４０の第１入力電極４１１は、接合層４９を介して第３パッド３３３に導電接合されている。半導体素子４０の第２入力電極４１２は、接合層４９を介して第４パッド３３４に導電接合されている。半導体素子４０の第１出力電極４２１は、接合層４９を介して第７パッド３３７に導電接合されている。
【0048】
図３に示すように、第５パッド３３５、第６パッド３３６および第８パッド３３８は、第３方向ｙにおいて第３パッド３３３、第４パッド３３４および第７パッド３３７を基準として第１パッド３３１および第２パッド３３２とは反対側に位置する。第５パッド３３５、第６パッド３３６および第８パッド３３８は、第２方向ｘに沿って配列されている。第５パッド３３５は、第３方向ｙにおいて第３パッド３３３の隣に位置し、かつ第１方向ｚに視て第３配線１３に重なっている。第６パッド３３６は、第３方向ｙにおいて第４パッド３３４の隣に位置し、かつ第１方向ｚに視て第４配線１４に重なっている。第８パッド３３８は、第２方向ｘにおいて第５パッド３３５と第６パッド３３６との間に位置し、かつ第１方向ｚに視て出力配線１７に重なっている。
【0049】
図６に示すように、半導体素子４０の第３入力電極４１３は、接合層４９を介して第５パッド３３５に導電接合されている。半導体素子４０の第４入力電極４１４は、接合層４９を介して第６パッド３３６に導電接合されている。半導体素子４０の第２出力電極４２２は、接合層４９を介して第８パッド３３８に導電接合されている。
【0050】
図５、図６、図９および図１０に示すように、複数のコンタクト層３４は、第１絶縁層３１に収容されている。複数のコンタクト層３４は、たとえば銅を含む材料からなる。複数のコンタクト層３４は、第１コンタクト３４１、第２コンタクト３４２、第３コンタクト３４３、第４コンタクト３４４、第５コンタクト３４５、第６コンタクト３４６、および２つの第７コンタクト３４７を含む。
【0051】
第１コンタクト３４１は、半導体回路Ａ１０を構成する第１ノードＮ１に相当する。図３および図９に示すように、第１コンタクト３４１は、第１パッド３３１および第１入力配線１５につながっている。これにより、第１入力配線１５は、入力コンデンサＣ１の第１電極Ｃ１１に導通している。
【0052】
図３に示すように、第１コンタクト３４１は、第１パッド３３１および第１配線１１につながっている。図５に示すように、第３コンタクト３４３は、第３パッド３３３および第１配線１１につながっている。これにより、第１アーム回路１０１の第１スイッチング素子Ｍ１のドレインは、第１入力配線１５と、入力コンデンサＣ１の第１電極Ｃ１１とに導通している。したがって、第１配線１１は、第１コンタクト３４１と、第１スイッチング素子Ｍ１のドレインとを導通している。
【0053】
図３および図９に示すように、第１コンタクト３４１は、第１パッド３３１および第３配線１３につながっている。図６に示すように、第５コンタクト３４５は、第５パッド３３５および第３配線１３につながっている。これにより、第２アーム回路１０２の第３スイッチング素子Ｍ３のドレインは、第１入力配線１５と、入力コンデンサＣ１の第１電極Ｃ１１とに導通している。したがって、第３配線１３は、第１コンタクト３４１と、第３スイッチング素子Ｍ３のドレインとを導通している。
【0054】
第２コンタクト３４２は、半導体回路Ａ１０を構成する第２ノードＮ２に相当する。図３および図１０に示すように、第２コンタクト３４２は、第２パッド３３２および第２入力配線１６につながっている。これにより、第２入力配線１６は、入力コンデンサＣ１の第２電極Ｃ１２に導通している。
【0055】
図３に示すように、第２コンタクト３４２は、第２パッド３３２および第２配線１２につながっている。図５に示すように、第４コンタクト３４４は、第４パッド３３４および第２配線１２につながっている。これにより、第１アーム回路１０１の第２スイッチング素子Ｍ２のソースは、第２入力配線１６と、入力コンデンサＣ１の第２電極Ｃ１２に導通している。したがって、第２配線１２は、第２コンタクト３４２と、第２スイッチング素子Ｍ２のソースとを導通している。
【0056】
図３および図１０に示すように、第２コンタクト３４２は、第２パッド３３２および第４配線１４につながっている。図６に示すように、第６コンタクト３４６は、第６パッド３３６および第４配線１４につながっている。これにより、第２アーム回路１０２の第４スイッチング素子Ｍ４のソースは、第２入力配線１６と、入力コンデンサＣ１の第２電極Ｃ１２に導通している。したがって、第４配線１４は、第２コンタクト３４２と、第４スイッチング素子Ｍ４のソースとを導通している。
【0057】
図３、図５および図６に示すように、２つの第７コンタクト３４７は、第７パッド３３７および第８パッド３３８に個別につながっている。さらに２つの第７コンタクト３４７は、出力配線１７につながっている。これにより、出力配線１７は、第１スイッチング素子Ｍ１および第３スイッチング素子Ｍ３の各々のソースと、第２スイッチング素子Ｍ２よび第４スイッチング素子Ｍ４の各々のドレインとに導通している。
【0058】
図３、図５および図６に示すように、複数のゲートパッド層３５は、第１絶縁層３１の主面３１Ａに配置されている。複数のゲートパッド層３５は、たとえば銅を含む材料からなる。複数のゲートパッド層３５は、２つの第１ゲートパッド３５１、および２つの第２ゲートパッド３５２を含む。
【0059】
図３に示すように、２つの第１ゲートパッド３５１は、第３方向ｙにおいて互いに離れて位置する。２つの第１ゲートパッド３５１は、第２方向ｘにおいて第３パッド３３３および第５パッド３３５と、第７パッド３３７および第８パッド３３８との間に位置する。第１方向ｚに視て、２つの第１ゲートパッド３５１は、第１ゲート配線１８に重なっている。図５および図６に示すように、半導体素子４０の第１ゲート電極４３１および第３ゲート電極４３３は、接合層４９を介して２つの第１ゲートパッド３５１に個別に導電接合されている。
【0060】
図３に示すように、２つの第２ゲートパッド３５２は、第３方向ｙにおいて互いに離れて位置する。２つの第２ゲートパッド３５２は、第２方向ｘにおいて第４パッド３３４および第６パッド３３６と、第７パッド３３７および第８パッド３３８との間に位置する。第１方向ｚに視て、２つの第２ゲートパッド３５２は、第２ゲート配線１９に重なっている。図５および図６に示すように、半導体素子４０の第２ゲート電極４３２および第４ゲート電極４３４は、接合層４９を介して２つの第２ゲートパッド３５２に個別に導電接合されている。
【0061】
図５および図６に示すように、複数のゲートコンタクト層３６は、第１絶縁層３１に収容されている。複数のゲートコンタクト層３６は、たとえば銅を含む材料からなる。複数のゲートコンタクト層３６は、２つの第１ゲートコンタクト３６１、および２つの第２ゲートコンタクト３６２を含む。
【0062】
図５および図６に示すように、２つの第１ゲートコンタクト３６１は、２つの第１ゲートパッド３５１に個別につながっている。さらに２つの第１ゲートコンタクト３６１は、第１ゲート配線１８につながっている。これにより、第１ゲート配線１８は、第１アーム回路１０１の第１スイッチング素子Ｍ１の第１ゲートＧ１と、第２アーム回路１０２の第３スイッチング素子Ｍ３の第３ゲートＧ３とに導通している。
【0063】
図５および図６に示すように、２つの第２ゲートコンタクト３６２は、２つの第２ゲートパッド３５２に個別につながっている。さらに２つの第２ゲートコンタクト３６２は、第２ゲート配線１９につながっている。これにより、第２ゲート配線１９は、第１アーム回路１０１の第２スイッチング素子Ｍ２の第２ゲートＧ２と、第２アーム回路１０２の第４スイッチング素子Ｍ４の第４ゲートＧ４とに導通している。
【0064】
図４、図９および図１０に示すように、半導体回路Ａ１０が具備する複数の端子５０は、第２絶縁層３２の裏面３２Ａに配置されている。複数の端子５０は、裏面３２Ａから外部に露出している。複数の端子５０は、たとえば銅を含む材料からなる。
【0065】
図４に示すように、複数の端子５０は、第１入力端子５０Ａ、第２入力端子５０Ｂ、出力端子５０Ｃ、第１ゲート端子５０Ｄおよび第２ゲート端子５０Ｅを含む。第１入力端子５０Ａおよび第２入力端子５０Ｂは、基材３０の第３方向ｙの一方側に位置する。第１入力端子５０Ａおよび第２入力端子５０Ｂは、第２方向ｘにおいて互いに離れている。第１方向ｚに視て、第１入力端子５０Ａは、入力コンデンサＣ１および第１入力配線１５に重なっている。第１方向ｚに視て、第２入力端子５０Ｂは、入力コンデンサＣ１および第２入力配線１６に重なっている。
【0066】
図４に示すように、出力端子５０Ｃは、第３方向ｙにおいて後述するシールド２０の第２シールド部２２を基準として、第１入力端子５０Ａおよび第２入力端子５０Ｂとは反対側に位置する。第１方向ｚに視て、出力端子５０Ｃは、出力配線１７に重なっている。第１ゲート端子５０Ｄおよび第２ゲート端子５０Ｅは、第２方向ｘにおいて第１入力端子５０Ａと第２入力端子５０Ｂとの間に位置する。第１方向ｚに視て、第１ゲート端子５０Ｄは、第１ゲート配線１８に重なっている。第１方向ｚに視て、第２ゲート端子５０Ｅは、第２ゲート配線１９に重なっている。
【0067】
図７、図９および図１０に示すように、複数の連絡配線層３９は、第２絶縁層３２に収容されている。複数の連絡配線層３９は、たとえば銅を含む材料からなる。複数の連絡配線層３９の各々は、複数の端子５０に個別につながっている。さらに複数の連絡配線層３９は、第１入力配線１５、第２入力配線１６、出力配線１７、第１ゲート配線１８および第２ゲート配線１９に個別につながっている。
【0068】
これにより、第１入力端子５０Ａは、第１入力配線１５を介して入力コンデンサＣ１の第１電極Ｃ１１、第１アーム回路１０１の第１スイッチング素子Ｍ１のドレイン、および第２アーム回路１０２の第３スイッチング素子Ｍ３のドレインに導通している。第２入力端子５０Ｂは、第２入力配線１６を介して入力コンデンサＣ１の第２電極Ｃ１２、第１アーム回路１０１の第２スイッチング素子Ｍ２のソース、および第２アーム回路１０２の第４スイッチング素子Ｍ４のソースに導通している。出力端子５０Ｃは、出力配線１７を介して第１スイッチング素子Ｍ１および第３スイッチング素子Ｍ３の各々のソースと、第２スイッチング素子Ｍ２および第４スイッチング素子Ｍ４の各々のドレインに導通している。第１ゲート端子５０Ｄは、第１ゲート配線１８を介して第１スイッチング素子Ｍ１の第１ゲートＧ１、および第３スイッチング素子Ｍ３の第３ゲートＧ３に導通している。第２ゲート端子５０Ｅは、第２ゲート配線１９を介して第２スイッチング素子Ｍ２の第２ゲートＧ２、および第４スイッチング素子Ｍ４の第４ゲートＧ４に導通している。したがって、複数の端子５０の各々は、入力コンデンサＣ１、第１アーム回路１０１および第２アーム回路１０２の少なくともいずれかに導通している。
【0069】
封止樹脂６０は、図５～図１０に示すように、第１絶縁層３１の主面３１Ａに配置されている。封止樹脂６０は、電気絶縁性を有する。封止樹脂６０は、第１部６１、第２部６２および第３部６３を含む。第１部６１、第２部６２および第３部６３の各々は、第１絶縁層３１の主面３１Ａに接している。
【0070】
図２、図５および図６に示すように、第１部６１は、半導体素子４０を覆っている。図５および図６に示すように、第１部６１は、第３パッド３３３、第４パッド３３４、第５パッド３３５、第６パッド３３６、第７パッド３３７、第８パッド３３８、および複数のゲートパッド層３５をさらに覆っている。
【0071】
【0072】
【0073】
【0074】
図２、図５、図６、図９および図１０に示すように、第１シールド部２１は、第１絶縁層３１の主面３１Ａの一部と、封止樹脂６０の第１部６１および第２部６２の各々の一部とを覆っている。さらに、第１シールド部２１は、封止樹脂６０の第３部６３に覆われている。第１部６１の一部を覆う第１シールド部２１の部分は、第１部６１と第３部６３とに挟まれている。第２部６２の一部を覆う第１シールド部２１の部分は、第２部６２と第３部６３とに挟まれている。したがって、第１部６１および第２部６２の各々の一部を覆う第１シールド部２１の部分は、封止樹脂６０に収容されている。
【0075】
【0076】
図２および図４に示すように、第１方向ｚに視て、第１シールド部２１および第２シールド部２２の各々は、第３スイッチング素子Ｍ３、第４スイッチング素子Ｍ４、第３配線１３、第４配線１４、第１コンタクト３４１および第２コンタクト３４２の各々の全体に重なっている。したがって、平面視において、シールド２０は、第２アーム回路１０２の全体に重なっている。さらに第１方向ｚに視て、第１シールド部２１および第２シールド部２２の各々は、第１配線１１、第２配線１２および入力コンデンサＣ１の各々の一部に重なっている。
【0077】
図５に示すように、連絡部２３は、第１絶縁層３１および第２絶縁層３２に収容されている。連絡部２３は、第１シールド部２１および第２シールド部２２につながっている。これにより、第１シールド部２１および第２シールド部２２は、互いに導通している。半導体装置Ｂ１０を配線基板に実装する際、第２シールド部２２は、外部に接地される。
【0078】
次に、半導体回路Ａ１０および半導体装置Ｂ１０の作用効果について説明する。
【0079】
半導体回路Ａ１０は、入力コンデンサＣ１と、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む第１アーム回路１０１と、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む第２アーム回路１０２と、シールド２０とを備える。シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なるとともに、外部に接地されている。第２アーム回路１０２の第２経路Ｌ２の長さは、第１アーム回路１０１の第１経路Ｌ１の長さよりも大きい。平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。本構成をとることにより、半導体回路Ａ１０においては、第２アーム回路１０２の導電経路長が第１アーム回路１０１の導電経路長よりも大きいため、第１アーム回路１０１よりも第２アーム回路の方がより大きな磁界が発生する。この場合において、シールド２０により抑制される磁界の大きさは、第１アーム回路１０１よりも第２アーム回路１０２の方が大きい。これにより、これにより、第１アーム回路１０１と第２アーム回路１０２との相互による磁界の打ち消し効果が発揮されるため、第１アーム回路１０１および第２アーム回路１０２の各々から発生するノイズの度合いが均等な状態に近づく。したがって、本構成によれば、半導体回路Ａ１０においては、複数のアーム回路を含むハーフブリッジ回路に起因したノイズの影響を低減することが可能となる。
【0080】
半導体回路Ａ１０においては、平面視において、シールド２０は、第２アーム回路１０２の全体に重なっている。本構成をとることにより、第２アーム回路１０２から発生する磁界の総量が抑制されるため、第１アーム回路１０１および第２アーム回路１０２の各々から発生するノイズの度合いを、より均等な状態に近づけることができる。
【0081】
半導体回路Ａ１０においては、平面視において、シールド２０は、第１アーム回路１０１の第１配線１１および第２配線１２の各々に重なっている。本構成をとることにより、第２アーム回路１０２から発生する磁界の総量と、第１アーム回路１０１から発生する磁界の一部とが抑制される。これにより、第１アーム回路１０１および第２アーム回路１０２の各々から発生するノイズの度合いを、さらに均等な状態に近づけることができる。
【0082】
半導体回路Ａ１０は、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４に導通するインダクタＬと、インダクタＬに導通する出力コンデンサＣ２とをさらに備える。平面視において、インダクタＬおよび出力コンデンサＣ２は、シールド２０の外方に位置する。本構成をとることにより、半導体回路Ａ１０において、インダクタＬおよび出力コンデンサＣ２の各々から発生するノイズが第１アーム回路１０１および第２アーム回路１０２に到達することを抑制しつつ、シールド２０の効率的な配置を図ることができる。
【0083】
半導体装置Ｂ１０は、半導体回路Ａ１０を搭載する基材３０を備える。第１アーム回路１０１および第２アーム回路１０２の各々の一部は、基材３０に収容されている。本構成をとることにより、第１アーム回路１０１および第２アーム回路１０２の各々が受けるノイズの影響を基材３０により低減することができる。
【0084】
半導体装置Ｂ１０は、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む半導体素子４０をさらに備える。半導体素子４０は、基材３０に導電接合されている。本構成をとることにより、第１アーム回路１０１および第２アーム回路１０２の各々がよりコンパクトになる。このことは、半導体装置Ｂ１０の小型化に寄与する。
【0085】
基材３０は、第１方向ｚにおいて半導体素子４０に対向する主面３１Ａと、第１方向ｚにおいて主面３１Ａとは反対側を向く裏面３２Ａとを有する。半導体装置Ｂ１０は、裏面３２Ａから外部に露出する複数の端子５０をさらに備える。複数の端子５０の各々は、入力コンデンサＣ１、第１アーム回路１０１および第２アーム回路１０２のいずれかに導通している。本構成をとることにより、半導体装置Ｂ１０を配線基板に表面実装することができる。
【0086】
半導体装置Ｂ１０は、少なくとも半導体素子４０を覆う封止樹脂６０をさらに備える。シールド２０の一部は、封止樹脂６０に収容されている。本構成をとることにより、半導体素子４０とともにシールド２０の一部を、外的因子から保護することができる。
【0087】
〔第２実施形態（半導体回路Ａ２０）〕
図１１に基づき、本開示の第２実施形態にかかる半導体回路Ａ２０について説明する。本図において、先述した半導体回路Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図１１に基づき、本開示の第２実施形態にかかる半導体回路Ａ２０について説明する。本図において、先述した半導体回路Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0088】
半導体回路Ａ２０においては、シールド２０の構成が、半導体回路Ａ１０の当該構成と異なる。
【0089】
図１１に示すように、シールド２０は、互いに離れた第１シールド２０Ａおよび第２シールド２０Ｂを含む。第１シールド２０Ａおよび第２シールド２０Ｂの各々は、外部に接地されている。平面視において、第１シールド２０Ａは、第１アーム回路１０１の第１配線１１と、第２アーム回路１０２の第３配線１３とに重なっている。平面視において、第２シールド２０Ｂは、第１アーム回路１０１の第２配線１２と、第２アーム回路１０２の第４配線１４とに重なっている。ただし、平面視において、第２アーム回路１０２の第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４は、第１シールド２０Ａおよび第２シールド２０Ｂの各々の外方に位置する。
【0090】
図１１に示すように、平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿った第１シールド２０Ａの区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿った第１シールド２０Ａの区間の長さよりも大きい。あわせて、平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿った第２シールド２０Ｂの区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿った第２シールド２０Ｂの区間の長さよりも大きい。
【0091】
〔第２実施形態（半導体装置Ｂ２０）〕
次に、図１２～図１８に基づき、本開示の第２実施形態にかかる半導体装置Ｂ２０について説明する。これらの図において、先述した半導体装置Ｂ２０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
次に、図１２～図１８に基づき、本開示の第２実施形態にかかる半導体装置Ｂ２０について説明する。これらの図において、先述した半導体装置Ｂ２０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0092】
半導体装置Ｂ２０は、半導体回路Ａ１０に替えて半導体回路Ａ２０（ただし、インダクタＬおよび出力コンデンサＣ２を除く。）を備える。これにより、半導体装置Ｂ２０においては、シールド２０および封止樹脂６０の構成が、半導体装置Ｂ１０の当該構成と異なる。
【0093】
図１２～図１８に示すように、シールド２０は、第２方向ｘにおいて互いに離れた第１シールド２０Ａおよび第２シールド２０Ｂを含む。第１シールド２０Ａおよび第２シールド２０Ｂの各々は、第１シールド部２１、第２シールド部２２および連絡部２３を有する。第１方向ｚに視て、第１シールド２０Ａの第１シールド部２１および第２シールド部２２の各々は、半導体回路Ａ２０を構成する第１配線１１および第３配線１３に重なっている。第１方向ｚに視て、第２シールド２０Ｂの第１シールド部２１および第２シールド部２２の各々は、半導体回路Ａ２０を構成する第２配線１２および第４配線１４に重なっている。第１方向ｚに視て、第１シールド２０Ａおよび第２シールド２０Ｂの各々は、入力コンデンサＣ１および半導体素子４０から離れている。
【0094】
図１２、および図１４～図１８に示すように、封止樹脂６０は、第１部６１のみを含む。したがって、第１部６１および入力コンデンサＣ１は、外部に露出している。さらに、第１シールド２０Ａおよび第２シールド２０Ｂの各々の第１シールド部２１は、第１絶縁層３１の主面３１Ａから外部に露出している。
【0095】
次に、半導体回路Ａ２０の作用効果について説明する。
【0096】
半導体回路Ａ２０は、入力コンデンサＣ１と、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む第１アーム回路１０１と、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む第２アーム回路１０２と、シールド２０とを備える。シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なるとともに、外部に接地されている。第２アーム回路１０２の第２経路Ｌ２の長さは、第１アーム回路１０１の第１経路Ｌ１の長さよりも大きい。平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。したがって、本構成によれば、半導体回路Ａ２０においても、複数のアーム回路を含むハーフブリッジ回路の構成に起因したノイズの影響を低減することが可能となる。
【0097】
半導体回路Ａ２０においては、互いに離れた第１シールド２０Ａおよび第２シールド２０Ｂを含む。平面視において、第１シールド２０Ａは、第２アーム回路１０２の第３配線１３に重なっている。平面視において、第２シールド２０Ｂは、第２アーム回路１０２の第４配線１４に重なっている。本構成をとることにより、第１アーム回路１０１の導電経路長と、第２アーム回路１０２の導電経路長との差分に相当する配線から発生する磁界をシールド２０により局所的に抑制できる。本構成は、第１アーム回路１０１の導電経路長に対して第２アーム回路１０２の導電経路長が比較的大きい場合において、シールド２０の配置の効率化を図る上で有益である。
【0098】
半導体回路Ａ２０においては、平面視において、第１シールド２０Ａは、第１アーム回路１０１の第１配線１１に重なっている。平面視において、第２シールド２０Ｂは、第１アーム回路１０１の第２配線１２に重なっている。本構成をとることにより、第１アーム回路１０１の導電経路長に相当する配線と、第２アーム回路１０２の導電経路長に相当する配線との各々から発生する磁界をシールド２０により抑制できる。これにより、第１アーム回路１０１と第２アーム回路１０２との相互による磁界の打ち消し効果がさらに向上する。
【0099】
〔第３実施形態（半導体回路Ａ３０）〕
図１９に基づき、本開示の第３実施形態にかかる半導体回路Ａ３０について説明する。本図において、先述した半導体回路Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図１９に基づき、本開示の第３実施形態にかかる半導体回路Ａ３０について説明する。本図において、先述した半導体回路Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0100】
半導体回路Ａ３０においては、シールド２０の構成が、半導体回路Ａ１０の当該構成と異なる。
【0101】
図１９に示すように、平面視において、シールド２０は、入力コンデンサＣ１、第１アーム回路１０１の第１配線１１および第２配線１２、第２アーム回路１０２の第３配線１３および第４配線１４の各々に重なっている。さらに平面視において、シールド２０は、第１ノードＮ１および第２ノードＮ２の各々に重なっている。ただし、平面視において、第２アーム回路１０２の第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４は、シールド２０の外方に重なる。
【0102】
図１９に示すように、平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。
【0103】
〔第３実施形態（半導体装置Ｂ３０）〕
次に、図２０～図２４に基づき、本開示の第３実施形態にかかる半導体装置Ｂ３０について説明する。これらの図において、先述した半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
次に、図２０～図２４に基づき、本開示の第３実施形態にかかる半導体装置Ｂ３０について説明する。これらの図において、先述した半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0104】
半導体装置Ｂ３０は、半導体回路Ａ１０に替えて半導体回路Ａ３０（ただし、インダクタＬおよび出力コンデンサＣ２を除く。）を備える。これにより、半導体装置Ｂ３０においては、シールド２０および封止樹脂６０の構成が、半導体装置Ｂ１０の当該構成と異なる。
【0105】
図２０～図２４に示すように、第１方向ｚに視て、第１シールド部２１および第２シールド部２２の各々は、半導体回路Ａ３０を構成する入力コンデンサＣ１、第１配線１１、第２配線１２、第３配線１３および第４配線１４の各々に重なっている。さらに第１方向ｚに視て、第１シールド部２１および第２シールド部２２の各々は、半導体回路Ａ１０を構成する第１ゲート配線１８、第２ゲート配線１９、第１コンタクト３４１および第２コンタクト３４２の各々に重なっている。第１方向ｚに視て、シールド２０は、半導体素子４０から離れている。
【0106】
図２０、および図２２～図２４に示すように、封止樹脂６０は、第１部６１および第２部６２のみを含む。したがって、第１部６１および第２部６２は、外部に露出している。さらに、シールド２０の第１シールド部２１は、第１絶縁層３１の主面３１Ａから外部に露出している。第１シールド部２１は、第２部６２の一部を覆い、かつ第２部６２において外部に露出している。
【0107】
次に、半導体回路Ａ３０の作用効果について説明する。
【0108】
半導体回路Ａ３０は、入力コンデンサＣ１と、第１スイッチング素子Ｍ１および第２スイッチング素子Ｍ２を含む第１アーム回路１０１と、第３スイッチング素子Ｍ３および第４スイッチング素子Ｍ４を含む第２アーム回路１０２と、シールド２０とを備える。シールド２０は、平面視において少なくとも第２アーム回路１０２の一部に重なるとともに、外部に接地されている。第２アーム回路１０２の第２経路Ｌ２の長さは、第１アーム回路１０１の第１経路Ｌ１の長さよりも大きい。平面視において第２アーム回路１０２に重なり、かつ第２経路Ｌ２に沿ったシールド２０の区間の長さは、平面視において第１アーム回路１０１に重なり、かつ第１経路Ｌ１に沿ったシールド２０の区間の長さよりも大きい。したがって、本構成によれば、半導体回路Ａ３０においても、複数のアーム回路を含むハーフブリッジ回路の構成に起因したノイズの影響を低減することが可能となる。
【0109】
半導体回路Ａ３０においては、平面視において、シールド２０は、入力コンデンサＣ１と、第１アーム回路１０１の第１配線１１および第２配線１２と、第２アーム回路１０２の第３配線１３および第４配線１４との各々に重なっている。本構成をとることにより、第１アーム回路１０１の導電経路長に相当する配線と、第２アーム回路１０２の導電経路長に相当する配線との各々から発生する磁界をシールド２０により抑制できる。さらに、入力コンデンサＣ１から発生するノイズをシールド２０により抑制できる。これにより、これにより、第１アーム回路１０１および第２アーム回路１０２の各々から発生するノイズの度合いを、さらに均等な状態に近づけつつ、入力コンデンサＣ１から第１アーム回路１０１および第２アーム回路１０２の各々へのノイズの影響を抑制することができる。本構成は、第１アーム回路１０１の導電経路長と、第２アーム回路１０２の導電経路長との各々が比較的大きく、かつ入力コンデンサＣ１の静電容量が比較的大きい半導体回路Ａ３０である場合において有益である。
【0110】
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
【0111】
本開示は、以下の付記に記載した実施形態を含む。
［付記１］
第１電極および第２電極を有する入力コンデンサと、
互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、
互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、
平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、
前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、
前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、
前記第２経路の長さは、前記第１経路の長さよりも大きく、
前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい、半導体回路。
［付記２］
前記平面視において、前記シールドは、前記第２アーム回路の全体に重なっている、付記１に記載の半導体回路。
［付記３］
前記第１アーム回路は、前記第１ノードと前記第１スイッチング素子とを導通する第１配線と、前記第２ノードと前記第２スイッチング素子とを導通する第２配線と、を含み、
前記第２アーム回路は、前記第１ノードと前記第３スイッチング素子とを導通する第３配線と、前記第２ノードと前記第４スイッチング素子とを導通する第４配線と、を含み、
前記平面視において、前記シールドは、少なくとも前記第３配線および前記第４配線に重なっている、付記１に記載の半導体回路。
［付記４］
前記シールドは、互いに離れた第１シールドおよび第２シールドを含み、
前記平面視において、前記第１シールドは、前記第３配線に重なっており、
前記平面視において、前記第２シールドは、前記第４配線に重なっている、付記３に記載の半導体回路。
［付記５］
前記平面視において、前記第１シールドは、前記第１配線に重なっており、
前記平面視において、前記第２シールドは、前記第２配線に重なっている、付記４に記載の半導体回路。
［付記６］
前記平面視において、前記シールドは、前記入力コンデンサ、前記第１配線、前記第２配線、前記第３配線および前記第４配線の各々に重なっている、付記３に記載の半導体回路。
［付記７］
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子に導通するインダクタをさらに備え、
前記平面視において、前記インダクタは、前記シールドの外方に位置する、付記１ないし６のいずれかに記載の半導体回路。
［付記８］
前記インダクタに導通する出力コンデンサをさらに備え、
前記平面視において、前記出力コンデンサは、前記シールドの外方に位置する、付記７に記載の半導体回路。
［付記９］
付記１に記載の半導体回路と、
前記半導体回路を搭載する基材と、を備える、半導体装置。
［付記１０］
前記第１アーム回路および前記第２アーム回路の各々の一部は、前記基材に収容されており、
前記入力コンデンサは、前記基材に導電接合されている、付記９に記載の半導体装置。
［付記１１］
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子を含む半導体素子をさらに備え、
前記半導体素子は、前記基材に導電接合されている、付記１０に記載の半導体装置。
［付記１２］
前記半導体素子を覆う封止樹脂をさらに備える、付記１１に記載の半導体装置。
［付記１３］
前記基材は、第１方向において前記半導体素子に対向する主面と、前記第１方向において前記主面とは反対側を向く裏面を有し、
前記シールドは、前記裏面から外部に露出している、付記１２に記載の半導体装置。
［付記１４］
前記シールドは、前記主面から外部に露出している、付記１３に記載の半導体装置。
［付記１５］
前記シールドの一部は、前記封止樹脂に収容されている、付記１３に記載の半導体装置。
［付記１６］
前記封止樹脂は、前記入力コンデンサを覆っている、付記１４または１５に記載の半導体装置。
［付記１７］
前記裏面から外部に露出する複数の端子をさらに備え、
複数の端子の各々は、前記入力コンデンサ、前記第１アーム回路および前記第２アーム回路の少なくともいずれかに導通している、付記１３ないし１５のいずれかに記載の半導体装置。
［付記１］
第１電極および第２電極を有する入力コンデンサと、
互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、
互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、
平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、
前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、
前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、
前記第２経路の長さは、前記第１経路の長さよりも大きく、
前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい、半導体回路。
［付記２］
前記平面視において、前記シールドは、前記第２アーム回路の全体に重なっている、付記１に記載の半導体回路。
［付記３］
前記第１アーム回路は、前記第１ノードと前記第１スイッチング素子とを導通する第１配線と、前記第２ノードと前記第２スイッチング素子とを導通する第２配線と、を含み、
前記第２アーム回路は、前記第１ノードと前記第３スイッチング素子とを導通する第３配線と、前記第２ノードと前記第４スイッチング素子とを導通する第４配線と、を含み、
前記平面視において、前記シールドは、少なくとも前記第３配線および前記第４配線に重なっている、付記１に記載の半導体回路。
［付記４］
前記シールドは、互いに離れた第１シールドおよび第２シールドを含み、
前記平面視において、前記第１シールドは、前記第３配線に重なっており、
前記平面視において、前記第２シールドは、前記第４配線に重なっている、付記３に記載の半導体回路。
［付記５］
前記平面視において、前記第１シールドは、前記第１配線に重なっており、
前記平面視において、前記第２シールドは、前記第２配線に重なっている、付記４に記載の半導体回路。
［付記６］
前記平面視において、前記シールドは、前記入力コンデンサ、前記第１配線、前記第２配線、前記第３配線および前記第４配線の各々に重なっている、付記３に記載の半導体回路。
［付記７］
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子に導通するインダクタをさらに備え、
前記平面視において、前記インダクタは、前記シールドの外方に位置する、付記１ないし６のいずれかに記載の半導体回路。
［付記８］
前記インダクタに導通する出力コンデンサをさらに備え、
前記平面視において、前記出力コンデンサは、前記シールドの外方に位置する、付記７に記載の半導体回路。
［付記９］
付記１に記載の半導体回路と、
前記半導体回路を搭載する基材と、を備える、半導体装置。
［付記１０］
前記第１アーム回路および前記第２アーム回路の各々の一部は、前記基材に収容されており、
前記入力コンデンサは、前記基材に導電接合されている、付記９に記載の半導体装置。
［付記１１］
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子を含む半導体素子をさらに備え、
前記半導体素子は、前記基材に導電接合されている、付記１０に記載の半導体装置。
［付記１２］
前記半導体素子を覆う封止樹脂をさらに備える、付記１１に記載の半導体装置。
［付記１３］
前記基材は、第１方向において前記半導体素子に対向する主面と、前記第１方向において前記主面とは反対側を向く裏面を有し、
前記シールドは、前記裏面から外部に露出している、付記１２に記載の半導体装置。
［付記１４］
前記シールドは、前記主面から外部に露出している、付記１３に記載の半導体装置。
［付記１５］
前記シールドの一部は、前記封止樹脂に収容されている、付記１３に記載の半導体装置。
［付記１６］
前記封止樹脂は、前記入力コンデンサを覆っている、付記１４または１５に記載の半導体装置。
［付記１７］
前記裏面から外部に露出する複数の端子をさらに備え、
複数の端子の各々は、前記入力コンデンサ、前記第１アーム回路および前記第２アーム回路の少なくともいずれかに導通している、付記１３ないし１５のいずれかに記載の半導体装置。
【符号の説明】
【0112】
Ａ１０，Ａ２０，Ａ３０：半導体回路
Ｂ１０，Ｂ２０，Ｂ３０：半導体装置
Ｃ１：入力コンデンサ
Ｃ１１：第１電極
Ｃ１２：第２電極
Ｃ２：出力コンデンサ
Ｌ：インダクタ
１０１：第１アーム回路
１０２：第２アーム回路
Ｍ１：第１スイッチング素子
Ｍ２：第２スイッチング素子
Ｍ３：第３スイッチング素子
Ｍ４：第４スイッチング素子
Ｎ１：第１ノード
Ｎ２：第２ノード
Ｌ１：第１経路
Ｌ２：第２経路
１１：第１配線
１２：第２配線
１３：第３配線
１４：第４配線
１５：第１入力配線
１６：第２入力配線
１７：出力配線
１８：第１ゲート配線
１９：第２ゲート配線
２０：シールド
２０Ａ：第１シールド
２０Ｂ：第２シールド
２１：第１シールド部
２２：第２シールド部
２３：連絡部
３０：基材
３１：第１絶縁層
３１Ａ：主面
３２：第２絶縁層
３２Ａ：裏面
３３：パッド層
３３１～３３８：第１パッド～第８パッド
３４：コンタクト層
３４１～３４７：第１コンタクト～第７コンタクト
３５：ゲートパッド層
３５１：第１ゲートパッド
３５２：第２ゲートパッド
３６：ゲートコンタクト層
３６１：第１ゲートコンタクト
３６２：第２ゲートコンタクト
３９：連絡配線層
４０：半導体素子
４１１：第１入力電極
４１２：第２入力電極
４１３：第３入力電極
４１４：第４入力電極
４２１：第１出力電極
４２２：第２出力電極
４３１：第１ゲート電極
４３２：第２ゲート電極
４３３：第３ゲート電極
４３４：第４ゲート電極
４９：接合層
５０：端子
５０Ａ：第１入力端子
５０Ｂ：第２入力端子
５０Ｃ：出力端子
５０Ｄ：第１ゲート端子
５０Ｅ：第２ゲート端子
６０：封止樹脂
６１：第１部
６２：第２部
６３：第３部
ｚ：第１方向
ｘ：第２方向
ｙ：第３方向
Ｂ１０，Ｂ２０，Ｂ３０：半導体装置
Ｃ１：入力コンデンサ
Ｃ１１：第１電極
Ｃ１２：第２電極
Ｃ２：出力コンデンサ
Ｌ：インダクタ
１０１：第１アーム回路
１０２：第２アーム回路
Ｍ１：第１スイッチング素子
Ｍ２：第２スイッチング素子
Ｍ３：第３スイッチング素子
Ｍ４：第４スイッチング素子
Ｎ１：第１ノード
Ｎ２：第２ノード
Ｌ１：第１経路
Ｌ２：第２経路
１１：第１配線
１２：第２配線
１３：第３配線
１４：第４配線
１５：第１入力配線
１６：第２入力配線
１７：出力配線
１８：第１ゲート配線
１９：第２ゲート配線
２０：シールド
２０Ａ：第１シールド
２０Ｂ：第２シールド
２１：第１シールド部
２２：第２シールド部
２３：連絡部
３０：基材
３１：第１絶縁層
３１Ａ：主面
３２：第２絶縁層
３２Ａ：裏面
３３：パッド層
３３１～３３８：第１パッド～第８パッド
３４：コンタクト層
３４１～３４７：第１コンタクト～第７コンタクト
３５：ゲートパッド層
３５１：第１ゲートパッド
３５２：第２ゲートパッド
３６：ゲートコンタクト層
３６１：第１ゲートコンタクト
３６２：第２ゲートコンタクト
３９：連絡配線層
４０：半導体素子
４１１：第１入力電極
４１２：第２入力電極
４１３：第３入力電極
４１４：第４入力電極
４２１：第１出力電極
４２２：第２出力電極
４３１：第１ゲート電極
４３２：第２ゲート電極
４３３：第３ゲート電極
４３４：第４ゲート電極
４９：接合層
５０：端子
５０Ａ：第１入力端子
５０Ｂ：第２入力端子
５０Ｃ：出力端子
５０Ｄ：第１ゲート端子
５０Ｅ：第２ゲート端子
６０：封止樹脂
６１：第１部
６２：第２部
６３：第３部
ｚ：第１方向
ｘ：第２方向
ｙ：第３方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】