特開 2024-66993 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024066993

(43)【公開日】2024-05-16

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240509BHJP

   H01L 29/41 20060101ALI20240509BHJP

   H01L 29/06 20060101ALI20240509BHJP

【ＦＩ】

H01L29/78 301D

H01L29/78 301W

H01L29/44 Y

H01L29/06 301F

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023176072

(22)【出願日】2023-10-11

(31)【優先権主張番号】18/051,935

(32)【優先日】2022-11-02

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】小清水 亮

(72)【発明者】

【氏名】中柴 康隆

(72)【発明者】

【氏名】河合 徹

【テーマコード（参考）】

4M104

5F140

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB04

4M104BB06

4M104BB21

4M104CC05

4M104DD43

4M104DD55

4M104DD66

4M104DD84

4M104EE09

4M104FF10

4M104HH18

5F140AA23

5F140AC21

5F140BA01

5F140BC07

5F140BD05

5F140BD18

5F140BE07

5F140BE10

5F140BF04

5F140BF11

5F140BF18

5F140BF44

5F140BG12

5F140BG28

5F140BG32

5F140BG34

5F140BG52

5F140BG53

5F140BH15

5F140BH30

5F140BJ08

5F140BJ27

5F140BK13

5F140BK34

5F140CB04

5F140CD08

5F140CE07

(57)【要約】

【課題】ＬＤＭＯＳにおいて、ゲート電極とドレイン領域との間の半導体基板上の絶縁膜にホットキャリアが注入されることによる抵抗の増大を防ぐ。
【解決手段】半導体基板ＳＢの上面に形成されたｎ型のソース領域ＳＲおよびドレイン領域ＤＲと、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１と、ゲート電極Ｇ１およびドレイン領域ＤＲの間の半導体基板ＳＢ上に、ゲート絶縁膜ＧＦよりも大きい膜厚を有する絶縁膜ＩＦ１を介して形成されたフィールドプレート電極Ｇ２とを有するＬＤＭＯＳを形成する。ここで、フィールドプレート電極Ｇ２は、その直下の半導体基板ＳＢに形成されたｎ型の半導体領域ＮＲの仕事関数よりも大きい仕事関数を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

上面および下面を有する半導体基板と、
前記半導体基板内に形成された、前記半導体基板の前記上面から所定の深さを有する、ｎ型の第１半導体領域と、
前記半導体基板内において、前記半導体基板の前記上面から所定の深さを有し、前記半導体基板の前記上面に沿う第１方向において、前記第１半導体領域と隣接して形成された、ｐ型の第２半導体領域と、
前記第２半導体領域の上面に形成された、ｎ型のソース領域と、
前記第１半導体領域の上面に形成された、ｎ型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第２半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と前記ドレイン領域との間の前記第１半導体領域上に、前記ゲート絶縁膜よりも大きい膜厚を有する第１絶縁膜を介して形成された第１電極と、
を有し、
前記第１方向において、前記ゲート電極と前記第１電極とは、互いに隣り合っており、
前記第１電極は、前記第１電極の直下に位置する前記第１半導体領域の仕事関数よりも大きい仕事関数を有する材料からなる、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記第１電極は、ｐ型のシリコン、銅または白金を含んでいる、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記ゲート電極の一部は、前記第１絶縁膜上に位置している、半導体装置。

【請求項4】

請求項１記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記ドレイン領域との間の前記半導体基板の前記上面と、前記ゲート電極の前記ドレイン領域側の側面と、前記ゲート電極の上面の一部とを覆っている、半導体装置。

【請求項5】

請求項４記載の半導体装置において、
前記第１電極は、前記ゲート電極の前記ドレイン領域側の側面を覆う前記第１絶縁膜に接している、半導体装置。

【請求項6】

請求項５記載の半導体装置において、
前記第１電極は、サイドウォールスペーサ状に形成されている、半導体装置。

【請求項7】

請求項１記載の半導体装置において、
前記第１電極は、前記第１方向において前記ゲート電極および前記ドレイン領域の間に位置する前記第１絶縁膜の上面と、前記ゲート電極の前記ドレイン領域側の側面を覆う前記第１絶縁膜の側面側面と、前記ゲート電極の上面上の前記第１絶縁膜の前記上面とに接して連続的に形成され、
前記第１絶縁膜および前記第１電極からなる積層膜と前記ドレイン領域との間には、前記積層膜の前記ドレイン領域側の側面を覆い、前記ドレイン領域を露出する第２絶縁膜からなるサイドウォールスペーサが形成されている、半導体装置。

【請求項8】

請求項１記載の半導体装置において、
前記第１絶縁膜は、前記半導体基板の前記上面および前記ゲート電極を覆う層間絶縁膜を構成し、
前記層間絶縁膜は、前記ゲート電極と前記ドレイン領域との間の前記半導体基板の直上に溝を有し、
前記第１電極は、前記溝内に形成されている、半導体装置。

【請求項9】

（ａ）上面および下面を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面から所定の深さを有する、ｎ型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｄ）前記ゲート電極の直下の前記半導体基板の前記上面から所定の深さを有し、且つ前記第１半導体領域と隣接するｐ型の第２半導体領域を形成する工程、
（ｅ）前記第２半導体領域の上面から所定の深さを有するｎ型のソース領域を形成し、前記第１半導体領域の上面から所定の深さを有するｎ型のドレイン領域を形成する工程、
（ｆ）前記ゲート電極と前記ドレイン領域との間の前記半導体基板の前記上面と、前記ゲート電極の前記ドレイン領域側の側面とを連続的に覆うように、前記ゲート絶縁膜より大きい膜厚を有する第１絶縁膜と、前記第１絶縁膜上の第１電極とからなる積層膜を形成する工程、
（ｇ）前記半導体基板の前記上面、前記ゲート電極および前記積層膜を覆う第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜をエッチバックすることで、前記半導体基板、前記ゲート電極および前記積層膜のそれぞれの上面を露出し、前記積層膜の前記ドレイン領域側の側面を覆う前記第２絶縁膜からなるサイドウォールスペーサを形成する工程、
を有し、
前記第１電極は、前記第１電極の直下に位置する前記第１半導体領域の仕事関数よりも大きい仕事関数を有する材料からなる、半導体装置の製造方法。

【請求項10】

請求項９記載の半導体装置の製造方法において、
前記第１電極は、ｐ型のシリコン、銅または白金を含んでいる、半導体装置の製造方法。

【請求項11】

（ａ）上面および下面を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面から所定の深さを有するｎ型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域の直上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｄ）前記ゲート電極の直下の前記半導体基板の前記上面から所定の深さを有し、且つ前記第１半導体領域と隣接するｐ型の第２半導体領域を形成する工程、
（ｅ）前記第２半導体領域の上面を含む前記第２半導体領域内にｎ型のソース領域を形成し、前記第１半導体領域の上面を含む前記第１半導体領域内にｎ型のドレイン領域を形成する工程、
（ｆ）前記ゲート電極を覆うように、前記半導体基板上に層間絶縁膜を形成する工程、
（ｇ）前記ゲート電極と前記ドレイン領域との間の前記半導体基板の直上において、前記層間絶縁膜の上面から前記層間絶縁膜の途中深さに達する溝を形成する工程、
（ｈ）前記溝内に、第１電極を形成する工程、
を有し、
前記半導体基板の前記上面と前記第１電極と間の最短距離は、前記ゲート絶縁膜より大きく、
前記第１電極は、前記第１電極の直下に位置する前記第１半導体領域の仕事関数よりも大きい仕事関数を有する材料からなる、半導体装置の製造方法。

【請求項12】

請求項１１記載の半導体装置の製造方法において、
前記第１電極は、ｐ型のシリコン、銅または白金を含んでいる、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、ゲート電極とドレイン領域との間の基板上に、ゲート絶縁膜よりも厚い絶縁膜と、当該絶縁膜上のフィールドプレート電極とを有する電界効果トランジスタを備えた半導体装置に好適に利用できるものである。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の一つとして、ＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET、横方向拡散ＭＯＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という場合がある）が知られている。ＬＤＭＯＳでは、ゲート電極と基板間の電界の電界を緩和するために、ゲート電極の下にＳＴＩ（Shallow Trench Isolation）を設ける場合がある。

【0003】

ＬＤＭＯＳにおいてソース－ドレイン間に高電界が印加されると、ホットキャリアがＳＴＩに注入されて劣化が生じる。すなわち、回路動作不良、消費電力増加および製品寿命の劣化が生じる。このような問題の対策として、ＳＴＩの長さを延伸することが考えられる。非特許文献１に記載されているように、ＳＴＩを形成せず、平坦な基板上にゲート絶縁膜より厚い酸化シリコン膜を設け、当該酸化シリコン膜上にゲート電位が印加されたフィールドプレート電極を形成することが考えられる。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】ケイタ・タカハシ（Keita Takahashi）、他７名，「「ホット－キャリア インデュースド オフ－ステイト リーケイジ カレント インクリース オブ ＬＤＭＯＳ アンド アプローチ トゥー オーバーカム ザ フェノメノン（Hot-carrier Induced Off-state Leakage Current Increase of LDMOS and Approach to Overcome the Phenomenon）」，「プロシーディングズ オブ ザ ３０ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイス アンド Ｉｃｓ（Proceedings of the 30th International Symposium on Power Semiconductor Devices & Ics）」，（米国），２０１８年，ｐ．３０３－３０６

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、上記の対策では、基板を構成するシリコンと上記酸化シリコン膜との界面のポテンシャルの干渉が大きく、依然インパクトイオン率が大きいという課題がある。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0008】

一実施の形態である半導体装置は、半導体基板の上面に形成されたｎ型のソース領域およびドレイン領域と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極およびドレイン領域の間の半導体基板上に、ゲート絶縁膜よりも膜厚が大きい絶縁膜を介して形成されたフィールドプレート電極とを有するＬＤＭＯＳを備えている。フィールドプレート電極は、その直下の半導体基板内に形成されたｎ型半導体領域の仕事関数よりも大きい仕事関数を有する。

【0009】

一実施の形態である半導体装置の製造方法は、半導体基板の上面に並ぶｎ型のソース領域、ｐ型半導体領域、ｎ型半導体領域およびｎ型のドレイン領域と、ｐ型半導体領域の直上にゲート絶縁膜を介して位置するゲート電極を形成する工程と、ゲート絶縁膜よりも膜厚が大きい第１絶縁膜および第１絶縁膜上のフィールドプレート電極からなる積層膜を、ゲート電極とドレイン領域との間の半導体基板の上面と、ゲート電極の側面とを連続的に覆うように形成する工程と、当該積層膜のドレイン領域側の側面を覆い、ドレイン領域の上面を露出するサイドウォールスペーサを形成する工程と、を有するものである。ここで、フィールドプレート電極は、フィールドプレート電極の直下の半導体基板内に形成されたｎ型半導体領域の仕事関数よりも大きい仕事関数を有する。

【0010】

他の一実施の形態である半導体装置の製造方法は、半導体基板の上面に並ぶｎ型のソース領域、ｐ型半導体領域、ｎ型半導体領域およびｎ型のドレイン領域と、ｐ型半導体領域の直上にゲート絶縁膜を介して位置するゲート電極を形成する工程と、半導体基板上に層間絶縁膜を形成する工程と、ゲート電極とドレイン領域との間の層間絶縁膜の上面に溝を形成し、溝内にフィールドプレート電極を形成する工程と、を有するものである。ここで、溝の底面と半導体基板の上面との間の距離は、ゲート絶縁膜よりも大きく、フィールドプレート電極は、フィールドプレート電極の直下の半導体基板内に形成されたｎ型半導体領域の仕事関数よりも大きい仕事関数を有する。

【発明の効果】

【0011】

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

【0012】

本発明によれば、半導体装置の性能を向上できる。

【図面の簡単な説明】

【0013】

【図1】実施の形態１である半導体装置を示す断面図である。

【図2】実施の形態１である半導体装置を示す平面レイアウトである。

【図3】図２のＡ－Ａ線における断面図である。

【図4】実施の形態１である半導体装置におけるポテンシャルを示すバンド図である。

【図5】ｎ型フィールドプレート電極近傍のポテンシャルの変調を示すバンド図である。

【図6】ｐ型フィールドプレート電極近傍のポテンシャルの変調を示すバンド図である。

【図7】実施の形態１である半導体装置におけるポテンシャルを示す断面図およびグラフである。

【図8】実施の形態１である半導体装置の製造工程を示す断面図である。

【図9】図８に続く製造工程を示す断面図である。

【図10】図９に続く製造工程を示す断面図である。

【図11】図１０に続く製造工程を示す断面図である。

【図12】図１１に続く製造工程を示す断面図である。

【図13】図１２に続く製造工程を示す断面図である。

【図14】図１３に続く製造工程を示す断面図である。

【図15】実施の形態２である半導体装置を示す断面図である。

【図16】実施の形態２である半導体装置の製造工程を示す断面図である。

【図17】図１６に続く製造工程を示す断面図である。

【図18】図１７に続く製造工程を示す断面図である。

【図19】図１８に続く製造工程を示す断面図である。

【図20】図１９に続く製造工程を示す断面図である。

【図21】図２０に続く製造工程を示す断面図である。

【図22】実施の形態３である半導体装置を示す断面図である。

【図23】実施の形態３である半導体装置の製造工程を示す断面図である。

【図24】図２３に続く製造工程を示す断面図である。

【図25】図２４に続く製造工程を示す断面図である。

【図26】図２５に続く製造工程を示す断面図である。

【図27】実施の形態４である半導体装置を示す断面図である。

【図28】実施の形態４である半導体装置の製造工程を示す断面図である。

【図29】図２８に続く製造工程を示す断面図である。

【図30】図２９に続く製造工程を示す断面図である。

【図31】図３０に続く製造工程を示す断面図である。

【図32】図３１に続く製造工程を示す断面図である。

【図33】比較例１である半導体装置を示す断面図である。

【図34】比較例２である半導体装置を示す断面図である。

【発明を実施するための形態】

【0014】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

【0015】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0016】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0017】

＜改善の余地＞
以下に、図３３および図３４を用いて、改善の余地の詳細について説明する。

【0018】

図３３には、比較例１であるｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置の断面を示している。比較例１の半導体装置は、半導体基板ＳＢの上面にソース領域ＳＲおよびドレイン領域ＤＲを有する横型ＭＯＳＦＥＴであって、ゲート電極ＧＥの下に素子分離領域ＳＴＩを備えたＬＤＭＯＳである。半導体基板ＳＢは、上面から所定の深さを有するｎ型の半導体領域ＮＲ１を有する。半導体領域ＮＲ１内には、その上面から所定の深さを有するｐ型ウェルＰＷとｎ型ウェルＮＷとが、互いに離間して形成されている。ｐ型ウェル内にはｐ型のボディ層ＰＢが形成されており、ボディ層ＰＢの上面（半導体基板ＳＢの上面）にはｐ型のコンタクト領域ＢＣとｎ型のソース領域ＳＲとが形成されている。ｎ型ウェルの上面には、ｎ型のドレイン領域が形成されている。

【0019】

ソース領域ＳＲとドレイン領域ＤＲとの間の半導体基板ＳＢ上には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。ゲート電極ＧＥの直下の半導体領域ＮＲ１とドレイン領域ＤＲとの間の半導体基板ＳＢの上面には溝が設けられ、当該溝内に素子分離領域ＳＴＩが埋め込まれている。素子分離領域ＳＴＩと隣接する半導体領域ＮＲ１内には、ｎ型のドリフト層ＤＦが形成されている。

【0020】

このようなＬＤＭＯＳにおいてソース－ドレイン間に高電界が印加されると、ホットキャリアが素子分離領域ＳＴＩに注入されて劣化が生じる。すなわち、ホットキャリアインジェクションにより、回路動作不良、消費電力増加および製品寿命の劣化が生じる。すなわち、素子分離領域ＳＴＩ内に固定電荷（ホットキャリア）がトラップされ、その箇所から空乏化が起きるため、ＬＤＭＯＳのオン抵抗が高くなる。

【0021】

この問題の対策として、素子分離領域ＳＴＩの長さを延伸することが考えられる。また、図３４に比較例２として示すように、素子分離領域ＳＴＩを形成せず、平坦な半導体基板ＳＢの上面上にゲート絶縁膜ＧＦより厚い酸化シリコン膜ＯＸを設け、酸化シリコン膜ＯＸ上にゲート電位が印加されたフィールドプレート電極ＦＰを形成することが考えられる。ここでは、ゲート電極ＧＥとフィールドプレート電極ＦＰとは同一のｎ型ポリシリコン膜からなる。すなわち、ゲート電極ＧＥとフィールドプレート電極ＦＰとは一体となっており、共にｎ型ポリシリコン膜により構成されている。

【0022】

しかし、上記の対策では、半導体基板ＳＢを構成するシリコンと酸化シリコン膜ＯＸとの界面のポテンシャルの干渉が大きく、依然インパクトイオン率が大きいという改善の余地がある。そこで、本願の各実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。

【0023】

（実施の形態１）
本実施の形態の半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）のうち、ＬＤＭＯＳトランジスタ（Laterally Diffused MOSFET）について説明する。

【0024】

＜半導体装置の構造＞
以下に、図１～図３を用いて、本実施の形態１の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置の要部を示す断面図である。図２は、本実施の形態の半導体装置を示す平面図である。図３は、本実施の形態の半導体装置を示す断面図であり、図２のＡ－Ａ線における断面図である。本実施の形態の半導体装置は、ｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、ＬＤＭＯＳトランジスタは、横型パワーＭＯＳＦＥＴと呼ばれることもある。

【0025】

本実施の形態の半導体素子は、図１に示すように、上面（第１主面）と、その反対側の下面（裏面、第２主面）とを備えた、シリコン（Ｓｉ）からなる半導体基板ＳＢを有している。半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さを有するｎ型の半導体領域ＮＲが形成されている。また、半導体基板ＳＢ内には、半導体領域ＮＲの下面から所定の深さを有するｐ型の半導体領域ＰＲが形成されている。図示はしていないが、半導体基板ＳＢは、半導体領域ＰＲの下にｎ型の半導体領域を有していてもよい。半導体領域ＮＲは、ドレイン領域の低濃度領域であり、且つ、ｎ型のドリフト領域である。

【0026】

半導体領域ＮＲと隣接する半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さを有するｐ型のボディ層ＰＢが形成されている。ボディ層ＰＢ内には、ボディ層ＰＢの上面（半導体基板ＳＢの上面）から所定の深さを有するｐ型の半導体領域（拡散層）であるコンタクト領域ＢＣと、ｎ型の半導体領域（拡散層）であるソース領域ＳＲとが互いに隣接して形成されている。コンタクト領域ＢＣおよびソース領域ＳＲの深さは、半導体領域ＮＲの深さよりも浅い。コンタクト領域ＢＣおよびソース領域ＳＲは、半導体基板ＳＢの上面に沿う方向（ゲート長方向）において、半導体領域ＮＲに対しボディ層ＰＢを介して離間している。半導体領域ＮＲ内には、半導体領域ＮＲの上面（半導体基板ＳＢの上面）から所定の深さを有する、ｎ型の半導体領域（拡散層）であるドレイン領域ＤＲが形成されている。ドレイン領域ＤＲは、半導体領域ＰＲから離間している。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれのｎ型不純物濃度は、半導体領域ＮＲのｎ型不純物濃度より大きい。コンタクト領域ＢＣのｐ型不純物濃度は、ボディ層ＰＢのｐ型不純物濃度より大きい。

【0027】

ソース領域ＳＲとドレイン領域ＤＲとの間の半導体基板ＳＢ上には、ゲート絶縁膜ＧＦを介してゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は、ｎ型の半導体膜からなり、例えばポリシリコン膜からなる。ゲート絶縁膜ＧＦの直下の領域とドレイン領域ＤＲとの間の半導体基板ＳＢ上には、ゲート絶縁膜ＧＦよりも大きい膜厚を有する絶縁膜ＩＦ１を介して、フィールドプレート電極Ｇ２が形成されている。ゲート絶縁膜ＧＦおよび絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。フィールドプレート電極Ｇ２は、ｐ型の半導体膜からなり、例えばポリシリコン膜からなる。ゲート電極Ｇ１およびフィールドプレート電極Ｇ２は、絶縁膜ＩＦ１の直上にて互いに離間している。つまり、ゲート電極Ｇ１の一部はゲート絶縁膜ＧＦの直上に位置しており、他の一部は絶縁膜ＩＦ１の直上に位置している。ゲート電極Ｇ１およびフィールドプレート電極Ｇ２のそれぞれの側壁は、サイドウォールスペーサＳＷ１により覆われている。

【0028】

本実施の形態の半導体装置であるＬＤＭＯＳは、少なくともボディ層ＰＢ、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇ１を有している。本実施の形態のＬＤＭＯＳは、さらに、絶縁膜ＩＦ１、フィールドプレート電極Ｇ２およびコンタクト領域ＢＣを有している。ＬＤＭＯＳのゲート長方向において、ソース領域ＳＲおよびドレイン領域ＤＲと隣り合う領域のうち、ゲート電極Ｇ１側とは反対側の半導体基板ＳＢの上面には溝が形成され、当該溝内には素子分離領域が形成されている（図示しない）。

【0029】

ゲート絶縁膜ＧＦ、ゲート電極Ｇ１、絶縁膜ＩＦ１、フィールドプレート電極Ｇ２および素子分離領域から露出する半導体基板ＳＢの上面には、シリサイド層Ｓ１が形成されている。すなわち、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲのそれぞれの上面には、シリサイド層Ｓ１が形成されている。また、ゲート電極Ｇ１の上面およびフィールドプレート電極Ｇ２の上面のそれぞれにも、シリサイド層Ｓ１が形成されている。図１および図３では、シリサイド層Ｓ１より上の構造のうち、層間絶縁膜、コンタクトプラグおよび配線層の図示を省略している。シリサイド層Ｓ１は、ソース領域ＳＲ、コンタクト領域ＢＣ、ドレイン領域ＤＲ、ゲート電極Ｇ１およびフィールドプレート電極Ｇ２のそれぞれと、コンタクトプラグとの接続抵抗を低減する役割を有する。

【0030】

図１では、ゲート長方向においてソース領域ＳＲおよびコンタクト領域ＢＣが並ぶ態様を示しているが、実際には、図２に示すようにソース領域ＳＲおよびコンタクト領域ＢＣはＬＤＭＯＳのゲート幅方向に並んで交互に形成されている。図２では、コンタクトプラグＣＰと、コンタクトプラグＣＰ上のソース配線ＭＳおよびドレイン配線ＭＤとのそれぞれの下の構造を透過して示している。図２では、シリサイド層Ｓ１および層間絶縁膜の図示を省略している。また、図２では、ゲート長方向における絶縁膜ＩＦ１の終端部のうち、ゲート電極Ｇ１に覆われている終端部の輪郭を破線で示している。

【0031】

図１および図２に示すように、ソース領域ＳＲおよびコンタクト領域ＢＣは、シリサイド層Ｓ１およびコンタクトプラグＣＰを介してソース配線ＭＳに電気的に接続されている。ドレイン領域ＤＲは、シリサイド層Ｓ１およびコンタクトプラグＣＰを介してドレイン配線ＭＤに電気的に接続されている。図示していない領域において、ゲート電極Ｇ１は、シリサイド層Ｓ１およびコンタクトプラグＣＰを介してゲート配線に電気的に接続されている。ここでは、フィールドプレート電極Ｇ２は、シリサイド層Ｓ１およびコンタクトプラグＣＰを介してソース配線ＭＳに電気的に接続されている。つまり、図２に示すように、ゲート幅方向に延在するソース配線ＭＳの一部がゲート長方向に突出し、フィールドプレート電極Ｇ２の直上の領域に達している。当該領域にて、ソース配線ＭＳとフィールドプレート電極Ｇ２とが電気的に接続されている。

【0032】

よって、ソース領域ＳＲおよびフィールドプレート電極Ｇ２には、ソース電位が供給される。また、ゲート電極Ｇ１にはゲート電位が供給され、ドレイン領域ＤＲにはドレイン電位が供給される。ボディ層ＰＢには、コンタクト領域ＢＣを介してソース電位（バックゲート電位）が供給される。ただし、フィールドプレート電極Ｇ２がゲート配線に電気的に接続されて、フィールドプレート電極Ｇ２にゲート電位が供給されてもよい。

【0033】

＜半導体装置の動作＞
本実施の形態のＬＤＭＯＳがオン状態のとき、例えば、ソース領域ＳＲには０Ｖ、ドレイン領域ＤＲには１２Ｖ、ゲート電極Ｇ１には５～５．５Ｖ、フィールドプレート電極Ｇ２には０Ｖが印加される。これにより、電子は、図１に矢印で示すように、ソース領域ＳＲから半導体基板ＳＢの上面近傍を通って、ドレイン領域ＤＲへと流れる。つまり電子は、ソース領域ＳＲから、ボディ層ＰＢの上面に形成されたチャネル（反転層）を通って、半導体領域ＮＲの上面近傍を介してドレイン領域ＤＲ側へ移動する。このとき、フィールドプレート電極Ｇ２の直下において、絶縁膜ＩＦ１と半導体基板ＳＢとの界面に接する半導体基板ＳＢ内には、表面ポテンシャル変調領域に相当する厚さの空乏層ＤＬが形成されている。図１では、空乏層ＤＬの輪郭を破線で示している。

【0034】

空乏層ＤＬの発生によりポテンシャルバリアが生じるため、半導体領域ＮＲ内を通過する電子は、空乏層ＤＬを迂回してドレイン領域ＤＲ側へ移動する。つまり、電子は絶縁膜ＩＦ１と半導体基板ＳＢとの界面から離れた箇所を通る。このように電子が絶縁膜ＩＦ１から離れた位置を通過することを、図４～図７を用いて説明する。

【0035】

図４は、本実施の形態のＬＤＭＯＳにおける電子のポテンシャルを示すバンド図である。具体的には、図４は、図１に一点鎖線で示す箇所において、フィールドプレート電極Ｇ２、絶縁膜ＩＦ１および半導体領域ＮＲ（半導体基板ＳＢ）に亘る箇所（フィールドプレート電極部）のバンド図である。絶縁膜ＩＦ１は図４の中央部に対応し、図４における絶縁膜ＩＦ１の左側がフィールドプレート電極Ｇ２、絶縁膜ＩＦ１の右側が半導体領域ＮＲに対応する。図４には、フェルミ準位Ｅｆ、真性半導体のフェルミ準位Ｅｉ、荷電子帯Ｅｖ、および、伝導体Ｅｃを示している。

【0036】

ここでは、フィールドプレート電極Ｇ２の電位は０Ｖであり、半導体領域ＮＲにはドレイン電位（正電位）が供給されている。このため、図４に示すように、バンドは半導体領域ＮＲ側に下がるように傾いている。半導体領域ＮＲにドレイン電位（正電位）が印加されることで、図４に白い矢印で示すように、フェルミ準位はフィールドプレート電極Ｇ２内に比べ、半導体領域ＮＲ内にて低下している。また、絶縁膜ＩＦ１の近傍の半導体領域ＮＲでは、空乏層ＤＬが生じているためにバンドが曲がり、電子に対して斥力が生じる。なお、フィールドプレート電極Ｇ２に印加する電位は低電位であればいいが、０Ｖであれば帰還容量を低減できる。このため、スイッチングの損失が少なくＬＤＭＯＳの動作を高速化できる。また、フィールドプレート電極Ｇ２にゲート電位を供給すると、電界緩和、耐圧向上、および、オン抵抗低減が実現できる。

【0037】

ここでは、フィールドプレート電極Ｇ２を形成し、ソース電位またはゲート電位を印加することで、ドレイン側ゲート電極端部のドレイン耐圧を向上できる。すなわち、ＬＤＭＯＳのオフ時のＢＶＤＳＳ（ドレイン－ソース間降伏電圧）が低下を防げる。また、フィールドプレート電極Ｇ２を形成し、ソース電位またはゲート電位を印加することで、半導体基板ＳＢと絶縁膜ＩＦ１の界面、つまりＳｉとＳｉＯとの界面の近傍をポテンシャル変調により空乏化させている。この空乏化により、電子電流が半導体基板ＳＢ内にて当該界面を迂回し、半導体基板ＳＢの表面での電子の集中を回避できる。したがって、電界が強い半導体基板ＳＢの表面付近にホットキャリアの候補となる伝導電子が存在することを防げるため、ホットキャリアインジェクション耐性を向上できる。

【0038】

ここで、本発明者らは、実験により、絶縁膜ＩＦ１の下に形成された低濃度ｎ型シリコン（半導体領域ＮＲ）に対する仕事関数が小さい材料をフィールドプレート電極Ｇ２に用いると、ホットキャリアインジェクションの改善効果が不十分となることを見出した。そこで、本実施の形態の主な特徴の一つとして、絶縁膜ＩＦ１の下に形成された半導体領域ＮＲよりも仕事関数が大きい材料として、ｐ型のシリコン膜をフィールドプレート電極Ｇ２に用いている。

【0039】

図５に、ｎ型フィールドプレート電極近傍のポテンシャルの変調をバンド図により示し、図６に、ｐ型フィールドプレート電極近傍のポテンシャルの変調をバンド図により示す。図５および図６のそれぞれでは、左から右にバンド構造が遷移する様子を３つのバンド図を並べて示している。各バンド図は、図４と同様に、フィールドプレート電極、絶縁膜、半導体基板（ｎ型の半導体領域、ｎ型ドリフト領域）に亘るバンド構造を示すものである。図５および図６のそれぞれでは、フェルミ準位Ｅｆを破線で示し、真性半導体のフェルミ準位Ｅｉを一点鎖線で示している。

【0040】

図５および図６の左側には、フィールドプレート電極とｎ型ドリフト領域（半導体領域ＮＲに対応）との接合前のバンド図を示している。図５および図６の中央には、フィールドプレート電極とｎ型ドリフト領域との接合後であってそれらの相互間の電位差がないゼロバイアスの平衡状態のバンド図を示している。図５および図６の右側には、フィールドプレート電極とｎ型ドリフト領域との接合後においてｎ型ドリフト領域に正電位（ドレイン電圧）を印加した場合のバンド図を示している。図５および図６の左側のバンド図には、上方に真空準位Ｅｓを示している。真空準位Ｅｓは、０．９５ｅＶである。ｎ型ドリフト領域のｎ型不純物濃度は、１×１０^１７ｃｍ^－３である。

【0041】

図５に示すフィールドプレート電極はｎ型のポリシリコン膜からなり、接合前（図５の左側のバンド図）におけるその仕事関数Φｓは約４．１０ｅＶである。図６に示すフィールドプレート電極はｐ型のポリシリコン膜からなり、接合前（図６の左側のバンド図）におけるその仕事関数Φｓは約５．１０ｅＶである。接合前（図５および図６の左側のバンド図）において、ｎ型ドリフト領域の仕事関数Φｓは約４．２０ｅＶである。

【0042】

図５および図６の中央のバンド図に示すように、接合後の平衡状態では、フィールドプレート電極がｎ型である場合、ｎ型ドリフト領域側で上がるようにバンドが傾き、フィールドプレート電極がｐ型である場合、ｎ型ドリフト領域側で下がるようにバンドが傾く。図５および図６の中央のバンド図に示すように、ｎ型ドリフト領域にドレイン電圧を印加した状態では、フィールドプレート電極がｎ型のｐ型のいずれであっても、ｎ型ドリフト領域側で下がるようにバンド構造が遷移する。ここで、フィールドプレート電極がｎ型である場合に比べ、ｐ型である場合はバンドの曲がりが大きく、絶縁膜近傍のｎ型ドリフト領域にて、ポテンシャル変調がより大きいことが分かる。つまり、仕事関数がｎ型ドリフト領域より大きいｐ型のフィールドプレート電極を設けた場合、フィールドプレート電極がｎ型である場合に比べて、絶縁膜近傍のｎ型ドリフト領域において電子に対しより大きい斥力が働く。このように、フィールドプレート電極の仕事関数が大きいことで、ｎ型ドリフト領域でのバンド曲がり（表面ポテンシャル変調）が大きくなり、電子の界面集中をより効果的に緩和できる。このことを、本発明者らは実験により確認した。

【0043】

図７に、ｐ型のフィールドプレート電極Ｇ２を備えたＬＤＭＯＳにおける半導体装置の断面図と、当該断面図の位置に対応するポテンシャルのグラフとを示す。図７の断面図の下のグラフでは、上側から下側に向かってポテンシャル、つまり電子のエネルギーが大きくなる。図７の断面図の右のグラフでは、右側から左側に向かってポテンシャル、つまり電子のエネルギーが大きくなる。図７の断面図の下のグラフでは、電子を模式的に黒い丸で示し、ＬＤＭＯＳのオフ状態のポテンシャル（実線）と、オン状態のポテンシャル（実線および破線）とを示している。図７の断面図の右のグラフは、図７の断面図において一点鎖線で示す箇所、つまりフィールドプレート電極Ｇ２のドレイン側端部と平面視で重なる位置におけるポテンシャルを示すものである。

【0044】

図７の断面図の下のグラフに示すように、オフ状態ではゲート電極Ｇ１の直下におけるポテンシャルが低いため、ソース領域ＳＲの電子はドレイン領域ＤＲ側に流れない。これに対し、オン状態では、ゲート電極Ｇ１の直下におけるポテンシャルが高くなるため、ソース領域ＳＲの電子はドレイン領域ＤＲ側に流れる。

【0045】

図７の断面図の右のグラフに示すように、フィールドプレート電極Ｇ２の下の半導体領域ＮＲ内では、絶縁膜ＩＦ１近傍において、フィールドプレート電極Ｇ２の仕事関数の大きさに応じてポテンシャルが変調され、フェルミレベルがポテンシャルが低くなる方向へ曲がる。このように、フィールドプレート電極Ｇ２の下の半導体基板ＳＢの表面におけるポテンシャル低下により、電子に対して斥力が生じ、当該表面を電子が通らなくなる。

【0046】

ここでは、フィールドプレート電極Ｇ２の材料としてｐ型シリコンを例に説明したが、フィールドプレート電極Ｇ２の材料はこれに限られない。フィールドプレート電極Ｇ２の材料は、半導体領域ＮＲよりも仕事関数が大きい材料であればよい。フィールドプレート電極Ｇ２の材料としては、例えば、銅（Ｃｕ）または白金（Ｐｔ）であってもよい。銅の仕事関数は５．１０ｅＶであり、白金の仕事関数は５．６４ｅＶである。ｐ型のフィールドプレート電極Ｇ２の仕事関数は、不純物濃度にもよるが、例えば５．１４ｅＶである。半導体領域ＮＲの仕事関数は、例えば４．２０ｅＶである。

【0047】

フィールドプレート電極Ｇ２の導電型がｎ型である場合、その仕事関数は例えば４．０８ｅＶであり、上記半導体領域ＮＲの仕事関数よりも小さい。そのため、フィールドプレート電極Ｇ２がｎ型である場合、ホットキャリアインジェクション耐性は不十分となる。よって、ホットキャリアインジェクション耐性を高める観点からは、フィールドプレート電極Ｇ２の材料としてｎ型の半導体を用いることは好ましくない。

【0048】

なお、本実施の形態ではｎ型のゲート電極Ｇ１およびｐ型のフィールドプレート電極Ｇ２を半導体膜として説明するが、これらの電極は不純物濃度が十分高く低抵抗であるため、導体膜と呼ぶこともできる。

【0049】

＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法を、図８～図１４を用いて説明する。

【0050】

まず、図８に示すように、単結晶シリコンからなる半導体基板ＳＢを用意する。続いて、半導体基板ＳＢの上面に比較的近く浅い領域に、イオン注入法によりｎ型不純物（例えばリン（Ｐ））を打ち込む。また、半導体基板ＳＢの比較的深い領域に、イオン注入法によりｐ型不純物（例えばホウ素（Ｂ））を打ち込む。これにより、半導体基板ＳＢ内に、半導体基板ＳＢの上面に接するｎ型の半導体領域ＮＲと、半導体領域ＮＲの下面に接するｐ型の半導体領域ＰＲとを形成する。続いて、半導体領域ＮＲ、ＰＲを活性化させるため、半導体基板ＳＢに対して熱処理を行う。

【0051】

次に、図９に示すように、半導体基板ＳＢの上面上に、例えばＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ１をパターニング（加工）する。これにより、半導体基板ＳＢの上面の一部を露出させる。

【0052】

次に、図１０に示すように、酸化法を用いて、露出している半導体基板ＳＢの上面を酸化させる。これにより、酸化シリコン膜を形成する。続いて、当該酸化シリコン膜上および絶縁膜ＩＦ１上に、例えばＣＶＤ法によりポリシリコン膜（半導体膜）を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、当該ポリシリコン膜および当該酸化シリコン膜をパターニング（加工）する。これにより、半導体基板ＳＢの上面の一部および絶縁膜ＩＦ１の上面の一部を露出させる。また、当該ポリシリコン膜からなるゲート電極Ｇ１およびフィールドプレート電極Ｇ２を互いに離間させて形成し、当該酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。ゲート電極Ｇ１は、半導体基板ＳＢの上面上および絶縁膜ＩＦ１の上面上に形成される。ゲート電極Ｇ１とフィールドプレート電極Ｇ２とが隣り合う方向（ゲート長方向）においてフィールドプレート電極Ｇ２の両端は、絶縁膜ＩＦ１の直上で終端している。

【0053】

次に、図１１に示すように、半導体基板ＳＢ内に、ｐ型の半導体領域であるボディ層ＰＢを形成する。ここでは、フォトレジスト膜ＰＲ１をマスクとして用いたイオン注入法により、ｐ型不純物（例えばホウ素（Ｂ））を半導体基板ＳＢに打ち込むことで、ボディ層ＰＢを形成する。フォトレジスト膜ＰＲ１は、例えば、ゲート電極Ｇ１の上面の一部、絶縁膜ＩＦ１およびフィールドプレート電極Ｇ２を覆い、絶縁膜ＩＦ１から露出する半導体基板ＳＢの上面のうち、ゲート電極Ｇ１とは反対側の上面を覆っている。つまり、フォトレジスト膜ＰＲ１は、ゲート電極Ｇ１から露出する半導体基板ＳＢの上面のうち、絶縁膜ＩＦ１とは反対側の上面を露出している。当該ｐ型不純物の注入工程では、斜めイオン注入を行う。斜めイオン注入を行うことで、ゲート電極Ｇ１の直下にボディ層ＰＢの一部を形成できる。ボディ層ＰＢは、半導体基板ＳＢの上面から半導体領域ＰＲの途中深さに亘って形成される。

【0054】

次に、図１２に示すように、フォトレジスト膜ＰＲ１を除去した後、ゲート電極Ｇ１およびフィールドプレート電極Ｇ２のそれぞれの側壁を覆うサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１は、例えば、半導体基板ＳＢ上に酸化シリコン膜などからなる絶縁膜をＣＶＤ法により堆積した後、エッチバックを行って半導体基板ＳＢ、ゲート電極Ｇ１およびフィールドプレート電極Ｇ２のそれぞれの上面を露出させることで形成する。続いて、ゲート長方向においてゲート電極Ｇ１および絶縁膜ＩＦ１を含む構造と隣り合う領域の半導体基板ＳＢの上面およびゲート電極Ｇ１に、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入法により打ち込む。これにより、半導体基板ＳＢ内に、ｎ型のソース領域ＳＲと、ｎ型のドレイン領域ＤＲとを、当該構造を挟むように形成する。ここでは、ボディ層ＰＢの上面の一部とフィールドプレート電極Ｇ２の全体とを覆い、ゲート電極Ｇ１と、当該構造とゲート長方向において隣り合う半導体基板ＳＢの上面とを露出するフォトレジスト膜ＰＲ２をマスクとして用いてイオン注入を行う。このため、ゲート電極Ｇ１はｎ型の半導体膜となるが、フィールドプレート電極Ｇ２にはｎ型不純物は打ち込まれない。

【0055】

次に、図１３に示すように、フォトレジスト膜ＰＲ２を除去した後、ボディ層ＰＢの上面の一部とフィールドプレート電極Ｇ２とを露出し、ゲート電極Ｇ１、ソース領域ＳＲおよびドレイン領域ＤＲを覆うフォトレジスト膜ＰＲ３を形成する。続いて、ｐ型不純物（例えばホウ素（Ｂ））を半導体基板ＳＢの上面（ボディ層ＰＢの上面）とフィールドプレート電極Ｇ２とに打ち込む。これにより、半導体基板ＳＢの上面（ボディ層ＰＢの上面）に、ソース領域ＳＲと隣接するｐ型のコンタクト領域ＢＣを形成する。また、当該イオン注入工程により、フィールドプレート電極Ｇ２は、ｐ型の半導体膜となる。ゲート電極Ｇ１とフィールドプレート電極Ｇ２とは元々同一のポリシリコン膜であるが、図１２および図１３を用いて説明したイオン種の打ち分けを行うことで、互いに異なる伝導型の半導体膜となる。なお、図１２を用いて説明した工程の前に図１３を用いて説明した工程を行ってもよい。

【0056】

上記工程により、少なくともボディ層ＰＢ、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇ１を有するＬＤＭＯＳが形成される。本実施形態のＬＤＭＯＳは、さらに、絶縁膜ＩＦ１、フィールドプレート電極Ｇ２およびコンタクト領域ＢＣを有している。

【0057】

次に、図１４に示すように、フォトレジスト膜ＰＲ３を除去した後、周知のサリサイドプロセスを行うことで、コンタクト領域ＢＣ、ソース領域ＳＲ、ドレイン領域ＤＲ、ゲート電極Ｇ１およびフィールドプレート電極Ｇ２のそれぞれの上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、たとえばニッケルシリコン（ＮｉＳｉ）からなる。サイドウォールスペーサＳＷ１は、シリサイドブロック膜としての役割を有する。

【0058】

その後、図示は省略するが、ＬＤＭＯＳ、半導体基板ＳＢおよびシリサイド層Ｓ１の上に、層間絶縁膜、コンタクトプラグおよび配線層を形成することで、本実施の形態の半導体装置が略完成する。

【0059】

＜本実施の形態の効果＞
本実施の形態では、フィールドプレート電極Ｇ２を形成し、ソース電位またはゲート電位を印加することで、ドレイン側ゲート電極端部のドレイン耐圧を向上できる。つまり、フィールドプレート効果を得られる。

【0060】

また、ゲート電極Ｇ１とフィールドプレート電極Ｇ２との間隔をリソグラフィの最小ルールに設定することで、それらの電極同士の間隔を極力小さくしている。これにより、それらの電極の下での半導体基板ＳＢ内の電界を緩和でき、且つ、ゲート－ドレイン間の容量を低減できる。

【0061】

また、フィールドプレート電極Ｇ２にソース電位またはゲート電位を印加することで、半導体基板ＳＢと絶縁膜ＩＦ１との界面近傍をポテンシャル変調により空乏化させている。これにより、電子電流が半導体基板ＳＢ内にて当該界面を迂回するため、ホットキャリアインジェクション耐性を向上できる。つまり、フィールドプレート電極によるポテンシャル変調効果により、界面のポテンシャルの干渉を緩和し、これによりホットキャリアインジェクションの発生を抑えられる。ここで、本実施の形態では、絶縁膜ＩＦ１の下に位置する半導体領域ＮＲに対する仕事関数が大きい材料をフィールドプレート電極Ｇ２に用いているため、ホットキャリアインジェクションの改善効果が効果的に得られる。

【0062】

また、本実施の形態の半導体装置の製造方法では、ゲート電極Ｇ１およびフィールドプレート電極Ｇ２を形成するために、ポリシリコン膜を１層形成すればよく、ポリシリコン膜の形成工程を最小限に抑えられる。

【0063】

以上より、本実施の形態では、耐圧が高く、且つ、ホットキャリアインジェクション耐性が高いＬＤＭＯＳを実現できる。すなわち、半導体装置の性能を向上できる。

【0064】

（実施の形態２）
＜半導体装置の構造＞
以下に、図１５を用いて、本実施の形態２の半導体装置の構造について説明する。図１５は、本実施の形態の半導体装置を示す断面図である。

【0065】

図１５に示すように、本実施の形態のＬＤＭＯＳの半導体基板ＳＢ内の構造、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１の構造は、前記実施の形態１と同様である。これに対し、ゲート電極Ｇ１の全体がゲート絶縁膜ＧＦ上に形成されている点は、前記実施の形態１と異なる。すなわち、ゲート電極Ｇ１の一部は、ゲート絶縁膜ＧＦよりも厚い絶縁膜上に配置されていない。また、半導体基板ＳＢとフィールドプレート電極Ｇ３との間に介在する絶縁膜ＩＦ２が、ゲート電極Ｇ１側面全体と、ゲート電極Ｇ１の上面の一部とを覆っている点は、前記実施の形態１と異なる。さらに、フィールドプレート電極Ｇ３が、ゲート電極Ｇ１の側面を覆う絶縁膜ＩＦ２の側面にサイドウォールスペーサ状に形成されている点は、前記実施の形態１と異なる。

【0066】

ここでは、絶縁膜ＩＦ２は、ゲート電極Ｇ１の上面の直上から、ゲート長方向における半導体領域ＮＲとドレイン領域ＤＲとの境界の直上近傍に亘って連続的に形成されており、ゲート電極Ｇ１の上面の一部と、ドレイン領域ＤＲの上面とを露出している。つまり、絶縁膜ＩＦ２は、ゲート電極Ｇ１の上面の一部と、ゲート電極Ｇ１の側面と、ゲート電極Ｇ１およびドレイン領域ＤＲの間の半導体基板ＳＢの上面とを連続的に覆っている。絶縁膜ＩＦ２は、ゲート絶縁膜ＧＦよりも膜厚が大きいシリサイドブロック酸化膜を用いて形成されている。

【0067】

ｐ型のポリシリコン膜からなるフィールドプレート電極Ｇ３は、ゲート長方向において、絶縁膜ＩＦ２を介してゲート電極Ｇ１の側面と隣り合って形成されている。ゲート長方向において、フィールドプレート電極Ｇ３とドレイン領域ＤＲとは離間している。

【0068】

＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法を、図１６～図２１を用いて説明する。

【0069】

まず、図１６に示すように、図８を用いて説明した工程と同様の工程を行うことで、半導体領域ＮＲ、ＰＲを備えた半導体基板ＳＢを用意する。続いて、露出している半導体基板ＳＢの上面を酸化させる。これにより、酸化シリコン膜を形成する。続いて、当該酸化シリコン膜上に、例えばＣＶＤ法によりポリシリコン膜（半導体膜）を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、当該ポリシリコン膜および当該酸化シリコン膜をパターニング（加工）する。これにより、半導体基板ＳＢの上面の一部を露出させる。また、当該ポリシリコン膜からなるゲート電極Ｇ１と当該酸化シリコン膜からなるゲート絶縁膜ＧＦとを形成する。

【0070】

続いて、ゲート長方向において、ゲート電極Ｇ１の横の一方の半導体基板ＳＢの上面を露出し、他方の半導体基板ＳＢの上面を覆うフォトレジスト膜ＰＲ４を形成する。続いて、フォトレジスト膜ＰＲ４をマスクとして用いたイオン注入法により、ｐ型不純物（例えばホウ素（Ｂ））を半導体基板ＳＢに打ち込む。これにより、半導体基板ＳＢ内にｐ型の半導体領域であるボディ層ＰＢを形成する。当該ｐ型不純物の注入工程では、斜めイオン注入を行うことで、ゲート電極Ｇ１の直下にボディ層ＰＢの一部を形成できる。ボディ層ＰＢは、半導体基板ＳＢの上面から所定の深さを有する。

【0071】

次に、図１７に示すように、フォトレジスト膜ＰＲ４を除去した後、ゲート電極Ｇ１の側壁を覆うサイドウォールスペーサＳＷ１を形成し、続いて、コンタクト領域ＢＣ、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。これらの拡散層の形成工程は、絶縁膜ＩＦ１およびフィールドプレート電極Ｇ２が存在しない点を除き、図１２および図１３を用いて説明した工程と同様である。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲの形成工程では、ゲート電極Ｇ１にもｎ型不純物を打ち込み、コンタクト領域ＢＣの形成工程では、半導体基板ＳＢ上の半導体膜にはｐ型不純物を打ち込まない。

【0072】

次に、図１８に示すように、半導体基板ＳＢの上面上に、例えばＣＶＤ法により酸化シリコン膜からなる絶縁膜ＩＦ２を形成（堆積）する。続いて、絶縁膜ＩＦ２上に、例えばＣＶＤ法によりポリシリコン膜（シリコン膜、半導体膜）ＳＦ１を形成する。ポリシリコン膜ＳＦ１は、成膜時にｐ型不純物（例えばホウ素（Ｂ））が導入されて形成されたｐ型の半導体膜である。絶縁膜ＩＦ２の膜厚はゲート電極Ｇ１の膜厚より小さいため、ゲート電極Ｇ１の側面には、絶縁膜ＩＦ２を介してポリシリコン膜ＳＦ１が隣り合って形成される。

【0073】

次に、図１９に示すように、ポリシリコン膜ＳＦ１をエッチバックすることで、絶縁膜ＩＦ２の上面を露出させる。これにより、ポリシリコン膜ＳＦ１はゲート電極Ｇ１の側面を絶縁膜ＩＦ２を介して覆う箇所にのみサイドウォールスペーサ状に残る。ゲート電極Ｇ１の側面のうち、ドレイン領域ＤＲ側の側面を覆うポリシリコン膜ＳＦ１は、フィールドプレート電極Ｇ３を構成する。

【0074】

次に、図２０に示すように、ゲート長方向において、ゲート電極Ｇ１の横のソース領域ＳＲ側の半導体基板ＳＢの上面を露出し、ゲート電極Ｇ１の横のドレイン領域ＤＲ側の半導体基板ＳＢの上面およびフィールドプレート電極Ｇ３を覆うフォトレジスト膜（図示しない）を形成する。続いて、当該フォトレジスト膜をマスクとして用いて行うドライエッチング法またはウェットエッチング法により、ゲート電極Ｇ１のソース領域ＳＲ側の側面に隣り合うポリシリコン膜ＳＦ１を除去する。

【0075】

続いて、当該フォトレジスト膜を除去した後、ソース領域ＳＲ、コンタクト領域ＢＣ、ドレイン領域ＤＲおよびゲート電極Ｇ１の上面の一部を覆う絶縁膜ＩＦ２を形成する。続いて、フィールドプレート電極Ｇ３を覆うフォトレジスト膜ＰＲ５を形成する。続いて、フォトレジスト膜ＰＲ５をマスクとしてドライエッチングを行うことで、絶縁膜ＩＦ２からゲート電極Ｇ１の上面の一部およびソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲのそれぞれの上面を露出させる。図示はしていないが、このとき、絶縁膜ＩＦ２の一部がゲート電極Ｇ１のソース領域ＳＲ側の側面を覆うようにサイドウォールスペーサとして残ってもよい。

【0076】

上記工程により、少なくともボディ層ＰＢ、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇ１を有するＬＤＭＯＳが形成される。本実施形態のＬＤＭＯＳは、さらに、絶縁膜ＩＦ２、フィールドプレート電極Ｇ３およびコンタクト領域ＢＣを有している。

【0077】

次に、図２１に示すように、周知のサリサイドプロセスを行うことで、コンタクト領域ＢＣ、ソース領域ＳＲ、ドレイン領域ＤＲ、ゲート電極Ｇ１およびフィールドプレート電極Ｇ３のそれぞれの上面にシリサイド層Ｓ１を形成する。絶縁膜ＩＦ２は、半導体基板ＳＢの一部の上面と、ゲート電極Ｇ１のドレイン領域ＤＲ側の側面がシリサイド化されることを防ぐシリサイドブロック膜としての役割を有している。当該シリサイド工程により、フィールドプレート電極Ｇ３には、上面からドレイン領域ＤＲ側の側面に亘って表面を覆うシリサイド層Ｓ１が形成される。

【0078】

その後、図示は省略するが、ＬＤＭＯＳ、半導体基板ＳＢおよびシリサイド層Ｓ１の上に、層間絶縁膜、コンタクトプラグおよび配線層を形成することで、本実施の形態の半導体装置が略完成する。

【0079】

＜本実施の形態の効果＞
本実施の形態では、ＬＤＭＯＳにおいてゲート電極Ｇ１とは別に設けたフィールドプレート電極Ｇ３にソース電位またはゲート電位を印加することで、ドレイン側ゲート電極端部のドレイン耐圧を向上できる。

【0080】

また、ゲート電極Ｇ１とフィールドプレート電極Ｇ３との間隔は、絶縁膜ＩＦ２の膜厚により決まる。このため、当該間隔をリソグラフィの最小ルール以下とすることができ、耐圧確保に最適な距離にできる。また、リソグラフィ技術の精度により当該間隔が決まる場合には、リソグラフィの位置ずれなどにより当該間隔にばらつきが生じ得る。これに対し、本実施の形態では当該間隔を高い精度で制御可能である。よって、フィールドプレート電極Ｇ３とゲート電極Ｇ１とをより近づけられるため、前記実施の形態１よりも、ゲート電極Ｇ１の端部近傍における半導体基板ＳＢ内の電界を緩和でき、且つ、ゲート－ドレイン間の容量を低減できる。

【0081】

また、フィールドプレート電極Ｇ３にソース電位またはゲート電位を印加することで、半導体基板ＳＢと絶縁膜ＩＦ２との界面近傍をポテンシャル変調により空乏化させている。これにより、電流が半導体基板ＳＢ内にて当該界面を迂回するため、ホットキャリアインジェクション耐性を向上できる。本実施の形態では、絶縁膜ＩＦ２の下に位置する半導体領域ＮＲに対する仕事関数が大きい材料をフィールドプレート電極Ｇ３に用いているため、ホットキャリアインジェクションの改善効果が効果的に得られる。

【0082】

以上より、本実施の形態では、耐圧が高く、且つ、ホットキャリアインジェクション耐性が高いＬＤＭＯＳを実現できる。すなわち、半導体装置の性能を向上できる。

【0083】

（実施の形態３）
＜半導体装置の構造＞
以下に、図２２を用いて、本実施の形態３の半導体装置の構造について説明する。図２２は、本実施の形態の半導体装置を示す断面図である。

【0084】

図２２に示すように、本実施の形態のＬＤＭＯＳの半導体基板ＳＢ内の構造、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１の構造は、前記実施の形態１と同様である。これに対し、ゲート電極Ｇ１の全体がゲート絶縁膜ＧＦ上に形成されている点は、上記実施の形態１と異なる。すなわち、ゲート電極Ｇ１は、ゲート絶縁膜ＧＦよりも厚い絶縁膜上に形成されていない。また、半導体基板ＳＢとフィールドプレート電極Ｇ４との間に介在する絶縁膜ＩＦ３が、ゲート電極Ｇ１側面全体と、ゲート電極Ｇ１の上面とを覆っている点は、上記実施の形態１と異なる。また、ゲート長方向において、絶縁膜ＩＦ３とドレイン領域ＤＲとの間の半導体基板ＳＢ（半導体領域ＮＲ）の上面が、酸化シリコン膜からなるサイドウォールスペーサＳＷにより覆われている点は、上記実施の形態２と異なる。さらに、フィールドプレート電極Ｇ４が、ゲート電極Ｇ１の上面と側面とを絶縁膜ＩＦ３を介して連続的に覆っている点は、上記実施の形態１および実施の形態２と異なる。

【0085】

ここでは、絶縁膜ＩＦ３は、ゲート電極Ｇ１の上面から、ゲート長方向におけるゲート電極Ｇ１とドレイン領域ＤＲとの間の半導体領域ＮＲの上面の一部に亘って連続的に形成されている。絶縁膜ＩＦ３は、ゲート電極Ｇ１の上面の一部と、ドレイン領域ＤＲの上面と、ゲート電極Ｇ１のソース領域ＳＲ側の側面に隣接する半導体領域ＮＲの上面とを露出している。つまり、絶縁膜ＩＦ３は、ゲート電極Ｇ１の上面の一部と、ゲート電極Ｇ１の側面と、ゲート電極Ｇ１およびドレイン領域ＤＲの間の半導体基板ＳＢの上面の一部とを連続的に覆っている。絶縁膜ＩＦ３は、ゲート絶縁膜ＧＦよりも大きい膜厚を有するシリサイドブロック酸化膜を用いて形成されている。

【0086】

フィールドプレート電極Ｇ４は、ゲート長方向においてゲート電極Ｇ１およびドレイン領域ＤＲの間に位置する絶縁膜ＩＦ３の上面と、ゲート電極Ｇ１のドレイン領域ＤＲ側の側面を覆う絶縁膜ＩＦ３の側面のうち、ドレイン領域ＤＲ側の側面と、ゲート電極Ｇ１の上面上の絶縁膜ＩＦ３の上面とに接して連続的に形成されている。すなわち、絶縁膜ＩＦ３およびフィールドプレート電極Ｇ４からなる積層膜は、ゲート電極Ｇ１およびドレイン領域ＤＲの間の半導体基板ＳＢの上面と、ゲート電極Ｇ１のドレイン領域ＤＲ側の側面と、ゲート電極Ｇ１の上面の一部とを連続的に覆っている。

【0087】

ｐ型のポリシリコン膜からなるフィールドプレート電極Ｇ４の一部は、ゲート長方向において、絶縁膜ＩＦ３を介してゲート電極Ｇ１の側面と隣り合って形成されている。ゲート長方向において、フィールドプレート電極Ｇ４とドレイン領域ＤＲとは、相互間に上記サイドウォールスペーサＳＷが形成されているため、離間している。サイドウォールスペーサＳＷは、絶縁膜ＩＦ３およびフィールドプレート電極Ｇ４からなる積層膜の側面のうち、ドレイン領域ＤＲ側の側面を覆っている。当該サイドウォールスペーサＳＷは、ドレイン領域ＤＲの上面を露出している。

【0088】

また、ゲート電極Ｇ１の直上において、当該積層膜の側面（終端面）は、他のサイドウォールスペーサＳＷにより覆われている。ゲート電極Ｇ１の上面の一部は、当該積層膜および当該サイドウォールスペーサＳＷから露出し、シリサイド層Ｓ１により覆われている。

【0089】

＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法を、図２３～図２６を用いて説明する。

【0090】

まず、図２３に示すように、図１６および図１７を用いて説明した工程と同様の工程を行う。これにより、半導体基板ＳＢ内に半導体領域ＮＲ、ＰＲ、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲを形成し、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１を形成する。

【0091】

続いて、半導体基板ＳＢの上面上に、例えばＣＶＤ法により酸化シリコン膜からなる絶縁膜ＩＦ３を形成（堆積）する。続いて、絶縁膜ＩＦ３上に、例えばＣＶＤ法によりポリシリコン膜（シリコン膜、半導体膜）ＳＦ２を形成する。ポリシリコン膜ＳＦ２は、成膜時にｐ型不純物（例えばホウ素（Ｂ））が導入されて形成されたｐ型の半導体膜である。絶縁膜ＩＦ３の膜厚はゲート電極Ｇ１の膜厚より小さいため、ゲート電極Ｇ１の側面には、絶縁膜ＩＦ３を介してポリシリコン膜ＳＦ２が隣り合って形成される。ポリシリコン膜ＳＦ２の膜厚は、上記実施の形態２で説明したポリシリコン膜ＳＦ１の膜厚よりも小さい。

【0092】

次に、図２４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ３およびポリシリコン膜ＳＦ２からなる積層膜をパターニングする。これにより、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲのそれぞれの上面を含む半導体基板ＳＢの上面と、ゲート電極Ｇ１の上面とを露出させる。ポリシリコン膜ＳＦ２は、フィールドプレート電極Ｇ４を構成する。

【0093】

次に、図２５に示すように、半導体基板ＳＢの上面上に、例えばＣＶＤ法により、酸化シリコン膜を形成（堆積）する。これにより、半導体基板ＳＢの上面、ゲート電極Ｇ１の上面および側面、並びに、絶縁膜ＩＦ３とフィールドプレート電極Ｇ４からなる積層膜の上面および側面は、当該酸化シリコン膜により覆われる。続いて、ドライエッチング法またはウェットエッチング法により、当該酸化シリコン膜の一部を除去する。これにより、ゲート電極Ｇ１の上面の一部と、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲのそれぞれの上面を含む半導体基板ＳＢの上面とを露出させる。このエッチング工程により、ゲート長方向における上記積層膜の両側の側面のそれぞれを覆う当該酸化シリコン膜がサイドウォールスペーサＳＷとして残る。なお、図２５では図示していないが、ゲート電極Ｇ１のソース領域ＳＲ側の側面を覆う当該酸化シリコン膜がサイドウォールスペーサ状に残っていてもよい。

【0094】

上記工程により、少なくともボディ層ＰＢ、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇ１を有するＬＤＭＯＳが形成される。本実施形態のＬＤＭＯＳは、さらに、絶縁膜ＩＦ３、フィールドプレート電極Ｇ４およびコンタクト領域ＢＣを有している。

【0095】

次に、図２６に示すように、周知のサリサイドプロセスを行うことで、露出しているコンタクト領域ＢＣ、ソース領域ＳＲ、ドレイン領域ＤＲ、ゲート電極Ｇ１およびフィールドプレート電極Ｇ４のそれぞれの表面にシリサイド層Ｓ１を形成する。絶縁膜ＩＦ３は、半導体基板ＳＢの一部の上面と、ゲート電極Ｇ１のドレイン領域ＤＲ側の側面がシリサイド化されることを防ぐシリサイドブロック膜としての役割を有している。

【0096】

その後、図示は省略するが、ＬＤＭＯＳ、半導体基板ＳＢおよびシリサイド層Ｓ１の上に、層間絶縁膜、コンタクトプラグおよび配線層を形成することで、本実施の形態の半導体装置が略完成する。

【0097】

＜本実施の形態の効果＞
本実施の形態では、ＬＤＭＯＳにおいてゲート電極Ｇ１とは別に設けたフィールドプレート電極Ｇ４にソース電位またはゲート電位を印加することで、ドレイン側ゲート電極端部のドレイン耐圧を向上できる。

【0098】

また、ゲート電極Ｇ１とフィールドプレート電極Ｇ４との間隔は、絶縁膜ＩＦ３の膜厚により決まる。このため、当該間隔をリソグラフィの最小ルール以下とすることができ、耐圧確保に最適な距離にできる。また、リソグラフィ技術の精度により当該間隔が決まる場合には、リソグラフィの位置ずれなどにより当該間隔にばらつきが生じ得るが、これに対し、本実施の形態では当該間隔を高い精度で制御可能である。よって、フィールドプレート電極Ｇ４とゲート電極Ｇ１とをより近づけられるため、上記実施の形態１よりも、ゲート電極Ｇ１の端部近傍における半導体基板ＳＢ内の電界を緩和でき、且つ、ゲート－ドレイン間の容量を低減できる。

【0099】

また、フィールドプレート電極Ｇ４にソース電位またはゲート電位を印加することで、半導体基板ＳＢと絶縁膜ＩＦ３との界面近傍をポテンシャル変調により空乏化させている。これにより、電流が半導体基板ＳＢ内にて当該界面を迂回するため、ホットキャリアインジェクション耐性を向上できる。本実施の形態では、絶縁膜ＩＦ３の下に位置する半導体領域ＮＲに対する仕事関数が大きい材料をフィールドプレート電極Ｇ４に用いているため、ホットキャリアインジェクションの改善効果が効果的に得られる。

【0100】

以上より、本実施の形態では、耐圧が高く、且つ、ホットキャリアインジェクション耐性が高いＬＤＭＯＳを実現できる。すなわち、半導体装置の性能を向上できる。

【0101】

（実施の形態４）
＜半導体装置の構造＞
以下に、図２７を用いて、本実施の形態４の半導体装置の構造について説明する。図２７は、本実施の形態の半導体装置を示す断面図である。

【0102】

図２７に示すように、本実施の形態のＬＤＭＯＳの半導体基板ＳＢ内の構造、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１の構造は、上記実施の形態１と同様である。ただし、ゲート電極Ｇ１の全体はゲート絶縁膜ＧＦ上に形成されている。すなわち、ゲート電極Ｇ１は、ゲート絶縁膜ＧＦよりも厚い絶縁膜上に形成されていない。また、上記実施の形態２の絶縁膜ＩＦ２に対応するシリサイドブロック膜である絶縁膜は形成されているが、図２７では半導体基板ＳＢ上の層間絶縁膜ＩＬと一体となっており、当該絶縁膜の輪郭は図示していない。

【0103】

ここでは、半導体基板ＳＢの上面、ゲート電極Ｇ１および各シリサイド層Ｓ１を覆う層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜からなる。層間絶縁膜ＩＬの上面は平坦化されている。ゲート長方向において、ゲート電極Ｇ１とドレイン領域ＤＲとの間の層間絶縁膜ＩＬの上面には、溝Ｄ１が形成されている。溝Ｄ１内には、導体膜からなるフィールドプレート電極Ｇ５が埋め込まれている。

【0104】

溝Ｄ１は、層間絶縁膜ＩＬを貫通しておらず、半導体基板ＳＢの上面に達していない。溝Ｄ１の底面（最底面）と半導体基板ＳＢの上面との最短距離（厚さ方向における距離）は、ゲート絶縁膜ＧＦの膜厚よりも大きい。つまり、フィールドプレート電極Ｇ５の直下の層間絶縁膜ＩＬの膜厚は、ゲート絶縁膜ＧＦの膜厚よりも大きい。言い換えれば、フィールドプレート電極Ｇ５の底面は、ゲート絶縁膜ＧＦの上面より上に位置している。ゲート長方向において、フィールドプレート電極Ｇ５は層間絶縁膜ＩＬの一部を介してゲート電極Ｇ１と隣り合っている。すなわち、フィールドプレート電極Ｇ５の一部はゲート電極Ｇ１と同じ高さに位置している。

【0105】

なお、ここでは層間絶縁膜ＩＬ上の構成の図示を省略しているが、後述する半導体装置の製造方法にて説明するように、層間絶縁膜ＩＬ上には配線層が形成されている。配線層は、フィールドプレート電極Ｇ５、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲなどのそれぞれに電気的に接続された配線を含む。また、ここでは、図示していないが、層間絶縁膜ＩＬは層間絶縁膜ＩＬを貫通する貫通孔である複数の接続孔を有する。その接続孔内にコンタクトプラグ（導電性接続部）が形成されている。

【0106】

＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法を、図２８～図３２を用いて説明する。

【0107】

まず、図２８に示すように、図１６および図１７を用いて説明した工程と同様の工程を行う。これにより、半導体基板ＳＢ内に半導体領域ＮＲ、ＰＲ、ソース領域ＳＲ、コンタクト領域ＢＣ、ドレイン領域ＤＲ、ゲート絶縁膜ＧＦおよびゲート電極Ｇ１を形成する。

【0108】

続いて、半導体基板ＳＢの上面上に、例えばＣＶＤ法により酸化シリコン膜からなる絶縁膜ＩＦ４を形成（堆積）する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ４をパターニングする。これにより、ソース領域ＳＲ、コンタクト領域ＢＣおよびドレイン領域ＤＲのそれぞれの上面を含む半導体基板ＳＢの上面と、ゲート電極Ｇ１の上面とを露出させる。絶縁膜ＩＦ４は、後に行うシリサイド工程において、所望の場所以外にシリサイド層が形成されることを防ぐためのシリサイドブロック膜である。

【0109】

続いて、周知のサリサイドプロセスにより、シリサイド層Ｓ１を形成する。絶縁膜ＩＦ４により覆われた、ゲート電極Ｇ１とドレイン領域ＤＲとの間の半導体基板ＳＢの上面、ゲート電極Ｇ１のドレイン領域ＤＲ側の側面、および、ゲート電極Ｇ１の上面の一部には、シリサイド層Ｓ１は形成されない。

【0110】

次に、図２９に示すように、半導体基板ＳＢの上面、ゲート電極Ｇ１および各シリサイド層Ｓ１を覆う層間絶縁膜ＩＬを、例えばＣＶＤ法により形成する。図２９では、絶縁膜ＩＦ４が層間絶縁膜ＩＬの一部となっているものとして、絶縁膜ＩＦ４の図示を省略する。層間絶縁膜ＩＬは、例えば、比較的薄い窒化シリコン膜と、当該窒化シリコン膜上に形成され、当該窒化シリコン膜およびゲート電極Ｇ１のいずれよりも大きい膜厚を有する酸化シリコン膜とを積層することで形成できる。続いて、層間絶縁膜ＩＬの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。この平坦化工程後も、ゲート電極Ｇ１は層間絶縁膜ＩＬに覆われたままである。

【0111】

続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬは層間絶縁膜ＩＬを貫通する貫通孔である複数の接続孔が形成される。複数の接続孔のそれぞれは、ソース領域ＳＲおよびコンタクト領域ＢＣのそれぞれの上のシリサイド層Ｓ１の上面と、ドレイン領域ＤＲ側上のシリサイド層Ｓ１の上面とを露出している。また、図２９に示していない領域に形成された接続孔は、ゲート電極Ｇ１上のシリサイド層Ｓ１の上面を露出している。

【0112】

続いて、各接続孔内に、コンタクトプラグＣＰを形成する。コンタクトプラグは、例えば主にタングステン（Ｗ）からなる。ここでは、例えば接続孔内を含む半導体基板ＳＢ上に、スパッタリング法などを用いて金属膜を形成し、これにより接続孔内を埋め込んだ後、ＣＭＰ法などを用いて層間絶縁膜ＩＬ上の当該金属膜を除去する。これにより、接続孔内に残った金属膜からなるコンタクトプラグＣＰを形成する。なお、ソース領域ＳＲおよびコンタクト領域ＢＣのそれぞれの上のコンタクトプラグＣＰは、図２に示すように、平面視においてソース領域ＳＲとコンタクト領域ＢＣとの境界を跨ぐように形成されていることが考えられる。

【0113】

次に、図３０に示すように、層間絶縁膜ＩＬ上に絶縁膜ＩＦ５、ＩＦ６を順に積層する。絶縁膜ＩＦ５は例えば窒化シリコン膜からなり、絶縁膜ＩＦ６は例えば酸化シリコン膜からなる。絶縁膜ＩＦ５、ＩＦ６は、例えばＣＶＤ法により形成できる。

【0114】

続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ５、ＩＦ６からなる積層膜を貫通する配線溝Ｄ２、Ｄ３およびＤ４を形成する。配線溝Ｄ２は、ソース領域ＳＲおよびコンタクト領域ＢＣのそれぞれの上のコンタクトプラグＣＰの上面を露出している。配線溝Ｄ４は、ドレイン領域ＤＲ上のコンタクトプラグＣＰの上面を露出している。また、図示していない領域では、ゲート電極Ｇ１上のコンタクトプラグの上面を露出する配線溝も形成する。これに対し、配線溝Ｄ３の底面では、コンタクトプラグＣＰは露出していない。ただし、配線溝Ｄ３は、配線溝Ｄ２またはゲート電極Ｇ１上の配線溝と、図３０に示していない領域にて接続されている。配線溝Ｄ３の一部は、ゲート電極Ｇ１とドレイン領域ＤＲとの間の領域の直上に形成されている。

【0115】

次に、図３１に示すように、フォトレジスト膜ＰＲ６をマスクとしてドライエッチングを行うことで配線溝Ｄ３の直下の層間絶縁膜ＩＬの上面に、溝Ｄ１を形成する。フォトレジスト膜ＰＲ６は、配線溝Ｄ３の底面を露出し、他の領域を覆っている。溝Ｄ１は、層間絶縁膜ＩＬの上面から所定の深さを有する。溝Ｄ１の底面は、ゲート絶縁膜ＧＦの上面より上に位置している。ここでは、溝Ｄ１はゲート電極Ｇ１の下の領域とドレイン領域ＤＲとの間の半導体基板ＳＢ上に形成される。溝Ｄ１は、ゲート電極Ｇ１およびドレイン領域ＤＲに重なっていない。

【0116】

次に、図３２に示すように、フォトレジスト膜ＰＲ６を除去した後、配線溝Ｄ２、Ｄ３およびＤ４並びに溝Ｄ１のそれぞれの内部を埋め込む導体膜を形成する。ここでは、当該導体膜として、主に銅（Ｃｕ）からなる金属膜を、配線溝Ｄ２、Ｄ３およびＤ４並びに溝Ｄ１のそれぞれの内部に埋め込む。これにより、配線溝Ｄ２内には、当該金属膜からなるソース配線ＭＳが形成される。また、配線溝Ｄ４内には、当該金属膜からなるドレイン配線ＭＤが形成される。配線溝Ｄ３内には、当該金属膜からなる配線ＭＦが形成される。溝Ｄ１内には、当該金属膜からなるフィールドプレート電極Ｇ５が形成される。

【0117】

当該金属膜の形成する際には、まず、例えばスパッタリング法などにより、シード膜である薄い銅膜を層間絶縁膜ＩＬ上に形成する。シード膜は上記溝内にも形成される。続いて、当該シード膜上にめっき法を用いて主導体膜である銅膜を形成する。これにより、当該シード膜および当該主導体膜からなる当該金属膜を形成できる。その後、例えばＣＭＰ法を用いて、絶縁膜ＩＦ６上の当該金属膜を除去し、絶縁膜ＩＦ６の上面を露出させることで、各溝内のみに当該金属膜を残す。これにより、当該金属膜からなるソース配線ＭＳ、配線ＭＦ、ドレイン配線ＭＤおよびフィールドプレート電極Ｇ５が形成される。このとき、図示していない領域では、ゲート電極Ｇ１の直上の配線溝内にゲート配線も形成される。

【0118】

配線溝Ｄ３および配線ＭＦは、溝Ｄ１およびフィールドプレート電極Ｇ５の直上に位置している。配線溝Ｄ３内の配線ＭＦは、溝Ｄ１内のフィールドプレート電極Ｇ５と一体となっている。

【0119】

ソース配線ＭＳは、コンタクトプラグＣＰを介してソース領域ＳＲ、コンタクト領域ＢＣおよびボディ層ＰＢにソース電位を供給するソース配線である。配線ＭＦは、ソース配線ＭＳと一体となっている（図２参照）。このため、フィールドプレート電極Ｇ５には、配線ＭＦおよびＭＳを介して、ソース電位が供給される。フィールドプレート電極Ｇ５および配線ＭＦが、ソース配線ＭＳではなくゲート配線に接続されている場合は、フィールドプレート電極Ｇ５には配線ＭＦおよびゲート配線を介して、ゲート電位が供給される。このように、ソース配線ＭＳ、配線ＭＦ、ドレイン配線ＭＤおよびフィールドプレート電極Ｇ５は、所謂ダマシン法により形成できる。特に、配線ＭＦおよびフィールドプレート電極Ｇ５は、所謂デュアルダマシン法により形成できる。

【0120】

上記工程により、少なくともボディ層ＰＢ、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇ１を有するＬＤＭＯＳが形成される。本実施形態のＬＤＭＯＳは、さらに、フィールドプレート電極Ｇ５およびコンタクト領域ＢＣを有している。

【0121】

＜本実施の形態の効果＞
本実施の形態では、ＬＤＭＯＳにおいてゲート電極Ｇ１とは別に設けたフィールドプレート電極Ｇ５にソース電位またはゲート電位を印加することで、ドレイン側ゲート電極端部のドレイン耐圧を向上できる。

【0122】

また、フィールドプレート電極Ｇ５にソース電位またはゲート電位を印加することで、半導体基板ＳＢとフィールドプレート電極Ｇ５の直下の層間絶縁膜ＩＬとの界面近傍をポテンシャル変調により空乏化させている。これにより、電子電流が半導体基板ＳＢ内にて当該界面を迂回するため、ホットキャリアインジェクション耐性を向上できる。本実施の形態では、フィールドプレート電極Ｇ５の直下の層間絶縁膜ＩＬの下に位置する半導体領域ＮＲに対する仕事関数が大きい材料をフィールドプレート電極Ｇ５に用いている。これにより、ホットキャリアインジェクションの改善効果が効果的に得られる。

【0123】

また、本実施の形態では、前記実施の形態１と異なり配線の形成工程において、層間絶縁膜ＩＬに形成した溝Ｄ１内にフィールドプレート電極Ｇ５を形成している。このため、ゲート電極Ｇ１とドレイン領域ＤＲとの間の半導体基板ＳＢ上に、ゲート絶縁膜ＧＦより厚い絶縁膜ＩＦ１～ＩＦ３を形成しなくても、フィールドプレート効果を得られる。また、ここではフィールドプレート電極を形成するためにポリシリコン膜の成膜工程と、ポリシリコン膜をパターニングまたはエッチバックするための工程とを行う必要がない。

【0124】

以上より、本実施の形態では、耐圧が高く、且つ、ホットキャリアインジェクション耐性が高いＬＤＭＯＳを実現できる。すなわち、半導体装置の性能を向上できる。

【0125】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0126】

ＢＣ コンタクト領域
ＣＰ コンタクトプラグ
Ｄ１ 溝
Ｄ２～Ｄ４ 配線溝
ＤＦ ドリフト層
ＤＬ 空乏層
ＤＲ ドレイン領域
ＦＰ、Ｇ２～Ｇ５ フィールドプレート電極
Ｇ１、ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＩＦ１～ＩＦ６ 絶縁膜
ＩＬ 層間絶縁膜
ＭＤ ドレイン配線
ＭＦ 配線
ＭＳ ソース配線
ＮＲ、ＮＲ１、ＰＲ 半導体領域
ＮＷ ｎ型ウェル
ＯＸ 酸化シリコン膜
ＰＢ ボディ層
ＰＲ１～ＰＲ６ フォトレジスト膜
ＰＷ ｐ型ウェル
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＳＦ１、ＳＦ２ ポリシリコン膜
ＳＲ ソース領域
ＳＴＩ 素子分離領域
ＳＷ、ＳＷ１ サイドウォールスペーサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】