特開 2024-6752 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006752

(43)【公開日】2024-01-17

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/08 20060101AFI20240110BHJP

   G11C 16/04 20060101ALI20240110BHJP

   H10B 43/27 20230101ALI20240110BHJP

   H01L 21/336 20060101ALI20240110BHJP

   H01L 21/822 20060101ALI20240110BHJP

【ＦＩ】

G11C16/08 140

G11C16/04 170

H01L27/11582

H01L29/78 371

H01L27/04 F

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022107934

(22)【出願日】2022-07-04

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】滋賀 秀裕

【テーマコード（参考）】

5B225

5F038

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225CA16

5B225DC12

5B225EA05

5B225EB09

5B225EC04

5B225EC06

5B225EG03

5B225FA02

5F038AV06

5F038BG01

5F038BG06

5F038BG07

5F038CA02

5F038DF05

5F083EP01

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083JA36

5F083JA37

5F083JA39

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083ZA01

5F101BA00

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH14

(57)【要約】

【課題】消去動作時に使用する電圧を下げることができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１ブロックと、第２ブロックと、第１メモリセルのゲートに共通に接続された第１ワード線と、第２メモリセルのゲートに共通に接続された第２ワード線と、第１メモリセルの一端および第２メモリセルの一端に電気的に接続されたビット線と、第１ワード線および第２ワード線に電気的に接続可能な第１信号線と、第１信号線と、第１ワード線との間に接続された第１トランジスタと、第１信号線と、第２ワード線との間に接続された第２トランジスタと、第１信号線、第１トランジスタのゲート、第２トランジスタのゲートに供給する電圧を生成する電圧生成回路と、を有する。電圧生成回路は、第１メモリセルに対する消去動作時に、第２トランジスタのゲートに、負電圧を供給する。
【選択図】図１２

【特許請求の範囲】

【請求項1】

複数の第１メモリセルを有する第１ブロックと、
複数の第２メモリセルを有する第２ブロックと、
前記第１メモリセルのゲートに共通に接続された第１ワード線と、
前記第２メモリセルのゲートに共通に接続された第２ワード線と、
前記第１メモリセルの一端および前記第２メモリセルの一端に電気的に接続されたビット線と、
前記第１ワード線および前記第２ワード線に電気的に接続可能な第１信号線と、
前記第１信号線と、前記第１ワード線との間に接続された第１トランジスタと、
前記第１信号線と、前記第２ワード線との間に接続された第２トランジスタと、
前記第１信号線、前記第１トランジスタのゲート、前記第２トランジスタのゲートに供給する電圧を生成する電圧生成回路と、を有し、
前記電圧生成回路は、前記第１メモリセルに対する消去動作時に、前記第２トランジスタのゲートに、負電圧を供給する、半導体記憶装置。

【請求項2】

前記電圧生成回路は、前記第２トランジスタのゲートに供給する負電圧が第１負電圧であり、かつ、前記第１信号線に供給する電圧がゼロである請求項１に記載の半導体記憶装置。

【請求項3】

前記電圧生成回路は、前記第２トランジスタのゲートに供給する負電圧が前記第１負電圧より低い第２負電圧であり、かつ、前記第１信号線に供給する電圧が負電圧である請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１６８１６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、消去動作時に使用する電圧を下げることができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態の半導体記憶装置は、複数の第１メモリセルを有する第１ブロックと、複数の第２メモリセルを有する第２ブロックと、第１メモリセルのゲートに共通に接続された第１ワード線と、第２メモリセルのゲートに共通に接続された第２ワード線と、第１メモリセルの一端および第２メモリセルの一端に電気的に接続されたビット線と、第１ワード線および第２ワード線に電気的に接続可能な第１信号線と、第１信号線と、第１ワード線との間に接続された第１トランジスタと、第１信号線と、第２ワード線との間に接続された第２トランジスタと、第１信号線、第１トランジスタのゲート、第２トランジスタのゲートに供給する電圧を生成する電圧生成回路と、を有する。電圧生成回路は、第１メモリセルに対する消去動作時に、第２トランジスタのゲートに、負電圧を供給する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係るメモリシステムの構成例を示すブロック図である。

【図2】本実施形態の不揮発性メモリの構成例を示すブロック図である。

【図3】３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。

【図4】本実施形態にかかる半導体記憶装置の一部領域の断面図の一例である。

【図5】電圧供給回路２８及びロウデコーダ２５の構成の一例を示すブロック図である。

【図6】スイッチ回路群２５Ａのレイアウトの一例を示すレイアウト図である。

【図7】本実施形態におけるブロックデコーダの構成の一例を示すブロック図である。

【図8】本実施形態における負電圧変換回路３１の構成の一例を示す回路図である。

【図9】負電圧変換回路内のＮＭＯＳトランジスタの構造を説明する断面図である。

【図10】レベル変換回路の構成の一例を示すブロック図である。

【図11】比較例に係る消去動作時における各配線の電圧の一例を示す波形図である。

【図12】第１の実施形態に係る消去動作時における各配線の電圧の一例を示す波形図である。

【図13】第２の実施形態に係る消去動作時における各配線の電圧の一例を示す波形図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（第１の実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、第１の実施形態に係るメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

【0009】

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／Ｃｅｌｌ以上の複数ビットを記憶可能なＮＡＮＤメモリであっても構わない。不揮発性メモリ２は、例えば、１つのメモリチップとして構成される。しかし、不揮発性メモリ２は、複数のメモリチップから構成されていてもよい。例えば、メモリセルアレイを含むチップと、それ以外の周辺回路を含むチップとを貼り合わせることによって、不揮発性メモリ２を構成してもよい。

【0010】

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、信号名に付記された"／"は、アクティブ・ローを示す。

【0011】

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。

【0012】

チップイネーブル信号／ＣＥは、不揮発性メモリ２の特定のメモリチップを選択し、イネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示すための信号である。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドを、不揮発性メモリ２の選択されたメモリチップにおけるコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスを、不揮発性メモリ２の選択されたメモリチップにおけるアドレスレジスタにラッチすることを可能にする。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

【0013】

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

【0014】

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

【0015】

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

【0016】

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

【0017】

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

【0018】

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

【0019】

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

【0020】

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

【0021】

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

【0022】

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

【0023】

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

【0024】

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。

【0025】

（１－２．不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

【0026】

メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。

【0027】

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

【0028】

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

【0029】

信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。

【0030】

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。

【0031】

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧供給回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

【0032】

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

【0033】

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。

【0034】

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。

【0035】

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

【0036】

制御部としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

【0037】

電圧供給回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧供給回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

【0038】

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

【0039】

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。

【0040】

データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

【0041】

（１－３．メモリセルアレイのブロック構成）
図３は、３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

【0042】

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１、ＳＴ２とを含む。メモリセルトランジスタＭＴは、ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、便宜上８個とするが、更に多数個であってもよい。

【0043】

選択ゲートトランジスタＳＴ１、ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１、ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

【0044】

メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１、ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。

【0045】

ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。

【0046】

ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

【0047】

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。読み出し動作及び書き込み動作時において、物理アドレスに応じて、１本のワード線ＷＬｉおよび１本の選択ゲート線ＳＧＤが選択され、メモリセルグループＭＧが選択される。

【0048】

（１－４．不揮発性メモリの断面構造）
図４は、本実施形態にかかる半導体記憶装置の一部領域の断面図の一例である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。

【0049】

図４に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリピラー６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁するゲート絶縁膜および素子分離領域のそれぞれの図示は省略されている。

【0050】

メモリ領域ＭＲにおいて、半導体基板７１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板７１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、例えば複数のコンタクトＣ０それぞれが設けられている。半導体基板７１上には、配線層領域ＷＲを介してメモリセルアレイ２３が配置されている。

【0051】

各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。

【0052】

各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。

【0053】

導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。

【0054】

導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成され、ソース線ＳＬとして機能する。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。

【0055】

導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７して機能し、導電体６５４は、選択ゲート線ＳＧＤして機能する。

【0056】

各メモリピラー６３４は、柱状であり、導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触している。メモリピラー６３４は、例えば、中心側の半導体柱６３８と、半導体柱６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。

【0057】

例えば、メモリピラー６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラー６３４と導電体６４６～６５３のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラー６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。

【0058】

メモリピラー６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の半導体柱６３８と電気的に接続されている。

【0059】

具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラー６３４内の半導体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、メモリピラー６３４内の半導体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。

【0060】

導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。

【0061】

導電体６５６及び６５７は、例えばメモリセルアレイに設けられた配線と、メモリセルアレイ下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。

【0062】

図４に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。

【0063】

配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（Ｖｃｃ、Ｖｓｓ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。

【0064】

（１－５．電圧供給回路及びロウデコーダの構成）
図５は、電圧供給回路２８及びロウデコーダ２５の構成の一例を示すブロック図である。なお、図５においては電圧供給回路２８の一部の構成のみを示している。

【0065】

図５において、電圧供給回路２８は、シーケンサ２７に制御されて、メモリセルトランジスタＭＴに対する書き込み動作、読み出し動作、及び消去動作等に必要な電圧を含む各種電圧を発生する。電圧供給回路２８は、電圧生成回路２８１と、電圧調整回路２８２とを有する。電圧生成回路２８１は、不揮発性メモリ２の動作に必要な内部電圧を生成する。電圧生成回路２８１は、ＢＤＨ電源電圧生成回路２８１Ａと、ＢＤＬ電源電圧生成回路２８１Ｂとを有する。ＢＤＨ電源電圧生成回路２８１Ａは、ロウデコーダ２５のブロックデコーダ２５Ｂで用いられるハイレベルの電源電圧（ＶＲＤ）を生成する。ＢＤＬ電源電圧生成回路２８１Ｂは、ブロックデコーダ２５Ｂで用いられるローレベルの電源電圧（ＶＢＢ）を生成する。なお、電源電圧ＶＢＢは負電圧である。

【0066】

電圧調整回路２８２は、電源入力用端子群３５から入力された電圧や、電圧生成回路２８１で生成された電圧を用いて、不揮発性メモリ２に各部位の動作に必要な各種電圧を生成する。そして、生成した電圧から適切な電圧を選択し、信号線ＳＧ０～ＳＧ４、及び、信号線ＣＧ０～ＣＧ７に対して供給する。電圧調整回路２８２は、信号線ＳＧ０～ＳＧ４に電圧を供給するＳＧドライバ２８２Ａと、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ２８２Ｂと含む。これらの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ３は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ４は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。

【0067】

ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０～ＳＧ４と選択ゲート線ＳＧＤ０～ＳＧＤ４とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。

【0068】

各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ハイレベルのブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからハイレベルのブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。

【0069】

一方、各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定されていない場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ローレベルのブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからローレベルのブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオフ状態となって非導通となるため、電源生成回路２８から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧は、非動作対象のブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７には供給されない。

【0070】

即ち、読み出し動作時は、電圧供給回路２８とロウデコーダ２５により、選択ブロックの選択ワード線ＷＬ＿ｓｅｌには電圧ＶＲＥＡＤや電圧Ｖｒなどが供給され、非選択ワード線ＷＬ＿ｕｓｅｌには電圧ＶＲＥＡＤ又はＶＲＥＡＤＫなどが供給される。電圧Ｖｒは読み出し電圧である。また、電圧ＶＲＥＡＤは、非選択ワード線ＷＬ＿ｕｓｅｌに接続されたメモリセルトランジスタをオンにするために必要な十分に高い電圧である。また、電圧ＶＲＥＡＤＫは、非選択ワード線ＷＬ＿ｕｓｅｌのうち、選択ワード線ＷＬ＿ｓｅｌに隣接する隣接ワード線に供給される電圧である。電圧ＶＲＥＡＤＫは、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧に設定される。また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ＿ｓｅｌには電圧ＶＳＧなどが供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ＿ｕｓｅｌには０Ｖ等の電圧Ｖｓｓなどが供給される。また、非選択ブロックのワード線ＷＬはフローティング状態となり、選択ゲート線ＳＧＤ、ＳＧＳには、０Ｖ等の電圧Ｖｓｓなどが供給される。

【0071】

図６は、スイッチ回路群２５Ａのレイアウトの一例を示すレイアウト図である。なお、図６では、スイッチ回路群２５Ａの一部の構成のみを示している。

【0072】

あるブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０、ＴＲ＿ＣＧ１、及び、ＴＲ＿ＣＧ２のゲート１１０ａ、１１０ｂ、及び、１１０ｃは、ブロック選択信号ＢＬＫＳＥＬ１に接続される。

【0073】

また、他のブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０、ＴＲ＿ＣＧ１、及び、ＴＲ＿ＣＧ２のゲート１１１ａ、１１１ｂ、及び、１１１ｃは、ブロック選択信号ＢＬＫＳＥＬ２に接続される。

【0074】

あるブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０のソース１１２ａと、他のブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０のソース１１２ａとは共通に形成され、信号線ＣＧ０に共通接続されている。

【0075】

あるブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０のドレイン１１３ａと、他のブロックＢＬＫに接続されるトランジスタＴＲ＿ＣＧ０のドレイン１１４ａは、個別に形成されている。

【0076】

詳しくは後述するが、非選択ブロックＢＬＫのワード線スイッチとして機能するトランジスタＴＲ＿ＣＧのゲート１１０ａには、ブロック選択信号ＢＬＫＳＥＬを介して、例えば、－０．５Ｖの負電圧が印加される。また、トランジスタＴＲ＿ＣＧのソース１１２ａには、信号線ＣＧを介して、例えば０Ｖの電圧Ｖｓｓが印加される。また、トランジスタＴＲ＿ＣＧのドレイン１１３ａ及び１１４ａには、ソース線ＳＬとの容量カップリングにより、例えば、１９．５Ｖの消去電圧Ｖｅｒａ１１が印加される。

【0077】

図７は、本実施形態におけるブロックデコーダの構成の一例を示すブロック図である。ブロックデコーダ２５Ｂは、例えば、論理回路ＬＣと、論理積回路ＡＮＤと、インバータＮＶ１と、レベル変換回路３０と、負電圧変換回路３１とを有する。

【0078】

論理回路ＬＣは、レジスタ２６から入力されたブロックアドレス信号ＢＬＫＡＤＤに基づき、出力信号を出力する。論理回路ＬＣは、ブロックアドレス信号ＢＬＫＡＤＤがヒットするブロックデコーダ２５Ｂにおいては、全ての出力信号が"Ｈ"レベル（ハイレベル）となり、ヒットしないブロックデコーダ２５Ｂにおいては、いずれかの出力信号が"Ｌ"レベル（ローレベル）となる。論理積回路ＡＮＤは、論理回路ＬＣの出力信号の論理積結果を信号ＳＥＬとしてインバータＮＶ及び負電圧変換回路３１に出力する。つまり、ブロックアドレス信号ＢＬＫＡＤＤがヒットし、かつ対応するブロックＢＬＫが正常であると判定されたブロックデコーダ２５Ｂにおいては"Ｈ"レベルの信号ＳＥＬが出力される。また、ブロックアドレス信号ＢＬＫＡＤＤがヒットしない、又は対応するブロックＢＬＫが異常であると判定されたブロックデコーダ２５Ｂにおいては"Ｌ"レベルの信号ＳＥＬが出力される。インバータＮＶ１は、論理積回路ＡＮＤから出力される信号ＳＥＬを反転させる。インバータＮＶ１は、反転の結果、信号ＳＥＬｎを出力する。

【0079】

負電圧変換回路３１は、入力された信号ＳＥＬまたは信号ＳＥＬｎとして入力された接地電圧Ｖｓｓを、負電圧である電源電圧ＶＢＢに変換する。図８は、本実施形態における負電圧変換回路３１の構成の一例を示す回路図である。負電圧変換回路３１は、２個のＰＭＯＳトランジスタＰＭ１１、ＰＭ１２と、４個のＮＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ１４とから構成される。信号ＳＥＬｎの入力端子と電源電圧ＶＢＢの入力端子との間に、ＰＭＯＳトランジスタＰＭ１１と、ＮＭＯＳトランジスタＮＭ１１、１３が直列に接続されている。また、信号ＳＥＬの入力端子と電源電圧ＶＢＢの入力端子との間に、ＰＭＯＳトランジスタＰＭ１２と、ＮＭＯＳトランジスタＮＭ１２、１４が直列に接続されている。

【0080】

ＰＭＯＳトランジスタＰＭ１１、ＰＭ１２のゲートには、接地電圧Ｖｓｓが入力される。ＮＭＯＳトランジスタＮＭ１１のゲートには、信号ＳＥＬが入力される。ＮＭＯＳトランジスタＮＭ１２のゲートには、信号ＳＥＬｎが入力される。ＮＭＯＳトランジスタＮＭ１３のゲートには、ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ１２との接続点の電圧が入力される。ＮＭＯＳトランジスタＮＭ１４のゲートには、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１との接続点の電圧が入力される。ＰＭＯＳトランジスタＰＭ１１、ＰＭ１２には、ウェル電圧として電源電圧ＶＲＤが供給される。ＮＭＯＳトランジスタＮＭ１１～ＮＭ１４は、トリプルウェル構造を有している。

【0081】

図９は、負電圧変換回路内のＮＭＯＳトランジスタの構造を説明する断面図である。図９には、ＮＭＯＳトランジスタＮＭ１３の構造を示すが、他のＮＭＯＳトラジスタＮＭ１１、ＮＭ１２、ＮＭ１４の構造も同様である。ＮＭＯＳトランジスタＮＭ１３は、ｐ型の半導体基板７１の所定領域に、ｎ型不純物（例えば、ヒ素（Ａｓ））を注入・拡散させて形成されたＮウェル７１１が形成されている。Ｎウェル７１１内には、ｐ型不純物（例えば、ボロン（Ｂ））を注入・拡散させたＰウェル７１２が形成されている。Ｐウェル７１２内に、ｎ型不純物（例えば、リン（Ｐ））を注入・拡散させたソース領域７１３とドレイン領域７１４とが形成されている。ソース領域７１３とドレイン領域７１４の間の半導体基板上には、ゲート絶縁膜を介して、導電材料からなるゲート電極７１５が設けられている。すなわち、ＮＭＯＳトランジスタＮＭ１３は、ソース領域７１３、ドレイン領域７１４、及び、ゲート電極７１５から形成されている。ソース領域７１３とＰウェル７１２には、負の電源電圧ＶＢＢが供給されている。Ｎウェル７１１には、電圧ＶＤＮＷ＿ＢＤ（≧０Ｖ）が供給される。Ｎウェル７１１を設けない構造のＮＭＯＳトランジスタの場合、ｎ型のソース領域７１３に負電圧が印加されると、接地電圧Ｖｓｓ（０Ｖ）に固定されているｐ型の半導体基板７１との間で順バイアスが形成されてしまい、ＮＭＯＳトランジスタＮＭ１３から半導体基板７１へ大きなリーク電流が流れてしまう。本実施形態では、ＮＭＯＳトランジスタＮＭ１３をこのようなトリプルウェル構造で構成することにより、ソース領域７１３に負電圧が印加されても、Ｐウェル７１２と半導体基板７１との間に形成されたＮウェル７１１によってリーク経路を遮断することができる。

【0082】

ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ１２との接続点の電圧が、信号ＲＤＥＣＡＤとして出力される。また、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１との接続点の電圧が、信号ＲＤＥＣＡＤｎとして出力される。

【0083】

信号ＳＥＬが"Ｈ"レベルである場合、ＰＭＯＳトランジスタＰＭ１２の一端には電源電圧ＶＲＤが入力される。信号ＳＥＬｎは"Ｌ"レベルであるので、ＰＭＯＳトランジスタＰＭ１１の一端には接地電圧Ｖｓｓが入力される。この場合、ＰＭＯＳトランジスタＰＭ１２がオン状態となり、ＰＭＯＳトランジスタＰＭ１１はオフ状態となる。ＮＭＯＳトランジスタＮＭ１１、ＮＭ１３は、ゲートに電圧ＶＲＤが印加されるため、オン状態となる。ＮＭＯＳトランジスタＮＭ１２ゲートに電圧Ｖｓｓが印加されるため、オフ状態となる。ＮＭＯＳトランジスタＮＭ１４は、ゲートに電圧ＶＢＢが印加されるため、オフ状態となる。このように各トランジスタＰＭ１１、ＰＭ１２、ＮＭ１１～ＮＭ１４のオン・オフが切り替わることにより、信号ＲＤＥＣＡＤとして電圧ＶＲＤが出力され、信号ＲＤＥＣＡＤｎとして電圧ＶＢＢが出力される。

【0084】

信号ＳＥＬが"Ｌ"レベルである場合、ＰＭＯＳトランジスタＰＭ１２の一端には電源電圧Ｖｓｓが入力される。信号ＳＥＬｎは"Ｈ"レベルであるので、ＰＭＯＳトランジスタＰＭ１１の一端には電源電圧ＶＲＤが入力される。この場合、ＰＭＯＳトランジスタＰＭ１１がオン状態となり、ＰＭＯＳトランジスタＰＭ１２はオフ状態となる。ＮＭＯＳトランジスタＮＭ１２、ＮＭ１４は、ゲートに電圧ＶＲＤが印加されるため、オン状態となる。ＮＭＯＳトランジスタＮＭ１１ゲートに電圧Ｖｓｓが印加されるため、オフ状態となる。ＮＭＯＳトランジスタＮＭ１３は、ゲートに電圧ＶＢＢが印加されるため、オフ状態となる。このように各トランジスタＰＭ１１、ＰＭ１２、ＮＭ１１～ＮＭ１４のオン・オフが切り替わることにより、信号ＲＤＥＣＡＤとして電圧ＶＢＢが出力され、信号ＲＤＥＣＡＤｎとして電圧ＶＲＤが出力される。負電圧変換回路３１から出力される信号ＲＤＥＣＡＤと信号ＲＤＥＣＡＤｎは、レベル変換回路３０に入力される。

【0085】

レベル変換回路３０は、電源電圧ＶＲＤに応じた信号ＲＤＥＣＡＤを、高い電源電圧（ＶＧＢＳＴ）に応じた信号ＢＬＫＳＥＬへ変換する。具体的には、レベル変換回路３０は、電源電圧ＶＲＤに応じた"Ｈ"レベルの信号ＲＤＥＣＡＤおよび"Ｌ"レベルの信号ＲＤＥＣＡＤｎが入力された場合、その信号を電源電圧ＶＧＢＳＴに応じた"Ｈ"レベルの信号ＢＬＫＳＥＬに変換して出力する。また、レベル変換回路３０は、"Ｌ"レベルの信号ＲＤＥＣＡＤおよび"Ｈ"レベルの信号ＲＤＥＣＡＤｎが入力された場合、"Ｌ"レベルの信号ＲＤＥＣＡＤを"Ｌ"レベルの信号ＢＬＫＳＥＬとして出力する。なお、電源電圧ＶＧＢＳＴは、選択されたブロックに対応するスイッチ回路群２５Ａの、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７を全てオン状態にする電圧が設定される。

【0086】

図１０は、レベル変換回路の構成の一例を示すブロック図である。レベル変換回路３０は、デプレッション型のＮＭＯＳトランジスタＮＭ１と、高耐圧のＰＭＯＳトランジスタＰＭ１とを含む。ＮＭＯＳトランジスタＮＭ１の一端には、電源電圧ＶＧＢＳＴが入力される。ＮＭＯＳトランジスタＮＭ１の他端は、ＰＭＯＳトランジスタＰＭ１の一端と接続されている。ＰＭＯＳトランジスタＰＭ１の他端には、信号ＲＤＥＣＡＤが入力される。信号ＲＤＥＣＡＤは、ＮＭＯＳトランジスタＮＭ１のゲートにも入力される。また、信号ＲＤＥＣＡＤｎは、ＰＭＯＳトランジスタＰＭ１のゲートに入力される。ＰＭＯＳトランジスタＰＭ１の他端から、信号ＢＬＫＳＥＬが出力される。また、ＰＭＯＳトランジスタＰＭ１の他端と信号ＢＬＫＳＥＬの出力端子との接続点ｎ１と、信号ＲＤＥＣＡＤの入力端子との間には、逆流防止回路３０１が設けられている。

【0087】

レベル変換回路３０において、信号ＲＤＥＣＡＤが"Ｈ"レベル、すなわち、電圧ＶＲＤであり、信号ＲＤＥＣＡＤｎが"Ｌ"レベル、すなわち電圧ＶＢＢである場合、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１はともにオン状態となる。従って、ＮＭＯＳトランジスタＮＭ１の一端に入力される電源電圧ＶＧＢＳＴが、信号ＢＬＫＳＥＬとして出力される。なお、電源電圧ＶＧＢＳＴ＞電圧ＶＲＤであるが、逆流防止回路３０１がもうけられているため、信号ＲＤＥＣＡＤの入力端子側への流出は防止される。故に、信号ＢＬＫＳＥＬの出力レベルは電源電圧ＶＧＢＳＴが保持される。

【0088】

レベル変換回路３０において、信号ＲＤＥＣＡＤが"Ｌ"レベル、すなわち、電圧ＶＢＢであり、信号ＲＤＥＣＡＤｎが"Ｈ"レベル、すなわち電圧ＶＲＤである場合、ＮＭＯＳトランジスタＮＭ１はデプレッション型であるので、完全にオフ状態にはならない。このため、ＮＭＯＳトランジスタＮＭ１は電流Ｉ１が流れるため、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１との接続点ｎ２の電圧は、例えば、２Ｖ程度に昇圧される。一方、ＰＭＯＳトランジスタＰＭ１のゲートには、電圧ＶＲＤが印加される。電圧ＶＲＤは、例えば２．５Ｖであるので、ゲートへの印加電圧は接続点ｎ２の電圧よりも大きくなる。故に、ＰＭＯＳトランジスタＰＭ１はオフ状態となる。従って、信号ＢＬＫＳＥＬとして電圧ＶＢＢが出力される。

【0089】

（２．消去動作）
次に、消去動作について説明する。なお、以下の説明では一例として、シーケンサ２７が主体となって消去動作を行う例について説明するが、メモリコントローラ１が主体となって消去動作を行ってもよい。また、以下の説明では、消去動作の対象となるブロックＢＬＫ（第１ブロック）を選択ブロックＢＬＫ＿ｓｅｌ、消去動作の対象とならないブロックＢＬＫ（第２ブロック）を非選択ブロックＢＬＫ＿ｕｓｅｌと呼ぶ。

【0090】

（２－１．比較例に係る消去動作）
まず、比較例に係る消去動作について図１１を用いて説明する。図１１は、比較例に係る消去動作時における各配線の電圧の一例を示す波形図である。

【0091】

データ消去動作は、消去電圧印加動作（Ｅｒａｓｅ）と、消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ）と、を繰り返すことによって実行される。例えば、消去電圧印加動作（Ｅｒａｓｅ）は、複数のＮＡＮＤストリングＮＳ（例えばブロックＢＬＫ内の全てのストリングユニットＳＵ）単位で行われ、消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ）は、ストリングユニットＳＵ毎に行われる。消去動作においては、まず、消去電圧印加動作が行われる。

【0092】

（Ｅｒａｓｅ１、１回目の消去電圧印加動作）
シーケンサ２７は、１回目の消去電圧印加動作（Ｅｒａｓｅ１）動作を実行する。消去動作の開始時において、シーケンサ２７は、ソース線ＳＬ、選択ゲート線ＳＧＳ、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬ、信号線ＣＧ、選択ブロックＢＬＫ＿ｓｅｌのブロック選択信号ＢＬＫＳＥＬ、及び、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬを接地電圧である電圧Ｖｓｓにする。また、シーケンサ２７は、非選択ブロックＢＬＫ＿ｕｓｅｌのワード線ＷＬをフローティング状態とする。

【0093】

Ｅｒａｓｅ１を行う場合、シーケンサ２７は、時刻Ｔ１において、ソース線ＳＬの電圧を、電圧Ｖｓｓから消去電圧Ｖｅｒａ１へと昇圧させる。消去電圧Ｖｅｒａ１は、例えば２０Ｖであるが、これに限定されるものではなく、他の電圧であってもよい。また、ビット線ＢＬの電圧もソース線ＳＬと同様に消去電圧Ｖｅｒａ１に昇圧させてもよい。

【0094】

シーケンサ２７は、時刻Ｔ１において、選択ゲート線ＳＧＳの電圧を、電圧Ｖｓｓから消去電圧Ｖｅｒａｇ１へと昇圧させる。消去電圧Ｖｅｒａｇ１は、例えば１３Ｖであるが、これに限定されるものではなく、他の電圧であってもよい。また、ビット線ＢＬの電圧をソース線ＳＬと同様に消去電圧Ｖｅｒａ１に昇圧させる場合、選択ゲート線ＳＧＤの電圧も選択ゲート線ＳＧＳと同様に消去電圧Ｖｅｒａｇ１に昇圧させてもよい。

【0095】

非選択ブロックＢＬＫ＿ｕｓｅｌのワード線ＷＬの電圧は、ソース線ＳＬとの容量カップリングにより、昇圧される。この結果、非選択ブロックＢＬＫ＿ｕｓｅｌのワード線ＷＬの電圧は、消去電圧Ｖｅｒａ１と略同じ電圧となる。

【0096】

シーケンサ２７は、時刻Ｔ１において、グローバルワード線としての信号線ＣＧの電圧を、電圧Ｖｓｓから電圧ＶＥ１へと昇圧させる。電圧ＶＥ１は、例えば、０．５Ｖである。

【0097】

シーケンサ２７は、時刻Ｔ１において、選択ブロックＢＬＫ＿ｓｅｌのブロック選択信号ＢＬＫＳＥＬの電圧を、電圧Ｖｓｓから電圧ＶＧＢＳＴへと昇圧させる。電圧ＶＧＢＳＴは、信号線ＣＧの電圧を選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬに通すための高い電圧であり、例えば電圧Ｖｅｒａ１を流用してもよい。

【0098】

これにより、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬの電圧を、電圧Ｖｓｓから電圧ＶＥ１へと昇圧させることができる。この結果、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬの電圧は、信号線ＣＧと同じ、例えば、０．５Ｖとなる。

【0099】

シーケンサ２７は、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬの電圧を電圧Ｖｓｓのままで維持する。

【0100】

次に、シーケンサ２７は、時刻Ｔ２において、ソース線ＳＬの電圧を、電圧Ｖｅｒａ１から電圧Ｖｓｓへと降圧させる。

【0101】

シーケンサ２７は、時刻Ｔ２において、選択ゲート線ＳＧＳの電圧を、電圧Ｖｅｒａｇ１から電圧Ｖｓｓへと降圧させる。

【0102】

非選択ブロックＢＬＫ＿ｕｓｅｌのワード線ＷＬの電圧は、ソース線ＳＬとの容量カップリングにより、降圧される。

【0103】

シーケンサ２７は、時刻Ｔ２において、グローバルワード線としての信号線ＣＧの電圧を、電圧ＶＥ１から電圧Ｖｓｓへと降圧させる。これにより、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬの電圧は、電圧ＶＥ１から電圧Ｖｓｓへと降圧される。

【0104】

シーケンサ２７は、時刻Ｔ２において、選択ブロックＢＬＫ＿ｓｅｌのブロック選択信号ＢＬＫＳＥＬの電圧を、電圧ＶＧＢＳＴから電圧Ｖｓｓへと降圧させる。

【0105】

シーケンサ２７は、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬの電圧を電圧Ｖｓｓのままで維持する。以上のようにして、１回目の消去電圧印加動作（Ｅｒａｓｅ１）動作が終了する。

【0106】

（Ｅｒａｓｅ ｖｅｒｉｆｙ１、１回目の消去ベリファイ動作）
"Ｅｒａｓｅ１"の後、消去ベリファイ動作が行われる。具体的には、時刻Ｔ３において、シーケンサ２７は、１回目の消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ１）を行う。上述したように、シーケンサ１２０は、ストリングユニットＳＵ毎に" Ｅｒａｓｅ ｖｅｒｉｆｙ１"を行う。

【0107】

シーケンサ２７は、選択ブロックＢＬＫ＿ｓｅｌのブロック選択信号ＢＬＫＳＥＬをメモリセルトランジスタＭＴに対する読み出し動作時の電圧に昇圧させる。シーケンサ２７は、選択ブロックＢＬＫ中の全てのストリングユニットＳＵの" Ｅｒａｓｅ ｖｅｒｉｆｙ１"動作の結果がパスである判定する場合、消去動作を終了する。シーケンサ２７は、選択ブロックＢＬＫ中の全てのストリングユニットＳＵの" Ｅｒａｓｅ ｖｅｒｉｆｙ１"動作の結果がパスではない（フェイルとも称す）と判定する場合、消去動作を継続する。つまり、シーケンサ２７は、２回目の消去電圧印加動作（Ｅｒａｓｅ２）を行う。

【0108】

Ｅｒａｓｅ２を行う場合、シーケンサ２７は、ソース線ＳＬの電圧を、電圧Ｖｓｓから消去電圧Ｖｅｒａ２（Ｖｅｒａ１＋ΔＶ）へと昇圧させる。また、シーケンサ２７は、選択ゲート線ＳＧＳの電圧を、電圧Ｖｓｓから電圧Ｖｅｒａｇ２（Ｖｅｒａｇ１＋ΔＶ）へと昇圧させる。そして、シーケンサ２７は、１回目の消去電圧印加動作（Ｅｒａｓｅ１）と同様の動作を実行する。Ｅｒａｓｅ２の場合も、Ｅｒａｓｅ１の場合と同様に、ビット線ＢＬの電圧をソース線ＳＬと同様に消去電圧Ｖｅｒａ２（Ｖｅｒａ１＋ΔＶ）に昇圧させ、選択ゲート線ＳＧＤの電圧を選択ゲート線ＳＧＳと同様に電圧Ｖｅｒａｇ２（Ｖｅｒａｇ１＋ΔＶ）に昇圧させてもよい。

【0109】

Ｅｒａｓｅ２の後、シーケンサ２７は、２回目の消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ２）を行う。２回目の消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ２）は、１回目の消去ベリファイ動作（Ｅｒａｓｅ ｖｅｒｉｆｙ１）と同じである。すなわち、選択ブロックＢＬＫ中の全てのストリングユニットＳＵの" Ｅｒａｓｅ ｖｅｒｉｆｙ２"の結果がパスである判定する場合、消去動作を終了する。一方、シーケンサ２７は、選択ブロックＢＬＫ中の全てのストリングユニットＳＵの" Ｅｒａｓｅ ｖｅｒｉｆｙ２"の結果がフェイルであると判定する場合、消去動作を継続する。つまり、シーケンサ２７は、３回目の消去電圧印加動作（Ｅｒａｓｅ３）を行う。

【0110】

このように、比較例の消去動作は、それぞれの消去電圧印加動作において、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬの電圧を電圧Ｖｓｓとしている。すなわち、非選択ブロックＢＬＫ＿ｕｓｅｌに接続されるワード線スイッチとして機能するトランジスタＴＲ＿ＣＧのゲートには、０Ｖが印加される。

【0111】

また、非選択ブロックＢＬＫ＿ｕｓｅｌのワード線ＷＬの電圧は、ソース線ＳＬとの容量カップリングにより、例えば、電圧Ｖｅｒａ１付近まで昇圧される。ワード線スイッチとして機能するトランジスタＴＲ＿ＣＧにおいてリーク電流が発生すると、非選択ブロックＢＬＫ＿ｕｓｅｌにおけるデータの誤消去が発生する。そのため、信号線ＣＧの電圧を０．５Ｖに上げてトランジスタＴＲ＿ＣＧのソースに供給することで、トランジスタＴＲ＿ＣＧを確実にオフさせ、非選択ブロックＢＬＫ＿ｕｓｅｌの誤消去を防止している。

【0112】

しかしながら、信号線ＣＧの電圧を０．５Ｖに上げると、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬの電圧も０．５Ｖに上がる。メモリセルトランジスタのデータ消去は、ワード線ＷＬとチャネルとの電圧差によって行われるため、ワード線ＷＬの電圧を０．５Ｖに上げると、それに伴い消去電圧である電圧Ｖｅｒａ１も０．５Ｖ上げる必要がある。電圧Ｖｅｒａ１が上がることで、消費電力が増大する。また、電圧Ｖｅｒａ１が上がることで、トランジスタの耐圧も上げる必要があるため、回路規模が増大する。

【0113】

（２－２．本実施形態に係る消去動作）
次に、本実施形態に係る消去動作について図１２を用いて説明する。図１２は、第１の実施形態に係る消去動作時における各配線の電圧の一例を示す波形図である。

【0114】

図１２に示すように、本実施形態では、それぞれの消去電圧印加動作において、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬにブロックデコーダ２５Ｂで生成された負電圧である電圧ＶＢＢ１を供給する。電圧ＶＢＢ１は、例えば、－０．５Ｖ（第１負電圧）である。

【0115】

シーケンサ２７は、信号線ＣＧに０Ｖの電圧Ｖｓｓを印加する。すなわち、比較例では、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、０Ｖの電圧Ｖｓｓが印加されていたが、本実施形態では、ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、例えば、－０．５Ｖの負電圧を印加している。そのため、比較例では、信号線ＣＧに０．５Ｖの電圧ＶＥ１が印加されていたが、本実施形態では、信号線ＣＧに０Ｖの電圧Ｖｓｓを印加した場合でも、トランジスタＴＲ＿ＣＧにおいてリーク電流が発生しない。

【0116】

さらに、信号線ＣＧに０Ｖの電圧Ｖｓｓを印加しているため、選択ブロックＢＬＫ＿ｓｅｌのワード線ＷＬに供給される電圧も０Ｖの電圧Ｖｓｓとなる。

【0117】

さらにまた、ソース線ＳＬに印加される消去電圧Ｖｅｒａ１１は、比較例のソース線ＳＬに印加される消去電圧Ｖｅｒａ１よりも０．５Ｖ下げ、例えば、１９．５Ｖとすることができる。また、ビット線ＢＬ電圧にソース線ＳＬと同様に消去電圧を印加する場合、ビット線ＢＬに印加される消去電圧Ｖｅｒａ１１を、比較例のソース線ＢＬに印加される消去電圧Ｖｅｒａ１よりも０．５Ｖ下げることができる。

【0118】

また、選択ゲート線ＳＧＳの消去電圧Ｖｅｒａｇ１１は、比較例の選択ゲート線ＳＧＳの消去電圧Ｖｅｒａｇ１より０．５Ｖ下げ、例えば、１２．５Ｖとすることができる。また、選択ゲート線ＳＧＤも選択ゲート線ＳＧＳと同様に消去電圧Ｖｅｒａｇ１１が印加される。

【0119】

このように、本実施形態では、消去電圧印加動作時に、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、負電圧である電圧ＶＢＢ１を印加するようにした。この結果、信号線ＣＧに印加する電圧ＶＥ１、選択ゲート線ＳＧＳに印加する消去電圧Ｖｅｒａｇ１１、及び、ソース線ＳＬに印加する消去電圧Ｖｅｒａ１１などを下げることができる。必要とされる消去電圧Ｖｅｒａ１１を下げることができるため、電圧供給回路２８の負荷を下げることができる。これにより、不揮発性メモリ２の消費電力を大幅に削減することができる。一般に、電圧供給回路２８は、チャージポンプ回路を含み、チャージポンプ回路によって不揮発性メモリ２に供給される電源電圧ＶＣＣ（または電源電圧ＶＰＰ）よりも高い電圧を生成する。高い電圧が必要とされるほど、チャージポンプ回路を大型化する必要がある。本実施形態では、必要とされる電圧の最大値を低下させることにより、電圧供給回路２８に含まれるチャージポンプ回路のサイズを抑制することができるため、不揮発性メモリ２のチップ面積を抑制することができる。

【0120】

また、ビット線ＢＬとセンスアンプ２４との間には、消去電圧印加動作時にビット線ＢＬからセンスアンプ２４に高電圧（消去電圧Ｖｅｒａ）が供給されないようにするための耐圧用のトランジスタが設けられている。本実施形態では、消去電圧Ｖｅｒａを低くすることができるため、耐圧用のトランジスタのサイズを小さくすることができ、不揮発性メモリ２のチップ面積を削減することができる。

【0121】

また、電源遮断時、例えば、不揮発性メモリ２において電源が急に喪失した場合、安全にシャットダウンするために、内部の電圧を急いで放電する必要がある。例えば、消去電圧印加動作中の場合、高電圧な消去電圧Ｖｅｒａを急いで放電する必要があるが、本実施形態では、消去電圧Ｖｅｒａを低くすることができるため、放電時間を短縮することができる。

【0122】

また、本実施形態では、消去電圧Ｖｅｒａを低くすることができるため、消去電圧Ｖｅｒａを生成する電圧供給回路２８内のチャージポンプ回路の消費電力及び回路面積を削減することができる。

【0123】

なお、本実施形態では、消去電圧印加動作時に、全てのワード線ＷＬに同一の電圧を印加する例を示した。しかし、例えば、ワード線ＷＬごとに、物理的な位置や構成 (層数、 厚み) が異なる。例えば、ワード線ＷＬごとの物理的な位置や構成の違いをキャンセルするように、印加する電圧をワード線ＷＬごとに調節してもよい。

【0124】

また、本実施形態では、ワード線スイッチとして機能するトランジスタＴＲ＿ＣＧのゲートに－０．５Ｖ、ソースに０Ｖ、ドレインに１９．５Ｖの電圧を印加している。このとき、基板にも－０．５Ｖの電圧を印加する。ただし、基板に印加する電圧は、－０．５Ｖに限定されるものではない。例えば、基板に－３Ｖの電圧を印加した場合、バックバイアスでトランジスタＴＲ＿ＣＧの閾値Ｖｔｈが上がるため、ゲートに印加する電圧を、例えば、－０．４Ｖ等に上げることができる。これにより、基端とドレイン間の耐圧は厳しくなるが、ゲートとドレイン間の耐圧を緩和することができる。

【0125】

また、例えば、基板に０Ｖの電圧を印加した場合、バックバイアスでトランジスタＴＲ＿ＣＧの閾値Ｖｔｈが下がるため、ゲートに印加する電圧を、例えば、－０．６Ｖ等に下げる必要がある。この場合、ゲートとドレイン間の耐圧は厳しくなるが、基端とドレイン間の耐圧は緩和することができる。すなわち、基板に印加する電圧は、－０．５Ｖに限定されるものではなく、トランジスタＴＲ＿ＣＧのゲートとドレイン間の耐圧を緩和するように、又は、基端とドレイン間の耐圧を緩和するように、適宜変更することができる。

【0126】

（第２の実施形態）
次に、第２の実施形態について説明する。
図１３は、第２の実施形態に係る消去動作時における各配線の電圧の一例を示す波形図である。

【0127】

図１３に示すように、本実施形態では、それぞれの消去電圧印加動作において、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬにブロックデコーダ２５Ｂで生成された負電圧である電圧ＶＢＢ２を供給する。電圧ＶＢＢ２は、例えば、電圧ＶＢＢ１よりも低い－３Ｖ（第２負電圧）である。

【0128】

シーケンサ２７は、信号線ＣＧに負電圧である電圧ＶＥ２を印加する。電圧ＶＥ２は、例えば、－２．５Ｖである。すなわち、比較例では、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、０Ｖの電圧Ｖｓｓが印加されていたが、本実施形態では、ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、例えば、－３Ｖの負電圧を印加している。そのため、比較例では、信号線ＣＧに０．５Ｖの電圧ＶＥ１が印加されていたが、本実施形態では、信号線ＣＧに－２．５Ｖの電圧ＶＥ２を印加した場合でも、トランジスタＴＲ＿ＣＧにおいてリーク電流が発生しない。

【0129】

さらに、信号線ＣＧに負電圧の電圧ＶＥ２を印加しているため、選択ブロックＢＬＫ＿ｓｅｌに供給される電圧も負電圧の電圧ＶＥ２となる。

【0130】

さらにまた、ソース線ＳＬに印加される消去電圧Ｖｅｒａ２１は、比較例のソース線ＳＬに印加される消去電圧Ｖｅｒａ１よりも３Ｖ下げ、例えば、１７Ｖとすることができる。また、ビット線ＢＬにソース線ＳＬと同様に消去電圧を印加する場合、ビット線ＢＬに印加される消去電圧Ｖｅｒａ２１を、比較例のソース線ＢＬに印加される消去電圧Ｖｅｒａ１よりも３Ｖ下げることができる。

【0131】

また、選択ゲート線ＳＧＳの消去電圧Ｖｅｒａｇ２１は、比較例の選択ゲート線ＳＧＳの消去電圧Ｖｅｒａｇ１より３Ｖ下げ、例えば、１０Ｖとすることができる。また、選択ゲート線ＳＧＤも選択ゲート線ＳＧＳと同様に消去電圧Ｖｅｒａｇ２１が印加される。

【0132】

このように、本実施形態では、消去電圧印加動作時に、非選択ブロックＢＬＫ＿ｕｓｅｌのブロック選択信号ＢＬＫＳＥＬとして、第１の実施形態の電圧ＶＢＢ１よりも大きな負電圧である電圧ＶＢＢ２を印加するようにした。この結果、信号線ＣＧに印加する電圧ＶＥ２、選択ゲート線ＳＧＳに印加する消去電圧Ｖｅｒａｇ２１、及び、ソース線ＳＬに印加する消去電圧Ｖｅｒａ２１などを、第１の実施形態よりも下げることができる。

【0133】

この結果、第２の実施形態の不揮発性メモリ２は、第１の実施形態よりも消費電力を更に削減することができる。

【0134】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0135】

１…メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ａ…センスアンプユニット群、２４Ｂ…データレジスタ、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用端子群、７１…半導体基板、２８１…電圧生成回路、２８１Ａ…ＢＤＨ電源電圧生成回路、２８１Ｂ…ＢＤＬ電源電圧生成回路、２８２…電圧調整回路、２８２Ａ…ＳＧドライバ、２８２Ｂ…ＣＧドライバ、３０１…逆流防止回路、６３４…メモリピラー、６３５…ブロック絶縁膜、６３６…電荷蓄積膜、６３７…トンネル絶縁膜、６３８…半導体柱、６４１…導電体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】