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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024068365
(43)【公開日】2024-05-20
(54)【発明の名称】積層セラミック電子部品
(51)【国際特許分類】
H01G 4/30 20060101AFI20240513BHJP
H01G 4/224 20060101ALI20240513BHJP
【ＦＩ】
H01G4/30 201G
H01G4/30 201L
H01G4/30 201F
H01G4/224 100
H01G4/224
H01G4/30 515
H01G4/30 516
H01G4/30 513
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022178752
(22)【出願日】2022-11-08
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】100079577
【弁理士】
【氏名又は名称】岡田 全啓
(74)【代理人】
【識別番号】100167966
【弁理士】
【氏名又は名称】扇谷 一
(72)【発明者】
【氏名】三上 悠
(72)【発明者】
【氏名】和泉 達也
(72)【発明者】
【氏名】福地 功
(72)【発明者】
【氏名】田藤 正彦
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AC09
5E001AE01
5E001AE02
5E001AE03
5E001AF06
5E001AG01
5E001AG03
5E001AH07
5E082AA01
5E082AB03
5E082BC32
5E082EE23
5E082FF05
5E082FG26
5E082GG10
5E082GG11
5E082GG28
5E082HH26
5E082JJ03
5E082JJ12
5E082JJ23
(57)【要約】
【課題】製造時における不良の発生を抑制しつつ、内部電極層と外部電極とのコンタクト性を向上させることが可能な積層セラミック電子部品を提供する。
【解決手段】積層された複数のセラミック層を含む積層体１２と、第１の内部電極層１６ａと、第２の内部電極層１６ｂと、第１の外部電極２２ａと、第２の外部電極２２ｂとを、備え、複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、第１の外部電極２２ａは、第１の下地電極層２４ａと第１のめっき層２６ａを有し、第２の外部電極２２ｂは、第２の下地電極層２４ｂと第２のめっき層２６ｂを有し、第１の下地電極層２４ａおよび第２の下地電極層２４ｂは、共材およびＣｕを主成分とし、共材は、ＣａおよびＺｒを含み、共材の第１の下地電極層２４ａおよび第２の下地電極層２４ｂに対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミックコンデンサ１０。
【選択図】図２
【解決手段】積層された複数のセラミック層を含む積層体１２と、第１の内部電極層１６ａと、第２の内部電極層１６ｂと、第１の外部電極２２ａと、第２の外部電極２２ｂとを、備え、複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、第１の外部電極２２ａは、第１の下地電極層２４ａと第１のめっき層２６ａを有し、第２の外部電極２２ｂは、第２の下地電極層２４ｂと第２のめっき層２６ｂを有し、第１の下地電極層２４ａおよび第２の下地電極層２４ｂは、共材およびＣｕを主成分とし、共材は、ＣａおよびＺｒを含み、共材の第１の下地電極層２４ａおよび第２の下地電極層２４ｂに対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミックコンデンサ１０。
【選択図】図２
【特許請求の範囲】
【請求項1】
積層された複数のセラミック層を含み、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有し、
前記複数のセラミック層と交互に積層され、前記第１の端面に露出された第１の内部電極層と、
前記複数のセラミック層と交互に積層され、前記第２の端面に露出された第２の内部電極層と、
を有する積層体と、
前記第１の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第１の外部電極と、
前記第２の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第２の外部電極とを、備え、
前記複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、
前記第１の外部電極は、第１の下地電極層と前記第１の下地電極層の一部とを覆うように配置される第１のめっき層を有し、
前記第２の外部電極は、第２の下地電極層と前記第２の下地電極層の一部とを覆うように配置される第２のめっき層を有し、
前記第１の下地電極層および前記第２の下地電極層は、共材およびＣｕを主成分とし、
前記共材は、ＣａおよびＺｒを含み、
前記共材の前記第１の下地電極層および前記第２の下地電極層に対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミック電子部品。
前記複数のセラミック層と交互に積層され、前記第１の端面に露出された第１の内部電極層と、
前記複数のセラミック層と交互に積層され、前記第２の端面に露出された第２の内部電極層と、
を有する積層体と、
前記第１の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第１の外部電極と、
前記第２の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第２の外部電極とを、備え、
前記複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、
前記第１の外部電極は、第１の下地電極層と前記第１の下地電極層の一部とを覆うように配置される第１のめっき層を有し、
前記第２の外部電極は、第２の下地電極層と前記第２の下地電極層の一部とを覆うように配置される第２のめっき層を有し、
前記第１の下地電極層および前記第２の下地電極層は、共材およびＣｕを主成分とし、
前記共材は、ＣａおよびＺｒを含み、
前記共材の前記第１の下地電極層および前記第２の下地電極層に対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミック電子部品。
【請求項2】
前記積層体の稜線部における前記第１の下地電極層の厚みは、前記積層体の前記第１の端面の中央における厚みよりも薄く、
前記積層体の稜線部における前記第２の下地電極層の厚みは、前記積層体の前記第２の端面の中央における厚みよりも薄い、請求項１に記載の積層セラミック電子部品。
前記積層体の稜線部における前記第２の下地電極層の厚みは、前記積層体の前記第２の端面の中央における厚みよりも薄い、請求項１に記載の積層セラミック電子部品。
【請求項3】
前記積層体の稜線部における前記第１の下地電極層の厚み、および前記第２の下地電極層の厚みは、３μｍ以上７μｍ以下である、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項4】
前記積層体の前記第１の端面の中央における前記第１の下地電極層の厚み、および前記積層体の前記第２の端面の中央における前記第２の下地電極層の厚みは、７μｍ以上３０μｍ以下である、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項5】
前記Ｃｕは、１．０μｍ以下の粒径を有する粉末である、請求項１に記載の積層セラミック電子部品。
【請求項6】
前記Ｃｕの粉末は球形である、請求項１または請求項５に記載の積層セラミック電子部品。
【請求項7】
前記Ｃｕの粉末の比表面積は４．０μｍ2以下である、請求項６に記載の積層セラミック電子部品。
【請求項8】
前記積層体は、コーティング層によって覆われている、請求項１に記載の積層セラミック電子部品。
【請求項9】
前記積層体と前記第１の下地電極層との間には、前記第１の内部電極層と接続された第１の下地層が配置され、
前記積層体と前記第２の下地電極層との間には、前記第２の内部電極層と接続された第２の下地層が配置され、
前記第１の下地層におけるＳｉの含有率は、前記第１の下地電極層のＳｉの含有率よりも多く、
前記第２の下地層におけるＳｉの含有率は、前記第２の下地電極層のＳｉの含有率よりも多い、請求項１に記載の積層セラミック電子部品。
前記積層体と前記第２の下地電極層との間には、前記第２の内部電極層と接続された第２の下地層が配置され、
前記第１の下地層におけるＳｉの含有率は、前記第１の下地電極層のＳｉの含有率よりも多く、
前記第２の下地層におけるＳｉの含有率は、前記第２の下地電極層のＳｉの含有率よりも多い、請求項１に記載の積層セラミック電子部品。
【請求項10】
前記第１の下地層と前記第１の下地電極層との間、および前記第２の下地層と前記第２の下地電極層との間には、有機膜が配置されている、請求項９に記載の積層セラミック電子部品。
【請求項11】
前記有機膜は、多官能アルコキシシラン（Ｓｉ－（ＣnＨ2n+1）3）である、請求項１０に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品に関する。
【背景技術】
【0002】
電子機器の小型化に従って、その電子機器の中に搭載されている積層セラミックコンデンサも小型化且つ高性能化の需要がある。また、積層セラミックコンデンサの周波数特性には、ＥＳＲ（等価直列抵抗）やＥＳＬ（等価直列インダクタンス）が大きな影響を及ぼすことが知られている。
【0003】
そこで、ＥＳＲを減少させる技術の一例として、製造時に、内部電極層およびセラミック層を含んだ素体である積層チップと外部電極とを一体化して同時に焼成し、内部電極層と外部電極とのコンタクト性を上げるようにすることが行われている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－３２７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、積層チップと外部電極を同時に焼成すると、焼成時に並べられていた積層チップにおいて、外部電極の収縮に伴って積層チップ同士がくっついてしまう恐れがあった。外部電極の収縮を遅らせるには、外部電極の電極材料におけるセラミック含有量を増やすことができるが、その後、外部電極の外層となるめっきの付き性が悪くなってしまう。
【0006】
それゆえに、この発明の主たる目的は、製造時における不良の発生を抑制しつつ、内部電極層と外部電極とのコンタクト性を向上させることが可能な積層セラミック電子部品を提供することを目的とする。
【課題を解決するための手段】
【0007】
この発明に係る積層セラミック電子部品は、積層された複数のセラミック層を含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有し、複数のセラミック層と交互に積層され、第１の端面に露出された第１の内部電極層と、複数のセラミック層と交互に積層され、第２の端面に露出された第２の内部電極層と、を有する積層体と、第１の端面から延伸して少なくとも第１の主面および第２の主面の一部を覆うように設けられた第１の外部電極と、第２の端面から延伸して少なくとも第１の主面および第２の主面の一部を覆うように設けられた第２の外部電極とを、備え、複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、第１の外部電極は、第１の下地電極層と第１の下地電極層の一部とを覆うように配置される第１のめっき層を有し、第２の外部電極は、第２の下地電極層と第２の下地電極層の一部とを覆うように配置される第２のめっき層を有し、第１の下地電極層および第２の下地電極層は、共材およびＣｕを主成分とし、共材は、ＣａおよびＺｒを含み、共材の第１の下地電極層および第２の下地電極層に対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミック電子部品である。
【発明の効果】
【0008】
この発明によれば、製造時の不良の発生を抑制しつつ、内部電極層と外部電極とのコンタクト性を向上させることが可能な積層セラミック電子部品を提供することができる。
【0009】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【0010】
【図1】この発明の第１の実施の形態に係る積層セラミックコンデンサを示す外観斜視図である。
【図4】この発明の第２の実施の形態に係る積層セラミックコンデンサの構成を示す断面図である。
【図5】この発明の第３の実施の形態に係る積層セラミックコンデンサの構成を示す断面図である。
【図6】この発明の第３の実施の形態に係る積層セラミックコンデンサの他の構成を示す断面図である。
【図7】この発明の第４の実施の形態に係る積層セラミックコンデンサの構成を示す断面図である。
【発明を実施するための形態】
【0011】
１．積層セラミックコンデンサ
（第１の実施の形態）
この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサについて説明する。
（第１の実施の形態）
この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサについて説明する。
【0012】
図１は、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図１の線ＩＩＩ－ＩＩＩにおける断面図である。
【0013】
積層セラミックコンデンサ１０は、たとえば図１ないし図３に示すように、たとえば直方体状の積層体１２を備える。積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。
【0014】
また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
【0015】
セラミック層１４の枚数は、たとえば、１０枚以上２０００枚以下であることが好ましい。
【0016】
積層体１２のセラミック層１４の誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分を含む誘電体セラミックを用いることができる。また、これらの主成分に、副成分として、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの化合物を主成分より少ない含有量範囲で添加したものを用いてもよい。
【0017】
特に、積層体１２のセラミック層１４の誘電体材料としては、ＢａＴｉＯ3を基本的な構造とするペロブスカイト型化合物を含む複数の結晶粒を有することができる。
【0018】
セラミック層１４は、その厚みが薄いほうが、コンデンサとしての容量は大きくなるため、結晶粒径は１μｍ以下であることが好ましい。一方で、セラミック層１４の厚みが小さくなっていくにつれて、結晶粒は小さくなっていくが、結晶粒が小さくなりすぎると、サイズ効果によって比誘電率の低下を招く。そのため、結晶粒の大きさはセラミック層１４の厚みに応じて適宜設計されることが好ましい。
【0019】
具体的には、セラミック層１４の厚みは、２μｍ以上６０μｍ以下であることが好ましい。
【0020】
なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
【0021】
また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
【0022】
また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１６は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
【0023】
積層体１２は、第１の主面１２ａと第２の主面１２ｂとを結ぶ積層方向ｘにおいて、内部電極層１６同士が対向する有効層部１５ａと、最も第１の主面１２ａに近い内部電極層１６と第１の主面１２ａとの間に位置する第１の外層部１５ｂと、最も第２の主面１２ｂに近い内部電極層１６と第２の主面１２ｂとの間に位置する第２の外層部１５ｃと、を有する。
【0024】
第１の外層部１５ｂは、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数枚のセラミック層１４の集合体である。
【0025】
第２の外層部１５ｃは、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数枚のセラミック層１４の集合体である。
【0026】
第１の外層部１５ｂと第２の外層部１５ｃに挟まれた領域が有効層部１５ａである。
【0027】
積層体１２は、たとえば図２および図３に示すように、複数の内部電極層１６として、たとえば略矩形状の複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
【0028】
第１の内部電極層１６ａの一端側には、積層体１２の第１の端面１２ｅに引き出された第１の引出電極部１８ａを有する。第２の内部電極層１６ｂの一端側には、積層体１２の第２の端面１２ｆに引き出された第２の引出電極部１８ｂを有する。具体的には、第１の内部電極層１６ａの一端側の第１の引出電極部１８ａは、積層体１２の第１の端面１２ｅに露出している。また、第２の内部電極層１６ｂの一端側の第２の引出電極部１８ｂは、積層体１２の第２の端面１２ｆに露出している。
【0029】
積層体１２は、たとえば図２および図３に示すように、セラミック層１４の有効層部１５ａにおいて、第１の内部電極層１６ａと第２の内部電極層１６ｂとが対向する対向電極部２０ａを含む。また、積層体１２は、対向電極部２０ａの幅方向ｙの一端と第１の側面１２ｃとの間および対向電極部２０ａの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２０ｂを含む。さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部１８ａとは反対側の端部と第２の端面１２ｆとの間および第２の内部電極層１６ｂの第２の引出電極部１８ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２０ｃを含む。
【0030】
第１の内部電極層１６ａの対向電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0031】
第１の内部電極層１６ａの第１の引出電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0032】
第１の内部電極層１６ａの対向電極部２０ａの幅と、第１の内部電極層１６ａの第１の引出電極部１８ａの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
【0033】
第１の内部電極層１６ａの第１の引出電極部１８ａは、積層体１２の第１の端面１２ｅの中央に向かって湾曲していてもよい。
【0034】
第２の内部電極層１６ｂの対向電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0035】
第２の内部電極層１６ｂの第２の引出電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0036】
第２の内部電極層１６ｂの対向電極部２０ａの幅と、第２の内部電極層１６ｂの第２の引出電極部１８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
【0037】
第２の内部電極層１６ｂの第２の引出電極部１８ｂは、積層体１２の第２の端面１２ｆの中央に向かって湾曲していてもよい。
【0038】
内部電極層１６は、厚みが一様になっていることが好ましいが、幅方向縁部の厚みが幅方向中央部の厚みに比べて厚くなっていてもよい。
【0039】
また、積層体１２において、第１の端面１２ｅまで引き出された第１の内部電極層１６ａまたは第２の端面１２ｆまで引き出された第２の内部電極層１６ｂのうち、最も第１の主面１２ａ側に位置するものと最も第２の主面１２ｂ側に位置するものとの間の距離は、対向電極部２０ａのうち、最も第１の主面１２ａ側に位置するものと最も第２の主面１２ｂ側に位置するものとの間の距離よりも短くなっていてもよい。
【0040】
第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができるが、これに限定されない。
【0041】
内部電極層１６、すなわち第１の内部電極層１６ａおよび第２の内部電極層１６ｂのそれぞれの厚みは、たとえば、１．０μｍ以上４．０μｍ以下であることが好ましい。
【0042】
また、第１の内部電極層１６ａおよび第２の内部電極層１６ｂの枚数は、合わせて１００枚以下であることが好ましい。
【0043】
積層体１２内においては、たとえば図２および図３に示すように、各対向電極部２０ａで第１の内部電極層１６ａと第２の内部電極層１６ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２２ａと第２の内部電極層１６ｂが接続された第２の外部電極２２ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
【0044】
積層セラミックコンデンサ１０の容量を高容量にするためには、内部電極層１６の面積を多くする必要があるため、内部電極層１６のＬＷ面カバレッジは９０％以上であることが好ましい。ＬＷ面カバレッジとは、積層体１２を、図１に示すＬ寸法およびＷ寸法がなすＬＷ面から見た時の内部電極層１６の縁部の内側の面積から空隙の面積を引いた割合で定義される。
【0045】
ＬＷ面カバレッジが高いほうが積層セラミックコンデンサ１０の容量は高くなるが、ＬＷ面カバレッジが低くても、複数のセラミック層１４同士が空隙を介して接合されるため、層間の接合強度が高くなり、層間剥離が起きづらくなる。
【0046】
なお、積層体１２の第１の側面１２ｃ上および第２の側面１２ｄ上には、図示しないが、さらに絶縁層が配置されていてもよい。絶縁層が配置されると、内部電極層１６とセラミック層１４との界面が絶縁層によって被覆されることになり、水分の侵入を抑制することができる。また、絶縁層は、誘電体層と同様の成分であることが好ましいが、これに限定されない。
【0047】
また、絶縁層は、内部電極層１６と接合されるように配置してもよい。この場合、内部電極層１６にはＷギャップ２０ｂが存在していないことが好ましい。
【0048】
さらに、積層体１２において、Ｌギャップ２０ｃには、図示しないが、段差層が配置されていてもよい。
段差層は、その一部を内部電極層１６が覆うように配置されていてもよいし、内部電極層１６の一部を段差層が覆うように配置されていてもよい。
段差層は、内部電極層１６と同様の厚みを有することが好ましい。
段差層は、セラミック層１４と同様の成分であることが好ましいが、これに限定されない。
段差層は、その一部を内部電極層１６が覆うように配置されていてもよいし、内部電極層１６の一部を段差層が覆うように配置されていてもよい。
段差層は、内部電極層１６と同様の厚みを有することが好ましい。
段差層は、セラミック層１４と同様の成分であることが好ましいが、これに限定されない。
【0049】
さらに、積層体１２において、Ｌギャップ２０ｃには、図示しないが、第１のダミー電極層および第２のダミー電極層が配置されていてもよい。
第１のダミー電極層および第２のダミー電極層は、第１の外層部１５ｂおよび第２の外層部１５ｃに配置されていてもよい。この場合、第１のダミー電極層および第２のダミー電極層は、Ｌギャップ２０ｃを積層方向に平行移動した場所に該当する部分上に配置されることが好ましい。
第１のダミー電極層および第２のダミー電極層は、第１の外層部１５ｂおよび第２の外層部１５ｃに配置されていてもよい。この場合、第１のダミー電極層および第２のダミー電極層は、Ｌギャップ２０ｃを積層方向に平行移動した場所に該当する部分上に配置されることが好ましい。
【0050】
第１のダミー電極層は、第１の内部電極層１６ａの厚みの総和と同様の厚みであることが好ましい。つまり、第１のダミー電極層は、（第１の内部電極層１６ａの厚み）×（第１の内部電極層１６ａの枚数）と同様の厚みであることが好ましい。
【0051】
第１のダミー電極層は、第１の内部電極層１６ａの厚みの総和と同様の厚みを有していれば、一枚であっても複数枚であってもよい。
【0052】
第２のダミー電極層は、第２の内部電極層１６ｂの厚みの総和と同様の厚みであることが好ましい。つまり、第２のダミー電極層は、（第２の内部電極層１６ｂの厚み）×（第２の内部電極層１６ｂの枚数）と同様の厚みであることが好ましい。
【0053】
第２のダミー電極層は、第２の内部電極層１６ｂの厚みの総和と同様の厚みを有していれば、一枚であっても複数枚であってもよい。
【0054】
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２２が形成される。外部電極２２は、第１の外部電極２２ａおよび第２の外部電極２２ｂを有する。
【0055】
積層体１２の第１の端面１２ｅ側には、第１の外部電極２２ａが形成される。第１の外部電極２２ａは、積層体１２の第１の端面１２ｅを覆い、第１の端面１２ｅから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部分を覆うように形成される。なお、第１の外部電極２２ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。この場合、第１の外部電極２２ａは、第１の内部電極層１６ａの第１の引出電極部１８ａと電気的に接続される。
【0056】
積層体１２の第２の端面１２ｆ側には、第２の外部電極２２ｂが形成される。第２の外部電極２２ｂは、積層体１２の第２の端面１２ｆを覆い、第２の端面１２ｆから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部分を覆うように形成される。なお、第２の外部電極２２ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。この場合、第２の外部電極２２ｂは、第２の内部電極層１６ｂの第２の引出電極部１８ｂと電気的に接続される。
【0057】
第１の外部電極２２ａおよび第２の外部電極２２ｂの厚みは、０．５μｍ以上６０．０μｍ以下程度であることが好ましい。
【0058】
外部電極２２は、図２に示すように、積層体１２側の上に配置される導電性金属を含む下地電極層２４と、下地電極層２４の表面を覆うように配置されるめっき層２６とを有する。
【0059】
下地電極層２４は、第１の下地電極層２４ａおよび第２の下地電極層２４ｂを有する。
【0060】
第１の下地電極層２４ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部分を覆うように形成される。なお、第１の下地電極層２４ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0061】
第２の下地電極層２４ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部分を覆うように形成される。なお、第２の下地電極層２４ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0062】
下地電極層２４の第１の下地電極層２４ａおよび第２の下地電極層２４ｂは、焼付け層として、ＣａおよびＺｒを含む共材並びにＣｕを主成分とする。焼付け層は、共材およびＣｕを含む導電性ペーストを積層体１２に塗布して焼き付けたものである。
【0063】
第１の下地電極層２４ａおよび第２の下地電極層２４ｂにおける共材の体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下であることが好ましい。体積％が２０ｖｏｌ％より小さくなると、共材が少なくなり、素体である積層チップとの界面と接合できなくなるデメリットがある。具体的には、製造工程において焼成時に積層チップ同士がくっつく恐れがある。一方、体積％が６０ｖｏｌ％より大きくなると、共材が多くなり、第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合が出来なくなるデメリットがある。
【0064】
第１の下地電極層２４ａおよび第２の下地電極層２４ｂの主成分であるＣｕは、球形の粉末であることが好ましい。扁平粉のような形状である場合、比表面積が大きくなり、製造工程において、焼成時に焼結が促進されて積層チップ同士がくっつく恐れがある。
【0065】
Ｃｕが球形の粉末である場合、その比表面積は、４．０μｍ2以下であることが好ましい。比表面積が４．０μｍ2より大きくなると、製造工程において、焼成時に焼結が促進されて積層チップ同士がくっつく恐れがある。また、Ｃｕの粒径は、１．０μｍ以下であることが好ましい。粒径が１．０μｍより大きくなると、接触面積が増加し、くっつきやすくなるデメリットがある。
【0066】
第１の下地電極層２４ａおよび第２の下地電極層２４ｂの厚みは、積層体１２の稜線部のほうが、第１の端面１２ｅおよび第２の端面１２ｆの中央における厚みよりも薄いことが好ましい。これにより、第１の下地電極層２４ａおよび第２の下地電極層２４ｂの稜線部側の厚みと端面側の厚みの差による応力差を小さくできるため、稜線部におけるクラックの発生を抑制できる。
【0067】
積層体１２の稜線部における第１の下地電極層２４ａおよび第２の下地電極層２４ｂの厚みは、３μｍ以上７μｍ以下であることが好ましい。これにより、耐湿性の低下を抑えつつ、第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合を良好に保つことができる。一方、３μｍより小さくなると、空隙により、耐湿性が悪くなるデメリットがある。また、７μｍより大きくなると、共材が多くなり、第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合が出来なくなるデメリットがある。
【0068】
積層体１２の第１の端面１２ｅおよび第２の端面１２ｆの中央における第１の下地電極層２４ａおよび第２の下地電極層２４ｂの厚みは、７μｍ以上３０μｍ以下であることが好ましい。これにより、耐湿性の低下を抑えつつ、第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合を良好に保つことができる。一方、７μｍより小さくなると、空隙により、耐湿性が悪くなるデメリットがある。また、３０μｍより大きくなると、共材が多くなり、第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合が出来なくなるデメリットがある。
【0069】
めっき層２６は、第１のめっき層２６ａおよび第２のめっき層２６ｂを有する。
【0070】
第１のめっき層２６ａは、第１の下地電極層２４ａを覆うように配置される。具体的には、第１のめっき層２６ａは、第１の下地電極層２４ａの表面の第１の端面１２ｅに配置され、第１の下地電極層２４ａの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第１のめっき層２６ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0071】
めっき層２６としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１種類が用いられる。
【0072】
めっき層２６は、複数層によって形成されてもよい。この場合、めっき層２６は、下地電極層２４上に形成されるＮｉめっきによるめっき層と、Ｎｉめっきによるめっき層上に形成されるＳｎめっきによるめっき層の２層構造であることが好ましい。
【0073】
なお、めっき層２６が３層構造である場合は、下地電極層２４の表面に形成されるＣｕめっきによるＣｕめっき層と、Ｃｕめっき層の表面に形成されるＮｉめっきによるＮｉめっき層と、Ｎｉめっき層の表面に形成されるＳｎめっきによるＳｎめっき層である場合が好ましい。
【0074】
積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とし、積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．２０ｍｍ以上０．６５ｍｍ以下、幅方向ｙのＷ寸法が０．１０ｍｍ以上０．３５ｍｍ以下、積層方向ｘのＴ寸法が０．１０ｍｍ以上０．３５ｍｍ以下である。
また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．２０ｍｍ以上０．６５ｍｍ以下、幅方向ｙのＷ寸法が０．１０ｍｍ以上０．３５ｍｍ以下、積層方向ｘのＴ寸法が０．１０ｍｍ以上０．３５ｍｍ以下である。
また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
【0075】
図１に示す積層セラミックコンデンサ１０は、外部電極２２の下地電極層２４の第１の下地電極層２４ａおよび第２の下地電極層２４ｂが、ＣａおよびＺｒを含む共材並びにＣｕを主成分とし、第１の下地電極層２４ａおよび第２の下地電極層２４ｂにおける共材の体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下なので、製造工程において、焼成時に積層チップ同士がくっつく恐れを軽減しつつ第１のめっき層２６ａおよび第２のめっき層２６ｂとの接合を良好にして、製造時の不良の発生を抑制しつつ、内部電極層１６と外部電極２２とのコンタクト性を向上させることが可能になる。
【0076】
また、図１に示す積層セラミックコンデンサ１０は、第１の下地電極層２４ａおよび第２の下地電極層２４ｂの主成分のＣｕは、１．０μｍ以下の粒径を有する粉末であると、接触面積の増加によるくっつきの発生を抑制することができる。
【0077】
また、図１に示す積層セラミックコンデンサ１０は、第１の下地電極層２４ａおよび第２の下地電極層２４ｂの主成分であるＣｕは、球形の粉末であると、比表面積の増大を抑えて、焼成時において積層チップ同士がくっつくような製造時の不良の発生を抑制しつつ、内部電極層１６と外部電極２２とのコンタクト性を向上させることが可能になる。
【0078】
また、図１に示す積層セラミックコンデンサ１０は、第１の下地電極層２４ａおよび第２の下地電極層２４ｂの主成分であるＣｕは、球形の粉末であって、比表面積は４．０μｍ2以下であると、比表面積の増大を抑えて、焼成時において積層チップ同士がくっつくような製造時の不良の発生を抑制しつつ、内部電極層１６と外部電極２２とのコンタクト性を向上させることが可能になる。
【0079】
（第２の実施の形態）
この発明の第２の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
この発明の第２の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
【0080】
第２の実施の形態に係る積層セラミックコンデンサ１０Ａは、積層体１２がコーティング層４０によって覆われている点、および外部電極２２は、積層体１２側の上に配置される導電性金属を含む下地電極層２４と、下地電極層２４の表面を覆うように配置される下層めっき層２８および上層めっき層３０とを有する点を除いて、積層セラミックコンデンサ１０の構成と同様のものである。従って、積層セラミックコンデンサ１０と同一の部分には、同一の符号を付してその説明は省略する。
【0081】
【0082】
積層セラミックコンデンサ１０Ａにおいて、外部電極２２のめっき層は、図４に示すように、コーティング層４０を間に挟んで下地電極層２４の表面を覆うように配置される下層めっき層２８と、下層めっき層２８の表面を覆うように配置される上層めっき層３０と、を有する。
【0083】
更に、上層めっき層３０は、コーティング層４０の表面を覆うように配置される下側めっき層３２と、下側めっき層３２の表面を覆うように配置される上側めっき層３４を有する。
【0084】
なお、図示しないが、コーティング層４０は、下地電極層２４の表面を覆うように配置されてもよい。この場合、コーティング層４０の表面を覆うようにめっき層が配置される。
【0085】
下層めっき層２８は、第１の下層めっき層２８ａおよび第２の下層めっき層２８ｂを有する。
【0086】
第１の下層めっき層２８ａは、第１の下地電極層２４ａを覆うように配置される。具体的には、第１の下層めっき層２８ａは、第１の下地電極層２４ａの表面の第１の端面１２ｅに配置され、第１の下地電極層２４ａの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第１の下層めっき層２８ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0087】
第２の下層めっき層２８ｂは、第２の下地電極層２４ｂを覆うように配置される。具体的には、第１の下層めっき層２８ａは、第２の下地電極層２４ｂの表面の第２の端面１２ｆに配置され、第２の下地電極層２４ｂの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第２の下層めっき層２８ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0088】
上層めっき層３０は、第１の上層めっき層３０ａおよび第２の上層めっき層３０ｂを有する。
【0089】
上層めっき層３０の下側めっき層３２は、第１の下側めっき層３２ａおよび第２の下側めっき層３２ｂを有する。
【0090】
上層めっき層３０の上側めっき層３４は、第１の上側めっき層３４ａおよび第２の上側めっき層３４ｂを有する。
【0091】
第１の上層めっき層３０ａは、コーティング層４０を間に挟んで、第１の下層めっき層２８ａを覆うように配置される。具体的には、第１の上層めっき層３０ａは、第１の下層めっき層２８ａの表面の第１の端面１２ｅに配置され、第１の下層めっき層２８ａの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第１の上層めっき層３０ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0092】
第１の上層めっき層３０ａにおいて、第１の下側めっき層３２ａは、第１の下層めっき層２８ａを覆うように配置される。具体的には、第１の下側めっき層３２ａは、第１の下層めっき層２８ａの表面の第１の端面１２ｅに配置され、第１の下層めっき層２８ａの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第１の下側めっき層３２ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0093】
第１の上層めっき層３０ａにおいて、第１の上側めっき層３４ａは、第１の下側めっき層３２ａを覆うように配置される。具体的には、第１の上側めっき層３４ａは、第１の下側めっき層３２ａの表面の第１の端面１２ｅに配置され、第１の下側めっき層３２ａの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第１の上側めっき層３４ａは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0094】
第２の上層めっき層３０ｂは、コーティング層４０を間に挟んで、第２の下層めっき層２８ｂを覆うように配置される。具体的には、第２の上層めっき層３０ｂは、第２の下層めっき層２８ｂの表面の第２の端面１２ｆに配置され、第２の下層めっき層２８ｂの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第２の上層めっき層３０ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0095】
第２の上層めっき層３０ｂにおいて、第２の下側めっき層３２ｂは、第２の下層めっき層２８ｂを覆うように配置される。具体的には、第２の下側めっき層３２ｂは、第２の下層めっき層２８ｂの表面の第２の端面１２ｆに配置され、第２の下層めっき層２８ｂの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第２の下側めっき層３２ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0096】
第２の上層めっき層３０ｂにおいて、第２の上側めっき層３４ｂは、第２の下側めっき層３２ｂを覆うように配置される。具体的には、第２の上側めっき層３４ｂは、第２の下側めっき層３２ｂの表面の第２の端面１２ｆに配置され、第２の下側めっき層３２ｂの表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、第２の上側めっき層３４ｂは、第１の側面１２ｃおよび第２の側面１２ｄの一部分に多少回り込んでいてもよい。
【0097】
本実施の形態では、下層めっき層２８は、Ｃｕめっき層とし、上層めっき層３０の下側めっき層３２は、Ｎｉめっき層とし、上層めっき層３０の上側めっき層３４は、Ｓｎめっき層とされる。
【0098】
コーティング層４０は、積層体１２の表面のうち、実装面である第１の主面１２ａおよび実装面の対向面である第２の主面１２ｂにおいて、第１の外部電極２２ａおよび第２の外部電極２２ｂが配置されない領域の全部または一部を覆うことが好ましい。図４においては、第１の主面１２ａおよび第２の主面１２ｂの両方の全部を覆うものとしたが、これに限定されない。
【0099】
具体的には、コーティング層４０は、積層体１２ならびに外部電極２２の第１の下層めっき層２８ａおよび第２の下層めっき層２８ｂの表面を覆うものとしたが、積層体１２の表面のみを覆うとしてもよいし、第１の下地電極層２４ａおよび第２の下地電極層２４ｂを覆うように配置されてもよい。
【0100】
コーティング層４０は、第１の外部電極２２ａおよび第２の外部電極２２ｂが配置される領域においては、第１の上層めっき層３０ａおよび第２の上層めっき層３０ｂに覆われる。
【0101】
コーティング層４０は、樹脂や、撥水処理剤などから形成されていてもよい。
【0102】
コーティング層４０の材料として、樹脂を用いる場合、樹脂はエポキシ樹脂、フェノール樹脂など公知の樹脂から形成されることが好ましい。これにより、積層セラミックコンデンサ１０Ａの製造時、実装時、若しくは使用時において、積層体１２にかかる応力を効果的に抑制できる。
【0103】
コーティング層４０の材料として、撥水処理剤を用いる場合、撥水処理剤はフッ素などを含む化合物から形成されることが好ましい。これにより、積層セラミックコンデンサ１０Ａの耐湿性を向上させることができる。
【0104】
特に、フッ素を含む化合物の例としては、フッ素系シランカップリング剤を用いることが好ましい。積層体１２の実装面である第１の主面１２ａにシランカップリング剤によるコーティング層４０を設けることにより、外部から積層体１２への水分やフラックスなどの浸入を防止することができる。したがって、フラックス実装時において、フラックスに含有される有機酸による腐食を抑制することができるため、耐湿信頼性の低下を抑制することができる。
【0105】
コーティング層４０に含まれるフッ素系シランカップリング剤は、
ＣＦ3－（ＣＦ2）n1－Ｒ－Ｓｉ（Ｏ－Ｒ’）3
（ただし、ｎ１は、０以上の整数であり、Ｒは、ＳｉまたはＯを含む置換基あるいはアルキレン基であり、Ｒ’は、アルキル基である）
で表されるシランカップリング剤であることが好ましい。例えば、ｎ１は０以上７以下の整数であってよい。Ｒ’はメチル基あるいはエチル基であってよい。
ＣＦ3－（ＣＦ2）n1－Ｒ－Ｓｉ（Ｏ－Ｒ’）3
（ただし、ｎ１は、０以上の整数であり、Ｒは、ＳｉまたはＯを含む置換基あるいはアルキレン基であり、Ｒ’は、アルキル基である）
で表されるシランカップリング剤であることが好ましい。例えば、ｎ１は０以上７以下の整数であってよい。Ｒ’はメチル基あるいはエチル基であってよい。
【0106】
シランカップリング剤は、反応性基であるアルコキシ基を少なくとも１つ備える。また、上記シランカップリング剤は、パーフルオロアルキル基を１つ以上備える。
【0107】
フッ素系シランカップリング剤としては、例えば、
ＣＦ3（ＣＦ2）5（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3ＣＨ2Ｏ（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）9Ｓｉ（ＯＣＨ3）3、
ＣＦ3ＣＯＯ（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）5（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）9Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）6Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3ＣＨ2Ｏ（ＣＨ2）15Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3ＣＯＯ（ＣＨ2）15Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）4ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）7ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）5ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3、または、
ＣＦ3（ＣＦ2）7ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3
を用いることができる。
ＣＦ3（ＣＦ2）5（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣＨ3）3、
ＣＦ3ＣＨ2Ｏ（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）3（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）9Ｓｉ（ＯＣＨ3）3、
ＣＦ3ＣＯＯ（ＣＨ2）15Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）5（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）9Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＣＨ3）2（ＣＨ2）6Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3ＣＨ2Ｏ（ＣＨ2）15Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3ＣＯＯ（ＣＨ2）15Ｓｉ（ＯＣ2Ｈ5）3、
ＣＦ3（ＣＦ2）4ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）7ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣＨ3）3、
ＣＦ3（ＣＦ2）5ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3、または、
ＣＦ3（ＣＦ2）7ＣＯＮＨ（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3
を用いることができる。
【0108】
図４に示す積層セラミックコンデンサ１０Ａは、コーティング層４０が第１の外部電極２２ａおよび第２の外部電極２２ｂが配置されない領域の全部または一部を覆うので、第１の実施の形態の積層セラミックコンデンサ１０が奏する効果に加えて、積層体１２にかかる応力を効果的に抑制すること、あるいは積層セラミックコンデンサ１０Ａの耐湿性を向上させることが可能になる。
【0109】
（第３の実施の形態）
この発明の第３の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
この発明の第３の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
【0110】
第３の実施の形態に係る積層セラミックコンデンサ１０Ｂは、積層体１２と第１の下地電極層２４ａおよび第２の下地電極層２４ｂとの間には、第１の内部電極層１６ａと接続された第１の下地層５０ａおよび第２の内部電極層１６ｂと接続された第２の下地層５０ｂがそれぞれ配置される点を除いて、積層セラミックコンデンサ１０の構成と同様のものである。従って、積層セラミックコンデンサ１０と同一の部分には、同一の符号を付してその説明は省略する。
【0111】
【0112】
積層セラミックコンデンサ１０Ｂは、図５に示すように、下地電極層２４の表面を覆うように配置される下地層５０を有する。
【0113】
下地層５０は、第１の下地層５０ａおよび第２の下地層５０ｂを有する。
【0114】
第１の下地層５０ａは、第１の端面１２ｅを覆うように配置される。具体的には、第１の下地層５０ａは、積層体１２の表面の第１の端面１２ｅに配置され、積層体１２の表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、図６の断面図に示すように、第１の下地層５０ａは、積層体１２の表面の第１の端面１２ｅにのみ設けられていてもよい。
【0115】
第２の下地層５０ｂは、第２の端面１２ｆを覆うように配置される。具体的には、第２の下地層５０ｂは、積層体１２の表面の第２の端面１２ｆに配置され、積層体１２の表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。なお、図６の断面図に示すように、第２の下地層５０ｂは、積層体１２の表面の第２の端面１２ｆにのみ設けられていてもよい。
【0116】
下地層５０は、たとえば、Ｓｉを含むガラス成分と、金属成分としてのＣｕとを含むことが好ましい。この場合において、下地層５０の第１の下地層５０ａおよび第２の下地層５０ｂのＳｉの含有率は、第１の下地電極層２４ａおよび第２の下地電極層２４ｂのＳｉの含有率よりも多いことが好ましい。
【0117】
図５および図６に示す積層セラミックコンデンサ１０Ｂは、下地電極層２４の表面を覆うように配置される下地層５０であって、Ｓｉの含有率が下地電極層２４よりも大きい、構成を有するので、第１の実施の形態の積層セラミックコンデンサ１０が奏する効果に加えて、以下の効果を奏する。すなわち、積層体１２と下地層５０との固着力が下地層５０と下地電極層２４との固着力よりも強くなることから、実装時または使用時に積層セラミックコンデンサ１０Ｂに応力が発生した時、その応力を、積層体１２にクラックが発生させるよりも前に下地層５０と下地電極層２４とが剥がれるように作用させ、クラックが積層体１２に到達することを抑制することが可能になる。
【0118】
（第４の実施の形態）
この発明の第４の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
この発明の第４の実施の形態に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。
【0119】
第４の実施の形態に係る積層セラミックコンデンサ１０Ｃは、第１の下地層５０ａと第１の下地電極層２４ａとの間および第２の下地層５０ｂと第２の下地電極層２４ｂとの間には、第１の有機膜６０ａおよび第２の有機膜６０ｂがそれぞれ配置される点を除いて、積層セラミックコンデンサ１０の構成と同様のものである。従って、積層セラミックコンデンサ１０と同一の部分には、同一の符号を付してその説明は省略する。
【0120】
【0121】
積層セラミックコンデンサ１０Ｃは、図７に示すように、下地層５０の表面を覆うように配置される有機膜６０を有する。
【0122】
有機膜６０は、第１の有機膜６０ａおよび第２の有機膜６０ｂを有する。
【0123】
第１の有機膜６０ａは、第１の端面１２ｅを覆うように配置される。具体的には、第１の有機膜６０ａは、積層体１２の表面の第１の端面１２ｅに配置され、積層体１２の表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。
【0124】
第２の有機膜６０ｂは、第２の端面１２ｆを覆うように配置される。具体的には、第２の有機膜６０ｂは、積層体１２の表面の第２の端面１２ｆに配置され、積層体１２の表面の第１の主面１２ａおよび第２の主面１２ｂにも至るように設けられていることが好ましい。
【0125】
有機膜６０は、たとえば、有機ケイ素化合物を含む。有機ケイ素化合物としては、例えば、デシルトリメトキシシラン、ｎ－プロピルトリメトキシシラン、オクチルトリエトキシシラン等が用いられる。特に、第１の有機膜６０ａおよび第２の有機膜６０ｂとして、多官能アルコキシシランＳｉ－（ＣnＨ2n+1）3の構造を有する有機ケイ素化合物が用いられることが好ましい。これにより、信頼性などの不具合が生じることはなく、確実に付着させることができる。
【0126】
図７に示す積層セラミックコンデンサ１０Ｃは、下地層５０の表面を覆うように配置される有機膜６０を有するので、第１の実施の形態の積層セラミックコンデンサ１０が奏する効果に加えて、以下の効果を奏する。すなわち、積層セラミックコンデンサの実装状態において、仮に、熱衝撃等を原因として基板に撓みが生じた際において、この撓みに基づく応力により、有機膜６０と下地電極層２４との間を剥離しやすくさせることができる。そのため、応力を分散することができ、積層セラミックコンデンサの積層体１２にまでクラックが進展したり、変形等が発生したりすることを抑制することが可能になる。
【0127】
２．積層セラミック電子部品の製造方法
次に、この積層セラミック電子部品の一例である積層セラミックコンデンサの製造方法の一例について、説明する。
次に、この積層セラミック電子部品の一例である積層セラミックコンデンサの製造方法の一例について、説明する。
【0128】
（１）最初に、誘電体シートおよび内部電極用の導電性ペーストが準備される。誘電体シートや内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
（２）次に、誘電体シート上に、たとえば、スクリーン印刷やグラビア印刷などにより、所定のパターンで内部電極用の導電性ペーストが印刷され、それにより内部電極パターンが形成される。
（３）さらに、内部電極パターンが形成されていない外層用の誘電体シートが所定枚数積層され、その上に内部電極が形成された誘電体シートが順次積層され、その上に外層用の誘電体シートが所定枚数積層されて、積層シートが作製される。
（４）得られた積層シートを静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックが作製される。
（５）次に、積層ブロックが所定のサイズにカットされ、積層チップが切り出される。このとき、バレル研磨などにより、積層チップの角部および稜線部に丸みがつけられてもよい。
（６）得られた積層チップの両端面に外部電極（下地電極層）用の導電性ペーストが塗布され、積層チップと同時に焼付けられることによって、積層体１２の作製と外部電極の下地電極層２４としての焼付け層の形成とが同時になされる。
下地電極層用の導電性ペーストの組成は、以下の通りになる。
・成分：Ｃｕ粉末、共材、分散剤、樹脂、溶剤
・共材の比率：２０ｖｏｌ％以上６０ｖｏｌ％以下
・共材の粒径：０．２μｍ以下
・Ｃｕ粉末の粒径：０．３μｍ以上１μｍ以下
また、このときの焼成温度は、７００℃以上１１５０℃以下であることが好ましい。
更に、下地電極層２４の厚みは、積層体１２の稜線部の方が、第１の端面１２ｅおよび第２の端面１２ｆの中央における厚みよりも薄くなるように形成される。具体的には、たとえば、積層体１２の稜線部における第１の下地電極層２４ａおよび第２の下地電極層２４ｂの厚みは、３μｍ以上７μｍ以下となるように、ディップ工法を用いるときの導電性ペーストの量、ディップする深さあるいはディップする時間を調整することで、主面、側面への回り込み量を操作することができる。
（２）次に、誘電体シート上に、たとえば、スクリーン印刷やグラビア印刷などにより、所定のパターンで内部電極用の導電性ペーストが印刷され、それにより内部電極パターンが形成される。
（３）さらに、内部電極パターンが形成されていない外層用の誘電体シートが所定枚数積層され、その上に内部電極が形成された誘電体シートが順次積層され、その上に外層用の誘電体シートが所定枚数積層されて、積層シートが作製される。
（４）得られた積層シートを静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックが作製される。
（５）次に、積層ブロックが所定のサイズにカットされ、積層チップが切り出される。このとき、バレル研磨などにより、積層チップの角部および稜線部に丸みがつけられてもよい。
（６）得られた積層チップの両端面に外部電極（下地電極層）用の導電性ペーストが塗布され、積層チップと同時に焼付けられることによって、積層体１２の作製と外部電極の下地電極層２４としての焼付け層の形成とが同時になされる。
下地電極層用の導電性ペーストの組成は、以下の通りになる。
・成分：Ｃｕ粉末、共材、分散剤、樹脂、溶剤
・共材の比率：２０ｖｏｌ％以上６０ｖｏｌ％以下
・共材の粒径：０．２μｍ以下
・Ｃｕ粉末の粒径：０．３μｍ以上１μｍ以下
また、このときの焼成温度は、７００℃以上１１５０℃以下であることが好ましい。
更に、下地電極層２４の厚みは、積層体１２の稜線部の方が、第１の端面１２ｅおよび第２の端面１２ｆの中央における厚みよりも薄くなるように形成される。具体的には、たとえば、積層体１２の稜線部における第１の下地電極層２４ａおよび第２の下地電極層２４ｂの厚みは、３μｍ以上７μｍ以下となるように、ディップ工法を用いるときの導電性ペーストの量、ディップする深さあるいはディップする時間を調整することで、主面、側面への回り込み量を操作することができる。
【0129】
（７）第１の実施の形態の積層セラミックコンデンサ１０を作製する際には、下地電極層２４の表面にめっき層２６が形成される。めっき層２６は、たとえば、下層としてＮｉめっき層および下層の表面に形成される上層としてのＳｎめっき層を含む複数のめっき層を有する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
【0130】
（８）第２の実施の形態の積層セラミックコンデンサ１０Ａを作製する際には、下地電極層２４の表面に下層めっき層２８が形成された状態の積層体１２に、コーティング層４０が形成される。なお、下層めっき層２８は、たとえばＣｕめっき層として形成される。
コーティング層４０の形成は、以下の通りである。
まず、シランカップリング剤溶液を準備する。シランカップリング剤溶液は、シランカップリング剤と、必要に応じて溶媒とを混合することにより準備することができる。
シランカップリング剤としては、例えば、上述したフッ素系シランカップリング剤または炭素系シランカップリング剤を用いる。
溶媒は、例えば、メタノール、エタノール、またはイソプロパノールであってよい。
シランカップリング剤溶液中のシランカップリング剤の濃度は、例えば０．１ｖｏｌ％以上５ｖｏｌ％以下であってよい。
そして、このように準備したシランカップリング剤溶液を、下層めっき層２８までが形成された積層体１２に付着させる。シランカップリング剤溶液を積層体１２に付着させる方法は、積層体１２を発泡剥離シート等の支持体へ固定した状態での浸漬や、塗布、スピンコーティングやスプレー法であってよい。この際、積層体１２の支持体と反対側の面が実装面、支持体側の面が対向面となる。その後、シランカップリング剤溶液が付着した積層体１２を加熱することにより、積層体１２上にコーティング層４０を形成することができる。加熱温度は、６０℃以上１５０℃以下であってよい。加熱時間は６０分以上１２０分以下であってよい。
コーティング層４０を形成した後、上層めっき層３０の下側めっき層３２および上側めっき層３４を形成する。具体的には、たとえば、下層めっき層２８を介したコーティング層４０の表面に下側めっき層３２としてのＮｉめっき層を形成し、下側めっき層３２の表面に上側めっき層３４としてのＳｎめっき層を形成する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｃｕめっき層である下層めっき層２８、および、Ｎｉめっき層およびＳｎめっき層である上層めっき層３０を含むめっき層２６が形成される。その結果、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
なお、第２の実施の形態の積層セラミックコンデンサ１０Ａを作製する際に、コーティング層４０は、積層体１２に配置された下地電極層２４の表面を覆うように形成されてもよい。その後、コーティング層４０の表面を覆うように下層めっき層２８が形成される。
コーティング層４０の形成は、以下の通りである。
まず、シランカップリング剤溶液を準備する。シランカップリング剤溶液は、シランカップリング剤と、必要に応じて溶媒とを混合することにより準備することができる。
シランカップリング剤としては、例えば、上述したフッ素系シランカップリング剤または炭素系シランカップリング剤を用いる。
溶媒は、例えば、メタノール、エタノール、またはイソプロパノールであってよい。
シランカップリング剤溶液中のシランカップリング剤の濃度は、例えば０．１ｖｏｌ％以上５ｖｏｌ％以下であってよい。
そして、このように準備したシランカップリング剤溶液を、下層めっき層２８までが形成された積層体１２に付着させる。シランカップリング剤溶液を積層体１２に付着させる方法は、積層体１２を発泡剥離シート等の支持体へ固定した状態での浸漬や、塗布、スピンコーティングやスプレー法であってよい。この際、積層体１２の支持体と反対側の面が実装面、支持体側の面が対向面となる。その後、シランカップリング剤溶液が付着した積層体１２を加熱することにより、積層体１２上にコーティング層４０を形成することができる。加熱温度は、６０℃以上１５０℃以下であってよい。加熱時間は６０分以上１２０分以下であってよい。
コーティング層４０を形成した後、上層めっき層３０の下側めっき層３２および上側めっき層３４を形成する。具体的には、たとえば、下層めっき層２８を介したコーティング層４０の表面に下側めっき層３２としてのＮｉめっき層を形成し、下側めっき層３２の表面に上側めっき層３４としてのＳｎめっき層を形成する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｃｕめっき層である下層めっき層２８、および、Ｎｉめっき層およびＳｎめっき層である上層めっき層３０を含むめっき層２６が形成される。その結果、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
なお、第２の実施の形態の積層セラミックコンデンサ１０Ａを作製する際に、コーティング層４０は、積層体１２に配置された下地電極層２４の表面を覆うように形成されてもよい。その後、コーティング層４０の表面を覆うように下層めっき層２８が形成される。
【0131】
（９）第３の実施の形態の積層セラミックコンデンサ１０Ｂを作製する際には、（６）の工程に代えて、先に積層チップを焼成して形成された積層体１２の表面に下地層５０が形成される。下地層５０の形成は、後述する下地層用ペーストの塗布により行う。
塗布された下地層の表面に外部電極用の導電性ペーストが塗布され、積層チップと同時に焼付けられることによって、下地層５０の形成と外部電極２２の下地電極層２４としての焼付け層の形成とが同時に実施される。
下地層ペーストの組成は、以下の通りになる。
・成分：Ｃｕ粉末、Ｓｉ
・Ｓｉ含有率（Ｓｉ／Ｃｕ＋Ｓｉ）：１０ｖｏｌ％以上３０ｖｏｌ％以下（下地層）
下地電極層用の導電性ペーストの組成は、（６）の工程と同様である。ただし、基本的にＳｉは含まない。
更に、下地電極層２４の表面にめっき層２６が形成される。めっき層２６は、たとえば、下層としてＮｉめっき層および下層の表面に形成される上層としてのＳｎめっき層を有する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地層５０、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
塗布された下地層の表面に外部電極用の導電性ペーストが塗布され、積層チップと同時に焼付けられることによって、下地層５０の形成と外部電極２２の下地電極層２４としての焼付け層の形成とが同時に実施される。
下地層ペーストの組成は、以下の通りになる。
・成分：Ｃｕ粉末、Ｓｉ
・Ｓｉ含有率（Ｓｉ／Ｃｕ＋Ｓｉ）：１０ｖｏｌ％以上３０ｖｏｌ％以下（下地層）
下地電極層用の導電性ペーストの組成は、（６）の工程と同様である。ただし、基本的にＳｉは含まない。
更に、下地電極層２４の表面にめっき層２６が形成される。めっき層２６は、たとえば、下層としてＮｉめっき層および下層の表面に形成される上層としてのＳｎめっき層を有する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地層５０、下地電極層２４およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
【0132】
（１０）第４の実施の形態の積層セラミックコンデンサ１０Ｃを作製する際には、（９）の工程において、下地層５０の表面に有機膜６０が形成される。有機膜６０の形成は、下記の工程により行う。
第１の外部電極２２ａの第１の下地層５０ａおよび第２の外部電極２２ｂの第２の下地層５０ｂの所定の表面を覆うように、有機処理液が単数回または複数回塗布されて、第１の有機膜６０ａおよび第２の有機膜６０ｂが形成される。第１の有機膜６０ａおよび第２の有機膜６０ｂの被覆率は、有機処理液の塗布回数と有機処理液の濃度によってコントロールすることができる。
なお、有機処理液として、多官能アルコキシシランＳｉ－（ＣnＨ2n+1）3の有機処理液を使用する。また、各々の塗布工程における有機処理液は、いずれも有機ケイ素化合物であることが好ましい。
有機膜６０の表面にめっき層２６が形成される。めっき層２６は、たとえば、下層としてＮｉめっき層および下層の表面に形成される上層としてのＳｎめっき層を有する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地層５０、有機膜６０、下地電極層２４、およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
第１の外部電極２２ａの第１の下地層５０ａおよび第２の外部電極２２ｂの第２の下地層５０ｂの所定の表面を覆うように、有機処理液が単数回または複数回塗布されて、第１の有機膜６０ａおよび第２の有機膜６０ｂが形成される。第１の有機膜６０ａおよび第２の有機膜６０ｂの被覆率は、有機処理液の塗布回数と有機処理液の濃度によってコントロールすることができる。
なお、有機処理液として、多官能アルコキシシランＳｉ－（ＣnＨ2n+1）3の有機処理液を使用する。また、各々の塗布工程における有機処理液は、いずれも有機ケイ素化合物であることが好ましい。
有機膜６０の表面にめっき層２６が形成される。めっき層２６は、たとえば、下層としてＮｉめっき層および下層の表面に形成される上層としてのＳｎめっき層を有する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
これにより、Ｎｉめっき層およびＳｎめっき層を含むめっき層２６が形成される。その結果、下地層５０、有機膜６０、下地電極層２４、およびめっき層２６を含む、第１の外部電極２２ａ、第２の外部電極２２ｂが形成される。
【0133】
以上のようにして、この発明の各実施の形態の積層セラミックコンデンサが得られる。
【0134】
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
【0135】
すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
【0136】
＜１＞
積層された複数のセラミック層を含み、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有し、
前記複数のセラミック層と交互に積層され、前記第１の端面に露出された第１の内部電極層と、
前記複数のセラミック層と交互に積層され、前記第２の端面に露出された第２の内部電極層と、
を有する積層体と、
前記第１の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第１の外部電極と、
前記第２の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第２の外部電極とを、備え、
前記複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、
前記第１の外部電極は、第１の下地電極層と前記第１の下地電極層の一部とを覆うように配置される第１のめっき層を有し、
前記第２の外部電極は、第２の下地電極層と前記第２の下地電極層の一部とを覆うように配置される第２のめっき層を有し、
前記第１の下地電極層および前記第２の下地電極層は、共材およびＣｕを主成分とし、
前記共材は、ＣａおよびＺｒを含み、
前記共材の前記第１の下地電極層および前記第２の下地電極層に対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミック電子部品。
積層された複数のセラミック層を含み、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有し、
前記複数のセラミック層と交互に積層され、前記第１の端面に露出された第１の内部電極層と、
前記複数のセラミック層と交互に積層され、前記第２の端面に露出された第２の内部電極層と、
を有する積層体と、
前記第１の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第１の外部電極と、
前記第２の端面から延伸して少なくとも前記第１の主面および前記第２の主面の一部を覆うように設けられた第２の外部電極とを、備え、
前記複数のセラミック層は、ＣａおよびＺｒを主成分とするセラミック層であって、
前記第１の外部電極は、第１の下地電極層と前記第１の下地電極層の一部とを覆うように配置される第１のめっき層を有し、
前記第２の外部電極は、第２の下地電極層と前記第２の下地電極層の一部とを覆うように配置される第２のめっき層を有し、
前記第１の下地電極層および前記第２の下地電極層は、共材およびＣｕを主成分とし、
前記共材は、ＣａおよびＺｒを含み、
前記共材の前記第１の下地電極層および前記第２の下地電極層に対する体積％は、２０ｖｏｌ％以上６０ｖｏｌ％以下である、積層セラミック電子部品。
【0137】
＜２＞
前記積層体の稜線部における前記第１の下地電極層の厚みは、前記積層体の前記第１の端面の中央における厚みよりも薄く、
前記積層体の稜線部における前記第２の下地電極層の厚みは、前記積層体の前記第２の端面の中央における厚みよりも薄い、＜１＞に記載の積層セラミック電子部品。
前記積層体の稜線部における前記第１の下地電極層の厚みは、前記積層体の前記第１の端面の中央における厚みよりも薄く、
前記積層体の稜線部における前記第２の下地電極層の厚みは、前記積層体の前記第２の端面の中央における厚みよりも薄い、＜１＞に記載の積層セラミック電子部品。
【0138】
＜３＞
前記積層体の稜線部における前記第１の下地電極層の厚み、および前記第２の下地電極層の厚みは、３μｍ以上７μｍ以下である、＜１＞または＜２＞に記載の積層セラミック電子部品。
前記積層体の稜線部における前記第１の下地電極層の厚み、および前記第２の下地電極層の厚みは、３μｍ以上７μｍ以下である、＜１＞または＜２＞に記載の積層セラミック電子部品。
【0139】
＜４＞
前記積層体の前記第１の端面の中央における前記第１の下地電極層の厚み、および前記積層体の前記第２の端面の中央における前記第２の下地電極層の厚みは、７μｍ以上３０μｍ以下である、＜１＞ないし＜３＞のいずれかに記載の積層セラミック電子部品。
前記積層体の前記第１の端面の中央における前記第１の下地電極層の厚み、および前記積層体の前記第２の端面の中央における前記第２の下地電極層の厚みは、７μｍ以上３０μｍ以下である、＜１＞ないし＜３＞のいずれかに記載の積層セラミック電子部品。
【0140】
＜５＞
前記Ｃｕは、１．０μｍ以下の粒径を有する粉末である、＜１＞ないし＜４＞のいずれかに記載の積層セラミック電子部品。
前記Ｃｕは、１．０μｍ以下の粒径を有する粉末である、＜１＞ないし＜４＞のいずれかに記載の積層セラミック電子部品。
【0141】
＜６＞
前記Ｃｕの粉末は球形である、＜１＞ないし＜７＞のいずれかに記載の積層セラミック電子部品。
前記Ｃｕの粉末は球形である、＜１＞ないし＜７＞のいずれかに記載の積層セラミック電子部品。
【0142】
＜７＞
前記Ｃｕの粉末の比表面積は４．０μｍ2以下である、＜１＞ないし＜６＞のいずれかに記載の積層セラミック電子部品。
前記Ｃｕの粉末の比表面積は４．０μｍ2以下である、＜１＞ないし＜６＞のいずれかに記載の積層セラミック電子部品。
【0143】
＜８＞
前記積層体は、コーティング層によって覆われている、＜１＞ないし＜７＞のいずれかに記載の積層セラミック電子部品。
前記積層体は、コーティング層によって覆われている、＜１＞ないし＜７＞のいずれかに記載の積層セラミック電子部品。
【0144】
＜９＞
前記積層体と前記第１の下地電極層との間には、前記第１の内部電極層と接続された第１の下地層が配置され、
前記積層体と前記第２の下地電極層との間には、前記第２の内部電極層と接続された第２の下地層が配置され、
前記第１の下地層におけるＳｉの含有率は、前記第１の下地電極層のＳｉの含有率よりも多く、
前記第２の下地層におけるＳｉの含有率は、前記第２の下地電極層のＳｉの含有率よりも多い、＜１＞ないし＜８＞のいずれかに記載の積層セラミック電子部品。
前記積層体と前記第１の下地電極層との間には、前記第１の内部電極層と接続された第１の下地層が配置され、
前記積層体と前記第２の下地電極層との間には、前記第２の内部電極層と接続された第２の下地層が配置され、
前記第１の下地層におけるＳｉの含有率は、前記第１の下地電極層のＳｉの含有率よりも多く、
前記第２の下地層におけるＳｉの含有率は、前記第２の下地電極層のＳｉの含有率よりも多い、＜１＞ないし＜８＞のいずれかに記載の積層セラミック電子部品。
【0145】
＜１０＞
前記第１の下地層と前記第１の下地電極層との間、および前記第２の下地層と前記第２の下地電極層との間には、有機膜が配置されている、＜９＞に記載の積層セラミック電子部品。
前記第１の下地層と前記第１の下地電極層との間、および前記第２の下地層と前記第２の下地電極層との間には、有機膜が配置されている、＜９＞に記載の積層セラミック電子部品。
【0146】
＜１１＞
前記有機膜は、多官能アルコキシシラン（Ｓｉ－（ＣnＨ2n+1）3）である、＜１１＞に記載の積層セラミック電子部品。
前記有機膜は、多官能アルコキシシラン（Ｓｉ－（ＣnＨ2n+1）3）である、＜１１＞に記載の積層セラミック電子部品。
【符号の説明】
【0147】
１０、１０Ａ、１０Ｂ、１０Ｃ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 有効層部
１５ｂ 第１の外層部
１５ｃ 第２の外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ 第１の引出電極部
１８ｂ 第２の引出電極部
２０ａ 対向電極部
２０ｂ Ｗギャップ
２０ｃ Ｌギャップ
２２ 外部電極
２２ａ 第１の外部電極
２２ｂ 第２の外部電極
２４ 下地電極層
２４ａ 第１の下地電極層
２４ｂ 第２の下地電極層
２６ めっき層
２６ａ 第１のめっき層
２６ｂ 第２のめっき層
２８ 下層めっき層
２８ａ 第１の下層めっき層
２８ｂ 第２の下層めっき層
３０ 上層めっき層
３０ａ 第１の上層めっき層
３０ｂ 第２の上層めっき層
３２ 下側めっき層
３２ａ 第１の下側めっき層
３２ｂ 第２の下側めっき層
３４ 上側めっき層
３４ａ 第１の上側めっき層
３４ｂ 第２の上側めっき層
４０ コーティング層
５０ 下地層
５０ａ 第１の下地層
５０ｂ 第２の下地層
６０ 有機膜
６０ａ 第１の有機膜
６０ｂ 第２の有機膜
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 有効層部
１５ｂ 第１の外層部
１５ｃ 第２の外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ 第１の引出電極部
１８ｂ 第２の引出電極部
２０ａ 対向電極部
２０ｂ Ｗギャップ
２０ｃ Ｌギャップ
２２ 外部電極
２２ａ 第１の外部電極
２２ｂ 第２の外部電極
２４ 下地電極層
２４ａ 第１の下地電極層
２４ｂ 第２の下地電極層
２６ めっき層
２６ａ 第１のめっき層
２６ｂ 第２のめっき層
２８ 下層めっき層
２８ａ 第１の下層めっき層
２８ｂ 第２の下層めっき層
３０ 上層めっき層
３０ａ 第１の上層めっき層
３０ｂ 第２の上層めっき層
３２ 下側めっき層
３２ａ 第１の下側めっき層
３２ｂ 第２の下側めっき層
３４ 上側めっき層
３４ａ 第１の上側めっき層
３４ｂ 第２の上側めっき層
４０ コーティング層
５０ 下地層
５０ａ 第１の下地層
５０ｂ 第２の下地層
６０ 有機膜
６０ａ 第１の有機膜
６０ｂ 第２の有機膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】