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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024068612
(43)【公開日】2024-05-20
(54)【発明の名称】表示装置及び表示装置の製造方法
(51)【国際特許分類】
H01L 33/48 20100101AFI20240513BHJP
H01L 33/32 20100101ALI20240513BHJP
G09F 9/33 20060101ALI20240513BHJP
G09F 9/00 20060101ALI20240513BHJP
G09F 9/30 20060101ALI20240513BHJP
【ＦＩ】
H01L33/48
H01L33/32
G09F9/33
G09F9/00 342
G09F9/00 338
G09F9/30 348A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023076188
(22)【出願日】2023-05-02
(31)【優先権主張番号】10-2022-0148130
(32)【優先日】2022-11-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110002619
【氏名又は名称】弁理士法人ＰＯＲＴ
(72)【発明者】
【氏名】キム，スジョン
(72)【発明者】
【氏名】ミン，デホン
【テーマコード（参考）】
5C094
5F142
5F241
5G435
【Ｆターム（参考）】
5C094BA25
5C094DA13
5C094FB14
5F142AA02
5F142AA82
5F142BA32
5F142CB14
5F142CB23
5F142CD02
5F142CD16
5F142DB24
5F142FA32
5F142GA01
5F241AA03
5F241AA42
5F241CA05
5F241CA40
5F241CA57
5F241CA77
5F241FF01
5G435BB04
5G435KK05
(57)【要約】
【課題】工程効率の向上と発光効率の改善とがなされた表示装置及び表示装置の製造方法を提供する。
【解決手段】本開示の一実施形態による表示装置は、ベース層と、前記ベース層上に配置され、Ｎ型半導体層、Ｐ型半導体層、および前記Ｎ型半導体層と前記Ｐ型半導体層との間に配置された活性層を含む発光素子と、を含む。前記発光素子は、第１色の光を発散する第１発光素子及び第２色の光を発散する第２発光素子を含む。前記Ｎ型半導体層は、前記第１発光素子に対する第１Ｎ型半導体層および前記第２発光素子に対する第２Ｎ型半導体層を含む。前記活性層は、前記第１発光素子に対する第１活性層および前記第２発光素子に対する第２活性層を含む。前記第１Ｎ型半導体層および前記第２Ｎ型半導体層は、一体に形成され、前記活性層が配置された領域から突出することなく前記第１活性層および前記第２活性層を配置するための平面構造を形成する。
【選択図】図５
【解決手段】本開示の一実施形態による表示装置は、ベース層と、前記ベース層上に配置され、Ｎ型半導体層、Ｐ型半導体層、および前記Ｎ型半導体層と前記Ｐ型半導体層との間に配置された活性層を含む発光素子と、を含む。前記発光素子は、第１色の光を発散する第１発光素子及び第２色の光を発散する第２発光素子を含む。前記Ｎ型半導体層は、前記第１発光素子に対する第１Ｎ型半導体層および前記第２発光素子に対する第２Ｎ型半導体層を含む。前記活性層は、前記第１発光素子に対する第１活性層および前記第２発光素子に対する第２活性層を含む。前記第１Ｎ型半導体層および前記第２Ｎ型半導体層は、一体に形成され、前記活性層が配置された領域から突出することなく前記第１活性層および前記第２活性層を配置するための平面構造を形成する。
【選択図】図５
【特許請求の範囲】
【請求項1】
ベース層と、
前記ベース層上に配置され、Ｎ型半導体層、Ｐ型半導体層、および前記Ｎ型半導体層と前記Ｐ型半導体層との間に配置された活性層を含む発光素子と、を含み、
前記発光素子は、第１色の光を発散する第１発光素子及び第２色の光を発散する第２発光素子を含み、
前記Ｎ型半導体層は、前記第１発光素子に対する第１Ｎ型半導体層及び前記第２発光素子に対する第２Ｎ型半導体層を含み、
前記活性層は、前記第１発光素子に対する第１活性層及び前記第２発光素子に対する第２活性層を含み、
前記第１Ｎ型半導体層および前記第２Ｎ型半導体層は、一体に形成され、前記活性層の配置された領域から突出することなく平面構造を形成することを特徴とする表示装置。
前記ベース層上に配置され、Ｎ型半導体層、Ｐ型半導体層、および前記Ｎ型半導体層と前記Ｐ型半導体層との間に配置された活性層を含む発光素子と、を含み、
前記発光素子は、第１色の光を発散する第１発光素子及び第２色の光を発散する第２発光素子を含み、
前記Ｎ型半導体層は、前記第１発光素子に対する第１Ｎ型半導体層及び前記第２発光素子に対する第２Ｎ型半導体層を含み、
前記活性層は、前記第１発光素子に対する第１活性層及び前記第２発光素子に対する第２活性層を含み、
前記第１Ｎ型半導体層および前記第２Ｎ型半導体層は、一体に形成され、前記活性層の配置された領域から突出することなく平面構造を形成することを特徴とする表示装置。
【請求項2】
前記第１発光素子及び前記第２発光素子は、同じ前記Ｎ型半導体層を共有することを特徴とする請求項１に記載の表示装置。
【請求項3】
互いに隣接する前記発光素子の間に配置されたカバー層をさらに含み、
前記Ｎ型半導体層は、第１領域及び第２領域を含み、
前記第１領域は、平面視において、前記カバー層と重畳し、
前記第２領域は、平面視において、前記カバー層と非重畳し、
前記活性層及び前記Ｐ型半導体層は、前記第２領域内に配置されることを特徴とする請求項１に記載の表示装置。
前記Ｎ型半導体層は、第１領域及び第２領域を含み、
前記第１領域は、平面視において、前記カバー層と重畳し、
前記第２領域は、平面視において、前記カバー層と非重畳し、
前記活性層及び前記Ｐ型半導体層は、前記第２領域内に配置されることを特徴とする請求項１に記載の表示装置。
【請求項4】
前記第２領域内に配置された前記Ｎ型半導体層の一部は、前記ベース層の平面方向に沿って、前記カバー層と重畳しないことを特徴とする請求項３に記載の表示装置。
【請求項5】
前記活性層は、障壁層及び井戸層を含み、
前記第１活性層及び前記第２活性層は、前記平面構造上に形成され、
前記Ｎ型半導体層は、前記障壁層が直接隣接するように前記活性層と接触することを特徴とする請求項１に記載の表示装置。
前記第１活性層及び前記第２活性層は、前記平面構造上に形成され、
前記Ｎ型半導体層は、前記障壁層が直接隣接するように前記活性層と接触することを特徴とする請求項１に記載の表示装置。
【請求項6】
前記Ｎ型半導体層、前記活性層、および前記Ｐ型半導体層は、積層方向に沿って順次配置され、
前記Ｎ型半導体層は、シリコンドーパントを含み、
前記シリコンドーパントは、前記Ｎ型半導体層において前記積層方向に沿ってピーク濃度を持たない所定の濃度範囲で提供されることを特徴とする請求項１に記載の表示装置。
前記Ｎ型半導体層は、シリコンドーパントを含み、
前記シリコンドーパントは、前記Ｎ型半導体層において前記積層方向に沿ってピーク濃度を持たない所定の濃度範囲で提供されることを特徴とする請求項１に記載の表示装置。
【請求項7】
前記Ｎ型半導体層は、第１導電型ドーパントを含むＧａＮを含み、
前記活性層は、ｌｎＧａＮを含む井戸層及びＧａＮを含む障壁層を含み、
前記Ｐ型半導体層は、第２導電型ドーパントを含むＧａＮを含むことを特徴とする請求項１に記載の表示装置。
前記活性層は、ｌｎＧａＮを含む井戸層及びＧａＮを含む障壁層を含み、
前記Ｐ型半導体層は、第２導電型ドーパントを含むＧａＮを含むことを特徴とする請求項１に記載の表示装置。
【請求項8】
前記発光素子は、前記活性層と前記Ｎ型半導体層との間に配置された超格子層及び前記活性層と前記Ｐ型半導体層との間に配置された電子ブロック層をさらに含むことを特徴とする請求項７に記載の表示装置。
【請求項9】
発光素子を製造することと、
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上にＮ型半導体層を形成することと、
前記Ｎ型半導体層上にマスクを形成することと、
前記Ｎ型半導体層上に活性層を形成することと、
前記活性層上にＰ型半導体層を形成することと、を含み、
前記活性層は、前記マスクの下部に配置された前記Ｎ型半導体層上に直接形成されることを特徴とする表示装置の製造方法。
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上にＮ型半導体層を形成することと、
前記Ｎ型半導体層上にマスクを形成することと、
前記Ｎ型半導体層上に活性層を形成することと、
前記活性層上にＰ型半導体層を形成することと、を含み、
前記活性層は、前記マスクの下部に配置された前記Ｎ型半導体層上に直接形成されることを特徴とする表示装置の製造方法。
【請求項10】
前記マスクを形成することは、前記Ｎ型半導体層を露出するホールを形成することを含むことを特徴とする請求項９に記載の表示装置の製造方法。
【請求項11】
前記ホールによって露出された前記Ｎ型半導体層に対するサーマルクリーニング工程を行うことをさらに含むことを特徴とする請求項１０に記載の表示装置の製造方法。
【請求項12】
前記サーマルクリーニング工程を行うことは、初期工程温度をターゲット温度を含むターゲット温度範囲に昇温させることを含み、
前記ターゲット温度範囲は、６００℃以上８００℃以下であることを特徴とする請求項１１に記載の表示装置の製造方法。
前記ターゲット温度範囲は、６００℃以上８００℃以下であることを特徴とする請求項１１に記載の表示装置の製造方法。
【請求項13】
前記ターゲット温度は７００℃を含み、
前記活性層を形成することを行う場合の工程温度と、前記ターゲット温度との差は、１００℃以内であることを特徴とする請求項１２に記載の表示装置の製造方法。
前記活性層を形成することを行う場合の工程温度と、前記ターゲット温度との差は、１００℃以内であることを特徴とする請求項１２に記載の表示装置の製造方法。
【請求項14】
前記サーマルクリーニング工程は、Ｈ２とＮＨ３とが同時に供給された環境で行われることを特徴とする請求項１１に記載の表示装置の製造方法。
【請求項15】
前記発光素子を製造することは、前記活性層を形成する前に超格子層を形成することと、前記活性層を形成した後に電子ブロック層を形成することと、をさらに含むことを特徴とする請求項９に記載の表示装置の製造方法。
【請求項16】
発光素子を製造することと、
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上にＮ型半導体層を形成することと、
前記Ｎ型半導体層上にマスクを形成することと、
前記Ｎ型半導体層に対するサーマルクリーニング工程を行うことと、
前記Ｎ型半導体層上に活性層を形成することと、
前記活性層上にＰ型半導体層を形成することと、を含み、
前記サーマルクリーニング工程を行うことは、
前記サーマルクリーニング工程を行う工程温度をターゲット温度範囲に昇温することと、
前記ターゲット温度範囲内で、前記マスクによって露出された前記Ｎ型半導体層をクリーニングすることと、を含み、
前記ターゲット温度範囲は、前記活性層を形成することが行われる工程温度範囲と重畳することを特徴とする表示装置の製造方法。
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上にＮ型半導体層を形成することと、
前記Ｎ型半導体層上にマスクを形成することと、
前記Ｎ型半導体層に対するサーマルクリーニング工程を行うことと、
前記Ｎ型半導体層上に活性層を形成することと、
前記活性層上にＰ型半導体層を形成することと、を含み、
前記サーマルクリーニング工程を行うことは、
前記サーマルクリーニング工程を行う工程温度をターゲット温度範囲に昇温することと、
前記ターゲット温度範囲内で、前記マスクによって露出された前記Ｎ型半導体層をクリーニングすることと、を含み、
前記ターゲット温度範囲は、前記活性層を形成することが行われる工程温度範囲と重畳することを特徴とする表示装置の製造方法。
【請求項17】
発光素子を製造することと、
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上に第１発光積層構造を形成することと、
前記成長基板上に第２発光積層構造を形成することと、
前記成長基板上に第３発光積層構造を形成することと、を含み、
前記第１発光積層構造を形成することは、
基底を形成するＮ型半導体層を形成することと、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第１ホールを形成する、第１マスクを形成するステップと、
前記第１ホールによって露出された前記Ｎ型半導体層に対する第１サーマルクリーニング工程を行うことと、
前記第１ホール内に第１活性層及び第１Ｐ型半導体層を形成することと、を含み、
前記第２発光積層構造を形成することは、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第２ホールを形成する、第２マスクを形成することと、
前記第２ホールによって露出された前記Ｎ型半導体層に対する第２サーマルクリーニング工程を行うことと、
前記第２ホール内に第２活性層及び第２Ｐ型半導体層を形成することと、を含み、
前記第３発光積層構造を形成することは、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第３ホールを形成する、第３マスクを形成することと、
前記第３ホールによって露出された前記Ｎ型半導体層に対する第３サーマルクリーニング工程を行うことと、
前記第３ホール内に第３活性層及び第３Ｐ型半導体層を形成することと、を含むことを特徴とする表示装置の製造方法。
前記発光素子をベース層上に転写することと、を含み、
前記発光素子を製造することは、
成長基板上に第１発光積層構造を形成することと、
前記成長基板上に第２発光積層構造を形成することと、
前記成長基板上に第３発光積層構造を形成することと、を含み、
前記第１発光積層構造を形成することは、
基底を形成するＮ型半導体層を形成することと、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第１ホールを形成する、第１マスクを形成するステップと、
前記第１ホールによって露出された前記Ｎ型半導体層に対する第１サーマルクリーニング工程を行うことと、
前記第１ホール内に第１活性層及び第１Ｐ型半導体層を形成することと、を含み、
前記第２発光積層構造を形成することは、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第２ホールを形成する、第２マスクを形成することと、
前記第２ホールによって露出された前記Ｎ型半導体層に対する第２サーマルクリーニング工程を行うことと、
前記第２ホール内に第２活性層及び第２Ｐ型半導体層を形成することと、を含み、
前記第３発光積層構造を形成することは、
前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第３ホールを形成する、第３マスクを形成することと、
前記第３ホールによって露出された前記Ｎ型半導体層に対する第３サーマルクリーニング工程を行うことと、
前記第３ホール内に第３活性層及び第３Ｐ型半導体層を形成することと、を含むことを特徴とする表示装置の製造方法。
【請求項18】
前記第１活性層は、第１工程温度で形成され、
前記第２活性層は、前記第１工程温度よりも低い第２工程温度で形成され、
前記第３活性層は、前記第２工程温度よりも低い第３工程温度で形成されることを特徴とする請求項１７に記載の表示装置の製造方法。
前記第２活性層は、前記第１工程温度よりも低い第２工程温度で形成され、
前記第３活性層は、前記第２工程温度よりも低い第３工程温度で形成されることを特徴とする請求項１７に記載の表示装置の製造方法。
【請求項19】
前記第１工程温度は７２０℃以上７８０℃以下の温度範囲から選択され、
前記第２工程温度は、６９０℃以上７３０℃以下の温度範囲から前記第１工程温度と重畳しないように選択され、
前記第３工程温度は、６００℃以上７００℃以下の温度範囲から前記第２工程温度と重畳しないように選択されることを特徴とする請求項１８に記載の表示装置の製造方法。
前記第２工程温度は、６９０℃以上７３０℃以下の温度範囲から前記第１工程温度と重畳しないように選択され、
前記第３工程温度は、６００℃以上７００℃以下の温度範囲から前記第２工程温度と重畳しないように選択されることを特徴とする請求項１８に記載の表示装置の製造方法。
【請求項20】
前記第１発光積層構造は、青色発光素子を形成する積層構造であり、
前記第２発光積層構造は、緑色発光素子を形成する積層構造であり、
前記第３発光積層構造は、赤色発光素子を形成する積層構造であることを特徴とする請求項１８に記載の表示装置の製造方法。
前記第２発光積層構造は、緑色発光素子を形成する積層構造であり、
前記第３発光積層構造は、赤色発光素子を形成する積層構造であることを特徴とする請求項１８に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示装置及び表示装置の製造方法に関する。
【背景技術】
【0002】
情報化技術の発達につれてユーザと情報との間の連結媒体である表示装置の重要性が高まっている。表示装置は、光を発散できる発光素子を含む。発光素子は、Ｐ型半導体、Ｎ型半導体、およびそれらの間に配置された量子井戸構造を含むダイオードであり得る。
【0003】
一方、高い解像度を有する高性能の表示装置を製造するために、発光素子の大きさを小型化する必要があり、発光素子の発光効率をさらに改善する必要がある。
【0004】
このために、発光素子を製造する過程で発生する可能性のある工程上のリスクを解消する必要があり、さらに高い発光効率を有する発光素子構造を確保する必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】韓国公開特許第２０１７－０１００６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示の一課題は、発光素子を製造するための工程におけるリスクを減少させ、工程効率の向上と発光効率の改善とがなされた表示装置及び表示装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
本開示の一実施形態による表示装置は、ベース層と、前記ベース層上に配置され、Ｎ型半導体層、Ｐ型半導体層及び前記Ｎ型半導体層と前記Ｐ型半導体層との間に配置された活性層を含む発光素子と、を含んでよい。前記発光素子は、第１色の光を発散する第１発光素子及び第２色の光を発散する第２発光素子を含んでよい。前記Ｎ型半導体層は、前記第１発光素子に対する第１Ｎ型半導体層および前記第２発光素子に対する第２Ｎ型半導体層を含んでよい。前記活性層は、前記第１発光素子に対する第１活性層および前記第２発光素子に対する第２活性層を含む。前記第１Ｎ型半導体層および前記第２Ｎ型半導体層は、一体に形成されてもよく、前記活性層の配置された領域から突出することなく平面構造を形成する。
【0008】
本開示の一実施形態によれば、前記第１発光素子および前記第２発光素子は、同じ前記Ｎ型半導体層を共有してよい。
【0009】
本開示の一実施形態によれば、前記表示装置は、互いに隣接する前記発光素子の間に配置されるカバー層をさらに含んでよい。前記Ｎ型半導体層は、第１領域および第２領域を含んでよい。前記第１領域は、平面上で見たとき、前記カバー層と重畳してよい。前記第２領域は、平面上で見たとき、前記カバー層と非重畳してよい。前記活性層および前記Ｐ型半導体層は、前記第２領域内に配置されてよい。
【0010】
本開示の一実施形態によれば、前記第２領域内に配置された前記Ｎ型半導体層の一部は、前記ベース層の平面方向に沿って、前記カバー層と重畳しなくてよい。
【0011】
本開示の一実施形態によれば、前記活性層は、障壁層および井戸層を含むことができる。前記第１活性層および前記第２活性層は、前記平面構造上に形成されてよい。前記Ｎ型半導体層は、前記障壁層が直接隣接するように前記活性層と接触してよい。
【0012】
本開示の一実施形態によれば、前記Ｎ型半導体層、前記活性層、および前記Ｐ型半導体層は、積層方向に沿って順次配置されてよい。前記Ｎ型半導体層は、シリコンドーパントを含んでよい。前記シリコンドーパントは、前記Ｎ型半導体層において前記積層方向に沿ってピーク濃度を形成しないように、予め定められた範囲内の濃度範囲で提供されてよい。
【0013】
本開示の一実施形態によれば、前記Ｎ型半導体層は、第１導電型ドーパントがドープされたＧａＮを含んでもよい。前記活性層は、ｌｎＧａＮを含む井戸層及びＧａＮを含む障壁層を含んでもよい。前記Ｐ型半導体層は、第２導電型ドーパントがドープされたＧａＮを含んでもよい。
【0014】
本開示の一実施形態によれば、前記発光素子は、前記活性層と前記Ｎ型半導体層との間に配置された超格子層および前記活性層と前記Ｐ型半導体層との間に配置された電子ブロック層をさらに含んでもよい。
【0015】
本開示の一実施形態による表示装置の製造方法は、発光素子を製造するステップと、前記発光素子をベース層上に転写することと、を含む。前記発光素子を製造することは、成長基板上にＮ型半導体層を形成することと、前記Ｎ型半導体層上にマスクを形成することと、前記Ｎ型半導体層上に活性層を形成することと、前記活性層上にＰ型半導体層を形成することと、を含む。前記活性層は、前記マスクの下部に配置された前記Ｎ型半導体層上に直接形成される。
【0016】
本開示の一実施形態によれば、前記マスクを形成することは、前記Ｎ型半導体層を露出するホールを形成することを含んでよい。
【0017】
実施例によれば、前記製造方法は、前記ホールによって露出された前記Ｎ型半導体層に対するサーマルクリーニング工程を行うことをさらに含んでよい。
【0018】
本開示の一実施形態によれば、前記サーマルクリーニング工程を行うことは、初期工程温度を、ターゲット温度を含むターゲット温度範囲に昇温させることを含むことができる。前記ターゲット温度範囲は、６００℃以上８００℃以下であってよい。
【0019】
本開示の一実施形態によれば、前記ターゲット温度は７００℃を含むことができる。前記活性層を形成することが行われる場合の工程温度は、前記ターゲット温度と１００℃ほどの差以内であってよい。
【0020】
本開示の一実施形態によれば、前記サーマルクリーニング工程は、Ｈ２とＮＨ３とが同時に供給された環境で行われてよい。
【0021】
本開示の一実施形態によれば、前記発光素子を製造することは、前記活性層を形成する前に超格子層を形成することと、前記活性層を形成した後に電子ブロック層を形成することと、をさらに含んでよい。
【0022】
本開示の一実施形態による表示装置の製造方法は、発光素子を製造することと、前記発光素子をベース層上に転写することと、を含んでよい。前記発光素子を製造することは、成長基板上にＮ型半導体層を形成することと、前記Ｎ型半導体層上にマスクを形成することと、前記Ｎ型半導体層に対するサーマルクリーニング工程を行うことと、前記Ｎ型半導体層上に活性層を形成することと、前記活性層上にＰ型半導体層を形成することと、を含んでよい。前記サーマルクリーニング工程を行うことは、前記サーマルクリーニング工程を行う工程温度をターゲット温度範囲に昇温することと、前記ターゲット温度範囲内で、前記マスクによって露出された前記Ｎ型半導体層をクリーニングすることと、を含む。前記ターゲット温度範囲は、前記活性層を形成することが行われる工程温度範囲と重畳する。
【0023】
本開示の一実施形態による表示装置の製造方法は、発光素子を製造することと、前記発光素子をベース層上に転写することと、を含むことができる。前記発光素子を製造することは、成長基板上に第１発光積層構造を形成することと、前記成長基板上に第２発光積層構造を形成することと、前記成長基板上に第３発光積層構造を形成することと、を含む。前記第１発光積層構造を形成することは、基底を形成するＮ型半導体層を形成することと、前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第１ホールを形成する、第１マスクを形成することと、前記第１ホールにより露出された前記Ｎ型半導体層に対する第１サーマルクリーニング工程を行うことと、前記第１ホール内に第１活性層及び第１Ｐ型半導体層を形成することと、を含む。前記第２発光積層構造を形成することは、前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第２ホールを形成する、第２マスクを形成することと、前記第２ホールによって露出された前記Ｎ型半導体層に対する第２サーマルクリーニング工程を行うことと、前記第２ホール内に第２活性層及び第２Ｐ型半導体層を形成することと、を含む。前記第３発光積層構造を形成することは、前記Ｎ型半導体層上に前記Ｎ型半導体層を露出する第３ホールを形成する、第３マスクを形成することと、前記第３ホールによって露出された前記Ｎ型半導体層に対する第３サーマルクリーニング工程を行うことと、前記第３ホール内に第３活性層及び第３Ｐ型半導体層を形成することと、を含む。
【0024】
本開示の一実施形態によれば、前記第１活性層は、第１工程温度で形成されてよい。前記第２活性層は、前記第１工程温度よりも低い第２工程温度で形成されてよい。前記第３活性層は、前記第２工程温度よりも低い第３工程温度で形成されてよい。
【0025】
本開示の一実施形態によれば、前記第１工程温度は、７２０℃以上７８０℃以下の温度範囲から選択されてよい。前記第２工程温度は、６９０℃以上７３０℃以下の温度範囲から前記第１工程温度と重畳しないように選択されてよい。前記第３工程温度は、６００℃以上７００℃以下の温度範囲から前記第２工程温度と重畳しないように選択されてよい。
【0026】
本開示の一実施形態によれば、前記第１発光積層構造は、青色発光素子を形成する積層構造であり得る。前記第２発光積層構造は、緑色発光素子を形成する積層構造であってよい。前記第３発光積層構造は、赤色発光素子を形成する積層構造であってよい。
【発明の効果】
【0027】
本開示の一実施形態によれば、発光素子を製造するための工程におけるリスクを減少させ、工程効率の向上と発光効率の改善とがなされた表示装置及び表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【0028】
【図1】本開示の一実施形態による表示装置を示す概略平面図である。
【図3】本開示の一実施形態による発光素子を示す図である。
【図4】本開示の一実施形態による発光素子を示す図である。
【図5】本開示の一実施形態による表示装置を示す概略断面図である。
【図6】第１実施形態による表示装置の製造方法を示すフロー図である。
【図7】第１実施形態による表示装置の製造方法を示すフロー図である。
【図8】発光素子を製造することにおいて、時間区間毎の工程温度を示すグラフである。
【図9】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図10】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図11】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図12】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図13】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図14】第１実施形態による表示装置の製造方法を示す工程毎の概略断面図である。
【図15】第２実施形態による表示装置の製造方法を示す概略図である。
【図16】第２実施形態による表示装置の製造方法を示す概略図である。
【図17】第２実施形態による表示装置の製造方法を示す概略図である。
【図18】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図19】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図20】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図21】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図22】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図23】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図24】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図25】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図26】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図27】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図28】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図29】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図30】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図31】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図32】第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造することを含む表示装置の製造方法を示す概略図である。
【図33】本開示の一実施形態による表示装置の適用例を示す概略図である。
【図34】本開示の一実施形態による表示装置の適用例を示す概略図である。
【図35】本開示の一実施形態による表示装置の適用例を示す概略図である。
【図36】本開示の一実施形態による表示装置の適用例を示す概略図である。
【発明を実施するための形態】
【0029】
本開示は、様々な変更が可能であり、様々な形態として実施することができるが、特定の実施形態だけを図面に例示しこれに基づいて本開示を説明する。しかし、本開示はこのような特定の形態に限定されるものではなく、本開示の思想および技術範囲に含まれるすべての変更、均等物または代替物は本開示に含まれるものと理解される。
【0030】
第１、第２などの用語は、様々な構成要素の説明に用いられるが、前記構成要素は、前記用語によって限定されない。前記の用語は、１つの構成要素を他の構成要素から区別する目的で用いられる。例えば、本開示の範囲を逸脱することなく、第１構成要素は第２構成要素と呼ばれることがあり、同様に第２構成要素も第１構成要素と呼ばれることがある。単数の表現は、文脈上明白に異なる意味ではない限り、複数の表現を含む。
【0031】
本開示で「含む」又は「有する」等の用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部品又はこれらを組み合わせたものを示し、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部分品又はこれらを組み合わせたもの又はこれらに付加されるものの可能性を予め排除するものではない。また、層、膜、領域、板等の部分が他の部分の「上に」あるとする場合、これは他の部分の「真上に」ある場合だけでなく、それらの間にさらに他の部分が位置する場合も含む。 また、本明細書において、ある層、膜、領域、板などの部分が他の部分の上（ｏｎ）に形成されたとする場合、形成された方向は上部方向のみに限定されず、側面や下部方向に形成されたものを含む。また、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「真下に」ある場合だけでなく、それらの間にさらに他の部分が位置する場合も含む。
【0032】
本開示は、表示装置に関する。以下では、添付の図面を参照して各実施形態による表示装置及び表示装置の製造方法について説明する。
【0033】
【0034】
図１は、本開示の一実施形態による表示装置を示す概略平面図である。図２は、図１の画素の一例を示す例示図である。図３及び図４は、一実施例による発光素子を示す図である。図５は、本開示の一実施形態による表示装置を示す概略断面図である。
【0035】
表示装置１０は、光情報を出力するように構成される。例えば、表示装置１０は、動画や静止画を表示する装置であって、様々な装置に適用されることができる。表示装置１０は、第１方向ＤＲ１の長辺と、第１方向ＤＲ１と交差する第２方向ＤＲ２の短辺と、を有する長方形状の平面で形成されることができる。第１方向ＤＲ１の長辺と第２方向ＤＲ２の短辺とが交わるコーナー（ｃｏｒｎｅｒ）は、所定の曲率を有するように丸く形成されてよく、直角に形成されてもよい。表示装置１０の平面形状は四角形に限定されず、他の多角形、円形または楕円形に形成されることができる。表示装置１０は、平坦に形成されることができるが、これに限定されない。例えば、表示装置１０は、左右の端部に形成され、一定の曲率を有するか、変化する曲率を有する曲面部を含むことができる。その他に、表示装置１０は、曲げたり、撓んだり、ベンディングしたり、折ったり、巻いたりできるように柔軟に形成することができる。
【0036】
表示装置１０は、画像を表示するために画素ＰＸ、第１方向ＤＲ１に延びるスキャン配線、第２方向ＤＲ２に延びるデータ配線をさらに含んでもよい。画素ＰＸは、第１方向ＤＲ１と第２方向ＤＲ２とにマトリックス状に配列されることができる。
【0037】
画素ＰＸのそれぞれは、図２のように複数のサブ画素ＳＰＸ１、ＳＰＸ２、ＳＰＸ３を含むことができる。図２では、画素ＰＸのそれぞれが３つのサブ画素ＳＰＸ１、ＳＰＸ２、ＳＰＸ３、すなわち第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、および第３サブ画素ＳＰＸ３を含むものとして例示したが、本開示の本開示の一実施形態はこれに限定されない。
【0038】
第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、および第３サブ画素ＳＰＸ３は、データ配線のうちのいずれか１つのデータ配線、およびスキャン配線のうちの少なくとも１つのスキャン配線に連結されることができる。
【0039】
第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、および第３サブ画素ＳＰＸ３のそれぞれは、長方形、正方形または菱形の平面形状を有することができる。例えば、第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、及び第３サブ画素ＳＰＸ３のそれぞれは、図２のように第１方向ＤＲ１の短辺と第２方向ＤＲ２の長辺とを有する長方形の平面形状を有することができる。または、本開示の一実施形態によれば、第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、および第３サブ画素ＳＰＸ３のそれぞれは、第１方向ＤＲ１と第２方向ＤＲ２に同じ長さを有する辺を含む正方形または菱形の平面形状を有することもできる。
【0040】
図２のように、第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、及び第３サブ画素ＳＰＸ３は、第１方向ＤＲ１に配列されることができる。または、第２サブ画素ＳＰＸ２と第３サブ画素ＳＰＸ３とのうちのいずれか１つと第１サブ画素ＳＰＸ１は、第１方向ＤＲ１に配列され、残りの１つと第１サブ画素ＳＰＸ１は、第２方向ＤＲ２に配列されることもできる。
【0041】
または、第１サブ画素ＳＰＸ１と第３サブ画素ＳＰＸ３とのうちのいずれか１つと第２サブ画素ＳＰＸ２は、第１方向ＤＲ１に配列され、残りの１つと第２サブ画素ＳＰＸ２は、第２方向ＤＲ２に配列されることができる。または、第１サブ画素ＳＰＸ１と第２サブ画素ＳＰＸ２とのうちのいずれか１つと第３サブ画素ＳＰＸ３は、第１方向ＤＲ１に配列され、残りの１つと第３サブ画素ＳＰＸ３は、第２方向ＤＲ２に配列されることができる。ただし、第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、および第３サブ画素ＳＰＸ３の配列構造は、特定の例に限定されない。
【0042】
第１サブ画素ＳＰＸ１、第２サブ画素ＳＰＸ２、及び第３サブ画素ＳＰＸ３のそれぞれは、光を発光する発光素子ＬＥとして、無機半導体を有する無機発光素子を含むことができる。第１サブ画素ＳＰＸ１は第１光を発光し、第２サブ画素ＳＰＸ２は第２光を発光し、第３サブ画素ＳＰＸ３は第３光を発光することができる。
【0043】
例えば、発光素子ＬＥは、第１発光素子ＬＥ１、第２発光素子ＬＥ２、及び第３発光素子ＬＥ３を含むことができる。第１サブ画素ＳＰＸ１は、第１光を発散するように構成された第１発光素子ＬＥ１を含むことができる。第２サブ画素ＳＰＸ２は、第２光を発散するように構成された第２発光素子ＬＥ２を含むことができる。第３サブ画素ＳＰＸ３は、第３光を発散するように構成された第３発光素子ＬＥ３を含むことができる。
【0044】
本開示の一実施形態によれば、第１光は青色波長帯域の光であり、第２光は緑色波長帯域の光であり、第３光は赤色波長帯域の光であり得る。赤色波長帯域は、およそ６００ｎｍ以上７５０ｎｍ以下の波長帯域であり、緑色波長帯域は、およそ４８０ｎｍ以上５６０ｎｍ以下の波長帯域であり、青色波長帯域は、およそ３７０ｎｍ以上４６０ｎｍ以下の波長帯域であり得るが、本開示の一実施形態は必ずしもこれに限定されない。
【0045】
図２のように、第１サブ画素ＳＰＸ１の面積、第２サブ画素ＳＰＸ２の面積、および第３サブ画素ＳＰＸ３の面積は、実質的に同じであり得るが、本開示の本開示の一実施形態はこれに限定されない。第１サブ画素ＳＰＸ１の面積、第２サブ画素ＳＰＸ２の面積、および第３サブ画素ＳＰＸ３の面積のうちの少なくともいずれか１つは他の１つと異なってもよい。または、第１サブ画素ＳＰＸ１の面積、第２サブ画素ＳＰＸ２の面積、および第３サブ画素ＳＰＸ３の面積のうちのいずれか２つは実質的に同じであり、残りの１つは前記２つと異なってもよい。または、第１サブ画素ＳＰＸ１の面積、第２サブ画素ＳＰＸ２の面積、および第３サブ画素ＳＰＸ３の面積は、互いに異なってもよい。
【0046】
図３及び図４を参照すると、発光素子ＬＥは、光を発散するように構成される。発光素子ＬＥは、Ｎ型半導体層ＳＣＬ１、Ｐ型半導体層ＳＣＬ２、そしてＮ型半導体層ＳＣＬ１とＰ型半導体層ＳＣＬ２との間に配置された活性層ＡＬを含むことができる。
【0047】
発光素子ＬＥは、様々な大きさを有することができる。例えば、発光素子ＬＥは、マイクロスケール～ナノスケールの大きさを有することができる。発光素子ＬＥの大きさは、特定の数値範囲に限定されない。
【0048】
発光素子ＬＥは、第１端部ＥＰ１と第２端部ＥＰ２とを有することができる。本開示の一実施形態によれば、発光素子ＬＥの第１端部ＥＰ１にはＮ型半導体層ＳＣＬ１が隣接し、第２端部ＥＰ２にはＰ型半導体層ＳＣＬ２が隣接することができる。
【0049】
Ｎ型半導体層ＳＣＬ１は、活性層ＡＬ上に配置され、Ｐ型半導体層ＳＣＬ２と異なるタイプの半導体層を含むことができる。例えば、Ｎ型半導体層ＳＣＬ１は、Ｎ型半導体を含むことができる。例えば、Ｎ型半導体層ＳＣＬ１は、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、およびＩｎＮの群から選択された１つ以上を含むことができ、Ｓｉ、Ｇｅ、およびＳｎなどのような第１導電型ドーパントのドープされたＮ型半導体層を含むことができる。ただし、本開示は前述の例に限定されない。Ｎ型半導体層ＳＣＬ１は様々な物質を含み得る。
【0050】
活性層ＡＬは、Ｎ型半導体層ＳＣＬ１とＰ型半導体層ＳＣＬ２との間に配置されることができる。活性層ＡＬは、単一量子井戸（ｓｉｎｇｌｅ－ｑｕａｎｔｕｍ ｗｅｌｌ）または多重量子井戸（ｍｕｌｔｉ－ｑｕａｎｔｕｍ ｗｅｌｌ）構造を含むことができる。活性層ＡＬの位置は、特定の例に限定されず、発光素子ＬＥの種類によって様々に変更することができる。
【0051】
活性層ＡＬは、量子井戸構造を形成するための井戸層および障壁層を含むことができる。本開示の一実施形態によれば、活性層ＡＬは、井戸層としてｌｎＧａＮを含むことができ、活性層ＡＬは、障壁層としてＧａＮを含むことができる。ただし、本開示はここで示された構造に限定されない。
【0052】
Ｐ型半導体層ＳＣＬ２は、活性層ＡＬ上に配置され、Ｎ型半導体層ＳＣＬ１と異なるタイプの半導体層を含むことができる。例えば、Ｐ型半導体層ＳＣＬ２は、Ｐ型半導体を含むことができる。例えば、Ｐ型半導体層ＳＣＬ２は、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、およびＩｎＮの群から選択された１つ以上の半導体材料を含むことができ、Ｇａ、Ｂ、およびＭｇなどのような第２導電型ドーパントがドープされたＰ型半導体層を含むことができる。ただし、本開示は前述の例に限定されない。Ｐ型半導体層ＳＣＬ２は、様々な物質を含むことができる。
【0053】
本開示の一実施形態によれば、発光素子ＬＥは、電子ブロック層ＥＢＬ及び超格子層ＳＬＬを含んでもよい（図４参照）。
【0054】
電子ブロック層ＥＢＬは、活性層ＡＬとＰ型半導体層ＳＣＬ２との間に配置されることができる。電子ブロック層ＥＢＬは、活性層ＡＬとＰ型半導体層ＳＣＬ２との間で、電子の少なくとも一部を遮断して発光のための電子－正孔対の再結合効率を向上させることができる。本開示の一実施形態によれば、電子ブロック層ＥＢＬは、電子のオーバーフローを防止するために、Ｐ型半導体層ＳＣＬ２よりもバンドギャップエネルギーのさらに大きい物質を含むことができる。例えば、電子ブロック層ＥＢＬは、ＭｇのドープされたＡｌＧａＮを含むことができる。
【0055】
超格子層ＳＬＬは、活性層ＡＬとＮ型半導体層ＳＣＬ１との間に配置されることができる。超格子層ＳＬＬは、組成が互いに異なる２つ以上の層が交互に積層された構造を有することができる。例えば、超格子層ＳＬＬは、ＧａＮ層とｌｎＧａＮ層とが互いに交互に配置された構造を有することができる。本開示の一実施形態によれば、超格子層ＳＬＬは、Ｎ型半導体層ＳＣＬ１と活性層ＡＬとの間の応力を緩和することができる。
【0056】
ただし、発光素子ＬＥの構造は、前述の例に必ずしも限定されるわけではない。例えば、発光素子ＬＥの第２端部ＥＰ２に隣接して電極層（例えば、オーミック電極）をさらに配置してもよい。
【0057】
発光素子ＬＥの第１端部ＥＰ１と第２端部ＥＰ２とに閾電圧以上の電圧が印加される場合、活性層ＡＬで電子－正孔対は互いに再結合することができ、発光素子ＬＥは光を発散することができる。このような原理を利用して発光素子ＬＥの発光を制御することによって、発光素子ＬＥは様々な装置で光源として用いられることができる。
【0058】
図５を参照すると、表示装置１０は、画素回路層ＰＣＬおよび発光素子層ＥＭＬを含むことができる。
【0059】
画素回路層ＰＣＬは、発光素子ＬＥを駆動するための画素回路を含む層であり得る。画素回路層ＰＣＬは、ベース層、画素回路を形成するための金属層および前記金属層の間に配置された絶縁層を含むことができる。本開示の一実施形態によれば、ベース層は、表示装置１０を支持するためのベース基板またはベース部材であり得る。ベース層は、ガラス材質のリジッド（ｒｉｇｉｄ）基板であり得る。例えば、ベース層は、シリコン基板またはサファイア基板（例えば、Ａｌ２Ｏ３を含む基板）であってもよい。または、ベース層は、ベンディング（Ｂｅｎｄｉｎｇ）、フォールディング（Ｆｏｌｄｉｎｇ）、ローリング（Ｒｏｌｌｉｎｇ）などの可能なフレキシブル（Ｆｌｅｘｉｂｌｅ）基板であってもよい。この場合、ベース層は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）のような高分子樹脂などの絶縁物質を含んでもよい。本開示の一実施形態によれば、画素回路は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含むことができる。画素回路は、記憶キャパシタをさらに含んでもよい。画素回路は、発光素子ＬＥと電気的に連結されて、発光素子ＬＥが光を発散するための電気的信号を提供することができる。
【0060】
発光素子層ＥＭＬは、画素回路層ＰＣＬ上に配置されることができる。発光素子層ＥＭＬは、第１電極ＣＭ、発光素子ＬＥ、および第２電極ＣＥを含むことができる。本開示の一実施形態によれば、発光素子層ＥＭＬは、カバー層ＣＬおよび中間層ＣＴＬをさらに含んでもよい。
【0061】
第１電極ＣＭは、画素回路層ＰＣＬ上に配置されることができる。第１電極ＣＭは、発光素子ＬＥの下部に配置されて、発光素子ＬＥと電気的に連結されることができる。例えば、第１電極ＣＭは、発光素子ＬＥのＰ型半導体層ＳＣＬ２と隣接する第２端部ＥＰ２を介して発光素子ＬＥと電気的に連結されることができる。
【0062】
第１電極ＣＭは、画素回路層ＰＣＬに形成された画素回路（例えば、駆動トランジスタなど）と電気的に連結されることができ、これにより、発光素子ＬＥを駆動するための電気的信号（例えば、アノード信号として駆動信号）が提供されることができる。第２電極ＣＥは、電源配線と電気的に連結されて、電源配線の電圧を発光素子ＬＥに供給することができる。第２電極ＣＥは、カソード電極としてカソード信号が供給されることができる。
【0063】
第１電極ＣＭは、第１発光素子ＬＥ１と電気的に連結された第１－１電極ＣＭ１、第２発光素子ＬＥ２と電気的に連結された第１－２電極ＣＭ２、及び第３発光素子ＬＥ３と電気的に連結された第１－３電極ＣＭ３を含むことができる。第１－１電極ＣＭ１、第１－２電極ＣＭ２、および第１－３電極ＣＭ３は、互いに分離可能である。これにより、異なるサブ画素ＳＰＸ１、ＳＰＸ２、ＳＰＸ３を形成できる発光素子ＬＥは、個別に駆動されることができる。
【0064】
第２電極ＣＥは、発光素子ＬＥの上部に配置されて、発光素子ＬＥと電気的に連結されることができる。例えば、第２電極ＣＥは、発光素子ＬＥのＮ型半導体層ＳＣＬ１と隣接する第１端部ＥＰ１を介して発光素子ＬＥと電気的に連結されることができる。
【0065】
本開示の一実施形態によれば、第１電極ＣＭは、発光素子ＬＥに対する画素電極であり、第２電極ＣＥは、発光素子ＬＥに対する共通電極であり得る。第１電極ＣＭと第２電極ＣＥは、発光素子ＬＥを挟んで互いに対向するように配置されることができる。
【0066】
第１電極ＣＭと第２電極ＣＥは、導電性物質を含むことができる。例えば、第１電極ＣＭは、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、およびチタン（Ｔｉ）の群のうちの１つ以上を含むことができる。第２電極ＣＥは、インジウムスズ酸化物（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）、インジウム亜鉛酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＺＯ）、亜鉛酸化物（ｚｉｎｃ ｏｘｉｄｅ、ＺｎＯ）、インジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ，ＩＧＺＯ）、インジウムスズ亜鉛酸化物（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ，ＩＴＺＯ）のような導電性酸化物、およびＰＥＤＯＴ（ｐｏｌｙ（３，４－ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ））のような導電性高分子の群のうちの１つ以上を含むことができる。ただし、本開示は前述の例に限定されない。
【0067】
中間層ＣＴＬは、画素回路層ＰＣＬ上に配置されることができ、また第１電極ＣＭの間に配置されることができる。例えば、特にこれに限定されないが、中間層ＣＴＬは、透明粘着層（または接着層）であってよく、中間層ＣＴＬには有機物質が含まれてもよい。
【0068】
カバー層ＣＬは、画素回路層ＰＣＬとＮ型半導体層ＳＣＬ１との間に配置されることができる。カバー層ＣＬは、互いに隣接する発光素子ＬＥの間に配置されることができる。カバー層ＣＬは、Ｎ型半導体層ＳＣＬ１と接触することができる。カバー層ＣＬは、活性層ＡＬおよびＰ型半導体層ＳＣＬ２と直接隣接することができる。
【0069】
例えば、カバー層ＣＬは、発光素子ＬＥの活性層ＡＬの間に配置されることができる。カバー層ＣＬは、発光素子ＬＥのＰ型半導体層ＳＣＬ２の間に配置されることができる。
【0070】
本開示の一実施形態によれば、カバー層ＣＬは、発光素子ＬＥのそれぞれの活性層ＡＬをパターニングするためのマスクＭであり得る。マスクＭは、後述の第１マスクＭ１或いは第３マスクＭ３であり得る。本開示の一実施形態によれば、カバー層ＣＬは、Ｎ型半導体層ＳＣＬ１の少なくとも一部を露出することができ、カバー層ＣＬによって露出されたＮ型半導体層ＳＣＬ１上には、活性層ＡＬおよびＰ型半導体層ＳＣＬ２がパターニングされて、発光素子ＬＥのダイオード構造が形成されることができる。
【0071】
カバー層ＣＬは、様々な絶縁物質を含むことができる。例えば、カバー層ＣＬは、シリコン酸化物（ＳｉＯｘ）を含んでもよい。ただし、本開示はここで示される構成に限定されない。本開示の一実施形態によれば、カバー層ＣＬは、シリコン窒化物（ＳｉＮｘ）を含んでもよい。
【0072】
発光素子ＬＥは、第１電極ＣＭ上に配置されて、第１電極ＣＭと電気的に連結されることができる。発光素子ＬＥは、第２電極ＣＥの下部に配置されて、第２電極ＣＥと電気的に連結されることができる。発光素子ＬＥは、サブ画素ＳＰＸ１、ＳＰＸ２、ＳＰＸ３のそれぞれに提供されることができる。
【0073】
活性層ＡＬは、第１発光素子ＬＥ１に対する第１活性層ＡＬ１、第２発光素子ＬＥ２に対する第２活性層ＡＬ２、及び第３発光素子ＬＥ３に対する第３活性層ＡＬ３を含むことができる。
【0074】
Ｐ型半導体層ＳＣＬ２は、第１発光素子ＬＥ１に対する第１Ｐ型半導体層ＳＣＬ２－１、第２発光素子ＬＥ２に対する第２Ｐ型半導体層ＳＣＬ２－２、及び第３発光素子ＬＥ３に対する第３Ｐ型半導体層ＳＣＬ２－３を含むことができる。
【0075】
本開示の一実施形態によれば、Ｎ型半導体層ＳＣＬ１は、第１発光素子ＬＥ１、第２発光素子ＬＥ２、および第３発光素子ＬＥ３のそれぞれのＮ型半導体構造を形成することができる。
【0076】
例えば、第１発光素子ＬＥ１、第２発光素子ＬＥ２、及び第３発光素子ＬＥ３のそれぞれのＮ型半導体層ＳＣＬ１は、一体に形成されることができる。第１発光素子ＬＥ１、第２発光素子ＬＥ２、および第３発光素子ＬＥ３のそれぞれは、Ｎ型半導体層ＳＣＬ１を共有することができる。本開示の一実施形態によれば、第１発光素子ＬＥ１、第２発光素子ＬＥ２、および第３発光素子ＬＥ３のそれぞれの活性層ＡＬおよびＰ型半導体層ＳＣＬ２は、同じＮ型半導体層ＳＣＬ１上に順次パターニングされて製造されることができる。
【0077】
本開示の一実施形態によれば、Ｎ型半導体層ＳＣＬ１は、Ｎ型半導体層ＳＣＬ１、活性層ＡＬ、およびＰ型半導体層ＳＣＬ２の積層方向ＳＤＲ（例えば、画素回路層ＰＣＬの厚さ方向であって、第３方向ＤＲ３)に沿って突出した構造を含まなくてもよい。
【0078】
例えば、Ｎ型半導体層ＳＣＬ１は、平面上で見たとき、カバー層ＣＬと重畳する第１領域Ａ１およびカバー層ＣＬと重畳しない第２領域Ａ２を含むことができる。Ｎ型半導体層ＳＣＬ１は、第１領域Ａ１および第２領域Ａ２において同一平面ＰＬＡを形成することができる。本開示の一実施形態によれば、活性層ＡＬおよびＰ型半導体層ＳＣＬ２は、第２領域Ａ２内に配置されることができる。
【0079】
例えば、第２領域Ａ２内に配置されたＮ型半導体層ＳＣＬ１の一部は、画素回路層ＰＣＬの平面方向（例えばベース層の平面方向）に沿って、カバー層ＣＬと重畳しなくてもよい。ここで、画素回路層ＰＣＬの平面方向は、第３方向ＤＲ３と垂直な方向であって、第１方向ＤＲ１と第２方向ＤＲ２とが形成する平面の方向を意味することができる。
【0080】
本開示の一実施形態によれば、活性層ＡＬは、発光素子ＬＥの基底を形成できるＮ型半導体層ＳＣＬ１上に直接形成されることができる。これにより、基底を形成するＮ型半導体層ＳＣＬ１上に追加のＮ型半導体構造が形成されず、活性層ＡＬをパターニングすることができる。例えば、活性層ＡＬの障壁層のうちの１つ以上が基底を形成するＮ型半導体層ＳＣＬ１と直接隣接することができる。この場合、追加のＮ型半導体構造が、基底を形成するＮ型半導体層ＳＣＬ１上に形成されていない状態で活性層ＡＬをパターニングすることができる。
【0081】
本開示の一実施形態によれば、基底を形成するＮ型半導体層ＳＣＬ１上に追加のＮ型半導体構造が形成されていないことによって、電荷移動経路が減少され、これによって発光素子ＬＥの駆動電圧が減少する効果を提供することができる。
【0082】
また、基底を形成するＮ型半導体層ＳＣＬ１上に追加のＮ型半導体構造が形成されていないことによって、側方向（例えば、発光素子ＬＥの長さ方向）に延びる表面積を最小化できることから、漏洩電流が減少されることができる。
【0083】
また、基底を形成するＮ型半導体層ＳＣＬ１上に追加のＮ型半導体構造を形成しようとする場合、追加のＮ型半導体構造を形成するためのマスクの厚さはもっと大きくなるが、本開示の一実施形態によれば、追加のＮ型半導体構造は必須ではないことから、マスクの厚さが減少して、工程コストの削減が可能になる。
【0084】
一方、本開示の一実施形態によれば、Ｎ型半導体層ＳＣＬ１は、１つのドーパントを含んでもよい。例えば、Ｎ型半導体層ＳＣＬ１は、結晶性向上及び発光特性の改善のためにシリコンドーパントを含んでもよい。本開示の一実施形態によれば、シリコンドーパントは、Ｎ型半導体層ＳＣＬ１において１つの濃度勾配で形成されることができる。例えば、シリコンドーパントは、Ｎ型半導体層ＳＣＬ１において積層方向ＳＤＲに沿って、予め定められた範囲内の濃度範囲で提供されることができる。例えば、シリコンドーパントは、１０１８個／ｃｍ３以上１０２０個／ｃｍ３以下の濃度範囲で提供されることができる。
【0085】
シリコンドーパントは、Ｎ型半導体層ＳＣＬ１において予め定められた範囲内の濃度範囲を過度に超えるピーク濃度を形成しないことが可能である。これは、基底を形成するＮ型半導体層ＳＣＬ１上に追加のＮ型半導体構造が再形成されることなく、活性層ＡＬがＮ型半導体層ＳＣＬ１上に直接形成されることを意味することができる。ここで、ピーク濃度は、局所の分析区間内において、予め定められた濃度範囲の上限を超えるピーク濃度を意味することができる。
【0086】
第１電極ＣＭは、ボンディング電極であってもよい。発光素子ＬＥは、第１電極ＣＭとボンディング結合することができる。例えば、発光素子ＬＥは、様々な転写方式によって第１電極ＣＭ上に転写されることができ、一つのボンディング方式によって第１電極ＣＭとボンディングされて、電気的に連結されることができる。ボンディング方式としては、ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）ボンディング方式、レーザを用いたＬＡＢ（Ｌａｓｅｒ ａｓｓｉｓｔ ｂｏｎｄｉｎｇ）方式、超音波ボンディング方式、バンプ－ボール表面実装方式（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）、加圧及び加熱ボンディング方式（ＴＣ、Ｔｈｅｒｍｏ ｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ）などが用いられることができる。加圧及び加熱ボンディング方式は、発光素子ＬＥと第１電極ＣＭとを接触させた後、第１電極ＣＭの融点（ｍｅｌｔｉｎｇ ｐｏｉｎｔ）よりも高い温度に加熱してから、圧力を加えて発光素子ＬＥと第１電極ＣＭとを電気的及び物理的に連結する方式を意味することができる。
【0087】
表示装置１０の積層構造は、前述の例に必ずしも限定されない。本開示の一実施形態によれば、表示装置１０は、追加の層（例えば、カラーフィルタ、外郭フィルムなど）をさらに含んでもよい。
【0088】
【0089】
まず、図６～図１４を参照して、第１実施形態による表示装置１０の製造方法について説明する。図６～図１４は、第１実施形態による表示装置の製造方法を示す概略図である。図６及び図７は、第１実施形態による表示装置の製造方法を示すフロー図である。図７は、第１実施形態による表示装置１０の製造方法の一部のステップを具体的に示すものであって、発光素子ＬＥを製造するステップを示すフロー図である。図８は、発光素子を製造するステップにおいて、時間区間毎の工程温度を示すグラフである。図９～図１４は、第１実施形態による表示装置の製造方法を示す工程ステップ毎の概略断面図である。
【0090】
図６及び図７を参照すると、表示装置１０の製造方法は、発光素子を製造するステップＳ１０及び発光素子を画素回路層上に転写するステップＳ２０を含むことができる。本開示の一実施形態によれば、発光素子を製造するステップＳ１０は、Ｎ型半導体層を形成するステップＳ１２０、Ｎ型半導体層上にマスクを形成するステップＳ１４０、Ｎ型半導体層に対するサーマルクリーニング工程を行うステップＳ１６０、活性層を形成するステップＳ１８０、およびＰ型半導体層を形成するステップＳ１９０を含むことができる。
【0091】
【0092】
成長基板ＧＳは、対象物質を成長させるためのベース板であり得る。例えば、成長基板ＧＳは、一物質に対するエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）のためのウェハ（ｗａｆｅｒ）であり得る。成長基板ＧＳは、ＧａＡｓ、ＧａＰ、またはＩｎＰ基板であり得るが、成長基板ＧＳを形成するための物質は特定の例に限定されない。
【0093】
バッファ層ＢＦＬは、成長基板ＧＳ上に配置され、成長基板ＧＳ上に形成される半導体層の結晶性を向上させることができる。本開示の一実施形態によれば、バッファ層ＢＦＬは、ＧａＮまたはＡｌＮを含むことができるが、バッファ層ＢＦＬを形成するための物質は特定の例に限定されない。
【0094】
未ドープ半導体層ＵＳＣＬは、バッファ層ＢＦＬ上に配置され、成長基板ＧＳ上に形成される半導体層の欠陥を減少させることができる。本開示の一実施形態によれば、未ドープ半導体層ＵＳＣＬは、別途のドーパントを含まないＧａＮを含むことができるが、未ドープ半導体層ＵＳＣＬを形成するための物質は特定の例に限定されない。
【0095】
Ｎ型半導体層ＳＣＬ１は、未ドープ半導体層ＵＳＣＬ上にエピタキシャル成長されることができる。Ｎ型半導体層ＳＣＬ１は、前述のＮ型半導体物質のうちの１つ以上を含むことができる。本開示の一実施形態によれば、Ｎ型半導体層ＳＣＬ１は、シリコンをドープしたＧａＮを含んでもよい。
【0096】
【0097】
第１マスクＭ１は絶縁層を含むことができ、Ｎ型半導体層ＳＣＬ１の一部の領域をカバーするようにパターニングされることができる。本開示の一実施形態によれば、第１マスクＭ１は、シリコン酸化物（ＳｉＯｘ）を含むことができる。他の本開示の一実施形態によれば、第１マスクＭ１は、シリコン窒化物（ＳｉＮｘ）を含んでもよい。第１マスクＭ１は、Ｎ型半導体層ＳＣＬ１の一部を露出して、第１ホールＨ１を形成することができる。第１ホールＨ１の位置は、活性層ＡＬを形成するための位置に対応することができる。
【0098】
図６、図７、図８及び図１１を参照すると、Ｎ型半導体層に対するサーマルクリーニング工程を行うステップＳ１６０において、第１マスクＭ１によって露出されたＮ型半導体層ＳＣＬ１の少なくとも一部にサーマルクリーニング（ｔｈｅｒｍａｌ ｃｌｅａｎｉｎｇ）工程５００を適用することができる。
【0099】
本ステップにおいて、第１マスクＭ１によって露出されたＮ型半導体層ＳＣＬ１の一面は、クリーニングされることができる。例えば、サーマルクリーニング工程５００を行うことにより、露出されたＮ型半導体層ＳＣＬ１の面は平坦化されることができ、露出されたＮ型半導体層ＳＣＬ１の面上の不純物を除去することができる。
【0100】
本開示の一実施形態によれば、サーマルクリーニング工程５００を適用するために、初期温度Ｔ０をターゲット温度範囲△Ｔに昇温することができる。ターゲット温度範囲△Ｔは、ターゲット温度Ｔを少なくとも含むことができる。ターゲット温度範囲△Ｔは、第１温度Ｔ１と第２温度Ｔ２との間の範囲であり得る。Ｎ型半導体層に対するサーマルクリーニング工程を行うステップＳ１６０が行われる際に、工程温度はターゲット温度範囲△Ｔ内に維持する。本開示の一実施形態によれば、ターゲット温度範囲△Ｔは、６００℃以上８００℃以下であり得る。例えば、ターゲット温度Ｔは、７００℃或いは７５０℃であり得る。本開示の一実施形態によれば、ターゲット温度範囲△Ｔが８００℃を超える場合、後続的に活性層ＡＬを形成する工程環境をつくるために工程コストがかかりすぎ、活性層ＡＬが破損する恐れがあり、ターゲット温度範囲△Ｔが６００℃未満である場合、Ｎ型半導体層ＳＣＬ１に対するクリーニング工程を適切に行うのが困難である。
【0101】
本開示の一実施形態によれば、サーマルクリーニング工程５００は、Ｈ２とＮＨ３とが同時に供給された環境で行われることができる。この場合、サーマルクリーニング工程５００は、相対的に低い温度であるターゲット温度範囲△Ｔ下でも適切に行われることができる。すなわち、本開示の一実施形態によれば、工程温度の過度な昇温が必須ではないことから、工程コストを削減することができる。
【0102】
一方、サーマルクリーニング工程５００を行うためのターゲット温度範囲△Ｔは、活性層ＡＬを形成する際の工程温度と予め定められた差（例えば、１００℃）以内であり得る。あるいは、本開示の一実施形態によれば、サーマルクリーニング工程５００を行うためのターゲット温度範囲△Ｔは、活性層ＡＬを形成する際の工程温度と重畳してもよい。この場合、サーマルクリーニング工程５００を行った後、活性層ＡＬを形成するための工程環境をつくるに好適である。
【0103】
図６～図８、および図１２を参照すると、活性層を形成するステップＳ１８０およびＰ型半導体層を形成するステップＳ１９０において、第１マスクＭ１の露出したＮ型半導体層ＳＣＬ１の一部の領域上に活性層ＡＬおよびＰ型半導体層ＳＣＬ２を形成することができる。
【0104】
本ステップにおいて、Ｎ型半導体層ＳＣＬ１の一部、活性層ＡＬ、およびＰ型半導体層ＳＣＬ２は、ダイオード構造を有する発光積層構造ＥＳＬを形成することができる。
【0105】
活性層ＡＬは、第１マスクＭ１の配置されていない領域で、Ｎ型半導体層ＳＣＬ１上にエピタキシャル成長してパターニングされることができる。本開示の一実施形態によれば、活性層ＡＬは、井戸層としてｌｎＧａＮを含むことができ、活性層ＡＬは、障壁層としてＧａＮを含むことができる。
【0106】
Ｐ型半導体層ＳＣＬ２は、第１マスクＭ１の配置されていない領域で、活性層ＡＬ上にエピタキシャル成長してパターニングされることができる。Ｐ型半導体層ＳＣＬ２は、前述のＰ型半導体物質のうちの１つ以上を含むことができる。本開示の一実施形態によれば、Ｐ型半導体層ＳＣＬ２は、ＭｇのドープされたＧａＮを含むことができる。
【0107】
本開示の一実施形態によれば、活性層を形成するステップＳ１８０およびＰ型半導体層を形成するステップＳ１９０を行う工程温度は、先のサーマルクリーニング工程５００を行えるターゲット温度範囲△Ｔに含まれることができる。
【0108】
例えば、ターゲット温度範囲△Ｔは、活性層ＡＬおよびＰ型半導体層ＳＣＬ２を成長させるための工程温度に対応することができる。すなわち、サーマルクリーニング工程５００を行うための工程温度に昇温された後、別途の付加的な昇温を行う必要がない。本開示の一実施形態によれば、活性層を形成するステップＳ１８０およびＰ型半導体層を形成するステップＳ１９０を行う工程温度は、ターゲット温度Ｔよりも小さいか同じであり得る。
【0109】
一方、図１３を参照すると、活性層ＡＬの下部に超格子層ＳＬＬを形成するステップと、活性層ＡＬの上部に電子ブロック層ＥＢＬを形成するステップと、をさらに行ってもよい。例えば、超格子層ＳＬＬおよび電子ブロック層ＥＢＬは、第１マスクＭ１の配置されていないＮ型半導体層ＳＣＬ１の一部の領域上に選択的にパターニングされることができる。
【0110】
【0111】
本ステップを行うために、発光積層構造ＥＳＬを形成した後、Ｎ型半導体層ＳＣＬ１の一部をカッティングして、成長基板ＧＳから分離された発光素子ＬＥを提供することができる。例えば、Ｎ型半導体層ＳＣＬ１の一部は、レーザリフトオフ方式によってカッティング可能であるが、本開示は必ずしもこれに限定されるわけではない。
【0112】
本ステップにおいて、製造された発光素子ＬＥは、Ｐ型半導体層ＳＣＬ２が画素回路層ＰＣＬ上の第１電極ＣＭに向かうように転写されることができる。これにより、発光素子ＬＥは、第１電極ＣＭと電気的に連結されることができる。
【0113】
本ステップにおいて、第１マスクＭ１は、別途除去されなくてもよく、第１マスクＭ１は、前述のカバー層ＣＬで提供されることができる。
【0114】
【0115】
図１５～図１７は、第２実施形態による表示装置の製造方法を示す概略図である。図１５は、第２実施形態による表示装置１０の製造方法の一部のステップを具体的に示すものであって、発光素子ＬＥを製造するステップを示すフロー図である。図１６及び図１７は、第２実施形態による表示装置の製造方法を示す工程ステップ毎の概略断面図である。前述の内容と重複する内容は説明を省略する。
【0116】
第２実施形態による発光素子ＬＥの製造方法は、第１実施形態による発光素子ＬＥの製造方法と比較すると、追加のＮ型半導体層を形成するステップＳ１７０をさらに含むところが異なる。
【0117】
図１５～図１７を参照すると、追加のＮ型半導体層を形成するステップＳ１７０をさらに行って、第１マスクＭ１によって露出されたＮ型半導体層ＳＣＬ１上に追加のＮ型半導体層ＡＳＣＬをさらに形成することができる。
【0118】
追加のＮ型半導体層ＡＳＣＬは、活性層ＡＬを形成する前に、一部の領域内に選択的にパターニングされることができる。本開示の一実施形態によれば、追加のＮ型半導体層ＡＳＣＬおよびＮ型半導体層ＳＣＬ１の一部、活性層ＡＬ、およびＰ型半導体層ＳＣＬ２が、発光積層構造ＥＳＬ（あるいは発光素子ＬＥ）を形成することができる。
【0119】
一方、第２実施形態も同様に、サーマルクリーニング工程５００がターゲット温度範囲△Ｔ内で行われることで、工程コストが削減されると共にターゲット温度範囲△Ｔが活性層ＡＬおよびＰ型半導体層ＳＣＬ２を形成するための工程温度に対応することから、工程の利便性が向上される。
【0120】
次に、図６、図１８～図３２を参照して、第１実施形態の具体的な実施形態として、２つ以上の発光素子ＬＥを製造するステップを含む表示装置１０の製造方法について説明する。前述の内容と重複する内容は説明を省略する。
【0121】
図１８～図３２は、第１実施形態の具体的な実施形態を示す図であって、２つ以上の発光素子を製造するステップを含む表示装置の製造方法を示す概略図である。図１８及び図１９は、第１実施形態による表示装置１０の製造方法の一部のステップを具体的に示すものであって、発光素子ＬＥを製造するステップを示すフロー図である。図２０、図２１、図２３～図２５、図２７～図２９、図３1、および図３２は、図１８及び図１９に対応する表示装置の製造方法を示す工程ステップ毎の概略断面図である。図２２、図２６、および図３０は、図１８および図１９に対応する表示装置の製造方法を示す工程ステップ毎の概略平面図である。
【0122】
図１８及び図１９を参照すると、本開示の一実施形態による発光素子を製造するステップＳ１０は、Ｎ型半導体層を形成するステップＳ１２０、Ｎ型半導体上に第１発光積層構造を形成するステップＳ２１００、Ｎ型半導体上に第２発光積層構造を形成するステップＳ３１００及びＮ型半導体上に第３発光積層構造を形成するステップＳ４１００を含むことができる。本開示の一実施形態によるＮ型半導体上に第１発光積層構造を形成するステップＳ２１００は、Ｎ型半導体層上に第１マスクを形成するステップＳ２１４０、Ｎ型半導体層に対する第１サーマルクリーニング工程を行うステップＳ２１６０、第１活性層を形成するステップＳ２１８０、及び第１Ｐ型半導体層を形成するステップＳ２１９０を含むことができる。Ｎ型半導体上に第２発光積層構造を形成するステップＳ３１００は、Ｎ型半導体層上に第２マスクを形成するステップＳ３１４０、Ｎ型半導体層に対する第２サーマルクリーニング工程を行うステップＳ３１６０、第２活性層を形成するステップＳ３１８０、及び第２Ｐ型半導体層を形成するステップＳ３１９０を含むことができる。Ｎ型半導体上に第３発光積層構造を形成するステップＳ４１００は、Ｎ型半導体層上に第３マスクを形成するステップＳ４１４０、Ｎ型半導体層に対する第３サーマルクリーニング工程を行うステップＳ４１６０、第３活性層を形成するステップＳ４１８０、及び第３Ｐ型半導体層を形成するステップＳ４１９０を含むことができる。
【0123】
図１８～図２０を参照すると、Ｎ型半導体層上に第１マスクを形成するステップＳ２１４０及びＮ型半導体層に対する第１サーマルクリーニング工程を行うステップＳ２１６０において、Ｎ型半導体層ＳＣＬ１上に第１マスクＭ１を形成することができる。そして、第１マスクＭ１の露出するＮ型半導体層ＳＣＬ１の一部の領域に対する第１サーマルクリーニング工程５２０を行うことができる。
【0124】
本ステップにおいて、第１マスクＭ１は第１ホールＨ１を形成することができ、第１ホールＨ１からＮ型半導体層ＳＣＬ１が露出されることができる。
【0125】
本ステップにおいて、第１サーマルクリーニング工程５２０を行うための工程温度は、ターゲット温度範囲△Ｔまで昇温されることができる。これにより、第１ホールＨ１から露出されたＮ型半導体層ＳＣＬ１の上面は平坦化されることができる。
【0126】
図１８、図１９、図２１及び図２２を参照すると、第１活性層を形成するステップＳ２１８０及び第１Ｐ型半導体層を形成するステップＳ２１９０において、第１マスクＭ１によって露出されたＮ型半導体層ＳＣＬ１上に第１活性層ＡＬ１及び第１Ｐ型半導体層ＳＣＬ２－１をパターニングすることができる。
【0127】
本ステップにおいて、Ｎ型半導体層ＳＣＬ１の一部、第１活性層ＡＬ１及び第１Ｐ型半導体層ＳＣＬ２－１は、第１発光素子ＬＥ１を提供するための第１発光積層構造ＥＳＬ１を形成することができる。
【0128】
本開示の一実施形態によれば、第１活性層ＡＬ１をパターニングする際の工程温度は、第１サーマルクリーニング工程５２０を行う温度よりも小さいか同じであり得る。例えば、第１活性層ＡＬ１は、青色光を発散するための第１発光素子ＬＥ１の活性層ＡＬであって、第１活性層ＡＬ１をパターニングする際の工程温度は、７２０℃以上７８０℃以下であり得る。
【0129】
図１８、図１９、図２３、および図２４を参照すると、Ｎ型半導体層上に第２マスクを形成するステップＳ３１４０およびＮ型半導体層に対する第２サーマルクリーニング工程を行うステップＳ３１６０において、Ｎ型半導体層ＳＣＬ１上に第２マスクＭ２を形成することができる。そして、第２マスクＭ２の露出するＮ型半導体層ＳＣＬ１の一部の領域に対する第２サーマルクリーニング工程５４０を行うことができる。
【0130】
本ステップにおいて、第１マスクＭ１上に第１追加マスク層ＡＭ１を形成することができ、第１マスクＭ１および第１追加マスク層ＡＭ１をパターニングして、第２マスクＭ２を製造することができる。第２マスクＭ２は第２ホールＨ２を形成することができ、第２ホールＨ２からＮ型半導体層ＳＣＬ１は露出されることができる。
【0131】
本ステップにおいて、第２サーマルクリーニング工程５４０を行うための工程温度は、ターゲット温度範囲△Ｔまで昇温されることができる。これにより、第２ホールＨ２から露出されたＮ型半導体層ＳＣＬ１の上面は、平坦化されることができる。
【0132】
図１８、図１９、図２５及び図２６を参照すると、第２活性層を形成するステップＳ３１８０及び第２Ｐ型半導体層を形成するステップＳ３１９０において、第２マスクＭ２によって露出されたＮ型半導体層ＳＣＬ１上に第２活性層ＡＬ２及び第２Ｐ型半導体層ＳＣＬ２－２をパターニングすることができる。
【0133】
本ステップにおいて、Ｎ型半導体層ＳＣＬ１の一部、第２活性層ＡＬ２及び第２Ｐ型半導体層ＳＣＬ２－２は、第２発光素子ＬＥ２を提供するための第２発光積層構造ＥＳＬ２を形成することができる。
【0134】
本開示の一実施形態によれば、第２活性層ＡＬ２をパターニングする際の工程温度は、第２サーマルクリーニング工程５４０を行う温度よりも小さいか同じであり得る。例えば、第２活性層ＡＬ２は、緑色光を発散するための第２発光素子ＬＥ２の活性層ＡＬであって、第２活性層ＡＬ２をパターニングする際の工程温度は、６９０℃以上７３０℃以下であり得る。第２活性層ＡＬ２を形成する際の工程温度は、第１活性層ＡＬ１を形成する際の工程温度と非重畳するように選択されることができる。
【0135】
図１８、図１９、図２７、および図２８を参照すると、Ｎ型半導体層上に第３マスクを形成するステップＳ４１４０およびＮ型半導体層に対する第３サーマルクリーニング工程を行うステップＳ４１６０において、Ｎ型半導体層ＳＣＬ１上に第３マスクＭ３を形成することができる。そして、第３マスクＭ３の露出するＮ型半導体層ＳＣＬ１の一部の領域に対する第３サーマルクリーニング工程５６０を行うことができる。
【0136】
本ステップにおいて、第２マスクＭ２上に第２追加マスク層ＡＭ２を形成することができ、第２マスクＭ２および第２追加マスク層ＡＭ２をパターニングして、第３マスクＭ３を製造することができる。第３マスクＭ３は第３ホールＨ３を形成することができ、第３ホールＨ３からＮ型半導体層ＳＣＬ１は露出されることができる。
【0137】
本ステップにおいて、第３サーマルクリーニング工程５６０を行うための工程温度は、ターゲット温度範囲△Ｔまで昇温されることができる。これにより、第３ホールＨ３から露出されたＮ型半導体層ＳＣＬ１の上面は平坦化されることができる。
【0138】
図１８、図１９、図２９、および図３０を参照すると、第３活性層を形成するステップＳ４１８０および第３Ｐ型半導体層を形成するステップＳ４１９０において、第３マスクＭ３によって露出されたＮ型半導体層ＳＣＬ１上に第３活性層ＡＬ３および第３Ｐ型半導体層ＳＣＬ２－３をパターニングすることができる。
【0139】
本ステップにおいて、Ｎ型半導体層ＳＣＬ１の一部、第３活性層ＡＬ３および第３Ｐ型半導体層ＳＣＬ２－３は、第３発光素子ＬＥ３を提供するための第３発光積層構造ＥＳＬ３を形成することができる。
【0140】
本開示の一実施形態によれば、第３活性層ＡＬ３をパターニングする際の工程温度は、第３サーマルクリーニング工程５６０を行う温度よりも小さいか同じであり得る。例えば、第３活性層ＡＬ３は、赤色光を発散するための第３発光素子ＬＥ３の活性層ＡＬであって、第３活性層ＡＬ３をパターニングする際の工程温度は、６００℃以上７００℃以下であり得る。第３活性層ＡＬ３を形成する際の工程温度は、第２活性層ＡＬ２を形成する際の工程温度と非重畳するように選択されることができる。
【0141】
一方、本開示の一実施形態によれば、活性層ＡＬのうち相対的に温度に強い活性層ＡＬを優先的にパターニングすることができる。例えば、各活性層ＡＬを形成するための工程温度は、第１活性層ＡＬ１、第２活性層ＡＬ２、および第３活性層ＡＬ３の順に高い。第１活性層ＡＬ１は、第１工程温度で形成することができ、第２活性層ＡＬ２は、第２工程温度で形成することができ、第３活性層ＡＬ３は、第３工程温度で形成することができる。この際、第２工程温度は第１工程温度よりも低くてもよく、第３工程温度は第２工程温度よりも低くてもよい。
【0142】
例えば、第１活性層ＡＬ１、第２活性層ＡＬ２、および第３活性層ＡＬ３を順次形成し、その後に形成する活性層ＡＬに対する工程温度はさらに低くてもよい。この場合、先に形成されて相対的に高温環境に強い活性層ＡＬは、後に形成する活性層ＡＬの工程温度によって損傷する恐れを低減することができる。
【0143】
また、各活性層ＡＬ１、ＡＬ２、ＡＬ３に対する工程温度が、サーマルクリーニング工程５００を行う温度と予め定められた差以内に設定されることから、活性層ＡＬ１、ＡＬ２、ＡＬ３の損傷が防止され、不要なコストがかかることを防ぐことができる。
【0144】
続いて、図３２を参照すると、製造された第１発光素子ＬＥ１、第２発光素子ＬＥ２、および第３発光素子ＬＥ３は、それぞれ対応する画素回路層ＰＣＬ上の第１－１電極ＣＭ１、第１－２電極ＣＭ２、および第１－３電極ＣＭ３上に転写されることができる。
【0145】
以下では、図３３～図３６を参照して、本開示の一実施形態による表示装置１０の適用分野について説明する。ただし、表示装置１０の適用分野は、必ずしも後述の例に限定されない。図３３～図３６は、本開示の一実施形態による表示装置の適用例を示す概略図である。
【0146】
まず、図３３を参照すると、表示装置１０は、ディスプレイ部１２２０およびストラップ部１２４０を含むスマートウォッチ１２００に適用されることができる。
【0147】
スマートウォッチ１２００は、ウェアラブル電子装置であって、ストラップ部１２４０をユーザの手首に装着する構造を有することができる。ここで、ディスプレイ部１２２０には表示装置１０が適用され、時間情報を含むイメージデータをユーザに提供することができる。
【0148】
図３４を参照すると、表示装置１０は、オートモーティブディスプレイ（ａｕｔｏｍｏｔｉｖｅ ｄｉｓｐｌａｙ）１３００に適用されることができる。ここで、オートモーティブディスプレイ１３００は、車両の内外部に備えられて、イメージデータを提供する電子装置を意味することができる。
【0149】
例えば、表示装置１０は、車両に備えられたインフォテインメントパネル（ｉｎｆｏｒｔａｉｎｍｅｎｔ ｐａｎｅｌ）１３１０、クラスタ（ｃｌｕｓｔｅｒ）１３２０、コドライバーディスプレイ（ｃｏ－ｄｒｉｖｅｒ ｄｉｓｐｌａｙ）１３３０、ヘッドアップディスプレイ（ｈｅａｄ－ｕｐ ｄｉｓｐｌａｙ）１３４０、サイドミラーディスプレイ（ｓｉｄｅ ｍｉｒｒｏｒ ｄｉｓｐｌａｙ）１３５０、およびリアシートディスプレイ（ｒｅａｒ ｓｅａｔ ｄｉｓｐｌａｙ）１３６０のうちの少なくともいずれか１つに適用されることができる。
【0150】
図３５を参照すると、表示装置１０は、フレーム１７０及びレンズ部１７１を含むスマートグラスに適用されることができる。スマートグラスは、ユーザの顔に着用可能なウェアラブル電子装置であって、フレーム１７０の一部がフォールディング或いはアンフォールディングされる構造であり得る。例えば、スマートグラスは、拡張現実（ＡＲ；Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）用ウェアラブル装置であり得る。
【0151】
フレーム１７０は、レンズ部１７１を支持するハウジング１７０ｂ及びユーザの着用のための脚部１７０ａを含むことができる。脚部１７０ａは、ヒンジによってハウジング１７０ｂに連結されて、フォールディング或いはアンフォールディングされることができる。
【0152】
フレーム１７０には、バッテリ、タッチパッド、マイク、カメラなどが内蔵されることができる。また、フレーム１７０には、光を出力するプロジェクタ、光信号などを制御するプロセッサなどが内蔵されることができる。
【0153】
レンズ部１７１は、光を透過させたり、光を反射させたりする光学部材であり得る。レンズ部１７１は、ガラス、透明な合成樹脂等を含むことができる。
【0154】
また、レンズ部１７１は、フレーム１７０のプロジェクタから送出された光信号による映像をレンズ部１７１の後面（例えば、ユーザの目に向かう方向の面）によって反射させてユーザの目で認識可能にすることができる。例えば、ユーザは、図示のように、レンズ部１７１に表示された時間、日付などの情報を認識することができる。すなわち、レンズ部１７１は一種の表示装置であり、表示装置１０はレンズ部１７１に適用することができる。
【0155】
図３６を参照すると、表示装置１０は、ヘッド装着バンド１８０およびディスプレイ収納ケース１８１を含むヘッドマウントディスプレー（ＨＭＤ；Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）に適用されることができる。ヘッドマウントディスプレーは、ユーザの頭に着用可能なウェアラブル電子装置である。
【0156】
ヘッド装着バンド１８０は、ディスプレイ収納ケース１８１に連結されて、ディスプレイ収納ケース１８１を固定する部分である。図面において、ヘッド装着バンド１８０は、ユーザの頭の上面と両側面を取り囲むものとして示されたが、これに限定されない。ヘッド装着バンド１８０は、ユーザの頭にヘッドマウントディスプレーを固定するためのものであって、メガネフレーム形態またはヘルメット形態に形成することもできる。
【0157】
ディスプレイ収納ケース１８１は、表示装置１０を収納し、少なくとも１つのレンズを含むことができる。少なくとも１つのレンズは、ユーザに映像を提供する部分である。例えば、ディスプレイ収納ケース１８１に具現される左眼レンズおよび右眼レンズには、表示装置１０が適用されることができる。
【0158】
以上に述べたように、本開示の好ましい各実施形態を参照して説明したが、当該技術分野の当業者又は当該技術分野において通常の知識を有する者であれば、後述する特許請求の範囲に記載された本開示の思想及び技術領域から逸脱しない範囲内で本開示を様々に修正及び変更可能である。
【0159】
したがって、本開示の技術的範囲は明細書の詳細な説明に記載された内容に限定されず、特許請求の範囲によって決定される。
【符号の説明】
【0160】
１０ 表示装置
PＸ 画素
ＬＥ 発光素子
ＳＣＬ１ Ｎ型半導体層
ＳＣＬ２ Ｐ型半導体層
ＡＬ 活性層
ＰＣＬ 画素回路層
ＥＭＬ 発光素子層
ＣＭ 第１電極
ＣＥ 第２電極
Ｔ０ 初期温度
Ｔ ターゲット温度
５００ サーマルクリーニング工程
Ｍ１、Ｍ２、Ｍ３ 第１マスク、第２マスク、第３マスク
ＥＳＬ 発光積層構造
PＸ 画素
ＬＥ 発光素子
ＳＣＬ１ Ｎ型半導体層
ＳＣＬ２ Ｐ型半導体層
ＡＬ 活性層
ＰＣＬ 画素回路層
ＥＭＬ 発光素子層
ＣＭ 第１電極
ＣＥ 第２電極
Ｔ０ 初期温度
Ｔ ターゲット温度
５００ サーマルクリーニング工程
Ｍ１、Ｍ２、Ｍ３ 第１マスク、第２マスク、第３マスク
ＥＳＬ 発光積層構造
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】