(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024068620
(43)【公開日】2024-05-20
(54)【発明の名称】基板の作製方法、埋め込み基板及び半導体
(51)【国際特許分類】
H05K 3/46 20060101AFI20240513BHJP
H01L 23/12 20060101ALI20240513BHJP
【ＦＩ】
H05K3/46 Q
H05K3/46 B
H01L23/12 F
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023134289
(22)【出願日】2023-08-21
(31)【優先権主張番号】202211389985.2
(32)【優先日】2022-11-08
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】520350546
【氏名又は名称】珠海越亜半導体股▲分▼有限公司
【氏名又は名称原語表記】ＺＨＵＨＡＩ ＡＣＣＥＳＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯ．， ＬＴＤ
(74)【代理人】
【識別番号】100112737
【弁理士】
【氏名又は名称】藤田 考晴
(74)【代理人】
【識別番号】100136168
【弁理士】
【氏名又は名称】川上 美紀
(74)【代理人】
【識別番号】100196117
【弁理士】
【氏名又は名称】河合 利恵
(72)【発明者】
【氏名】陳 先明
(72)【発明者】
【氏名】黄 高
(72)【発明者】
【氏名】林 文健
(72)【発明者】
【氏名】洪 業傑
(72)【発明者】
【氏名】黄 本霞
(72)【発明者】
【氏名】黄 聚▲塵▼
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA02
5E316AA32
5E316AA38
5E316AA43
5E316BB13
5E316CC08
5E316CC32
5E316EE01
5E316FF04
5E316GG15
5E316GG17
5E316GG28
5E316HH11
5E316HH22
5E316HH33
5E316HH40
5E316JJ12
5E316JJ13
(57)【要約】
【課題】素子の埋め込みを完了しながら基板の反りを低減することができる基板の作製方法、埋め込み基板及び半導体を提供する。
【解決手段】基板の作製方法は、交互に積層して設けられる第１回路層と第１誘電体層とを含む第１半完成基板を作製するステップと、第１回路層に粘性材料層を設け、素子貼り付け領域を形成するステップと、素子貼り付け領域に埋め込み素子を貼り付けるステップであって、埋め込み素子のピン面が、粘性材料層から離れて設けられるステップと、第１回路層に第２誘電体層を圧着するステップであって、第２誘電体層が、粘性材料層及び埋め込み素子を覆うステップと、第１導通柱、第２導通柱及び第２回路層を作製するステップであって、第１導通柱が、第２誘電体層を貫通し、第１導通柱が、第２回路層と第１回路層を接続するために使用され、第２導通柱が、埋め込み素子と第２回路層を接続するために使用されるステップと、を含む。
【選択図】図１
【解決手段】基板の作製方法は、交互に積層して設けられる第１回路層と第１誘電体層とを含む第１半完成基板を作製するステップと、第１回路層に粘性材料層を設け、素子貼り付け領域を形成するステップと、素子貼り付け領域に埋め込み素子を貼り付けるステップであって、埋め込み素子のピン面が、粘性材料層から離れて設けられるステップと、第１回路層に第２誘電体層を圧着するステップであって、第２誘電体層が、粘性材料層及び埋め込み素子を覆うステップと、第１導通柱、第２導通柱及び第２回路層を作製するステップであって、第１導通柱が、第２誘電体層を貫通し、第１導通柱が、第２回路層と第１回路層を接続するために使用され、第２導通柱が、埋め込み素子と第２回路層を接続するために使用されるステップと、を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板の作製方法であって、
第１半完成基板を作製するステップであって、前記第１半完成基板は、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含み、前記第１回路層と前記第１誘電体層は、交互に積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２であるステップと、
前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成するステップであって、前記粘性材料層の基板に垂直な方向の投影面積が、素子の基板に垂直な方向の投影面積よりも小さいステップと、
前記素子貼り付け領域に埋め込み素子を貼り付けるステップであって、前記埋め込み素子のピン面が、前記粘性材料層から離れて設けられるステップと、
前記第１回路層に第２誘電体層を圧着するステップであって、前記第２誘電体層が、前記粘性材料層及び前記埋め込み素子を覆うステップと、
第１導通柱、第２導通柱及び第２回路層を作製するステップであって、前記第１導通柱が、前記第２誘電体層を貫通し、前記第１導通柱が、前記第２回路層と前記第１回路層を接続するために使用され、前記第２導通柱が、前記埋め込み素子と前記第２回路層を接続するために使用されるステップと、を含むことを特徴とする基板の作製方法。
第１半完成基板を作製するステップであって、前記第１半完成基板は、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含み、前記第１回路層と前記第１誘電体層は、交互に積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２であるステップと、
前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成するステップであって、前記粘性材料層の基板に垂直な方向の投影面積が、素子の基板に垂直な方向の投影面積よりも小さいステップと、
前記素子貼り付け領域に埋め込み素子を貼り付けるステップであって、前記埋め込み素子のピン面が、前記粘性材料層から離れて設けられるステップと、
前記第１回路層に第２誘電体層を圧着するステップであって、前記第２誘電体層が、前記粘性材料層及び前記埋め込み素子を覆うステップと、
第１導通柱、第２導通柱及び第２回路層を作製するステップであって、前記第１導通柱が、前記第２誘電体層を貫通し、前記第１導通柱が、前記第２回路層と前記第１回路層を接続するために使用され、前記第２導通柱が、前記埋め込み素子と前記第２回路層を接続するために使用されるステップと、を含むことを特徴とする基板の作製方法。
【請求項2】
前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成する前記ステップは、具体的には、
前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設け、素子貼り付け領域を形成するステップを含むことを特徴とする請求項１に記載の基板の作製方法。
前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設け、素子貼り付け領域を形成するステップを含むことを特徴とする請求項１に記載の基板の作製方法。
【請求項3】
前記第１回路層にＰＩＤ材料層を設ける前記ステップは、
前記第１回路層を覆うＰＩＤ材料層を前記第１回路層に設けるステップと、
前記ＰＩＤ材料層に対してフォトリソグラフィプロセスを実行し、素子貼り付け領域を形成するステップと、を含むことを特徴とする請求項２に記載の基板の作製方法。
前記第１回路層を覆うＰＩＤ材料層を前記第１回路層に設けるステップと、
前記ＰＩＤ材料層に対してフォトリソグラフィプロセスを実行し、素子貼り付け領域を形成するステップと、を含むことを特徴とする請求項２に記載の基板の作製方法。
【請求項4】
第１導通柱、第２導通柱及び第３回路層を作製する前記ステップは、具体的には、
前記第２誘電体層に穴を開け、第１ビアホールと第２ビアホールを形成し、前記第１回路層と前記埋め込み素子のピンとを露出させるステップと、
前記第１ビアホールと前記第２ビアホールに対してホール充填電気めっきを実行し、第１導通柱、第２導通柱及び前記第２誘電体層に形成される第２シード層を得るステップと、
前記第２シード層に対してフォトリソグラフィプロセスを実行して、第２回路層を得るステップと、を含むことを特徴とする請求項１に記載の基板の作製方法。
前記第２誘電体層に穴を開け、第１ビアホールと第２ビアホールを形成し、前記第１回路層と前記埋め込み素子のピンとを露出させるステップと、
前記第１ビアホールと前記第２ビアホールに対してホール充填電気めっきを実行し、第１導通柱、第２導通柱及び前記第２誘電体層に形成される第２シード層を得るステップと、
前記第２シード層に対してフォトリソグラフィプロセスを実行して、第２回路層を得るステップと、を含むことを特徴とする請求項１に記載の基板の作製方法。
【請求項5】
前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設ける前記ステップは、具体的には、
前記第１回路層にＰＩＤ材料層を圧着し、又は前記第１回路層の予め設定された位置にＤＡＦ材料をコーティングするステップを含むことを特徴とする請求項２に記載の基板の作製方法。
前記第１回路層にＰＩＤ材料層を圧着し、又は前記第１回路層の予め設定された位置にＤＡＦ材料をコーティングするステップを含むことを特徴とする請求項２に記載の基板の作製方法。
【請求項6】
第１半完成基板を作製する前記ステップは、具体的には、
第Ｎ層の金属層の表面に第Ｎ個の誘電体層を圧着し、前記第Ｎ個の誘電体層に第Ｎ＋１層の金属層を設けるステップと、
前記第Ｎ層の金属層に対してフォトリソグラフィを実行し、前記第Ｎ＋１層の金属層に対してフォトリソグラフィを実行し、Ｎ＋１個の第１回路層を形成するステップであって、前記Ｎ＋１個の第１回路層が、導通柱を介して互いに連通し、Ｎ≧１であるステップと、を含むことを特徴とする請求項１に記載の基板の作製方法。
第Ｎ層の金属層の表面に第Ｎ個の誘電体層を圧着し、前記第Ｎ個の誘電体層に第Ｎ＋１層の金属層を設けるステップと、
前記第Ｎ層の金属層に対してフォトリソグラフィを実行し、前記第Ｎ＋１層の金属層に対してフォトリソグラフィを実行し、Ｎ＋１個の第１回路層を形成するステップであって、前記Ｎ＋１個の第１回路層が、導通柱を介して互いに連通し、Ｎ≧１であるステップと、を含むことを特徴とする請求項１に記載の基板の作製方法。
【請求項7】
埋め込み基板であって、請求項１～６のいずれか１項に記載の基板の作製方法によって作製され、
互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含む半完成基板であって、前記第１回路層と前記第１誘電体層が、交互して積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２である半完成基板と、
前記埋め込み素子と半完成基板の間に設けられる粘性材料層と、
埋め込み素子であって、前記埋め込み素子のピン面が、前記半完成基板の第１回路層から離れて設けられる埋め込み素子と、
前記埋め込み素子及び前記半完成基板の第１回路層に接続される第２回路層と、
前記半完成基板と前記第２回路層の間に設けられ、前記埋め込み素子を覆う第２誘電体層と、を含むことを特徴とする埋め込み基板。
互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含む半完成基板であって、前記第１回路層と前記第１誘電体層が、交互して積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２である半完成基板と、
前記埋め込み素子と半完成基板の間に設けられる粘性材料層と、
埋め込み素子であって、前記埋め込み素子のピン面が、前記半完成基板の第１回路層から離れて設けられる埋め込み素子と、
前記埋め込み素子及び前記半完成基板の第１回路層に接続される第２回路層と、
前記半完成基板と前記第２回路層の間に設けられ、前記埋め込み素子を覆う第２誘電体層と、を含むことを特徴とする埋め込み基板。
【請求項8】
前記埋め込み素子には、能動素子及び受動素子が含まれることを特徴とする請求項７に記載の埋め込み基板。
【請求項9】
前記粘性材料層には、ＰＩＤ材料層又はＤＡＦ材料層が含まれることを特徴とする請求項７に記載の埋め込み基板。
【請求項10】
請求項７～９に記載の埋め込み基板を少なくとも１つ含むことを特徴とする半導体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体作製の技術分野に関し、特に基板の作製方法、埋め込み基板及び半導体に関する。
【背景技術】
【0002】
電子産業の継続的な発展に伴い、電子製品の多機能化と小型化が発展傾向にある。パッケージ基板の分野では、素子を基板内に埋め込むことにより、電子製品が高集積化、多機能化、小型化のニーズを満たすことに役立つことができる。従来技術では、素子を埋め込む基板の作製に対して、通常、まず基板にキャビティを作製し、次に埋め込まれた素子をキャビティ内に貼り付け、誘電体材料を圧着してキャビティを充填し、埋め込み素子を覆う。しかし、この作製方法では、先にキャビティを作製する必要があり、プロセスフローが長く、コストが高く、基板の作製プロセスで反りの問題が発生しやすい。したがって、基板を作製するための新しい方法が急務となっている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示は、従来技術に存在する技術的問題の１つを少なくともある程度解決することを目的としている。
【0004】
このため、本開示の実施形態の１つの目的は、素子の埋め込みを完了しながら基板の反りを低減することができる基板の作製方法、埋め込み基板及び半導体を提供することにある。
【課題を解決するための手段】
【0005】
上記の技術的目的を達成するために、本開示の実施形態で採用される技術案は、基板の作製方法を含む。前記基板の作製方法は、第１半完成基板を作製するステップであって、前記第１半完成基板が、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含み、前記第１回路層と前記第１誘電体層が、交互に積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２であるステップと、前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成するステップであって、前記粘性材料層の基板に垂直な方向の投影面積が、素子の基板に垂直な方向の投影面積よりも小さいステップと、前記素子貼り付け領域に埋め込み素子を貼り付けるステップであって、前記埋め込み素子のピン面が、前記粘性材料層から離れて設けられるステップと、前記第１回路層に第２誘電体層を圧着するステップであって、前記第２誘電体層が、前記粘性材料層及び前記埋め込み素子を覆うステップと、第１導通柱、第２導通柱及び第２回路層を作製するステップであって、前記第１導通柱が、前記第２誘電体層を貫通し、前記第１導通柱が、前記第２回路層と前記第１回路層を接続するために使用され、前記第２導通柱が、前記埋め込み素子と前記第２回路層を接続するために使用されるステップと、を含む。
【0006】
また、本開示における上記実施形態の基板の作製方法によれば、以下の追加の技術的特徴を有してもよい。さらに、本開示の実施形態では、前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成する前記ステップは、具体的には、前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設け、素子貼り付け領域を形成するステップを含む。
【0007】
さらに、本開示の実施形態では、前記第１回路層にＰＩＤ材料層を設ける前記ステップは、前記第１回路層を覆うＰＩＤ材料層を前記第１回路層に設けるステップと、前記ＰＩＤ材料層に対してフォトリソグラフィプロセスを実行し、素子貼り付け領域を形成するステップとを含む。
【0008】
さらに、本開示の実施形態では、第１導通柱、第２導通柱及び第３回路層を作製する前記ステップは、具体的には、前記第２誘電体層に穴を開け、第１ビアホールと第２ビアホールを形成し、前記第１回路層と前記埋め込み素子のピンとを露出させるステップと、前記第１ビアホールと前記第２ビアホールに対してホール充填電気めっきを実行し、第１導通柱、第２導通柱及び前記第２誘電体層に形成される第２シード層を得るステップと、前記第２シード層に対してフォトリソグラフィプロセスを実行して、第２回路層を得るステップと、を含む。
【0009】
さらに、本開示の実施形態では、前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設ける前記ステップは、具体的には、前記第１回路層にＰＩＤ材料層を圧着し、又は前記第１回路層の予め設定された位置にＤＡＦ材料をコーティングするステップを含む。
【0010】
さらに、本開示の実施形態では、第１半完成基板を作製する前記ステップは、具体的には、第Ｎ層の金属層の表面に第Ｎ個の誘電体層を圧着し、前記第Ｎ個の誘電体層に第Ｎ＋１層の金属層を設けるステップと、前記第Ｎ層の金属層に対してフォトリソグラフィを実行し、前記第Ｎ＋１層の金属層に対してフォトリソグラフィを実行し、Ｎ＋１個の第１回路層を形成するステップであって、前記Ｎ＋１個の第１回路層が、導通柱を介して互いに連通し、Ｎ≧１であるステップと、を含む。
【0011】
一方、本開示の実施形態は、上記の実施形態のいずれか１項に記載の基板の作製方法によって作製される基板をさらに含む。前記基板は、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含む半完成基板であって、前記第１回路層と前記第１誘電体層が、交互して積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂが、関係式ａ＝ｂ＋１を満たし、ａ≧２である半完成基板と、前記埋め込み素子と半完成基板の間に設けられる粘性材料層と、埋め込み素子であって、前記埋め込み素子のピン面が、前記半完成基板の第１回路層から離れて設けられる埋め込み素子と、前記埋め込み素子及び前記半完成基板の第１回路層に接続される第２回路層と、前記半完成基板と前記第２回路層の間に設けられ、前記埋め込み素子を覆う第２誘電体層と、を含む。
【0012】
さらに、本開示の実施形態では、前記埋め込み素子には、能動素子及び受動素子が含まれる。
【0013】
さらに、本開示の実施形態では、前記粘性材料層には、ＰＩＤ材料層又はＤＡＦ材料層が含まれる。
【0014】
また、本開示は、上記のいずれか１項の実施形態に記載の埋め込み基板を少なくとも１つ含む半導体をさらに提供する。
【0015】
本開示の利点及び有益な効果は、以下の説明で部分的に示され、一部が以下の説明から明らかになり、又は本開示の実践によって理解される。
本開示は、埋め込み素子を置くためのキャビティを作成することなく、埋め込み素子を回路層間の誘電体層に直接置くことができ、また、本開示の素子を埋め込む前の半完成品が対称構造であるため、作製プロセスにおける反り現象を低減し、製品の歩留まりを向上させることができる。
本開示は、埋め込み素子を置くためのキャビティを作成することなく、埋め込み素子を回路層間の誘電体層に直接置くことができ、また、本開示の素子を埋め込む前の半完成品が対称構造であるため、作製プロセスにおける反り現象を低減し、製品の歩留まりを向上させることができる。
【図面の簡単な説明】
【0016】
【図1】本開示の１つの具体的な実施形態における基板の作製方法のステップの概略図である。
【図2】本開示の１つの具体的な実施形態における埋め込み基板の構造概略図である。
【図3】本開示の１つの具体的な実施形態における基板の作製プロセスにおける構造の変化の概略図である。
【図4】本開示における１つの具体的な実施形態における別の基板の作製プロセスにおける構造の変化の概略図である。
【発明を実施するための形態】
【0017】
以下に図面を参照しながら本開示の実施形態における基板の作製方法の原理及びプロセスを説明する。
【0018】
図１を参照すると、本開示の基板の作製方法は、以下のステップＳ１～Ｓ５を含む。
【0019】
ステップＳ１において、第１半完成基板を作製し、前記第１半完成基板は、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含み、前記第１回路層と前記第１誘電体層は、交互に積層して設けられ、前記第１回路層の数ａと前記第１誘電体層の数ｂは、関係式ａ＝ｂ＋１を満たし、ａ≧２である。
【0020】
このステップでは、半完成基板を予め作製することができ、半完成基板は、２つ以上の回路層と少なくとも１つの誘電体層とを含んでもよい。第１回路層は、第１誘電体層に交互に積層して設けられてもよく、回路層の数は、誘電体層の数＋１であり、つまり、半完成基板に垂直な方向において、半完成基板の回路層の数が２層であろうとＮ層であろうと、回路層は、常に半完成基板の表面に位置し、誘電体層は、常に２つの回路層の間に設けられる。対称構造の半完成基板を設けることにより、その後の圧着プロセスで生じる両面の銅残存率の違いによる反り不良を回避することができる。
【0021】
ステップＳ２において、前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成し、前記粘性材料層の基板に垂直な方向の投影面積は、素子の基板に垂直な方向の投影面積よりも小さい。
【0022】
このステップでは、回路層が常に半完成基板の基板に垂直な方向の２つの表面に位置するため、任意の表面の回路層に粘性材料層を設けることができる。粘性材料層の基板に垂直な方向の投影面積が素子の基板に垂直な方向の投影面積よりも小さいため、素子貼り付け領域が形成される。粘性材料層の投影面積が素子の投影面積よりも小さいため、素子を貼り付けるときの粘性材料層のオーバーフローによるその後のプロセスへの影響を回避することができる。素子貼り付け領域は、第１回路層の任意の位置に位置することができる。粘性材料は、埋め込み素子を固定し、その後のプロセスに素子がオフセットすることを回避することができる。
【0023】
ステップＳ３において、前記素子貼り付け領域に埋め込み素子を貼り付け、前記埋め込み素子のピン面は、前記粘性材料層から離れて設けられる。
【0024】
このステップでは、素子貼り付け領域に埋め込みを貼り付けることができる。素子は、能動素子又は受動素子を含んでもよい。能動素子は、チップ、トランジスタなどを含んでもよく、受動チップは、抵抗器やコンデンサなどを含んでもよい。素子にピン面とパッケージ面があるため、一般的に、チップのパッケージ面とピン面は、対向して設けられ、貼り付けるとき、素子のピンを第１回路層から離せ、パッケージ面を粘性材料層に貼り合わせることができる。第１回路層が上を向くことを例とすると、貼り付けるとき、埋め込み素子のピンも上を向くべきである。
【0025】
ステップＳ４において、前記第１回路層に第２誘電体層を圧着し、前記第２誘電体層は、前記粘性材料層及び前記埋め込み素子を覆う。
【0026】
このステップでは、素子を貼り付けた後、第１回路層に第２誘電体層を圧着することができ、第２誘電体層は、樹脂などの材料からなる誘電体層であってもよく、圧着する際に、第２誘電体層は、第１誘電体層、粘性材料層及び埋め込み素子を完全に覆う必要があり、したがって、第２誘電体層の厚さは、粘性材料層及び埋め込み素子の厚さの合計よりも大きい必要がある。
【0027】
ステップＳ５において、第１導通柱、第２導通柱及び第２回路層を作製し、前記第１導通柱は、前記第２誘電体層を貫通し、前記第１導通柱は、前記第２回路層と前記第１回路層を接続するために使用され、前記第２導通柱は、前記埋め込み素子と前記第２回路層を接続するために使用される。
【0028】
このステップでは、第２誘電体層が圧着された後、第２誘電体層を貫通する第１導通柱と、埋め込み素子及び後続の回路層を接続するための第２ビアホールと、半完成基板及び埋め込み素子を接続するための第２回路層と、を第２誘電体層上に作製することができる。作製する場合、まず、第２誘電体層にレーザー穴あけ加工を実行し、次に電気めっきによって第１導通柱と第２導通柱を形成し、引き続き電気めっきを施し、第２回路層を作製するための十分な厚さの金属層を形成し、最後に、金属層に対してフォトリソグラフィを実行して第２回路層を得ることができる。
【0029】
さらに、前記第１回路層に粘性材料層を設け、素子貼り付け領域を形成する前記ステップは、具体的には、前記第１回路層にＰＩＤ材料層又はＤＡＦ材料層を設けて素子貼り付け領域を形成するステップを含んでもよい。
【0030】
本開示の実施形態では、粘性材料層は、ＰＩＤ材料層又はＤＡＦ材料層であってもよい。ＰＩＤ材料層とＤＡＦ材料層の両方は、粘性のある材料層であり、埋め込み素子を固定し、その後のプロセスでの位置ずれが発生して製品の品質に影響を与えることを回避することができる。実際の用途でのＰＩＤ材料層は、第１回路層全体を覆う薄膜であることが多く、したがって、ＰＩＤ材料層を設ける場合、第１回路層上の素子貼り付け領域を必要としない他のＰＩＤ層も除去する必要がある。
【0031】
さらに、前記第１回路層にＰＩＤ材料層を設ける前記ステップは、前記第１回路層を覆うＰＩＤ材料層を前記第１回路層に設けるステップと、前記ＰＩＤ材料層に対してフォトリソグラフィプロセスを実行し、素子貼り付け領域を形成するステップと、を含んでもよい。
【0032】
本開示の実施形態では、ＰＩＤ材料が第１回路層全体を覆うのための十分な薄膜であるため、第１回路層の他の領域が薄膜によって電気的に絶縁されることを回避するために、非素子貼り付け領域のＰＩＤ材料を除去する必要がある。素子貼り付け領域のＰＩＤ材料層のみを残すように、フォトリソグラフィプロセスにより残りのＰＩＤ材料を除去することができる。
【0033】
さらに、前記第１回路層にＰＩＤ材料層を設け、又は前記第１回路層にＤＡＦ材料層を設ける前記ステップは、具体的には、前記第１回路層にＰＩＤ材料層を圧着し、又は前記第１回路層の予め設定された位置にＤＡＦ材料をコーティングするステップを含んでもよい。
【0034】
本開示の実施形態では、ＰＩＤ材料は、圧着により第１回路層に設けられてもよく、ＤＡＦ材料は、コーティングにより第１回路層の任意の位置に設けられてもよく、これにより、素子貼り付け領域が形成される。
【0035】
さらに、第１導通柱、第２導通柱及び第３回路層を作製する前記ステップは、具体的には、次のステップＳ４１～Ｓ４３を含んでもよい。
【0036】
ステップＳ４１において、前記第２誘電体層に穴を開け、第１ビアホールと第２ビアホールを形成し、前記第１回路層と前記埋め込み素子のピンとを露出させる。
【0037】
ステップＳ４２において、前記第１ビアホールと前記第２ビアホールに対してホール充填電気めっきを実行し、第１導通柱、第２導通柱及び前記第２誘電体層に形成される第２シード層を得る。
【0038】
ステップＳ４３において、前記第２シード層に対してフォトリソグラフィプロセスを実行して、第２回路層を得る。
【0039】
具体的には、本開示の実施形態では、まず第２誘電体層に穴を開け、第２誘電体層に複数のビアホールを形成し、ビアホールが第１回路層を部分的に露出させ、埋め込み素子のピンを露出させることができる。次に第１回路層及び素子のピンを基にし、電気めっきプロセスを実行し、ビアホール上に、第２誘電体層を貫通する第１導通柱と、その後の回路層と埋め込み素子を接続するための第２導通柱を形成する。回路層を形成するための十分な厚さの第２シード層が第２誘電体層に形成されるまで電気めっきを継続し、最後に第２シード層に対してフォトリソグラフィプロセスを実行して最終的な第２回路層を形成する。
【0040】
さらに、第１半完成基板を作製する前記ステップは、具体的には、次のステップＳ５１～Ｓ５２を含んでもよい。
【0041】
ステップＳ５１において、第Ｎ層の金属層の表面に第Ｎ個の誘電体層を圧着し、前記第Ｎ個の誘電体層に第Ｎ＋１層の金属層を設ける。
【0042】
ステップＳ５２において、前記第Ｎ層の金属層に対してフォトリソグラフィを実行し、前記第Ｎ＋１層の金属層に対してフォトリソグラフィを実行し、Ｎ＋１個の第１回路層を形成し、前記Ｎ＋１個の第１回路層は、導通柱を介して互いに連通し、Ｎ≧１である。
【0043】
本開示の実施形態では、第１半完成基板が３層の第１回路層及び２層の誘電体層を含むことを例とすると、まず第１金属層の表面に第１誘電体層を圧着し、第１誘電体層に第２金属層を設け、次に第１金属層と第２金属層を導通するための導通柱を設け、次に第１金属層と第２金属層に対してフォトリソグラフィを実行し、２層の第１回路層を形成し、次に第１回路層に第２誘電体層を圧着し、次に第２誘電体層に第３金属層を設け、次に第１回路層と第３金属層を接続するための導通柱を設け、最後に第３金属層に対してフォトリソグラフィを実行し、互いに接続する３層の第１回路層を形成することができる。第１半完成基板における回路層の層数は、２層又は３層に限定されず、４層以上であってもよい。回路層が３層を超える場合、上記方法により第３回路層に１層の誘電体層及び金属層を圧着し、金属層に対してフォトリソグラフィを実行して新しい回路層を形成することもできる。
【0044】
また、図２を参照すると、図１の方法に対応して、本開示の実施形態は基板をさらに提供し、該基板は、互いに導通する幾つかの第１回路層と、少なくとも１つの第１誘電体層とを含んでもよい半完成基板１０１であって、第１回路層と第１誘電体層が、交互して積層して設けられる半完成基板１０１と、粘性材料層１０２であって、埋め込み素子と半完成基板の間に設けられてもよく、素子を固定することができる粘性材料層１０２と、埋め込み素子１０３であって、埋め込み素子のピン面が、半完成基板の第１回路層から離れて設けられてもよい埋め込み素子１０３と、導通柱を介して埋め込み素子及び半完成基板の第１回路層に接続され得る第２回路層１０４と、半完成基板と第２回路層の間に設けられ、埋め込み素子を完全に覆うことができる第２誘電体層と、を含んでもよい。
【0045】
さらに、埋め込み素子には、能動素子と受動素子が含まれてもよく、選択された具体的な素子のタイプは、具体的な回路によって実現される機能に従って決定されてもよい。
【0046】
さらに、粘性材料層には、ＰＩＤ材料層又はＤＡＦ材料層が含まれてもよい。ＰＩＤ材料層が圧着時に第１回路層の全ての領域を完全に覆い、その結果、素子の貼り付けにのみ使用されるＰＩＤ層の一部を取得するために、その後の加工が必要である。ＤＡＦは、回路層にコーティングされ得るため、スポットコーティングが可能である。
【0047】
また、本開示の実施形態は、半導体をさらに提供する。本実施形態の半導体は、上記実施形態に記載される２つ以上の埋め込み基板が互いに接続することにより得られてもよいし、上記実施形態の埋め込み基板を基にし、外部に様々な異なる素子又は回路層構造を接続することにより得られてもよい。この半導体は、反りを改善し、製品の品質を向上させることができ、且つ構造が簡単である。
【0048】
以下に図面を参照しながら本開示の基板の作製方法を説明する。
【0049】
（実施形態１）
図３のａ～ｆを参照すると、半完成基板２００が提供され、半完成基板は、互いに導通する２層の第１回路層２０１と１層の誘電体層２０２とを含む。水平方向に対称な回路設計により、作製中に両面の回路の銅残存率の違いによって引き起こされる反りを回避することができる。半完成基板２００の任意の面の第１回路層２０１に粘性材料層が設けられ、本実施形態における粘性材料層は、ＰＩＤ材料層２０３であり、ＰＩＤ材料層２０３に対してフォトリソグラフィプロセスを実行し、第１回路層２０１を覆うためのＰＩＤ材料層に対して、素子を貼り付けるための残りの部分を残し、残りの部分のＰＩＤ材料の被覆面積が埋め込み素子２０４の裏面よりも小さいため、貼り付けるときにＰＩＤ材料層が溢れて製品の品質に影響を与えることを回避できる。残りの部分のＰＩＤ材料層に埋め込み素子２０４を貼り付け、貼り付けるときに埋め込み素子２０４のピンが上向きになり、非ピン面は、ＰＩＤ材料層２０３に粘着される。次に第２誘電体層２０５が圧着され、第２誘電体層２０５は、１層の第１回路層２０１、埋め込み素子２０４及び残りの部分のＰＩＤ材料層２０３を完全に覆う。次に第２誘電体層２０５に第１ビアホール２０６と第２ビアホール２０７を作製し、次に電気めっきにより、第１ビアホール２０６と第２ビアホール２０７内に第１導通柱２０８と第２導通柱２０９を形成する。第１導通柱２０８は、第１回路層２０１とその後の回路層を導通することができ、第２導通柱２０９は、埋め込み素子２０４とその後の回路層を導通することができる。導通柱の電気めっきが完了した後、電気めっきプロセスを継続することにより、第２誘電体層２０５に金属層２１０を形成することができ、金属層２１０に対して通常のフォトリソグラフィプロセスを実行することにより第２回路層２１１が得られる。
図３のａ～ｆを参照すると、半完成基板２００が提供され、半完成基板は、互いに導通する２層の第１回路層２０１と１層の誘電体層２０２とを含む。水平方向に対称な回路設計により、作製中に両面の回路の銅残存率の違いによって引き起こされる反りを回避することができる。半完成基板２００の任意の面の第１回路層２０１に粘性材料層が設けられ、本実施形態における粘性材料層は、ＰＩＤ材料層２０３であり、ＰＩＤ材料層２０３に対してフォトリソグラフィプロセスを実行し、第１回路層２０１を覆うためのＰＩＤ材料層に対して、素子を貼り付けるための残りの部分を残し、残りの部分のＰＩＤ材料の被覆面積が埋め込み素子２０４の裏面よりも小さいため、貼り付けるときにＰＩＤ材料層が溢れて製品の品質に影響を与えることを回避できる。残りの部分のＰＩＤ材料層に埋め込み素子２０４を貼り付け、貼り付けるときに埋め込み素子２０４のピンが上向きになり、非ピン面は、ＰＩＤ材料層２０３に粘着される。次に第２誘電体層２０５が圧着され、第２誘電体層２０５は、１層の第１回路層２０１、埋め込み素子２０４及び残りの部分のＰＩＤ材料層２０３を完全に覆う。次に第２誘電体層２０５に第１ビアホール２０６と第２ビアホール２０７を作製し、次に電気めっきにより、第１ビアホール２０６と第２ビアホール２０７内に第１導通柱２０８と第２導通柱２０９を形成する。第１導通柱２０８は、第１回路層２０１とその後の回路層を導通することができ、第２導通柱２０９は、埋め込み素子２０４とその後の回路層を導通することができる。導通柱の電気めっきが完了した後、電気めっきプロセスを継続することにより、第２誘電体層２０５に金属層２１０を形成することができ、金属層２１０に対して通常のフォトリソグラフィプロセスを実行することにより第２回路層２１１が得られる。
【0050】
（実施形態２）
図４のａ～ｅを参照すると、半完成基板３００が提供され、半完成基板は、互いに導通する３層の第１回路層３０１と２層の誘電体層３０２とを含む。水平方向に対称な回路設計により、作製中に複数面の回路の銅残存率の違いによって引き起こされる反り不良を回避することができる。半完成基板３００の任意の面の第１回路層３０１にＤＡＦ材料層３０３をコーティングし、次にＤＡＦ材料層３０３に埋め込み素子３０４を貼り付け、貼り付けるときに埋め込み素子３０４のピンが上向きになり、非ピン面は、ＤＡＦ材料層３０３に粘着される。次に第２誘電体層３０５を圧着し、第２誘電体層３０５は、１層の第１回路層３０１、埋め込み素子３０４及びＤＡＦ材料層３０３を完全に覆う。ＤＡＦ材料層３０３の投影面積が埋め込み素子３０４の垂直方向の投影面積よりも小さいため、貼り付けるときのＤＡＦ材料層３０３のオーバーフローによる製品の品質への影響を回避することができる。次に第２誘電体層３０５に第１ビアホール３０６と第２ビアホール３０７を作製し、次に電気めっきにより、第１ビアホール３０６と第２ビアホール３０７内に第１導通柱３０８と第２導通柱３０９を形成する。第１導通柱３０８は、第１回路層３０１とその後の回路層を導通することができ、第２導通柱３０９は、埋め込み素子３０４とその後の回路層を導通することができる。導通柱の電気めっきが完了した後、電気めっきを続けて第２誘電体層３０５に金属層３１０を形成し、金属層３１０に対して通常のフォトリソグラフィプロセスを実行して第２回路層３１１を得る。
図４のａ～ｅを参照すると、半完成基板３００が提供され、半完成基板は、互いに導通する３層の第１回路層３０１と２層の誘電体層３０２とを含む。水平方向に対称な回路設計により、作製中に複数面の回路の銅残存率の違いによって引き起こされる反り不良を回避することができる。半完成基板３００の任意の面の第１回路層３０１にＤＡＦ材料層３０３をコーティングし、次にＤＡＦ材料層３０３に埋め込み素子３０４を貼り付け、貼り付けるときに埋め込み素子３０４のピンが上向きになり、非ピン面は、ＤＡＦ材料層３０３に粘着される。次に第２誘電体層３０５を圧着し、第２誘電体層３０５は、１層の第１回路層３０１、埋め込み素子３０４及びＤＡＦ材料層３０３を完全に覆う。ＤＡＦ材料層３０３の投影面積が埋め込み素子３０４の垂直方向の投影面積よりも小さいため、貼り付けるときのＤＡＦ材料層３０３のオーバーフローによる製品の品質への影響を回避することができる。次に第２誘電体層３０５に第１ビアホール３０６と第２ビアホール３０７を作製し、次に電気めっきにより、第１ビアホール３０６と第２ビアホール３０７内に第１導通柱３０８と第２導通柱３０９を形成する。第１導通柱３０８は、第１回路層３０１とその後の回路層を導通することができ、第２導通柱３０９は、埋め込み素子３０４とその後の回路層を導通することができる。導通柱の電気めっきが完了した後、電気めっきを続けて第２誘電体層３０５に金属層３１０を形成し、金属層３１０に対して通常のフォトリソグラフィプロセスを実行して第２回路層３１１を得る。
【0051】
上記方法の実施形態におけるコンテンツは、いずれも本装置の実施形態に適用し、本装置の実施形態において具体的に実現される機能は、上記方法の実施形態と同じであり、且つ達成される有益な効果も上記方法の実施形態の有益な効果と同じである。
【0052】
本明細書の上記説明では、「１つの実施形態／実施例」、「別の実施形態／実施例」又は「幾つかの実施形態／実施例」などの用語を参照した説明は、実施形態又は例示的に説明される具体的な特徴、構造、材料又は特性が本開示の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書では、上記用語の例示的な表現は、必ずしも同じ実施形態又は例を意味するわけではない。しかも、説明される具体的な特徴、構造、材料又は特性が任意の１つ又は複数の実施形態又は例において適切な方式で組み合わせられてもよい。
【0053】
本開示の実施形態を例示して説明したが、当業者であれば、本開示の原理や精神から逸脱することなく、これらの実施形態に対して様々な変更、修正、置換や変形を行うことができ、本開示の範囲が特許請求の範囲及びその同等物により限定されることが理解できる。
【0054】
上記は本開示の好適な実施形態の具体的な説明であるが、本開示は、前記実施形態に限定されるものではなく、当業者であれば、本開示の精神から逸脱しない限り、種々の同等の変形又は置換を行うことができ、これらの同等の変形又は置換は、いずれも本出願の特許請求の範囲によって限定された範囲に含まれる。
【図1】
【図2】
【図3】
【図4】
