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特開2024-68667接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024068667

(43)【公開日】2024-05-20

(54)【発明の名称】接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子

(51)【国際特許分類】

H10B 51/30 20230101AFI20240513BHJP

H01L 29/12 20060101ALI20240513BHJP

H10B 63/00 20230101ALI20240513BHJP

H03K 19/0944 20060101ALI20240513BHJP

【ＦＩ】

H10B51/30

H01L29/14

H10B63/00

H03K19/0944

【審査請求】有

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023191158

(22)【出願日】2023-11-08

(31)【優先権主張番号】10-2022-0147572

(32)【優先日】2022-11-08

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】517066191

【氏名又は名称】リサーチアンドビジネスファウンデーションソンギュングァンユニバーシティ

【氏名又は名称原語表記】ＲＥＳＥＡＲＣＨ＆ＢＵＳＩＮＥＳＳＦＯＵＮＤＡＴＩＯＮＳＵＮＧＫＹＵＮＫＷＡＮＵＮＩＶＥＲＳＩＴＹ

(74)【代理人】

【識別番号】100130111

【弁理士】

【氏名又は名称】新保斉

(72)【発明者】

【氏名】イ、ソンジュ

(72)【発明者】

【氏名】ペク、ソンピョ

(72)【発明者】

【氏名】ユ、ヒョンホ

(72)【発明者】

【氏名】ジョン、スミン

(72)【発明者】

【氏名】ニウ、ジングル

【テーマコード（参考）】

5F083

5J056

【Ｆターム（参考）】

5F083FR05

5F083FZ10

5F083GA30

5F083JA32

5F083JA38

5F083JA39

5F083JA60

5F083ZA21

5J056AA03

5J056DD13

5J056EE03

5J056KK02

5J056KK03

(57)【要約】

【課題】独立して互いに異なる方向の分極制御特性を有し、２ビットのメモリーが実現可能な接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子を提供すること。
【解決手段】水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、前記第１の分極層にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極と、前記第２の分極層の上に配置されたゲート電極と、を備える接合構造素子。
【選択図】図１

【特許請求の範囲】

【請求項1】

【請求項2】

前記接合構造素子は、前記第１の分極層及び前記第２の分極層の間に配置され、非誘電性及び絶縁特性を有する物質を含む絶縁層をさらに備える、請求項１に記載の接合構造素子。

【請求項3】

前記絶縁層の層厚は、５～１５ｎｍである、請求項２に記載の接合構造素子。

【請求項4】

前記絶縁層は、ｈ－ＢＮを含む、請求項２に記載の接合構造素子。

【請求項5】

前記第１の分極層と前記第２の分極層は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含む、請求項１に記載の接合構造素子。

【請求項6】

前記第１の分極層は、ＳｎＳを含み、
前記第２の分極層は、ＣＩＰＳを含む、請求項５に記載の接合構造素子。

【請求項7】

前記ソース電極と前記ドレイン電極との間に予め決定された第１のしきい値電圧以上の電圧が印加される場合、前記第１の分極層は水平方向に分極されるか、あるいは、分極状態が解消され、
前記ゲート電極に電圧が印加される場合、前記第２の分極層は垂直方向に分極されるか、あるいは、分極状態が解消され、
前記第１の分極層の分極有無及び前記第２の分極層の分極有無は、それぞれ独立して前記第１の分極層の電気伝導度を決定する、請求項１に記載の接合構造素子。

【請求項8】

前記第１の分極層及び前記第２の分極層は、それぞれ水平方向及び垂直方向に分極される場合に飽和分極される、請求項７に記載の接合構造素子。

【請求項9】

前記接合構造素子は、
第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することが可能であり、
前記第１の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現され、
前記第２の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現され、
前記第３の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現され、
前記第４の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現される、請求項７に記載の接合構造素子。

【請求項10】

前記第１の分極層の層厚は、５～１５ｎｍであり、
前記第２の分極層の層厚は、６０～１００ｎｍである、請求項１に記載の接合構造素子。

【請求項11】

前記ソース電極及び前記ドレイン電極は、それぞれチタン（Ｔｉ）及び金（Ａｕ）を含む群から選択された一種以上の物質を含み、
前記ゲート電極は、Ｓｉ／ＳｉＯ_２を含む、請求項１に記載の接合構造素子。

【請求項12】

水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、
前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、
前記第１の分極層にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極と、
前記第２の分極層の上に配置されたゲート電極と、
を備え、
飽和分極される場合、
前記第１の分極層及び前記第２の分極層がそれぞれ独立して正極から負極へと向かう方向、もしくは負極から正極へと向かう方向の２種類の状態の分極の方向を有することができて全体として４つの状態を有することが可能である、接合構造素子。

【請求項13】

水平方向の分極特性を有する強誘電性物質を含む第１の薄膜と、垂直方向の分極特性を有する強誘電性物質を含む第２の薄膜及び絶縁特性を有する絶縁薄膜をそれぞれ物理的な剥離法により形成する第１のステップと、
前記第１の薄膜及び前記第２の薄膜の間に前記絶縁薄膜を形成し、前記第１の薄膜にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極を形成し、前記第２の薄膜に接触するゲート電極を形成する第２のステップと、
を含む、接合構造素子の製造方法。

【請求項14】

前記第２のステップは、Ｓｉ／ＳｉＯ_２を含む基板の上に前記第２の薄膜と、前記絶縁薄膜及び前記第１の薄膜をこの順に転写して行い、
前記ゲート電極は、前記基板により実現される、請求項１３に記載の接合構造素子の製造方法。

【請求項15】

前記第１の薄膜と前記第２の薄膜は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含む薄膜として形成する、請求項１４に記載の接合構造素子の製造方法。

【請求項16】

前記第１の薄膜は、ＳｎＳを含めて形成し、
前記第２の薄膜は、ＣＩＰＳを含めて形成し、
前記絶縁薄膜は、ｈ－ＢＮを含めて形成する、請求項１５に記載の接合構造素子の製造方法。

【請求項17】

前記第１の薄膜は、膜厚が５～１５ｎｍになるように形成し、
前記第２の薄膜は、膜厚が６０～１００ｎｍになるように形成し、
前記絶縁薄膜は、層厚が５～１５ｎｍになるように形成する、請求項１６に記載の接合構造素子の製造方法。

【請求項18】

請求項１から請求項１２のいずれか一項に記載の接合構造素子を備え、
前記接合構造素子は、第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することが可能であり、
前記第１乃至第４の抵抗状態の間の直接遷移（ｄｉｒｅｃｔｔｒａｎｓｉｔｉｏｎ）が可能である、インメモリーコンピューター素子。

【請求項19】

前記インメモリーコンピューター素子は、機能的な完全性（Ｆｕｎｃｔｉｏｎａｌｃｏｍｐｌｅｔｅｎｅｓｓ）を有する、請求項１８に記載のインメモリーコンピューター素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子に関する。

【背景技術】

【0002】

ムーアの法則に基づくＳｉベースの集積回路は、素子の大きさそれ自体のスケール限界に達しただけではなく、データ処理回路と記憶素子が分離された物理的な形態に起因するノイマン・ボトルネック（ｂｏｔｔｌｅｎｅｃｋ）現象のためデータ処理速度の限界を有する。２次元素材ベースの素子は、超薄膜の形状のファンデルワールス（ｖａｎｄｅｒＷａａｌｓ；ｖｄＷ）積層構造と欠陥のない平らな表面を有しているとともに、半導体、導体、絶縁体として活用可能な特性を用いてスケーリング限界を乗り越えることができる。併せて、インメモリーコンピューティング（ｉｎ－ｍｅｍｏｒｙｃｏｍｐｕｔｉｎｇ；メモリー素子内においてデータ処理を行う）素子を実現することにより、既存のデータ処理の限界を乗り越えることができる。

【0003】

強誘電性電界効果トランジスター（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｆｉｅｌｄ－ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ；ＦｅＦＥＴ）は、インメモリーコンピューティング素子が実現可能な素子の一つとして研究されているが、既存の強誘電物質（酸化物及びペロブスカイト）に基づいて実現されたＦｅＦＥＴは、低品質インターフェース（ｉｎｔｅｒｆａｃｅ）、ＣＭＯＳ非互換性（ＣＭＯＳｉｎｃｏｍｐａｔｉｂｉｌｉｔｙ）、電荷トラップ（ｃｈａｒｇｅｔｒａｐ）、ゲート漏れ（ｇａｔｅｌｅａｋａｇｅ）などの素材の限界点を有しているが故に活用に困難さを有する。のみならず、素子動作の不安定性という問題も抱えている。既存の多重ビット強誘電性電界効果トランジスター（ｍｕｌｔｉ－ｂｉｔＦｅＦＥＴ）は、２種類（ポジティブ、ネガティブ）の飽和分極（ｓａｔｕｒａｔｅｄｐｏｌａｒｉｚａｔｉｏｎ）状態の間においてポジティブ、ネガティブの分極が混在している中間状態（ｉｎｔｅｒｍｅｄｉａｔｅｓｔａｔｅ）を実現して多重ビットのメモリーの状態を実現していた。このような中間状態の実現は、電気パルス入力の大きさと幅などを調節して行われたが、分極が混在している中間状態の特性からみて、動作ごとに同一の分極状態の実現が不可能であるが故に、動作特性のばらつきという原理的な限界を有する。

【0004】

２次元強誘電素材（ＯＯＰ分極制御に基づくＣＩＰＳ、１Ｔ－ＷＴｅ_２、ＩＰ分極制御に基づくＳｎＳ、ＳｎＴｅ、ＳｎＳｅ、ＧｅＳ、β’－Ｉｎ_２Ｓｅ_３、ＢＡ_２ＰｂＣｌ_４、同位相（ＩＰ）－逆位相（ＯＯＰ）の相関的な分極制御に基づくα－Ｉｎ_２Ｓｅ_３）は、結晶性構造及びダングリングボンドフリーのｖｄＷ表面を有していることから、既存の強誘電物質の素材の限界（低品質インターフェース、電荷トラップ、ゲート漏れ）を乗り越えられる素材である。但し、構成素材が異なるとしても、ＦｅＦＥＴ素子の構造が同一（単一の強誘電素材をチャンネル（ｃｈａｎｎｅｌ）として活用）であるため、多重メモリーの実現という側面からみて、強誘電性酸化物やペロブスカイトと同じような原理的な限界（分極中間の活用に起因する不均一な動作特性）を有する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一つの目的は、独立して互いに異なる方向の分極制御特性を有する接合構造素子を提供することである。

【0006】

本発明の他の目的は、前記接合構造素子の製造方法を提供することである。

【0007】

本発明のさらに他の目的は、前記接合構造素子を備えるインメモリーコンピューター素子を提供することである。

【課題を解決するための手段】

【0008】

一側面において、本発明は、水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、前記第１の分極層にそれぞれ接触し、互いに離間しているソース（ｓｏｕｒｃｅ）電極及びドレイン（ｄｒａｉｎ）電極と、前記第２の分極層の上に配置されたゲート電極と、を備える接合構造素子を提供する。

【0009】

一実施形態において、前記接合構造素子は、前記第１の分極層及び前記第２の分極層の間に配置され、非誘電性及び絶縁特性を有する物質を含む絶縁層をさらに備えていてもよい。

【0010】

一実施形態において、前記絶縁層の層厚は、約５～１５ｎｍであってもよい。

【0011】

一実施形態において、前記絶縁層は、ｈ－ＢＮを含んでいてもよい。

【0012】

一実施形態において、前記第１の分極層と前記第２の分極層は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含んでいてもよい。

【0013】

一実施形態において、前記第１の分極層は、ＳｎＳを含んでいてもよい。

【0014】

一実施形態において、前記第２の分極層は、ＣＩＰＳを含んでいてもよい。

【0015】

一実施形態において、前記ソース電極と前記ドレイン電極との間に予め決定された第１のしきい値電圧以上の電圧（ｖｏｌｔａｇｅ）が印加される場合、前記第１の分極層は水平方向に分極されるか、あるいは、分極状態が解消され、前記ゲート電極に電圧が印加される場合、前記第２の分極層は垂直方向に分極されるか、あるいは、分極状態が解消され、前記第１の分極層の分極有無及び前記第２の分極層の分極有無は、それぞれ独立して前記第１の分極層の電気伝導度を決定してもよい。

【0016】

一実施形態において、前記第１の分極層及び前記第２の分極層は、それぞれ水平方向及び垂直方向に分極される場合に飽和分極されてもよい。

【0017】

一実施形態において、前記接合構造素子は、第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することが可能であってもよい。

【0018】

一実施形態において、前記第１の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現されてもよい。

【0019】

一実施形態において、前記第２の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現されてもよい。

【0020】

一実施形態において、前記第３の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現されてもよい。

【0021】

一実施形態において、前記第４の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現されてもよい。

【0022】

一実施形態において、前記第１の分極層の層厚は、約５～１５ｎｍであってもよい。

【0023】

一実施形態において、前記第２の分極層の層厚は、約６０～１００ｎｍであってもよい。

【0024】

一実施形態において、前記ソース電極及び前記ドレイン電極は、それぞれチタン（Ｔｉ）及び金（Ａｕ）を含む群から選択された一種以上の物質を含んでいてもよい。

【0025】

一実施形態において、前記ゲート電極は、Ｓｉ／ＳｉＯ_２を含んでいてもよい。

【0026】

他の側面において、本発明は、水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、前記第１の分極層にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極と、前記第２の分極層の上に配置されたゲート電極と、を備え、飽和分極される場合、前記第１の分極層及び前記第２の分極層がそれぞれ独立して正極から負極へと向かう方向、もしくは負極から正極へと向かう方向の２種類の状態の分極の方向を有することができて全体として４つの状態を有することが可能である接合構造素子を提供する。

【0027】

さらに他の側面において、本発明は、水平方向の分極特性を有する強誘電性物質を含む第１の薄膜、垂直方向の分極特性を有する強誘電性物質を含む第２の薄膜及び絶縁特性を有する絶縁薄膜をそれぞれ物理的な剥離法により形成する第１のステップと、前記第１の薄膜及び前記第２の薄膜の間に前記絶縁薄膜を形成し、前記第１の薄膜にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極を形成し、前記第２の薄膜に接触するゲート電極を形成する第２のステップと、を含む接合構造素子の製造方法を提供する。

【0028】

一実施形態において、前記第２のステップは、Ｓｉ／ＳｉＯ_２を含む基板の上に前記第２の薄膜、前記絶縁薄膜及び前記第１の薄膜をこの順に転写して行ってもよい。

【0029】

一実施形態において、前記ゲート電極は、前記基板により実現されてもよい。

【0030】

一実施形態において、前記第１の薄膜と前記第２の薄膜は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含む薄膜として形成してもよい。

【0031】

一実施形態において、前記第１の薄膜は、ＳｎＳを含めて形成してもよい。

【0032】

一実施形態において、前記第２の薄膜は、ＣＩＰＳを含めて形成してもよい。

【0033】

一実施形態において、前記絶縁薄膜は、ｈ－ＢＮを含めて形成してもよい。

【0034】

一実施形態において、前記第１の薄膜は、膜厚が約５～１５ｎｍになるように形成してもよい。

【0035】

一実施形態において、前記第２の薄膜は、膜厚が約６０～１００ｎｍになるように形成してもよい。

【0036】

一実施形態において、前記絶縁層は、層厚が約５～１５ｎｍになるように形成してもよい。

【0037】

さらに他の側面において、本発明は、前記接合構造素子を備えるインメモリーコンピューター素子を提供する。

【0038】

【0039】

一実施形態において、前記第１乃至第４の抵抗状態の間の直接遷移（ｄｉｒｅｃｔｔｒａｎｓｉｔｉｏｎ）が可能であってもよい。

【0040】

一実施形態において、前記インメモリーコンピューター素子は、機能的な完全性（Ｆｕｎｃｔｉｏｎａｌｃｏｍｐｌｅｔｅｎｅｓｓ）を有していてもよい。

【発明の効果】

【0041】

本発明の実施形態に係る接合構造素子は、独立して互いに異なる方向の分極制御特性を有し、２ビットのメモリーが実現可能である。

【0042】

本発明の実施形態に係る接合構造素子の製造方法は、上記のような特性を有する接合構造素子を製造することができる。

【0043】

本発明の実施形態に係るインメモリーコンピューター素子は、前記接合構造素子を用いて各状態間の直接遷移（ｄｉｒｅｃｔｔｒａｎｓｉｔｉｏｎ）が可能であり、ＮＡＮＤが実現可能であることから、機能的な完全性（Ｆｕｎｃｔｉｏｎａｌｃｏｍｐｌｅｔｅｎｅｓｓ）を有するインメモリーコンピューティングを行うことが可能である。

【図面の簡単な説明】

【0044】

【図1】本発明の実施形態に係る接合構造素子を概略的に示す側面図である。

【図2】本発明の実施形態に係る接合構造素子の製造方法を示すフローチャートである。

【図3】本発明の実施例及び実験例による結果を示す図である。

【図4】本発明の実施例及び実験例による結果を示す図である。

【図5】本発明の実施例及び実験例による結果を示す図である。

【図6】本発明の実施例及び実験例による結果を示す図である。

【図7】本発明の実施例及び実験例による結果を示す図である。

【図8】本発明の実施例及び実験例による結果を示す図である。

【図9】本発明の実施例及び実験例による結果を示す図である。

【図10】本発明の実施例及び実験例による結果を示す図である。

【図11】本発明の実施例及び実験例による結果を示す図である。

【図12】本発明の実施例及び実験例による結果を示す図である。

【図13】本発明の実施例及び実験例による結果を示す図である。

【図14】本発明の実施例及び実験例による結果を示す図である。

【図15】本発明の実施例及び実験例による結果を示す図である。

【図16】本発明の実施例及び実験例による結果を示す図である。

【図17】本発明の実施例及び実験例による結果を示す図である。

【図18】本発明の実施例及び実験例による結果を示す図である。

【図19】本発明の実施例及び実験例による結果を示す図である。

【図20】本発明の実施例及び実験例による結果を示す図である。

【図21】本発明の実施例及び実験例による結果を示す図である。

【図22】本発明の実施例及び実験例による結果を示す図である。

【図23】本発明の実施例及び実験例による結果を示す図である。

【図24】本発明の実施例及び実験例による結果を示す図である。

【図25】本発明の実施例及び実験例による結果を示す図である。

【図26】本発明の実施例及び実験例による結果を示す図である。

【図27】本発明の実施例及び実験例による結果を示す図である。

【図28】本発明の実施例及び実験例による結果を示す図である。

【図29】本発明の実施例及び実験例による結果を示す図である。

【図30】本発明の実施例及び実験例による結果を示す図である。

【図31】本発明の実施例及び実験例による結果を示す図である。

【図32】本発明の実施例及び実験例による結果を示す図である。

【図33】本発明の実施例及び実験例による結果を示す図である。

【図34】本発明の実施例及び実験例による結果を示す図である。

【図35】本発明の実施例及び実験例による結果を示す図である。

【図36】本発明の実施例及び実験例による結果を示す図である。

【図37】本発明の実施例及び実験例による結果を示す図である。

【図38】本発明の実施例及び実験例による結果を示す図である。

【図39】本発明の実施例及び実験例による結果を示す図である。

【図40】本発明の実施例及び実験例による結果を示す図である。

【図41】本発明の実施例及び実験例による結果を示す図である。

【図42】本発明の実施例及び実験例による結果を示す図である。

【発明を実施するための形態】

【0045】

以下、添付図面に基づいて本発明の実施形態について詳しく説明する。本発明は、様々な変更を加えることができ、種々の実施形態を有し得るので、特定の実施形態を図面に例示し、本文において詳しく説明する。しかしながら、これは、本発明を特定の実施形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものと理解されるべきである。各図面について説明するに当たって、類似の参照符号を類似の構成要素に対して付している。添付図面において、構造物の寸法は、本発明の明確性を図るために実際の寸法よりも拡大して示している。

【0046】

この開示において用いた用語は、単に特定の実施形態を説明するために用いられたものであり、本発明を限定しようとする意図はない。単数の表現は、文脈からみて明らかに他の意味を有さない限り、複数の言い回しを含む。この開示において、「含む」または「有する」などの用語は、明細書に記載の特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものに過ぎず、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加の可能性を予め排除しないものと理解すべきである。

【0047】

この開示に用いられる全ての技術的用語及び科学的用語は、本明細書中で特に指摘したり、明らかに文脈と矛盾したりしない限り、この開示が属する技術分野において通常の知識を有する者にとって一般的に理解される意味と同じ意味を有している。一般に用いられる、辞書に定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有するものと解釈されるべきであり、この開示において明らかに定義しない限り、理想的な意味として、または過度に形式的な意味として解釈されない。

【0048】

図１は、本発明の実施形態に係る接合構造素子を概略的に示す側面図である。

【0049】

図１を参照すると、本発明の実施形態による接合構造素子１００は、水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層１０１と、前記第１の分極層１０１の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層１０２と、前記第１の分極層１０１にそれぞれ接触し、互いに離間しているソース電極１０４及びドレイン電極１０５と、前記第２の分極層１０２の上に配置されたゲート電極１０６と、を備えていてもよい。

【0050】

前記第１の分極層１０１は、強誘電性特性を有する物質を含んでいてもよい。この明細書中の文脈からみて、「分極」は、電場の中で負の電荷と正の電荷の位置が分離されて双極子モーメント（ｄｉｐｏｌｅｍｏｍｅｎｔ）を有することになる現象を意味する。この明細書中の文脈からみて、強誘電性とは、外部の電場によって正極及び／又は負極を有することになり、外部の電場が除去されてもその状態を保持することができる性質を意味する。前記第１の分極層１０１は、水平方向にのみ分極が可能であってもよい。一実施形態において、前記第１の分極層１０１は、薄膜の上において水平方向にのみ分極が可能な構造を有していてもよい。

【0051】

前記第２の分極層１０２は、強誘電性特性を有する物質を含んでいてもよい。前記第２の分極層１０２は、垂直方向にのみ分極が可能であってもよい。一実施形態において、前記第２の分極層１０２は、薄膜の上において垂直方向にのみ分極が可能な構造を有していてもよい。

【0052】

上記のような機能を行う限り、前記第１の分極層１０１と前記第２の分極層１０２に含まれる物質は、特に制限されない。一実施形態において、前記第１の分極層１０１と前記第２の分極層１０２は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含んでいてもよい。一実施形態において、前記第１の分極層１０１は、ＳｎＳを含んでいてもよい。一実施形態において、前記第２の分極層１０２は、ＣＩＰＳを含んでいてもよい。

【0053】

上記のような機能を行う限り、前記第１の分極層１０１と前記第２の分極層１０２の構造は、特に制限されない。一実施形態において、前記第１の分極層１０１の層厚は、約５～１５ｎｍであってもよい。一実施形態において、前記第２の分極層１０２の層厚は、約６０～１００ｎｍであってもよい。

【0054】

前記ソース電極１０４及び前記ドレイン電極１０５は、前記第１の分極層１０１に接触する電極である。前記ソース電極１０４及び前記ドレイン電極１０５は電極であるため、伝導性物質を含んでいてもよい。前記ソース電極１０４及び前記ドレイン電極１０５は、互いに離間していてもよい。前記ソース電極１０４及び前記ドレイン電極１０５は、互いに離間している電極であって、前記第１の分極層１０１に形成される伝導性通路を経由して伝導性通路のインプット（ｉｎｐｕｔ）とアウトプット（ｏｕｔｐｕｔ）を形成することができる。

【0055】

前記ゲート電極１０６は、前記第２の分極層１０２に電圧を印加する電極である。前記ゲート電極１０６は電極であるため、伝導性物質を含んでいてもよい。前記ゲート電極１０６は、前記第２の分極層１０２に電圧を印加して分極状態を調節することができる。

【0056】

前記ソース電極１０４と、ドレイン電極１０５及びゲート電極１０６が上記のような機能を行う限り、その材料及び構造は特に制限されない。一実施形態において、前記ソース電極１０４及び前記ドレイン電極１０５は、それぞれチタン（Ｔｉ）及び金（Ａｕ）を含む群から選択されたどちらか一方以上の物質を含んでいてもよい。一実施形態において、前記ゲート電極１０６は、Ｓｉ／ＳｉＯ_２を含んでいてもよい。一実施形態において、前記ゲート電極１０６は、Ｓｉ／ＳｉＯ_２を含む基板の上に前記第２の分極層１０２などが形成されるとき、その基板をもって実現されてもよい。

【0057】

一実施形態において、前記接合構造素子１００は、前記第１の分極層１０１及び前記第２の分極層１０２の間に配置され、非誘電性及び絶縁特性を有する物質を含む絶縁層１０３をさらに備えていてもよい。

【0058】

前記絶縁層１０３は、絶縁特性を有する物質を含んでいてもよい。この明細書中の文脈からみて、「絶縁」は、有意な伝導性を有する伝導性通路を提供せず、伝導を遮断する性質を意味する。上記のような機能を行う限り、前記絶縁層１０３が含む物質及び構造は、特に制限されない。一実施形態において、前記絶縁層１０３は、ｈ－ＢＮを含んでいてもよい。一実施形態において、前記絶縁層１０３の層厚は、約５～１５ｎｍであってもよい。

【0059】

結論的に、本発明の実施形態に係る接合構造素子１００において、前記ソース電極１０４と前記ドレイン電極１０５との間に電圧が印加される場合、前記第１の分極層１０１の分極状態が変化し、かつ、前記第１の分極層１０１を介した電気伝導が生じることができる。一実施形態において、前記ソース電極１０４と前記ドレイン電極１０５との間に印加される電圧により変化する前記第１の分極層１０１の分極状態に応じて、前記第１の分極層１０１を介した電気伝導の挙動が変化してもよい。また、前記ゲート電極１０６に電圧が印加される場合、前記第２の分極層１０２の分極状態が変化してもよい。一実施形態において、前記第２の分極層１０２の分極状態は、前記第１の分極層１０１の分極状態又は電気伝導の挙動に影響を与えてもよい。一実施形態において、前記ソース電極１０４と前記ドレイン電極１０５との間に予め決定された第１のしきい電圧以上の電圧が印加される場合、前記第１の分極層１０１は、水平方向に分極されるか、あるいは、分極状態が解消され、前記ゲート電極１０６に電圧が印加される場合、前記第２の分極層１０２は、垂直方向に分極されるか、あるいは、分極状態が解消され、前記第１の分極層１０１の分極有無及び前記第２の分極層１０２の分極有無は、それぞれ独立して前記第１の分極層１０１の電気伝導度を決定してもよい。

【0060】

前記第１の分極層１０１及び前記第２の分極層１０２が、上述されたように、ソース電極１０４と、ドレイン電極１０５及びゲート電極１０６に印加される電圧により分極される場合、前記分極は、飽和分極であってもよいし、不飽和分極であってもよい。一実施形態において、前記第１の分極層１０１及び前記第２の分極層１０２は、それぞれ水平方向及び垂直方向に分極される場合に飽和分極されてもよい。

【0061】

上述された構造を有し、上述された挙動を示す本発明の実施形態に係る接合構造素子１００は、飽和分極される場合に前記第１の分極層１０１及び前記第２の分極層１０２は、それぞれ２種類の状態を有することができる。すなわち、飽和分極が第１の方向に生じる状態及び飽和分極が前記第１の方向とは正反対の第２の方向に生じる状態を含む２種類の状態を有することができる。ここで、分極の方向は、正極から負極へと向かってもよいし、負極から正極へと向かってもよい。上記のように、前記第１の分極層１０１及び前記第２の分極層１０２がそれぞれ２種類の状態を有するとき、このような状態がそれぞれ独立して存在すれば、前記接合構造素子１００は、全体として少なくとも４つの状態を有することができる。一例として、前記接合構造素子１００は、４つの状態を有することができる。

【0062】

一実施形態において、前記接合構造素子１００は、第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することができる。この明細書中の文脈からみて、「抵抗状態」は、電気伝導と関連したパラメーターにより決定される状態を意味する。一実施形態において、前記第１の抵抗状態は、前記ソース電極１０４と前記ドレイン電極１０５との間に正の電圧を、かつ、前記ゲート電極１０６に負の電圧を印加して実現されてもよい。一実施形態において、前記第２の抵抗状態は、前記ソース電極１０４と前記ドレイン電極１０５との間に負の電圧を、かつ、前記ゲート電極１０６に負の電圧を印加して実現されてもよい。一実施形態において、前記第３の抵抗状態は、前記ソース電極１０４と前記ドレイン電極１０５との間に正の電圧を、かつ、前記ゲート電極１０６に正の電圧を印加して実現されてもよい。一実施形態において、前記第４の抵抗状態は、前記ソース電極１０４と前記ドレイン電極１０５との間に負の電圧を、かつ、前記ゲート電極１０６に正の電圧を印加して実現されてもよい。この明細書中の文脈からみて、「正の電圧」は、プラスの電圧であって、正の電圧の方向と分極の負極が分極の正極を向く方向とが一致するようにする電圧を意味する。この明細書中の文脈からみて、「負の電圧」は、マイナスの電圧であって、負の電圧の方向と分極の正極が分極の負極を向く方向とが一致するようにする電圧を意味する。

【0063】

本発明の実施形態に係る接合構造素子は、第１の分極層と第２の分極層において独立して互いに異なる方向の分極の制御が可能であり、これにより、２ビットのメモリーが実現可能であり、分極の制御が独立して行われるので、各状態の中間状態を経ることがない。

【0064】

以上述べたように、本発明の実施形態に係る接合構造素子は、独立して互いに異なる方向の分極制御特性を有し、２ビットのメモリーが実現可能である。

【0065】

図２は、本発明の実施形態に係る接合構造素子の製造方法を示すフローチャートである。

【0066】

図２を参照すると、本発明の実施形態に係る接合構造素子の製造方法２００は、水平方向の分極特性を有する強誘電性物質を含む第１の薄膜と、垂直方向の分極特性を有する強誘電性物質を含む第２の薄膜及び絶縁特性を有する絶縁薄膜をそれぞれ物理的な剥離法により形成する第１のステップ（Ｓ２１０）と、前記第１の薄膜及び前記第２の薄膜の間に前記絶縁薄膜を形成し、前記第１の薄膜にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極を形成し、前記第２の薄膜に接触するゲート電極を形成する第２のステップ（Ｓ２２０）と、を含んでいてもよい。

【0067】

前記第１のステップ（Ｓ２１０）は、第１の薄膜と、第２の薄膜及び絶縁薄膜を物理的な剥離法により形成するステップである。本発明の実施形態に係る接合構造素子の製造方法２００に関する説明は、上述された本発明の実施形態に係る接合構造素子に関する説明の欄において、同一もしくは類似の構成について同一もしくは類似に適用可能である。特に、前記第１の薄膜と、前記第２の薄膜及び絶縁薄膜は、上述された本発明の実施形態に係る接合構造素子に関する説明の欄において、第１の分極層と、前記第２の分極層及び絶縁層に関する説明とそれぞれ同一もしくは類似に適用可能である。

【0068】

したがって、前記第１の薄膜は、前記第１の分極層と略同一に強誘電性及び水平方向の分極特性を有することができ、前記第２の薄膜は、前記第２の分極層と略同一に強誘電性及び垂直方向の分極特性を有することができ、前記絶縁薄膜は、前記絶縁層と略同一に非誘電性及び絶縁特性を有することができる。したがって、一実施形態において、前記第１の薄膜と前記第２の薄膜は、ＣｕＩｎＰ_２Ｓ_６（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択されたどちらか一方以上の物質を含む薄膜として形成することができる。また、一実施形態において、前記第１の薄膜は、ＳｎＳを含めて形成してもよい。そして、一実施形態において、前記第２の薄膜は、ＣＩＰＳを含めて形成してもよい。さらに、一実施形態において、前記絶縁薄膜は、ｈ－ＢＮを含めて形成してもよい。

【0069】

この明細書の文脈からみて、「物理的な剥離法」は、物理的（機械的）な方式により薄膜を脱離する方式により薄膜を製造する方法を意味する。

【0070】

前記第１の薄膜は、前記第１の分極層と同じ機能を行うことができ、前記第２の薄膜は、前記第２の分極層と同じ機能を行うことができ、前記絶縁薄膜は、前記絶縁層と同じ機能を行うことができる。上記のような機能を行う限り、前記第１の薄膜と、前記第２の薄膜及び前記絶縁薄膜の材料及び機能は、特に制限されない。一実施形態において、前記第１の薄膜は、膜厚が約５～１５ｎｍになるように形成してもよい。一実施形態において、前記第２の薄膜は、膜厚が約６０～１００ｎｍになるように形成してもよい。一実施形態において、前記絶縁層は、層厚が約５～１５ｎｍになるように形成してもよい。

【0071】

前記第２のステップ（Ｓ２２０）は、ソース電極と、ドレイン電極及びゲート電極を形成するステップである。上述されたように、本発明の実施形態に係る接合構造素子の製造方法２００に関する説明は、上述された本発明の実施形態に係る接合構造素子に関する説明の欄において、同一もしくは類似の構成に対して同一もしくは類似に適用可能である。したがって、一実施形態において、前記ゲート電極は、Ｓｉ／ＳｉＯ_２を含む基板により実現されてもよい。また、一実施形態において、前記第２のステップ（Ｓ２２０）は、Ｓｉ／ＳｉＯ_２を含む基板の上に前記第２の薄膜、前記絶縁薄膜及び前記第１の薄膜をこの順に転写して行ってもよい。

【0072】

本発明の実施形態に係るインメモリーコンピューター素子は、前記接合構造素子を備えていてもよい。

【0073】

本発明の実施形態に係るインメモリーコンピューター素子に関する説明は、上述した本発明の実施形態に係る接合構造素子及びこの製造方法に関する説明の欄において、同一もしくは類似の構成に対して同一もしくは類似に適用可能である。

【0074】

一実施形態において、前記接合構造素子は、第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することができる。一実施形態において、前記第１乃至第４の抵抗状態間の直接遷移（ｄｉｒｅｃｔｔｒａｎｓｉｔｉｏｎ）が可能であってもよい。この明細書中の文脈からみて、ある状態の間の「直接遷移」は、両状態の中間状態（ｉｎｔｅｒｍｅｄｉａｔｅ）なしに直ちに切り換えられる性質を意味する。また、一実施形態において、前記インメモリーコンピューター素子は、機能的な完全性（Ｆｕｎｃｔｉｏｎａｌｃｏｍｐｌｅｔｅｎｅｓｓ）を有することができる。この明細書の文脈からみて、「機能的な完全性」は、セット、セット類似の群、又はそのようなセット又は群を性質として内在する部材などに用いられる場合、その構成をブール式（Ｂｏｏｌｅａｎｅｘｐｒｅｓｓｉｏｎ）と組み合わせることにより、あらゆる可能な真理表（ｔｒｕｔｈｔａｂｌｅ）を表現する上で使用可能であることを意味する。

【0075】

以下、本発明の実施例について詳述する。但し、下記に記載された実施例は、本発明の一部の実施の形態に過ぎないものであり、本発明の範囲が下記の実施例に何ら限定されるものではない。

【0076】

ＣＩＰＳ、ｈ－ＢＮ、ＳｎＳナノ薄膜の収得及び積層を用いた素子の製作

【0077】

物理的な剥離法を用いて複数の層のＣＩＰＳ、ｈ－ＢＮ、ＳｎＳ薄膜を確保する。確保した薄膜をドライ転写（ｄｒｙｔｒａｎｓｆｅｒ）方法を用いてＳｉＯ_２／Ｓｉ基板に順番に転写してＣＩＰＳ／ｈ－ＢＮ／ＳｎＳの形状の積層構造を形成する。次いで、Ｔｉ１０ｎｍ）／Ａｕ（８０ｎｍ）の厚さ（ｔｈｉｃｋｎｅｓｓ）にソース電極及びドレイン電極を蒸着する。このとき、ソース、ドレイン電極は、ＳｎＳチャンネルの上に形成する。完成したデュアル強誘電体電界効果トランジスター（Ｄ－ＦｅＦＥＴ：Ｄｕａｌ－ｆｅｒｒｏｅｌｅｃｔｒｉｃＦＥＴ、水平の分極が制御可能な強誘電性素材と垂直の分極が制御可能な強誘電性素材との接合構造素子）の構造は、図３から図８の通りである。図３は、ＣＩＰＳ／ｈ－ＢＮ／ＳｎＳの２次元異種接合Ｄ－ＦｅＦＥＴの構造の模式図である。図４は、実現された素子の光学顕微鏡（ＯｐｔｉｃａｌＭｉｃｒｏｓｃｏｐｙ；ＯＭ）像である。図５から図８は、接合構造を構成するＣＩＰＳ、ｈ－ＢＮ、ＳｎＳの厚さの原子間力顕微鏡（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｙ；ＡＦＭ）像（図５とこれから抽出された高さプロファイル（図６、図７、図８）の測定結果である。ＳｎＳ、ＣＩＰＳ、ｈ－ＢＮの厚さがそれぞれ点線に沿って測定され、測定の結果、１１ｎｍ、７５ｎｍ、１０ｎｍの厚さが確認された。

【0078】

＜ラマン（ｒａｍａｎ）及び圧電応答力顕微鏡（ＰＦＭ）の測定＞

【0079】

図９から図１４は、強誘電素材のラマンスペクトル及び圧電応答力顕微鏡（ＰＦＭ：ＰｉｅｚｏｒｅｓｐｏｎｓｅＦｏｒｃｅＭｉｃｒｏｓｃｏｐｙ）の測定結果である。図９及び図１０は、それぞれ物理的に剥離されたＣＩＰＳ（図９）とＳｎＳ（図１０）の常温におけるラマンスペクトルである。測定されたラマン結果は、既存に報告された強誘電特性を有するＣＩＰＳとＳｎＳの測定結果と一致する。ＣＩＰＳの場合、１００ｃｍ^－１、３１６ｃｍ^－１において観測されるラマンピーク（ｐｅａｋ）は、それぞれ陰イオン（ａｎｉｏｎ）（Ｐ^２Ｓｅ^４－）と陽イオン（ｃａｔｉｏｎ）（Ｃｕ^Ｉ，Ｉｎ^ＩＩＩ）の振動に起因する。１３８ｃｍ^－１、１６３ｃｍ^－１において観測されるピークはδ（Ｓ－Ｐ－Ｐ）モードを、２６５ｃｍ^－１ピークはδ（Ｓ－Ｐ－Ｓ）モードを、３７５．８ｃｍ^－１ピークはｖ（Ｐ－Ｐ）モードを、４５０ｃｍ^－１ピークはｖ（Ｐ－Ｓ）モードを意味する。ＳｎＳの場合、９８ｃｍ^－１、２２４ｃｍ^－１ピークはＳｎＳのＡｇモードを意味する。３０２ｃｍ^－１ピークは、二次Ｓｎ_２Ｓ_３相（ｓｅｃｏｎｄａｒｙＳｎ_２Ｓ_３ｐｈａｓｅ）と関連しており、１６１．７ｃｍ^－１ピークはＢ_３ｇモードを意味する。図１１から図１４は、常温においてＣＩＰＳのＯＯＰ強誘電性とＳｎＳのＩＰ強誘電性を測定するために行った圧電応答力顕微鏡（ＰＦＭ）の測定結果である。単一の点のＰＦＭの測定方式によりＣＩＰＳフレークにおいてはＯＯＰモード（図１１、図１２）、ＳｎＳフレークにおいてはＩＰモード（図１３、図１４）の測定をそれぞれ行った。電圧に応じたＰＦＭ相の測定を行うために、ＡＦＭティップに－８Ｖ～８Ｖの範囲の電圧を印加した。明らかなヒステリシスループとＰＦＭ相の１８０°シフト（ｓｈｉｆｔ）、そしてＰＦＭ振幅（ＰＦＭａｍｐｌｉｔｕｄｅ）において測定されたちゃんと定義できているバタフライ曲線を用いて、ＣＩＰＳフレークのＯＯＰ強誘電性とＳｎＳフレークのＩＰ強誘電性を確認した。

【0080】

＜２ＤＤ－ＦｅＦＥＴの２ビットの不揮発性メモリー素子の特性＞

【0081】

図１５から図１９は、２ＤＤ－ＦｅＦＥＴ構造においてＣＩＰＳの垂直（以下、ＯＯＰ；Ｏｕｔ－ｏｆ－ｐｌａｎｅ、面外）の分極方向とＳｎＳの水平（以下、ＩＰ；Ｉｎ－ｐｌａｎｅ、面内）の分極方向を制御して実現した２ビットの不揮発性メモリー特性に関するものである。図１５は、Ｄ－ＦｅＦＥＴのプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）模式図である。２つのプログラミング電圧パルスがドレインＴ１、ゲートＴ２ターミナルに同時に印加されてそれぞれＩＰ、ＯＯＰの分極方向を制御する。このとき、ソースターミナルは接地（グランド）される。メモリー記憶状態は、プログラミング電圧がオフになった後に低いドレイン電圧が印加された状態でチャンネル電流として読み込まれる。図１６は、各記憶状態を実現するために設定されたＴ１、Ｔ２のプログラミング電圧パルス条件である。図１７は、図１６において設定した電圧パルス（ｖｏｌｔａｇｅｐｕｌｓｅ）が印加された後に実現された各記憶状態のドレイン電流のレベルを示す。このとき、測定時のドレイン電圧の範囲は－１Ｖ～１Ｖであって、ＳｎＳの抗電圧（強誘電性素材の分極方向を切り替えるために必要とされる最小電圧）よりも遥かに低いため、分極の方向は測定中に変化しない。読み込み（Ｒｅａｄ）電流は、設定された４つのプログラミング条件（ｐｒｏｇｒａｍｍｉｎｇｃｏｎｄｉｔｉｏｎ）に応じて４つのレベルに明らかに分けられる。この後から、各記憶状態を電流／抵抗のレベルに応じて、低抵抗状態（ＬＲＳ：Ｌｏｗｒｅｓｉｓｔａｎｃｅｓｔａｔｅ、条件１（ｃｏｎｄｉｔｉｏｎ１））、Ｍｉｄ－ＬＲＳ（条件２（ｃｏｎｄｉｔｉｏｎ２））、Ｍｉｄ－ＨＲＳ（条件３（ｃｏｎｄｉｔｉｏｎ３））、高抵抗状態（ＨＲＳ：Ｈｉｇｈｒｅｓｉｓｔａｎｃｅｓｔａｔｅ、条件４（ｃｏｎｄｉｔｉｏｎ４））と書き表わす。各記憶状態の抵抗差は、Ｉ_ＬＲＳ／Ｉ_{Ｍｉｄ－ＬＲＳ}＝～１０、Ｉ_{Ｍｉｄ－ＬＲＳ}／Ｉ_{Ｍｉｄ－ＨＲＳ}＝～１０、Ｉ_{Ｍｉｄ－ＨＲＳ}／Ｉ_ＨＲＳ＝～１０^２である。図１８は、Ｄ－ＦｅＦＥＴの保持特性に関するものであって、４つの抵抗状態が互いに区別される差を保持しつつ、１０^３ｓ以上保持されることを示す。図１９は、Ｄ－ＦｅＦＥＴの耐久性（エンデュランス）特性に関するものであって、各抵抗状態が１０^３サイクル以上の動作にも拘わらず散布なしに安定的に実現されることを示す。

【0082】

＜２Ｄ２ビットＤ－ＦｅＦＥＴの動作原理＞

【0083】

図２０は、２ＤＤ－ＦｅＦＥＴのトランスファー曲線である。ゲート電圧（Ｖｇ）を－６０Ｖから６０Ｖまで、そして、再び－６０Ｖまでスウィープ（ｓｗｅｅｐ）しながら測定し、このとき、ドレイン電圧（Ｖ_ｄ）は１Ｖに保持した。（ソースとドレインターミナルにかかる１ＶのＶ_ｄは、ＩＰプログラミング電圧に比べて非常に小さな値であって、ＳｎＳに分極整列現象を誘導していない状態である。すなわち、ＶｇによるＯＯＰ分極制御特性のみが確認可能な状態である。）。広いヒステリシスウィンドウ（８５Ｖ）と高いオン／オフ比（１０^５）を有する時計回り方向のヒステリシスループが現れるが、これは、既存に報告された２ＤＦｅＦＥＴと略同じ特性である。ここで、ゲート電圧により誘導されるヒステリシスは、ＣＩＰＳのＯＯＰ分極方向の制御により現れる特性である。ＣＩＰＳなしの構造においては、図２７から図３０に示すように、トランスファー曲線において広いヒステリシスが現れないものの、ＳｎＳが有する強誘電性双極子はもっぱらＩＰ電界にのみ反応し、ＯＯＰ電界には反応しないからである。したがって、ＣＩＰＳなしの場合、ゲート電圧だけでは十分に広いヒステリシスを確保することができない。図２５は、Ｖｇの影響のみを考慮したときのバンド図である。正のゲート電圧がゲートターミナルに印加されるとき、ＣＩＰＳの分極方向は、上向き状態に整列される。負電荷がチャンネルに注入され、ＳｎＳ／ｈ－ＢＮ界面に束縛される。束縛された負電荷は、ＣＩＰＳの正の分極電荷をスクリーンする効果を有する。束縛された負電荷によって生じる静電場によってＳｎＳチャンネルの電子が使い尽くされる（キャリア密度の減少）。逆に、負のゲート電圧が印加されるとき、ＳｎＳ／ｈ－ＢＮインターフェースに生じる正のスクリーニング電荷（ｓｃｒｅｅｎｉｎｇｃｈａｒｇｅ）によってＳｎＳチャンネルに電子蓄積現象が生じる（キャリア密度の増加）。図２１は、２ＤＤ－ＦｅＦＥＴのアウトプット曲線である。ＳｎＳチャンネルのＩＰ強誘電性によってＶ_ｄだけでＩＰ分極の制御及びチャンネル電流の制御を行うことができるということを示す。Ｖ_ｄを－２０Ｖから２０Ｖまで、そして再び－２０Ｖまでスウィープしながら測定したが、このとき、Ｖ_ｇには電圧を印加しなかった（ＣＩＰＳに分極整列現象を誘導していない状態である。すなわち、Ｖ_ｄによるＩＰ分極の制御特性のみを確認できる状態である）。約１０^２のオン／オフ比を有するヒステリシスループが現れることを確認することができる。Ｖ_ｄが±１０Ｖ以下である場合、明らかなヒステリシスが観測されなかったが、これは、ＳｎＳの保磁力（ｃｏｅｒｃｉｖｅｆｉｅｌｄ）（～１０．７ｋＶ／ｃｍ）とチャンネルの長さ（ｄｉｓｔａｎｃｅ）（８μｍ）に起因する。図２６は、Ｖ_ｄの影響のみを考慮したときのバンド図である。ＳｎＳとＴｉとが接合された後、ＳｎＳ／Ｔｉインターフェースにおいてバンド整列によりＳｎＳに上向きバンド曲がり（Ｕｐｗａｒｄｂａｎｄｂｅｎｄｉｎｇ）現象が起こる。このとき、素子をバック・トゥ・バック（ｂａｃｋ－ｔｏ－ｂａｃｋ）ショットキーダイオード状態と認めることができる。この状態で、アウトプット曲線のヒステリシスループは、Ｖ_ｄにより制御されるＩＰ分極とショットキーバリアを意味する。抗電圧よりも高い負のプログラミング電圧がＶ_ｄに印加されれば、右側の方向を向く形態にＩＰ分極が整列される。このようにして整列された分極方向は、さらに高くて広いバリアを形成して結果的に低い電流状態を引き起こす。逆に、正のプログラミング電圧は、高い電流状態を誘導する。図２４は、叙上のＯＯＰ分極の制御とＩＰ分極の制御に関する模式図である。ＯＯＰ（Ｖ_ｇ）プログラミング電圧は、チャンネルのキャリア密度を制御することにより、チャンネルコンダクタンスを調節することができ、ＩＰ（Ｖ_ｄ）プログラミング電圧は、チャンネル／電極間のバンド整列の制御を用いたキャリア注入（ｃａｒｒｉｅｒｉｎｊｅｃｔｉｏｎ）の調節（ｃｏｎｔｒｏｌ、制御）を通して、電流のレベルを制御することができる。さらに、図２２及び図２３において、Ｖ_ｇだけで、又はＶ_ｄだけでプログラミングされたＤ－ＦｅＦＥＴのアウトプット曲線を確認することができる。Ｖ_ｄプログラミング電圧なしにＶ_ｇだけでプログラミングするとき、チャンネル電流のオン／オフ比が約１０^４として示された。Ｖ_ｇプログラミング電圧なしにＶ_ｄだけでプログラミングする場合、チャンネル電流のオン／オフ比が約１０^２として示された。このようなプログラミング電圧の種類（Ｖ_ｄ，Ｖ_ｇ）に応じた電流（又は、抵抗）の制御特性の差は、図５において示された安定的に区別される４つの電流（抵抗）状態を実現することが可能な原動力である。

【0084】

＜ＣＩＰＳなしのＳｎＳＦｅＦＥＴ素子の動作＞

【0085】

図２７から図３０は、ＣＩＰＳなしのｈ－ＢＮ／ＳｎＳ構造のＦｅＦＥＴ素子に関するものである。図２７及び２８は、ＣＩＰＳなしのｈ－ＢＮ／ＳｎＳ素子構造の模式図（図２７）及びＯＭ像（図２８）である。図２９及び図３０は、ｈ－ＢＮ／ＳｎＳＦｅＦＥＴのトランスファー曲線（図２９）とアウトプット曲線（図３０）である。ＣＩＰＳがないため、ゲート電圧ではＯＯＰ分極方向の制御及び広いヒステリシスの制御が行われないということを図２９を用いて確認することができる。これに対し、図３０においては、ドレイン電圧によるＳｎＳのＩＰ分極の制御を用いてヒステリシスが実現されることを確認することができる。

【0086】

＜各電流（抵抗：ｒｅｓｉｓｔａｎｃｅ）状態の間の切り換え＞

【0087】

図３１から図３３は、入力値（ｉｎｐｕｔ）に応じて実現される素子抵抗状態の状態の変換に関するものである。ＯＯＰ電界は、ＯＯＰ分極方向の制御を用いてキャリア密度（ｃａｒｒｉｅｒｄｅｎｓｉｔｙ）を制御（ｃｏｎｔｒｏｌ）し、ＩＰ分極は、ＩＰ電界でしか制御することができない。したがって、本発明においては、ＯＯＰ、ＩＰ分極をそれぞれＯＯＰ電圧（Ｖ_ｇ）とＩＰ電圧（Ｖ_ｄ）を用いて独立して制御することができる。その結果、中間状態なしに、４つの電流（抵抗）状態はある一つの電流状態から他の３つの電流状態へと直ちに切り換えられる。既存の多重状態のＦｅＦＥＴの場合、２つの飽和分極状態の間の中間の分極状態を活用して多重状態を実現していたが、これを活用するためには、目標とする中間状態に達するために他の複数の中間状態を経ることを余儀なくされるため、さらなるエネルギーと時間（ｔｉｍｅ）の消費が必要であった。図３１は、Ｄ－ＦｅＦＥＴの抵抗状態の名称をＡＢとし、４つの抵抗状態に対応可能な実現可能なデジタル構成を示すものである。ＨＲＳ、ＭｉＤ－ＨＲＳ、ＭｉＤ－ＬＲＳ、ＬＲＳをそれぞれ「００」、「０１」、「１０」、「１１」と対応付けて示す。図３２は、４つの抵抗状態の間の切り換えに必要とされる入力条件に関する模式図である。例えば、「１１」から「１０」へと抵抗状態を切り換えたい場合、負のプログラミング電圧をＴ１にのみ印加すればよい。「１１」から「０１」への切り換えを希望する場合、正のプログラミング電圧をＴ２にのみ印加すればよい。「１１」から「００」への切り換えを希望する場合、Ｔ１に負のプログラミング電圧を、Ｔ２に正のプログラミング電圧を同時に印加すればよい。図３３は、抵抗状態の間の切り換えを実験的に示す結果である。初期化（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ）と書き表わされた初期の抵抗状態で、プロセス（ｐｒｏｃｅｓｓ）と書き表わされたプログラミング電圧パルスの印加過程を経た後、プログラミング電圧よりも低いＶ_ｄにおいて読み込み（ｒｅａｄ）するとなると、切り換えられた抵抗状態がＤ－ＦｅＦＥＴに記憶されたことを確認することができる。図３２を踏まえて、ある一つの抵抗状態から他の抵抗状態へと切り換えられる特性を図３３に示す。

【0088】

＜ロジック・イン・メモリー・コンピューティング特性の測定＞

【0089】

図３４から図３７は、２ＤＤ－ＦｅＦＥＴ素子のロジック・イン・メモリー（ＬｉＭ）特性を測定したものである。既存の２ＤＦｅＦＥＴに基づくＬｉＭコンピューティング素子は、いずれも１ビットメモリーに基づいており、２ビットメモリーに基づくＬＩＭコンピューティングについては未だに研究が進んだことがない。図３４は、通常の１ビットのＦｅＦＥＴにおいてＬｉＭコンピューティング機能を行う方法である。１ビットのデジタル情報をＡ（初期の状態：ｉｎｉｔｉａｌｓｔａｔｅ）、論理動作のためにゲートターミナルに加えられる入力電圧パルスをＣ、最終的に実現される抵抗状態（入力パルスの印加を止めた状態で測定された抵抗状態）、又は出力値（ｏｕｔｐｕｔ）をＡ’と書き表わす。図３９は、本発明において実現した２－ビットのＤ－ＦｅＦＥＴにおいてＬｉＭコンピューティング機能を行う方法である。初期の記憶値をＡＢと書き表わし、論理動作の実現のためにソースＴ１とゲートＴ２ターミナルに加えられる入力信号（ｉｎｐｕｔｓｉｇｎａｌ）（電圧パルス）をＣＤと書き表わし、最終的に実現される論理状態を出力値Ａ’及びＢ’と書き表わす。このとき、ＣはＴ１（Ｖｄ）、ＤはＴ２（Ｖｇ）にそれぞれ対応する。図３６は、各抵抗状態と入力電圧値をそれぞれデジタル化した表である。ＡＢは初期の抵抗状態、Ａ’Ｂ’は入力値以降の抵抗状態、ＣＤは入力値（Ｃはドレイン電圧入力、Ｄはゲート電圧入力）を示す。図３２に示す抵抗状態の間の切り換えを実現するために、図３６でのように、入力信号ＣＤのデジタル信号構成に応じて電圧条件を設定した。「２０Ｖ／６０Ｖ」は「１１」、「－２０Ｖ／０Ｖ」は「１０」、「－２０Ｖ／－６０Ｖ」は「０１」、「０Ｖ／６０Ｖ」は「００」に設定した。図３７は、初期の記憶値ＡＢ＝「１０」であるとき、入力値ＣＤに応じた出力値Ａ’Ｂ’の実験的な証明（図３７）及びそれに相当する論理表に関するものである。このとき、Ａ’＝ＣＸＯＲＤ論理動作を、Ｂ’＝ＣＡＮＤＤ論理動作を行うことにより、一つの動作内においてＸＯＲ動作とＡＮＤ論理機能（ｌｏｇｉｃｆｕｎｃｔｉｏｎｓ）を並列的に実現するロジック・イン・メモリー（ｌｏｇｉｃ－ｉｎ－ｍｅｍｏｒｙ）機能を実現した。

【0090】

＜再構成可能なロジック・イン・メモリー・コンピューティング特性の測定＞

【0091】

図３８から図４０は、初期の記憶値に応じて異なる論理動作を行う再構成可能なロジック・イン・メモリー・コンピューティング特性を示す。図３８、図３９及び図４０は、それぞれ初期の記憶値ＡＢ＝「１１」、「００」、「０１」であるとき、入力値ＣＤに応じて変換されるＡ’Ｂ’値を示す。論理表に示されるように、初期の記憶値ＡＢを再構成することにより、Ａ’Ｂ’において行われる論理機能が変換されることが見られる。

【0092】

＜再構成可能なロジック・イン・メモリー・コンピューティング特性の整理表＞

【0093】

図４１は、各初期の記憶値（ＡＢ）と入力（Ｃ，Ｄ）に応じた出力値（Ａ’，Ｂ’）に関する論理動作のカルノーマップである。図４２は、図４１に基づいて作成されたＡ、Ｂ、Ｃ、Ｄによる実現可能な論理動作機能を要約した表である。

【0094】

以上においては、本発明の好適な実施形態を参照して説明したが、当該技術分野における熟練した当業者であれば、下記の特許請求の範囲に記載の本発明の思想及び領域から逸脱しない範囲内において本発明を種々に修正及び変更することが可能であるということが理解できる筈である。

【符号の説明】

【0095】

１００接合構造素子
１０１第１の分極層
１０２第２の分極層
１０３絶縁層
１０４ソース電極
１０５ドレイン電極
１０６ゲート電極
２００接合構造素子の製造方法

【図1】