(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024068825
(43)【公開日】2024-05-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20240514BHJP
H01L 21/60 20060101ALI20240514BHJP
【ＦＩ】
H01L23/12 E
H01L23/12 N
H01L23/12 Q
H01L23/12 301Z
H01L21/60 311S
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022179420
(22)【出願日】2022-11-09
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】土屋 恵太
(72)【発明者】
【氏名】佃 龍明
【テーマコード（参考）】
5F044
【Ｆターム（参考）】
5F044KK07
5F044LL01
5F044QQ03
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、複数の配線層を有する配線基板ＳＵＢ１と、第１アナログ回路を有する半導体チップと、を含んでいる。上記第１アナログ回路には、上記第１アナログ回路に第１電源電位を供給することが可能な電源電位パターンＬＶＤ４、および上記第１アナログ回路に第１基準電位を供給することが可能な基準電位パターンＬＶＳ４、のそれぞれが電気的に接続されている。電源電位パターンＬＶＤ４は、上記複数の配線層のうち、配線基板ＳＵＢ１の下面に最も近い層である配線層ＷＬ８に設けられている。基準電位パターンＬＶＳ４は、配線層ＷＬ８の次に上記下面に近い層である配線層ＷＬ７に設けられている。透過平面視において、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４は、互いに重なった状態で、互いに同じ方向に延びている。
【選択図】図９
【解決手段】半導体装置は、複数の配線層を有する配線基板ＳＵＢ１と、第１アナログ回路を有する半導体チップと、を含んでいる。上記第１アナログ回路には、上記第１アナログ回路に第１電源電位を供給することが可能な電源電位パターンＬＶＤ４、および上記第１アナログ回路に第１基準電位を供給することが可能な基準電位パターンＬＶＳ４、のそれぞれが電気的に接続されている。電源電位パターンＬＶＤ４は、上記複数の配線層のうち、配線基板ＳＵＢ１の下面に最も近い層である配線層ＷＬ８に設けられている。基準電位パターンＬＶＳ４は、配線層ＷＬ８の次に上記下面に近い層である配線層ＷＬ７に設けられている。透過平面視において、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４は、互いに重なった状態で、互いに同じ方向に延びている。
【選択図】図９
【特許請求の範囲】
【請求項1】
上面、前記上面とは反対側の下面、および前記上面と前記下面との間に設けられた複数の配線層を有する配線基板と、
第１面、前記第１面上に形成された複数の突起電極、および前記第１面とは反対側の第２面を有し、前記複数の突起電極を介して前記配線基板の前記上面上に搭載された半導体チップと、
を含み、
前記半導体チップは、第１アナログ回路を有し、
前記配線基板の前記複数の配線層は、
前記複数の配線層のうち、前記下面に最も近い層であり、かつ、複数のランドパターンが設けられた第１配線層と、
前記第１配線層の次に前記下面に近い層である第２配線層と、
を含み、
前記第１アナログ回路には、前記第１アナログ回路に第１電源電位を供給することが可能な第１電源電位パターン、および前記第１アナログ回路に第１基準電位を供給することが可能な第１基準電位パターン、のそれぞれが電気的に接続されており、
前記第１電源電位パターンおよび前記第１基準電位パターンのうちの一方は、前記第１配線層に設けられ、
前記第１電源電位パターンおよび前記第１基準電位パターンのうちの他方は、前記第２配線層に設けられ、
前記第１電源電位パターンおよび前記第１基準電位パターンは、互いに重なった状態で、互いに同じ方向に延びている、半導体装置。
第１面、前記第１面上に形成された複数の突起電極、および前記第１面とは反対側の第２面を有し、前記複数の突起電極を介して前記配線基板の前記上面上に搭載された半導体チップと、
を含み、
前記半導体チップは、第１アナログ回路を有し、
前記配線基板の前記複数の配線層は、
前記複数の配線層のうち、前記下面に最も近い層であり、かつ、複数のランドパターンが設けられた第１配線層と、
前記第１配線層の次に前記下面に近い層である第２配線層と、
を含み、
前記第１アナログ回路には、前記第１アナログ回路に第１電源電位を供給することが可能な第１電源電位パターン、および前記第１アナログ回路に第１基準電位を供給することが可能な第１基準電位パターン、のそれぞれが電気的に接続されており、
前記第１電源電位パターンおよび前記第１基準電位パターンのうちの一方は、前記第１配線層に設けられ、
前記第１電源電位パターンおよび前記第１基準電位パターンのうちの他方は、前記第２配線層に設けられ、
前記第１電源電位パターンおよび前記第１基準電位パターンは、互いに重なった状態で、互いに同じ方向に延びている、半導体装置。
【請求項2】
請求項１において、
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第１配線層に形成された第１パターンは、
平面形状が、前記複数のランドパターンのうち、前記第１パターンの隣に配置されるランドパターンの外縁形状に沿った形状になっており、
前記第１パターンの延在方向に交差する第１方向において第１の幅を備えた複数の第１幅広部と、前記第１方向において前記第１の幅よりも狭い幅を持つ複数の第１幅狭部と、
を有し、
前記第１パターンの延在方向において第１幅広部と第１幅狭部とは交互に配列され、
前記第１の幅は、前記第１方向において前記第１パターンを介して隣り合うランドパターンの離間距離よりも大きく、
前記複数の第１幅狭部および前記複数の第１幅広部のそれぞれは、前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンと重なっている、半導体装置。
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第１配線層に形成された第１パターンは、
平面形状が、前記複数のランドパターンのうち、前記第１パターンの隣に配置されるランドパターンの外縁形状に沿った形状になっており、
前記第１パターンの延在方向に交差する第１方向において第１の幅を備えた複数の第１幅広部と、前記第１方向において前記第１の幅よりも狭い幅を持つ複数の第１幅狭部と、
を有し、
前記第１パターンの延在方向において第１幅広部と第１幅狭部とは交互に配列され、
前記第１の幅は、前記第１方向において前記第１パターンを介して隣り合うランドパターンの離間距離よりも大きく、
前記複数の第１幅狭部および前記複数の第１幅広部のそれぞれは、前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンと重なっている、半導体装置。
【請求項3】
請求項２において、
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された前記第２パターンは、
透過平面視において、前記第１配線層に形成された前記第１パターンの形状に倣って形成されており、
前記第２パターンの延在方向に交差する第２方向において前記第１の幅を備えた複数の第２幅広部と、前記第１の幅よりも狭い幅を持つ複数の第２幅狭部と、
を有し、
前記第２パターンの延在方向において第２幅広部と第２幅狭部とは交互に配列され、
前記複数の第１幅狭部と前記複数の第２幅狭部とは、それぞれ重なっており、かつ、前記複数の第１幅広部と前記複数の第２幅広部とは、それぞれ重なっている、半導体装置。
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された前記第２パターンは、
透過平面視において、前記第１配線層に形成された前記第１パターンの形状に倣って形成されており、
前記第２パターンの延在方向に交差する第２方向において前記第１の幅を備えた複数の第２幅広部と、前記第１の幅よりも狭い幅を持つ複数の第２幅狭部と、
を有し、
前記第２パターンの延在方向において第２幅広部と第２幅狭部とは交互に配列され、
前記複数の第１幅狭部と前記複数の第２幅狭部とは、それぞれ重なっており、かつ、前記複数の第１幅広部と前記複数の第２幅広部とは、それぞれ重なっている、半導体装置。
【請求項4】
請求項２において、
前記複数のランドパターンのそれぞれは、等間隔で配列され、
前記第１の幅は、前記複数のランドパターンのうち、前記第１方向において前記第１パターンを介して隣り合うランドパターンの中心間距離よりも大きい、半導体装置。
前記複数のランドパターンのそれぞれは、等間隔で配列され、
前記第１の幅は、前記複数のランドパターンのうち、前記第１方向において前記第１パターンを介して隣り合うランドパターンの中心間距離よりも大きい、半導体装置。
【請求項5】
請求項４において、
前記複数のランドパターンの一部は、前記第１パターンに周囲を囲まれた位置に配置されている、半導体装置。
前記複数のランドパターンの一部は、前記第１パターンに周囲を囲まれた位置に配置されている、半導体装置。
【請求項6】
請求項２において、
前記複数のランドパターンのそれぞれは、等間隔で配列され、
前記第１の幅は、前記複数のランドパターンのうち、前記第１方向において前記第１パターンを介して隣り合うランドパターンの中心間距離よりも小さい、半導体装置。
前記複数のランドパターンのそれぞれは、等間隔で配列され、
前記第１の幅は、前記複数のランドパターンのうち、前記第１方向において前記第１パターンを介して隣り合うランドパターンの中心間距離よりも小さい、半導体装置。
【請求項7】
請求項２において、
前記複数のランドパターンのうち、前記第１パターンを介して互いに隣り合うランドパターンの第１中心間距離は、前記第１パターンの延在方向に沿って隣り合うランドパターンの第２中心間距離よりも長く、
前記第１幅狭部の幅の最小値は、前記第２中心間距離よりも大きい、半導体装置。
前記複数のランドパターンのうち、前記第１パターンを介して互いに隣り合うランドパターンの第１中心間距離は、前記第１パターンの延在方向に沿って隣り合うランドパターンの第２中心間距離よりも長く、
前記第１幅狭部の幅の最小値は、前記第２中心間距離よりも大きい、半導体装置。
【請求項8】
請求項１において、
前記配線基板は、前記第１アナログ回路以外の第１回路に第２基準電位を供給することが可能な第２基準電位パターン、を有し、
前記配線基板の前記複数の配線層は、前記第２配線層の次に前記下面に近い層である第３配線層をさらに含み、
前記第２基準電位パターンは、前記第３配線層に設けられ、かつ、前記第１電源電位パターンおよび前記第１基準電位パターンと重なっている、半導体装置。
前記配線基板は、前記第１アナログ回路以外の第１回路に第２基準電位を供給することが可能な第２基準電位パターン、を有し、
前記配線基板の前記複数の配線層は、前記第２配線層の次に前記下面に近い層である第３配線層をさらに含み、
前記第２基準電位パターンは、前記第３配線層に設けられ、かつ、前記第１電源電位パターンおよび前記第１基準電位パターンと重なっている、半導体装置。
【請求項9】
請求項８において、
前記第１電源電位パターン、前記第１基準電位パターン、および前記第２基準電位パターンのそれぞれは、互いに重なった状態で、互いに同じ方向に延びている、半導体装置。
前記第１電源電位パターン、前記第１基準電位パターン、および前記第２基準電位パターンのそれぞれは、互いに重なった状態で、互いに同じ方向に延びている、半導体装置。
【請求項10】
請求項９において、
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第１配線層に形成された第１パターンは、
平面形状が、前記複数のランドパターンのうち、前記第１パターンの隣に配置されるランドパターンの外縁形状に沿った形状になっており、
前記第１パターンの延在方向に交差する第１方向において第１の幅を備えた複数の第１幅広部と、前記第１方向において前記第１の幅よりも狭い幅を持つ複数の第１幅狭部と、
を有し、
前記第１パターンの延在方向において第１幅広部と第１幅狭部とは交互に配列され、
前記第１の幅は、前記第１方向において前記第１パターンを介して隣り合うランドパターンの離間距離よりも広く、
前記複数の第１幅狭部および前記複数の第１幅広部のそれぞれは、前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンと重なっており、かつ、前記第３配線層に形成された前記第２基準電位パターンと重なっている、半導体装置。
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第１配線層に形成された第１パターンは、
平面形状が、前記複数のランドパターンのうち、前記第１パターンの隣に配置されるランドパターンの外縁形状に沿った形状になっており、
前記第１パターンの延在方向に交差する第１方向において第１の幅を備えた複数の第１幅広部と、前記第１方向において前記第１の幅よりも狭い幅を持つ複数の第１幅狭部と、
を有し、
前記第１パターンの延在方向において第１幅広部と第１幅狭部とは交互に配列され、
前記第１の幅は、前記第１方向において前記第１パターンを介して隣り合うランドパターンの離間距離よりも広く、
前記複数の第１幅狭部および前記複数の第１幅広部のそれぞれは、前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンと重なっており、かつ、前記第３配線層に形成された前記第２基準電位パターンと重なっている、半導体装置。
【請求項11】
請求項１０において、
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンは、
透過平面視において、前記第１配線層に形成された前記第１パターンの形状に倣って形成されており、
前記第２パターンの延在方向に交差する第２方向において前記第１の幅を備えた複数の第２幅広部と、前記第１の幅よりも狭い幅を持つ複数の第２幅狭部と、
を有し、
前記第２パターンの延在方向において第２幅広部と第２幅狭部とは交互に配列され、
透過平面視において、前記複数の第１幅狭部と前記複数の第２幅狭部とは、それぞれ重なっており、かつ、前記複数の第１幅広部と前記複数の第２幅広部とは、それぞれ重なっており、かつ、前記複数の第１幅狭部、前記複数の第２幅狭部、前記複数の第１幅広部、および前記複数の第２幅広部のそれぞれは、前記第３配線層に形成された前記第２基準電位パターンと重なっている、半導体装置。
前記第１電源電位パターンおよび前記第１基準電位パターンのうち、前記第２配線層に形成された第２パターンは、
透過平面視において、前記第１配線層に形成された前記第１パターンの形状に倣って形成されており、
前記第２パターンの延在方向に交差する第２方向において前記第１の幅を備えた複数の第２幅広部と、前記第１の幅よりも狭い幅を持つ複数の第２幅狭部と、
を有し、
前記第２パターンの延在方向において第２幅広部と第２幅狭部とは交互に配列され、
透過平面視において、前記複数の第１幅狭部と前記複数の第２幅狭部とは、それぞれ重なっており、かつ、前記複数の第１幅広部と前記複数の第２幅広部とは、それぞれ重なっており、かつ、前記複数の第１幅狭部、前記複数の第２幅狭部、前記複数の第１幅広部、および前記複数の第２幅広部のそれぞれは、前記第３配線層に形成された前記第２基準電位パターンと重なっている、半導体装置。
【請求項12】
請求項１において、
前記第１アナログ回路には、さらに、前記第１アナログ回路に前記第１電源電位を供給することが可能な第３電源電位パターン、および前記第１アナログ回路に前記第１基準電位を供給することが可能な第３基準電位パターン、のそれぞれが電気的に接続されており、
前記第３電源電位パターンおよび前記第３基準電位パターンのそれぞれは、前記複数の配線層のうち、互いに同じ配線層に形成され、
平面視において、前記第３電源電位パターンおよび前記第３基準電位パターンは、互いに隣り合った状態で、同じ方向に延びており、
前記第１電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１電源電位供給経路の経路距離を第１経路距離とし、
前記第１基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１基準電位供給経路の経路距離を第２経路距離とし、
前記第３電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第３電源電位供給経路の経路距離を第３経路距離とし、
前記第３基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第３基準電位供給経路の経路距離を第４経路距離とすると、
前記第１経路距離は、前記第３経路距離および前記第４経路距離のそれぞれよりも長く、かつ、前記第２経路距離は、前記第３経路距離および前記第４経路距離のそれぞれよりも長い、半導体装置。
前記第１アナログ回路には、さらに、前記第１アナログ回路に前記第１電源電位を供給することが可能な第３電源電位パターン、および前記第１アナログ回路に前記第１基準電位を供給することが可能な第３基準電位パターン、のそれぞれが電気的に接続されており、
前記第３電源電位パターンおよび前記第３基準電位パターンのそれぞれは、前記複数の配線層のうち、互いに同じ配線層に形成され、
平面視において、前記第３電源電位パターンおよび前記第３基準電位パターンは、互いに隣り合った状態で、同じ方向に延びており、
前記第１電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１電源電位供給経路の経路距離を第１経路距離とし、
前記第１基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１基準電位供給経路の経路距離を第２経路距離とし、
前記第３電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第３電源電位供給経路の経路距離を第３経路距離とし、
前記第３基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第３基準電位供給経路の経路距離を第４経路距離とすると、
前記第１経路距離は、前記第３経路距離および前記第４経路距離のそれぞれよりも長く、かつ、前記第２経路距離は、前記第３経路距離および前記第４経路距離のそれぞれよりも長い、半導体装置。
【請求項13】
請求項１２において、
前記配線基板は、前記第１アナログ回路以外の第１回路に第２基準電位を供給することが可能な第２基準電位パターン、を有し、
前記第２基準電位パターンは、前記配線基板の前記複数の配線層のうち、前記第３電源電位パターンおよび前記第３基準電位パターンが形成された配線層の隣の配線層に形成され、かつ、前記第３電源電位パターンおよび前記第３基準電位パターンと重なっている、半導体装置。
前記配線基板は、前記第１アナログ回路以外の第１回路に第２基準電位を供給することが可能な第２基準電位パターン、を有し、
前記第２基準電位パターンは、前記配線基板の前記複数の配線層のうち、前記第３電源電位パターンおよび前記第３基準電位パターンが形成された配線層の隣の配線層に形成され、かつ、前記第３電源電位パターンおよび前記第３基準電位パターンと重なっている、半導体装置。
【請求項14】
請求項２において、
前記第１アナログ回路には、前記第１アナログ回路に前記第１電源電位を供給することが可能な第４電源電位パターン、および前記第１アナログ回路に前記第１基準電位を供給することが可能な第４基準電位パターン、のそれぞれが電気的に接続され、
前記第４電源電位パターンおよび前記第４基準電位パターンのうちの一方は、前記第１配線層に設けられ、
前記第４電源電位パターンおよび前記第４基準電位パターンのうちの他方は、前記第２配線層に設けられ、
透過平面視において、前記第４電源電位パターンおよび前記第４基準電位パターンは、互いに重なった状態で、同じ方向に延びており、
前記第４電源電位パターンおよび前記第４基準電位パターンのうち、前記第１配線層に形成された第３パターンは、第３の幅で延在するように形成され、
前記第３の幅は、前記第３パターンの延在方向に交差する第３方向において、前記第３パターンを介して隣り合うランドパターンの離間距離よりも狭く、
前記第１電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１電源電位供給経路の経路距離を第１経路距離とし、
前記第１基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１基準電位供給経路の経路距離を第２経路距離とし、
前記第４電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第４電源電位供給経路の経路距離を第５経路距離とし、
前記第４基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第４基準電位供給経路の経路距離を第６経路距離とすると、
前記第１経路距離は、前記第５経路距離および前記第６経路距離のそれぞれよりも長く、かつ、前記第２経路距離は、前記第５経路距離および前記第６経路距離のそれぞれよりも長い、半導体装置。
前記第１アナログ回路には、前記第１アナログ回路に前記第１電源電位を供給することが可能な第４電源電位パターン、および前記第１アナログ回路に前記第１基準電位を供給することが可能な第４基準電位パターン、のそれぞれが電気的に接続され、
前記第４電源電位パターンおよび前記第４基準電位パターンのうちの一方は、前記第１配線層に設けられ、
前記第４電源電位パターンおよび前記第４基準電位パターンのうちの他方は、前記第２配線層に設けられ、
透過平面視において、前記第４電源電位パターンおよび前記第４基準電位パターンは、互いに重なった状態で、同じ方向に延びており、
前記第４電源電位パターンおよび前記第４基準電位パターンのうち、前記第１配線層に形成された第３パターンは、第３の幅で延在するように形成され、
前記第３の幅は、前記第３パターンの延在方向に交差する第３方向において、前記第３パターンを介して隣り合うランドパターンの離間距離よりも狭く、
前記第１電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１電源電位供給経路の経路距離を第１経路距離とし、
前記第１基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第１基準電位供給経路の経路距離を第２経路距離とし、
前記第４電源電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第４電源電位供給経路の経路距離を第５経路距離とし、
前記第４基準電位パターンを含み、前記半導体チップの前記突起電極から前記配線基板のランドパターンまでの第４基準電位供給経路の経路距離を第６経路距離とすると、
前記第１経路距離は、前記第５経路距離および前記第６経路距離のそれぞれよりも長く、かつ、前記第２経路距離は、前記第５経路距離および前記第６経路距離のそれぞれよりも長い、半導体装置。
【請求項15】
請求項２において、
前記第１パターンと、前記第１パターンの隣に配置されているランドパターンとの離間距離は、前記第１配線層と前記第２配線層との層間距離よりも大きい、半導体装置。
前記第１パターンと、前記第１パターンの隣に配置されているランドパターンとの離間距離は、前記第１配線層と前記第２配線層との層間距離よりも大きい、半導体装置。
【請求項16】
請求項１において、
前記第１アナログ回路には、さらに、前記第１アナログ回路に電気信号を伝送することが可能な第１信号パターンが電気的に接続されており、
前記第１電源電位パターンの幅、および前記第１基準電位パターンの幅のそれぞれは、前記第１信号パターンの幅よりも広い、半導体装置。
前記第１アナログ回路には、さらに、前記第１アナログ回路に電気信号を伝送することが可能な第１信号パターンが電気的に接続されており、
前記第１電源電位パターンの幅、および前記第１基準電位パターンの幅のそれぞれは、前記第１信号パターンの幅よりも広い、半導体装置。
【請求項17】
請求項１において、
前記第１電源電位パターンおよび第１基準電位パターンのそれぞれの幅は、前記第１電源電位パターンおよび第１基準電位パターンのそれぞれの厚さよりも大きい、半導体装置。
前記第１電源電位パターンおよび第１基準電位パターンのそれぞれの幅は、前記第１電源電位パターンおよび第１基準電位パターンのそれぞれの厚さよりも大きい、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
複数の配線層を備えた配線基板上に、半導体チップがフリップチップ接続方式で搭載された半導体装置がある。例えば、特開２００５－３４０２４７号公報（特許文献１）には、配線基板のデジタル信号のクロストークノイズ対策として、信号伝送用の端子が配置される配線層と信号伝送用の配線が配置される配線層との間に、シールドとして機能するグランドプレーンおよび電源プレーン（プレーンは、大面積の導体パターンの意味）が配置された構造が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－３４０２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の高機能化に伴って、半導体装置が備える回路の動作を安定化させるため、回路に電力を供給する経路において、ノイズの影響を低減させる技術が必要である。例えば、デジタル信号の伝送品質を安定化させる目的で、例えば、ＰＬＬ（Phase Locked Loop）回路などのアナログ回路が半導体装置内の半導体チップに設けられている場合がある。アナログ回路は、デジタル回路と比較して、ノイズが回路動作に影響し易いので、アナログ回路に電力を供給する経路は、他の経路（例えば、デジタル回路に電力を供給する経路）と比較して、その経路距離を短くすることが好ましい。
【0005】
ところが、半導体装置の高機能化に伴って、半導体装置の外部端子の数は増加傾向にある。また、半導体装置の小型化を実現するため、複数の外部端子の配置密度は増加傾向にある。この結果、アナログ回路に電力を供給する経路のうちの一部は、半導体チップの電極から外部端子までの経路距離が長くなる場合がある。半導体チップの電極から外部端子までの経路距離が長い電力供給経路では、電力供給経路のインダクタンス成分が大きい。そのため、この経路を流れる電源電位や基準電位は、ノイズの影響により電位が変化し易い。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態による半導体装置は、複数の配線層を有する配線基板と、第１アナログ回路を有する半導体チップと、を含んでいる。上記第１アナログ回路には、上記第１アナログ回路に第１電源電位を供給することが可能な第１電源電位パターン、および上記第１アナログ回路に第１基準電位を供給することが可能な第１基準電位パターン、のそれぞれが電気的に接続されている。上記第１電源電位パターンおよび上記第１基準電位パターンのうちの一方は、上記複数の配線層のうち、上記配線基板の下面に最も近い層である第１配線層に設けられている。上記第１電源電位パターンおよび上記第１基準電位パターンのうちの他方は、上記第１配線層の次に上記下面に近い層である第２配線層に設けられている。上記第１電源電位パターンおよび上記第１基準電位パターンは、互いに重なった状態で、互いに同じ方向に延びている。
【発明の効果】
【0008】
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】一実施の形態の半導体装置の上面図である。
【発明を実施するための形態】
【0010】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0011】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【0012】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0013】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0014】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【0015】
また、本明細書において、「半導体部品」とは、半導体内の電子を利用した部品である。この「半導体部品」の例としては、半導体チップや、半導体チップがパッケージングされた半導体パッケージを挙げることができる。また、半導体を含むか否かに関らず、電気回路に組み込まれ、電気的な機能を発揮する部品のことを「電子部品」という。電子部品には半導体部品の他、抵抗素子やコンデンサ素子、インダクタ素子などの部品を含む。
【0016】
＜半導体装置＞
図１は、本実施の形態の半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示すカバー部材を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図４は、図１のＡ－Ａ線に沿った断面図である。
図１は、本実施の形態の半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示すカバー部材を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図４は、図１のＡ－Ａ線に沿った断面図である。
【0017】
本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１と、配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１（図３参照）と、を有する。また、半導体装置ＰＫＧ１は、半導体チップＣＨＰ１上に配置された接着層ＢＮＤ１と、半導体チップＣＨＰ１の全体、接着層ＢＮＤ１の全体、および配線基板ＳＵＢ１の一部分を覆い、かつ、接着層ＢＮＤ１が固定されたカバー部材ＬＩＤと、を有する。
【0018】
図４に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１が搭載された上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、平面視において、上面２ｔおよび下面２ｂの外縁を構成する複数の辺２ｓ（図１～図３参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図１参照）および下面２ｂ（図２参照）はそれぞれ四角形であり、配線基板ＳＵＢ１は、平面視において４つの辺２ｓを有している。
【0019】
また、配線基板ＳＵＢ１は、上面２ｔと下面２ｂとの間に設けられた複数の配線層（図４に示す例では８層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、およびＷＬ８を有する。複数の配線層は、この複数の配線層のうち、配線基板ＳＵＢ１の上面２ｔに最も近い層であり、かつ、端子（端子２ＰＤ）が設けられた配線層ＷＬ１を有する。また、複数の配線層は、この複数の配線層のうち、配線基板ＳＵＢ１の下面２ｂに最も近い層であり、かつ、端子（ランド２ＬＤ）が設けられた配線層ＷＬ８を有する。
【0020】
各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁層２ｅが配置されている。各配線層は、絶縁層２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して互いに電気的に接続されている。なお、本実施の形態では、配線基板ＳＵＢ１の一例として８層の配線層を備える配線基板を例示しているが、配線基板ＳＵＢ１が備える配線層の数は８層には限定されない。例えば７層以下、あるいは９層以上の配線層を備える配線基板を変形例として用いることができる。
【0021】
また、複数の配線層のうち、最も上面２ｔに近い層（最上層）である配線層ＷＬ１は、絶縁膜ＳＲ１で覆われている。絶縁膜ＳＲ１には、開口部が設けられ、配線層ＷＬ１に設けられた複数の複数の端子２ＰＤは、開口部において、絶縁膜ＳＲ１から露出している。また、複数の配線層のうち、配線基板ＳＵＢ１の下面２ｂに最も近い層（最下層）である配線層ＷＬ８には、複数のランドが設けられている。また、配線層ＷＬ８は、絶縁膜ＳＲ２で覆われている。絶縁膜ＳＲ１および絶縁膜ＳＲ２のそれぞれは、ソルダレジスト膜である。配線層ＷＬ１に設けられる複数の端子２ＰＤは、配線層ＷＬ８に設けられる複数のランド（ランドパターン）２ＬＤと、配線基板ＳＵＢ１が備える各配線層に形成された導体パターン（配線２ｄや大面積の導体パターン）、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して、それぞれ電気的に接続されている。
【0022】
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層を、ビルドアップ工法を用いて積層することにより形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ４と下面２Ｃｂ側にある配線層ＷＬ５とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
【0023】
図４に示す例では、配線基板ＳＵＢ１はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。ただし、図４に対する変形例として、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁層２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２ｖを介して電気的に接続されている。
【0024】
また、図４に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図示しないマザーボードに実装する際に、マザーボード側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ－Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫－ビスマス（Ｓｎ－Ｂｉ）、または錫－銅－銀（Ｓｎ－Ｃｕ－Ａｇ）、錫－銅（Ｓｎ－Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【0025】
また、図２に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボールＳＢが接合された複数のランド２ＬＤ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【0026】
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載された半導体チップＣＨＰ１を備えている。図４に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また半導体チップＣＨＰ１は、平面視において表面３ｔおよび裏面３ｂの外縁を構成する複数の辺３ｓを備える。半導体チップＣＨＰ１は、図３に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。したがって、半導体チップＣＨＰ１は、平面視において４つの辺３ｓを有している。図３に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の４個の辺３ｓのそれぞれが、配線基板ＳＵＢ１の４個の辺２ｓのそれぞれに沿って延びている。
【0027】
また、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。図４に示す例では、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
【0028】
図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置された配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
【0029】
半導体チップＣＨＰ１が備える半導体基板は、例えばシリコン（Ｓｉ）から成る。半導体チップＣＨＰ１の表面３ｔには、半導体基板および配線を覆う絶縁膜が形成されており、複数の電極３ＰＤ（図４参照）のそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
【0030】
また、図４に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数の端子２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成されている。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いてもよい。
【0031】
また、図４に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置されている。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔの間の空間を塞ぐように配置されている。複数の突起電極３ＢＰのそれぞれはアンダフィル樹脂ＵＦにより封止されている。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置されている。このように、複数の突起電極３ＢＰと複数の端子２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ１の複数の電極３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ１の半導体素子（回路素子）が形成された主面を保護することもできる。
【0032】
また、半導体チップＣＨＰ１の裏面３ｂには、カバー部材（リッド、ヒートスプレッダ、放熱部材）ＬＩＤが配置されている。カバー部材ＬＩＤは、例えば、配線基板ＳＵＢ１よりも熱伝導率が高い金属板であって、半導体チップＣＨＰ１で発生した熱を外部に排出する機能を備えている。また、カバー部材ＬＩＤは、接着層ＢＮＤ１を介して半導体チップＣＨＰ１と熱的に接続されている。接着層ＢＮＤ１は、半導体チップＣＨＰ１およびカバー部材ＬＩＤのそれぞれと接触している。
【0033】
接着層ＢＮＤ１は、例えば、樹脂ペースト中にフィラを混合したペーストを硬化させることにより得られる接着剤から成る。フィラの例としては、金属粒子の他、アルミナなどの酸化金属粒子を例示することができる。接着層ＢＮＤ１は放熱特性を向上させる目的で混合されているフィラを含むので、フィラを含まない樹脂接着剤と比較して半導体チップＣＨＰ１とカバー部材ＬＩＤとの間の熱伝導率を向上させることができる。
【0034】
また、カバー部材ＬＩＤの周縁領域は、接着層ＢＮＤ２を介して配線基板ＳＵＢ１の上面２ｔに接着固定されている。接着層ＢＮＤ２の場合、接着層ＢＮＤ１のように放熱特性は要求されないので、材料は特に限定されず、必要な接着強度が得られる範囲内で選択することが可能である。例えば、接着層ＢＮＤ１と同じ材料を用いた場合には、製造工程を簡略化することができる。また例えば、接着層ＢＮＤ１よりも接着強度が高い材料を用いる場合もある。
【0035】
なお、半導体装置ＰＫＧ１のように、放熱部材としてのカバー部材ＬＩＤが取り付けられた半導体装置は、半導体チップＣＨＰ１の放熱効率が高いので、高機能化したとしても安定的に回路を動作させることができる。ただし、本実施の形態に対する変形例として、図４に示すカバー部材ＬＩＤ、接着層ＢＮＤ１、および接着層ＢＮＤ２が設けられていない半導体装置に、後述する配線基板ＳＵＢ１の構造を適用する場合もある。
【0036】
＜回路構成例＞
次に、図４に示す半導体装置ＰＫＧ１が備えている回路の構成例について説明する。図５は、図４に示す半導体装置が備えている回路の構成例を示す説明図である。なお、図５では、半導体装置ＰＫＧ１が備えている複数の回路、複数の信号伝送経路、および複数の電力供給経路のそれぞれ一部を例示的に図示している。
次に、図４に示す半導体装置ＰＫＧ１が備えている回路の構成例について説明する。図５は、図４に示す半導体装置が備えている回路の構成例を示す説明図である。なお、図５では、半導体装置ＰＫＧ１が備えている複数の回路、複数の信号伝送経路、および複数の電力供給経路のそれぞれ一部を例示的に図示している。
【0037】
図５に示すように、本実施の形態の半導体装置ＰＫＧ１が有する半導体チップＣＨＰ１は、アナログ回路ＡＣ１を有している。図５に示す例では、半導体チップＣＨＰ１は、アナログ回路ＡＣ１と、アナログ回路ＡＣ１に電気的に接続されたコア回路ＣＣ１と、を有している。アナログ回路ＡＣ１は、例えば、入力信号の位相に同期した新たな信号を生成するＰＬＬ回路である。
【0038】
図５に示す例では、アナログ回路ＡＣ１には、半導体装置ＰＫＧ１の外部機器から信号（交流信号、高周波信号）ＳＧ１が入力される。信号ＳＧ１は、配線基板ＳＵＢ１の信号伝送経路ＰＳＧ１を介して半導体チップＣＨＰ１のアナログ回路ＡＣ１に入力される。アナログ回路ＡＣ１は、図示しない位相比較回路、フィルタ回路、および発振回路を備え、信号ＳＧ１の位相と、図示しない比較対象用の入力信号との位相を同期させた新たな信号（交流信号、高周波信号）ＳＧ２を出力する。信号ＳＧ２は、コア回路ＣＣ１に入力される。コア回路ＣＣ１は、入力された信号ＳＧ２にデータ処理（例えば演算処理）を施し、信号（交流信号、高周波信号）ＳＧ３を出力する。信号ＳＧ３は、配線基板ＳＵＢ１の信号伝送経路ＰＳＧ３を介して半導体チップＣＨＰ１のコア回路ＣＣ１から図示しない外部機器に出力される。コア回路ＣＣ１に入力される信号ＳＧ２は、ＰＬＬ回路であるアナログ回路ＡＣ１により同期処理が施されている。このため、コア回路ＣＣ１には、位相の揺らぎ（ジッタ）が少ない信号ＳＧ２が供給される。なお、コア回路ＣＣ１は、例えばデジタル回路であるが、コア回路ＣＣ１がアナログ回路である場合もある。
【0039】
また、半導体チップＣＨＰ１は、アナログ回路ＡＣ１に電力を供給するための（供給することが可能な）電源回路ＡＣ２と、コア回路ＣＣ１に電力を供給するための（供給することが可能な）電源回路ＣＣ２と、を備えている。アナログ回路ＡＣ１には、電源回路ＡＣ２を介して電源電位ＶＤ１および基準電位ＶＳ１が供給される。一方、コア回路ＣＣ１には、電源回路ＣＣ２を介して電源電位ＶＤ２および基準電位ＶＳ２が供給される。
【0040】
電源電位ＶＤ１は、配線基板ＳＵＢ１の電源電位供給経路ＰＶＤ１を介して半導体チップＣＨＰ１の電源回路ＡＣ２に供給される。基準電位ＶＳ１は、配線基板ＳＵＢ１の基準電位供給経路ＰＶＳ１を介して半導体チップＣＨＰ１の電源回路ＡＣ２に供給される。電源電位ＶＤ２は、配線基板ＳＵＢ１の電源電位供給経路ＰＶＤ２を介して半導体チップＣＨＰ１の電源回路ＣＣ２に供給される。基準電位ＶＳ２は、配線基板ＳＵＢ１の基準電位供給経路ＰＶＳ２を介して半導体チップＣＨＰ１の電源回路ＣＣ２に供給される。
【0041】
なお、基準電位ＶＳ１は、電源電位ＶＤ１と異なる電位であるが、接地電位以外の電位である場合もある。同様に、基準電位ＶＳ２は、電源電位ＶＤ２と異なる電位であるが、接地電位以外の電位である場合もある。また、基準電位ＶＳ１と基準電位ＶＳ２とは、同じ電位である場合の他、基準電位ＶＳ１と基準電位ＶＳ２とが異なっている場合がある。後述するように、本実施の形態の場合、仮に、基準電位ＶＳ１と基準電位ＶＳ２とが同じ電位であったとしても、基準電位供給経路ＰＶＳ１と、基準電位供給経路ＰＶＳ２とは互いに分離された配線パターンにより構成されている。
【0042】
図５に示すアナログ回路ＡＣ１を安定的に動作させるためには、電源回路ＡＣ２を介してアナログ回路ＡＣ１に供給される電源電位ＶＤ１と基準電位ＶＳ１との電位差の変化を小さくする必要がある。電源電位ＶＤ１と基準電位ＶＳ１との電位差が変化すると、アナログ回路ＡＣ１から出力される信号ＳＧ２の品質が低下するからである。電源電位ＶＤ１と基準電位ＶＳ１との電位差の変化に影響を及ぼすノイズ源として、以下のものが例示できる。例えば高周波信号である信号ＳＧ１や信号ＳＧ３により誘導されるノイズは、電源電位ＶＤ１と基準電位ＶＳ１との電位差に影響を及ぼす場合がある。また例えば、コア回路ＣＣ１の電力デマンドの影響により、電源電位ＶＤ２が瞬間的に変化する場合がある。この時、電源電位供給経路ＰＶＤ２が、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１の近くに配置されている場合、電源電位ＶＤ２に生じたノイズが電源電位ＶＤ１と基準電位ＶＳ１との電位差に影響を及ぼす場合がある。
【0043】
電源電位ＶＤ１と基準電位ＶＳ１との電位差に対するノイズの影響を小さくするためには、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１の経路距離を短くすることが好ましい。経路距離を短くすることにより、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１のインダクタンスを低減させることができるので、ノイズ影響を低減させることができる。
【0044】
ところが、半導体装置の高機能化に伴って、半導体装置の外部端子の数は増加傾向にある。また、半導体装置の小型化を実現するため、複数の外部端子の配置密度は高密度化傾向にある。電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１の経路距離が長くならざるを得ない場合がある。言い換えれば、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１の経路距離が長い場合でもノイズの影響を低減させることができれば、設計の自由度を向上させることができる。次のセクションでは、配線基板ＳＵＢ１における電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１のレイアウトを工夫することにより、ノイズの影響を低減させる技術について説明する。
【0045】
【0046】
図６に示すように、半導体装置ＰＫＧ１は、複数対の電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１を有している。電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１は対になるように配置されている。
【0047】
ここで、複数の突起電極３ＢＰのそれぞれは、半導体チップＣＨＰ１と重なっている領域Ｒ１内に配置されている。一方、複数のランド２ＬＤのうち、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１のいずれかに含まれるものは、平面視において領域Ｒ１の外に配置されている。領域Ｒ１（特に、図５に示すコア回路ＣＣ１と重なっている領域）には、主に図５に示すコア回路ＣＣ１に電力を供給するための電源電位供給経路ＰＶＤ２および基準電位供給経路ＰＶＳ２に含まれるランドが配置される。このため、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１のいずれかに含まれるランド２ＬＤを領域Ｒ１に配置するスペースを確保することが難しい。なお、電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１のいずれかに含まれる複数のランド２ＬＤの一部が、領域Ｒ１内に配置される場合はある。
【0048】
透過平面視において、互いに電気的に接続された突起電極３ＢＰとランド２ＬＤとは、近い位置に配置されていることが好ましい。ただし、設計条件によっては、突起電極３ＢＰの近くにランド２ＬＤを配置することが困難な場合がある。図６に示す例では、突起電極３ＢＰとランド２ＬＤとを接続する経路距離が相対的に短い電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓと、突起電極３ＢＰとランド２ＬＤとを接続する経路距離が相対的に長い電源電位供給経路ＰＶＤ１Ｌおよび基準電位供給経路ＰＶＳ１Ｌと、を示している。また、図６では、突起電極３ＢＰとランド２ＬＤとを接続する経路距離が相対的に中間的な長さである電源電位供給経路ＰＶＤ１Ｍおよび基準電位供給経路ＰＶＳ１Ｍを示している。
【0049】
電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓの経路距離（突起電極３ＢＰからランド２ＬＤまでの経路距離ＤＶＤＳおよび経路距離ＤＶＳＳ）は、例えば５ｍｍ以下である。電源電位供給経路ＰＶＤ１Ｍおよび基準電位供給経路ＰＶＳ１Ｍの経路距離（突起電極３ＢＰからランド２ＬＤまでの経路距離ＤＶＤＭおよび経路距離ＤＶＳＭ）は、例えば５ｍｍより大きく、かつ、７ｍｍ以下である。電源電位供給経路ＰＶＤ１Ｌおよび基準電位供給経路ＰＶＳ１Ｌの経路距離（突起電極３ＢＰからランド２ＬＤまでの経路距離ＤＶＤＬおよび経路距離ＤＶＳＬ）は、例えば７ｍｍより大きい。電源電位供給経路ＰＶＤ１Ｌおよび基準電位供給経路ＰＶＳ１Ｌの経路距離は１０ｍｍ以上になる場合もある。
【0050】
図６に示す各経路距離の関係は以下のように表現できる。電源電位パターンＬＶＤ１（後述する図１１参照）を含み、半導体チップＣＨＰ１（図４参照）の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの電源電位供給経路ＰＶＤ１Ｌの経路距離を経路距離ＤＶＤＬとする。基準電位パターンＬＶＳ１（後述する図１１参照）を含み、半導体チップＣＨＰ１の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの基準電位供給経路ＰＶＳ１Ｌの経路距離を経路距離ＤＶＳＬとする。電源電位パターンＬＶＤ３（後述する図７参照）を含み、半導体チップＣＨＰ１の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの電源電位供給経路ＰＶＤ１Ｓの経路距離を経路距離ＤＶＤＳとする。基準電位パターンＬＶＳ３（後述する図７参照）を含み、半導体チップＣＨＰ１の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの基準電位供給経路ＰＶＳ１Ｓの経路距離を経路距離ＤＶＳＳとする。電源電位パターンＬＶＤ４（後述する図９参照）を含み、半導体チップＣＨＰ１（図４参照）の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの電源電位供給経路ＰＶＤ１Ｍの経路距離を経路距離ＤＶＤＭとする。基準電位パターンＬＶＳ４（後述する図９参照）を含み、半導体チップＣＨＰ１の突起電極３ＢＰから配線基板ＳＵＢ１のランド２ＬＤまでの基準電位供給経路ＰＶＳ１Ｍの経路距離を経路距離ＤＶＳＭとする。この場合、経路距離ＤＶＤＬは、経路距離ＤＶＤＭ、経路距離ＤＶＤＳ、経路距離ＤＶＳＭ、および経路距離ＤＶＳＳのそれぞれよりも長い。経路距離ＤＶＳＬは、経路距離ＤＶＤＭ、経路距離ＤＶＤＳ、経路距離ＤＶＳＭ、および経路距離ＤＶＳＳのそれぞれよりも長い。経路距離ＤＶＤＭは、経路距離ＤＶＤＳおよび経路距離ＤＶＳＳのそれぞれよりも長い。経路距離ＤＶＳＭは、経路距離ＤＶＤＳおよび経路距離ＤＶＳＳのそれぞれよりも長い。
【0051】
図６に示す例の場合、電源電位供給経路ＰＶＤ１Ｌおよび基準電位供給経路ＰＶＳ１Ｌに対しては、特にノイズ対策を優先的に適用する必要がある。また、電源電位供給経路ＰＶＤ１Ｍおよび基準電位供給経路ＰＶＳ１Ｍに対しては、電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓよりも優先的にノイズ対策を施す必要がある。以下、ノイズ対策について、詳しく説明する。
【0052】
＜第１のノイズ対策方法＞
まず、第１のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓに適用して有効なノイズ対策技術について説明する。図７は、図６に示す電源電位供給経路および基準電位供給経路に対するノイズ対策の一例を示す拡大平面図である。図８は、図７のＢ－Ｂ線に沿った拡大断面図である。図７および図８では、電源電位供給経路ＰＶＤ１を構成する電源電位パターンＬＶＤ３と、基準電位供給経路ＰＶＳ１を構成する基準電位パターンＬＶＳ３とが誘導結合した状態を模式的に示す記号を付している。図４に示す複数の配線層のうち、図７に示す配線層は、例えば配線層ＷＬ７である。配線層ＷＬ７は、図４および図８に示すように、複数の配線層のうち、配線層ＷＬ８の次に配線基板ＳＵＢ１の下面２ｂに近い層である。図示は省略するが、変形例として配線層ＷＬ７以外の配線層に図７と同様の電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が配置されている場合がある。
まず、第１のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓに適用して有効なノイズ対策技術について説明する。図７は、図６に示す電源電位供給経路および基準電位供給経路に対するノイズ対策の一例を示す拡大平面図である。図８は、図７のＢ－Ｂ線に沿った拡大断面図である。図７および図８では、電源電位供給経路ＰＶＤ１を構成する電源電位パターンＬＶＤ３と、基準電位供給経路ＰＶＳ１を構成する基準電位パターンＬＶＳ３とが誘導結合した状態を模式的に示す記号を付している。図４に示す複数の配線層のうち、図７に示す配線層は、例えば配線層ＷＬ７である。配線層ＷＬ７は、図４および図８に示すように、複数の配線層のうち、配線層ＷＬ８の次に配線基板ＳＵＢ１の下面２ｂに近い層である。図示は省略するが、変形例として配線層ＷＬ７以外の配線層に図７と同様の電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が配置されている場合がある。
【0053】
図６に示す電源電位供給経路ＰＶＤ１および基準電位供給経路ＰＶＳ１に対するノイズ影響を低減させる方法として、電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３とを誘導結合させる方法が有効である。誘導結合とは、電源電位供給経路と基準電位供給経路との間の相互誘導の作用が支配的になる状態のことをいう。電源電位供給経路と基準電位供給経路とが誘導結合している場合、相互誘導により各経路間のループインダクタンスを低減させることができる。この結果、高周波の電流成分に対する電圧変動を抑制する（言い換えれば、自己ノイズを低減させる）ことができる。例えば、固定電位が供給されている電源電位パターンＬＶＤ３に対して高周波ノイズやパルスノイズが乗った場合、電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３とが誘導結合していれば、これらのループ経路内を流れる高周波の電流成分に対する電位変動を抑えることができる。
【0054】
図７に示すように、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３は、同じ配線層ＷＬ７に形成されている。また、平面視において、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３は、互いに隣り合った状態で、同じ方向に延びている。図７および図８にコンデンサの回路記号を用いて模式的に示すように、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３は、誘導結合している。
【0055】
電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３とを誘導結合させることによるノイズ対策効果は、電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３との相互インダクタンスの大きさに比例する。このため、絶縁層２ｅを介して対向する電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の対向する経路幅が広い程、また、対向するパターンの離間距離が小さい程、ノイズ対策効果が向上する。なお、対向する経路幅とは、電源電位供給経路と基準電位供給経路とが対向している部分の幅である。図８に示す例の場合、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の厚さ（図８のＺ方向の長さ）が対向する経路幅に相当する。したがって、図８に示す例では、互いに並走する電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の厚さは厚い方が好ましく、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の離間距離は小さい方が好ましい。
【0056】
なお、図７示す平面視において、電源電位パターンＬＶＤ３の隣、および基準電位パターンＬＶＳ３の隣には、それぞれ導体パターン２ＣＰが配置されている。この導体パターン２ＣＰは、任意の電位が供給される経路である。例えば、図５を用いて説明した電源電位供給経路ＰＶＤ２および基準電位供給経路ＰＶＳ２のいずれかを構成する導体パターン２ＣＰである。あるいは、図７に示す導体パターン２ＣＰは、図示しない他の電位の供給経路を構成する場合もある。
【0057】
また、配線基板ＳＵＢ１は、図５に示すアナログ回路ＡＣ１以外の回路（例えば図５に示すコア回路ＣＣ１）に基準電位ＶＳ２を供給することが可能な基準電位パターンＬＶＳ２（図８参照）、を有している。基準電位パターンＬＶＳ２は、図５に示す基準電位供給経路ＰＶＳ２の一部を構成する導体パターンである。図８に示すように、基準電位パターンＬＶＳ２は、配線基板ＳＵＢ１の複数の配線層のうち、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が形成された配線層ＷＬ７の隣の配線層ＷＬ６および配線層ＷＬ８に形成され、かつ、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３と重なっている。好ましくは、配線層ＷＬ６の基準電位パターンＬＶＳ２および配線層ＷＬ８の基準電位パターンＬＶＳ２のそれぞれは、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３と重なった状態で、同じ方向に延びている。
【0058】
基準電位パターンＬＶＳ２は、周囲で発生したノイズが電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３に到達することを抑制する電磁シールドとして機能する。図８に示すように電磁シールドとして機能する基準電位パターンＬＶＳ２を設けることにより、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３に印加されるノイズを低減させることができる。
【0059】
なお、図７および図８に示す例では、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が配線層ＷＬ７に形成された実施態様を例示しているので、配線層ＷＬ６および配線層ＷＬ８のそれぞれに電磁シールドとして機能する基準電位パターンＬＶＳ２を配置している。ただし、変形例として、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が配線層ＷＬ８に形成される場合がある。この場合、配線層ＷＬ７に基準電位パターンＬＶＳ２が配置されていれば、配線層ＷＬ６の構造は特に限定されない。
【0060】
ところで、図７および図８に示す方法の場合、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の厚さを極端に厚くすることが困難である。例えば、図８に示す電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の厚さは１０～２０μｍ程度である。このため、電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３との相互誘導の上限値が低い。したがって、例えば、図６に示す電源電位供給経路ＰＶＤ１Ｍや電源電位供給経路ＰＶＤ１Ｌのように、経路長さが長く、経路インダクタンスが大きい経路に対するノイズ対策としては、図７および図８に示す方法の有効性には限界がある。
【0061】
上記したように、図６に示す電源電位供給経路ＰＶＤ１Ｓおよび基準電位供給経路ＰＶＳ１Ｓは、経路距離ＤＶＤＳおよび経路距離ＤＶＳＳのそれぞれが５ｍｍ以下と短く、経路インダクタンスが小さい（例えば、電源電位供給経路ＰＶＤ１Ｍや電源電位供給経路ＰＶＤ１Ｌなどと比較して経路インダクタンスが小さい）。このため、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３の場合、図７に示すように、電源電位パターンＬＶＤ３および基準電位パターンＬＶＳ３が同じ配線層ＷＬ７に形成された構造であっても、ノイズを低減させることができる。
【0062】
＜第２のノイズ対策方法＞
次に、第２のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｍや電源電位供給経路ＰＶＤ１Ｌに対するノイズ対策として有効なノイズ対策技術について説明する。以下で説明する第２のノイズ対策方法、および後述する第３のノイズ対策方法のそれぞれでは、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうち、少なくとも一方のパターンを最下層である配線層ＷＬ８に配置することを前提として説明する。図４に示す配線層ＷＬ１～配線層ＷＬ８に加えて、ノイズ対策用に新たな配線層を追加する方法も考えられる。しかし、配線層数が増加すると、半導体装置の厚さが増大する、配線基板の製造工程が増加する、あるいは、配線基板の構成材料が増加することにより製造コストが増大する、などのデメリットが生じる。そこで、本願発明者は、ノイズ対策用の配線層を追加することなく、最下層の配線層ＷＬ８を活用してノイズを低減させる技術について検討した。
次に、第２のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｍや電源電位供給経路ＰＶＤ１Ｌに対するノイズ対策として有効なノイズ対策技術について説明する。以下で説明する第２のノイズ対策方法、および後述する第３のノイズ対策方法のそれぞれでは、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうち、少なくとも一方のパターンを最下層である配線層ＷＬ８に配置することを前提として説明する。図４に示す配線層ＷＬ１～配線層ＷＬ８に加えて、ノイズ対策用に新たな配線層を追加する方法も考えられる。しかし、配線層数が増加すると、半導体装置の厚さが増大する、配線基板の製造工程が増加する、あるいは、配線基板の構成材料が増加することにより製造コストが増大する、などのデメリットが生じる。そこで、本願発明者は、ノイズ対策用の配線層を追加することなく、最下層の配線層ＷＬ８を活用してノイズを低減させる技術について検討した。
【0063】
図９は、図６に示す電源供給経路および基準電位供給経路に対するノイズ対策の他の例を示す拡大平面図である。図１０は、図９のＣ－Ｃ線に沿った拡大断面図である。なお、図９および図１０に示すノイズ対策の例では、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１が隣り合う別の配線層に配置されている。図９に示す配線層ＷＬ７と配線層ＷＬ８とを重ね合わせて図示すると、電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４との識別が困難である。そこで、図９は、透過平面図とすべき所ではあるが、配線層ＷＬ７における一部分と、配線層ＷＬ８における上記一部分と重なっている部分と、が上下に並べて示された図となっている。図９により、配線基板ＳＵＢ１を下面２ｂ（図１０参照）から視た透過平面視における電源電位パターンＬＶＤ４、基準電位パターンＬＶＳ４、および複数のランド２ＬＤの位置関係は明確に示されているので、図９を透過平面図と見なすことができる。後述する、図１１、図１４、図１５、図１６のそれぞれも、図９と同様に、配線層ＷＬ７における一部分と、配線層ＷＬ８における上記一部分と重なっている部分と、が上下に並べて示された図となっており、透過平面図と見なすことができる。また、後述する図１７および図１８では、図９と同様に、配線層ＷＬ６における一部分と、配線層ＷＬ７における上記一部分と重なっている部分と、配線層ＷＬ８における上記一部分と重なっている部分と、が上下方向に並べて示された図となっており、透過平面図と見なすことができる。
【0064】
【0065】
図５に示すアナログ回路ＡＣ１には、アナログ回路ＡＣ１に電源電位ＶＤ１を供給することが可能な電源電位パターンＬＶＤ４（図９参照）、およびアナログ回路ＡＣ１に基準電位ＶＳ１を供給することが可能な基準電位パターンＬＶＳ４（図９参照）、のそれぞれが電気的に接続されている。図９および図１０に示す電源電位パターンＬＶＤ４は、図５に示す電源電位供給経路ＰＶＤ１Ｍの一部を構成する。また、基準電位パターンＬＶＳ４は、図５に示す基準電位供給経路ＰＶＳ１Ｍの一部を構成する。
【0066】
図９および図１０に示すように、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４のうちの一方は、配線層ＷＬ８に設けられ、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４のうちの他方は、配線層ＷＬ７に設けられている。なお、図９および図１０に示す例では、配線層ＷＬ８に電源電位パターンＬＶＤ４が設けられ、配線層ＷＬ７に基準電位パターンＬＶＳ４が設けられている例を示しているが、変形例としては、配線層ＷＬ８に基準電位パターンＬＶＳ４が設けられ、配線層ＷＬ７に電源電位パターンＬＶＤ４が設けられている場合もある。
【0067】
また、透過平面視において、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４は、互いに重なった状態で、同じ方向に延びている。電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４のうち、配線層ＷＬ８に形成されたパターン（図１０の場合、電源電位パターンＬＶＤ４）は、幅ＷＶ４で延在するように形成されている。配線層ＷＬ７に配置されているパターン（図１０の場合基準電位パターンＬＶＳ４）も同様に幅ＷＶ４で延在するように形成されている。
【0068】
図１０に示すノイズ対策の場合、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４が配線基板ＳＵＢ１の厚さ方向（図１０のＺ方向）において、誘電体として機能する絶縁層２ｅを介して互いに対向している。このため、電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４とが対向する部分の面積を、図７および図８に示す例と比較して大きくすることができる。図９に示す例の場合、幅ＷＶ４は、例えば５０～２００μｍ程度であり、図１０に示す電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４の厚さＴＶ４（例えば１０～２０μｍ程度）よりも大きい。このため、電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４との相互誘導は、図７に示す電源電位パターンＬＶＤ３と基準電位パターンＬＶＳ３との相互誘導よりも大きい。なお、後述する図１１～図１６、図１８、および図１９に示す電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１の厚さも、図１０に示す電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４の厚さＴＶ４と同様に、例えば１０～２０μｍ程度である。
【0069】
したがって、図６に示す電源電位供給経路ＰＶＤ１Ｍや電源電位供給経路ＰＶＤ１Ｌのように、経路距離が長い電位供給経路に図９および図１０の構造を適用して特に有効である。なお、図６に示す電源電位供給経路ＰＶＤ１Ｌに関しては、後述する図１２および図１３に示す構造の方がさらに有効である。
【0070】
図９に示す例の場合、配線層ＷＬ８において、複数のランド２ＬＤのうち、電源電位パターンＬＶＤ４の延在方向（図９ではＸ方向）に交差（図９では直交）するＹ方向において互いに隣り合う２つのランド２ＬＤの間に、電源電位パターンＬＶＤ４が配置されている。幅ＷＶ４は、Ｙ方向において隣り合うランド２ＬＤの中心間距離ＰＬＤよりも小さく、かつ、離間距離ＧＬＤよりも小さい。
【0071】
＜第３のノイズ対策方法＞
次に、第３のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｌに対するノイズ対策として特に有効なノイズ対策技術について説明する。図１１は、図６に示す電源供給経路および基準電位供給経路に対するノイズ対策の他の例を示す拡大平面図である。図１２は、図１１のＤ－Ｄ線に沿った拡大断面図である。図１３は、図１１に示す電源電位パターンおよび基準電位パターンのみを示す拡大平面図である。なお、図１１～図１３に示すノイズ対策の例では、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１が隣り合う別の配線層に配置されている。このため、図１１は、図９と同様に、配線層ＷＬ７における一部分と、配線層ＷＬ８における上記一部分と重なっている部分と、が上下に並べて示された図となっている。また、図１１および図１２では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。
次に、第３のノイズ対策方法として、図６に示す電源電位供給経路ＰＶＤ１Ｌに対するノイズ対策として特に有効なノイズ対策技術について説明する。図１１は、図６に示す電源供給経路および基準電位供給経路に対するノイズ対策の他の例を示す拡大平面図である。図１２は、図１１のＤ－Ｄ線に沿った拡大断面図である。図１３は、図１１に示す電源電位パターンおよび基準電位パターンのみを示す拡大平面図である。なお、図１１～図１３に示すノイズ対策の例では、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１が隣り合う別の配線層に配置されている。このため、図１１は、図９と同様に、配線層ＷＬ７における一部分と、配線層ＷＬ８における上記一部分と重なっている部分と、が上下に並べて示された図となっている。また、図１１および図１２では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。
【0072】
図５に示すアナログ回路ＡＣ１には、アナログ回路ＡＣ１に電源電位ＶＤ１を供給することが可能な電源電位パターンＬＶＤ１（図１１参照）、およびアナログ回路ＡＣ１に基準電位ＶＳ１を供給することが可能な基準電位パターンＬＶＳ１（図１１参照）、のそれぞれが電気的に接続されている。図１１および図１２に示す電源電位パターンＬＶＤ１は、図５に示す電源電位供給経路ＰＶＤ１Ｌの一部を構成する。また、基準電位パターンＬＶＳ１は、図５に示す基準電位供給経路ＰＶＳ１Ｌの一部を構成する。
【0073】
図１１および図１２に示すように、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうちの一方は、配線層ＷＬ８に設けられ、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうちの他方は、配線層ＷＬ７に設けられている。なお、図１１および図１２に示す例では、配線層ＷＬ８に電源電位パターンＬＶＤ１が設けられ、配線層ＷＬ７に基準電位パターンＬＶＳ１が設けられている例を示しているが、変形例としては、配線層ＷＬ８に基準電位パターンＬＶＳ１が設けられ、配線層ＷＬ７に電源電位パターンＬＶＤ１が設けられている場合もある。
【0074】
図１１に示すように、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうち、配線層ＷＬ８に形成されたパターン（図１１に示す例では、電源電位パターンＬＶＤ１）は、平面形状が、複数のランド２ＬＤのうち、電源電位パターンＬＶＤ１の隣に配置されるランド２ＬＤの外縁形状に沿った形状になっている。電源電位パターンＬＶＤ１は、電源電位パターンＬＶＤ１の延在方向（図１１ではＸ方向）に交差（図１１では直交）するＹ方向において幅ＷＶ１Ｗを備えた複数の幅広部ＬＷＤ１（図１３参照）と、Ｙ方向において幅ＷＶ１Ｗよりも狭い幅ＷＶ１Ｎを持つ複数の幅狭部ＬＮＤ１（図１３参照）と、を有している。
【0075】
図１３に示すように、電源電位パターンＬＶＤ１の延在方向（Ｘ方向）において幅広部ＬＷＤ１と幅狭部ＬＮＤ１とは交互に配列されている。図１１に示すように、幅ＷＶ１Ｗは、Ｙ方向において電源電位パターンＬＶＤ１を介して隣り合うランド２ＬＤの離間距離ＧＬＤよりも大きい。
【0076】
複数の幅狭部ＬＮＤ１（図１３参照）および複数の幅広部ＬＷＤ１（図１３参照）のそれぞれは、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうち、配線層ＷＬ７に形成されたパターン（図１１の例では、基準電位パターンＬＶＳ１）と重なっている。
【0077】
図１２に示すように、第３のノイズ対策方法の場合、幅広部ＬＷＤ１が存在することにより、図１０に示す第２のノイズ対策方法と比較して、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１との対向面積をさらに大きくさせることができる。図１１に示す例の場合、幅ＷＶ１Ｗは、例えば２００～８００μｍ程度であり、図９に示す電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４の幅ＷＶ４よりも大きい。このため、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１との相互誘導は、図９および図１０に示す電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４との相互誘導よりもさらに大きい。したがって、図１１～図１３に示す第３のノイズ対策を例えば、図６に示す電源電位供給経路ＰＶＤ１Ｌや、基準電位供給経路ＰＶＳ１Ｌなど、経路距離ＤＶＤＬ（または経路距離ＤＶＳＬ）が、７ｍｍを超えるような経路に適用した場合でも、電源電位供給経路ＰＶＤ１Ｌにおけるノイズの影響を低減させることができる。
【0078】
図１３に幅広部ＬＷＤ１および幅狭部ＬＮＤ１の範囲を示すように、幅広部ＬＷＤ１は、電源電位パターンＬＶＤ１のうち、実質的に一定と見なすことができる幅ＷＶ１Ｗで延びている部分として定義される。幅ＷＶ１Ｗは、隣り合うランド２ＬＤの離間距離ＧＬＤよりも広い（大きい）。このように、離間距離ＧＬＤよりよりも広い幅ＷＶ１Ｗを持つ幅広部ＬＷＤ１が設けられていることにより、図１１および図１２に示す第３のノイズ対策は、図９および図１０に示す第２のノイズ対策よりもさらに高いノイズ低減効果が得られる。
【0079】
なお、図１１に示す例では、幅ＷＶ１Ｗは、Ｙ方向において隣り合うランド２ＬＤの中心間距離ＰＬＤよりも狭い（小さい）。ただし、変形例として後述するように、幅ＷＶ１Ｗが、Ｙ方向において隣り合うランド２ＬＤの中心間距離ＰＬＤよりも広い（大きい）場合もある。
【0080】
幅狭部ＬＮＤ１は、幅ＷＶ１Ｗよりも狭い幅を持つ部分として定義される。したがって、幅狭部ＬＮＤ１の幅は、図１３に示すように一定とは限らない。幅狭部ＬＮＤ１の幅のうち、最も狭い幅ＷＶ１Ｎは、図１１に示す隣り合うランドの離間距離２ＬＤよりも狭い。また、図１１に示すように、幅狭部ＬＮＤ１（図１３参照）は、隣り合うランド２ＬＤの離間距離ＧＬＤよりも幅が広い部分も含んでいる。幅狭部ＬＮＤ１の形状は、ランド２ＬＤなど、電源電位パターンＬＶＤ１の隣に配置されている導体パターンの形状に応じて決まる。したがって、図１３に示す幅狭部ＬＮＤ１の形状は一例であり、種々の変形例がある。ただし、Ｙ方向において隣り合うランド２ＬＤの間を通るように電源電位パターンＬＶＤ１が配置されているので、複数の幅狭部ＬＮＤ１のそれぞれは、少なくとも隣り合うランド２ＬＤの離間距離ＧＬＤよりも狭い（小さい）幅ＷＶ１Ｎを備えた部分を含んでいる。
【0081】
次に、配線層ＷＬ８に配置されている電源電位パターンＬＶＤ１と対向するように配線層ＷＬ７に配置されている基準電位パターンＬＶＳ１の形状について説明する。図１３に示すように、本実施の形態の場合、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１は、同様な平面形状になっている。
【0082】
詳しくは、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１のうち、配線層ＷＬ７に形成されたパターン（図１１に示す例では、基準電位パターンＬＶＳ１）は、透過平面視において、配線層ＷＬ８に形成されたパターン（図１１に示す例では電源電位パターンＬＶＤ１）の形状に倣って形成されている。
【0083】
基準電位パターンＬＶＳ１の延在方向（Ｘ方向）に交差（図１１では直交）するＹ方向において幅ＷＶ１Ｗを備えた複数の幅広部ＬＷＳ１（図１３参照）と、幅ＷＶ１Ｗよりも狭い幅（例えば幅ＷＶ１Ｎ）を持つ複数の幅狭部ＬＮＳ１（図１３参照）と、を有している。基準電位パターンＬＶＳ１の延在方向（Ｘ方向）において幅広部ＬＷＳ１と幅狭部ＬＮＳ１とは交互に配列されている。透過平面視において、複数の幅狭部ＬＮＤ１と複数の幅狭部ＬＮＳ１とは、それぞれ重なっており、かつ、複数の幅広部ＬＷＤ１と複数の幅広部ＬＷＳ１とは、それぞれ重なっている。
【0084】
なお、幅広部ＬＷＳ１の定義は、上記した幅広部ＬＷＤ１の定義において、電源電位パターンＬＶＤ１を基準電位パターンＬＶＳ１と読み替えて適用することができる。同様に幅狭部ＬＮＳ１の定義は、上記した幅狭部ＬＮＤ１の定義において、電源電位パターンＬＶＤ１を基準電位パターンＬＶＳ１と読み替えて適用することができる。
【0085】
このように、基準電位パターンＬＶＳ１の平面形状と電源電位パターンＬＶＤ１の平面形状とを同じ形状とし、複数の幅狭部ＬＮＤ１と複数の幅狭部ＬＮＳ１とは、それぞれ重なっており、かつ、複数の幅広部ＬＷＤ１と複数の幅広部ＬＷＳ１とは、それぞれ重畳するように配置することで、基準電位パターンＬＶＳ１および電源電位パターンＬＶＤ１の大部分が、互いに対向していることになる。この場合、他の電力供給経路や信号伝送経路からのノイズの侵入経路を小さくすることができるので、特に好ましい。
【0086】
「倣って形成されている」とは、図１１に示す例の場合、基準電位パターンＬＶＳ１と、電源電位パターンＬＶＤ１とが同じ形状で形成されていることを意味する。ただし、加工精度の関係でわずかに形状の違いがあるものを除外する意味ではない。また、例えば配線層ＷＬ７または配線層ＷＬ８のレイアウト上の制約によっては、基準電位パターンＬＶＳ１の形状と電源電位パターンＬＶＤ１の形状とが一致しない部分を含んでいる場合がある。言い換えれば、「倣って形成される」の意味としては、基準電位パターンＬＶＳ１の形状と電源電位パターンＬＶＤ１の形状とが全経路において完全に一致しているもののみに限定されるものではない。この場合でも、基準電位パターンＬＶＳ１の形状と電源電位パターンＬＶＤ１の形状とが一致する部分を含んでいれば、当該部分では、本セクションで説明したノイズ対策の効果を得ることができる。
【0087】
ただし、基準電位パターンＬＶＳ１の全経路の８０％以上と、電源電位パターンＬＶＤ１の全経路の８０％以上とが互いに同じ形状で形成され、かつ、重畳するように配置されていることが好ましい。ここで、基準電位パターンＬＶＳ１の全経路とは、基準電位パターンＬＶＳ１の一方の端部（図示しないビア配線に接続されるビアランド）から他方の端部（基準電位パターンＬＶＳ１に接続されるビア２ＬＤ）までの経路として定義される。また、電源電位パターンＬＶＤ１の全経路とは、電源電位パターンＬＶＤ１の一方の端部（図示しないビア配線に接続されるビアランド）から他方の端部（電源電位パターンＬＶＤ１に接続されるビア２ＬＤ）までの経路として定義される。
【0088】
以下の説明において、「ＡがＢに倣って形成されている」という表現を用いた場合、特に異なる意味の解釈について説明した場合を除き、同様の意味で用いている。
【0089】
なお、図示は省略するが、図１１および図１３に対する変形例として、配線層ＷＬ７に形成されている基準電位パターンＬＶＳ１の平面形状が、幅ＷＶ１ＷでＹ方向に延びる帯状のパターンになっている場合もある。この場合でも、図１１および図１３に示す電源電位パターンＬＶＤ１の大部分が、基準電位パターンＬＶＳ１と対向しているので、電源電位パターンＬＶＤ１に侵入したノイズ成分を低減させる対策としては有効である。ただし、この場合、基準電位パターンＬＶＳ１の一部分が、電源電位パターンＬＶＤ１以外の導体パターン（例えばランド２ＬＤ）と重なることになる。ランド２ＬＤから配線層ＷＬ７に形成された基準電位パターンＬＶＳ１へのノイズ成分の侵入を抑制する観点からは、図１１および図１３に示すように、基準電位パターンＬＶＳ１が電源電位パターンＬＶＤ１の形状に倣って形成されていることが特に好ましい。
【0090】
＜第３のノイズ対策方法の変形例＞
次に、図１１～図１３を用いて説明した第３のノイズ対策方法の変形例について、説明する。図１４は、図６に示す電源供給経路および基準電位供給経路に対するノイズ対策の他の例を示す拡大平面図である。図１４では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。なお、以下の変形例では、図１１に対応する拡大平面のみを示し、図１２に対応する拡大断面図および図１３に対応する拡大平面図は図示を省略し、必要に応じて図１２および図１３を参照して説明する。
次に、図１１～図１３を用いて説明した第３のノイズ対策方法の変形例について、説明する。図１４は、図６に示す電源供給経路および基準電位供給経路に対するノイズ対策の他の例を示す拡大平面図である。図１４では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。なお、以下の変形例では、図１１に対応する拡大平面のみを示し、図１２に対応する拡大断面図および図１３に対応する拡大平面図は図示を省略し、必要に応じて図１２および図１３を参照して説明する。
【0091】
図１４に示す変形例の場合、電源電位パターンＬＶＤ１の幅広部ＬＷＤ１（図１３参照）の幅ＷＶ１Ｗおよび基準電位パターンＬＶＳ１の幅広部ＬＷＳ１（図１３参照）の幅ＷＶ１Ｗのそれぞれが、図１１に示す例と比較して、さらに広くなっている点で相違する。図９に示す例、および図１４に示す例のそれぞれにおいて同様であるが、複数のランド２ＬＤのそれぞれは、等間隔で配列されている。図１４に示す例の場合、幅ＷＶ１Ｗは、複数のランド２ＬＤのうち、Ｙ方向において電源電位パターンＬＶＤ１を介して隣り合うランド２ＬＤの中心間距離ＰＬＤよりも大きい。
【0092】
図１４に示す変形例の場合、図１１に示す例と比較して、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１との対向する経路幅をさらに大きくすることができる。したがって、電源電位パターンＬＶＤ１または基準電位パターンＬＶＳ１に侵入したノイズ成分を低減させる効果としては、図１１に示す例よりもさらに大きい。
【0093】
一方、図１４に示す例の場合、複数のランド２ＬＤの間に配置されている電源電位パターンＬＶＤ１の面積が大きいので、ランド２ＬＤに接続される引出配線の設計の自由度、言い換えれば配線層ＷＬ８の設計の自由度を大きくするという観点からは、図１１に示す例の方が好ましい。すなわち、図１１に示す例では、幅ＷＶ１Ｗは、複数のランド２ＬＤのうち、Ｙ方向において電源電位パターンＬＶＤ１を介して隣り合うランド２ＬＤの中心間距離ＰＬＤよりも小さい。この場合、図１４に示す変形例と比較して配線層ＷＬ８の設計の自由度を大きくすることができる。
【0094】
図１５は、図１１に対する他の変形例を示す拡大平面図である。図１５および後述する図１６では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号の図示を省略している。図１５に示す変形例の場合、複数のランド２ＬＤの一部が、電源電位パターンＬＶＤ１に周囲を囲まれた位置に配置されている点で、図１１に示す例と相違する。図１５に示す変形例の場合、図１４に示す変形例と比較して、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１との対向面積をさらに大きくすることができる。したがって、電源電位パターンＬＶＤ１または基準電位パターンＬＶＳ１に侵入したノイズ成分を低減させる効果としては、図１４に示す例よりもさらに大きい。
【0095】
図１５に示す変形例の場合、Ｙ方向においてランド２ＬＤを介して隣り合う複数（図１５では２個）の幅狭部ＬＮＤ１を有している。図示は省略するが、電源電位パターンＬＶＤ１の幅広部ＬＷＤ１の幅ＷＶ１Ｗをさらに大きくすることもできる。
【0096】
一方、上記したように、配線層ＷＬ８の設計の自由度を大きくするという観点からは、図１１に示す例の方が好ましい。例えば、図１５に示す例において、電源電位パターンＬＶＤ１に周囲を囲まれたランド２ＬＤを他の配線層と電気的に接続させるためには、ランド２ＬＤと重なる位置にビア配線を接続する必要がある。
【0097】
図１６は、図１１に対する他の変形例を示す拡大平面図である。図１６に示す変形例の場合、複数のランド２ＬＤの配列パターンが図９、図１１、図１４、および図１５と相違する。図１６に示す例の場合、複数のランド２ＬＤのうち、電源電位パターンＬＶＤ１を介して互いに隣り合うランド２ＬＤの中心間距離ＰＬＤ１は、電源電位パターンＬＶＤ１の延在方向（図１６ではＸ方向）に沿って隣り合うランド２ＬＤの中心間距離ＰＬＤ２よりも長い。幅狭部ＬＷＤ１の幅の最小値（すなわち幅ＷＶ１Ｎ）は、中心間距離ＰＬＤ２よりも大きい。
【0098】
図１６に示す変形例は、図１５に示す変形例の構造において、電源電位パターンＬＶＤ１に周囲を囲まれたランド２ＬＤが配置されていない構造である。この構造の場合、図１５に示す変形例と比較して、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１との対向する経路幅をさらに大きくすることができる。したがって、電源電位パターンＬＶＤ１または基準電位パターンＬＶＳ１に侵入したノイズ成分を低減させる効果としては、図１５に示す例よりもさらに大きい。
【0099】
図１６に示す変形例において、電源電位パターンＬＶＤ１の一部をランド２ＬＤとして利用した場合（すなわち、電源電位パターンＬＶＤ１を覆う絶縁膜ＳＲ２（図４参照）に開口部を設け、開口部において露出する電源電位パターンＬＶＤ１に半田ボールＳＢ（図４参照）を接続した場合）、図１６に示す変形例を適用することによる端子数の減少を抑制できる。
【0100】
なお、図１４、図１５および図１６に示す変形例において、配線層ＷＬ７に配置された基準電位パターンＬＶＳ１の平面形状は、それぞれ配線層ＷＬ８に配置された電源電位パターンＬＶＤ１と同じ形状になっている例を示している。ただし、上記したように、変形例として、配線層ＷＬ７に形成されている基準電位パターンＬＶＳ１の平面形状が、幅ＷＶ１ＷでＹ方向に延びる帯状のパターンになっている場合もある。また、図１４、図１５および図１６に対する更なる変形例として、配線層ＷＬ８に基準電位パターンＬＶＳ１が配置され、配線層ＷＬ７に電源電位パターンＬＶＤ１が配置されている場合がある。
【0101】
＜電磁シールドによるノイズ対策＞
次に、図７～図１６を用いて説明した各ノイズ対策のさらに好ましい態様として、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１と重畳する位置に電磁シールドとして機能する導体パターンを配置する変形例について説明する。図１７は、図１０に示す最下層から数えて第３層目の配線層に形成された導体パターンの形状の一例を示す拡大平面図である。配線層ＷＬ６は、配線層ＷＬ７の次に下面２ｂ（図４参照）に近い層である。図１７に示すＣ－Ｃ線に沿った拡大断面図は、図１０と同様なので重複する図示は省略する。図１７では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。
次に、図７～図１６を用いて説明した各ノイズ対策のさらに好ましい態様として、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１と重畳する位置に電磁シールドとして機能する導体パターンを配置する変形例について説明する。図１７は、図１０に示す最下層から数えて第３層目の配線層に形成された導体パターンの形状の一例を示す拡大平面図である。配線層ＷＬ６は、配線層ＷＬ７の次に下面２ｂ（図４参照）に近い層である。図１７に示すＣ－Ｃ線に沿った拡大断面図は、図１０と同様なので重複する図示は省略する。図１７では、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とが誘導結合した状態を模式的に示す記号を付している。
【0102】
図５を用いて説明した配線基板ＳＵＢ１は、アナログ回路ＡＣ１以外の回路（例えばコア回路ＣＣ１）に基準電位ＶＳ２を供給することが可能な基準電位パターンＬＶＳ２（図１７参照）、を有している。また、図１０に示すように、配線基板ＳＵＢ１の複数の配線層は、配線層ＷＬ７の次に下面に近い位置に設けられた配線層ＷＬ６を含んでいる。図１７に示すように、基準電位パターンＬＶＳ２は、配線層ＷＬ６に設けられ、かつ、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４と重なっている。電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４と重畳するように配置された基準電位パターンＬＶＳ２は、電磁シールドとして機能し、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４に他の導体パターンからのノイズ成分が侵入することを抑制することができる。
【0103】
ところで、図１７に示す基準電位パターンＬＶＳ２の代わりに、アナログ回路ＡＣ１以外の回路（例えばコア回路ＣＣ１）に電源電位ＶＤ２を供給することが可能な電源電位パターン（図示は省略）を用いることもできる。ただし、基準電位パターンＬＶＳ２は、アナログ回路ＡＣ１以外の多くの回路に基準電位を供給するための基準電位供給経路ＰＶＳ２の一部を構成する導体パターンであり、配線基板ＳＵＢ１が備えている複数の導体パターンのうち、自己ノイズが最も小さい導体パターンである。したがって、電磁シールドとして用いる導体パターンとしては、基準電位パターンＬＶＳ２を用いることが特に好ましい。
【0104】
また、図１７に示す例では、透過平面視において、電源電位パターンＬＶＤ４、基準電位パターンＬＶＳ４、および基準電位パターンＬＶＳ２のそれぞれは、互いに重なった状態で、同じ方向に延びている。基準電位パターンＬＶＳ２の幅ＷＶ２は、電源電位パターンＬＶＤ４の幅ＷＶ４、および基準電位パターンＬＶＳ４の幅ＷＶ４と同一である。言い換えれば、基準電位パターンＬＶＳ２は、電源電位パターンＬＶＤ４および基準電位パターンＬＶＳ４と同じ平面形状を有している。図１７に対する変形例として、図１７の配線層ＷＬ７に配置されている基準電位パターンＬＶＳ４の他、基準電位パターンＬＶＳ４の両隣に配置されている導体パターン２ＣＰとも重なっている大面積の基準電位パターンＬＶＳ２を設ける場合がある。
【0105】
図１７に示す配線層ＷＬ６において、基準電位パターンＬＶＳ２の両隣に配置されている導体パターン２ＣＰに供給される電位が、図５に示す基準電位ＶＳ２以外の電位（または信号）である場合には、基準電位パターンＬＶＳ２の形状を電磁シールドとして機能する範囲内で最小化することにより、配線層ＷＬ６のレイアウトの自由度を向上させることができる。
【0106】
図１８は、図１２に示す最下層から数えて第３層目の配線層に形成された導体パターンの形状の一例を示す拡大平面図である。配線層ＷＬ６は、配線層ＷＬ７の次に下面２ｂ（図４参照）に近い層である。図１８に示すＤ－Ｄ線に沿った拡大断面図は、図１２と同様なので重複する図示は省略する。
【0107】
図１７を用いて説明した電磁シールドは、図１１～図１３を用いて説明した構造と組み合わせて適用することもできる。図１８に示すように、基準電位パターンＬＶＳ２は、配線層ＷＬ６に設けられ、かつ、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１と重なっている。電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１と重畳するように配置された基準電位パターンＬＶＳ２は、電磁シールドとして機能し、電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１に他の導体パターンからのノイズ成分が侵入することを抑制することができる。
【0108】
図１８に示す例では、電源電位パターンＬＶＤ１の複数の幅広部ＬＷＤ１（図１３参照）、複数の幅狭部ＬＮＤ１（図１３参照）、基準電位パターンＬＶＳ１の複数の幅広部ＬＷＳ１（図１３参照）、および複数の幅狭部ＬＮＳ１（図１３参照）のそれぞれは、配線層ＷＬ６に形成された基準電位パターンＬＶＳ２と重なっている。
【0109】
図１８に対する変形例として、図１８の配線層ＷＬ７に配置されている基準電位パターンＬＶＳ１の他、基準電位パターンＬＶＳ１の両隣に配置されている導体パターン２ＣＰとも重なっている大面積の基準電位パターンＬＶＳ２を設ける場合がある。図１８に示す例では、配線層ＷＬ６に配置されている基準電位パターンＬＶＳ２の平面形状は、配線層ＷＬ７に配置されている基準電位パターンＬＶＳ１の平面形状、および配線層ＷＬ８に配置されている電源電位パターンＬＶＤ１の平面形状と同じになっている。透過平面視において、基準電位パターンＬＶＳ２、基準電位パターンＬＶＳ１、および電源電位パターンＬＶＤ１のそれぞれは、互いに重なった状態で同じ方向に延びている。
【0110】
詳しくは、配線層ＷＬ６に形成された基準電位パターンＬＶＳ２は、透過平面視において、配線層ＷＬ８に形成された電源電位パターンＬＶＤ１の形状に倣って形成されている。基準電位パターンＬＶＳ２の延在方向（Ｘ方向）に交差（図１８では直交）するＹ方向において幅ＷＶ１Ｗを備えた複数の幅広部ＬＷＳ２と、幅ＷＶ１Ｗよりも狭い幅を持つ複数の幅狭部ＬＮＳ２と、を有している。基準電位パターンＬＶＳ２の延在方向（Ｘ方向）において幅広部ＬＷＳ２と幅狭部ＬＮＳ２とは交互に配列されている。透過平面視において、複数の幅狭部ＬＮＤ１と複数の幅狭部ＬＮＳ２とは、それぞれ重なっており、かつ、複数の幅広部ＬＷＤ１と複数の幅広部ＬＷＳ２とは、それぞれ重なっている。
【0111】
図１８に示すように、基準電位パターンＬＶＳ２の形状を電磁シールドとして機能する範囲内で最小化することにより、配線層ＷＬ６のレイアウトの自由度を向上させることができる。
【0112】
図１７および図１８を代表例として取り上げて基準電位パターンＬＶＳ２を電磁シールドとして用いる実施態様について説明したが、図１４、図１５、および図１６を用いて説明した各構造において、配線層ＷＬ６（図４参照）に、図１７または図１８を用いて説明した基準電位パターンＬＶＳ２を配置する場合がある。この場合、図１４、図１５、および図１６に示す電源電位パターンＬＶＤ１および基準電位パターンＬＶＳ１に他の導体パターンからのノイズ成分が侵入することを抑制することができる。
【0113】
＜パターンの幅について＞
次に、図９～図１８を用いて説明した基準電位パターンＬＶＳ１、基準電位パターンＬＶＳ４、電源電位パターンＬＶＤ１、および電源電位パターンＬＶＤ４のそれぞれの幅について説明する。図１９は、図５に示すアナログ回路に電気信号を伝送するための信号配線と、図９または図１１に示す基準電位パターンおよび電源電位パターンとの配線幅の違いを比較するための平面図である。
次に、図９～図１８を用いて説明した基準電位パターンＬＶＳ１、基準電位パターンＬＶＳ４、電源電位パターンＬＶＤ１、および電源電位パターンＬＶＤ４のそれぞれの幅について説明する。図１９は、図５に示すアナログ回路に電気信号を伝送するための信号配線と、図９または図１１に示す基準電位パターンおよび電源電位パターンとの配線幅の違いを比較するための平面図である。
【0114】
図５示す配線基板ＳＵＢ１は、アナログ回路ＡＣ１に信号（電気信号）ＳＧ１を伝送する信号伝送経路ＰＳＧ１の一部を構成する配線（信号配線、信号配線パターン）ＬＳＧ（図１９参照）を有している。言い換えれば、アナログ回路ＡＣ１には、アナログ回路ＡＣ１に電気信号を伝送することが可能な配線（信号配線、信号配線パターン）ＬＳＧが電気的に接続されている。図１９に示すように、図９を用いて説明した電源電位パターンＬＶＤ４の幅ＷＶ４、および基準電位パターンＬＶＳ４の幅ＷＶ４のそれぞれは、配線ＬＳＧの配線幅ＷＳＧよりも広い。同様に、図１１を用いて説明した電源電位パターンＬＶＤ１の幅の最小値である幅ＷＶ１Ｎおよび基準電位パターンＬＶＳ１の幅の最小値である幅ＷＶ１Ｎのそれぞれは、配線ＬＳＧの配線幅ＷＳＧよりも広い。このように、アナログ回路ＡＣ１に電力を供給するための導体パターンは、延在するように形成されている場合であっても、その幅は、配線ＬＳＧの配線幅ＷＳＧよりも広い。このため、上記したように、電源電位パターンＬＶＤ１と基準電位パターンＬＶＳ１とを厚さ方向において重畳させる、あるいは、電源電位パターンＬＶＤ４と基準電位パターンＬＶＳ４とを厚さ方向において重畳させる事により、相互誘導を大きくすることができるので、侵入したノイズを低減させる効果を大きくすることができる。
【0115】
＜パターン間の離間距離について＞
次に、図１０および図２０に示すパターンの離間距離について説明する。図２０は、図１０または図１２に対する変形例を示す拡大断面図である。図７～図１６のそれぞれを用いて説明したノイズ対策およびその変形例は、アナログ回路に接続されている電源電位の供給経路と基準電位の供給経路とを誘導結合することにより、経路中に侵入したノイズ成分を低減させる技術である。しかし、アナログ回路への電力供給を安定化させる観点からは、電力供給経路へのノイズの侵入を抑制することが好ましい。
次に、図１０および図２０に示すパターンの離間距離について説明する。図２０は、図１０または図１２に対する変形例を示す拡大断面図である。図７～図１６のそれぞれを用いて説明したノイズ対策およびその変形例は、アナログ回路に接続されている電源電位の供給経路と基準電位の供給経路とを誘導結合することにより、経路中に侵入したノイズ成分を低減させる技術である。しかし、アナログ回路への電力供給を安定化させる観点からは、電力供給経路へのノイズの侵入を抑制することが好ましい。
【0116】
図２０に示す例の場合、配線層ＷＬ８に配置されている電源電位パターンＬＶＤ１（または電源電位パターンＬＶＤ４）と、ランド２ＬＤとの離間距離ＧＷＬ８は、配線層ＷＬ７と配線層ＷＬ８との層間距離Ｇ７８よりも大きい。層間距離Ｇ７８は、配線層ＷＬ８に配置されている導体パターンと配線層ＷＬ７に配置されている導体パターンの厚さ方向における離間距離と言い換えることができる。離間距離ＧＷＬ８を層間距離Ｇ７８よりも大きくすることで、ノイズ成分の侵入を抑制し、かつ、相互誘導を大きくすることができる。
【0117】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0118】
２ｂ 下面（面、主面、実装面、第２主面）
２Ｃｂ 下面
２ＣＰ 導体パターン
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁層
２ＬＤ ランド（ランドパターン）
２ＰＤ 端子
２ｓ，３ｓ 辺
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ ビア
３ｂ 裏面（面、主面、下面）
３ＢＰ 突起電極（バンプ電極）
３ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
３ｔ 表面（主面、上面）
ＡＣ１ アナログ回路
ＡＣ２，ＣＣ２ 電源回路
ＢＮＤ１，ＢＮＤ２ 接着層
ＣＣ１ コア回路
ＣＨＰ１ 半導体チップ（半導体部品、電子部品）
ＤＶＤＬ，ＤＶＤＭ，ＤＶＤＳ，ＤＶＳＬ，ＤＶＳＭ，ＤＶＳＳ 経路距離
Ｇ７８ 層間距離
ＧＬＤ，ＧＷＬ８ 離間距離
ＬＩＤ カバー部材（リッド、ヒートスプレッダ、放熱部材）
ＬＮＤ１，ＬＮＳ１，ＬＮＳ２ 幅狭部
ＬＳＧ 配線（信号配線）
ＬＶＤ１，ＬＶＤ３，ＬＶＤ４ 電源電位パターン
ＬＶＳ１，ＬＶＳ２，ＬＶＳ３，ＬＶＳ４ 基準電位パターン
ＬＷＤ１，ＬＷＳ１，ＬＷＳ２ 幅広部
ＰＫＧ１ 半導体装置
ＰＬＤ，ＰＬＤ１，ＰＬＤ２ 中心間距離
ＰＳＧ１，ＰＳＧ３ 信号伝送経路
ＰＶＤ１，ＰＶＤ１Ｌ，ＰＶＤ１Ｍ，ＰＶＤ１Ｓ，ＰＶＤ２ 電源電位供給経路
ＰＶＳ１，ＰＶＳ１Ｌ，ＰＶＳ１Ｍ，ＰＶＳ１Ｓ，ＰＶＳ２ 基準電位供給経路
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧ１，ＳＧ２，ＳＧ３ 信号
ＳＲ１，ＳＲ２ 絶縁膜
ＳＵＢ１ 配線基板
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＤ１，ＶＤ２ 電源電位
ＶＳ１，ＶＳ２ 基準電位
ＷＬ１－ＷＬ８ 配線層
ＷＳＧ 配線幅
ＷＶ１Ｎ，ＷＶ１Ｗ，ＷＶ２，ＷＶ４ 幅
２Ｃｂ 下面
２ＣＰ 導体パターン
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁層
２ＬＤ ランド（ランドパターン）
２ＰＤ 端子
２ｓ，３ｓ 辺
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ ビア
３ｂ 裏面（面、主面、下面）
３ＢＰ 突起電極（バンプ電極）
３ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
３ｔ 表面（主面、上面）
ＡＣ１ アナログ回路
ＡＣ２，ＣＣ２ 電源回路
ＢＮＤ１，ＢＮＤ２ 接着層
ＣＣ１ コア回路
ＣＨＰ１ 半導体チップ（半導体部品、電子部品）
ＤＶＤＬ，ＤＶＤＭ，ＤＶＤＳ，ＤＶＳＬ，ＤＶＳＭ，ＤＶＳＳ 経路距離
Ｇ７８ 層間距離
ＧＬＤ，ＧＷＬ８ 離間距離
ＬＩＤ カバー部材（リッド、ヒートスプレッダ、放熱部材）
ＬＮＤ１，ＬＮＳ１，ＬＮＳ２ 幅狭部
ＬＳＧ 配線（信号配線）
ＬＶＤ１，ＬＶＤ３，ＬＶＤ４ 電源電位パターン
ＬＶＳ１，ＬＶＳ２，ＬＶＳ３，ＬＶＳ４ 基準電位パターン
ＬＷＤ１，ＬＷＳ１，ＬＷＳ２ 幅広部
ＰＫＧ１ 半導体装置
ＰＬＤ，ＰＬＤ１，ＰＬＤ２ 中心間距離
ＰＳＧ１，ＰＳＧ３ 信号伝送経路
ＰＶＤ１，ＰＶＤ１Ｌ，ＰＶＤ１Ｍ，ＰＶＤ１Ｓ，ＰＶＤ２ 電源電位供給経路
ＰＶＳ１，ＰＶＳ１Ｌ，ＰＶＳ１Ｍ，ＰＶＳ１Ｓ，ＰＶＳ２ 基準電位供給経路
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧ１，ＳＧ２，ＳＧ３ 信号
ＳＲ１，ＳＲ２ 絶縁膜
ＳＵＢ１ 配線基板
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＤ１，ＶＤ２ 電源電位
ＶＳ１，ＶＳ２ 基準電位
ＷＬ１－ＷＬ８ 配線層
ＷＳＧ 配線幅
ＷＶ１Ｎ，ＷＶ１Ｗ，ＷＶ２，ＷＶ４ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】