特開 2024-6885 半導体記憶装置および半導体記憶装置の読み出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006885

(43)【公開日】2024-01-17

(54)【発明の名称】半導体記憶装置および半導体記憶装置の読み出し方法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20240110BHJP

   G11C 7/06 20060101ALI20240110BHJP

【ＦＩ】

G11C11/22 232

G11C7/06 130

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022183933

(22)【出願日】2022-11-17

(31)【優先権主張番号】P 2022104472

(32)【優先日】2022-06-29

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】森田 敬三

(57)【要約】

【課題】半導体記憶装置の回路規模の増大を抑えつつ、データの読み出しマージンを向上する。
【解決手段】半導体記憶装置は、メモリセルと、前記メモリセルに保持されたデータの論理値に対応する電荷が前記メモリセルから読み出されるビット線と、前記ビット線の電位に基づいて前記メモリセルに保持されたデータの論理値を判定するセンスアンプと、を有し、前記センスアンプは、前記ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成する第１生成部と、前記ビット線の電位の変化と逆向きに変化する第２電位を第２ノードに生成する第２生成部と、前記第１電位と前記第２電位とを差動増幅することで、前記メモリセルに保持されたデータの論理値を判定する判定部と、を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

メモリセルと、
前記メモリセルに保持されたデータの論理値に対応する電荷が前記メモリセルから読み出されるビット線と、
前記ビット線の電位に基づいて前記メモリセルに保持されたデータの論理値を判定するセンスアンプと、を有し、
前記センスアンプは、
前記ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成する第１生成部と、
前記ビット線の電位の変化と逆向きに変化する第２電位を第２ノードに生成する第２生成部と、
前記第１電位と前記第２電位とを差動増幅することで、前記メモリセルに保持されたデータの論理値を判定する判定部と、を有する
半導体記憶装置。

【請求項2】

前記第１生成部は、
第１期間に前記ビット線の電位の前記第１ノードへの伝達を遮断し、前記第１期間に続く第２期間に前記ビット線の電位を前記第１ノードへ伝達する第１伝達部と、
前記第１期間に前記第１ノードをプルダウンするプルダウン回路とを、有し、
前記第２期間に前記第１電位を生成し、
前記第２生成部は、
前記第１期間に前記ビット線の電位を第２ノードへ伝達し、前記第２期間に前記ビット線の電位の前記第２ノードへの伝達を遮断する第２伝達部と、
前記第１期間に前記第２ノードをプルアップするプルアップ回路とを、有し、
前記第２期間に前記第２電位を生成する
請求項１に記載の半導体記憶装置。

【請求項3】

前記第１伝達部は、前記ビット線と前記第１ノードとの間に直列に接続された第１スイッチおよび第１キャパシタと、前記第１スイッチおよび前記第１キャパシタを互いに接続する接続ノードと接地線との間に接続された第２スイッチと、を有し、
前記第２伝達部は、前記ビット線と前記第２ノードとの間に直列に接続された第３スイッチおよび第２キャパシタと、前記第３スイッチおよび前記第２キャパシタを互いに接続する接続ノードと接地線との間に接続された第４スイッチと、を有し、
前記第１スイッチおよび前記第４スイッチは、前記第１期間にオフし、前記第２期間にオンし、
前記第２スイッチおよび前記第３スイッチは、前記第１期間にオンし、前記第２期間にオフする
請求項２に記載の半導体記憶装置。

【請求項4】

前記プルダウン回路は、一端が前記第１ノードに接続され、他端がプルダウン信号線に接続された第３キャパシタを有し、
前記プルアップ回路は、一端が前記第２ノードに接続され、他端がプルアップ信号線に接続された第４キャパシタを有し、
ハイレベルに設定された前記プルダウン信号線は、前記第１期間にロウレベルに設定され、
ロウレベルに設定された前記プルアップ信号線は、前記第１期間にハイレベルに設定される
請求項３に記載の半導体記憶装置。

【請求項5】

前記第１キャパシタおよび前記第２キャパシタの容量値は互いに等しく、前記第３キャパシタおよび前記第４キャパシタの容量値は互いに等しい
請求項４に記載の半導体記憶装置。

【請求項6】

複数の前記センスアンプと、
複数の前記センスアンプの各々の前記判定部で判定された論理値に基づいて、前記メモリセルに保持された多値データの論理値を判定する論理値判定部と、を有し、
複数の前記センスアンプの各々において、前記第１キャパシタおよび前記第２キャパシタの容量値は互いに等しく、前記第３キャパシタおよび前記第４キャパシタの容量値は互いに等しく、
前記第１キャパシタおよび前記第３キャパシタの容量値の比は、複数の前記センスアンプでそれぞれ相違する
請求項４に記載の半導体記憶装置。

【請求項7】

前記センスアンプは、
入力が前記第１ノードに接続される第１インバータと、
入力が前記第２ノードに接続される第２インバータと、
前記第２期間に前記第１インバータの出力を前記第２インバータの入力に接続する第５スイッチと、
前記第２期間に前記第２インバータの出力を前記第１インバータの入力に接続する第６スイッチと、を有する
請求項２ないし請求項６のいずれか１項に記載の半導体記憶装置。

【請求項8】

前記センスアンプは、
前記第１インバータの出力を前記第１インバータの入力に接続する第７スイッチと、
前記第２インバータの出力を前記第２インバータの入力に接続する第８スイッチと、を有し、
前記第７スイッチおよび前記第８スイッチは、前記第１期間の前にオン状態からオフ状態に設定される
請求項７に記載の半導体記憶装置。

【請求項9】

相補のビット線と、
前記相補のビット線の各々に接続されたメモリセルと、
前記相補のビット線の各々に接続され、論理値０が記憶されたリファレンスメモリセルと、
前記相補のビット線の一方である第１ビット線に接続されたメモリセルから前記第１ビット線に読み出される電荷に対応する電位と、前記相補のビット線の他方である第２ビット線に接続されたリファレンスメモリセルから前記第２ビット線に読み出される電荷に対応する電位とに基づいて前記第１ビット線に接続されたメモリセルに保持されたデータの論理値を判定するセンスアンプと、を有し、
前記センスアンプは、
前記第１ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成する第１生成部と、
前記第２ビット線の電位の変化に対応して変化する第２電位を第２ノードに生成する第２生成部と、
前記第１ノードに生成された第１電位を増幅することで、前記第１ビット線に接続されたメモリセルに保持されたデータの論理値を判定し、判定した論理値を出力する判定部と、
前記第２ノードに生成された第２電位に応じて前記判定部の出力から電荷を引き抜く引き抜き部と、を有する
半導体記憶装置。

【請求項10】

前記第１ビット線を前記第１生成部の入力に接続し、前記第２ビット線を前記第２生成部の入力に接続する接続切り替え部を有する
請求項９に記載の半導体記憶装置。

【請求項11】

メモリセルと、前記メモリセルに保持されたデータの論理値に対応する電荷が前記メモリセルから読み出されるビット線と、前記ビット線の電位に基づいて前記メモリセルに保持されたデータの論理値を判定するセンスアンプと、を有する半導体記憶装置の読み出し方法であって、
前記センスアンプが有する第１生成部が、前記ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成し、
前記センスアンプが有する第２生成部が、前記ビット線の電位の変化と逆向きに変化する第２電位を第２ノードに生成し、
前記センスアンプが有する判定部が、前記第１電位と前記第２電位とを差動増幅することで、前記メモリセルに保持されたデータの論理値を判定する
半導体記憶装置の読み出し方法。

【請求項12】

相補のビット線と、前記相補のビット線の各々に接続されたメモリセルと、前記相補のビット線の各々に接続され、論理値０が記憶されたリファレンスメモリセルと、前記相補のビット線の一方である第１ビット線に接続された前記メモリセルから前記第１ビット線に読み出される電荷に対応する電位と、前記相補のビット線の他方である第２ビット線に接続された前記リファレンスメモリセルから前記第２ビット線に読み出される電荷に対応する電位とに基づいて前記第１ビット線に接続されたメモリセルに保持されたデータの論理値を判定するセンスアンプと、を有する半導体記憶装置の読み出し方法であって、
前記センスアンプが有する第１生成部が、前記第１ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成し、
前記センスアンプが有する第２生成部が、前記第２ビット線の電位の変化に対応して変化する第２電位を第２ノードに生成し、
前記センスアンプが有する判定部が、前記第１ノードに生成された第１電位を増幅することで、前記第１ビット線に接続されたメモリセルに保持されたデータの論理値を判定し、判定した論理値を出力し、
前記センスアンプが有する引き抜き部が、前記第２ノードに生成された第２電位に応じて前記判定部の出力から電荷を引き抜く
半導体記憶装置の読み出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置および半導体記憶装置の読み出し方法に関する。

【背景技術】

【0002】

可変容量素子として機能する強誘電体キャパシタを含むメモリセルを有し、強誘電体キャパシタの残留分極に応じてデータを保持可能な半導体記憶装置が知られている。図１７は、この種の半導体記憶装置とその読み出し動作の一例を示す。図１７に示す半導体記憶装置２００は、ビット線ＢＬ、／ＢＬにそれぞれ接続される１Ｔ１ＣタイプのメモリセルＭＣ（ＭＣ０、ＭＣ１）と、ビット線／ＢＬ、ＢＬにそれぞれ接続される１Ｔ１ＣタイプのリファレンスメモリセルＲＭＣ（ＲＭＣ０、ＲＭＣ１）とを有する。

【0003】

メモリセルＭＣ０は、ワード線ＷＬ０とプレート線ＰＬとビット線ＢＬとに接続される。メモリセルＭＣ１は、ワード線ＷＬ１とプレート線ＰＬとビット線／ＢＬとに接続される。リファレンスメモリセルＲＭＣ０は、リファレンスワード線ＲＷＬ０とリファレンスプレート線ＲＰＬとビット線／ＢＬとに接続される。リファレンスメモリセルＲＭＣ１は、リファレンスワード線ＲＷＬ１とリファレンスプレート線ＲＰＬとビット線ＢＬとに接続される。ビット線ＢＬ、／ＢＬは、センスアンプに接続される。

【0004】

ビット線ＢＬ、／ＢＬの各々は、プリチャージ信号ＰＲＥで制御されるプリチャージトランジスタを介して接地線ＶＳＳに接続される。また、ビット線ＢＬ、／ＢＬの各々は、リファレンスプリチャージ信号ＲＢＰで制御されるリファレンスプリチャージトランジスタを介して接地線ＶＳＳに接続される。

【0005】

リファレンスメモリセルＲＭＣ０、ＲＭＣ１の各々の強誘電体キャパシタＣＲＥＦの容量値は、メモリセルＭＣ０、ＭＣ１の各々の強誘電体キャパシタＣＦＥの容量値の１．５倍に設定される。これにより、読み出し動作において、リファレンスメモリセルＲＭＣ０から読み出される電荷によるビット線／ＢＬの電位は、"１"に記憶されたメモリセルＭＣ０から読み出される電荷によるビット線ＢＬの電位と、"０"に記憶されたメモリセルＭＣ０から読み出される電荷によるビット線ＢＬの電位との中間値になる。

【0006】

同様に、読み出し動作において、リファレンスメモリセルＲＭＣ１から読み出される電荷によるビット線ＢＬの電位は、"１"に記憶されたメモリセルＭＣ１から読み出される電荷によるビット線／ＢＬの電位と、"０"に記憶されたメモリセルＭＣ１から読み出される電荷によるビット線／ＢＬの電位との中間値になる。

【0007】

例えば、メモリセルＭＣ０からデータを読み出す場合、プリチャージ信号ＰＲＥおよびリファレンスプリチャージ信号ＲＰＢは、ロウレベルに設定される。この後、ワード線ＷＬ０およびプレート線ＰＬがハイレベルに設定され、メモリセルＭＣ０からビット線ＢＬにデータが読み出される。また、リファレンスワード線ＲＷＬ０およびリファレンスプレート線ＲＰＬがハイレベルに設定され、リファレンスメモリセルＲＭＣ０からビット線／ＢＬにデータが読み出される。

【0008】

メモリセルＭＣ０が"１"を記憶している場合、ビット線ＢＬの電位Ｖ１は、ビット線／ＢＬの電位ＶＲＥＦより高くなる。ワード線ＷＬ０のハイレベルへの変化から所定時間後に活性化されるセンスアンプは、ビット線ＢＬ、／ＢＬの電位差を増幅し、メモリセルＭＣ０に"１"が記憶されていると判定する。すなわち、メモリセルＭＣ０から"１"データが読み出される。

【0009】

メモリセルＭＣ０が"０"を記憶している場合、ビット線ＢＬの電位Ｖ０は、ビット線／ＢＬの電位ＶＲＥＦより低くなる。センスアンプは、ビット線ＢＬ、／ＢＬの電位差を増幅し、メモリセルＭＣ０に"０"が記憶されていると判定する。すなわち、メモリセルＭＣ０から"０"データが読み出される。なお、メモリセルＭＣ１からデータを読み出す場合、ワード線ＷＬ１およびリファレンスワード線ＲＷＬ１がハイレベルに設定されることを除き、上述と同様の動作が実行される（例えば、非特許文献１参照）。

【先行技術文献】

【非特許文献】

【0010】

【非特許文献1】PROCEEDINGS OF THE IEEE, VOL. 88, NO. 5, MAY 2000

【発明の概要】

【発明が解決しようとする課題】

【0011】

メモリセルＭＣおよびリファレンスメモリセルＲＭＣからビット線ＢＬ、／ＢＬにそれぞれ読み出された電位をセンスアンプにより差動増幅する方式では、リファレンスメモリセルＲＭＣが搭載される分、半導体記憶装置の回路サイズが増大するという問題がある。リファレンスメモリセルＲＭＣからの電荷の読み出しによりビット線に生成されるリファレンス電位ＶＲＥＦは、"１"データのビット線への読み出し電位Ｖ１と"０"データのビット線への読み出し電位Ｖ０との間の値に設定される。このため、"１"データの読み出しマージンおよび"０"データの読み出しマージンは、"１"データのビット線への読み出し電位と"０"データのビット線への読み出し電位との差の半分になってしまう。

【0012】

また、リファレンスメモリセルＲＭＣによりリファレンス電位ＶＲＥＦを生成する場合、メモリセルＭＣとリファレンスメモリセルＲＭＣとで特性のばらつきがそれぞれ発生する。このため、特性のばらつきによりデータの読み出しマージンがさらに低下するおそれがある。例えば、メモリセルＭＣとリファレンスメモリセルＲＭＣの特性のばらつきは、製造プロセスの変動による強誘電体キャパシタの特性のばらつきにより発生する。

【0013】

１つの側面では、本発明は、半導体記憶装置の回路規模の増大を抑えつつ、データの読み出しマージンを向上することを目的とする。

【課題を解決するための手段】

【0014】

一つの観点によれば、半導体記憶装置は、メモリセルと、前記メモリセルに保持されたデータの論理値に対応する電荷が前記メモリセルから読み出されるビット線と、前記ビット線の電位に基づいて前記メモリセルに保持されたデータの論理値を判定するセンスアンプと、を有し、前記センスアンプは、前記ビット線の電位の変化に対応して変化する第１電位を第１ノードに生成する第１生成部と、前記ビット線の電位の変化と逆向きに変化する第２電位を第２ノードに生成する第２生成部と、前記第１電位と前記第２電位とを差動増幅することで、前記メモリセルに保持されたデータの論理値を判定する判定部と、を有する。

【発明の効果】

【0015】

半導体記憶装置の回路規模の増大を抑えつつ、データの読み出しマージンを向上することができる。

【図面の簡単な説明】

【0016】

【図1】一実施形態における半導体記憶装置の一例を示すブロック図である。

【図2】図１の半導体記憶装置のアクセス動作の一例を示すタイミング図である。

【図3】図１のセンスアンプの一例を示す回路図である。

【図4】図３のセンスアンプにおける読み出し期間の動作の一例を示すタイミング図である。

【図5】図３のセンスアンプにおける読み出し期間の動作の一例を示すタイミング図である。

【図6】図３のキャパシタＣ１、Ｃ２の容量値に応じたインバータの出力波形の一例を示す説明図である。

【図7】別の実施形態の半導体記憶装置におけるセンスアンプの一例を示すブロック図である。

【図8】図７の第１センスアンプの一例を示す回路図である。

【図9】図７の第２センスアンプの一例を示す回路図である。

【図10】図７の論理値判定部による論理値の判定方法の一例を示す説明図である。

【図11】別の実施形態における半導体記憶装置の一例を示すブロック図である。

【図12】図１１の半導体記憶装置のアクセス動作の一例を示すタイミング図である。

【図13】図１１のセンスアンプの一例を示す回路図である。

【図14】図１１のセンスアンプにおける読み出し期間の動作の一例を示すタイミング図である。

【図15】図１１のセンスアンプにおける読み出し期間の動作の一例を示すタイミング図である。

【図16】図３のセンスアンプにトランジスタＮ３を設けない場合のセンスアンプの動作の例を示す説明図である。

【図17】半導体記憶装置とその読み出し動作の一例を示す図である。

【発明を実施するための形態】

【0017】

以下、図面を参照して実施形態が説明される。以下では、信号が伝達される信号線には、信号名と同じ符号が使用される。

【0018】

図１は、一実施形態における半導体記憶装置の一例を示す。図１に示す半導体記憶装置１００は、例えば、強誘電体メモリであり、単一のメモリデバイスとして各種電子機器に搭載され、あるいは、無線タグ（ＲＦＩＤ）チップ等に搭載される。半導体記憶装置１００は、制御回路１０、メモリセルアレイ２０、ロウデコーダ３０、コラムデコーダ４０およびセンスアンプ５０を有する。

【0019】

制御回路１０は、半導体記憶装置１００の全体の動作を制御する。制御回路１０は、半導体記憶装置１００の外部から読み出しコマンドおよびアドレスを受けた場合、読み出し動作の制御を実施し、メモリセルアレイ２０から読み出されるデータを半導体記憶装置１００の外部に出力する。制御回路１０は、半導体記憶装置１００の外部から書き込みコマンド、アドレスおよびデータを受けた場合、書き込み動作の制御を実施し、メモリセルアレイ２０にデータを書き込む。制御回路１０は、シリアルインタフェースを使用して半導体記憶装置１００の外部に対して信号を入出力してもよく、パラレルインタフェースを使用して半導体記憶装置１００の外部に対して信号を入出力してもよい。

【0020】

メモリセルアレイ２０は、マトリックス状に配置された複数のメモリセルＭＣを有する。図１のＸ方向に沿って配置された複数のメモリセルＭＣは、ｎ＋１本のワード線ＷＬ（ＷＬ０、ＷＬ１、...、ＷＬｎ）のいずれかと、ｎ＋１本のプレート線ＰＬ（ＰＬ０、ＰＬ１、...、ＰＬｎ）のいずれかとに接続される。図１のＹ方向に沿って配置される複数のメモリセルＭＣは、ｍ＋１本のビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、...、ＢＬｍ）のいずれかに接続される。

【0021】

メモリセルＭＣは、転送トランジスタＴＴおよび強誘電体キャパシタＦＣを有する１Ｔ１Ｃタイプの強誘電体メモリセルである。例えば、転送トランジスタＴＴは、ｎＭＯＳ（Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＴのゲートは、ワード線ＷＬに接続される。転送トランジスタＴＴのソース・ドレインの一方は、ビット線ＢＬに接続される。転送トランジスタＴＴのソース・ドレインの他方は、強誘電体キャパシタＦＣの一端に接続される。強誘電体キャパシタＦＣの他端は、プレート線ＰＬに接続される。

【0022】

この実施形態のメモリセルＭＣは、強誘電体キャパシタＦＣの分極状態（残留分極値）に応じて論理値"０"または論理値"１"のデータを記憶する。強誘電体キャパシタＦＣの分極状態は、書き込みデータの論理に応じて変化する。強誘電体キャパシタＦＣは、電気的に書き換え可能な分極状態に応じて容量値が変化する可変容量キャパシタとして動作する。

【0023】

メモリセルＭＣの読み出し動作では、強誘電体キャパシタＦＣから分極状態に応じた電荷がデータとして読み出された後、読み出されたデータを強誘電体キャパシタＦＣに再書き込みすることで、メモリセルＭＣは、元のデータを保持し続ける。メモリセルＭＣの書き込み動作では、強誘電体キャパシタＦＣから分極状態に応じた電荷がデータとして読み出された後、書き込みデータを強誘電体キャパシタＦＣに書き込むことで、メモリセルＭＣに新たなデータが書き込まれる。

【0024】

ロウデコーダ３０は、読み出し動作時および書き込み動作時に、制御回路１０から出力されるロウアドレス信号ＲＡＤをデコードし、ロウアドレス信号ＲＡＤにより示されるワード線ＷＬおよびプレート線ＰＬを所定のタイミングで駆動する。例えば、ロウアドレス信号ＲＡＤは、アドレス信号のうち上位の複数ビットで示される。

【0025】

コラムデコーダ４０は、読み出し動作時および書き込み動作時に、制御回路１０から出力されるコラムアドレス信号ＣＡＤをデコードし、コラムアドレス信号ＣＡＤにより示されるビット線ＢＬをセンスアンプ５０に接続する。例えば、コラムアドレス信号ＣＡＤは、アドレス信号のうち下位の複数ビットで示される。

【0026】

コラムデコーダ４０は、コラムアドレス信号ＣＡＤに応じてｚ＋１本のビット線ＢＬを選択し、選択したビット線ＢＬをｚ＋１本のメモリ入出力線ｍｉｏ（ｍｉｏ０、ｍｉｏ１、...、ｍｉｏｚ）を介してセンスアンプ５０に接続する。メモリ入出力線ｍｉｏは、メモリセルＭＣに保持されたデータの論理値に対応する電荷がメモリセルＭＣから読み出されるビット線の一例である。特に限定されないが、ビット線ＢＬの本数は、メモリ入出力線ｍｉｏの本数の４倍、８倍、...、１２８倍等である。

【0027】

センスアンプ５０は、読み出し動作時にメモリセルＭＣからビット線ＢＬに読み出される電荷に対応する電位をメモリ入出力線ｍｉｏを介して受け、受けた電位を増幅することで、メモリセルＭＣに保持されたデータの論理値を判定する。センスアンプ５０は、判定した論理値を読み出しデータとしてデータ線Ｉ／Ｏを介して制御回路１０に出力する。

【0028】

センスアンプ５０は、読み出し動作時に、メモリセルＭＣから読み出したデータをメモリセルＭＣに再書き込みするため、生成した論理値に対応する電位を、コラムデコーダ４０を介してビット線ＢＬに出力する。センスアンプ５０は、書き込み動作時にデータ線Ｉ／Ｏを介して制御回路１０から受ける書き込みデータの論理値に対応する電位を、コラムデコーダ４０を介してビット線ＢＬに出力する。例えば、データ線Ｉ／Ｏの数は、メモリ入出力線ｍｉｏの数と同じでもよく、メモリ入出力線ｍｉｏの数の半分でもよい。データ線Ｉ／Ｏの数がメモリ入出力線ｍｉｏの和の半分の場合、センスアンプ５０は、メモリセルアレイ２０から読み出したデータを２回に分けてデータ線Ｉ／Ｏに出力する。センスアンプ５０の例は、図３に示される。

【0029】

図２は、図１の半導体記憶装置１００のアクセス動作の一例を示す。アクセス動作は、データの読み出し動作またはデータの書き込み動作である。以下では、読み出し動作の例が説明される。読み出し動作および書き込み動作は、読み出し期間と再書き込み期間とを含む。なお、書き込み動作は、再書き込み期間にデータ端子Ｉ／Ｏで受けるデータの論理値に対応する電位がビット線ＢＬに印加されることを除き、読み出し動作と同様である。

【0030】

アクセス動作前、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬは、ロウレベルに設定される。半導体記憶装置１００は、読み出しコマンド信号およびアドレス信号の受信に基づいてアクセス動作を開始する。

【0031】

読み出し期間において、半導体記憶装置１００は、ワード線ＷＬをハイレベルに設定することで、読み出し対象のメモリセルＭＣの転送トランジスタＴＴをオンさせ、強誘電体キャパシタＦＣの一端をビット線ＢＬに接続する（図２（ａ））。この後、半導体記憶装置１００は、プレート線ＰＬをハイレベルに設定する（図２（ｂ））。

【0032】

プレート線ＰＬのハイレベルへの変化により、残留分極値に応じた電荷が強誘電体キャパシタＦＣからビット線ＢＬに読み出される。そして、ビット線ＢＬの電位は、メモリセルＭＣに記憶されたデータの論理値に応じて上昇する（図２（ｃ））。図２に示す例では、強誘電体キャパシタＦＣが論理値"１"を保持する場合のビット線ＢＬの電位は、強誘電体キャパシタＦＣが論理値"０"を保持する場合のビット線ＢＬの電位より高い。以下では、論理値"１"は単に"１"とも称され、論理値"０"は単に"０"とも称される。また、例えば、メモリセルＭＣが"１"を保持する場合の強誘電体キャパシタＦＣの残留分極値は、"Ｐ"と称され、メモリセルＭＣが"０"を保持する場合の強誘電体キャパシタＦＣの残留分極値は、"Ｕ"と称される。

【0033】

センスアンプ５０は、ビット線ＢＬの電位に応じてメモリセルＭＣに記憶されたデータの論理値を判定し、判定した論理値をデータ端子Ｉ／Ｏに出力する。この後、半導体記憶装置１００は、プレート線ＰＬをハイレベルからロウレベルに変化させる（図２（ｄ））。なお、強誘電体キャパシタＦＣに保持されていた"１"に対応する残留分極値は、データの読み出しにより"０"に対応する残留分極値に変化する。このため、半導体記憶装置１００は、強誘電体キャパシタＦＣの残留分極値を元の"１"に戻す再書き込み動作を実施する。

【0034】

再書き込み期間において、半導体記憶装置１００は、プレート線ＰＬをロウレベルに維持した状態で、ワード線ＷＬをハイレベルより高い昇圧レベルに設定する（図２（ｅ））。再書き込み動作では、半導体記憶装置１００は、センスアンプ５０で判定された論理値に対応する電位をビット線ＢＬに印加する。これにより、メモリセルＭＣが"１"を保持していた場合、強誘電体キャパシタＦＣの両端にビット線ＢＬの電位が印加され、"１"がメモリセルＭＣに再書き込みされる（図２（ｆ））。

【0035】

メモリセルＭＣが"０"を保持していた場合、ビット線ＢＬがロウレベルに設定されるため、強誘電体キャパシタＦＣの両端に電位が印加されず、"０"の保持状態が維持される（図２（ｇ））。一方、書き込み動作では、半導体記憶装置１００は、再書き込み期間に書き込みデータに対応する電位をビット線ＢＬに印加する。この後、ワード線ＷＬがロウレベルに設定され、アクセス動作が完了する（図２（ｈ））。

【0036】

図３は、図１のセンスアンプ５０の一例を示す。図３は、センスアンプ５０のうち、図２の読み出し期間に動作するデータの読み出し回路を示す。センスアンプ５０は、ｎＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、キャパシタＣＡＰ１、ＣＡＰ２、Ｃ１、Ｃ２、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６およびインバータＩＶ１、ＩＶ２を有する。特に限定されないが、例えば、スイッチＳＷ１－ＳＷ６は、ＣＭＯＳトランスミッションゲートである。以下では、ｎＭＯＳトランジスタは、単にトランジスタとも称される。

【0037】

キャパシタＣＡＰ１は、第１キャパシタの一例である。キャパシタＣ１は、プルダウン回路および第３キャパシタの一例である。トランジスタＴ１は、第１スイッチの一例であり、トランジスタＴ２は、第２スイッチの一例である。スイッチＳＷ２は、第７スイッチの一例であり、スイッチＳＷ３は、第５スイッチの一例である。トランジスタＴ１、Ｔ２、キャパシタＣＡＰ１、Ｃ１およびスイッチＳＷ１は、ノードｉｎｖｉｎに第１電位を生成する第１生成部の一例である。トランジスタＴ１、Ｔ２およびキャパシタＣＡＰ１は、第１伝達部の一例である。インバータＩＶ１は、第１インバータの一例である。

【0038】

キャパシタＣＡＰ２は、第２キャパシタの一例である。キャパシタＣ２は、プルアップ回路および第４キャパシタの一例である。トランジスタＴ３は、第３スイッチの一例であり、トランジスタＴ４は、第４スイッチの一例である。スイッチＳＷ５は、第８スイッチの一例であり、スイッチＳＷ６は、第６スイッチの一例である。トランジスタＴ３、Ｔ４、キャパシタＣＡＰ２、Ｃ２およびスイッチＳＷ４は、ノードｉｎｖｉｎｘに第２電位を生成する第２生成部の一例である。トランジスタＴ３、Ｔ４およびキャパシタＣＡＰ２は、第２伝達部の一例である。インバータＩＶ２は、第２インバータの一例である。インバータＩＶ１、ＩＶ２およびスイッチＳＷ３、ＳＷ６は、メモリセルＭＣに保持されたデータの論理値を判定する判定部の一例である。

【0039】

スイッチ信号ｂｕｓｓｗ、ｂｕｓｓｗｘ、プルダウン信号ｐｌｄｗｎ、プルアップ信号ｐｌｕｐおよびスイッチ信号ｓｗｂ、ｓｗｂｘ、ｓｗａは、例えば、図１の制御回路１０またはコラムデコーダ４０により生成される。

【0040】

例えば、キャパシタＣＡＰ１、ＣＡＰ２は、ｎＭＯＳトランジスタのゲート絶縁膜を利用したＭＯＳキャパシタである。キャパシタＣＡＰ１、ＣＡＰ２の容量値は、互いに等しく、キャパシタＣ１、Ｃ２の容量値は、互いに等しい。これにより、"０"または"１"のいずれがメモリセルＭＣから読み出される場合にも、読み出しマージンを互いに同じにすることができる。

【0041】

トランジスタＴ１は、ゲートがスイッチ信号線ｂｕｓｓｗに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂ１に接続される。なお、メモリ入出力線ｍｉｏと接地線ＶＳＳとの間に配置されるキャパシタＣは、メモリ入出力線ｍｉｏの負荷容量を示す。

【0042】

トランジスタＴ２は、ゲートがスイッチ信号線ｂｕｓｓｗｘに接続され、ドレインが内部ビット線ｉｎｔｂｌに接続され、ソースが接地線ＶＳＳに接続される。キャパシタＣＡＰ１は、一端が内部ビット線ｉｎｔｂｌに接続され、他端がノードｎｄ１に接続される。すなわち、トランジスタＴ１およびキャパシタＣＡＰ１は、メモリ入出力線ｍｉｏとノードｎｄ１との間に直列に接続される。キャパシタＣ１は、一端がノードｎｄ１に接続され、他端がプルダウン信号線ｐｌｄｗｎに接続される。

【0043】

スイッチＳＷ１は、スイッチ信号ｓｗｂｘがハイレベルのときにオンし、ノードｎｄ１、ｉｎｖｉｎを互いに接続する。ノードｉｎｖｉｎは、第１ノードの一例である。スイッチＳＷ１は、スイッチ信号ｓｗｂｘがロウレベルのときにオフし、ノードｎｄ１、ｉｎｖｉｎの接続を遮断する。スイッチＳＷ２は、スイッチ信号ｓｗａがハイレベルのときにオンし、ノードｉｎｖｉｎ、ｉｎｖｏｕｔを互いに接続する。スイッチＳＷ２は、スイッチ信号ｓｗａがロウレベルのときにオフし、ノードｉｎｖｉｎ、ｉｎｖｏｕｔの接続を遮断する。

【0044】

インバータＩＶ１は、電源電位ＶＤＤを受けて動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである。インバータＩＶ１は、入力がノードｉｎｖｉｎに接続され、出力がノードｉｎｖｏｕｔに接続される。スイッチＳＷ３は、スイッチ信号ｓｗｂがハイレベルのときにオンし、インバータＩＶ１の出力であるノードｉｎｖｏｕｔをインバータＩＶ２の入力であるノードｉｎｖｉｎｘに接続する。ノードｉｎｖｉｎｘは、第２ノードの一例である。スイッチＳＷ３は、スイッチ信号ｓｗｂがロウレベルのときにオフし、ノードｉｎｖｏｕｔ、ｉｎｖｉｎｘの接続を遮断する。

【0045】

トランジスタＴ３は、ゲートがスイッチ信号線ｂｕｓｓｗｘに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂｌｘに接続される。トランジスタＴ４は、ゲートがスイッチ信号線ｂｕｓｓｗに接続され、ドレインが内部ビット線ｉｎｔｂｌｘに接続され、ソースが接地線ＶＳＳに接続される。キャパシタＣＡＰ２は、一端が内部ビット線ｉｎｔｂｌｘに接続され、他端がノードｎｄ２に接続される。すなわち、トランジスタＴ３およびキャパシタＣＡＰ２は、メモリ入出力線ｍｉｏとノードｎｄ２との間に直列に接続される。キャパシタＣ２は、一端がノードｎｄ２に接続され、他端がプルアップ信号線ｐｌｕｐに接続される。

【0046】

スイッチＳＷ４は、スイッチ信号ｓｗｂｘがハイレベルのときにオンし、ノードｎｄ２、ｉｎｖｉｎｘを互いに接続する。スイッチＳＷ４は、スイッチ信号ｓｗｂｘがロウレベルのときにオフし、ノードｎｄ２、ｉｎｖｉｎｘの接続を遮断する。スイッチＳＷ５は、スイッチ信号ｓｗａがハイレベルのときにオンし、ノードｉｎｖｏｕｔｘ、ｉｎｖｉｎｘを互いに接続する。スイッチＳＷ５は、スイッチ信号ｓｗａがロウレベルのときにオフし、ノードｉｎｖｏｕｔｘ、ｉｎｖｉｎｘの接続を遮断する。

【0047】

インバータＩＶ２は、電源電位ＶＤＤを受けて動作するＣＭＯＳインバータである。インバータＩＶ２は、入力がノードｉｎｖｉｎｘに接続され、出力がノードｉｎｖｏｕｔｘに接続される。スイッチＳＷ６は、スイッチ信号ｓｗｂがハイレベルのときにオンし、ノードｉｎｖｏｕｔｘ、ｉｎｖｉｎを互いに接続する。スイッチＳＷ６は、スイッチ信号ｓｗｂがロウレベルのときにオフし、ノードｉｎｖｏｕｔｘ、ｉｎｖｉｎの接続を遮断する。スイッチ信号ｂｕｓｓｗ、ｂｕｓｓｗｘ、ｓｗａ、ｓｗｂ、ｓｗｂｘ、プルダウン信号ｐｌｄｗｎおよびプルアップ信号ｐｌｕｐは、図１の制御回路１０により生成される。

【0048】

図４および図５は、図３のセンスアンプ５０における読み出し期間の動作の一例を示す。ワード線ＷＬ、プレート線ＰＬおよびメモリ入出力線ｍｉｏ（ビット線ＢＬ）の波形は、図２に示した読み出し期間の波形と同じである。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５は、図４および図５の波形のタイミングを対応付けるために付されている。時刻ｔ２から時刻ｔ３までは、第１期間ＴＰ１の一例である。時刻ｔ３から時刻５までは、第２期間ＴＰ２の一例である。

【0049】

図４および図５の初期状態において、スイッチ信号ｂｕｓｓｗおよびスイッチ信号ｂｕｓｓｗｘがロウレベルおよびハイレベルにそれぞれ設定されることで、トランジスタＴ１、Ｔ４はオフし、トランジスタＴ２、Ｔ３はオンする（図４（ａ））。トランジスタＴ１のオフにより、メモリ入出力線ｍｉｏと内部ビット線ｉｎｔｂｌとの接続は遮断され、トランジスタＴ２のオンにより、内部ビット線ｉｎｔｂｌは接地される。トランジスタＴ３のオンにより、メモリ入出力線ｍｉｏと内部ビット線ｉｎｔｂｌｘとは互いに接続され、トランジスタＴ４のオフにより、内部ビット線ｉｎｔｂｌｘと接地線ＶＳＳとの接続が遮断される。

【0050】

スイッチ信号ｓｗａがハイレベルに設定されることで、スイッチＳＷ２、ＳＷ５はオンする（図５（ｂ））。スイッチＳＷ２のオンにより、ノードｉｎｖｉｎ、ｉｎｖｏｕｔは互いに接続され、ノードｉｎｖｉｎ、ｉｎｖｏｕｔの電位は、電源電位ＶＤＤから電源電位ＶＤＤの１／２（＝１／２ＶＤＤ）付近になる（図５（ｃ））。スイッチＳＷ５のオンにより、ノードｉｎｖｉｎｘ、ｉｎｖｏｕｔｘは互いに接続され、ノードｉｎｖｉｎｘ、ｉｎｖｏｕｔｘの電位は、接地電位ＶＳＳから１／２ＶＤＤ付近になる（図５（ｄ））。

【0051】

スイッチ信号ｓｗｂｘおよびスイッチ信号ｓｗｂは、ハイレベルおよびロウレベルにそれぞれ設定され、スイッチＳＷ１、ＳＷ４はオンし、スイッチＳＷ３、ＳＷ６はオフする（図５（ｅ））。スイッチＳＷ１、ＳＷ４のオンにより、ノードｎｄ１、ｉｎｖｉｎは互いに接続され、ノードｎｄ２、ｉｎｖｉｎｘは互いに接続される。これにより、ノードｎｄ１、ｎｄ２は、ノードｉｎｖｉｎ、ｉｎｖｉｎｘと同じ電位１／２ＶＤＤ付近になる。

【0052】

スイッチＳＷ３のオフにより、ノードｉｎｖｏｕｔ、ｉｎｖｉｎｘ間の接続は解除される。スイッチＳＷ６のオフにより、ノードｉｎｖｏｕｔｘ、ｉｎｖｉｎ間の接続は解除される。これにより、インバータＩＶ１、ＩＶ２によるラッチ機能はマスクされる。プルダウン信号ｐｏｄｗｎおよびプルアップ信号ｐｌｕｐは、ハイレベルおよびロウレベルにそれぞれ設定される（図５（ｆ））。

【0053】

プレート線ＰＬがハイレベルに変化する前に、スイッチ信号ｓｗａがロウレベルに変化し、スイッチＳＷ２、ＳＷ５はオフする（図５（ｇ））。すなわち、スイッチＳＷ２、ＳＷ５は、期間ＴＰ１の前にオン状態からオフ状態に設定され、ノードｉｎｖｉｎ、ｉｎｖｏｕｔの接続と、ノードｉｎｖｉｎｘ、ｉｎｖｏｕｔｘの接続とがそれぞれ遮断される。このため、各ノードｉｎｖｉｎ、ｉｎｖｉｎｘは、電位１／２ＶＤＤ付近でフローティング状態になる。

【0054】

データの読み出し前にノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位を１／２ＶＤＤ付近に設定することで、"０"または"１"のいずれがメモリセルＭＣから読み出される場合にも、インバータＩＶ１、ＩＶ２を対称的に動作させることができる。この結果、"０"および"１"の読み出しマージンを互いに同じにすることができる。通常、メモリセルＭＣの読み出しマージンは、"０"の読み出しマージンおよび"１"の読み出しマージンのうちの小さい方になる。このため、"０"の読み出しマージンおよび"１"の読み出しマージンを互いに同じにすることで、メモリセルＭＣの読み出しマージンを最大にすることができる。

【0055】

プルダウン信号ｐｌｄｗｎおよびプルアップ信号ｐｌｕｐは、プレート線ＰＬが駆動され、強誘電体キャパシタＦＣから読み出された電荷によりビット線ＢＬの電位が上昇している間にロウレベルおよびハイレベルにそれぞれ変化される（図５（ｈ））。ノードｎｄ１、ｉｎｖｉｎの電位は、キャパシタＣ１を介したプルダウン信号ｐｌｄｗｎの電位の変化に応じて低下する（図５（ｉ））。ノードｎｄ２、ｉｎｖｉｎｘの電位は、キャパシタＣ２を介したプルアップ信号ｐｌｕｐの電位の変化に応じて上昇する（図５（ｊ））。

【0056】

インバータＩＶ１は、ノードｉｎｖｉｎの電位の低下に応じて、ノードｉｎｖｏｕｔの電位を１／２ＶＤＤから上昇させる（ｋ）。インバータＩＶ２は、ノードｉｎｖｉｎｘの電位の上昇に応じて、ノードｉｎｖｏｕｔｘの電位を１／２ＶＤＤから下降させる（ｌ）。

【0057】

プレート線ＰＬのハイレベルへの駆動により、メモリ入出力線ｍｉｏの電位は、メモリセルＭＣに保持されたデータの論理値に応じて上昇する（図４（ｍ））。図４では、メモリセルＭＣに"１"が保持される場合のデータの波形を実線で示し、メモリセルＭＣに"０"が保持される場合のデータの波形を破線で示す。

【0058】

メモリ入出力線ｍｉｏの電位は、トランジスタＴ３を介して内部ビット線ｉｎｔｂｌｘに伝達され、内部ビット線ｉｎｔｂｌｘの電位は上昇する（図４（ｎ））。ここで、メモリセルＭＣに"１"が保持されている場合の内部ビット線ｉｎｔｂｌｘの電位の上昇量は、メモリセルＭＣに"０"が保持されている場合の内部ビット線ｉｎｔｂｌｘの電位の上昇量より大きい。一方、トランジスタＴ１はオフしているため、メモリ入出力線ｍｉｏの電位の変化は、内部ビット線ｉｎｔｂｌに伝達されず、内部ビット線ｉｎｔｂｌは、オンしているトランジスタＴ２により接地電位ＶＳＳに維持される（図４（ｏ））。

【0059】

この後、スイッチ信号ｂｕｓｓｗはハイレベルに設定され、スイッチ信号ｂｕｓｓｗｘはロウレベルに設定される（図４（ｐ））。ハイレベルのスイッチ信号ｂｕｓｓｗによりトランジスタＴ１、Ｔ４がオンし、ロウレベルのスイッチ信号ｂｕｓｓｗｘによりトランジスタＴ２、Ｔ３がオフする。

【0060】

トランジスタＴ２のオフにより、内部ビット線ｉｎｔｂｌと接地線ＶＳＳとの接続が遮断される。そして、トランジスタＴ１のオンにより、メモリ入出力線ｍｉｏの電位が内部ビット線ｉｎｔｂｌに伝達され、内部ビット線ｉｎｔｂｌが上昇する（図４（ｑ））。

【0061】

トランジスタＴ３のオフにより、メモリ入出力線ｍｉｏと内部ビット線ｉｎｔｂｌｘとの接続が遮断され、トランジスタＴ４のオンにより、内部ビット線ｉｎｔｂｌｘが接地線ＶＳＳに接続される。これにより、内部ビット線ｉｎｔｂｌｘの電位は接地電位ＶＳＳに向けて下降する（図４（ｒ））。

【0062】

ここで、メモリセルＭＣに"１"が保持されている場合の内部ビット線ｉｎｔｂｌｘの電位は、メモリセルＭＣに"０"が保持されている場合の内部ビット線ｉｎｔｂｌｘの電位より上昇しており、接地電位ＶＳＳとの電位差が大きい。このため、"１"に対応する内部ビット線ｉｎｔｂｌｘの電位の下降量は、"０"に対応する内部ビット線ｉｎｔｂｌｘの電位の下降量より大きくなる。

【0063】

ノードｉｎｖｉｎの電位は、キャパシタＣＡＰ１のカップリング作用により、内部ビット線ｉｎｔｂｌの電位の変化に追従して上昇する（図５（ｓ））。すなわち、ノードｉｎｖｉｎの電位は、メモリセルＭＣからメモリ入出力線ｍｉｏに読み出される電荷に応じたメモリ入出力線ｍｉｏの電位の変化の向きと同じ向きに変化する。このため、"１"に対応するノードｉｎｖｉｎの電位は、メモリ入出力線ｍｉｏの電位と同様に、"０"に対応するノードｉｎｖｉｎの電位より高くなる。インバータＩＶ１は、ノードｉｎｖｉｎの電位の上昇に応じてノードｉｎｖｏｕｔの電位を下降させる（図５（ｔ））。

【0064】

ノードｉｎｖｉｎｘの電位は、キャパシタＣＡＰ２のカップリング作用により、内部ビット線ｉｎｔｂｌｘの電位の変化に追従して下降する（図５（ｕ））。すなわち、ノードｉｎｖｉｎｘの電位は、メモリセルＭＣからメモリ入出力線ｍｉｏに読み出される電荷に応じたメモリ入出力線ｍｉｏの電位の変化の向きと逆向きに変化する。このため、"１"に対応するノードｉｎｖｉｎｘの電位は、"０"に対応するノードｉｎｖｉｎｘの電位より低くなる。これにより、メモリセルＭＣから読み出されるデータの各論理値に対応するノードｉｎｖｉｎｘの電位の大小関係を、メモリセルＭＣから読み出されるデータの各論理値に対応するノードｉｎｖｉｎの電位の大小関係と逆にすることができる。

【0065】

したがって、メモリ入出力線ｍｉｏ（すなわち、ビット線ＢＬ）に読み出される電位のみを使用して、ノードｉｎｖｉｎ、ｉｎｖｉｎｘに差動の電位を生成することができる。換言すれば、１Ｔ１ＣタイプのメモリセルＭＣから読み出される電位を、リファレンス電位を使用することなく、インバータＩＶ１、ＩＶ２により差動増幅することができる。

【0066】

インバータＩＶ２は、ノードｉｎｖｉｎｘの電位の下降に応じてノードｉｎｖｏｕｔｘの電位を上昇させる（図５（ｖ））。ノードｉｎｖｏｕｔｘにおいても、メモリセルＭＣから読み出されるデータの各論理値に対応する電位の大小関係を、メモリセルＭＣから読み出されるデータの各論理値に対応するノードｉｎｖｏｕｔの電位の大小関係と逆にすることができる。

【0067】

メモリセルＭＣに保持された論理値に応じた電位がノードｉｎｖｉｎ、ｉｎｖｉｎｘに現れた後、スイッチ信号ｓｗｂｘはロウレベルに設定され、スイッチ信号ｓｗｂはハイレベルに設定される（図５（ｗ））。ロウレベルのスイッチ信号ｓｗｂｘにより、スイッチＳＷ１、ＳＷ４はオフし、ノードｎｄ１、ｉｎｖｉｎの接続と、ノードｎｄ２、ｉｎｖｉｎｘの接続とがそれぞれ遮断される。ハイレベルのスイッチ信号ｓｗｂによりスイッチＳＷ３、ＳＷ６がオンし、ノードｉｎｖｏｕｔがノードｉｎｖｉｎｘに接続され、ノードｉｎｖｏｕｔｘがノードｉｎｖｉｎに接続される。

【0068】

すなわち、インバータＩＶ１の出力がインバータＩＶ２の入力に接続され、インバータＩＶ２の出力がインバータＩＶ１の入力に接続される。これにより、インバータＩＶ１、ＩＶ２をラッチとして動作させることができ、ノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位を差動増幅することができる（図５（ｘ）、（ｙ））。そして、センスアンプ５０は、メモリセルＭＣに保持された論理値をノードｉｎｖｏｕｔｘに生成することができ、生成した論理値をデータ線Ｉ／Ｏに出力することができる。

【0069】

図４および図５に示すように、センスアンプ５０は、１Ｔ１ＣタイプのメモリセルＭＣの読み出しマージンを、２Ｔ２Ｃタイプのメモリセルの読み出しマージンと同等にすることができる。また、センスアンプ５０は、１Ｔ１ＣタイプのメモリセルＭＣの読み出しマージンを、リファレンスメモリセルを使用する場合の読み出しマージンのほぼ２倍にすることができる。ここで、２Ｔ２Ｃタイプのメモリセルは、２個の転送トランジスタＴＴと２個の強誘電体キャパシタＦＣとを含む。さらに、リファレンスメモリセルを使用しないため、リファレンスメモリセルを使用する場合に比べて半導体記憶装置１００のサイズを削減することができる。

【0070】

図６は、図３のキャパシタＣ１、Ｃ２の容量値に応じたインバータＩＶ１、ＩＶ２の出力波形の一例を示す。図６では、センスアンプ５０を動作させるための主要な制御信号の波形と、メモリセルＭＣからデータが正常に読み出される場合のノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が示される。図６に示す合成波形は、メモリセルＭＣから読み出される"１"の読み出し波形と"０"の読み出し波形とを重ねた波形を示す。

【0071】

センスアンプ５０は、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が交差するときにメモリセルＭＣが"１"を保持していると判定し、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が交差しないときにメモリセルＭＣが"０"を保持していると判定する。換言すれば、センスアンプ５０は、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が、"１"の読み出し時に交差し、"０"の読み出し時に交差しないときに、メモリセルＭＣに保持されたデータを正常に読み出すことができる。

【0072】

例えば、キャパシタＣ１、Ｃ２の容量値が大きい場合、プルダウン信号ｐｌｄｗｎおよびプルアップ信号ｐｌｕｐの電位の変化によるノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位の変化量は、相対的に大きくなる。この場合、インバータＩＶ１、ＩＶ２の出力であるノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの電位差は大きくなる。

【0073】

一方、キャパシタＣ１、Ｃ２の容量値が小さい場合、プルダウン信号ｐｌｄｗｎおよびプルアップ信号ｐｌｕｐの電位の変化によるノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位の変化量は、相対的に小さくなる。この場合、インバータＩＶ１、ＩＶ２の出力であるノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの電位差は小さくなる。

【0074】

例えば、強誘電体キャパシタＦＣの容量値が大きい場合、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形を交差させるために、キャパシタＣ１、Ｃ２の容量値は、相対的に大きく設定されることが好ましい。強誘電体キャパシタＦＣの容量値が小さい場合、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形を交差させるために、キャパシタＣ１、Ｃ２の容量値は、小さく設定されることが好ましい。これにより、メモリセルＭＣに保持されたデータのセンスアンプ５０による読み出しマージンを確保することができる。

【0075】

これに対して、キャパシタＣ１、Ｃ２の容量値が、強誘電体キャパシタＦＣの容量値に対する適正値より大きい場合、メモリセルＭＣからの"１"の読み出し時にノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が交差せず、"０"が判定されるおそれがある。同様に、キャパシタＣ１、Ｃ２の容量値が、強誘電体キャパシタＦＣの容量値に対する適正値より小さい場合、メモリセルＭＣからの"０"の読み出し時にノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が交差し、"１"が判定されるおそれがある。

【0076】

さらに、強誘電体キャパシタＦＣから読み出された電荷に応じてノードｉｎｖｉｎ、ｉｎｖｉｎｘに現れる電位の上昇量は、キャパシタＣＡＰ１、ＣＡＰ２の容量値が大きいほど小さく、キャパシタＣＡＰ１、ＣＡＰ２の容量値が小さいほど大きい。このため、センスアンプ５０の読み出しマージンを大きくするためには、強誘電体キャパシタＦＣとキャパシタＣＡＰ１、ＣＡＰ２の容量比と、キャパシタＣＡＰ１、Ｃ１の容量比と、キャパシタＣＡＰ２、Ｃ２の容量比とが、適切に設定されることが好ましい。

【0077】

以上に基づいて、キャパシタＣＡＰ１、ＣＡＰ２、Ｃ１、Ｃ２の容量値は、ノードｉｎｖｏｕｔ、ｉｎｖｏｕｔｘの波形が、"１"の読み出し時に交差し、"０"の読み出し時に交差しない適切な値に設定される。換言すれば、キャパシタＣＡＰ１、ＣＡＰ２の容量値およびキャパシタＣ１、Ｃ２の容量値は、強誘電体キャパシタＦＣの容量値に応じて適切に設定され、さらに、キャパシタＣＡＰ１、Ｃ１の容量比と、キャパシタＣＡＰ２、Ｃ２の容量比とが適切に設定される。なお、容量値が互いに異なる複数組のキャパシタＣ１、Ｃ２をセンスアンプ５０に搭載し、強誘電体キャパシタＦＣの特性値に応じて、キャパシタＣ１、Ｃ２の組を選択するトリミングが実施されてもよい。

【0078】

以上、この実施形態では、１Ｔ１ＣタイプのメモリセルＭＣに保持されたデータの読み出しマージンを、リファレンスメモリセルを有する１Ｔ１Ｃタイプの半導体記憶装置の読み出しマージンより向上することができる。また、１Ｔ１ＣタイプのメモリセルＭＣに保持されたデータの読み出しマージンを、２Ｔ２ＣタイプのメモリセルＭＣの読み出しマージンと同等にすることができる。換言すれば、２Ｔ２Ｃタイプの半導体記憶装置と同様の読み出しマージンを１Ｔ１Ｃタイプの半導体記憶装置１００で実現できる。これにより、半導体記憶装置１００の歩留まりを向上することができる。また、半導体記憶装置１００は、リファレンスメモリセルを持たない。これにより、半導体記憶装置１００の回路規模を小さくすることができ、半導体記憶装置１００の製造コストを削減することができる。

【0079】

半導体記憶装置１００は、リファレンスメモリセルを使用することなくデータを読み出すことができるため、リファレンスメモリセルを持つ半導体記憶装置に比べて回路規模をさらに小さくすることができる。リファレンスメモリセルを使用しないため、メモリセルとリファレンスセルの特性のばらつきを考慮しなくてよい。したがって、メモリセルとリファレンスセルの特性のばらつきによる読み出しマージンの劣化は発生しない。この結果、半導体記憶装置１００の回路規模の増大を抑えつつ、データの読み出しマージンを向上することができる。

【0080】

センスアンプ５０は、トランジスタＴ１、Ｔ２を期間ＴＰ１にそれぞれオフ、オンし、期間ＴＰ２にそれぞれオン、オフする。また、センスアンプ５０は、トランジスタＴ３、Ｔ４を期間ＴＰ１にそれぞれオン、オフし、期間ＴＰ２にそれぞれオフ、オンする。これにより、ビット線ＢＬの電位を内部ビット線ｉｎｔｂｌｘ、ｉｎｔｂｌにそれぞれ伝達するタイミングを、期間ＴＰ１と期間ＴＰ２とにずらすことができる。

【0081】

期間ＴＰ２に、ノードｎｄ１をプルダウンし、ノードｎｄ２をプルアップすることで、メモリセルＭＣに保持された"１"、"０"に応じてノードｉｎｖｉｎ、ｉｎｖｉｎｘに現れる"１"、"０"の電位レベルを互いに逆にすることができる。これにより、１Ｔ１ＣタイプのメモリセルＭＣから読み出される電位を、リファレンス電位を使用することなく、インバータＩＶ１、ＩＶ２により差動増幅することができる。

【0082】

キャパシタＣＡＰ１、ＣＡＰ２の容量値を互いに等しくし、キャパシタＣ１、Ｃ２の容量値を互いに等しくすることで、"０"または"１"のいずれがメモリセルＭＣから読み出される場合にも、読み出しマージンを互いに同じにすることができる。

【0083】

期間ＴＰ２において、メモリセルＭＣに保持された論理値に応じた電位がノードｉｎｖｉｎ、ｉｎｖｉｎｘに現れた後、スイッチＳＷ３、ＳＷ６がオンされる。スイッチＳＷ３、ＳＷ６のオンにより、インバータＩＶ１、ＩＶ２をラッチとして動作させることができ、ノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位を差動増幅することができる。そして、センスアンプ５０は、メモリセルＭＣに保持された論理値をノードｉｎｖｏｕｔｘに生成することができ、生成した論理値をデータ線Ｉ／Ｏに出力することができる。

【0084】

データの読み出し前にスイッチＳＷ２、ＳＷ５をオンすることで、ノードｉｎｖｉｎ、ｉｎｖｉｎｘの電位を１／２ＶＤＤに設定することができる。これにより、"０"または"１"のいずれがメモリセルＭＣから読み出される場合にも、インバータＩＶ１、ＩＶ２を対称的に動作させることができ、"０"および"１"の読み出しマージンを互いに同じにすることができる。

【0085】

なお、この実施形態では、センスアンプ５０は、メモリセルＭＣに含まれる強誘電体キャパシタＦＣから読み出される電荷量に応じて、メモリセルＭＣに保持されたデータの論理値を判定する例が説明された。しかしながら、センスアンプ５０は、メモリセルに含まれる他の種類のキャパシタ、抵抗素子または磁気素子等から読み出される電荷量に応じて、メモリセルＭＣに保持されたデータの論理値を判定してもよい。

【0086】

図７は、別の実施形態における半導体記憶装置の一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図７に示す半導体記憶装置１００Ａは、図３のセンスアンプ５０の代わりにセンスアンプ５０Ａを有すること、および、メモリセルＭＣが３値のデータを保持することを除き、図１に示す半導体記憶装置１００と同様の構成を有する。

【0087】

この実施形態では、メモリセルＭＣは、３値のデータ"１０"、"０１"、"００"のいずれかを保持する。すなわち、半導体記憶装置１００Ａは、各メモリセルＭＣに多値データを記憶する多値メモリである。以下では、データ"１０"、０１"、"００"は、それぞれデータ"Ｐ２"、"Ｐ１"、"Ｕ"とも称される。強誘電体キャパシタＦＣの容量値は、データ"Ｐ２"、"Ｐ１"、"Ｕ"の順で大きい。すなわち、強誘電体キャパシタＦＣから読み出される電荷量は、データ"Ｐ２"、"Ｐ１"、"Ｕ"の順で大きい。

【0088】

センスアンプ５０Ａは、第１センスアンプ５１、第２センスアンプ５２および論理値判定部５３を有する。論理値判定部５３は、第１センスアンプ５１から出力されるデータＩ／Ｏ１と第２センスアンプ５２から出力されるデータＩ／Ｏ２とを受ける。論理値判定部５３は、データＩ／Ｏ１、Ｉ／Ｏ２に基づいて、メモリセルＭＣ（図１）に保持されている論理（"Ｐ２"、"Ｐ１"または"Ｕ"）を判定し、判定した論理を示す２ビットのデータＩ／Ｏを出力する。第１センスアンプ５１の例は、図８に示され、第２センスアンプ５２の例は、図９に示される。論理値判定部５３による論理値の判定方法の例は、図１０に示される。

【0089】

図８は、図７の第１センスアンプ５１の一例を示す。図３と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。第１センスアンプ５１は、キャパシタＣＡＰ１、ＣＡＰ２の代わりにキャパシタＣＡＰ１ａ、ＣＡＰ２ａをそれぞれ有し、キャパシタＣ１、Ｃ２の代わりにキャパシタＣ１ａ、Ｃ２ａをそれぞれ有することを除き、図３のセンスアンプ５０と同様の構成を有する。

【0090】

キャパシタＣＡＰ１ａ、ＣＡＰ２ａの容量値は、互いに等しく、キャパシタＣ１ａ、Ｃ２ａの容量値は互いに等しい。これにより、"０"および"１"がメモリセルＭＣからそれぞれ読み出される場合の読み出しマージンを互いに等しくすることができる。

【0091】

第１センスアンプ５１で生成されるノードｉｎｖｏｕｔａ、ｉｎｖｏｕｔａｘの波形は、メモリセルＭＣにデータ"Ｐ２"が保持されている場合に交差し、メモリセルＭＣにデータ"Ｐ１"またはデータ"Ｕ"が保持されている場合に交差しない。

【0092】

図９は、図７の第２センスアンプ５２の一例を示す。図３と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。第２センスアンプ５２は、キャパシタＣＡＰ１、ＣＡＰ２の代わりにキャパシタＣＡＰ１ｂ、ＣＡＰ２ｂをそれぞれ有し、キャパシタＣ１、Ｃ２の代わりにキャパシタＣ１ｂ、Ｃ２ｂをそれぞれ有することを除き、図３のセンスアンプ５０と同様の構成を有する。

【0093】

キャパシタＣＡＰ１ｂ、ＣＡＰ２ｂの容量値は、互いに等しく、キャパシタＣ１ｂ、Ｃ２ｂの容量値は互いに等しい。これにより、"０"および"１"がメモリセルＭＣからそれぞれ読み出される場合の読み出しマージンを互いに等しくすることができる。また、キャパシタＣＡＰ１ｂ、Ｃ１ｂの容量比およびキャパシタＣＡＰ２ｂ、Ｃ２ｂの容量比は、図８のキャパシタＣＡＰ１ａ、Ｃ１ａの容量比およびキャパシタＣＡＰ２ａ、Ｃ２ａの容量比と相違する。これにより、センスアンプ５０Ａは、多値データに対応してメモリ入出力線ｍｉｏに設定される複数通りの電位に基づいて、多値データの論理値を判定することができる。

【0094】

第２センスアンプ５２で生成されるノードｉｎｖｏｕｔｂ、ｉｎｖｏｕｔｂｘの波形は、メモリセルＭＣにデータ"Ｐ２"または"Ｐ１"が保持されている場合に交差し、メモリセルＭＣにデータ"Ｕ"が保持されている場合に交差しない。

【0095】

図１０は、図７の論理値判定部５３による論理値の判定方法の一例を示す。メモリセルＭＣがデータ"Ｐ２"（＝"１０"）を保持している場合、第１センスアンプ５１は、ノードｉｎｖｏｕｔａ、ｉｎｖｏｕｔａｘにハイレベルＨおよびロウレベルＬをそれぞれ出力する。第２センスアンプ５２は、ノードｉｎｖｏｕｔｂ、ｉｎｖｏｕｔｂｘにハイレベルＨおよびロウレベルＬをそれぞれ出力する。論理値判定部５３は、ノードｉｎｖｏｕｔａｘ、ｉｎｖｏｕｔｂｘの論理値をデータＩ／Ｏ１、Ｉ／Ｏ２として受け、メモリセルＭＣが保持するデータを"Ｐ２"（＝"１０"）と判定し、データＩ／Ｏとして出力する。

【0096】

メモリセルＭＣがデータ"Ｐ１"（＝"０１"）を保持している場合、第１センスアンプ５１は、ノードｉｎｖｏｕｔａ、ｉｎｖｏｕｔａｘにロウレベルＬおよびハイレベルＨをそれぞれ出力する。第２センスアンプ５２は、ノードｉｎｖｏｕｔｂ、ｉｎｖｏｕｔｂｘにハイレベルＨおよびロウレベルＬをそれぞれ出力する。論理値判定部５３は、ノードｉｎｖｏｕｔａｘ、ｉｎｖｏｕｔｂｘの論理値をデータＩ／Ｏ１、Ｉ／Ｏ２として受け、メモリセルＭＣが保持するデータを"Ｐ１"（＝"０１"）と判定し、データＩ／Ｏとして出力する。

【0097】

メモリセルＭＣがデータ"Ｕ"（＝"００"）を保持している場合、第１センスアンプ５１は、ノードｉｎｖｏｕｔａ、ｉｎｖｏｕｔａｘにロウレベルＬおよびハイレベルＨをそれぞれ出力する。第２センスアンプ５２は、ノードｉｎｖｏｕｔｂ、ｉｎｖｏｕｔｂｘにロウレベルＬおよびハイレベルＨをそれぞれ出力する。論理値判定部５３は、ノードｉｎｖｏｕｔａｘ、ｉｎｖｏｕｔｂｘの論理値をデータＩ／Ｏ１、Ｉ／Ｏ２として受け、メモリセルＭＣが保持するデータを"Ｕ"（＝"００"）と判定し、データＩ／Ｏとして出力する。

【0098】

なお、例えば、センスアンプ５０Ａに３個のセンスアンプを搭載することで、４値の半導体記憶装置を実現することができる。３個のセンスアンプにより実現される４値の半導体記憶装置においても、読み出しマージンを、３個のリファレンスメモリセルを有する半導体記憶装置の読み出しマージンに比べて向上することできる。

【0099】

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、リファレンスメモリセルを使用することなく、１Ｔ１ＣタイプのメモリセルＭＣに保持された多値のデータの読み出しマージンを、複数のリファレンスメモリセルを有する他の多値の半導体記憶装置の読み出しマージンに比べて向上することができる。したがって、半導体記憶装置１００Ａの歩留まりを向上することができ、半導体記憶装置１００Ａの回路規模を小さくすることができる。この結果、半導体記憶装置１００Ａの製造コストを削減することができる。すなわち、半導体記憶装置１００Ａの回路規模の増大を抑えつつ、データの読み出しマージンを向上することができる。

【0100】

図１１は、別の実施形態における半導体記憶装置の一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図１１に示す半導体記憶装置１００Ｂは、例えば、強誘電体メモリであり、単一のメモリデバイスとして各種電子機器に搭載され、あるいは、無線タグ（ＲＦＩＤ）チップ等に搭載される。半導体記憶装置１００Ｂは、制御回路１０、メモリセルアレイ２０Ｂ、ロウデコーダ３０Ｂ、コラムデコーダ４０Ｂおよびセンスアンプ５０Ｂを有する。

【0101】

メモリセルアレイ２０Ｂは、マトリックス状に配置された複数のメモリセルＭＣと複数のリファレンスメモリセルＲＭＣとを有する。メモリセルＭＣは、ビット線対ＢＬｏ（ＢＬｏ０、ＢＬｏ１、ＢＬｏ２、...、ＢＬｏｍ）、ＢＬｅ（ＢＬｅ０、ＢＬｅ１、ＢＬｅ２、...、ＢＬｅｍ）のいずれか一方に接続される。

【0102】

ビット線ＢＬｏに接続されるメモリセルＭＣの各々は、ワード線ＷＬｏ（ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、...、ＷＬｏｎ）とプレート線ＰＬ（ＰＬ０、ＰＬ１、ＰＬ２、...、ＰＬｎ）とに接続される。ビット線ＢＬｅに接続されるメモリセルＭＣの各々は、ワード線ＷＬｅ（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、...、ＷＬｅｎ）とプレート線ＰＬ（ＰＬ０、ＰＬ１、ＰＬ２、...、ＰＬｎ）とに接続される。

【0103】

リファレンスメモリセルＲＭＣは、メモリセルＭＣと同じ構成および同じ構造を有する。リファレンスメモリセルＲＭＣは、ビット線対ＢＬｏ、ＢＬｅのいずれか一方に接続される。ビット線ＢＬｏに接続されるリファレンスメモリセルＲＭＣは、リファレンスワード線ＷＬｒｏとリファレンスプレート線ＰＬｒとに接続される。ビット線ＢＬｅに接続されるリファレンスメモリセルＲＭＣは、リファレンスワード線ＷＬｒｅとプレート線ＰＬｒとに接続される。後述するように、リファレンスメモリセルＲＭＣは、常に"０"を記憶する。

【0104】

１本のビット線ＢＬｏ（またはＢＬｅ）には、ｎ＋１個のメモリセルと１個のリファレンスメモリセルＲＭＣとが接続される。ビット線ＢＬｏに接続されるメモリセルＭＣがアクセスされるとき、ビット線ＢＬｅに接続されるリファレンスメモリセルＲＭＣが選択される。ビット線ＢＬｅに接続されるメモリセルＭＣがアクセスされるとき、ビット線ＢＬｏに接続されるリファレンスメモリセルＲＭＣが選択される。

【0105】

ロウデコーダ３０Ｂは、図１のロウデコーダ３０と同様に、制御回路１０から出力されるロウアドレス信号ＲＡＤをデコードする。ロウデコーダ３０Ｂは、ビット線ＢＬｏに接続されたメモリセルＭＣにアクセスするとき、ワード線ＷＬｏ、プレート線ＰＬ、リファレンスワード線ＷＬｒｅおよびリファレンスプレート線ＰＬｒを駆動する。ロウデコーダ３０Ｂは、ビット線ＢＬｅに接続されたメモリセルＭＣにアクセスするときに、ワード線ＷＬｅ、プレート線ＰＬ、リファレンスワード線ＷＬｒｏおよびリファレンスプレート線ＰＬｒを駆動する。

【0106】

アクセス動作時（読み出し動作または書き込み動作）のワード線ＷＬｏ、ＷＬｅおよびプレート線ＰＬの駆動タイミングは、図１のロウデコーダ３０によるワード線ＷＬおよびプレート線ＰＬの駆動タイミングと同様である。アクセス動作時のリファレンスワード線ＷＬｒｏ、ＷＬｒｅおよびリファレンスプレート線ＰＬｒの駆動タイミングの例は、図１２に示される。

【0107】

コラムデコーダ４０Ｂは、アクセス動作時に、制御回路１０から出力されるコラムアドレス信号ＣＡＤをデコードする。コラムデコーダ４０Ｂは、コラムアドレス信号ＣＡＤに応じて、ｚ＋１本のビット線ＢＬｏとｚ＋１本のビット線ＢＬｅとを選択する。コラムデコーダ４０Ｂは、選択したｚ＋１本のビット線ＢＬｏをｚ＋１本のメモリ入出力線ｍｉｏｏ（ｍｉｏｏ０、ｍｉｏｏ１、...、ｍｉｏｏｚ）にそれぞれ接続する。コラムデコーダ４０Ｂは、選択したｚ＋１本のビット線ＢＬｅをｚ＋１本のメモリ入出力線ｍｉｏｅ（ｍｉｏｅ０、ｍｉｏｅ１、...、ｍｉｏｅｚ）にそれぞれ接続する。メモリ入出力線ｍｉｏｏ、ｍｉｏｅは、センスアンプ５０Ｂに接続される。

【0108】

センスアンプ５０Ｂは、読み出し動作時にメモリセルＭＣまたはリファレンスメモリセルＲＭＣの一方からビット線ＢＬｏに読み出される電荷に対応する電位をメモリ入出力線ｍｉｏｏを介して受ける。また、センスアンプ５０Ｂは、読み出し動作時にメモリセルＭＣまたはリファレンスメモリセルＲＭＣの他方からビット線ＢＬｅに読み出される電荷に対応する電位をメモリ入出力線ｍｉｏｅを介して受ける。そして、センスアンプ５０Ｂは、メモリ入出力線ｍｉｏｏ、ｍｉｏｅで受けた電位に基づいて、メモリセルＭＣに保持されたデータの論理値を判定し、判定した論理値を読み出しデータとしてデータ線Ｉ／Ｏを介して制御回路１０に出力する。

【0109】

センスアンプ５０ＢによるメモリセルＭＣから読み出したデータのメモリセルＭＣへの再書き込み動作は、図１のセンスアンプ５０による再書き込み動作と同様である。また、センスアンプ５０によるメモリセルＭＣへの書き込み動作は、図１のセンスアンプ５０による書き込み動作と同様である。センスアンプ５０Ｂの例は、図１３に示される。

【0110】

図１２は、図１１の半導体記憶装置のアクセス動作の一例を示す。図２と同一または同様の動作については詳細な説明は省略する。ワード線ＷＬｏ、ＷＬｅの波形は、図２のワード線ＷＬの波形と同じである。プレート線ＰＬおよびリファレンスプレート線ＰＬｒの波形は、図２のプレート線ＰＬの波形と同じである。ビット線ＢＬｏ、ＢＬｅの波形は、図２のビット線ＢＬの波形と同じである。

【0111】

リファレンスワード線ＷＬｒｏ、ＷＬｒｅは、読み出し期間において、ワード線ＷＬｏ、ＷＬｅと同様に駆動され、再書き込み期間にロウレベル（例えば、接地電位ＶＳＳ）に設定される。このため、再書き込み期間にリファレンスメモリセルＲＭＣにデータは書き込まれず、リファレンスメモリセルＲＭＣは、常に"０"を保持する。

【0112】

なお、強誘電体キャパシタＦＣを有するメモリセルＭＣおよびリファレンスメモリセルＲＭＣでは、読み出し期間に破壊読み出しが実施され、プレート線ＰＬおよびリファレンスプレート線ＰＬｒの立ち下がり時にメモリセルＭＣおよびリファレンスメモリセルＲＭＣは"０"に設定される。

【0113】

再書き込み期間において、読み出し期間にセンスアンプ５０Ｂにより読み出した論理値に対応する電位（電源電位ＶＤＤまたは接地電位ＶＳＳ）がビット線ＢＬｏ（またはＢＬｅ）を介してメモリセルＭＣに与えられる。これにより、メモリセルＭＣが"１"を保持していた場合、"１"が再書き込みされる。一方、再書き込み期間において、リファレンスワード線ＷＬｒｏ（または、ＷＬｒｅ）はロウレベルに設定されるため、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＣには電位が印加されない。このため、リファレンスメモリセルＲＭＣは、読み出し期間に設定された"０"を維持し続ける。

【0114】

図１３は、図１１のセンスアンプ５０Ｂの一例を示す。図３と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図１３は、センスアンプ５０Ｂのうち、図１２の読み出し期間に動作するデータの読み出し回路を示す。センスアンプ５０Ｂは、図３のセンスアンプ５０にｎＭＯＳトランジスタＴ１ｅ、Ｔ３ｅ、インバータＩＶ３、ｎＭＯＳトランジスタＮ２、Ｎ３およびバッファＢＵＦを追加している。

【0115】

また、センスアンプ５０Ｂは、図３のセンスアンプ５０からスイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６を削除している。なお、図１３では、図３のトランジスタＴ１、Ｔ３は、それぞれトランジスタＴ１ｏ、Ｔ３ｏとして示される。センスアンプ５０Ｂのその他の構成は、図３のセンスアンプ５０の構成と同様である。

【0116】

スイッチ信号ｂｕｓｓｗｏ、ｂｕｓｓｗｅ、ｂｕｓｓｗｘｏ、ｂｕｓｓｗｘｅ、プルダウン信号ｐｌｄｗｎ、プルアップ信号ｐｌｕｐ、スイッチ信号ｓｗａおよびリセット信号ｒｅｓは、例えば、図１１の制御回路１０またはコラムデコーダ４０Ｂにより生成される。

【0117】

トランジスタＴ１ｏは、ゲートがスイッチ信号線ｂｕｓｓｗｏに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏｏに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂ１に接続される。トランジスタＴ１ｅは、ゲートがスイッチ信号線ｂｕｓｓｗｅに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏｅに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂ１に接続される。

【0118】

トランジスタＴ３ｏは、ゲートがスイッチ信号線ｂｕｓｓｗｘｏに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏｅに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂｌｘに接続される。トランジスタＴ３ｅは、ゲートがスイッチ信号線ｂｕｓｓｗｘｅに接続され、ソース・ドレインの一方がメモリ入出力線ｍｉｏｏに接続され、ソース・ドレインの他方が内部ビット線ｉｎｔｂｌｘに接続される。なお、センスアンプ５０Ｂは、図３のスイッチＳＷ１、ＳＷ４を持たないため、ノードｎｄ１およびノードｉｎｖｉｎは、同一ノードであり、ノードｎｄ２およびノードｉｎｖｉｎｘは、同一ノードである。

【0119】

トランジスタＴ１ｏ（または、Ｔ１ｅ）およびキャパシタＣＡＰ１、Ｃ１は、第１生成部の一例である。トランジスタＴ３ｏ（または、Ｔ３ｅ）およびキャパシタＣＡＰ２、Ｃ２は、第２生成部の一例である。トランジスタＴ１ｏ、Ｔ１ｅ、Ｔ３ｏ、Ｔ３ｅは、接続切り替え部の一例である。インバータＩＶ１、ＩＶ３は、メモリセルに保持されたデータの論理値を判定し、判定した論理値を出力する判定部の一例である。インバータＩＶ２およびトランジスタＮ３は、ノードｉｎｖｉｎｘに生成された電位に応じて出力ノードｏｕｔから電荷を引き抜く引き抜き部の一例である。

【0120】

ビット線ＢＬｏに接続されたメモリセルＭＣのアクセス動作が実行されるとき、スイッチ信号線ｂｕｓｓｗｏ、ｂｕｓｓｗｘｏはハイレベルに設定され、スイッチ信号線ｂｕｓｓｗｅ、ｂｕｓｓｗｘｅはロウレベルに設定される。これにより、アクセス対象のメモリセルＭＣに接続されたビット線ＢＬｏは、メモリ入出力線ｍｉｏｏおよびトランジスタＴ１ｏを介して内部ビット線ｉｎｔｂｌに接続される。リファレンスメモリセルＲＭＣに接続されたビット線ＢＬｅは、メモリ入出力線ｍｉｏｅおよびトランジスタＴ３ｏを介して内部ビット線ｉｎｔｂｌｘに接続される。

【0121】

ビット線ＢＬｅに接続されたメモリセルＭＣのアクセス動作が実行されるとき、スイッチ信号線ｂｕｓｓｗｅ、ｂｕｓｓｗｘｅはハイレベルに設定され、スイッチ信号線ｂｕｓｓｗｏ、ｂｕｓｓｗｘｏはロウレベルに設定される。これにより、アクセス対象のメモリセルＭＣに接続されたビット線ＢＬｅは、メモリ入出力線ｍｉｏｅおよびトランジスタＴ１ｅを介して内部ビット線ｉｎｔｂｌに接続される。リファレンスメモリセルＲＭＣに接続されたビット線ＢＬｏは、メモリ入出力線ｍｉｏｏおよびトランジスタＴ３ｅを介して内部ビット線ｉｎｔｂｌｘに接続される。

【0122】

トランジスタＴ１ｏ、Ｔ１ｅ、Ｔ３ｅ、Ｔ３ｏの接続を切り替えることで、センスアンプ５０Ｂは、メモリセルＭＣから読み出される電荷を常に内部ビット線ｉｎｔｂｌに供給することができる。また、センスアンプ５０Ｂは、リファレンスメモリセルＲＭＣから読み出される電荷を常に内部ビット線ｉｎｔｂｌｘに供給することができる。これにより、センスアンプ５０Ｂは、インバータＩＶ１、ＩＶ２の出力を、インバータＩＶ３の入力またはトランジスタＮ３のゲートにそれぞれ接続する切り替え部を設けることなく、メモリセルＭＣから読み出したデータをデータ線Ｉ／Ｏに出力することができる。

【0123】

インバータＩＶ３は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１を有する。トランジスタＰ１のゲートは、リセット信号線ｒｅｓに接続され、トランジスタＰ２、Ｎ１のゲートは、ノードｉｎｖｏｕｔに接続される。トランジスタＰ２、Ｎ１のドレインは、出力ノードｏｕｔとしてバッファＢＵＦの入力に接続される。

【0124】

トランジスタＮ２は、ゲートがリセット信号線ｒｅｓに接続され、ドレインが出力ノードｏｕｔに接続され、ソースが接地線ＶＳＳに接続される。トランジスタＮ３は、ゲートがノードｉｎｖｏｕｔｘに接続され、ドレインが出力ノードｏｕｔに接続され、ソースが接地線ＶＳＳに接続される。

【0125】

インバータＩＶ３は、リセット信号ｒｅｓがハイレベルに設定されるリセット期間にロウレベルの出力信号ｏｕｔを出力し、リセット信号ｒｅｓがロウレベルに設定される動作期間にノードｉｎｖｏｕｔの電位レベルを反転した出力信号ｏｕｔを出力する。バッファＢＵＦは、直列に接続された偶数個（例えば、２個）のＣＭＯＳインバータを有し、インバータＩＶ３から出力される出力信号ｏｕｔの電位に応じた論理値を有するデータをデータ線Ｉ／Ｏに出力する。

【0126】

図１４および図１５は、図１１のセンスアンプ５０Ｂにおける読み出し期間の動作の一例を示す。図４および図５と同様の動作については詳細な説明は省略する。図１４および図１５では、ワード線ＷＬｏに接続されたメモリセルＭＣからデータを読み出す動作が示される。

【0127】

図１４において、ワード線ＷＬｏ、リファレンスワード線ＷＬｒｅ、プレート線ＰＬおよびリファレンスプレート線ＰＬｒの波形は、図１２に示した読み出し期間のワード線ＷＬおよびプレート線ＰＬの波形とそれぞれ同じである（図１４（ａ）、（ｂ））。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５は、図４および図５と同様に、図１４および図１５の波形のタイミングを対応付けるために付されている。なお、時刻ｔ４は、リセット信号ｒｅｓ（１５）がハイレベルからロウレベルに変化する時刻を示す。

【0128】

時刻ｔ３までの動作は、生成されるスイッチ信号ｂｕｓｓｗｏ、ｂｕｓｓｗｘｏ、ｂｕｓｓｗ、ｂｕｓｓｗｅ、ｂｕｓｓｗｘｅ、ｂｕｓｓｗｘが異なることを除き、図４および図５に示す動作と同様である。ワード線ＷＬｏに接続されたメモリセルＭＣからデータを読み出す場合、スイッチ信号ｂｕｓｓｗｏ、ｂｕｓｓｗは、時刻ｔ３にロウレベルからハイレベルに変化し、時刻ｔ５にハイレベルからロウレベルに変化する（図１４（ｃ）、（ｄ））。スイッチ信号ｂｕｓｓｗｘｏ、ｂｕｓｓｗｘは、時刻ｔ３にハイレベルからロウレベルに変化し、時刻ｔ５にロウレベルからハイレベルに変化する（図１４（ｅ）、（ｆ））。スイッチ信号ｂｕｓｓｗｅ、ｂｕｓｓｗｘｅは、読み出し動作の間、ロウレベルに維持される（図１４（ｇ））。

【0129】

なお、ワード線ＷＬｅに接続されたメモリセルＭＣからデータを読み出す場合、スイッチ信号ｂｕｓｓｗｅ、ｂｕｓｓｗは、時刻ｔ３にロウレベルからハイレベルに変化し、時刻ｔ５にハイレベルからロウレベルに変化する。スイッチ信号ｂｕｓｓｗｘｅ、ｂｕｓｓｗｘは、時刻ｔ３にハイレベルからロウレベルに変化し、時刻ｔ５にロウレベルからハイレベルに変化する。スイッチ信号ｂｕｓｓｗｏ、ｂｕｓｓｗｘｏは、読み出し動作の間、ロウレベルに維持される。

【0130】

メモリセルＭＣに保持されているデータが読み出されるビットＢＬｏおよびメモリ入出力線ｍｉｏｏの波形は、図４のビット線ＢＬおよびメモリ入出力線ｍｉｏの波形と同じである（図１４（ｈ））。リファレンスメモリセルＲＭＣに保持されている"０"が読み出されるビットＢＬｅおよびメモリ入出力線ｍｉｏｅの波形は、図４のビット線ＢＬおよびメモリ入出力線ｍｉｏの"０"の波形と同じである（図１４（ｉ））。なお、ワード線ＷＬｅに接続されたメモリセルＭＣからデータを読み出す場合、ビットＢＬｏおよびメモリ入出力線ｍｉｏｏの波形と、ビットＢＬｅおよびメモリ入出力線ｍｉｏｅの波形とが入れ替わる。

【0131】

内部ビット線ｉｎｔｂｌの波形は、データを読み出すメモリセルＭＣが接続されるビット線ＢＬｏ、ＢＬｅにかかわりなく、図４の内部ビット線ｉｎｔｂｌの波形と同じである（図１４（ｊ））。内部ビット線ｉｎｔｂｌｘの波形は、データを読み出すメモリセルＭＣに接続されるビット線ＢＬｏ、ＢＬｅにかかわりなく、図４の内部ビット線ｉｎｔｂｌｘの"０"の波形と同じである（図１４（ｋ））。

【0132】

図１５において、スイッチ信号ｓｗａ、プルダウン信号ｐｌｄｗｎ、プルアップ信号ｐｌｕｐの波形は、図５と同じである（図１５（ａ）、（ｂ）、（ｃ））。メモリセルＭＣから読み出される論理値に対応するノードｉｎｖｉｎの波形は、図５と同じである（図１５（ｄ））。リファレンスメモリセルＲＭＣから読み出される"０"に対応するノードｉｎｖｉｎｘの波形は、図５のノードｉｎｖｉｎｘの"０"の波形と同じである（図１５（ｅ））。

【0133】

メモリセルＭＣから読み出される論理値に対応するノードｉｎｖｏｕｔの波形は、時刻ｔ４の後に電位が差動増幅されないことを除き、図５のノードｉｎｖｏｕｔの波形と同じである（図１５（ｆ））。リファレンスメモリセルＲＭＣから読み出される"０"に対応するノードｉｎｖｏｕｔｘの波形は、時刻ｔ４の後に電位が差動増幅されないことを除き、図５のノードｉｎｖｏｕｔｘの"０"の波形と同じである（図１５（ｇ））。

【0134】

リセット信号ｒｅｓは、時刻ｔ４までハイレベル（リセット状態）に維持され、時刻ｔ４にロウレベル（動作状態）に変化する（図１５（ｈ））。リセット信号ｒｅｓがハイレベルの期間、インバータＩＶ３は動作せず、出力ノードｏｕｔは、ノードｉｎｖｏｕｔの電位レベルにかかわらずロウレベル（＝ＶＳＳ）に固定される（図１５（ｉ））。リセット信号ｒｅｓのロウレベルへの変化に基づいて、インバータＩＶ３が動作を開始し、ノードｉｎｖｏｕｔの電位レベルを反転した出力信号ｏｕｔを出力する（図１５（ｊ））。

【0135】

但し、第２期間ＴＰ２において、ノードｉｎｖｏｕｔｘの電位が上昇すると、トランジスタＮ３のソース・ドレイン間抵抗が下がり、トランジスタＮ３は高抵抗として機能する（図１５（ｋ））。出力ノードｏｕｔの電荷は、トランジスタＮ３を介して接地線ＶＳＳに引き抜かれる。これにより、"０"に対応する出力ノードｏｕｔの電位は、ほぼ接地電位ＶＳＳまで低下する（図１５（ｌ））。バッファＢＵＦは、ロウレベルの出力電位ｏｕｔを受け、"０"をデータ線Ｉ／Ｏに出力する（図１５（ｍ））。

【0136】

"１"に対応する出力ノードｏｕｔの電位も、トランジスタＮ３の高抵抗により低下するが、バッファＢＵＦの初段のＣＭＯＳインバータの論理閾値電位Ｖｔｈより高い値（ハイレベル）に維持される（図１５（ｎ））。このため、バッファＢＵＦは、ハイレベルの出力電位ｏｕｔを受け、"１"をデータ線Ｉ／Ｏに出力する（図１５（ｏ））。

【0137】

図１６は、図３のセンスアンプ５０ＢにトランジスタＮ３を設けない場合のセンスアンプ５０Ｂの動作の例を示す。メモリセルＭＣの強誘電体キャパシタＦＣの特性が正常な場合の"１"読み出しでは、リセット信号ｒｅｓがロウレベルに変化する時刻ｔ４においてノードｉｎｖｏｕｔの電位が十分に下がっている。ノードｉｎｖｏｕｔの電位を受けるインバータＩＶ３において、トランジスタＰ２のソース・ドレイン抵抗は低くなり、トランジスタＮ１のソース・ドレイン間抵抗は高くなる。このため、インバータＩＶ３の出力ノードｏｕｔの電位は、バッファＢＵＦの初段のＣＭＯＳインバータの論理閾値電位Ｖｔｈを超え、"１"としてバッファＢＵＦに入力される。

【0138】

メモリセルＭＣの強誘電体キャパシタＦＣの特性が正常な場合の"０"読み出しでは、時刻ｔ４においてノードｉｎｖｏｕｔの電位がわずかに下がる。ノードｉｎｖｏｕｔの電位を受けるインバータＩＶ３において、トランジスタＰ２のソース・ドレイン抵抗は高くなり、トランジスタＮ１のソース・ドレイン間抵抗は低くなる。このため、インバータＩＶ３の出力ノードｏｕｔの電位は、論理閾値電位Ｖｔｈ以下になり、"０"としてバッファＢＵＦに入力される。

【0139】

メモリセルＭＣの強誘電体キャパシタＦＣの特性が変動した場合の"１"読み出しでは、時刻ｔ４においてノードｉｎｖｏｕｔの電位は、正常時よりも下がっている。ノードｉｎｖｏｕｔの電位を受けるインバータＩＶ３において、トランジスタＰ２のソース・ドレイン抵抗は、正常な"１"読み出し時より低くなり、トランジスタＮ１のソース・ドレイン間抵抗は、正常な"１"読み出し時より高くなる。このため、インバータＩＶ３の出力ノードｏｕｔの電位は、正常な"１"読み出し時と同様に論理閾値電位Ｖｔｈを超え、"１"としてバッファＢＵＦに入力される。

【0140】

メモリセルＭＣの強誘電体キャパシタＦＣの特性が変動した場合の"０"読み出しでは、時刻ｔ４においてノードｉｎｖｏｕｔの電位は、正常な"０"読み出し時よりも下がっている。ノードｉｎｖｏｕｔの電位を受けるインバータＩＶ３において、トランジスタＰ２のソース・ドレイン抵抗は、正常な"０"読み出し時より低くなり、トランジスタＮ１のソース・ドレイン間抵抗は、正常な"０"読み出し時より高くなる。このため、インバータＩＶ３の出力ノードｏｕｔの電位は、論理閾値電位Ｖｔｈ付近まで上昇し、"０"または"１"としてバッファＢＵＦに入力される。この場合、半導体記憶装置は、安定して動作せず、誤動作するおそれがある。

【0141】

例えば、強誘電体キャパシタＦＣの特性は、半導体記憶装置の製造プロセスのばらつきにより変動する。したがって、センスアンプ５０ＢにトランジスタＮ３を設けない場合の読み出しマージンは、製造プロセスのばらつきにより低くなり、半導体記憶装置の歩留まりを下げてしまう。なお、半導体記憶装置の製造プロセスのばらつきは、処理温度、処理圧力等の製造条件の変動により発生するため、ばらつき自体を抑えることは困難である。

【0142】

これに対して、センスアンプ５０ＢにトランジスタＮ３を設ける場合の"０"読み出し時の出力ノードｏｕｔの電位は、図１５（ｌ）に示すように、高抵抗として機能するトランジスタＮ３によりほぼ接地電位ＶＳＳに近くに維持される。このため、"０"読み出し時において、強誘電体キャパシタの特性が変動した場合の読み出しマージンを、強誘電体キャパシタの特性が正常な場合の読み出しマージンと同等以上にすることができる。この結果、図１６に示す"０"読み出し時の誤動作を抑止することができ、製造プロセスが変動した場合にも、強誘電体キャパシタＦＣの特性に起因する半導体記憶装置１００Ｂの歩留まりの低下を抑制することができる。

【0143】

以上、この実施形態では、相補のビット線ＢＬｏ、ＢＬｅの一方に接続されるメモリセルＭＣに保持されたデータを、相補のビット線ＢＬｏ、ＢＬｅの他方に接続される"０"を記憶したリファレンスメモリセルＲＭＣを利用して読み出すことができる。この際、メモリセルＭＣから読み出されたデータを出力するインバータＩＶ３の出力ノードｏｕｔを高抵抗として機能するトランジスタＮ３を介して接地線ＶＳＳに接続することができる。

【0144】

このため、半導体記憶装置１００Ｂの製造プロセスの変動により強誘電体キャパシタＦＣの特性が"０"の読み出しマージンが小さくなる方向に変動した場合にも、歩留まりの低下を抑制することができる。したがって、様々な製造条件で製造された多数の半導体記憶装置１００Ｂの全体での歩留まりを向上することができる。

【0145】

また、メモリセルＭＣとリファレンスメモリセルＲＭＣとを使用したセンスアンプ５０Ｂを使用する場合に、リファレンスメモリセルＲＭＣのサイズをメモリセルＭＣと同じサイズにすることができる。このため、半導体記憶装置１００Ｂの回路規模を、図１７に示す半導体記憶装置２００の回路規模より小さくすることができる。この結果、半導体記憶装置１００Ｂの回路規模の増大を抑えつつ、データの読み出しマージンを向上することができる。換言すれば、半導体記憶装置１００Ｂの回路規模の増大の抑制と、データの読み出しマージンの向上との両方により、歩留まりを向上することができる。

【0146】

さらに、トランジスタＴ１ｏ、Ｔ１ｅ、Ｔ３ｅ、Ｔ３ｏの接続を切り替えることで、センスアンプ５０Ｂは、メモリセルＭＣから読み出される電荷を常に内部ビット線ｉｎｔｂｌに供給することができる。また、センスアンプ５０Ｂは、リファレンスメモリセルＲＭＣから読み出される電荷を常に内部ビット線ｉｎｔｂｌｘに供給することができる。これにより、センスアンプ５０Ｂは、インバータＩＶ１、ＩＶ２の出力を、インバータＩＶ３の入力またはトランジスタＮ３のゲートにそれぞれ接続する切り替え部を設けることなく、メモリセルＭＣから読み出したデータをデータ線Ｉ／Ｏに出力することができる。

【0147】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0148】

１０ 制御回路
２０、２０Ｂ メモリセルアレイ
３０、３０Ｂ ロウデコーダ
４０、４０Ｂ コラムデコーダ
５０、５０Ａ、５０Ｂ センスアンプ
５１ 第１センスアンプ
５２ 第２センスアンプ
１００、１００Ａ、１００Ｂ 半導体記憶装置
２００ 半導体記憶装置
ＢＬ、ＢＬｅ、ＢＬｏ ビット線
ＢＵＦ バッファ
Ｃ１、Ｃ１ａ、Ｃ１ｂ キャパシタ
Ｃ２、Ｃ２ａ、Ｃ２ｂ キャパシタ
ＣＡＤ コラムアドレス信号
ＣＡＰ１、ＣＡＰ１ａ、ＣＡＰ１ｂ キャパシタ
ＣＡＰ２、ＣＡＰ２ａ、ＣＡＰ２ｂ キャパシタ
ＦＣ 強誘電体キャパシタ
ｉｎｔｂｌ、ｉｎｔｂｌｘ 内部ビット線
ｉｎｖｉｎ、ｉｎｖｉｎａ、ｉｎｖｉｎｂ ノード
ｉｎｖｉｎｘ、ｉｎｖｉｎａｘ、ｉｎｖｉｎｂｘ ノード
ｉｎｖｏｕｔ、ｉｎｖｏｕｔａ、ｉｎｖｏｕｔｂ ノード
ｉｎｖｏｕｔｘ、ｉｎｖｏｕｔａｘ、ｉｎｖｏｕｔｂｘ ノード
Ｉ／Ｏ データ線
ＩＶ１、ＩＶ２、ＩＶ３ インバータ
ＭＣ メモリセル
ｍｉｏ、ｍｉｏｅ、ｍｉｏｏ メモリ入出力線
Ｎ１、Ｎ２、Ｎ３ トランジスタ
Ｐ１、Ｐ２ トランジスタ
ＰＬ プレート線
ＰＬｒ リファレンスプレート線
ＲＡＤ ロウアドレス信号
ＲＭＣ リファレンスメモリセル
Ｔ１ｅ、Ｔ１ｏ、Ｔ３ｅ、Ｔ３ｏ トランジスタ
ＴＴ 転送トランジスタ
ＷＬ、ＷＬｅ、ＷＬｏ ワード線
ＷＬｒｏ、ＷＬｒｅ リファレンスワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】