特開 2024-69066 半導体装置及びテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024069066

(43)【公開日】2024-05-21

(54)【発明の名称】半導体装置及びテスト方法

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240514BHJP

   H01L 21/822 20060101ALI20240514BHJP

   G01R 31/28 20060101ALI20240514BHJP

【ＦＩ】

G05F1/56 310Q

H01L27/04 H

H01L27/04 T

G01R31/28 V

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022179850

(22)【出願日】2022-11-09

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】ワン イーファン

【テーマコード（参考）】

2G132

5F038

5H430

【Ｆターム（参考）】

2G132AA12

2G132AF02

2G132AK07

5F038BH02

5F038BH19

5F038DT04

5F038DT20

5H430BB01

5H430BB05

5H430BB09

5H430BB11

5H430EE06

5H430FF04

5H430FF13

5H430HH03

(57)【要約】

【目的】半導体ＩＣチップ内の配置位置に拘わらず、負帰還増幅回路の発振を抑えることが可能な半導体装置及びテスト方法を提供することを目的とする。
【構成】本発明は、第１及び第２のパッドと、入力電圧と帰還電圧との差分に対応した電流を第１の配線を介して第１のパッドに送出することで容量性の負荷に供給する出力電圧を生成する帰還増幅回路と、第２のパッドで受けた電圧を第１の配線とは非接続の第２の配線を介して受け、第２の配線を介して受けた電圧を分圧した電圧を帰還電圧として生成する帰還抵抗と、が形成されている半導体ＩＣチップを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１及び第２のパッドと、
入力電圧と帰還電圧との差分に対応した電流を第１の配線を介して前記第１のパッドに送出することで容量性の負荷に供給する出力電圧を生成する帰還増幅回路と、
前記第２のパッドで受けた電圧を、前記第１の配線とは非接続の第２の配線を介して受け、前記第２の配線を介して受けた電圧を分圧した電圧を前記帰還電圧として生成する帰還抵抗と、が形成されている半導体ＩＣチップを有することを特徴とする半導体装置。

【請求項2】

前記半導体ＩＣチップを収容するパッケージを含み、
前記パッケージは、
容量性の負荷の一端を外部接続する為の第１の外部端子と
第２の外部端子と、
前記第１のパッドと前記第１の外部端子とを接続する第１のボンディングワイヤと、
前記第２のパッドと前記第２の外部端子とを接続する第２のボンディングワイヤと、
前記第１の外部端子と前記第２の外部端子とを短絡する金属配線と、を含むことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記帰還抵抗は、前記第２の配線に一端が接続されている第１の抵抗、前記第１の抵抗の他端に一端が接続されている第２の抵抗を含み、前記第１の抵抗及び前記第２の抵抗同士の接続点に生じている電圧を前記帰還電圧として生成し、
前記半導体ＩＣチップは、前記第１の抵抗及び前記第２の抵抗に直列に接続されている電圧補償用抵抗を含むことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記電圧補償用抵抗は、
ｄＲ２＝Ｒ２・Ｒｉ２／Ｒ１
ｄＲ２：前記電圧補償用抵抗の抵抗値
Ｒ１：前記第１の抵抗の抵抗値
Ｒ２：前記第２の抵抗の抵抗値
Ｒｉ２：前記第２の配線の配線抵抗
にて表される抵抗値を有する抵抗であることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記半導体ＩＣチップは、前記第１のパッドに一端が接続されており前記第２のパッドに他端が接続されているパッド間抵抗を含むことを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記半導体ＩＣチップを収容するパッケージを含み、
前記パッケージは、
容量性の負荷の一端を外部接続する為の第１の外部端子と
前記第１のパッドと前記第１の外部端子とを接続する第１のボンディングワイヤと、を含むことを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記帰還抵抗は、前記第２の配線に一端が接続されている第１の抵抗、及び前記第１の抵抗の他端に一端が接続されている第２の抵抗を含み、前記第１の抵抗及び前記第２の抵抗同士の接続点に生じている電圧を前記帰還電圧として生成し、
前記第１の抵抗及び前記第２の抵抗各々を、
Ｒ２ｔ＝［１＋（Ｒｉ２＋２・Ｒｐ）／Ｒａ］・Ｒ２ｂ
Ｒ１ｔ＝Ｒａ－Ｒ２ｔ
Ｒａ＝Ｒ１ｂ＋Ｒ２ｂ＝Ｒ１ｔ＋Ｒ２ｔ
Ｒ１ｂ：トリミング前の前記第１の抵抗の抵抗値
Ｒ１ｔ：トリミング後の前記第１の抵抗の抵抗値
Ｒ２ｂ：トリミング前の前記第２の抵抗の抵抗値
Ｒ２ｔ：トリミング後の前記第２の抵抗の抵抗値
Ｒｉ２：前記第２の配線の配線抵抗
Ｒｐ：前記半導体ＩＣチップのテスト時に前記第１のパッドに当接させ るプローブ針の寄生抵抗
にて表される抵抗値になるようにトリミングすることで前記出力電圧を調整することを特徴とする請求項１又は５に記載の半導体装置。

【請求項8】

前記半導体ＩＣチップは、オンオフ制御信号を自身のゲートで受け、前記オンオフ制御信号に応じてオン状態に設定された場合には前記第１のパッド及び前記第２のパッド間を自身のオン抵抗を介して接続する一方、前記オンオフ制御信号に応じてオフ状態に設定された場合には前記第１のパッド及び前記第２のパッド間の電気的接続を遮断するトランジスタを含むことを特徴とする請求項１に記載の半導体装置。

【請求項9】

前記半導体ＩＣチップは、
電源電圧を一端で受けるプルアップ抵抗と、前記プルアップ抵抗の他端が自身の一端に接続されており自身の他端に接地電圧が印加されているヒューズ素子と、を含み、前記プルアップ抵抗の一端に生じた電圧を有する信号を前記オンオフ制御信号として前記トランジスタのゲートに供給する制御回路を有することを特徴とする請求項８に記載の半導体装置。

【請求項10】

前記帰還抵抗は、前記第２の配線に一端が接続されている第１の抵抗、及び前記第１の抵抗の他端に一端が接続されている第２の抵抗を含み、前記第１の抵抗及び前記第２の抵抗同士の接続点に生じている電圧を前記帰還電圧として生成し、
前記半導体ＩＣチップは、
前記第１の抵抗及び前記第２の抵抗に直列に接続されており、自身の抵抗値が抵抗指定データによって指定された抵抗値に設定される可変抵抗と、
夫々が異なる抵抗値を指定する第１～第Ｎ（Ｎは２以上の整数）のデータ片が各アドレスに対応付けして予め記憶されており、１の前記アドレスを受けた場合に前記第１～第Ｎのデータ片のうちから前記１の前記アドレスに対応したデータ片を読み出し、これを前記抵抗指定データとして前記可変抵抗に供給するメモリと、を有することを特徴とする請求項１、５又は８のいずれか１に記載の半導体装置。

【請求項11】

請求項１に記載の半導体ＩＣチップを第１及び第２のプローブ針を有するテスタでテストするテスト方法であって、
前記第１及び第２のプローブ針は、テスト用の容量性の負荷の一端に共通に接続されており、
前記第１のプローブ針の針先端を請求項１に記載の前記半導体ＩＣチップの前記第１のパッドに当接させると共に、前記第２のプローブ針の針先端を請求項１に記載の前記半導体ＩＣチップの前記第２のパッドに当接させた状態でテストを行うことを特徴とするテスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、特に、外部接続されている負荷に電圧を供給する回路が形成されている半導体装置及びテスト方法に関する。

【背景技術】

【0002】

半導体装置として、電圧値一定の電圧を生成しこれを出力電圧として出力する定電圧回路を含むものが製品化されている。

【0003】

また、当該定電圧回路として、基準電圧を自身の非反転入力端で受け、出力電圧を抵抗で分圧した帰還電圧を非反転入力端で受ける差動増幅器と、この差動増幅器の出力に応じた電流を上記抵抗に供給することで出力電圧を生成するトランジスタと、を含むものが提案されている（例えば、特許文献１参照）。この定電圧回路は、基準電圧と自身の出力電圧との差分に対応した電流を出力することで、当該出力電圧の電圧値が基準電圧と等しくなるように動作する負帰還増幅回路であり、発振を防止する位相補償回路が内蔵されている。

【0004】

このような負帰還増幅回路に含まれる位相補償回路は、当該負帰還増幅回路に要求される利得及び出力電流や、接続される負荷の特性等を考慮して、発振を防ぐための位相マージンを確保するように設計されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－１３７２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上記したような負帰還増幅回路を他の回路群と共に１つの半導体ＩＣチップに形成すると、当該負帰還増幅回路を半導体ＩＣチップ内に配置する位置によっては発振してしまう場合があった。

【0007】

よって、発振が生じない位置に負帰還増幅回路を配置する配慮が必要になる。更に、これにより他の回路群を配置する位置の自由度が低くなるので、半導体ＩＣチップ内にデッドスペースが生じる可能性が高くなる。したがって、チップサイズの大型化を招くおそれがあった。

【0008】

そこで、本発明は、半導体ＩＣチップ内の配置位置に拘わらず、負帰還増幅回路の発振を抑えることが可能な半導体装置及びテスト方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る半導体装置は、第１及び第２のパッドと、入力電圧と帰還電圧との差分に対応した電流を第１の配線を介して前記第１のパッドに送出することで容量性の負荷に供給する出力電圧を生成する帰還増幅回路と、前記第２のパッドで受けた電圧を、前記第１の配線とは非接続の第２の配線を介して受け、前記第２の配線を介して受けた電圧を分圧した電圧を前記帰還電圧として生成する帰還抵抗と、が形成されている半導体ＩＣチップを有する。

【0010】

本発明に係るテスト方法は、上記半導体ＩＣチップを第１及び第２のプローブ針を有するテスタでテストするテスト方法であって、前記第１及び第２のプローブ針は、テスト用の容量性の負荷の一端に共通に接続されており、前記第１のプローブ針の針先端を請求項１に記載の前記半導体ＩＣチップの前記第１のパッドに当接させると共に、前記第２のプローブ針の針先端を請求項１に記載の前記半導体ＩＣチップの前記第２のパッドに当接させた状態でテストを行う。

【発明の効果】

【0011】

本発明によれば、負帰還増幅回路の半導体ＩＣチップ内での配置位置に拘わらず当該負帰還増幅回路の発振を抑えることができるので、デッドスペースが生じないように負帰還増幅回路及び他の回路群を半導体ＩＣチップ内に配置することが可能となり、チップサイズの小型化が図れるようになる。

【図面の簡単な説明】

【0012】

【図1】第１の実施例としての半導体装置１００の構成を示す図である。

【図2】従来のレギュレータ回路、半導体ＩＣチップのパッド電極、パッケージの外部端子及び容量性の負荷間を接続する各配線の配線抵抗を抵抗器の記号で表す等価回路図である。

【図3】半導体ＩＣチップ内においてパッド電極の近傍の領域にレギュレータ回路が配置されている場合のレギュレータ回路の周波数特性の一例を示すボーデ線図である。

【図4】レギュレータ回路の半導体ＩＣチップ内での配置位置を概略的に表すレイアウト図である。

【図5】半導体ＩＣチップ内においてパッド電極から離間した領域にレギュレータ回路が配置されている場合のレギュレータ回路の周波数特性の一例を示すボーデ線図である。

【図6】図１に示すレギュレータ回路１０、半導体ＩＣチップ２０、パッケージ３０及び負荷ＣＬ間を接続する各配線の配線抵抗を抵抗器の記号で表す等価回路図である。

【図7】半導体ＩＣチップ２０をテストする際のテストシステムの構成を示す図である。

【図8】第２の実施例としての半導体装置１００Ａの構成を示す図である。

【図9】第３の実施例としての半導体装置１００Ｂの構成を示す図である。

【図10】半導体ＩＣチップ２０Ａをテストする際のテストシステムの構成を示す図である。

【図11】図１０に示すテストシステムにおいて、レギュレータ回路１０、半導体ＩＣチップ２０Ａ、パッケージ３０及び負荷ＣＬｑ間を接続する各配線の配線抵抗を抵抗器の記号で表す等価回路図である。

【図12】第４の実施例としての半導体装置１００Ｃの構成を示す図である。

【図13】半導体ＩＣチップ２０Ｂをテストする際のテストシステムの構成を示す図である。

【図14】第５の実施例としての半導体装置１００Ｄの構成を示す図である。

【図15】メモリＭＥの記憶内容の一例を示す図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施例について図面を参照しつつ詳細に説明する。

【実施例0014】

図１は、本発明に係る第１の実施例としての半導体装置１００の構成を示す図である。

【0015】

図１に示すように、半導体装置１００は、レギュレータ回路１０及びその他の回路群（図示せず）が形成されている半導体ＩＣチップ２０と、当該半導体ＩＣチップ２０を収容するパッケージ３０を含む。

【0016】

レギュレータ回路１０は、所定の基準電圧に対応した電圧値を有する定電圧を生成し、これをパッケージ３０の外部端子Ｔ１（Ｔ２）及びＴｇに外部接続される容量性の負荷ＣＬに供給する。

【0017】

レギュレータ回路１０は、差動増幅器ＯＰ、ＰチャネルＭＯＳ型の出力トランジスタＱ１、帰還抵抗Ｒ１及びＲ２を含む負帰還形増幅回路である。

【0018】

差動増幅器ＯＰは、帰還抵抗Ｒ１及びＲ２で生成された帰還電圧ＦＢを自身の反転入力端で受けると共に、所定の基準電圧Ｖｂｇを自身の非反転入力端で受ける。差動増幅器ＯＰは、当該帰還電圧ＦＢと基準電圧Ｖｂｇとの差分に対応した電流を自身の出力端に供給する。差動増幅器ＯＰは、自身の出力端に生じた電圧を有する出力信号ＧＴを出力トランジスタＱ１のゲートに供給する。尚、差動増幅器ＯＰには、自身の利得及び出力電流や、負荷ＣＬの特性等を考慮して、発振を防ぐための位相マージンを確保するように設計されている位相補償回路（図示せず）が内蔵されている。

【0019】

出力トランジスタＱ１のソースには電源電圧ＶＤＤが印加されており、そのドレインはチップ内配線Ｌ１を介して、半導体ＩＣチップ２０のパッド電極Ｐｄ１に接続されている。

【0020】

帰還抵抗Ｒ１の一端は、チップ内配線Ｌ２を介して半導体ＩＣチップ２０のパッド電極Ｐｄ２に接続されている。帰還抵抗Ｒ１の他端は、帰還抵抗Ｒ２の一端に接続されており、当該帰還抵抗Ｒ２の他端は、半導体ＩＣチップ２０のパッド電極Ｐｄｇ及び他の回路群（図示せず）に接続されている。パッド電極Ｐｄｇ及び帰還抵抗Ｒ２の他端には接地電圧ＶＳＳが印加されている。

【0021】

パッド電極Ｐｄ１は、ボンディングワイヤＷ１を介してパッケージ３０の外部端子Ｔ１に接続されている。パッド電極Ｐｄ２は、ボンディングワイヤＷ２を介してパッケージ３０の外部端子Ｔ２に接続されている。パッド電極Ｐｄｇは、ボンディングワイヤＷｇを介してパッケージ３０の外部端子Ｔｇに接続されている。外部端子Ｔ１及びＴ２は金属配線ＪＰによって短絡されている。

【0022】

かかる構成により、出力トランジスタＱ１は、基準電圧Ｖｂｇと帰還電圧ＦＢとの差分に対応した電流を、チップ内配線Ｌ１、ボンディングワイヤＷ１、金属配線ＪＰ、ボンディングワイヤＷ２及びチップ内配線Ｌ２を介して帰還抵抗Ｒ１の一端に供給する。これにより、パッケージ３０の外部端子Ｔ１（Ｔ２）には、基準電圧Ｖｂｇと帰還電圧ＦＢとの差分に対応した電圧（出力電圧と称する）が生成され、この出力電圧が、当該外部端子Ｔ１（Ｔ２）及びＴｇに接続されている容量性の負荷ＣＬに供給される。この際、生成された出力電圧が帰還抵抗Ｒ１及びＲ２によって分圧された電圧が帰還電圧ＦＢとして差動増幅器ＯＰの反転入力端に供給されることで、当該出力電圧の電圧値が基準電圧Ｖｂｇに対応した一定の電圧値に維持される。

【0023】

ところで、半導体装置１００では、レギュレータ回路１０に含まれる出力トランジスタＱ１のドレインと、帰還抵抗Ｒ１の一端とを直接接続せず、図１に示すように、チップ内配線Ｌ１、パッド電極Ｐｄ１、ボンディングワイヤＷ１、外部端子Ｔ１、金属配線ＪＰ、外部端子Ｔ２、ボンディングワイヤＷ２及びチップ内配線Ｌ２を介して接続している。

【0024】

本発明は、このような配線形態を採用することで、レギュレータ回路１０の半導体ＩＣチップ２０内での配置位置に拘わらず、当該レギュレータ回路１０の発振を抑えることが可能となる。

【0025】

以下に、図１に示す構成を採用することで発振が抑制される理由について説明する。

【0026】

先ず、従来のレギュレータ回路が形成されている半導体装置に容量性の負荷が外部接続されている状態で当該レギュレータ回路に発振が生じるケースについて説明する。

【0027】

図２は、従来のレギュレータ回路、半導体ＩＣチップのパッド電極、パッケージの外部端子及び容量性の負荷間を接続する各配線の配線抵抗を抵抗器の記号で表す等価回路図である。

【0028】

尚、図２に示すように、レギュレータ回路は、図１に示すレギュレータ回路１０と同様に、差動増幅器ＯＰ、出力トランジスタＱ１及び帰還抵抗（Ｒ１、Ｒ２）から構成される。ただし、図２に示す従来のレギュレータ回路では、出力トランジスタＱ１のドレインと帰還抵抗Ｒ１の一端とをチップ内配線で接続し、その接続ノードｎ１に生じた電圧をチップ内配線Ｌ１、半導体ＩＣチップのパッド電極Ｐｄ１、ボンディングワイヤＷ１を介して、パッケージの外部端子Ｔ１に接続されている容量性の負荷ＣＬに供給している。

【0029】

この際、チップ内配線Ｌ１は配線抵抗Ｒｉ１を有し、ボンディングワイヤＷ１は配線抵抗Ｒｗ１を有するものとする。尚、ボンディングワイヤＷ１の配線抵抗Ｒｗ１は０．１オーム程度の低抵抗であるので、実質的に負荷ＣＬには、レギュレータ回路及びパッド電極Ｐｄ１間を接続するチップ内配線Ｌ１の配線抵抗Ｒｉ１が直列に接続された形態となる。

【0030】

図３は、半導体ＩＣチップ２０内の図４の破線にて囲まれた領域、つまりパッド電極Ｐｄ１の近傍の領域にレギュレータ回路１０が配置されている場合のレギュレータ回路の周波数特性の一例を示すボーデ線図である。

【0031】

尚、図３において、一点鎖線は差動増幅器ＯＰに含まれる位相補償回路によって位相補償が行われている場合での特性を表し、実線は位相補償が行われていない場合の特性を表している。

【0032】

図３の実線に示すように、位相補償が行われていない場合、レギュレータ回路のゲインは周波数Ｐ１（以降、ポール周波数Ｐ１と称する）以下の場合には一定のゲインＧｄｃが得られ、ポール周波数Ｐ１を極点として周波数が高くなるにつれ、２０［ｄＢ／ｄｅｃ］の傾斜で低下する。更に、ポール周波数Ｐ１よりも高い周波数Ｐ２（以降、ポール周波数Ｐ２と称する）を極点として周波数が高くなるにつれ、４０［ｄＢ／ｄｅｃ］の傾斜でゲイン低下が生じる。

【0033】

また、図３の実線に示すように、その位相は、ポール周波数Ｐ１の１／１０の周波数Ｐ１ｂを極点として周波数が高くなるにつれて遅れ、ポール周波数Ｐ１の１０倍の周波数で９０°の遅れ一定となる。そして、ポール周波数Ｐ２の１／１０の周波数を極点として引き続き周波数が高くなるにつれてその位相が遅れて行く。

【0034】

一方、図３の一点鎖線に示すように、位相補償が行われている場合、レギュレータ回路のゲインはポール周波数Ｐ１よりも低い所定の第１の周波数を極点として、その周波数が高くなるにつれ２０［ｄＢ／ｄｅｃ］の傾斜で低下する。

【0035】

また、図３の一点鎖線に示すように、その位相は、上記した周波数Ｐ１ｂよりも低い所定の第２の周波数を極点として周波数が高くなるにつれて遅れ、ポール周波数Ｐ１で９０°の遅れ一定となる。そして、ポール周波数Ｐ２の１／１０の周波数を極点として引き続き周波数が高くなるにつれてその位相が遅れて行く。

【0036】

ところで、差動増幅器ＯＰは、帰還電圧ＦＢに生じる位相遅れが３６０°且つゲインが１以上の場合に発振する。この際、帰還抵抗での位相遅れ分が１８０°であるため、発振を抑えるためには出力の位相遅れを、１８０°未満のできるだけ小さくする必要がある。

【0037】

位相補償が行われることで、図３の一点鎖線の特性に示されるように、所望のゲインＧｒが得られる周波数が低くなるものの、このゲインＧｒが得られる周波数での位相遅れを、図３の実線にて示す位相補償を行わなかった場合での位相遅れよりも位相差ＭＧの分だけ小さくすることができるので、発振を抑制することが可能となる。

【0038】

しかしながら、図４の実線にて囲まれた領域、つまりパッド電極Ｐｄ１から離間した領域にレギュレータ回路が配置される場合には、位相補償回路による位相補償が行われていてもレギュレータ回路が発振する場合があった。

【0039】

その原因は、レギュレータ回路とパッド電極Ｐｄ１とを接続するチップ内配線Ｌ１の配線長が長くなると配線抵抗Ｒｉ１が大きくなり、直列に接続されている配線抵抗Ｒｉ１及び負荷ＣＬからなるＣＲ発振回路により、伝達関数がゼロになる、いわゆる「ゼロ」が現れることである。

【0040】

図５は、「ゼロ」が表れた場合におけるレギュレータ回路の周波数特性の一例を示すボーデ線図である。尚、図５において、実線は配線抵抗Ｒｉ１が低い場合、一点破線は配線抵抗Ｒｉ１が高い場合での従来のレギュレータ回路の周波数特性を示している。

【0041】

「ゼロ」が現れることで、図５に示すように、ゼロ周波数（Ｚ：配線抵抗Ｒｉ１が低い場合、Ｚｃ：配線抵抗Ｒｉ１が高い場合）でゲインの低下が止まり、当該ゼロ周波数から第２のポール周波数Ｐ２までの間に亘りゲインが一定となる。これにより、図５に示すように、一定となっていた位相が、ゼロ周波数（Ｚ又はＺｃ）を含む前後の周波数帯域内で周波数が高くになるにつれて進む位相進み状態に移行し、その周波数が次のポール周波数に近づくと、周波数が高くなるにつれて遅れる位相遅れ状態に移行する。

【0042】

この際、図５に示すように、所望のゲインＧｒが得られる周波数は、配線抵抗が小さい場合での周波数ｆ１よりも配線抵抗が大きい場合での周波数ｆ２が高くなり、当該周波数ｆ１での位相ａ１は、周波数ｆ２での位相ａ２よりも位相遅れが大きい。

【0043】

つまり、レギュレータ回路とパッド電極との間を接続するチップ内配線の配線抵抗が大きい場合には小さい場合に比べて、帰還電圧の位相遅れが大となり、発振に対するマージンが図５に示す位相差ＭＧの分だけ小さくなる。

【0044】

上記したことから、本願発明者は、容量性の負荷が接続されるパッド電極とレギュレータ回路とを接続する半導体ＩＣチップ内の配線の配線長が長くなると、その配線抵抗が大となり、等価的に、当該配線抵抗が負荷に直列に接続されたＲＣ発振回路が形成され、当該ＲＣ発振回路によりレギュレータ回路が図５に示すゼロの状態になることを発見した。更に、本願発明者は、図５に示すようなゼロの状態では、パッド電極とレギュレータ回路とを接続するチップ内配線が長くなるほど、レギュレータ回路における帰還電圧の位相遅れが大きくなり、発振が生じ易くなることを発見した。

【0045】

そこで、図１に示す実施例では、レギュレータ回路１０の出力トランジスタＱ１のドレインと帰還抵抗Ｒ１の一端とを半導体ＩＣチップ２０内のチップ内配線では接続せずに、両者をチップ内配線（Ｌ１、Ｌ２）及びパッド電極（Ｐｄ１、Ｐｄ２）を介して、半導体ＩＣチップ２０の外部の配線（Ｗ１、Ｗ２、ＪＰ）によって接続している。

【0046】

図６は、図１に示すレギュレータ回路１０、半導体ＩＣチップ２０のパッド電極Ｐｄ１及びＰｄ２、パッケージ３０の外部端子Ｔ１、Ｔｇ、及び負荷ＣＬ間を接続する各配線の配線抵抗を抵抗器の記号で表す等価回路図である。

【0047】

図６に示すように、図１に示す半導体装置１００では、負荷ＣＬ及びレギュレータ回路１０間を接続する配線には、チップ内配線Ｌ１及びＬ２夫々の配線抵抗である抵抗Ｒｉ１及びＲｉ２、ボンディングワイヤＷ１及びＷ２夫々の配線抵抗である抵抗Ｒｗ１及びＲｗ２が介在する。

【0048】

しかしながら、図１に示す半導体装置１００では、ボンディングワイヤＷ１及びＷ２各々の一端を金属配線ＪＰで接続（短絡）し、その接続点を負荷ＣＬの一端と接続することで、負荷ＣＬに直列に接続される抵抗成分を排除している。

【0049】

これにより、チップ内配線Ｌ１及びＬ２による配線抵抗Ｒｉ１及びＲｉ２の大きさに拘わらず、レギュレータ回路１０の負帰還経路中にＲＣ発振回路が形成されなくなる。よって、レギュレータ回路１０には、図５に示すようなゼロの状態が現れなくなり、当該ゼロに伴うレギュレータ回路１０の発振を抑制することが可能となる。

【0050】

したがって、本発明によれば、半導体ＩＣチップ２０内のいずれの位置にレギュレータ回路１０を配置してもレギュレータ回路１０の発振を抑えることができるので、他の回路群を半導体ＩＣチップ２０内に配置する位置の自由度が高くなる。これにより、半導体ＩＣチップ２０内にデッドスペースが生じる可能性が低くなり、チップサイズの小型化及び低コスト化を図ることが可能となる。

【0051】

尚、図１は製品出荷時における半導体装置１００の形態を示しているが、製品出荷前の半導体ＩＣチップ２０単独のテストでも、図１に示す半導体ＩＣチップ２０の構成によれば、レギュレータ回路１０の発振を抑えた状態でテストを行うことが可能となる。

【0052】

図７は、半導体ＩＣチップ２０を単独テストする際のテストシステムの構成を示す図である。

【0053】

図７に示すように、半導体ＩＣチップ２０に形成されているレギュレータ回路１０のテストを行う場合、負荷ＣＬと同一特性を有する容量性の負荷ＣＬｑを用意する。

【0054】

次に、半導体ＩＣチップ２０のテストを行うテスタＴＳＴの２つのプローブ針ＰＢ１及びＰＢ２の電極を互いに接続し、その接続点をテスト用の負荷ＣＬｑの一端に接続する。そして、プローブ針ＰＢ１の針先端を半導体ＩＣチップ２０のパッド電極Ｐｄ１に当接させると共に、プローブ針ＰＢ２の針先端をパッド電極Ｐｄ２に当接させてテストを開始する。

【0055】

ここで、プローブ針ＰＢ１及びＰＢ２における抵抗成分（寄生抵抗）は、チップ内配線の抵抗よりも高い。しかしながら、図７に示すように、テスト用の負荷ＣＬｑに直列に接続される抵抗成分は存在しないので、レギュレータ回路１０の負帰還経路中にＲＣ発振回路が介在しなくなり、レギュレータ回路１０が上記したゼロの状態にはならない。

【0056】

よって、図１に示される半導体ＩＣチップ２０によれば、レギュレータ回路１０に対して発振を抑えた状態でテストを行うことが可能となる。

【実施例0057】

図８は、本発明に係る第２の実施例としての半導体装置１００Ａの構成を示す図である。

【0058】

尚、図８に示す構成では、レギュレータ回路１０に代えてレギュレータ回路１０Ａを採用した点を除く他の構成は図１に示されるものと同一である。

【0059】

図８に示すレギュレータ回路１０Ａでは、帰還抵抗Ｒ１及び接地電圧ＶＳＳ間に直列に電圧補償用の抵抗ｄＲ２を設けた点を除く他の構成は、図１に示すレギュレータ回路１０と同一である。

【0060】

抵抗ｄＲ２は、レギュレータ回路１０Ａの配置位置によって生じる出力電圧の誤差分を消去するという役目を担う抵抗である。

【0061】

すなわち、レギュレータ回路１０Ａとパッド電極Ｐｄ１及びＰｄ２の各々とを接続するチップ内配線Ｌ１及びＬ２の配線長は、半導体ＩＣチップ２０内に配置する位置によって異なる。つまり、チップ内配線Ｌ１及びＬ２の配線長が半導体ＩＣチップ２０内のレギュレータ回路１０Ａの配置位置によって異なり、その配線長に伴う配線抵抗（Ｒｉ１、Ｒｉ２）の抵抗値もレギュレータ回路１０Ａの配置位置によって異なる。これにより、レギュレータ回路１０Ａから出力される出力電圧には誤差が生じる。

【0062】

そこで、レギュレータ回路１０Ａでは、その誤差分を、帰還抵抗Ｒ１及びＲ２に直列に接続した抵抗ｄＲ２で消去するのである。

【0063】

尚、抵抗ｄＲ２の抵抗値は、以下のように決定する。

【0064】

先ず、配線抵抗Ｒｉ１及びＲｉ２各々の抵抗値をゼロとしたレギュレータ回路１０Ａの理想的な出力電圧Ｖｏは、
Ｖｏ＝Ｉ・（Ｒ１＋Ｒ２）／Ｒ２
Ｉ：出力電流
となる。

【0065】

一方、配線抵抗Ｒｉ１及びＲｉ２を考慮したレギュレータ回路１０Ａの実際の出力電圧ＶｏＡは、
ＶｏＡ＝Ｉ・（Ｒ１＋Ｒ２＋ｄＲ２＋Ｒｉ２）／（Ｒ２＋ｄＲ２）
となる。

【0066】

ここで、理想的な出力電圧Ｖｏと、実際の出力電圧ＶｏＡとの間の誤差をなくすために、
Ｖｏ＝ＶｏＡ
とすると、
ｄＲ２＝Ｒ２・Ｒｉ２／Ｒ１
と表される。

【0067】

よって、上記のように表される抵抗値を有する抵抗ｄＲ２を設けることで、配線抵抗Ｒｉ１及びＲｉ２によるレギュレータ回路１０の出力電圧の誤差を低減させる。