▶ マクロニクス インターナショナル カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024006911
(43)【公開日】2024-01-17
(54)【発明の名称】メモリ構造
(51)【国際特許分類】
H10B 99/00 20230101AFI20240110BHJP
H10B 12/00 20230101ALI20240110BHJP
H10B 63/00 20230101ALI20240110BHJP
【ＦＩ】
H10B99/00 451
H10B12/00 801
H10B63/00
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023001700
(22)【出願日】2023-01-10
(31)【優先権主張番号】63/358,214
(32)【優先日】2022-07-04
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/047,662
(32)【優先日】2022-10-19
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500454518
【氏名又は名称】マクロニクス インターナショナル カンパニー リミテッド
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ウェイ－チェン チェン
(72)【発明者】
【氏名】ハン－ティン ルエ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD01
5F083AD03
5F083AD06
5F083AD69
5F083AD70
5F083FZ10
5F083GA01
5F083GA09
5F083GA10
5F083GA11
5F083JA02
5F083KA01
5F083KA05
5F083LA12
5F083LA16
(57)【要約】 （修正有）
【課題】サイリスタ動作機構に基づき、拡張可能性が高く、動作速度が速いメモリ構造を提供する。
【解決手段】基板２００と、第１ゲート構造２１２と、第２ゲート構造２１４と、第３ゲート構造２１６と、互いから分離しており、第１方向Ｘに沿って第１ゲート構造～第３ゲート構造を通過するチャネル本体２２０と、を備えるメモリ構造２０であって、第１ゲート構造～第３ゲート構造は、基板上に配置され、第１方向に沿って互いから分離しており、第２方向Ｙ及び第３方向Ｚに沿ってそれぞれ延在する。第１ゲート構造は、それぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している第１島構造２１２１、第２島構造２１２２及び第３島構造２１２３を含む。第３ゲート構造は、それぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している第４島構造２１６１、第５島構造２１６２及び第６島構造２１６３を含む。
【選択図】図１９
【解決手段】基板２００と、第１ゲート構造２１２と、第２ゲート構造２１４と、第３ゲート構造２１６と、互いから分離しており、第１方向Ｘに沿って第１ゲート構造～第３ゲート構造を通過するチャネル本体２２０と、を備えるメモリ構造２０であって、第１ゲート構造～第３ゲート構造は、基板上に配置され、第１方向に沿って互いから分離しており、第２方向Ｙ及び第３方向Ｚに沿ってそれぞれ延在する。第１ゲート構造は、それぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している第１島構造２１２１、第２島構造２１２２及び第３島構造２１２３を含む。第３ゲート構造は、それぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している第４島構造２１６１、第５島構造２１６２及び第６島構造２１６３を含む。
【選択図】図１９
【特許請求の範囲】
【請求項1】
上面を有する基板と、
前記基板上に配置され、第１方向に沿って互いから分離しており、第２方向及び第３方向に沿ってそれぞれ延在する第１ゲート構造と、第２ゲート構造と、第３ゲート構造と、
互いにから分離しており、前記第１方向に沿って、互いから分離しており、前記第１ゲート構造、前記第２ゲート構造及び前記第３ゲート構造を通過する複数のチャネル本体と
を備え、
前記第１方向、前記第２方向及び前記第３方向は互いに交差し、前記上面は前記第１方向及び前記第２方向に平行であり、前記上面の法線方向は前記第３方向に平行であり、
前記第２ゲート構造は前記第１ゲート構造と前記第３ゲート構造との間に配置され、前記第１ゲート構造は第１島構造と、第２島構造と、第３島構造とを含み、前記第３ゲート構造は第４島構造と、第５島構造と、第６島構造とを含み、前記第１島構造、前記第２島構造及び前記第３島構造はそれぞれ前記第３方向に沿って延在し、前記第２方向に沿って互いから分離しており、前記第４島構造、前記第５島構造及び前記第６島構造はそれぞれ前記第３方向に沿って延在し、前記第２方向に沿って互いから分離している、
メモリ構造。
前記基板上に配置され、第１方向に沿って互いから分離しており、第２方向及び第３方向に沿ってそれぞれ延在する第１ゲート構造と、第２ゲート構造と、第３ゲート構造と、
互いにから分離しており、前記第１方向に沿って、互いから分離しており、前記第１ゲート構造、前記第２ゲート構造及び前記第３ゲート構造を通過する複数のチャネル本体と
を備え、
前記第１方向、前記第２方向及び前記第３方向は互いに交差し、前記上面は前記第１方向及び前記第２方向に平行であり、前記上面の法線方向は前記第３方向に平行であり、
前記第２ゲート構造は前記第１ゲート構造と前記第３ゲート構造との間に配置され、前記第１ゲート構造は第１島構造と、第２島構造と、第３島構造とを含み、前記第３ゲート構造は第４島構造と、第５島構造と、第６島構造とを含み、前記第１島構造、前記第２島構造及び前記第３島構造はそれぞれ前記第３方向に沿って延在し、前記第２方向に沿って互いから分離しており、前記第４島構造、前記第５島構造及び前記第６島構造はそれぞれ前記第３方向に沿って延在し、前記第２方向に沿って互いから分離している、
メモリ構造。
【請求項2】
前記第１ゲート構造と前記複数のチャネル本体との間、前記第２ゲート構造と前記複数のチャネル本体との間、及び前記第３ゲート構造と前記複数のチャネル本体との間に配置される複数の絶縁膜と、
前記基板及び前記複数のチャネル本体に電気的に接続される第１サイドプラグと
をさらに備える、請求項１に記載のメモリ構造。
前記基板及び前記複数のチャネル本体に電気的に接続される第１サイドプラグと
をさらに備える、請求項１に記載のメモリ構造。
【請求項3】
前記複数のチャネル本体の各々は、第１端部及び第２端部を有し、前記第１端部は、前記第１ゲート構造に隣接しており、前記第２端部は、前記第３ゲート構造に隣接しており、前記第２端部は、前記第１端部の反対にある、請求項２に記載のメモリ構造。
【請求項4】
前記第３方向に沿って積層され、前記第３方向に沿って互いから分離している複数の第１サイドパッドであって、前記複数の第１サイドパッドの各々は、前記複数のチャネル本体のうちの対応する１つの前記第１端部に接続されている、複数の第１サイドパッドと、
前記第３方向に沿って積層され、前記第３方向に沿って互いから分離している複数の第２サイドパッドであって、前記複数の第２サイドパッドの各々は、前記複数のチャネル本体のうちの対応する１つの前記第２端部に接続されている、複数の第２サイドパッドと
をさらに備える、請求項３に記載のメモリ構造。
前記第３方向に沿って積層され、前記第３方向に沿って互いから分離している複数の第２サイドパッドであって、前記複数の第２サイドパッドの各々は、前記複数のチャネル本体のうちの対応する１つの前記第２端部に接続されている、複数の第２サイドパッドと
をさらに備える、請求項３に記載のメモリ構造。
【請求項5】
複数の第２サイドプラグをさらに備え、前記複数の第２サイドプラグは、前記第２方向に沿って互いから分離しており、それぞれ、前記複数の第２サイドパッド上の複数のランディング領域と電気的に接触するように前記第３方向に沿って延在する、請求項４に記載のメモリ構造。
【請求項6】
前記第３方向における前記複数の第２サイドプラグの高さは、前記第２方向に沿って増加し、前記複数のランディング領域は、段差構造を形成している、請求項５に記載のメモリ構造。
【請求項7】
前記複数の第２サイドプラグは、それぞれ、ビット線に接続される、請求項５に記載のメモリ構造。
【請求項8】
前記第１サイドプラグは、前記複数の第１サイドパッドと電気接触している、請求項４に記載のメモリ構造。
【請求項9】
前記複数の第１サイドパッドは、第１導電型を有し、前記複数の第２サイドパッドは、第２導電型を有する、請求項４に記載のメモリ構造。
【請求項10】
前記複数のチャネル本体の材料は、単結晶シリコンを含む、請求項１から９のいずれか一項に記載のメモリ構造。
【請求項11】
前記第１島構造、前記第２島構造又は前記第３島構造の前記第３方向における高さは、前記第２ゲート構造の前記第３方向における高さに等しく、前記第１島構造、前記第２島構造又は前記第３島構造の前記第２方向における幅は、前記第２ゲート構造の前記第２方向における幅より小さい、請求項１から９のいずれか一項に記載のメモリ構造。
【請求項12】
前記第４島構造、前記第５島構造又は前記第６島構造の前記第３方向における高さは、前記第２ゲート構造の前記第３方向における高さに等しく、前記第４島構造、前記第５島構造又は前記第６島構造の前記第２方向における幅は、前記第２ゲート構造の前記第２方向における幅より小さい、請求項１１に記載のメモリ構造。
【請求項13】
前記第１島構造、前記第２島構造又は前記第３島構造の前記第２方向における幅は、前記第４島構造、前記第５島構造又は前記第６島構造の前記第２方向における幅に等しい、請求項１２に記載のメモリ構造。
【請求項14】
前記複数の絶縁膜の材料は、高誘電率材料を含む、請求項２に記載のメモリ構造。
【請求項15】
前記第１ゲート構造、前記第２ゲート構造及び前記第３ゲート構造はワード線として機能する、請求項１から９のいずれか一項に記載のメモリ構造。
【請求項16】
前記第１ゲート構造、前記第２ゲート構造及び前記第３ゲート構造と、前記複数のチャネル本体との交差の各々はトランジスタを形成する、請求項１から９のいずれか一項に記載のメモリ構造。
【請求項17】
前記複数のチャネル本体における同じチャネル本体によって接続された３つのトランジスタは共にメモリセルユニットを形成する、請求項１６に記載のメモリ構造。
【請求項18】
同じレベルにある複数のメモリセルユニットは、同じビット線に電気的に接続される、請求項１７に記載のメモリ構造。
【請求項19】
前記第１島構造、前記第２島構造及び前記第３島構造は独立して制御される、請求項１から９のいずれか一項に記載のメモリ構造。
【請求項20】
前記メモリ構造の動作機構はサイリスタに基づく、請求項１から９のいずれか一項に記載のメモリ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、半導体構造に関し、より具体的には、メモリ構造に関する。
【背景技術】
【0002】
従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）において、各ビットのデータが処理のために１つのトランジスタ（１Ｔ）及び１つのキャパシタ（１Ｃ）を必要とする、すなわち、１Ｔ１Ｃ ＤＲＡＭである。しかしながら、市場の需要を満たすためには、メモリ構造のサイズをさらに小さくする必要がある。また、１Ｔ１Ｃ ＤＲＡＭは、リーク電流、複雑なプロセス、コストの増加など、より多くの課題を抱えている。
【0003】
したがって、従来のＤＲＡＭの構造をさらに改善し、メモリ構造の性能を維持しつつ、メモリ構造のサイズを減少することが依然として必要である。
【発明の概要】
【0004】
本発明は、サイリスタ動作機構に基づいたメモリ構造に関するものであり、拡張可能性が高く、動作速度が速いという利点を有する。
【0005】
本発明の一実施形態によれば、メモリ構造が提供される。メモリ構造は、基板と、第１ゲート構造と、第２ゲート構造と、第３ゲート構造と、複数のチャネル本体とを備える。基板は上面を有する。第１ゲート構造、第２ゲート構造、及び第３ゲート構造は、基板上に配置されており、第１方向に沿って互いから分離しており、第２方向及び第３方向に沿ってそれぞれ延在し、第２ゲート構造は、第１ゲート構造と第３ゲート構造との間に配置されており、第１方向、第２方向、及び第３方向は、互いに交差している。第１方向と、第２方向と、第３方向とは互いに交差する。第２ゲート構造は、第１ゲート構造と第３ゲート構造との間に配置される。第１ゲートは、第１島構造と、第２島構造と、第３島構造とを含む。第３ゲート構造は、第４島構造と、第５島構造と、第６島構造とを含む。第１島構造、第２島構造及び第３島構造はそれぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している。第４島構造、第５島構造、及び第６島構造はそれぞれ、第３方向に沿って延在し、第２方向に沿って互いから分離している。チャネル本体は、互いから分離しており、第１方向に沿って、第１ゲート構造、第２ゲート構造、及び第３ゲート構造を通過する。
【0006】
本発明の上記及び他の態様は、好ましいが非限定的な実施形態の以下の詳細な説明に関連して、より十分に理解されるであろう。下記説明は、添付図面を参照して行われる。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態によるメモリ構造の概略的立体図を示す。
【0008】
【0009】
【図19】本発明の別の実施形態によるメモリ構造の概略的立体図である。
【0010】
【図20】本発明の別の実施形態によるメモリ構造の等価回路図を示す。
【0011】
【図21】サイリスタ動作機構に基づいて、メモリ構造を「ＰＧＭ」状態及び「ＥＲＳ」状態で動作させる場合のバンド図を示す図である。
【0012】
【図22】サイリスタ動作機構に基づいて、メモリ構造を動作させた実験結果を示す図である。
【図23】サイリスタ動作機構に基づいて、メモリ構造を動作させた実験結果を示す図である。
【図24】サイリスタ動作機構に基づいて、メモリ構造を動作させた実験結果を示す図である。
【発明を実施するための形態】
【0013】
以下は、図面と共に、本開示によって提供されるメモリ構造を詳細に説明する関連実施形態である。しかしながら、本開示はこれに限定されるものではない。詳細な構造、製造方法のステップ、及び材料の用途などのような実施形態の説明は、例示のみを目的としており、本開示の保護の範囲は、言及される実装態様に限定されるものではない。
【0014】
同時に、本開示が全ての実施可能形態を示すものではないことに留意されたい。当業者は、本開示の精神及び範囲から逸脱することなく、実際の応用のニーズを満たすために、実施形態の構造及び製造方法に変更及び修正を行うことができる。したがって、本開示で提案されていない他の実装態様も適用可能であり得る。さらに、図面は、実施形態の内容を明確に説明する目的で単純化されており、図面中の寸法及び比は、実際の成果物の縮尺によって描かれたものではない。したがって、説明及び図面は、本開示の保護範囲を限定するためではなく、実施形態を説明するためにのみ使用される。同一又は同様の参照符号は、同一又は同様の要素を表すために使用されている。
【0015】
サイズ小型化の要求を満たすため、業界ではキャパシタレスＤＲＡＭの様々な代替形態が研究されている。例えば、シングルトランジスタＤＲＡＭ（１Ｔ ＤＲＡＭ）は提案されている。従来の１Ｔ ＤＲＡＭは、ＳＯＩ基板の一部に製造された単一のＭＯＳＦＥＴで構成され、フローティングボディ効果を利用して、インパクトイオン化により過剰な正孔を生成して中性体にそれらを蓄積し、この状態をロジック「１」と定義している。一方、正孔が中性体から掃き出されるように順バイアスされているときは、ロジック「０」の状態にあることになる。その後、一般的な１Ｔ ＤＲＡＭのようにインパクトイオン化を誘発する大きなバイアスを印加する必要なく、ＰＮＰＮサイリスタのバイアスタビリティを利用したサイリスタＲＡＭ（ＴＲＡＭと略す）が提案されている。
【0016】
本発明で提供されたメモリ構造は、改善されたＴＲＡＭ動作のための、１Ｔ ＤＲＡＭ動作から派生したアーキテクチャである。一般的な１Ｔ ＤＲＡＭと比較して、本発明による半導体構造及び動作機構は、ロジック「１」状態とロジック「０」状態の間の電流の感知マージンを大きくとることができる（例えば、６０μＡ）。ウィンドウを減らすことなく、パルス幅を短くすることができる（例えば、５０ｎｓ）。室温での保持時間を増加することができ（例えば、最大３秒）、読み取り妨害無しの時間を増加することができる（例えば、最大２秒）。これらの特性により、本発明のメモリ構造及びメモリ構造を動作させる機構は、高い拡張可能性と速い動作速度とを有する有望なＤＲＡＭ候補となる。
【0017】
【0018】
【0019】
図１を参照すると、メモリ構造１０は、基板１００、第１ゲート構造１１２、第２ゲート構造１１４、第３ゲート構造１１６、複数のチャネル本体１２０、複数の絶縁膜１２２、第１プラグ１３２、第２プラグ１３４、第３プラグ１３６、及び第１サイドプラグ１４０を含む。基板１００は、上面１００ａを有し、上面１００ａは、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に平行であり、上面１００ａの法線方向は、第１方向（例えば、Ｚ方向）に平行である。基板１００の上面１００ａに隣接した領域１００Ｄには、ドーパントがドープされていてもよい。一実施形態において、基板１００の上面１００ａに隣接した領域１００Ｄは、第１導電型、例えば、高濃度のＮ型ドープ（Ｎ＋）を有する。基板１００の領域１００Ｄは、共通のソース線として機能し得る。
【0020】
第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６は、基板１００上に配置されており、第１方向（例えば、Ｚ方向）に沿って連続して積層され互いから分離しており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿ってそれぞれ延在し、第２ゲート構造１１４は、第１ゲート構造１１２と第３ゲート構造１１６との間に配置されており、第１方向、第２方向、及び第３方向は、互いに交差しており、例えば、互いに直交しており、すなわち、Ｚ方向、Ｙ方向、及びＸ方向は、互いに直交していてもよい。図面をより簡潔にするために、図１において、いくつかの絶縁材料は省略されている。例えば、基板１００、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６の間の絶縁材料は省略されている。いくつかの実施形態において、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６は、それぞれワード線として機能し得る。
【0021】
チャネル本体１２０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿って互いから分離しており、第１方向（例えば、Ｚ方向）に沿って第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６を通過し、基板１００まで延在する。例えば、チャネル本体１２０は、縦型チャネル構造を形成するように基板１００と電気接触している。チャネル本体１２０とゲート構造（すなわち、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６）の各々との間の交差点の各々において、トランジスタが形成されている。チャネル本体１２０の各々は、基板１００の上面１００ａと電気的に接触している第１端部１２０Ａと、上面１００ａからより遠く離れている第２端部１２０Ｂとを有し、第２端部１２０Ｂは、第１端部１２０Ａの反対にある。チャネル本体１２０の第２端部１２０Ｂに隣接した領域１２０Ｄには、ドーパントがドープされていてもよい。
【0022】
本実施形態において、例えば、サイリスタは動作機構に使用され、第２端部１２０Ｂに隣接するチャネル本体１２０の領域１２０Ｄは、高濃度のＰ型ドーピング（Ｐ＋）などの第２導電型を有している。
領域１００Ｄをソースとして機能させることができ、領域１２０Ｄをドレインとして機能させることができるが、本発明はこれに限定されるものではない。
領域１００Ｄをソースとして機能させることができ、領域１２０Ｄをドレインとして機能させることができるが、本発明はこれに限定されるものではない。
【0023】
絶縁膜１２２は、第１ゲート構造１１２とチャネル本体１２０との間、第２ゲート構造１１４とチャネル本体１２０との間、及び第３ゲート構造１１６とチャネル本体１２０との間に配置されている。すなわち、絶縁膜１２２は、第１方向（例えば、Ｚ方向）に沿って延在し、チャネル本体１２０の側面を囲んで第１ゲート構造１１２をチャネル本体１２０から分離させ、第２ゲート構造１１４をチャネル本体１２０から分離させ、第３ゲート構造１１６をチャネル本体１２０から分離させる。
【0024】
第１ゲート構造１１２、第２ゲート構造１１４及び第３ゲート構造１１６は絶縁膜１２２の各々及びチャネル本体１２０の各々を囲み、これはゲートオールアラウンド（ＧＡＡ：ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造とも呼ばれている。さらに、チャネル本体１２０の各々は、３つのゲート（すなわち、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６）によって制御され得る。
【0025】
第１サイドプラグ１４０は、第１方向（例えば、Ｚ方向）及び第３方向（例えば、Ｘ方向）に沿って延在し、基板１００と電気接触している。例えば、第１サイドプラグ１４０は、基板１００及びチャネル本体１２０に電気的に接続されている。
【0026】
基板１００は、メモリアレイエリアＭＡ及び階段エリアＳＡに対応する。チャネル本体１２０は、メモリアレイエリアＭＡ内に配置されている。階段エリアＳＡは、メモリアレイエリアＭＡに隣接している。第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６は、階段エリアＳＡ内で段差構造を形成し、第１ランディング領域ＬＲ１、第２ランディング領域ＬＲ２、及び第３ランディング領域ＬＲ３をそれぞれ露出させる。第１プラグ１３２、第２プラグ１３４、及び第３プラグ１３６は、それぞれ、第１ランディング領域ＬＲ１、第２ランディング領域ＬＲ２、及び第３ランディング領域ＬＲ３上に配置されており、それぞれ、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６と電気的に接触するように、第１方向（例えば、Ｚ方向）に沿って延在する。
【0027】
いくつかの実施形態において、基板１００は、バルクシリコン基板のような半導体基板を含み得る。本実施形態において、チャネル本体１２０は、エピタキシャル成長プロセスによって形成されていてよく、チャネル本体１２０の材料は、単結晶シリコンを含み得る。メモリデバイス１０の動作（例えば、プログラミング又は消去）中、チャネル本体１２０は、キャリア（例えば、電子又は正孔）を蓄積するために使用され得る。絶縁膜１２２がキャリア（例えば、電子又は正孔）を蓄積する機能を有する必要はないので、絶縁膜１２２は、酸化物－窒化物－酸化物（ＯＮＯ）構造のような電荷蓄積構造を含まない。一実施形態において、絶縁膜１２２の材料は、酸化物などの誘電材料を含み、絶縁膜１２２は、単一層構造であり得る。一実施形態において、絶縁膜１２２の材料は、高誘電率材料（高ｋ材料）を含み得る。一実施形態において、第１プラグ１３２、第２プラグ１３４、第３プラグ１３６、第１サイドプラグ１４０、第１ゲート構造１１２、第２ゲート構造１１４、及び第３ゲート構造１１６の材料は、半導体材料又は金属材料を含み得る。本実施形態において、第１ゲート構造１１２はポリシリコンを含み得、第２ゲート構造１１４及び第３ゲート構造１１６はそれぞれ金属を含み得る。本発明の上述の要素の材料はこれに限定されるものではないことは理解されるべきできる。
【0028】
【0029】
図２は、実施形態１～４における、ビット線バイアス電圧とビット線電流（ドレイン電流も表す）との間の関係を示し、ここで、Ｘ軸がビット線バイアス電圧（ＶＢＬ）を表し、単位はボルト（Ｖ）であり、Ｙ軸がビット線電流（ＩＢＬ）を表し、単位はアンペア（Ａ）である。実線の曲線は、順バイアス電圧ＦＷＤ（例えば、左から右へのスイープ）を表し、点線の曲線は、逆バイアス電圧ＲＥＶ（例えば、右から左へのスイープ）を表す。実施形態１～４において、第２ゲート構造１１４と第３ゲート構造１１６との両方には３Ｖが印加され、第１ゲート構造１１２には異なる電圧が印加される。実施形態１の第１ゲート構造１１２には－３Ｖが印加され、実施形態２の第１ゲート構造１１２には－２．５Ｖが印加され、実施形態３の第１ゲート構造１１２には－２Ｖが印加され、実施形態４の第１ゲート構造１１２には－１．５Ｖが印加される。
【0030】
図２に示すように、まず順バイアス電圧ＦＷＤで０Ｖから４Ｖまでスキャンし、次に逆バイアス電圧ＲＥＶで４Ｖから０Ｖまでスキャンする。実施形態１～４は、それぞれヒステリシス曲線を示す。同じビット線電流の下での実線の曲線と点線の曲線との間の距離は、ヒステリシスウィンドウの大きさを表している。同じビット線電流の下で、実施形態１～４のヒステリシスウィンドウは異なる大きさを持っている。例えば、１０－８Ａに隣接するビット線電流の下では、実施形態１～２に示すヒステリシスウィンドウの大きさは、実施形態３に示すヒステリシスウィンドウＨＷの大きさより小さく、実施形態４に示すヒステリシスウィンドウの大きさは、実施形態３に示すヒステリシスウィンドウＨＷの大きさより大きい。すなわち、第２ゲート構造１１４と第３ゲート構造１１６との電圧を固定し、第１ゲート構造１１２の電圧を変化させることで、サイリスタの動作効果を達成することができるように、ヒステリシスウィンドウの大きさを調整することができる。ヒステリシスウィンドウの範囲内の電圧（例えば２Ｖ）を読み取ることで、異なる電流の大きさを取得することができるため、論理的な「１」及び論理的な「０」を区別することができる。
【0031】
従来のサイリスタ動作では、ゲートが１つしかないため、ヒステリシスウィンドウを調整する効果を達成するためには、通常、導電型（Ｎ型、Ｐ型）の異なる複数のドーピングされた領域を形成する（例えばＮ／Ｐ／Ｎ／Ｐ構造）など複雑なドーピング構造を使用する必要がある。これに対し、本願の実施形態（例えば、実施形態１～４）のサイリスタ動作では、異なるゲートバイアス電圧を印加することによりヒステリシス曲線を調整することができ、複雑なドーピング構造を形成する必要無しにヒステリシスウィンドウの大きさを制御することができる。
【0032】
図３は、図２に示す実施形態３の第１状態Ｅ１、第２状態Ｅ２及び第３状態Ｅ３のバンド図のシミュレーション結果を示す。例えば、図３は、テクノロジコンピュータ支援設計（ＴＣＡＤ：Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールを使用してコンピュータシミュレーションによって観察することができる。図３において、Ｘ軸は、領域１００Ｄと領域１２０Ｄとの間の位置（例えば、図３の上に領域１００Ｄ、領域１２０Ｄ及び他のコンポーネントを図示した簡略図に示すように）を表し、単位はマイクロメートル（μｍ）であり、Ｙ軸は、エネルギーを表し、単位はエレクトロンボルト（ｅＶ）である。「Ｅｃ」は伝導帯を示す。「Ｅｖ」は価電子帯を示す。
【0033】
図２及び図３を同時に参照すると、第１状態Ｅ１から第３状態Ｅ３における第１ゲート構造１１２のバイアス電圧は全て－２Ｖであり、第１状態Ｅ１から第３状態Ｅ３における第２ゲート構造１１４のバイアス電圧は全て３Ｖであり、第１状態Ｅ１から第３状態Ｅ３における第３ゲート構造１１６のバイアス電圧は全て３Ｖである。第１状態Ｅ１は高抵抗状態であり、ビット線バイアスは２．３Ｖであり、電子エネルギー障壁ＢＲ１と正孔エネルギー障壁ＢＲ２との両方は非常に高く、電子は電子エネルギー障壁ＢＲ１を通過できず、正孔は正孔エネルギー障壁ＢＲ２を通過できない状態である。
【0034】
第２状態Ｅ２は低抵抗状態であり、ビット線バイアス電圧は３．５Ｖである。第１状態Ｅ１から第２状態Ｅ２に入る場合、ビット線バイアス電圧が徐々に増加すると、正孔エネルギー障壁ＢＲ２が徐々に減少することになり、これにより、一部の正孔はエネルギー障壁を通過してチャネル本体１２０に流れ込むことができる。このように、それは、電子エネルギー障壁ＢＲ１の低減も引き起こすので、一部の電子も電子エネルギー障壁ＢＲ１を通過してチャネル本体１２０に流れ込むことができる。同様に、一部の電子がチャネル本体１２０に流れ込む場合にも、それは、正孔エネルギー障壁ＢＲ２の低減を引き起こすことができる。したがって、正帰還は形成され得、これにより、電子エネルギー障壁ＢＲ１及び正孔エネルギー障壁ＢＲ２は互いに影響して徐々に低くなり、より多くの電子及び正孔がチャネル本体１２０に流れ込むことができる。それに応じて、第２状態Ｅ２における電子エネルギー障壁ＢＲ１及び正孔エネルギー障壁ＢＲ２はほとんど存在せず、大電流があり得、ラッチアップが誘発され得る。
【0035】
第３状態Ｅ３も低抵抗状態であり、ビット線バイアス電圧は２．３Ｖである。第２状態Ｅ２から第３状態Ｅ３に入ると、第１ゲート構造１１２から第３ゲート構造１１６の電圧は変化せず、ビット線バイアス電圧のみが変化したため、電子エネルギー障壁ＢＲ１及び正孔エネルギー障壁ＢＲ２がほとんど存在しない。それに応じて、大電流は依然として第３状態Ｅ３にあるように維持されており、ラッチアップは依然として維持されている。
【0036】
下記の表１に例挙された異なるバイアス電圧は、プログラミング動作モード、消去動作モード又は読み取り動作モードなどの異なる動作モードのために、図１に示す第１ゲート構造１１２、第２ゲート構造１１４、第３ゲート構造１１６、領域１２０Ｄ（ビット線ＢＬと等電位である）、領域１００Ｄ（ソース線ＳＬと等電位である）に印加され得る。本実施形態及び添付図面において、「ＰＧＭ」はプログラミング動作モードの略語であり、メモリ構造１０のメモリセルが「１」のデータ状態（すなわち、ロジック「１」）にプログラミングされる動作モードを示し、「ＥＲＳ」は消去動作モードの略語であり、メモリ構造１０のメモリセルが「０」のデータ状態（すなわち、ロジック「０」）にプログラミングされる動作モードを示し、「Ｒｅａｄ」は読み取り動作モードの略語であり、個々のメモリセルの電圧データ状態を確認するように、メモリ構造１０のメモリセルを読み取る動作モードを示す。
【0037】
【表1】
【0038】
図４はプログラム／消去サイクル（Ｐ／Ｅサイクル）の実験結果であり、表１における電圧によるメモリ構造を動作させ１０の波形図を示す。
【0039】
表１及び図４を同時に参照すると、「ＰＧＭ」において、第１ゲート構造１１２に印加された電圧は０より低く（例えば、－２Ｖ）、第２ゲート構造１１４及び第３ゲート構造１１６に印加された電圧は０より高く（例えば、３Ｖ）、大きなビット線バイアス（例えば、３Ｖ）はサイリスタラッチアップを誘発するため、メモリ構造１０は低抵抗状態を呈し始める。「ＥＲＳ」において、ラッチアップを抑制するため、ゲート電圧はリセットされる必要があるので、第１ゲート構造１１２、第２ゲート構造１１４及び第３ゲート構造１１６に印加された電圧（すなわち、ワード線バイアス）は０Ｖに戻り、ビット線ＢＬの０Ｖバイアスが印加される。その後、ワード線（すなわち、第１ゲート構造１１２、第２ゲート構造１１４及び第３ゲート構造１１６）に印加された電圧は、メモリ構造１０を高抵抗状態に戻らせるように増加され得る。上記動作を通じて、図４に示す「ＰＧＭ」→「Ｒｅａｄ」→「ＥＲＳ」→「Ｒｅａｄ」のサイクルは形成され得る。「ＰＧＭ」状態及び「ＥＲＳ」状態はそれぞれパルス幅ＰＷ１及びＰＷ２を有する。
【0040】
図５は、異なる状態におけるソース電流の測定結果を示す。
【0041】
図５を参照すると、Ｘ軸は時間を表し、単位はマイクロ秒（μｓ）であり、Ｙ軸はソース電流（ＩＳＬ）を表し、単位はマイクロアンペア（μＡ）である。「ＰＧＭ」状態と「ＥＲＳ」状態との間の読み取り電流ウィンドウＲＩＷは、６０マイクロアンペアより高くてよい。この大きな読み取り電流ウィンドウは、大きなヒステリシスウィンドウに起因し得る。
【0042】
図６は、ソース電流の変化とパルス幅との間の関係を示すグラフである。
【0043】
図６を参照すると、Ｘ軸はパルス幅を表し、単位はナノ秒（ｎｓ）であり、Ｙ軸はソース電流の変化（デルタＩＳＬ）（すなわち、電流ウィンドウ）を表し、単位はマイクロアンペア（μＡ）である。パルス幅が５０ナノ秒（測定限界）に減少する場合にも、６０マイクロアンペアの電流ウィンドウの感知マージンは維持され得る。
【0044】
図７は、本発明の実施形態Ａによる耐性を示す。図８は、実施形態Ａの「ＰＧＭ」状態及び「ＥＲＳ」状態のバンド図を示す。図９は、比較例Ａによる耐性を示す。図１０は、比較例Ａの「ＰＧＭ」状態及び「ＥＲＳ」状態における電子／正孔の移動状態の概略図である。
【0045】
実施形態Ａは、図１に示すように、サイリスタを動作機構として使用してメモリ構造１０に適用され得る。比較例Ａと実施形態Ａとの間の相違点は、比較例Ａにおけるドレインとして機能する領域１２０Ｄ'及びソースとして機能する領域１００Ｄは同じ第１導電型を有し、また、例えば、動作機構としてフローティングボディセルを使用して高ドープＮ型（Ｎ＋）としたものであることである。
【0046】
図７を参照すると、Ｘ軸はＰ／Ｅサイクルの数を表し、Ｙ軸は読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。Ｐ／Ｅサイクルの動作中、本発明においては、ホットキャリアは動作で使用されていないため、本発明のメモリ構造はホットキャリアによって損傷されない。ホットキャリアが動作で使用されている比較例（例えば、比較例Ａ）と比較すると、本発明のメモリ構造はより優れた耐性を持ち、１０１０Ｐ／Ｅサイクルまでは、「ＰＧＭ」状態及び「ＥＲＳ」状態における読み取り電流の間に差がない。
【0047】
図８を参照すると、「ＰＧＭ」動作において、例えば、０Ｖを領域１００Ｄに印加し、３Ｖを領域１２０Ｄに印加し、上述した正帰還は電子エネルギー障壁及び正孔エネルギー障壁を低くすること又は排除することに使用され得、動作にはホットキャリアが含まれていない。障壁が排除されたので、電子及び正孔はチャネル本体１２０の中央に向かって移動することができる。「ＥＲＳ」動作において、電子エネルギー障壁及び正孔エネルギー障壁を復元するために、例えば、０Ｖは領域１００Ｄに印加され、０Ｖは領域１２０Ｄに印加され、表１に例挙された電圧は第１ゲート構造１１２から第３ゲート構造１１６に印加され、いずれの動作にもホットキャリアが含まれていない。エネルギー障壁が確立されたので、電子及び正孔はチャネル本体１２０に移動できない。
【0048】
図９を参照すると、Ｘ軸はＰ／Ｅサイクルの数を表し、Ｙ軸は読み取り電流をマイクロアンペア（μＡ）単位で表す。Ｐ／Ｅサイクルの動作において、比較例Ａはフローティングボディセルを動作機構として使用し、動作でホットキャリアを使用するので、メモリ構造はホットキャリアによって損傷される可能性がより高い。例えば、「ＰＧＭ」動作において、比較例Ａはバンド間トンネリングを使用して正孔を生成し、正孔をチャネル本体１２０に格納する。しかしながら、「ＰＧＭ」状態において、読み取り電流が依然として１０３より低い場合、Ｐ／Ｅサイクルが急速に低下し、比較例Ａの耐性が実施形態Ａの耐性に比べて著しく悪いことが分かる。
【0049】
図１０を参照すると、「ＰＧＭ」動作において、例えば、１Ｖは第３ゲート構造１１６に印加され、５Ｖは領域１２０Ｄ'に印加されて正孔（すなわち、ホットキャリア）をバンド間トンネリング機構を通じて生成し、インタフェーストラップＴｒを発生させる。結果として、電界が減少し、「ＰＧＭ」状態における比較例Ａの読み取り電流は、「ＰＧＭ」状態における実施形態Ａの読み取り電流より小さい。「ＥＲＳ」動作において、例えば、４Ｖは第３ゲート構造１１６に印加され、－５Ｖは領域１２０Ｄ'に印加され、これにより、チャネル本体１２０に蓄積された正孔はチャネル本体１２０の外に移動される。
【0050】
【0051】
メモリ構造１０の動作モードはホールド動作をさらに含み得る。「Ｈｏｌｄ」はホールド動作の略語であり、メモリ構造１０のメモリセルの電圧データ状態を維持するための動作モードを示す。
【0052】
時間とビット線ＢＬの電圧との間の関係を示す図１１を参照すると、第１ゲート構造１１２、第２ゲート構造１１４及び第３ゲート構造１１６は異なる状態にある。「Ｈｏｌｄ」は、「ＰＧＭ」又は「ＥＲＳ」が完了した後に実行され得、「Ｒｅａｄ」は「Ｈｏｌｄ」が完了した後に実行され得る。「Ｈｏｌｄ」を動作させる場合、異なる電圧が第１ゲート構造１１２から第３ゲート構造１１６に印加されて、「ＰＧＭ」又は「ＥＲＳ」の状態を維持することができる。例えば、－２．５Ｖは第１ゲート構造１１２に印加され得、－１Ｖは第２ゲート構造１１４に印加され得、３Ｖは第３ゲート構造１１６に印加され得、０Ｖはビット線ＢＬに印加され得る。
【0053】
室温での「ＰＧＭ」及び「ＥＲＳ」でのＨｏｌｄ時間と読み取り電流（Ｉｒｅａｄ）との間の関係を示す図１２を参照すると、Ｘ軸はＨｏｌｄ時間を表し、単位は秒（ｓｅｃ）であり、Ｙ軸は読み取り電流をマイクロアンペア（μＡ）単位で表す。例えば、室温では、Ｈｏｌｄ時間が３秒である場合、「ＰＧＭ」と「ＥＲＳ」との読み取り電流の間の差は、図１２における二重矢印によって示されるように、依然として４０マイクロアンペアを維持することができる。
【0054】
８５℃での「ＰＧＭ」及び「ＥＲＳ」におけるＨｏｌｄ時間と読み取り電流との間の関係を示す図１３を参照されたい。Ｘ軸はＨｏｌｄ時間を秒（ｓｅｃ）単位で表し、Ｙ軸は読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。例えば、８５℃では、Ｈｏｌｄ時間が１０－１秒（すなわち、１００ｍｓ）である場合、「ＰＧＭ」と「ＥＲＳ」との読み取り電流の間の差は、図１３における二重矢印によって示されるように、依然として６０マイクロアンペアを維持することができる。
【0055】
図１２～図１３の結果から、室温でも８５℃でも、適切なホールドバイアスを印加しさえすれば、本発明のメモリ構造は、現在業界で使用されているＤＲＡＭ（Ｈｏｌｄ時間は、例えば６４ｍｓ）よりも優れた適度なＨｏｌｄ時間（例えば、３秒又は１００ｍｓ）を持つことができることが分かれる。
【0056】
図１４～図１８は、サイリスタベースの動作機構に基づく本発明の一実施形態によるメモリ構造（例えば、メモリ構造１０）の読み取り妨害の結果を示す。読み取り妨害は、「Ｒｅａｄ」プロセス中にどのぐらいｒｅａｄ時間が維持され得、データにダメージを与えないかを検出するために使用することができる。
【0057】
一般的に言えば、現在業界で使用されている１Ｔ１Ｃ ＤＲＡＭは破壊読み取りに属し、すなわち、「Ｒｅａｄ」が完了すると状態が消滅し、書き直しが必要になる。
【0058】
本発明のメモリ構造において、データを書き直すことなく反復的に（例えば、連続的な「Ｒｅａｄ」を７回）読み取り得ることを示し、本発明のメモリ構造が非破壊読み取りに属することを証明する図１４を参照されたい。
【0059】
「ＰＧＭ」及び「ＥＲＳ」後の連続の読み取りの結果、例えば「Ｒｅａｄ」の時間を延長して、データが依然として存在する間に「Ｒｅａｄ」をどのぐらい継続できるかを測定する結果を示す図１５を参照されたい。
【0060】
ビット線読み取り電圧（Ｒｅａｄ ＶＢＬ）が２．５Ｖである場合、「ＰＧＭ」及び「ＥＲＳ」のｒｅａｄ時間と読み取り電流との間の関係を示す図１６を参照し、ここで、Ｘ軸はｒｅａｄ時間を秒（ｓｅｃ）単位で表し、Ｙ軸は読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。ｒｅａｄ時間が１０－３秒（すなわち、１ｍｓ）である場合、「ＰＧＭ」と「ＥＲＳ」との間の読み取り電流の差は、図１６における二重矢印によって示されるように、６５マイクロアンペアで維持された。ｒｅａｄ時間が１ｍｓより長い場合、正帰還に起因して、「ＥＲＳ」の電流は急速に上昇し、「ＰＧＭ」の電流と同じ電流までに増加する。
【0061】
ビット線の読み取り電圧が２．１Ｖである場合、「ＰＧＭ」及び「ＥＲＳ」のｒｅａｄ時間と読み取り電流との間の関係を示す図１７を参照し、ここで、Ｘ軸はｒｅａｄ時間を秒（ｓｅｃ）単位で表し、Ｙ軸は読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。ｒｅａｄ時間が２秒である場合、「ＰＧＭ」と「ＥＲＳ」との間の読み取り電流の差は、図１７における二重矢印によって示されるように、３３マイクロアンペアで維持された。ｒｅａｄ時間が２秒より長い場合、正帰還に起因して「ＥＲＳ」の電流が急速に上昇し、「ＰＧＭ」の電流と同じ電流までに増加する。図１６の実施形態と比較すると、図１７の実施形態における「ＰＧＭ」と「ＥＲＳ」との読み取り電流の間の差はより小さいが、ｒｅａｄ時間はより長く維持され得る。
【0062】
実施形態Ｂ及び実施形態Ｃの「ＥＲＳ」状態におけるビット線の読み取り電圧のバンド図を示す図１８を参照されたい。実施形態Ｂ及び実施形態Ｃの構造は実施形態Ａの構造と同じであるが、実施形態Ｂ及び実施形態Ｃのビット線の読み取り電圧が異なっている。実施形態Ｂにおいて、ビット線の読み取り電圧は２．５Ｖである。実施形態Ｃにおいて、ビット線の読み取り電圧は２．１Ｖである。図１８に示すように、ビット線のより低い読み取り電圧（すなわち、実施形態Ｃ）により正孔エネルギー障壁が増加し得、正孔がエネルギー障壁を通過してリーク電流を生成する可能性がより低いので、正帰還を生成するための時間を遅延させ得る。
【0063】
したがって、読み取り妨害無しの時間を延長することになる場合、ビット線の読み取り電圧を下げることができ、これにより、「ＥＲＳ」において正帰還が誘発される確率が下がる。
【0064】
【0065】
図１９を参照すると、メモリ構造２０は、基板２００と、第１ゲート構造２１２と、第２ゲート構造２１４と、第３ゲート構造２１６と、複数のチャネル本体２２０と、複数の絶縁膜２２２と、第１サイドプラグ２４０と、第２サイドプラグ２５０と、複数の第１サイドパッドＣＰと、複数の第２サイドパッドＢＰとを備える。基板２００は、上面２００ａを有し、上面２００ａは、第１方向（例えば、Ｘ方向）及び第２方向（例えば、Ｙ方向）に平行であり、上面２００ａの法線方向は、第３方向（例えば、Ｚ方向）に平行である。
【0066】
第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６は、第１方向（例えば、Ｘ方向）に沿って基板２００上に配置されており、第１方向（例えば、Ｘ方向）に沿って互いから分離しており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在し、第２ゲート構造２１４は、第１ゲート構造２１２と第３ゲート構造２１６との間に配置されている。第１方向、第２方向、及び第３方向は、互いに交差しており、例えば、互いに直交しており、すなわち、Ｚ方向、Ｙ方向、及びＸ方向は、互いに直交していてもよい。第１ゲート構造２１２は、第１島構造２１２１と、第２島構造２１２２と、第３島構造２１２３とを含み、第１島構造２１２１、第２島構造２１２２、及び第３島構造２１２３はそれぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している。第３ゲート構造２１６は、第４島構造２１６１と、第５島構造２１６２と、第６島構造２１６３とを含み、第４島構造２１６１、第５島構造２１６２及び第６島構造２１６３はそれぞれ第３方向に沿って延在し、第２方向に沿って互いから分離している。また、第１島構造２１２１、第２島構造２１２２及び第３島構造２１２３は独立して制御される。第４島構造２１６１、第５島構造２１６２及び第６島構造２１６３は独立して制御される。
【0067】
一実施形態において、第１島構造２１２１、第２島構造２１２２又は第３島構造２１２３の第３方向における高さＨ１は、第２ゲート構造２１４の第３方向における高さＨ２に等しい。第１島構造２１２１、第２島構造２１２２又は第３島構造２１２３の第２方向における幅ＷＤ１１、ＷＤ１２又はＷＤ１３は、第２ゲート構造２１４の第２方向における幅ＷＤ２より小さい。第４島構造２１６１、第５島構造２１６２又は第６島構造２１６３の第３方向における高さＨ３は、第２ゲート構造２１４の第３方向における高さＨ２に等しい。第４島構造２１６１、第５島構造２１６２又は第６島構造２１６３の第２方向における幅ＷＤ３１、ＷＤ３２又はＷＤ３３は、第２ゲート構造２１６２の第２方向における幅ＷＤ２より小さいが、本発明はこれに限定されるものではない。図面をより簡潔にするために、図１９では一部の絶縁材料が省略されており、例えば、基板２００、第１ゲート構造２１２、第２ゲート構造２１４及び第３ゲート構造２１６間の絶縁材料、第１島構造２１２１、第２島構造２１２２及び第３島構造２１２３間の絶縁材料、第４島構造２１６１、第５島構造２１６２及び第６島構造２１６３間の絶縁材料は省略された状態である。第１島構造２１２１、第２島構造２１２２又は第３島構造２１２３の第２方向における幅ＷＤ１１、ＷＤ１２又はＷＤ１３は、第４島構造２１６１、第５島構造２１６２又は第６島構造２１６３の第２方向における幅ＷＤ３１、ＷＤ３２又はＷＤ３３に等しくてよい。いくつかの実施形態において、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６は各々、ワード線として機能し得る。
【0068】
チャネル本体２２０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第１方向（例えば、Ｘ方向）に沿って第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６を通過し、すなわち、チャネル本体２２０の延在方向は、基板２００の上面２００ａに平行であり、横型チャネル構造を形成する。チャネル本体２２０の各々は、第１端部２２０Ａ及び第２端部２２０Ｂを有し、第１端部２２０Ａは、第１ゲート構造２１２に隣接し、第３ゲート構造２１６からより離れており、第２端部２２０Ｂは、第３ゲート構造２１６に隣接し、第１ゲート構造２１２からより離れており、第２端部２２０Ｂは、第１端部２２０Ａの反対にある。
【0069】
第１サイドパッドＣＰは、第３方向（例えば、Ｚ方向）に沿って積層され、第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第１サイドパッドＣＰの各々は、チャネル本体２２０のうち対応する第１端部２２０Ａに接続されている。第２サイドパッドＢＰは、第３方向（例えば、Ｚ方向）に沿って積層され、第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第２サイドパッドＢＰの各々は、チャネル本体２２０のうち対応する第２端部２２０Ｂに接続されている。第１サイドパッドＣＰ及び第２サイドパッドＢＰには、ドーパントがドープされていてもよい。
【0070】
サイリスタが動作機構として使用される本実施形態において、第１サイドパッドＣＰは、例えば高濃度のＮ型ドープ（Ｎ＋）を有している、第１導電型を有し、第２サイドパッドＢＰは、例えば高濃度のＰ型ドープ（Ｐ＋）を有している、第２導電型を有する。
【0071】
一実施形態において、第１サイドパッドＣＰをソースとして使用することができ、第２サイドパッドＢＰをドレインとして使用することができるが、本発明はこれに限定されるものではない。
【0072】
絶縁膜２２２は、第１ゲート構造２１２とチャネル本体２２０との間、第２ゲート構造２１４とチャネル本体２２０との間、及び第３ゲート構造２１６とチャネル本体２２０との間に配置されている。すなわち、絶縁膜２２２は、第１方向（例えば、Ｘ方向）に沿って延在し、チャネル本体２２０の側面を囲んで第１ゲート構造２１２をチャネル本体２２０から分離させ、第２ゲート構造２１４をチャネル本体２２０から分離させ、また、第３ゲート構造２１６をチャネル本体２２０から分離させる。一実施形態において、異なるチャネル本体２２０を囲んでいる絶縁膜２２２は、互いに接続されており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６をカバーするように延在する（図示せず）。
【0073】
第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６は、絶縁膜２２２の各々及びチャネル本体２２０の各々を囲んでおり、また、隣接したチャネル本体２２０間の空間内に、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在する。第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６は、チャネル本体２２０の対応する位置（すなわち、第１ゲート構造２１２、第２ゲート構造２１４、第３ゲート構造２１６、及びチャネル本体２２０の間の交差位置）の側面を囲んでいるので、これはゲートオールアラウンド（ＧＡＡ）構造とも呼ばれる。さらに、チャネル本体２２０の各々は、３つのゲート（すなわち、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６）によって制御され得る。具体的には、第１島構造２１２１に対応するチャネル本体２２０は、第１島構造２１２１、第２ゲート構造２１４、及び第４島構造２１６１によって制御することができ、第２島構造２１６２に対応するチャネル本体２２０は、第２島構造２１６２、第２ゲート構造２１４、及び第５島構造２１６２によって制御することができ、第３島構造２１２３に対応するチャネル本体２２０は、第３島構造２１２３、第２ゲート構造２１４、及び第６島構造２１６３によって制御することができる。チャネル本体２２０とゲート構造との間の交差位置の各々には、それぞれトランジスタが形成されている。
【0074】
第１サイドプラグ２４０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在し、基板２００及び第１サイドパッドＣＰと電気接触している。例えば、第１サイドプラグ２４０は、基板２００及びチャネル本体２２０に電気的に接続されている。
【0075】
第２サイドプラグ２５０は、第２方向（例えば、Ｙ方向）に沿って互いから分離しており、それぞれ、第２サイドパッドＢＰ上の複数のランディング領域Ｒ１～Ｒ８と電気的に接触するように、第３方向（例えば、Ｚ方向）に沿って延在する。本実施形態において、第３方向（例えば、Ｚ方向）における第２サイドプラグＢＰの高さは、第２方向（例えば、Ｙ方向）に沿って徐々に増加し、ランディング領域Ｒ１～Ｒ８は、段差構造を形成している。しかしながら、本発明はこれに限定されるものではない。第２サイドプラグ２５０の上部は、それぞれ、ビット線（図示せず）に接続されていてもよい。異なる第２サイドプラグ２５０は、異なるビット線（図示せず）に接続される。すなわち、同一層にあるチャネル本体２２０は、同じ第２サイドプラグ２５０及び対応するビット線（図示せず）に電気的に接続されていてもよい。第２サイドプラグ２５０の数は、第３方向（例えば、Ｚ方向）に沿った、第１サイドパッドＣＰの数、チャネル本体２２０の数、及び第２サイドパッドＢＰの数とそれぞれ同じ、例えば４であり得るが、本発明はこれに限定されるものではない。例えば、他の実施形態において、第２サイドプラグ２５０の数、第３方向（例えば、Ｚ方向）に沿った第１サイドパッドＣＰの数、第３方向（例えば、Ｚ方向）に沿ったチャネル本体２２０の数、及び第３方向（例えば、Ｚ方向）に沿った第２サイドパッドＢＰの数は、４より大きくてもよい。
【0076】
いくつかの実施形態において、基板２００は、バルクシリコン基板のような半導体基板を含み得る。本実施形態において、チャネル本体２２０は、エピタキシャル成長プロセスによって形成されていてよく、チャネル本体２２０の材料は、単結晶シリコンを含み得る。メモリデバイス２０の動作（例えば、プログラミング又は消去）中、チャネル本体２２０は、キャリア（例えば、電子又は正孔）を蓄積するために使用され得る。絶縁膜２２２がキャリア（例えば、電子又は正孔）を蓄積する機能を有する必要はないので、絶縁膜２２２は、酸化物－窒化物－酸化物（ＯＮＯ）構造のような電荷蓄積構造を含まない。換言すると、チャネル本体２２０とゲート構造（すなわち、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６）との間の空間にＯＮＯ構造は存在しない。一実施形態において、絶縁膜２２２の材料は、酸化物などの誘電材料を含み、絶縁膜２２２は、単一層構造であり得る。一実施形態において、絶縁膜２２２の材料は、高誘電率材料（高ｋ材料）を含み得る。一実施形態において、第１サイドプラグ２４０、第２サイドプラグ２５０、第１サイドパッドＣＰ、第２サイドパッドＢＰ、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６の材料は、半導体材料又は金属材料を含み得る。一実施形態において、第１サイドパッドＣＰ、第２サイドパッドＢＰ、第１ゲート構造２１２、第２ゲート構造２１４、及び第３ゲート構造２１６の材料は、単結晶シリコン若しくは多結晶シリコン又は金属を含み得る。本発明の上述の要素の材料はこれに限定されるものではないことを理解されるべきである。
【0077】
いくつかの実施形態によれば、メモリ構造２０は、積層ゲートオールアラウンドナノシートＣＭＯＳプロセスによって形成され得る。縦型チャネルを有するメモリ構造１０と比較すると、横型チャネルを有するメモリ構造２０は、積層されているチャネル本体２２０の層をより多く有することができるため、より多くのビットを形成することができ、横型チャネルを有するメモリ構造２０は、より高い密度のメモリセルを有することができ、これはメモリ構造のサイズの小型化のためにより有益である。
【0078】
比較例Ｂ（図示せず）では、第１ゲート構造２１２の形状が第２ゲート構造２１４の形状と同じであり（すなわち、第１ゲート構造２１２は、第１島構造２１２１、第２島構造２１２２及び第３島構造２１２３を含まない）、比較例Ｂの他の構造がメモリ構造２０の構造と同じ（すなわち、第３ゲート構造２１６も第４島構造２１６１～第６島構造２１６３を含む）である。比較例Ｂ（図示せず）と比較して、本発明のメモリ構造２０は、第１ゲート構造２１２と第３ゲート構造２１６に別々の島構造を含むので、メモリ構造をサイリスタ機構で動作させる場合、より優れた制御効果を有し、より優れた電気特性を示すことができる。例えば、本願発明の一実施形態において、第１ゲート構造２１２と第３ゲート構造２１６との両方で分離された島構造は、書き込み電圧と消去電圧の動作設計をより柔軟に提供することができ、「１」状態と「０」状態の間のメモリウィンドウを改善することに役立ち、また選択されていないメモリセルからのリーク電流を抑制するのに役立つ。
【0079】
図２０は、本発明の別の実施形態によるメモリ構造２０の等価回路図を示す。
【0080】
図１９及び図２０を同時に参照すると、図２０は、例えば、図１９における隣接する４つのチャネル本体２２０を例示的に示し、チャネル本体２２０、第１ゲート構造２１２における第１島構造２１２１及び第２島構造２１２２、第２ゲート構造２１４及び第３ゲート構造２１６における第４島構造２１６１及び第５島構造２１６２間の交差位置にそれぞれトランジスタが形成される。図２０に示すように、同じチャネル本体２２０によって接続されたトランジスタＴＡ１、ＴＡ２、ＴＡ３が一緒にメモリセルユニットＣＡを形成し、同じチャネル本体２２０によって接続されたトランジスタＴＢ１、ＴＢ２、ＴＢ３が一緒にメモリセルユニットＣＢを形成し、同じチャネル本体２２０によって接続されたトランジスタＴＳ１、ＴＳ２、ＴＳ３が一緒にメモリセルユニットＣＳを形成する。チャネル本体２２０の第１端部２２０Ａは、対応する第１サイドパッドＣＰに接続されている。異なる層の第１サイドパッドＣＰは、第１サイドプラグ２４０に電気的に接続されており、ソース線に電気的に接続されている。したがって、メモリセルＣＡ、ＣＢ、ＣＳは共通のソース線ＣＳＬ（すなわち、等電位）に接続される。チャネル本体２２０の第２端部２２０Ｂは、対応する第２サイドパッドＢＰに接続されており、第２サイドパッドＢＰの異なる層は、異なる第２サイドプラグ２５０と電気的に接触し、異なる第２サイドプラグ２５０は、それぞれ、異なるビット線に電気的に接続されており、例えば、同一層にあるメモリセルＣＢ及びＣＳは、第１ビット線ＢＬ１に電気的に接続されており、同一層にあるメモリセルＣＡ及びＣＢは、第２ビット線ＢＬ２に電気的に接続されている。メモリセルＣＡ、ＣＢ及びＣＳは、第２ゲート構造２１４を共有する。メモリセルＣＡ及びＣＳは、第１ゲート構造２１２の第２島構造２１２２及び第３ゲート構造２１６の第５島構造２１６２を共有している。
【0081】
本実施形態において、メモリセルユニットＣＳが選択メモリセルユニットであり、他のメモリセルユニットＣＡ、ＣＢが未選択メモリセルユニット（例えば、抑制メモリセルユニット）である。換言すれば、メモリセルＣＳは、選択された第２島構造２１２２、選択された第２ゲート２１４及び選択された第５島構造２１６２に対応し、選択された第１ビット線ＢＬ１に電気的に接続される。未選択メモリセルＣＢは、未選択第１島構造２１２１及び未選択第４島構造２１６１に対応してもよい。第２ビット線ＢＬ２は未選択ビット線である。さらに、異なるバイアス電圧は、第１島構造２１２１、第２島構造２１２２、第２ゲート構造２１４、第４島構造２１６１、第５島構造２１６２、第１ビット線ＢＬ１、第２ビット線ＢＬ２及び共通のソース線ＣＳＬに、表１の、関連段落におけるそれらの説明と同様の「ＰＧＭ」、「ＥＲＳ」又は「Ｒｅａｄ」動作モードなどの異なる動作モードのために印加され得る。
【0082】
【表2】
【0083】
図２１は、サイリスタ動作機構に基づいてメモリ構造２０を動作させることによる「ＰＧＭ」状態及び「ＥＲＳ」状態におけるバンド図を示す。
【0084】
図２１を参照すると、「ＰＧＭ」動作において、例えば、０Ｖを第１サイドパッドＣＰに印加し、３Ｖを第２サイドパッドＢＰに印加することによって、上述した正帰還は、電子エネルギー障壁及び正孔エネルギー障壁の減少又は排除に使用され得、ホットキャリアの動作は含まれていない。エネルギー障壁が排除されたので、電子及び正孔はチャネル本体２２０の中央に向かって移動することができる。「ＥＲＳ」動作では、電子エネルギー障壁と正孔エネルギー障壁とを復元するために、例えば、第１サイドパッドＣＰに０Ｖを印加し、第２サイドパッドＢＰに０Ｖを印加し、第１ゲート２１２～第３ゲート２１６に表２に記載の電圧を印加し、ホットキャリアの動作も含まれないようにした。エネルギー障壁が確立されたので、電子及び正孔はチャネル本体２２０に移動できない。
【0085】
【0086】
図２２を参照すると、Ｘ軸はプログラミングタイム（ＰＧＭ時間）をマイクロ秒（μｓ）単位で表し、Ｙ軸は読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。「ＰＧＭ」動作中、選択メモリセルＣＳには大電流が流れ、未選択メモリセルＣＡ、ＣＢは抑制され電流が流れない。
【0087】
図２３を参照すると、Ｘ軸は消去時間（ＥＲＳ時間）を表し、単位はマイクロ秒（μｓ）であり、Ｙ軸は読み取り電流（Ｉｒｅａｄ）を表し、単位はマイクロアンペア（μＡ）である。「ＥＲＳ」動作後、選択メモリセルＣＳは電流が流れず、未選択メモリセルＣＡ、ＣＢは高電流を維持する。
【0088】
以上の結果から、「ＰＧＭ」であっても「ＥＲＳ」であっても、メモリセルＣＳを確実に選択することができ、メモリセルＣＡ、ＣＢを抑制することができることが分かる。
【0089】
図２４を参照すると、Ｘ軸は第３ゲート構造２１６のバイアス電圧をボルト（Ｖ）単位で表し、Ｙ軸は「ＰＧＭ」状態での読み取り電流（Ｉｒｅａｄ）をマイクロアンペア（μＡ）単位で表す。「Ｒｅａｄ」において、－２Ｖは第１ゲート構造２１２に印加され、３Ｖは第２ゲート構造２１４に印加され、２．５Ｖは第１ビット線ＢＬ１に印加される。「Ｒｅａｄ」動作の後、選択メモリセルＣＳ及び未選択メモリセルＣＢは、メモリセルＣＢも電流を寄与しないようにするために、同じビット線（すなわち、第１ビット線ＢＬ１）に接続される。ここで、メモリセルＣＢをオフにする必要があり、そうしないとリーク電流が発生し、スニークパスが形成されることになる。したがって、スニークパスの形成を回避し、選択メモリセルＣＳを正しく読み取るために、未選択第３ゲート構造２１６（例えば、第４島構造２１６１）に十分に高いバイアス電圧（例えば、５Ｖなど、矢印で示す４．５Ｖより大きい）を印加する必要がある。
【0090】
本発明の一実施形態によれば、メモリ構造の第１ゲート構造及び第３ゲート構造は、両方とも３つの島構造を有し、本発明のメモリ構造は、サイリスタの動作機構によって動作される。本発明のメモリ構造は、拡張可能性が高く、動作速度が速く、各種の電気的特性は、現在の業界のＤＲＡＭよりも優れていることが分かれる。
【0091】
本発明を例として、また好ましい実施形態の観点から説明してきたが、本発明はこれに限定されるものではないことを理解されたい。むしろ、様々な修正並びに同様の構成及び手順をカバーすることを意図しており、したがって、添付の特許請求の範囲には、そのような修正並びに同様の構成及び手順の全てを網羅するために最も広義の解釈が与えられるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
