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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024069432
(43)【公開日】2024-05-21
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
H03K 17/16 20060101AFI20240514BHJP
H03K 17/687 20060101ALI20240514BHJP
H03K 17/00 20060101ALN20240514BHJP
【ＦＩ】
H03K17/16 J
H03K17/687 A
H03K17/00 J
【審査請求】有
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2024039044
(22)【出願日】2024-03-13
(62)【分割の表示】P 2020194339の分割
【原出願日】2020-11-24
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】繁澤 えり子
(72)【発明者】
【氏名】小倉 暁生
(57)【要約】 （修正有）
【課題】貫通電流防止機能を有し、低消費電力化が可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１は、入力電圧ＶＩＮにソースが、制御電圧ＶＣＴにゲートが接続されたトランジスタＰ１と、基準電圧ＶＳＳにソースが、ゲートが制御電圧に接続されたトランジスタＮ２と、トランジスタＰ１のドレインとトランジスタＮ２のドレイン間に接続されたデプレッション型のトランジスタＤＮ１と、ソースが入力電圧に、ゲートがトランジスタＮ２のドレインとトランジスタＤＮ１のソース間のノードＮＢに接続されたトランジスタＰ２と、ソースが基準電圧に、ゲートがノードＮＢに接続され、ドレインがトランジスタＰ２のドレインに接続されたトランジスタＮ３と、トランジスタＰ２のドレインとトランジスタＮ３のドレイン間のノードＮＡから出力された電圧がゲートに供給され、ソースが入力電圧に接続されたトランジスタＰ３と、を備える。
【選択図】図１
【解決手段】半導体集積回路１は、入力電圧ＶＩＮにソースが、制御電圧ＶＣＴにゲートが接続されたトランジスタＰ１と、基準電圧ＶＳＳにソースが、ゲートが制御電圧に接続されたトランジスタＮ２と、トランジスタＰ１のドレインとトランジスタＮ２のドレイン間に接続されたデプレッション型のトランジスタＤＮ１と、ソースが入力電圧に、ゲートがトランジスタＮ２のドレインとトランジスタＤＮ１のソース間のノードＮＢに接続されたトランジスタＰ２と、ソースが基準電圧に、ゲートがノードＮＢに接続され、ドレインがトランジスタＰ２のドレインに接続されたトランジスタＮ３と、トランジスタＰ２のドレインとトランジスタＮ３のドレイン間のノードＮＡから出力された電圧がゲートに供給され、ソースが入力電圧に接続されたトランジスタＰ３と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電圧が供給される第１電圧ノードにソースが電気的に接続され、第２電圧が供給される第２電圧ノードにゲートが電気的に接続されたｐチャネル型の第１トランジスタと、
第３電圧が供給される第３電圧ノードにソースが電気的に接続され、ゲートが前記第２電圧ノードに電気的に接続されたｎチャネル型の第２トランジスタと、
前記第１トランジスタのドレインと、前記第２トランジスタのドレインとの間に電気的に接続されたデプレッション型でｎチャネル型の第３トランジスタと、
ソースが前記第１電圧ノードに電気的に接続され、ゲートが前記第２トランジスタのドレインと前記第３トランジスタのソースとの間の第１出力ノードに接続されたｐチャネル型の第４トランジスタと、
ソースが前記第３電圧ノードに電気的に接続され、ゲートが前記第４トランジスタのゲートに電気的に接続され、ドレインが前記第４トランジスタのドレインに電気的に接続されたｎチャネル型の第５トランジスタと、
出力端子と、
ソースが前記第１電圧ノードに電気的に接続され、前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間の第２出力ノードから出力された電圧に基づいてドレインから前記出力端子に出力電圧を出力し、前記ドレインがｎチャネル型のトランジスタのドレインに直接接続されていないｐチャネル型の第６トランジスタと、
を具備する半導体集積回路。
第３電圧が供給される第３電圧ノードにソースが電気的に接続され、ゲートが前記第２電圧ノードに電気的に接続されたｎチャネル型の第２トランジスタと、
前記第１トランジスタのドレインと、前記第２トランジスタのドレインとの間に電気的に接続されたデプレッション型でｎチャネル型の第３トランジスタと、
ソースが前記第１電圧ノードに電気的に接続され、ゲートが前記第２トランジスタのドレインと前記第３トランジスタのソースとの間の第１出力ノードに接続されたｐチャネル型の第４トランジスタと、
ソースが前記第３電圧ノードに電気的に接続され、ゲートが前記第４トランジスタのゲートに電気的に接続され、ドレインが前記第４トランジスタのドレインに電気的に接続されたｎチャネル型の第５トランジスタと、
出力端子と、
ソースが前記第１電圧ノードに電気的に接続され、前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間の第２出力ノードから出力された電圧に基づいてドレインから前記出力端子に出力電圧を出力し、前記ドレインがｎチャネル型のトランジスタのドレインに直接接続されていないｐチャネル型の第６トランジスタと、
を具備する半導体集積回路。
【請求項2】
前記第１出力ノードに電気的に接続され、前記第１出力ノードの電圧に生じる振動を低減するヒステリシス回路をさらに具備する請求項１に記載の半導体集積回路。
【請求項3】
前記ヒステリシス回路は、
ドレインが前記第１出力ノードに電気的に接続され、ゲートが前記第２電圧ノードに電気的に接続されたｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのソースに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続され、ソースが前記第３電圧ノードに電気的に接続されたｎチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
ドレインが前記第１出力ノードに電気的に接続され、ゲートが前記第２電圧ノードに電気的に接続されたｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのソースに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続され、ソースが前記第３電圧ノードに電気的に接続されたｎチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
【請求項4】
前記ヒステリシス回路は、
ソースとゲートが前記第１出力ノードに電気的に接続されたデプレッション型でｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのドレインに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
ソースとゲートが前記第１出力ノードに電気的に接続されたデプレッション型でｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのドレインに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
【請求項5】
前記ヒステリシス回路は、
ドレインが前記第１出力ノードに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続されたｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのソースに電気的に接続され、ゲートとソースが前記第３電圧ノードに電気的に接続されたデプレッション型でｎチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
ドレインが前記第１出力ノードに電気的に接続され、ゲートが前記第２出力ノードに電気的に接続されたｎチャネル型の第７トランジスタと、
ドレインが前記第７トランジスタのソースに電気的に接続され、ゲートとソースが前記第３電圧ノードに電気的に接続されたデプレッション型でｎチャネル型の第８トランジスタと、
を有する請求項２に記載の半導体集積回路。
【請求項6】
前記第２出力ノードと、前記第６トランジスタのゲートとの間に接続された反転論理回路をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項7】
前記第２出力ノードと、前記第６トランジスタのゲートとの間に接続された非反転論理回路をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項8】
帰還電圧と参照電圧との電圧差に応じた第１出力電圧を前記第６トランジスタのゲートに供給する第１回路と、
ソースが前記第１電圧ノードに電気的に接続され、ドレインが前記第６トランジスタの前記ゲートに接続され、ゲートに前記第２出力ノードから出力された前記電圧が供給されるｐチャネル型の第９トランジスタと、
前記第６トランジスタのドレインと前記第３電圧ノードとの間に直列に接続された複数の抵抗を有し、前記出力電圧を前記複数の抵抗により分圧した前記帰還電圧を出力する帰還回路と、
をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
ソースが前記第１電圧ノードに電気的に接続され、ドレインが前記第６トランジスタの前記ゲートに接続され、ゲートに前記第２出力ノードから出力された前記電圧が供給されるｐチャネル型の第９トランジスタと、
前記第６トランジスタのドレインと前記第３電圧ノードとの間に直列に接続された複数の抵抗を有し、前記出力電圧を前記複数の抵抗により分圧した前記帰還電圧を出力する帰還回路と、
をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項9】
第１入力電圧と第２入力電圧との電圧差に応じて増幅された第１出力電圧を前記第６トランジスタのゲートに供給する第１回路と、
ソースが前記第１電圧ノードに電気的に接続され、ドレインが前記第６トランジスタの前記ゲートに接続され、ゲートに前記第２出力ノードから出力された前記電圧が供給されるｐチャネル型の第９トランジスタと、
前記第６トランジスタのドレインに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続されたｎチャネル型の第１０トランジスタと、
をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
ソースが前記第１電圧ノードに電気的に接続され、ドレインが前記第６トランジスタの前記ゲートに接続され、ゲートに前記第２出力ノードから出力された前記電圧が供給されるｐチャネル型の第９トランジスタと、
前記第６トランジスタのドレインに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続されたｎチャネル型の第１０トランジスタと、
をさらに具備する請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項10】
前記第１回路は、
前記帰還電圧がゲートに供給されるｎチャネル型の第１０トランジスタと、
ゲートとドレインが前記第１０トランジスタのドレインに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１１トランジスタと、
前記参照電圧がゲートに供給されるｎチャネル型の第１２トランジスタと、
ドレインが前記第１２トランジスタのドレインに電気的に接続され、ゲートが前記第１１トランジスタのゲートに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１３トランジスタと、
前記第１０トランジスタのソース及び前記第１２トランジスタのソースに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１４トランジスタと、
前記第１２トランジスタのゲートに前記参照電圧を供給する定電圧源と、
前記定電圧源と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１５トランジスタと、
を有し、
前記第１出力電圧は、前記第１３トランジスタのドレインから出力される請求項８に記載の半導体集積回路。
前記帰還電圧がゲートに供給されるｎチャネル型の第１０トランジスタと、
ゲートとドレインが前記第１０トランジスタのドレインに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１１トランジスタと、
前記参照電圧がゲートに供給されるｎチャネル型の第１２トランジスタと、
ドレインが前記第１２トランジスタのドレインに電気的に接続され、ゲートが前記第１１トランジスタのゲートに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１３トランジスタと、
前記第１０トランジスタのソース及び前記第１２トランジスタのソースに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１４トランジスタと、
前記第１２トランジスタのゲートに前記参照電圧を供給する定電圧源と、
前記定電圧源と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１５トランジスタと、
を有し、
前記第１出力電圧は、前記第１３トランジスタのドレインから出力される請求項８に記載の半導体集積回路。
【請求項11】
前記第１回路は、
前記第１入力電圧がゲートに供給されるｎチャネル型の第１１トランジスタと、
ゲートとドレインが前記第１１トランジスタのドレインに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１２トランジスタと、
前記第２入力電圧がゲートに供給されるｎチャネル型の第１３トランジスタと、
ドレインが前記第１３トランジスタのドレインに電気的に接続され、ゲートが前記第１２トランジスタのゲートに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１４トランジスタと、
前記第１１トランジスタのソース及び前記第１３トランジスタのソースに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１５トランジスタと、
を有し、
前記第１出力電圧は、前記第１４トランジスタのドレインから出力される請求項９に記載の半導体集積回路。
前記第１入力電圧がゲートに供給されるｎチャネル型の第１１トランジスタと、
ゲートとドレインが前記第１１トランジスタのドレインに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１２トランジスタと、
前記第２入力電圧がゲートに供給されるｎチャネル型の第１３トランジスタと、
ドレインが前記第１３トランジスタのドレインに電気的に接続され、ゲートが前記第１２トランジスタのゲートに電気的に接続され、ソースが前記第１電圧ノードに電気的に接続されたｐチャネル型の第１４トランジスタと、
前記第１１トランジスタのソース及び前記第１３トランジスタのソースに入力端が接続された定電流源と、
前記定電流源の出力端と前記第３電圧ノードとの間に接続され、前記第２出力ノードから出力された前記電圧がゲートに供給されるｎチャネル型の第１５トランジスタと、
を有し、
前記第１出力電圧は、前記第１４トランジスタのドレインから出力される請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【0002】
負荷に対して、電圧を供給する、あるいは電圧の供給を遮断する半導体集積回路が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭６１－１７０１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
貫通電流防止機能を有し、低消費電力化が可能な半導体集積回路を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体集積回路は、第１電圧が供給される第１電圧ノードにソースが電気的に接続され、第２電圧が供給される第２電圧ノードにゲートが電気的に接続されたｐチャネル型の第１トランジスタと、第３電圧が供給される第３電圧ノードにソースが電気的に接続され、ゲートが前記第２電圧ノードに電気的に接続されたｎチャネル型の第２トランジスタと、前記第１トランジスタのドレインと、前記第２トランジスタのドレインとの間に電気的に接続されたデプレッション型でｎチャネル型の第３トランジスタと、ソースが前記第１電圧ノードに電気的に接続され、ゲートが前記第２トランジスタのドレインと前記第３トランジスタのソースとの間の第１出力ノードに接続されたｐチャネル型の第４トランジスタと、ソースが前記第３電圧ノードに電気的に接続され、ゲートが前記第４トランジスタのゲートに電気的に接続され、ドレインが前記第４トランジスタのドレインに電気的に接続されたｎチャネル型の第５トランジスタと、出力端子と、ソースが前記第１電圧ノードに電気的に接続され、前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間の第２出力ノードから出力された電圧に基づいてドレインから前記出力端子に出力電圧を出力し、前記ドレインがｎチャネル型のトランジスタのドレインに直接接続されていないｐチャネル型の第６トランジスタとを具備する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、技術的思想を具体化した装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を特定するものではない。
【0008】
１．第１実施形態
以下に、第１実施形態の半導体集積回路について説明する。第１実施形態の半導体集積回路は、ロードスイッチを備える。ロードスイッチは、電子回路などの負荷に対して、電源電圧を供給する、あるいは電源電圧の供給を遮断する回路である。
以下に、第１実施形態の半導体集積回路について説明する。第１実施形態の半導体集積回路は、ロードスイッチを備える。ロードスイッチは、電子回路などの負荷に対して、電源電圧を供給する、あるいは電源電圧の供給を遮断する回路である。
【0009】
１．１ 第１実施形態の構成
図１は、第１実施形態の半導体集積回路１の構成を示す回路図である。半導体集積回路１は、半導体集積回路１の後段に配置される負荷１００に対して、出力電圧ＶＯＵＴ（例えば、入力電圧ＶＩＮ）を供給する、あるいは出力電圧ＶＯＵＴの供給を遮断するロードスイッチを備える。
図１は、第１実施形態の半導体集積回路１の構成を示す回路図である。半導体集積回路１は、半導体集積回路１の後段に配置される負荷１００に対して、出力電圧ＶＯＵＴ（例えば、入力電圧ＶＩＮ）を供給する、あるいは出力電圧ＶＯＵＴの供給を遮断するロードスイッチを備える。
【0010】
半導体集積回路１は、制御回路１０_１、反転論理回路２０、及びロードスイッチ３０を有する。制御回路１０_１は、制御電圧ＶＣＴに応じてロードスイッチ３０の動作を制御する。反転論理回路２０は、制御回路１０_１の出力電圧を反転した電圧を出力する。ロードスイッチ３０は、入力電圧ＶＩＮを出力する、あるいは入力電圧ＶＩＮを遮断する回路である。
【0011】
以下に、制御回路１０_１及びロードスイッチ３０について詳述する。
【0012】
制御回路１０_１は、入力回路１１、インバータ１２、及びヒステリシス回路（または、チャタリング防止回路）１３を有する。
【0013】
入力回路１１は、制御電圧ＶＣＴを反転した電圧を出力する。入力回路１１は、ｐチャネルＭＯＳ電界効果トランジスタＰ１、デプレッション型のｎチャネルＭＯＳ電界効果トランジスタＤＮ１、及びｎチャネルＭＯＳ電界効果トランジスタＮ２を含む。以降、ｐチャネルＭＯＳ電界効果トランジスタをｐＭＯＳトランジスタと称し、ｎチャネルＭＯＳ電界効果トランジスタをｎＭＯＳトランジスタと称する。また、デプレッション型と記載しないＭＯＳトランジスタは、エンハンスメント型である。
【0014】
入力回路１１が含むｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ２は、インバータを構成する。ｎＭＯＳトランジスタＤＮ１は、ｐＭＯＳトランジスタＰ１と、ｎＭＯＳトランジスタＮ２との間に接続される。
【0015】
インバータ１２は、入力回路１１の出力電圧を反転した電圧を出力する。インバータ１２は、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３を含む。
【0016】
ヒステリシス回路１３は、入力回路１１から出力された電圧が振動するのを低減あるいは防止する。すなわち、ヒステリシス回路１３は、入力回路１１の出力電圧を安定化させる。ヒステリシス回路１３は、ｎＭＯＳトランジスタＮ４及びＮ５を含む。
【0017】
ロードスイッチ３０は、ｐＭＯＳトランジスタＰ３を含む。ロードスイッチ３０は、反転論理回路２０から出力された電圧に応じて、出力電圧ＶＯＵＴとして、入力電圧ＶＩＮを出力する、あるいは入力電圧ＶＩＮの出力を停止する。言い換えると、ロードスイッチ３０は、反転論理回路２０の出力電圧に基づいて、負荷１００に対して、出力電圧ＶＯＵＴ（入力電圧ＶＩＮ）を供給する、あるいは出力電圧ＶＯＵＴの供給を遮断する。
【0018】
ｐＭＯＳトランジスタＰ３は、製品仕様（例えば、オン抵抗及び電流動作条件）によってサイズ（チャネル幅Ｗ及びチャネル長Ｌ）が決定される。オン抵抗とは、ｐＭＯＳトランジスタＰ３がオン状態であるときの、ｐＭＯＳトランジスタＰ３のソースとドレイン間の抵抗特性のことである。ｐＭＯＳトランジスタＰ３には、低いオン抵抗と大きな電流を流せる特性が求められる。このため、ｐＭＯＳトランジスタＰ３は、ｐＭＯＳトランジスタＰ１及びＰ２よりも大きなチャネル幅Ｗを有する。
【0019】
以下に、半導体集積回路１における回路接続について説明する。
【0020】
ｐＭＯＳトランジスタＰ１のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１のソースに供給される。ｐＭＯＳトランジスタＰ１のゲート及びｎＭＯＳトランジスタＮ２のゲートは、制御電圧ＶＣＴが入力されるノードに接続される。すなわち、制御電圧ＶＣＴは、ｐＭＯＳトランジスタＰ１のゲート及びｎＭＯＳトランジスタＮ２のゲートに供給される。さらに、ｐＭＯＳトランジスタＰ１のドレインは、ｎＭＯＳトランジスタＤＮ１のドレインに接続される。
【0021】
ｎＭＯＳトランジスタＤＮ１のソース及びゲートは、ｎＭＯＳトランジスタＮ２のドレインに接続される。ｎＭＯＳトランジスタＤＮ１のバックゲートは、ｎＭＯＳトランジスタＤＮ１のソースに接続される。ｎＭＯＳトランジスタＤＮ１は、微小な電流源となるような比（Ｗ／Ｌ）に設定される。ｎＭＯＳトランジスタＤＮ１において、チャネル長Ｌはチャネル幅Ｗより大きい。
【0022】
なお、ｎＭＯＳトランジスタＤＮ１のバックゲートは、ｎＭＯＳトランジスタＤＮ１のソースに直接接続されてもよいし、抵抗を介して接続されてもよい。ｎＭＯＳトランジスタＤＮ１のバックゲートは、また基準電圧ＶＳＳが供給されるノードに接続されてもよい。また、例えば、ｐ型半導体基板内にｐ型半導体基板と絶縁されたｎ型領域を設け、このｎ型領域を用いて、ｎＭＯＳトランジスタＤＮ１におけるバックゲートがソースに電気的に接続されるようにする。これにより、バックゲートの電位がソースの電位に追従できるようにする。
【0023】
ｎＭＯＳトランジスタＮ２のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ２のソースに供給される。また、ｎＭＯＳトランジスタＮ２の利得は、ｎＭＯＳトランジスタＤＮ１の利得より大きい。
【0024】
ｎＭＯＳトランジスタＤＮ１のソースは、またｎＭＯＳトランジスタＮ４のドレイン、ｐＭＯＳトランジスタＰ２のゲート、及びｎＭＯＳトランジスタＮ３のゲートに接続される。ｎＭＯＳトランジスタＮ４のゲートは、制御電圧ＶＣＴが入力されるノードに接続される。すなわち、制御電圧ＶＣＴは、ｎＭＯＳトランジスタＮ４のゲートに供給される。ｎＭＯＳトランジスタＮ４のソースは、ｎＭＯＳトランジスタＮ５のドレインに接続される。ｎＭＯＳトランジスタＮ５のゲートは、ｐＭＯＳトランジスタＰ２のドレイン、及びｎＭＯＳトランジスタＮ３のドレインに接続される。ｎＭＯＳトランジスタＮ５のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ５のソースに供給される。
【0025】
ｐＭＯＳトランジスタＰ２のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ２のソースに供給される。ｐＭＯＳトランジスタＰ２のゲートは、ｎＭＯＳトランジスタＮ３のゲートに接続される。ｐＭＯＳトランジスタＰ２のドレインは、ｎＭＯＳトランジスタＮ３のドレインに接続される。ｎＭＯＳトランジスタＮ３のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ３のソースに供給される。
【0026】
ｐＭＯＳトランジスタＰ２のドレインとｎＭＯＳトランジスタＮ３のドレイン（インバータ１２の出力端）は、反転論理回路２０の入力端に接続される。反転論理回路２０の出力端は、ｐＭＯＳトランジスタＰ３のゲートに接続される。反転論理回路２０は、論理を反転する機能に加え、出力電圧の変化速度を制限することにより、ｐＭＯＳトランジスタＰ３が急激にオン状態もしくはオフ状態に変化することを低減もしくは防ぐ機能を有していてもよい。ｐＭＯＳトランジスタＰ３のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ３のソースに供給される。さらに、ｐＭＯＳトランジスタＰ３のドレインは、ｐＭＯＳトランジスタＰ３の後段に配置された負荷１００に接続される。負荷１００は、半導体集積回路１の外部に設けられる。ｐＭＯＳトランジスタＰ３は、負荷１００に出力電圧ＶＯＵＴを供給する、あるいは出力電圧ＶＯＵＴの供給を停止する。
【0027】
なお、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ３から構成されるインバータ１２の出力端をノードＮＡと称する。また、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２から構成される入力回路１１の出力端をノードＮＢと称する。
【0028】
入力電圧ＶＩＮあるいは制御電圧ＶＣＴは、基準電圧ＶＳＳに対して正の電圧である。入力電圧ＶＩＮは、例えば、３．６Ｖである。制御電圧ＶＣＴは、入力電圧ＶＩＮより高い電圧あるいは入力電圧ＶＩＮ以下の電圧であり、例えば３．６Ｖあるいは１．８Ｖである。基準電圧ＶＳＳは、例えば、接地電位あるいは０Ｖである。
【0029】
１．２ 第１実施形態の動作
以下に、第１実施形態の半導体集積回路１の動作について説明する。半導体集積回路１には、全てのＭＯＳトランジスタが安定に動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
以下に、第１実施形態の半導体集積回路１の動作について説明する。半導体集積回路１には、全てのＭＯＳトランジスタが安定に動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
【0030】
制御電圧ＶＣＴが“Ｌ”のとき、ｐＭＯＳトランジスタＰ１がオン状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオフ状態になる。これにより、ノードＮＢが“Ｈ”（例えば、３．６Ｖ）になる。ｎＭＯＳトランジスタＮ２がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0031】
ノードＮＢが“Ｈ”になると、ｐＭＯＳトランジスタＰ２はオフ状態になり、ｎＭＯＳトランジスタＮ３はオン状態になる。これにより、ノードＮＡが“Ｌ”になる。このとき、ｐＭＯＳトランジスタＰ２はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0032】
ノードＮＡが“Ｌ”になると、反転論理回路２０は、受信した“Ｌ”を反転して、“Ｈ”をｐＭＯＳトランジスタＰ３のゲートに出力する。ゲートに“Ｈ”が入力されると、ｐＭＯＳトランジスタＰ３はオフ状態になる。ｐＭＯＳトランジスタＰ３のソースには、入力電圧ＶＩＮが供給されている。ｐＭＯＳトランジスタＰ３は、オフ状態であるため、ソースに供給された入力電圧ＶＩＮの出力を遮断する。すなわち、ｐＭＯＳトランジスタＰ３は、出力電圧ＶＯＵＴとして、入力電圧ＶＩＮを出力するのを停止する。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
【0033】
制御電圧ＶＣＴが“Ｈ”（例えば、３．６Ｖあるいは１．８Ｖ）のとき、ｐＭＯＳトランジスタＰ１がオフ状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオン状態になる。これにより、ノードＮＢが“Ｌ”になる。ｐＭＯＳトランジスタＰ１がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0034】
ノードＮＢが“Ｌ”になると、ｐＭＯＳトランジスタＰ２はオン状態になり、ｎＭＯＳトランジスタＮ３はオフ状態になる。これにより、ノードＮＡが“Ｈ”になる。このとき、ｎＭＯＳトランジスタＮ３はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0035】
ノードＮＡが“Ｈ”になると、反転論理回路２０は、受信した“Ｈ”を反転して、“Ｌ”をｐＭＯＳトランジスタＰ３のゲートに出力する。ゲートに“Ｌ”が入力されると、ｐＭＯＳトランジスタＰ３はオン状態になる。ｐＭＯＳトランジスタＰ３は、オン状態であるため、ソースに供給された入力電圧ＶＩＮを出力する。すなわち、ｐＭＯＳトランジスタＰ３は、出力電圧ＶＯＵＴとして、入力電圧ＶＩＮを出力する。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 入力電圧ＶＩＮとして、例えば３．６Ｖが供給された状態で、制御電圧ＶＣＴとして“Ｈ”（例えば、１．８Ｖ）が入力されると、ｎＭＯＳトランジスタＮ２がオン状態になり、さらにはｐＭＯＳトランジスタＰ３がオン状態になる。また、制御電圧ＶＣＴとして“Ｌ”（例えば、ＶＳＳ）を入力されると、ｎＭＯＳトランジスタＮ２がオフ状態になり、さらにはｐＭＯＳトランジスタＰ３がオフ状態になる。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 入力電圧ＶＩＮとして、例えば３．６Ｖが供給された状態で、制御電圧ＶＣＴとして“Ｈ”（例えば、１．８Ｖ）が入力されると、ｎＭＯＳトランジスタＮ２がオン状態になり、さらにはｐＭＯＳトランジスタＰ３がオン状態になる。また、制御電圧ＶＣＴとして“Ｌ”（例えば、ＶＳＳ）を入力されると、ｎＭＯＳトランジスタＮ２がオフ状態になり、さらにはｐＭＯＳトランジスタＰ３がオフ状態になる。
【0036】
しかし、ｎＭＯＳトランジスタＮ２がオン状態あるいはオフ状態になる境目付近の制御電圧ＶＣＴ（例えば、ｎＭＯＳトランジスタＮ２のしきい電圧）が入力されると、ｐＭＯＳトランジスタＰ３はオン状態とオフ状態とを繰り返す場合がある。以降、ＭＯＳトランジスタがオン状態とオフ状態とを繰り返し、その出力電圧が振動する現象を、チャタリングと称す。
【0037】
このチャタリングの発生を防止するために、第１実施形態の半導体集積回路１は、ヒステリシス回路１３を備える。ヒステリシス回路１３は、ｎＭＯＳトランジスタＮ４及びＮ５を含む。ｎＭＯＳトランジスタＮ４及びＮ５は、入力回路１１及び反転論理回路２０のそれぞれの入力電圧を検知して、オン状態あるいはオフ状態になる。
【0038】
図２に、制御電圧ＶＣＴが上昇あるいは低下するときの出力電圧ＶＯＵＴの変化を示す。ｐＭＯＳトランジスタＰ３がオン状態になったとき、出力電圧ＶＯＵＴは入力電圧ＶＩＮへ遷移し、ｐＭＯＳトランジスタＰ３がオフ状態になったとき、出力電圧ＶＯＵＴは基準電圧ＶＳＳへ遷移する。
【0039】
ヒステリシス回路１３を備えることにより、図２に示すように、出力電圧ＶＯＵＴが、基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
【0040】
これにより、ｐＭＯＳトランジスタＰ３は、制御電圧ＶＣＴの上昇あるいは低下に対して、オフ状態にあるときはオン状態に遷移しにくく、オン状態にあるときはオフ状態に遷移しにくいという動作特性を持つ。この結果、ｎＭＯＳトランジスタＮ２がオン状態あるいはオフ状態になる境目付近の制御電圧ＶＣＴが入力された場合でも、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0041】
図３を用いて、入力回路１１の出力端（ノードＮＢ）に設けられたヒステリシス回路１３の動作について説明する。説明を容易にするために、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１及びＮ２の抵抗を、それぞれ“ＲＰ１”、“ＲＤＮ１”及び“ＲＮ２”と表記する。同様に、ｎＭＯＳトランジスタＮ４及びＮ５の抵抗を、それぞれ“ＲＮ４”及び“ＲＮ５”と表記する。“（ＲＮ４＋ＲＮ５）”と表記した場合、ｎＭＯＳトランジスタＮ４と、ｎＭＯＳトランジスタＮ５とが直列接続されたときの、ＲＮ４及びＲＮ５の合成抵抗を表す。また、“（ＲＮ２//（ＲＮ４＋ＲＮ５））”と表記した場合、ｎＭＯＳトランジスタＮ２と、ｎＭＯＳトランジスタＮ４及びＮ５とが並列接続されたときの、ＲＮ２、ＲＮ４及びＲＮ５の合成抵抗を表す。図３は、制御電圧ＶＣＴが上昇するときのノードＮAにおける電圧(以下、ノードＮＡ電圧と記す)と、制御電圧ＶＣＴが低下するときのノードＮＡ電圧を示す。
【0042】
制御電圧ＶＣＴが“Ｌ”から徐々に上昇し、（ＲＰ１＋ＲＤＮ１）よりもＲＮ２が低くなる電圧ＶＴＨ１に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧（以下、ノードＮＢ電圧と記す）は“Ｌ”になり、ノードＮＡ電圧は“Ｈ”になる。このとき、入力回路１１では、（ＲＰ１＋ＲＤＮ１）とＲＮ２とにおいて、いずれの抵抗が小さいか（あるいは大きいか）により、入力回路１１の出力電圧、すなわちノードＮＢ電圧が決定される。ノードＮＢ電圧が“Ｌ”になり、ノードＮＡ電圧が“Ｈ”になったとき、ｎＭＯＳトランジスタＮ４及びＮ５はオン状態になり、（ＲＮ２//（ＲＮ４＋ＲＮ５））が低下する。
【0043】
一方、制御電圧ＶＣＴが“Ｈ”から徐々に低下し、（ＲＰ１＋ＲＤＮ１）よりも（ＲＮ２//（ＲＮ４＋ＲＮ５））が高くなる電圧ＶＴＨ２に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧、すなわちノードＮＢ電圧は“Ｈ”になり、ノードＮＡ電圧は“Ｌ”になる。ノードＮＡ電圧が“Ｌ”になったとき、ｎＭＯＳトランジスタＮ４及びＮ５はオフ状態になり、（ＲＮ２//（ＲＮ４＋ＲＮ５））が上昇する。
【0044】
このように、ヒステリシス回路１３を構成するｎＭＯＳトランジスタＮ４及びＮ５がオン状態あるいはオフ状態に遷移することにより、ノードＮＢ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴと、ノードＮＢ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴとが、異なる電圧値に設定される。ノードＮＡ電圧は、ノードＮＢ電圧の反転電圧である。このため、図３に示すように、ノードＮＡ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴ（電圧ＶＴＨ１）と、ノードＮＡ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴ（電圧ＶＴＨ２）とが、異なる電圧値に設定される。詳しくは、ノードＮＡ電圧が“Ｈ”から“Ｌ”へ遷移するときの制御電圧ＶＣＴが“Ｌ”側へシフトされる。
【0045】
なお、ｎＭＯＳトランジスタＮ２のチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）より、ｎＭＯＳトランジスタＮ４の比（Ｗ／Ｌ）が大きいほうが、ヒステリシス幅、すなわち電圧ＶＴＨ１と電圧ＶＴＨ２との差が大きくなる。また、ｎＭＯＳトランジスタＮ２のしきい値電圧がｎＭＯＳトランジスタＮ４のしきい値電圧より高く設定されてもよい。これによっても、ヒステリシス幅を大きくできる。
【0046】
また、ｎＭＯＳトランジスタＮ５は、ノードＮＢからｎＭＯＳトランジスタＮ４を介して基準電圧ＶＳＳのノードへ流れる電流に対するスイッチの役割を持つ。ｎＭＯＳトランジスタＮ５は、ｎＭＯＳトランジスタＤＮ１が流せる電流より大きな電流を流せる比（Ｗ／Ｌ）を有する。すなわち、ｎＭＯＳトランジスタＮ５は、ｎＭＯＳトランジスタＤＮ１よりも大きな電流駆動能力を有する。ｎＭＯＳトランジスタＮ５がｎＭＯＳトランジスタＤＮ１よりも大きな電流駆動能力を有していれば、電圧ＶＴＨ１と電圧ＶＴＨ２に影響を与えることはない。
【0047】
以上により、第１実施形態では、ヒステリシス回路１３を備えることにより、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、ノードＮＡ電圧に生じるチャタリングを防止できる。これにより、反転論理回路２０の出力に生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0048】
なお、上述の動作では、制御電圧ＶＣＴとして“Ｈ”が入力されると、出力電圧ＶＯＵＴとして入力電圧ＶＩＮが出力され、制御電圧ＶＣＴとして“Ｌ”が入力されると、出力電圧ＶＯＵＴとして入力電圧ＶＩＮの出力が遮断される。
【0049】
しかし、制御電圧ＶＣＴとして“Ｈ”が入力されると、出力電圧ＶＯＵＴとして入力電圧ＶＩＮの出力が遮断され、制御電圧ＶＣＴとして“Ｌ”が入力されると、出力電圧ＶＯＵＴとして入力電圧ＶＩＮが出力される構成とすることも可能である。
【0050】
１．３ 第１実施形態の効果
第１実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
第１実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
【0051】
以下に、先ず第１実施形態に関連する２つの比較例１，２を示し、次に第１実施形態の効果について説明する。
【0052】
例えば、図４に示す比較例１においては、入力電圧ＶＩＮのノードからｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ２を介して基準電圧ＶＳＳのノードに流れる貫通電流Ｉａが発生する場合がある。貫通電流Ｉａは、素子の誤動作や破壊の原因になる。この貫通電流Ｉａを防ぐために、図５に示す比較例２では、入力電圧ＶＩＮのノードとｐＭＯＳトランジスタＰ１との間にｐＭＯＳトランジスタＰ２１を接続する。これにより、貫通電流Ｉａを抑制している。
【0053】
比較例２では、ｐＭＯＳトランジスタＰ２１及びＰ２２、及び定電流源ＩＳは、カレントミラーを構成する。このため、インバータを構成するｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ２がオン状態あるいはオフ状態のいずれの状態にあるかに関わらず、ｐＭＯＳトランジスタＰ２２及び定電流源ＩＳは、常時、電流Ｉｂを流し続ける。この電流Ｉｂは、半導体集積回路における消費電流として表れる。
【0054】
そこで、第１実施形態では、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２との間に、デプレッション型のｎＭＯＳトランジスタＤＮ１を接続する。これにより、第１実施形態の半導体集積回路１では、入力電圧ＶＩＮのノードから、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１及びＮ２を介して基準電圧ＶＳＳのノードへ流れる貫通電流を抑制できると共に、消費電力を低減することができる。
【0055】
さらに、第１実施形態では、入力回路１１の出力端（ノードＮＢ）に、ヒステリシス回路１３を接続する。ヒステリシス回路１３は、入力回路１１から出力される電圧（ノードＮＢの電圧）のチャタリングを低減する。これにより、ノードＮＢの電圧を受け取って動作するインバータ１２及び反転論理回路２０からの出力を安定化できる。この結果、ロードスイッチ３０の出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴを安定化することができる。
【0056】
以下に、第１実施形態の効果を詳述する。第１実施形態の半導体集積回路１は、主に以下の４つの効果を有する。
【0057】
１つ目は、貫通電流を防止できることである。第１実施形態では、比較例１に示したようなインバータ（ｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ２）に生じる貫通電流Ｉａを抑制することができる。すなわち、第１実施形態では、入力回路１１に生じる貫通電流Ｉａを防止することができる。ｎＭＯＳトランジスタＤＮ１は、貫通電流抑制機能を有する。この貫通電流抑制機能は、ｎＭＯＳトランジスタＤＮ１のチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）を最適化することにより、ｐＭＯＳトランジスタＰ１から流れる貫通電流Ｉａを抑制することで実現している。例えば、ｎＭＯＳトランジスタＤＮ１のチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）を１より小さく設定することで、貫通電流Ｉａを抑制する。
【0058】
２つ目は、消費電流（即ち、消費電力）を低減できることである。第１実施形態では、比較例２に示したようなカレントミラーを設けることなく、インバータに生じる貫通電流を防止できる。これにより、ｐＭＯＳトランジスタＰ２２及び定電流源ＩＳに流れる電流Ｉｂを削減することができ、消費電力を低減することができる。
【0059】
図６に、ロードスイッチ３０がオン状態にあるとき、すなわちｐＭＯＳトランジスタＰ３がオン状態にあるときの消費電流を示す。また図７に、ロードスイッチ３０がオフ状態にあるとき、すなわちｐＭＯＳトランジスタＰ３がオフ状態にあるときの消費電流を示す。これらから解るように、第１実施形態では、比較例２に比べて消費電流を大きく低減することができる。
【0060】
３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。第１実施形態では、制御電圧ＶＣＴとして、例えば、入力電圧ＶＩＮの１／３の電圧が入力された場合でも、入力電圧ＶＩＮあるいは基準電圧ＶＳＳのいずれかの電圧がノードＮＡから出力される。これにより、ノードＮＡから、入力電圧ＶＩＮでもなく基準電圧ＶＳＳでもない不定電圧が出力されるのを防止することができる。
【0061】
ノードＮＡからの不定電圧の出力を防止できるのは、以下の理由による。
【0062】
例えば、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２のみで構成されたインバータの場合、それぞれのトランジスタのドレイン電流Ｉｄは以下で表せる。
【0063】
Ｉｄ＝Ｋ’(Ｗ／Ｌ)(Ｖｇｓ－Ｖｔｈ)２(１＋λＶｄｓ) … （１）
ここで、Ｋ’：移動度、ゲート酸化膜容量などプロセスで決まる定数、Ｖｇｓ：ゲート－ソース間電圧、Ｖｔｈ：しきい値電圧、λ：チャネル長変調効果、Ｖｄｓ：ドレイン－ソース間電圧である。
ここで、Ｋ’：移動度、ゲート酸化膜容量などプロセスで決まる定数、Ｖｇｓ：ゲート－ソース間電圧、Ｖｔｈ：しきい値電圧、λ：チャネル長変調効果、Ｖｄｓ：ドレイン－ソース間電圧である。
【0064】
制御電圧ＶＣＴが基準電圧ＶＳＳから徐々に上がる場合を想定すると、ｎＭＯＳトランジスタＮ２のゲート－ソース間電圧Ｖｇｓは増加し、ドレイン電流Ｉｄは増加する。一方、ｐＭＯＳトランジスタＰ１のゲート－ソース間電圧Ｖｇｓは減少し、ドレイン電流Ｉｄは減少する。ｎＭＯＳトランジスタＮ２のドレイン電流ＩｄがｐＭＯＳトランジスタＰ１のドレイン電流Ｉｄを上回った瞬間、インバータの出力電圧が入力電圧ＶＩＮから基準電圧ＶＳＳに変化するのが理想であるが、そうはならない。式（１）に、（１＋λＶｄｓ）という項が存在するためである。
【0065】
ｎＭＯＳトランジスタＮ２のドレイン－ソース間電圧Ｖｄｓは、インバータの出力電圧である。ｐＭＯＳトランジスタＰ１のドレイン－ソース間電圧Ｖｄｓは、（ＶＩＮ－インバータの出力電圧）である。
【0066】
ｎＭＯＳトランジスタＮ２のゲート－ソース間電圧Ｖｇｓが増加し、そのドレイン電流Ｉｄが、ｐＭＯＳトランジスタＰ１のドレイン電流Ｉｄを超えそうになるとき、インバータの出力電圧が下がって、ｎＭＯＳトランジスタＮ２のドレイン－ソース間電圧Ｖｄｓは下がり（ドレイン電流Ｉｄ減少）、ｐＭＯＳトランジスタＰ１のドレイン－ソース間電圧Ｖｄｓは上がる（ドレイン電流Ｉｄ増加）という、逆の現象が出現する。
【0067】
このため、ｎＭＯＳトランジスタＮ２のドレイン電流Ｉｄは思ったほど増加せず、ｐＭＯＳトランジスタＰ１のドレイン電流Ｉｄは思ったほど減少しない。このため、二つのドレイン電流Ｉｄが一致してうまくバランスがとられる状況が生まれてしまう。このバランスにより、インバータの出力電圧が中間電圧で安定する状況が存在し、基準電圧ＶＳＳでも入力電圧ＶＩＮでもない、インバータとして避けるべき不定電圧（中間電圧）が出力されることになってしまう。
【0068】
一方、第１実施形態では、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２との間にデプレッション型のｎＭＯＳトランジスタＤＮ１を接続している。ｎＭＯＳトランジスタＤＮ１は、定電流源として動作する。定電流源としてのｎＭＯＳトランジスタＤＮ１は、ドレイン－ソース間電圧Ｖｄｓに依存せず、常に同じ電流を流す効果がある。このとき、式（１）における（１＋λＶｄｓ）項が常にほぼ１となる。（１＋λＶｄｓ）がほぼ１であるため、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＤＮ１が流す電流は、インバータの出力電圧の影響を受けない。したがって、上述したｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ１のドレイン電流Ｉｄがうまくバランスを取ってしまうような状況が起きにくい。
【0069】
これにより、インバータの出力電圧（即ち、ノードＮＢ電圧）が不定電圧になるのを防止できる。さらには、ノードＮＡからの不定電圧の出力を防止できる。 ４つ目は、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴを安定化できることである。第１実施形態では、入力回路１１とインバータ１２との間にヒステリシス回路１３を接続する。ヒステリシス回路１３は、入力回路１１の出力電圧、すなわち、ノードＮＢの電圧に生じるチャタリングを防止できる。これにより、ノードＮＢの後段に接続されたインバータ１２及び反転論理回路２０からの出力を安定化できる。この結果、ロードスイッチ３０の出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴを安定化することができる。
【0070】
１．４ 第１実施形態の変形例
次に、第１実施形態の変形例の半導体集積回路について説明する。図８は、第１実施形態の変形例の半導体集積回路１Ａの構成を示す回路図である。
次に、第１実施形態の変形例の半導体集積回路について説明する。図８は、第１実施形態の変形例の半導体集積回路１Ａの構成を示す回路図である。
【0071】
変形例の半導体集積回路１Ａは、図１に示した半導体集積回路１における反転論理回路２０に換えて、非反転論理回路２１を備える。非反転論理回路２１の入力端は、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。非反転論理回路２１の出力端は、ｐＭＯＳトランジスタＰ３のゲートに接続される。非反転論理回路２１は、論理を反転する機能に加え、出力電圧の変化速度を制限することにより、ｐＭＯＳトランジスタＰ３が急激にオン状態もしくはオフ状態に変化することを低減もしくは防ぐ機能を有していてもよい。
【0072】
変形例の半導体集積回路１Ａでは、制御電圧ＶＣＴとして“Ｌ”が入力されたとき、非反転論理回路２１の出力が“Ｌ”になる。これにより、ロードスイッチ３０は、出力電圧ＶＯＵＴとして、入力電圧ＶＩＮを負荷１００に供給する。一方、制御電圧ＶＣＴとして“Ｈ”が入力されたとき、非反転論理回路２１の出力が“Ｈ”になる。これにより、ロードスイッチ３０は、入力電圧ＶＩＮを負荷１００に供給するのを遮断する。
【0073】
変形例の半導体集積回路１Ａのその他の構成及び効果は、前述した第１実施形態の半導体集積回路１と同様である。
【0074】
２．第２実施形態
以下に、第２実施形態の半導体集積回路について説明する。第２実施形態の半導体集積回路は、第１実施形態と同様に、ロードスイッチを備える。第２実施形態は、図１に示した第１実施形態の半導体集積回路１において、ヒステリシス回路１３を他のヒステリシス回路に変更した例である。その他の構成は、前述した第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
以下に、第２実施形態の半導体集積回路について説明する。第２実施形態の半導体集積回路は、第１実施形態と同様に、ロードスイッチを備える。第２実施形態は、図１に示した第１実施形態の半導体集積回路１において、ヒステリシス回路１３を他のヒステリシス回路に変更した例である。その他の構成は、前述した第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
【0075】
２．１ 第２実施形態の構成
図９は、第２実施形態の半導体集積回路２の構成を示す回路図である。半導体集積回路２は、制御回路１０_２、反転論理回路２０、及びロードスイッチ３０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じてロードスイッチ３０の動作を制御する。反転論理回路２０及びロードスイッチ３０は、第１実施形態と同様である。
図９は、第２実施形態の半導体集積回路２の構成を示す回路図である。半導体集積回路２は、制御回路１０_２、反転論理回路２０、及びロードスイッチ３０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じてロードスイッチ３０の動作を制御する。反転論理回路２０及びロードスイッチ３０は、第１実施形態と同様である。
【0076】
以下に、制御回路１０_２について説明する。
【0077】
制御回路１０_２は、入力回路１１、インバータ１２、及びヒステリシス回路（または、チャタリング防止回路）１４を有する。
【0078】
ヒステリシス回路１４は、入力回路１１から出力された電圧に生じるチャタリングを防止する。すなわち、ヒステリシス回路１４は、入力回路１１の出力電圧を安定化させる。ヒステリシス回路１４は、ｐＭＯＳトランジスタＰ４及びデプレッション型のｎＭＯＳトランジスタＤＮ６を含む。
【0079】
ヒステリシス回路１４の回路接続は、以下の通りである。ｐＭＯＳトランジスタＰ４のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ４のソースに供給される。ｐＭＯＳトランジスタＰ４のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。ｐＭＯＳトランジスタＰ４のドレインは、ｎＭＯＳトランジスタＤＮ６のドレインに接続される。
【0080】
ｎＭＯＳトランジスタＤＮ６のゲートは、ｎＭＯＳトランジスタＤＮ６のソースに接続される。ｎＭＯＳトランジスタＤＮ６のソースは、ノードＮＢ、すなわちｎＭＯＳトランジスタＤＮ１のソース、ｎＭＯＳトランジスタＮ２のドレイン、ｐＭＯＳトランジスタＰ２のゲート、及びｎＭＯＳトランジスタＮ３のゲートに接続される。
【0081】
２．２ 第２実施形態の動作
次に、第２実施形態の半導体集積回路２の動作について説明する。半導体集積回路２の動作は、制御電圧ＶＣＴが“Ｌ”のとき、あるいは制御電圧ＶＣＴが“Ｈ”のときのいずれの場合も、第１実施形態と同様である。
次に、第２実施形態の半導体集積回路２の動作について説明する。半導体集積回路２の動作は、制御電圧ＶＣＴが“Ｌ”のとき、あるいは制御電圧ＶＣＴが“Ｈ”のときのいずれの場合も、第１実施形態と同様である。
【0082】
以下に、制御電圧ＶＣＴが“Ｌ”から“Ｈ”へ、あるいは“Ｈ”から“Ｌ”に遷移するときの動作を説明する。
【0083】
第２実施形態の半導体集積回路２は、出力電圧ＶＯＵＴに生じるチャタリングを防止するために、ヒステリシス回路１４を備える。第２実施形態では、ヒステリシス回路１４を備えることにより、出力電圧ＶＯＵＴが基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、出力電圧ＶＯＵＴが入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
【0084】
これにより、ｐＭＯＳトランジスタＰ３は、制御電圧ＶＣＴの上昇あるいは低下に対して、オフ状態にあるときはオン状態に遷移しにくく、オン状態にあるときはオフ状態に遷移しにくいという動作特性を持つ。この結果、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0085】
図３を用いて、入力回路１１の出力端（ノードＮＢ）に設けられたヒステリシス回路１４の動作について説明する。説明を容易にするために、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１及びＮ２の抵抗を、それぞれ“ＲＰ１”、“ＲＤＮ１”及び“ＲＮ２”と表記する。同様に、ｐＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＤＮ６の抵抗を、それぞれ“ＲＰ４”及び“ＲＤＮ６”と表記する。また、“（（ＲＰ１＋ＲＤＮ１）//（ＲＰ４＋ＲＤＮ６））”と表記した場合、ｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＤＮ１と、ｐＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＤＮ６とが並列接続されたときの、ＲＰ１、ＲＤＮ１、ＲＰ４、及びＲＤＮ６の合成抵抗を表す。
【0086】
制御電圧ＶＣＴが“Ｌ”から徐々に上昇し、（（ＲＰ１＋ＲＤＮ１）//（ＲＰ４＋ＲＤＮ６））よりもＲＮ２が低くなる電圧ＶＴＨ１に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧（ノードＮＢ電圧）は“Ｌ”になり、ノードＮＡ電圧は“Ｈ”になる。このとき、ｐＭＯＳトランジスタＰ４がオフ状態になるため、ｐＭＯＳトランジスタＰ４とｎＭＯＳトランジスタＤＮ６には電流が流れない。すると、（（ＲＰ１＋ＲＤＮ１）//（ＲＰ４＋ＲＤＮ６））は、ｐＭＯＳトランジスタＰ４がオン状態であったときより上昇する。
【0087】
一方、制御電圧ＶＣＴが“Ｈ”から徐々に低下し、（（ＲＰ１＋ＲＤＮ１）//（ＲＰ４＋ＲＤＮ６））よりもＲＮ２が高くなる電圧ＶＴＨ２に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧（ノードＮＢ電圧）は“Ｈ”になり、ノードＮＡ電圧は“Ｌ”になる。このとき、ｐＭＯＳトランジスタＰ４がオン状態になるため、ｐＭＯＳトランジスタＰ４とｎＭＯＳトランジスタＤＮ６に電流が流れる。すると、（（ＲＰ１＋ＲＤＮ１）//（ＲＰ４＋ＲＤＮ６））は、ｐＭＯＳトランジスタＰ４がオフ状態であったときより低下する。
【0088】
このように、ｐＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＤＮ６を含むヒステリシス回路１４がオン状態あるいはオフ状態に遷移することにより、ノードＮＢ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴと、ノードＮＢ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴとが、異なる電圧値に設定される。ノードＮＡ電圧は、ノードＮＢ電圧の反転電圧である。このため、図３に示すように、ノードＮＡ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴと、ノードＮＡ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴとが、異なる電圧値に設定される。詳しくは、ノードＮＡ電圧が“Ｌ”から“Ｈ”へ遷移するときの制御電圧ＶＣＴが“Ｈ”側へシフトされる。
【0089】
従って、第２実施形態では、ヒステリシス回路１４を備えることにより、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、ノードＮＡ電圧に生じるチャタリングを防止できる。これにより、反転論理回路２０の出力に生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0090】
２．３ 第２実施形態の効果
第２実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
第２実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
【0091】
第２実施形態の半導体集積回路２は、第１実施形態と同様に、主に以下の４つの効果を有する。
【0092】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0093】
４つ目は、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴを安定化できることである。第２実施形態では、入力回路１１とインバータ１２との間にヒステリシス回路１４を接続する。ヒステリシス回路１４は、入力回路１１の出力電圧、すなわち、ノードＮＢ電圧に生じるチャタリングを防止できる。これにより、ノードＮＢの後段に接続されたインバータ１２及び反転論理回路２０からの出力を安定化できる。この結果、ロードスイッチ３０の出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0094】
３．第３実施形態
以下に、第３実施形態の半導体集積回路について説明する。第３実施形態の半導体集積回路は、第１及び第２実施形態と同様に、ロードスイッチを備える。第３実施形態は、図１に示した第１実施形態の半導体集積回路１において、ヒステリシス回路１３を他のヒステリシス回路に変更した例である。その他の構成は、前述した第１実施形態と同様である。第３実施形態では、第１実施形態と異なる点について主に説明する。
以下に、第３実施形態の半導体集積回路について説明する。第３実施形態の半導体集積回路は、第１及び第２実施形態と同様に、ロードスイッチを備える。第３実施形態は、図１に示した第１実施形態の半導体集積回路１において、ヒステリシス回路１３を他のヒステリシス回路に変更した例である。その他の構成は、前述した第１実施形態と同様である。第３実施形態では、第１実施形態と異なる点について主に説明する。
【0095】
３．１ 第３実施形態の構成
図１０は、第３実施形態の半導体集積回路３の構成を示す回路図である。半導体集積回路３は、制御回路１０_３、反転論理回路２０、及びロードスイッチ３０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じてロードスイッチ３０の動作を制御する。反転論理回路２０及びロードスイッチ３０は、第１実施形態と同様である。
図１０は、第３実施形態の半導体集積回路３の構成を示す回路図である。半導体集積回路３は、制御回路１０_３、反転論理回路２０、及びロードスイッチ３０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じてロードスイッチ３０の動作を制御する。反転論理回路２０及びロードスイッチ３０は、第１実施形態と同様である。
【0096】
以下に、制御回路１０_３について説明する。
【0097】
制御回路１０_３は、入力回路１１、インバータ１２、及びヒステリシス回路（または、チャタリング防止回路）１５を有する。
【0098】
ヒステリシス回路１５は、入力回路１１から出力された電圧に生じるチャタリングを防止する。すなわち、ヒステリシス回路１５は、入力回路１１の出力電圧を安定化させる。ヒステリシス回路１５は、ｎＭＯＳトランジスタＮ７及びデプレッション型のｎＭＯＳトランジスタＤＮ８を含む。
【0099】
ヒステリシス回路１５の回路接続は、以下の通りである。ｎＭＯＳトランジスタＮ７のドレインは、ノードＮＢ、すなわちｎＭＯＳトランジスタＤＮ１のソース、ｎＭＯＳトランジスタＮ２のドレイン、ｐＭＯＳトランジスタＰ２のゲート、及びｎＭＯＳトランジスタＮ３のゲートに接続される。ｎＭＯＳトランジスタＮ７のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。ｎＭＯＳトランジスタＮ７のソースは、ｎＭＯＳトランジスタＤＮ８のドレインに接続される。
【0100】
ｎＭＯＳトランジスタＤＮ８のゲートは、ｎＭＯＳトランジスタＤＮ８のソースに接続される。ｎＭＯＳトランジスタＤＮ８のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＤＮ８のソースに供給される。
【0101】
３．２ 第３実施形態の動作
次に、第３実施形態の半導体集積回路３の動作について説明する。半導体集積回路３の動作は、制御電圧ＶＣＴが“Ｌ”のとき、あるいは制御電圧ＶＣＴが“Ｈ”のときのいずれの場合も、第１実施形態と同様である。
次に、第３実施形態の半導体集積回路３の動作について説明する。半導体集積回路３の動作は、制御電圧ＶＣＴが“Ｌ”のとき、あるいは制御電圧ＶＣＴが“Ｈ”のときのいずれの場合も、第１実施形態と同様である。
【0102】
以下に、制御電圧ＶＣＴが“Ｌ”から“Ｈ”へ、あるいは“Ｈ”から“Ｌ”に遷移するときの動作を説明する。
【0103】
第３実施形態の半導体集積回路３は、出力電圧ＶＯＵＴに生じるチャタリングを防止するために、ヒステリシス回路１５を備える。第３実施形態では、ヒステリシス回路１５を備えることにより、出力電圧ＶＯＵＴが基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、出力電圧ＶＯＵＴが入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
【0104】
これにより、ｐＭＯＳトランジスタＰ３は、制御電圧ＶＣＴの上昇あるいは低下に対して、オフ状態にあるときはオン状態に遷移しにくく、オン状態にあるときはオフ状態に遷移しにくいという動作特性を持つ。この結果、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0105】
図３を用いて、入力回路１１の出力端（ノードＮＢ）に設けられたヒステリシス回路１５の動作について説明する。説明を容易にするために、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１及びＮ２の抵抗を、それぞれ“ＲＰ１”、“ＲＤＮ１”及び“ＲＮ２”と表記する。同様に、ｎＭＯＳトランジスタＮ７及びｎＭＯＳトランジスタＤＮ８の抵抗を、それぞれ“ＲＮ７”及び“ＲＤＮ８”と表記する。また、“（ＲＮ２//（ＲＮ７＋ＲＤＮ８））”と表記した場合、ｎＭＯＳトランジスタＮ２と、ｎＭＯＳトランジスタＮ７及びｎＭＯＳトランジスタＤＮ８とが並列接続されたときの、ＲＮ２、ＲＮ７、及びＲＤＮ８の合成抵抗を表す。
【0106】
制御電圧ＶＣＴが“Ｌ”から徐々に上昇し、（ＲＰ１＋ＲＤＮ１）よりもＲＮ２が低くなる電圧ＶＴＨ１に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧（ノードＮＢ電圧）は“Ｌ”になり、ノードＮＡ電圧は“Ｈ”になる。ノードＮＢ電圧が“Ｌ”になり、ノードＮＡ電圧が“Ｈ”になったとき、ｎＭＯＳトランジスタＮ７はオン状態になり、（ＲＮ２//（ＲＮ７＋ＲＤＮ８））が低下する。
【0107】
一方、制御電圧ＶＣＴが“Ｈ”から徐々に低下し、（ＲＰ１＋ＲＤＮ１）よりも（ＲＮ２//（ＲＮ７＋ＲＤＮ８））が高くなる電圧ＶＴＨ２に制御電圧ＶＣＴが達したとき、入力回路１１の出力電圧、すなわちノードＮＢ電圧は“Ｈ”になり、ノードＮＡ電圧は“Ｌ”になる。ノードＮＡ電圧が“Ｌ”になったとき、ｎＭＯＳトランジスタＮ７はオフ状態になり、（ＲＮ２//（ＲＮ７＋ＲＤＮ８））が上昇する。
【0108】
このように、ｎＭＯＳトランジスタＮ７及びＤＮ８を含むヒステリシス回路１５がオン状態あるいはオフ状態に遷移することにより、ノードＮＢ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴと、ノードＮＢ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴとが、異なる電圧値に設定される。ノードＮＡ電圧は、ノードＮＢ電圧の反転電圧である。このため、図３に示すように、ノードＮＡ電圧が“Ｌ”から“Ｈ”へ立ち上がるときの制御電圧ＶＣＴと、ノードＮＡ電圧が“Ｈ”から“Ｌ”へ立ち下がるときの制御電圧ＶＣＴとが、異なる電圧値に設定される。詳しくは、ノードＮＡ電圧が“Ｈ”から“Ｌ”へ遷移するときの制御電圧ＶＣＴが“Ｌ”側へシフトされる。
【0109】
従って、第３実施形態では、ヒステリシス回路１５を備えることにより、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、ノードＮＡ電圧に生じるチャタリングを防止できる。これにより、反転論理回路２０の出力に生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0110】
なお、ＲＤＮ１はＲＤＮ８よりも小さく設定される。これは、制御電圧が“Ｈ”から“Ｌ”に遷移するとき、（ＲＰ１＋ＲＤＮ１）が（ＲＮ２//（ＲＮ７＋ＲＤＮ８））よりも小さくなければ、ノードＮＢ電圧が、“Ｈ”にならず、“Ｌ”のまま、あるいは不定となるためである。
【0111】
３．３ 第３実施形態の効果
第３実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
第３実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、ロードスイッチを含む半導体集積回路を提供できる。
【0112】
第３実施形態の半導体集積回路３は、第１実施形態と同様に、主に以下の４つの効果を有する。
【0113】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0114】
４つ目は、出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴを安定化できることである。第３実施形態では、入力回路１１とインバータ１２との間にヒステリシス回路１５を接続する。ヒステリシス回路１５は、入力回路１１の出力電圧、すなわち、ノードＮＢの電圧に生じるチャタリングを防止できる。これにより、ノードＮＢの後段に接続されたインバータ１２及び反転論理回路２０からの出力を安定化できる。この結果、ロードスイッチ３０の出力電圧ＶＯＵＴに生じるチャタリングを防止でき、出力電圧ＶＯＵＴの電圧値を安定化させることができる。
【0115】
４．第４実施形態
以下に、第４実施形態の半導体集積回路について説明する。第４実施形態の半導体集積回路は、レギュレータを備える。レギュレータは、電子回路などの負荷に対して、安定した一定電圧を出力する回路である。
以下に、第４実施形態の半導体集積回路について説明する。第４実施形態の半導体集積回路は、レギュレータを備える。レギュレータは、電子回路などの負荷に対して、安定した一定電圧を出力する回路である。
【0116】
第４実施形態は、第１実施形態の半導体集積回路１において、反転論理回路２０及びロードスイッチ３０に換えて、レギュレータの構成を備える例である。言い換えると、半導体集積回路１の制御回路１０_１に、レギュレータの構成を付加した例である。その他の構成は、前述した第１実施形態と同様である。第４実施形態では、第１実施形態と異なる点について主に説明する。
【0117】
４．１ 第４実施形態の構成
図１１は、第４実施形態の半導体集積回路４の構成を示す回路図である。半導体集積回路４は、半導体集積回路４の後段に配置される負荷１００に対して、入力電圧ＶＩＮに依存せず、出力電圧ＶＯＵＴとして一定電圧を供給するレギュレータ４０を備える。
図１１は、第４実施形態の半導体集積回路４の構成を示す回路図である。半導体集積回路４は、半導体集積回路４の後段に配置される負荷１００に対して、入力電圧ＶＩＮに依存せず、出力電圧ＶＯＵＴとして一定電圧を供給するレギュレータ４０を備える。
【0118】
半導体集積回路４は、制御回路１０_１及びレギュレータ４０を有する。制御回路１０_１は、制御電圧ＶＣＴに応じて、レギュレータ４０を動作状態あるいは非動作状態に制御する。制御回路１０_１の回路構成は、第１実施形態と同様である。
【0119】
以下に、レギュレータ４０について説明する。レギュレータ４０は、第１利得回路４１及び出力回路４２を含む。第１利得回路４１は、帰還電圧ＦＢと参照電圧ＶＲＥＦとの大小に応じた電圧を、ｎＭＯＳトランジスタＰ３のゲートに出力する。第１利得回路４１は、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、及びｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、定電流源ＩＳ１、及び参照電圧源ＶＲＥＦＳを含む。定電流源ＩＳ１は、一定の電流を供給できる電源である。参照電圧源ＶＲＥＦＳは、温度に依存せず、参照電圧ＶＲＥＦを生成する電源である。
【0120】
出力回路４２は、第１利得回路４１から出力された電圧に応じて、出力電圧ＶＯＵＴの電圧値を上昇あるいは低下させる。出力回路４２は、ｐＭＯＳトランジスタＰ３、抵抗ＲＦ、及び抵抗ＲＳを含む。抵抗ＲＦ及び抵抗ＲＳは帰還回路を構成する。帰還回路は、出力電圧ＶＯＵＴを、抵抗ＲＦ及び抵抗ＲＳにより分圧した帰還電圧ＦＢを出力する。
【0121】
以下に、レギュレータ４０の第１利得回路４１及び出力回路４２における回路接続について説明する。
【0122】
ｐＭＯＳトランジスタＰ１１のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１１のソースに供給される。ｐＭＯＳトランジスタＰ１１のゲートは、ｐＭＯＳトランジスタＰ１１のドレインに接続される。ｐＭＯＳトランジスタＰ１１のドレインは、ｎＭＯＳトランジスタＮ１１のドレインに接続される。
【0123】
ｎＭＯＳトランジスタＮ１１のソースは、定電流源ＩＳ１を介してｎＭＯＳトランジスタＮ１３のドレインに接続される。ｎＭＯＳトランジスタＮ１３のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ１３のソースに供給される。
【0124】
ｐＭＯＳトランジスタＰ１２のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１２のソースに供給される。ｐＭＯＳトランジスタＰ１２のゲートは、ｐＭＯＳトランジスタＰ１１のゲートに接続される。ｐＭＯＳトランジスタＰ１２のドレインは、ｎＭＯＳトランジスタＮ１２のドレインに接続される。ｎＭＯＳトランジスタＮ１２のソースは、ｎＭＯＳトランジスタＮ１１のソース及び定電流源ＩＳ１に接続される。
【0125】
ｎＭＯＳトランジスタＮ１２のゲートは、参照電圧源ＶＲＥＦＳに接続される。すなわち、参照電圧源ＶＲＥＦＳから供給される参照電圧ＶＲＥＦは、ｎＭＯＳトランジスタＮ１２のゲートに供給される。さらに、参照電圧源ＶＲＥＦＳは、ｎＭＯＳトランジスタＮ１４のドレインに接続される。ｎＭＯＳトランジスタＮ１４のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ１４のソースに供給される。
【0126】
ｐＭＯＳトランジスタＰ１３のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１３のソースに供給される。ｐＭＯＳトランジスタＰ１３のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。ｐＭＯＳトランジスタＰ１３のドレインは、ｐＭＯＳトランジスタＰ１２のドレイン、ｎＭＯＳトランジスタＮ１２のドレイン、及びｐＭＯＳトランジスタＰ３のゲートに接続される。
【0127】
ｎＭＯＳトランジスタＮ１３のゲート及びｎＭＯＳトランジスタＮ１４のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。
【0128】
ｐＭＯＳトランジスタＰ３のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ３のソースに供給される。ｐＭＯＳトランジスタＰ３のゲートは、ｐＭＯＳトランジスタＰ１２のドレイン及びｎＭＯＳトランジスタＮ１２のドレインに接続される。
【0129】
ｐＭＯＳトランジスタＰ３のドレインは、抵抗ＲＦ及び抵抗ＲＳを介して基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、抵抗ＲＳ及び抵抗ＲＦを介してｐＭＯＳトランジスタＰ３のドレインに供給される。抵抗ＲＦと抵抗ＲＳ間のノードは、ｎＭＯＳトランジスタＮ１１のゲートに接続される。抵抗ＲＦと抵抗ＲＳ間のノードから、帰還電圧ＦＢがｎＭＯＳトランジスタＮ１１のゲートに供給される。
【0130】
さらに、ｐＭＯＳトランジスタＰ３のドレインは、ｐＭＯＳトランジスタＰ３の後段に配置された負荷１００に接続される。負荷１００は、半導体集積回路４の外部に設けられる。ｐＭＯＳトランジスタＰ３は、出力電圧ＶＯＵＴとして、一定電圧を負荷１００に供給する、あるいは一定電圧の供給を停止する。
【0131】
４．２ 第４実施形態の動作
以下に、第４実施形態の半導体集積回路４の動作について説明する。半導体集積回路４には、全てのＭＯＳトランジスタが安定動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
以下に、第４実施形態の半導体集積回路４の動作について説明する。半導体集積回路４には、全てのＭＯＳトランジスタが安定動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
【0132】
制御電圧ＶＣＴが“Ｌ”のとき、ｐＭＯＳトランジスタＰ１がオン状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオフ状態になる。これにより、ノードＮＢが“Ｈ”（例えば、３．６Ｖ）になる。ｎＭＯＳトランジスタＮ２がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0133】
ノードＮＢが“Ｈ”になると、ｐＭＯＳトランジスタＰ２はオフ状態になり、ｎＭＯＳトランジスタＮ３はオン状態になる。これにより、ノードＮＡが“Ｌ”になる。このとき、ｐＭＯＳトランジスタＰ２はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0134】
ノードＮＡが“Ｌ”になると、ｐＭＯＳトランジスタＰ１３のゲート、ｎＭＯＳトランジスタＮ１３及びＮ１４のゲートに“Ｌ”が供給される。このため、ｐＭＯＳトランジスタＰ１３がオン状態になり、ｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態になる。
【0135】
ｎＭＯＳトランジスタＮ１１のゲートに、帰還電圧ＦＢが供給される。帰還電圧ＦＢは、出力電圧ＶＯＵＴを抵抗ＲＦと抵抗ＲＳとで抵抗分圧した電圧である。ｎＭＯＳトランジスタＮ１２のゲートに、参照電圧ＶＲＥＦが供給される。ここで、ｐＭＯＳトランジスタＰ１３がオン状態であるため、入力電圧ＶＩＮがｐＭＯＳトランジスタＰ１３を介してｐＭＯＳトランジスタＰ３のゲートに供給される。
【0136】
これにより、ｐＭＯＳトランジスタＰ３のゲートに入力電圧ＶＩＮが供給されるため、ｐＭＯＳトランジスタＰ３はオフ状態になり、出力電圧ＶＯＵＴの出力を停止する。この結果、レギュレータ４０は、動作を停止する、すなわち非動作状態になる。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
【0137】
制御電圧ＶＣＴが“Ｈ”（例えば、３．６Ｖあるいは１．８Ｖ）のとき、ｐＭＯＳトランジスタＰ１がオフ状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオン状態になる。これにより、ノードＮＢが“Ｌ”になる。ｐＭＯＳトランジスタＰ１がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0138】
ノードＮＢが“Ｌ”になると、ｐＭＯＳトランジスタＰ２はオン状態になり、ｎＭＯＳトランジスタＮ３はオフ状態になる。これにより、ノードＮＡが“Ｈ”になる。このとき、ｎＭＯＳトランジスタＮ３はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0139】
ノードＮＡが“Ｈ”になると、ｐＭＯＳトランジスタＰ１３のゲート、ｎＭＯＳトランジスタＮ１３及びＮ１４のゲートに“Ｈ”が供給される。このため、ｐＭＯＳトランジスタＰ１３がオフ状態になり、ｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になる。これにより、レギュレータ４０は、動作を開始する、すなわち動作状態になる。
【0140】
ｎＭＯＳトランジスタＮ１１のゲートに、帰還電圧ＦＢが供給される。帰還電圧ＦＢは、出力電圧ＶＯＵＴを抵抗ＲＦと抵抗ＲＳとで抵抗分圧した電圧である。ｎＭＯＳトランジスタＮ１２のゲートに、参照電圧ＶＲＥＦが供給される。ここで、ｐＭＯＳトランジスタＰ１３がオフ状態であるため、帰還電圧ＦＢと参照電圧ＶＲＥＦとの電圧差に応じた電圧が、ｐＭＯＳトランジスタＰ３のゲートに供給される。
【0141】
ｐＭＯＳトランジスタＰ３は、参照電圧ＶＲＥＦが帰還電圧ＦＢより高い場合（ＶＲＥＦ＞ＦＢの場合）、出力電圧ＶＯＵＴを上昇させる。一方、ｐＭＯＳトランジスタＰ３は、参照電圧ＶＲＥＦが帰還電圧ＦＢより低い場合（ＶＲＥＦ＜ＦＢの場合）、出力電圧ＶＯＵＴを低下させる。これにより、最終的には、参照電圧ＶＲＥＦと帰還電圧ＦＢとが等しくなるように、出力電圧ＶＯＵＴは一定電圧に収束する。すなわち、ｐＭＯＳトランジスタＰ３は、出力電圧ＶＯＵＴとして、収束した一定電圧を出力する。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 第４実施形態は、第１実施形態と同様に、ノードＮＡ電圧に生じるチャタリングを防止するために、ヒステリシス回路１３を備える。第４実施形態では、ヒステリシス回路１３を備えることにより、ノードＮＡ電圧が基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、ノードＮＡ電圧が入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 第４実施形態は、第１実施形態と同様に、ノードＮＡ電圧に生じるチャタリングを防止するために、ヒステリシス回路１３を備える。第４実施形態では、ヒステリシス回路１３を備えることにより、ノードＮＡ電圧が基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、ノードＮＡ電圧が入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
【0142】
これにより、ｐＭＯＳトランジスタＰ１３は、制御電圧ＶＣＴの上昇あるいは低下に対して、オフ状態にあるときはオン状態に遷移しにくく、オン状態にあるときはオフ状態に遷移しにくいという動作特性を持つ。この結果、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、ノードＮＡ電圧に生じるチャタリングを防止でき、レギュレータ４０の動作制御を安定化させることができる。
【0143】
また、ヒステリシス回路１３の動作については、第１実施形態におけるヒステリシス回路１３と同様である。
【0144】
なお、上述の動作説明では、ノードＮＡ電圧がｐＭＯＳトランジスタＰ１３、ｎＭＯＳトランジスタＮ１３及びＮ１４のゲートに入力されたが、ノードＮＡ電圧に換えて、ノードＮＢ電圧がｐＭＯＳトランジスタＰ１３、ｎＭＯＳトランジスタＮ１３及びＮ１４のゲートに入力されるように構成してもよい。この場合、制御電圧ＶＣＴとして“Ｈ”が入力されると、レギュレータ４０は非動作状態となり、制御電圧ＶＣＴとして“Ｌ”が入力されると、レギュレータ４０は動作状態となる。
【0145】
また、第４実施形態では、インバータ１２と出力回路４２との間に、１つの利得回路４１を配置したが、２つの利得回路を配置してもよい。すなわち、第１利得回路４１と出力回路４２との間に、第２利得回路を配置してもよい。第２利得回路を配置すれば、レギュレータにおける利得が上がり、定電圧特性を向上させることができる。
【0146】
４．３ 第４実施形態の効果
第４実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
第４実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
【0147】
第４実施形態の半導体集積回路４は、第１実施形態と同様に、以下の効果を有する。
【0148】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0149】
さらに、半導体集積回路４では、ノードＮＡ電圧に生じるチャタリングを防止でき、レギュレータ４０の動作を安定化できる。
【0150】
５．第５実施形態
以下に、第５実施形態の半導体集積回路について説明する。第５実施形態の半導体集積回路は、第４実施形態と同様に、レギュレータを備える。第５実施形態は、図１１に示した第４実施形態の半導体集積回路４において、ヒステリシス回路１３をヒステリシス回路１４に変更した例である。言い換えると、第２実施形態の半導体集積回路２の制御回路１０_２に、レギュレータの構成を付加した例である。その他の構成は、前述した第２あるいは第４実施形態と同様である。第５実施形態では、第２あるいは第４実施形態と異なる点について主に説明する。
以下に、第５実施形態の半導体集積回路について説明する。第５実施形態の半導体集積回路は、第４実施形態と同様に、レギュレータを備える。第５実施形態は、図１１に示した第４実施形態の半導体集積回路４において、ヒステリシス回路１３をヒステリシス回路１４に変更した例である。言い換えると、第２実施形態の半導体集積回路２の制御回路１０_２に、レギュレータの構成を付加した例である。その他の構成は、前述した第２あるいは第４実施形態と同様である。第５実施形態では、第２あるいは第４実施形態と異なる点について主に説明する。
【0151】
５．１ 第５実施形態の構成
図１２は、第５実施形態の半導体集積回路５の構成を示す回路図である。半導体集積回路５は、制御回路１０_２及びレギュレータ４０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じて、レギュレータ４０を動作状態あるいは非動作状態に制御する。制御回路１０_２の回路構成は、第２実施形態と同様である。レギュレータ４０は、第１利得回路４１及び出力回路４２を含む。レギュレータ４０の回路構成は、第４実施形態と同様である。
図１２は、第５実施形態の半導体集積回路５の構成を示す回路図である。半導体集積回路５は、制御回路１０_２及びレギュレータ４０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じて、レギュレータ４０を動作状態あるいは非動作状態に制御する。制御回路１０_２の回路構成は、第２実施形態と同様である。レギュレータ４０は、第１利得回路４１及び出力回路４２を含む。レギュレータ４０の回路構成は、第４実施形態と同様である。
【0152】
５．２ 第５実施形態の動作
以下に、第５実施形態の半導体集積回路５の動作について説明する。半導体集積回路５の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第４実施形態と同様である。
以下に、第５実施形態の半導体集積回路５の動作について説明する。半導体集積回路５の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第４実施形態と同様である。
【0153】
また、半導体集積回路５におけるヒステリシス回路１４の動作については、第２実施形態におけるヒステリシス回路１４と同様である。
【0154】
５．３ 第５実施形態の効果
第５実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
第５実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
【0155】
第５実施形態の半導体集積回路５は、第１実施形態と同様に、以下の効果を有する。
【0156】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0157】
さらに、半導体集積回路５では、ノードＮＡ電圧に生じるチャタリングを防止でき、レギュレータ４０の動作を安定化できる。
【0158】
６．第６実施形態
以下に、第６実施形態の半導体集積回路について説明する。第６実施形態の半導体集積回路は、第４及び第５実施形態と同様に、レギュレータを備える。第６実施形態は、図１１に示した第４実施形態の半導体集積回路４において、ヒステリシス回路１３をヒステリシス回路１５に変更した例である。言い換えると、第３実施形態の半導体集積回路３の制御回路１０_３に、レギュレータの構成を付加した例である。その他の構成は、前述した第３あるいは第４実施形態と同様である。第６実施形態では、第３あるいは第４実施形態と異なる点について主に説明する。
以下に、第６実施形態の半導体集積回路について説明する。第６実施形態の半導体集積回路は、第４及び第５実施形態と同様に、レギュレータを備える。第６実施形態は、図１１に示した第４実施形態の半導体集積回路４において、ヒステリシス回路１３をヒステリシス回路１５に変更した例である。言い換えると、第３実施形態の半導体集積回路３の制御回路１０_３に、レギュレータの構成を付加した例である。その他の構成は、前述した第３あるいは第４実施形態と同様である。第６実施形態では、第３あるいは第４実施形態と異なる点について主に説明する。
【0159】
６．１ 第６実施形態の構成
図１３は、第６実施形態の半導体集積回路６の構成を示す回路図である。半導体集積回路６は、制御回路１０_３及びレギュレータ４０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じて、レギュレータ４０を動作状態あるいは非動作状態に制御する。制御回路１０_３の回路構成は、第３実施形態と同様である。レギュレータ４０は、第１利得回路４１及び出力回路４２を含む。レギュレータ４０の回路構成は、第４実施形態と同様である。
図１３は、第６実施形態の半導体集積回路６の構成を示す回路図である。半導体集積回路６は、制御回路１０_３及びレギュレータ４０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じて、レギュレータ４０を動作状態あるいは非動作状態に制御する。制御回路１０_３の回路構成は、第３実施形態と同様である。レギュレータ４０は、第１利得回路４１及び出力回路４２を含む。レギュレータ４０の回路構成は、第４実施形態と同様である。
【0160】
６．２ 第６実施形態の動作
以下に、第６実施形態の半導体集積回路６の動作について説明する。半導体集積回路６の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第４実施形態と同様である。
以下に、第６実施形態の半導体集積回路６の動作について説明する。半導体集積回路６の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第４実施形態と同様である。
【0161】
また、半導体集積回路６におけるヒステリシス回路１５の動作については、第３実施形態におけるヒステリシス回路１５と同様である。
【0162】
６．３ 第６実施形態の効果
第６実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
第６実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、レギュレータを含む半導体集積回路を提供できる。
【0163】
第６実施形態の半導体集積回路６は、第１実施形態と同様に、以下の効果を有する。
【0164】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0165】
さらに、半導体集積回路６では、ノードＮＡ電圧に生じるチャタリングを防止でき、レギュレータ４０の動作を安定化できる。
【0166】
７．第７実施形態
以下に、第７実施形態の半導体集積回路について説明する。第７実施形態の半導体集積回路は、オペアンプ（または、演算増幅器）を備える。オペアンプは、電子回路などの負荷に対して、２つの入力電圧の電圧差に応じた電圧を出力する回路である。
以下に、第７実施形態の半導体集積回路について説明する。第７実施形態の半導体集積回路は、オペアンプ（または、演算増幅器）を備える。オペアンプは、電子回路などの負荷に対して、２つの入力電圧の電圧差に応じた電圧を出力する回路である。
【0167】
第７実施形態は、第１実施形態の半導体集積回路１において、反転論理回路２０及びロードスイッチ３０に換えて、オペアンプの構成を備える例である。言い換えると、半導体集積回路１の制御回路１０_１に、オペアンプの構成を付加した例である。その他の構成は、前述した第１実施形態と同様である。第７実施形態では、第１実施形態と異なる点について主に説明する。
【0168】
７．１ 第７実施形態の構成
図１４は、第７実施形態の半導体集積回路７の構成を示す回路図である。半導体集積回路７は、半導体集積回路７の後段に配置される負荷１００に対して、出力電圧ＶＯＵＴとして、電圧ＩＮＰと電圧ＩＮＮとの電圧差に応じた電圧を供給するオペアンプ５０を備える。
図１４は、第７実施形態の半導体集積回路７の構成を示す回路図である。半導体集積回路７は、半導体集積回路７の後段に配置される負荷１００に対して、出力電圧ＶＯＵＴとして、電圧ＩＮＰと電圧ＩＮＮとの電圧差に応じた電圧を供給するオペアンプ５０を備える。
【0169】
半導体集積回路７は、制御回路１０_１及びオペアンプ５０を有する。制御回路１０_１は、制御電圧ＶＣＴに応じて、オペアンプ５０を動作状態あるいは非動作状態に制御する。制御回路１０_１の回路構成は、第１実施形態と同様である。
【0170】
以下に、オペアンプ５０について説明する。オペアンプ５０は、第１利得回路５１及び出力回路５２を含む。第１利得回路５１は、電圧ＩＮＮと電圧ＩＮＰの２つの電圧を受け取り、電圧ＩＮＮと電圧ＩＮＰとの電圧差に応じて増幅した電圧を、ｐＭＯＳトランジスタＰ３のゲートに出力する。第１利得回路５１は、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、及びｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、及び定電流源ＩＳ１を含む。
【0171】
出力回路５２は、第１利得回路５１から出力された電圧に応じて、出力電圧ＶＯＵＴの電圧値を上昇あるいは低下させる。出力回路５２は、ｐＭＯＳトランジスタＰ３、ｎＭＯＳトランジスタＮ１５、及び定電流源ＩＳ２を含む。定電流源ＩＳ２は、一定の電流を供給できる電源である。
【0172】
以下に、オペアンプ５０の第１利得回路５１及び出力回路５２における回路接続について説明する。
【0173】
ｐＭＯＳトランジスタＰ１１のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１１のソースに供給される。ｐＭＯＳトランジスタＰ１１のゲートは、ｐＭＯＳトランジスタＰ１１のドレインに接続される。ｐＭＯＳトランジスタＰ１１のドレインは、ｎＭＯＳトランジスタＮ１１のドレインに接続される。
【0174】
ｎＭＯＳトランジスタＮ１１のソースは、定電流源ＩＳ１を介してｎＭＯＳトランジスタＮ１３のドレインに接続される。ｎＭＯＳトランジスタＮ１３のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ１３のソースに供給される。
【0175】
ｐＭＯＳトランジスタＰ１２のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１２のソースに供給される。ｐＭＯＳトランジスタＰ１２のゲートは、ｐＭＯＳトランジスタＰ１１のゲートに接続される。ｐＭＯＳトランジスタＰ１２のドレインは、ｎＭＯＳトランジスタＮ１２のドレインに接続される。ｎＭＯＳトランジスタＮ１２のソースは、ｎＭＯＳトランジスタＮ１１のソース及び定電流源ＩＳ１に接続される。
【0176】
ｐＭＯＳトランジスタＰ１３のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ１３のソースに供給される。ｐＭＯＳトランジスタＰ１３のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。ｐＭＯＳトランジスタＰ１３のドレインは、ｐＭＯＳトランジスタＰ１２のドレイン、ｎＭＯＳトランジスタＮ１２のドレイン、及びｐＭＯＳトランジスタＰ３のゲートに接続される。また、ｎＭＯＳトランジスタＮ１３のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。
【0177】
ｐＭＯＳトランジスタＰ３のソースは、入力電圧ＶＩＮが供給されるノードに接続される。すなわち、入力電圧ＶＩＮは、ｐＭＯＳトランジスタＰ３のソースに供給される。ｐＭＯＳトランジスタＰ３のゲートは、ｐＭＯＳトランジスタＰ１２のドレイン及びｎＭＯＳトランジスタＮ１２のドレインに接続される。
【0178】
ｐＭＯＳトランジスタＰ３のドレインは、定電流源ＩＳ２を介してｎＭＯＳトランジスタＮ１５のドレインに接続される。ｎＭＯＳトランジスタＮ１５のソースは、基準電圧ＶＳＳが供給されるノードに接続される。すなわち、基準電圧ＶＳＳは、ｎＭＯＳトランジスタＮ１５のソースに供給される。ｎＭＯＳトランジスタＮ１５のゲートは、ノードＮＡ、すなわちｐＭＯＳトランジスタＰ２のドレイン及びｎＭＯＳトランジスタＮ３のドレインに接続される。
【0179】
さらに、ｐＭＯＳトランジスタＰ３のドレインは、ｐＭＯＳトランジスタＰ３の後段に配置された負荷１００に接続される。負荷１００は、半導体集積回路４の外部に設けられる。ｐＭＯＳトランジスタＰ３は、電圧ＩＮＰと電圧ＩＮＮとの電圧差に応じた電圧を、出力電圧ＶＯＵＴとして負荷１００に供給する、あるいは出力電圧ＶＯＵＴの供給を停止する。
【0180】
また、出力電圧ＶＯＵＴは、直接、あるいは抵抗、容量、コイルを介して、電圧ＩＮＮとしてｎＭＯＳトランジスタＮ１１のゲートに供給される。
【0181】
７．２ 第７実施形態の動作
以下に、第７実施形態の半導体集積回路７の動作について説明する。半導体集積回路７には、全てのＭＯＳトランジスタが安定動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
以下に、第７実施形態の半導体集積回路７の動作について説明する。半導体集積回路７には、全てのＭＯＳトランジスタが安定動作できる入力電圧ＶＩＮが供給されるものとする。
（１）制御電圧ＶＣＴが“Ｌ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖ（以下“Ｈ”と記す）であり、制御電圧ＶＣＴが基準電圧ＶＳＳ（以下“Ｌ”と記す）である場合、以下のように動作する。
【0182】
制御電圧ＶＣＴが“Ｌ”のとき、ｐＭＯＳトランジスタＰ１がオン状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオフ状態になる。これにより、ノードＮＢが“Ｈ”（例えば、３．６Ｖ）になる。ｎＭＯＳトランジスタＮ２がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0183】
ノードＮＢが“Ｈ”になると、ｐＭＯＳトランジスタＰ２はオフ状態になり、ｎＭＯＳトランジスタＮ３はオン状態になる。これにより、ノードＮＡが“Ｌ”になる。このとき、ｐＭＯＳトランジスタＰ２はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0184】
ノードＮＡが“Ｌ”になると、ｐＭＯＳトランジスタＰ１３のゲート、ｎＭＯＳトランジスタＮ１３及びＮ１５のゲートに“Ｌ”が供給される。このため、ｐＭＯＳトランジスタＰ１３がオン状態になり、ｎＭＯＳトランジスタＮ１３及びＮ１５はオフ状態になる。
【0185】
ｎＭＯＳトランジスタＮ１１のゲートに、電圧ＩＮＮが供給される。電圧ＩＮＮは、出力電圧ＶＯＵＴが、直接、あるいは抵抗、容量、コイルを介して供給された電圧である。ｎＭＯＳトランジスタＮ１２のゲートに、電圧ＩＮＰが供給される。ここで、ｐＭＯＳトランジスタＰ１３がオン状態であるため、入力電圧ＶＩＮがｐＭＯＳトランジスタＰ１３を介してｐＭＯＳトランジスタＰ３のゲートに供給される。
【0186】
これにより、ｐＭＯＳトランジスタＰ３のゲートに入力電圧ＶＩＮが供給されるため、ｐＭＯＳトランジスタＰ３はオフ状態になり、出力電圧ＶＯＵＴの出力を停止する。この結果、オペアンプ５０は、動作を停止する、すなわち非動作状態になる。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
（２）制御電圧ＶＣＴが“Ｈ”のとき
例えば、入力電圧ＶＩＮが３．６Ｖであり、制御電圧ＶＣＴが３．６Ｖ、あるいは入力電圧ＶＩＮの１／２の電圧である１．８Ｖ（以下“Ｈ”と記す）の場合、以下のように動作する。
【0187】
制御電圧ＶＣＴが“Ｈ”（例えば、３．６Ｖあるいは１．８Ｖ）のとき、ｐＭＯＳトランジスタＰ１がオフ状態になり、ｎＭＯＳトランジスタＮ２及びＮ４がオン状態になる。これにより、ノードＮＢが“Ｌ”になる。ｐＭＯＳトランジスタＰ１がオフ状態であるため、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＤＮ１、及びｎＭＯＳトランジスタＮ２が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードから入力回路１１を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0188】
ノードＮＢが“Ｌ”になると、ｐＭＯＳトランジスタＰ２はオン状態になり、ｎＭＯＳトランジスタＮ３はオフ状態になる。これにより、ノードＮＡが“Ｈ”になる。このとき、ｎＭＯＳトランジスタＮ３はオフ状態であるため、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ３が直列に接続されたラインには電流が流れない。すなわち、入力電圧ＶＩＮのノードからインバータ１２を介して基準電圧ＶＳＳのノードへ流れる貫通電流は発生しない。
【0189】
ノードＮＡが“Ｈ”になると、ｐＭＯＳトランジスタＰ１３のゲート、ｎＭＯＳトランジスタＮ１３及びＮ１５のゲートに“Ｈ”が供給される。このため、ｐＭＯＳトランジスタＰ１３がオフ状態になり、ｎＭＯＳトランジスタＮ１３及びＮ１５はオン状態になる。これにより、オペアンプ５０は、動作を開始する、すなわち動作状態になる。
【0190】
ｎＭＯＳトランジスタＮ１１のゲートに、電圧ＩＮＮが供給される。電圧ＩＮＮは、出力電圧ＶＯＵＴが、直接、あるいは抵抗、容量、コイルを介して供給された電圧である。ｎＭＯＳトランジスタＮ１２のゲートに、電圧ＩＮＰが供給される。ここで、ｐＭＯＳトランジスタＰ１３がオフ状態であるため、電圧ＩＮＰと電圧ＩＮＮとの電圧差に応じて増幅された電圧が、ｐＭＯＳトランジスタＰ３のゲートに供給される。
【0191】
ｐＭＯＳトランジスタＰ３は、電圧ＩＮＰが電圧ＩＮＮより高い場合（ＩＮＰ＞ＩＮＮの場合）、出力電圧ＶＯＵＴを上昇させる。一方、ｐＭＯＳトランジスタＰ３は、電圧ＩＮＰが電圧ＩＮＮより低い場合（ＩＮＰ＜ＩＮＮの場合）、出力電圧ＶＯＵＴを低下させる。これにより、最終的には、電圧ＩＮＰと電圧ＩＮＮとが等しくなるように、出力圧ＶＯＵＴは収束する。すなわち、ｐＭＯＳトランジスタＰ３は、出力電圧ＶＯＵＴとして、収束した電圧を出力する。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 第７実施形態は、第１実施形態と同様に、ノードＮＡ電圧に生じるチャタリングを防止するために、ヒステリシス回路１３を備える。第７実施形態では、ヒステリシス回路１３を備えることにより、ノードＮＡ電圧が基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、ノードＮＡ電圧が入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
（３）制御電圧ＶＣＴが“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に遷移するとき 第７実施形態は、第１実施形態と同様に、ノードＮＡ電圧に生じるチャタリングを防止するために、ヒステリシス回路１３を備える。第７実施形態では、ヒステリシス回路１３を備えることにより、ノードＮＡ電圧が基準電圧ＶＳＳから入力電圧ＶＩＮに遷移するときの制御電圧ＶＣＴと、ノードＮＡ電圧が入力電圧ＶＩＮから基準電圧ＶＳＳに遷移するときの制御電圧ＶＣＴとを、異なる電圧値に設定できる。
【0192】
これにより、ｐＭＯＳトランジスタＰ１３は、制御電圧ＶＣＴの上昇あるいは低下に対して、オフ状態にあるときはオン状態に遷移しにくく、オン状態にあるときはオフ状態に遷移しにくいという動作特性を持つ。この結果、ｎＭＯＳトランジスタＮ２のしきい値電圧付近の制御電圧ＶＣＴが入力された場合でも、ノードＮＡ電圧に生じるチャタリングを防止でき、オペアンプ５０の動作制御を安定化させることができる。
【0193】
また、ヒステリシス回路１３の動作については、第１実施形態におけるヒステリシス回路１３と同様である。
【0194】
なお、上述の動作説明では、ノードＮＡ電圧がｐＭＯＳトランジスタＰ１３、ｎＭＯＳトランジスタＮ１３及びＮ１５のゲートに入力されたが、ノードＮＡ電圧に換えて、ノードＮＢ電圧がｐＭＯＳトランジスタＰ１３、ｎＭＯＳトランジスタＮ１３及びＮ１５のゲートに入力されるように構成してもよい。この場合、制御電圧ＶＣＴとして“Ｈ”が入力されると、オペアンプ５０は非動作状態となり、制御電圧ＶＣＴとして“Ｌ”が入力されると、オペアンプ５０は動作状態となる。
【0195】
また、第７実施形態では、インバータ１２と出力回路５２との間に、１つの利得回路５１を配置したが、２つの利得回路を配置してもよい。すなわち、第１利得回路５１と出力回路５２との間に、第２利得回路を配置してもよい。第２利得回路を配置すれば、オペアンプ５０における利得が上がり、増幅特性を向上させることができる。
【0196】
７．３ 第７実施形態の効果
第７実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
第７実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
【0197】
第７実施形態の半導体集積回路７は、第１実施形態と同様に、以下の効果を有する。
【0198】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0199】
さらに、半導体集積回路７では、ノードＮＡ電圧に生じるチャタリングを防止でき、オペアンプ５０の動作を安定化できる。
【0200】
８．第８実施形態
以下に、第８実施形態の半導体集積回路について説明する。第８実施形態の半導体集積回路は、第７実施形態と同様に、オペアンプを備える。第８実施形態は、図１４に示した第７実施形態の半導体集積回路７において、ヒステリシス回路１３をヒステリシス回路１４に変更した例である。言い換えると、第２実施形態の半導体集積回路２の制御回路１０_２に、オペアンプの構成を付加した例である。その他の構成は、前述した第２あるいは第７実施形態と同様である。第８実施形態では、第２あるいは第７実施形態と異なる点について主に説明する。
以下に、第８実施形態の半導体集積回路について説明する。第８実施形態の半導体集積回路は、第７実施形態と同様に、オペアンプを備える。第８実施形態は、図１４に示した第７実施形態の半導体集積回路７において、ヒステリシス回路１３をヒステリシス回路１４に変更した例である。言い換えると、第２実施形態の半導体集積回路２の制御回路１０_２に、オペアンプの構成を付加した例である。その他の構成は、前述した第２あるいは第７実施形態と同様である。第８実施形態では、第２あるいは第７実施形態と異なる点について主に説明する。
【0201】
８．１ 第８実施形態の構成
図１５は、第８実施形態の半導体集積回路８の構成を示す回路図である。半導体集積回路８は、制御回路１０_２及びオペアンプ５０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じて、オペアンプ５０を動作状態あるいは非動作状態に制御する。制御回路１０_２の回路構成は、第２実施形態と同様である。オペアンプ５０は、第１利得回路５１及び出力回路５２を含む。オペアンプ５０の回路構成は、第７実施形態と同様である。
図１５は、第８実施形態の半導体集積回路８の構成を示す回路図である。半導体集積回路８は、制御回路１０_２及びオペアンプ５０を有する。制御回路１０_２は、制御電圧ＶＣＴに応じて、オペアンプ５０を動作状態あるいは非動作状態に制御する。制御回路１０_２の回路構成は、第２実施形態と同様である。オペアンプ５０は、第１利得回路５１及び出力回路５２を含む。オペアンプ５０の回路構成は、第７実施形態と同様である。
【0202】
８．２ 第８実施形態の動作
以下に、第８実施形態の半導体集積回路８の動作について説明する。半導体集積回路８の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第７実施形態と同様である。
以下に、第８実施形態の半導体集積回路８の動作について説明する。半導体集積回路８の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第７実施形態と同様である。
【0203】
また、半導体集積回路８におけるヒステリシス回路１４の動作については、第２実施形態におけるヒステリシス回路１４と同様である。
【0204】
８．３ 第８実施形態の効果
第８実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
第８実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
【0205】
第８実施形態の半導体集積回路８は、第１実施形態と同様に、以下の効果を有する。
【0206】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0207】
さらに、半導体集積回路８では、ノードＮＡ電圧に生じるチャタリングを防止でき、オペアンプ５０の動作を安定化できる。
【0208】
９．第９実施形態
以下に、第９実施形態の半導体集積回路について説明する。第９実施形態の半導体集積回路は、第７及び第８実施形態と同様に、オペアンプを備える。第９実施形態は、図１４に示した第７実施形態の半導体集積回路７において、ヒステリシス回路１３をヒステリシス回路１５に変更した例である。言い換えると、第３実施形態の半導体集積回路３の制御回路１０_３に、オペアンプの構成を付加した例である。その他の構成は、前述した第３あるいは第７実施形態と同様である。第９実施形態では、第３あるいは第７実施形態と異なる点について主に説明する。
以下に、第９実施形態の半導体集積回路について説明する。第９実施形態の半導体集積回路は、第７及び第８実施形態と同様に、オペアンプを備える。第９実施形態は、図１４に示した第７実施形態の半導体集積回路７において、ヒステリシス回路１３をヒステリシス回路１５に変更した例である。言い換えると、第３実施形態の半導体集積回路３の制御回路１０_３に、オペアンプの構成を付加した例である。その他の構成は、前述した第３あるいは第７実施形態と同様である。第９実施形態では、第３あるいは第７実施形態と異なる点について主に説明する。
【0209】
９．１ 第９実施形態の構成
図１６は、第９実施形態の半導体集積回路９の構成を示す回路図である。半導体集積回路９は、制御回路１０_３及びオペアンプ５０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じて、オペアンプ５０を動作状態あるいは非動作状態に制御する。制御回路１０_３の回路構成は、第３実施形態と同様である。オペアンプ５０は、第１利得回路５１及び出力回路５２を含む。オペアンプ５０の回路構成は、第７実施形態と同様である。
図１６は、第９実施形態の半導体集積回路９の構成を示す回路図である。半導体集積回路９は、制御回路１０_３及びオペアンプ５０を有する。制御回路１０_３は、制御電圧ＶＣＴに応じて、オペアンプ５０を動作状態あるいは非動作状態に制御する。制御回路１０_３の回路構成は、第３実施形態と同様である。オペアンプ５０は、第１利得回路５１及び出力回路５２を含む。オペアンプ５０の回路構成は、第７実施形態と同様である。
【0210】
９．２ 第９実施形態の動作
以下に、第９実施形態の半導体集積回路９の動作について説明する。半導体集積回路９の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第７実施形態と同様である。
以下に、第９実施形態の半導体集積回路９の動作について説明する。半導体集積回路９の動作は、制御電圧ＶＣＴが“Ｌ”のとき、制御電圧ＶＣＴが“Ｈ”のとき、制御電圧ＶＣＴが“Ｌ”から“Ｈ”にあるいは“Ｈ”から“Ｌ”に遷移するとき、のいずれの場合も、第７実施形態と同様である。
【0211】
また、半導体集積回路９におけるヒステリシス回路１５の動作については、第３実施形態におけるヒステリシス回路１５と同様である。
【0212】
９．３ 第９実施形態の効果
第９実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
第９実施形態によれば、貫通電流防止機能を有し、低消費電力化が可能な、オペアンプを含む半導体集積回路を提供できる。
【0213】
第９実施形態の半導体集積回路９は、第１実施形態と同様に、以下の効果を有する。
【0214】
１つ目は、貫通電流を防止できることである。２つ目は、消費電流（即ち、消費電力）を低減できることである。３つ目は、ノードＮＡからの不定電圧の出力を防止できることである。
【0215】
さらに、半導体集積回路９では、ノードＮＡ電圧に生じるチャタリングを防止でき、オペアンプ５０の動作を安定化できる。
【0216】
１０．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0217】
１…半導体集積回路、１Ａ…半導体集積回路、２…半導体集積回路、３…半導体集積回路、４…半導体集積回路、５…半導体集積回路、６…半導体集積回路、７…半導体集積回路、８…半導体集積回路、９…半導体集積回路、１０_１，１０_２，１０_３…制御回路、１１…入力回路、１２…インバータ、１３，１４，１５…ヒステリシス回路（または、チャタリング防止回路）、２０…反転論理回路、２１…非反転論理回路、３０…ロードスイッチ、４０…レギュレータ、４１…第１利得回路、４２…出力回路、５０…オペアンプ、５１…第１利得回路、５２…出力回路、ＤＮ１，ＤＮ６，ＤＮ８，…デプレッション型のｎチャネルＭＯＳ電界効果トランジスタ、Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ７，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５…ｎチャネルＭＯＳ電界効果トランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ１１，Ｐ１２，Ｐ１３…ｐチャネルＭＯＳ電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
