特開 2024-6955 半導体パッケージ基板及び支持体付き基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006955

(43)【公開日】2024-01-17

(54)【発明の名称】半導体パッケージ基板及び支持体付き基板

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240110BHJP

   H05K 3/46 20060101ALI20240110BHJP

【ＦＩ】

H01L23/12 Q

H01L23/12 N

H05K3/46 B

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023062065

(22)【出願日】2023-04-06

(31)【優先権主張番号】P 2022107763

(32)【優先日】2022-07-04

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】小杉 正博

(72)【発明者】

【氏名】田邉 良馬

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA02

5E316AA32

5E316AA43

5E316CC08

5E316CC32

5E316CC54

5E316DD02

5E316DD24

5E316DD32

5E316DD33

5E316EE33

5E316FF07

5E316FF14

5E316GG15

5E316GG17

5E316GG18

5E316HH40

(57)【要約】

【課題】半導体パッケージ基板の堅牢性を向上させる技術を提供する。
【解決手段】半導体パッケージ基板は、積層方向両側にそれぞれ、外部の部品に接続するための面である第１の主面及び第２の主面を有し、その第１の主面と第２の主面との間に、導体回路層２と絶縁層３が交互に積層したビルドアップ層１２が形成され、上記第１の主面に第１の補強層１が設置されると共に、上記第２の主面に第２の補強層４が設置され、上記第１の補強層１及び第２の補強層４は、平面視において、上記外部の部品と接合するための搭載範囲１１と、その搭載範囲の外周に配置され、上記外部の部品と接合されない非搭載範囲１９との二つの領域を有し、上記第１の補強層１から上記第２の補強層４まで貫く複数組のスタックビアを有し、上記複数組のスタックビアのうち、少なくとも２組以上のスタックビアが、上記非搭載範囲１９に配置されている。
【選択図】図１Ｂ

【特許請求の範囲】

【請求項1】

積層方向両側にそれぞれ、外部の部品に接続するための面である第１の主面及び第２の主面を有し、その第１の主面と第２の主面との間に、導体回路層と絶縁層が交互に積層したビルドアップ層が形成され、
上記第１の主面に第１の補強層が設置されると共に、上記第２の主面に第２の補強層が設置され、
上記第１の補強層及び上記第２の補強層は、平面視において、上記外部の部品と接合するための搭載範囲と、その搭載範囲の外周に配置され、上記外部の部品と接合されない非搭載範囲との二つの領域を有し、
上記第１の補強層から上記第２の補強層まで貫く複数組のスタックビアを有し、
上記複数組のスタックビアのうち、少なくとも２組以上のスタックビアが、上記非搭載範囲に配置されている、
半導体パッケージ基板。

【請求項2】

上記第１の補強層及び上記第２の補強層のうちの少なくとも一方の補強層が構成する主面側にソルダーレジストが設置されている、請求項１に記載の半導体パッケージ基板。

【請求項3】

上記第１の補強層及び上記第２の補強層の少なくとも一方の補強層が、複数の層で構成されている、請求項１又は請求項２に記載の半導体パッケージ基板。

【請求項4】

請求項１に記載の半導体パッケージ基板と、
上記半導体パッケージ基板を支持する支持体と
を具備し、上記支持体上には少なくとも上記第１の補強層または上記第２の補強層が形成されている、支持体付き基板。

【請求項5】

上記第１の補強層及び上記第２の補強層のうちの少なくとも一方の補強層が構成する主面側にソルダーレジストが設置されている、請求項４に記載の支持体付き基板。

【請求項6】

上記第１の補強層及び上記第２の補強層の少なくとも一方の補強層が、複数の層で構成されている、請求項４又は請求項５に記載の支持体付き基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置を実装するためのインターポーザ基板等の半導体パッケージ基板及び支持体付き基板に関する技術である。基板に電気的に接続（接合）する他の部品としては、マザーボード、半導体素子などが例示できる。

【0002】

本発明は、所謂、コアレスＦＣ－ＢＧＡ（Flip Chip-Ball Grid Array）サブストレートの構造に好適な技術である。

【背景技術】

【0003】

近年では、複数個の異種半導体装置（半導体チップ）をインターポーザ上に搭載し、一つの高機能半導体パッケージとする、ＳｉＰ（System In Package）が実用化されている。この手法によればプロセスコストを増大させることなく、高機能化された一つの半導体装置である「半導体パッケージ基板」を得ることができる。

【0004】

また、上記のＳｉＰに搭載される半導体装置としては、積層ＤＲＡＭであるＨＢＭ（High Bandwidth Memory）が多く用いられる傾向にある。ＨＢＭは、一般的に接続端子のピッチが５５マイクロメートル程度の狭ピッチであり、インターポーザにも同程度の接続端子を形成する必要がある。

【0005】

また、上記のようなインターポーザは、ＦＣ－ＢＧＡ基板に接続されることとなる。しかし、ＦＣ－ＢＧＡ基板のＣＴＥ（Coefficient of Thermal Expansion）は、１８ｐｐｍ／℃程度であり、半導体チップのＣＴＥ：３ｐｐｍ／℃と比較すると高い。このため、インターポーザには、半導体チップとＦＣ－ＢＧＡ基板の間のＣＴＥのミスマッチを緩和する機能を有することが求められる。

【0006】

更に、半導体パッケージとしての組立ての利便性のためには、半導体装置をインターポーザに実装した後に、これをＦＣ－ＢＧＡ基板に実装できることが望ましい。このため、インターポーザはＦＣ－ＢＧＡ基板と別個に自立する単体として存在できる必要がある。

【0007】

ここで、特許文献１には、インターポーザの反りを抑制する技術が記載されている。特許文献１では、半導体パッケージの製造方法として、板状の第１補強部材と、第１導体パターン配線基板用積層体と、第２導体パターン上に配置された板状の第２補強部材とを有する積層体を用意する工程と、積層体を加熱して上記絶縁層を熱硬化する工程と、第１補強部材の一部を選択的に除去して、第１導体パターンを露出させるための開口部を形成する工程と、第２補強部材の一部を選択的に除去して第２導体パターンを露出させるための開口部を形成する工程と、第２補強部材の開口部から露出する第２導体パターンに、半導体素子を接続する工程と、を含む技術が開示されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】国際公開第２０１３／０６５２８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかし、特許文献１のインターポーザは、繊維基材に樹脂組成物を含浸させた構造であるため、形成できるビアの口径は直径５０マイクロメートルが限界となる。また、ビアとビアとのピッチについても１３０マイクロメートルが限界となり、積層ＤＲＡＭであるＨＢＭを搭載することが難しい。

【0010】

また、インターポーザについて、更なる堅牢性が望まれる。

【0011】

ここで、発明者は、特許文献１に記載の構造よりも堅牢性を有する構造として、一方の第１の主面及び上記一方の第１の主面に対向するもう一方の第２の主面のそれぞれに対し、樹脂材料から成る補強層を持つ構造を考えた。

【0012】

しかし、このような構造でも、コアレスＦＣ－ＢＧＡサブストレートでは堅牢性が十分ではないとの知見を得た。

【0013】

本発明は、上記のような点に着目してなされたもので、半導体パッケージ基板の堅牢性を向上させる技術を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明の第１の側面によると、積層方向両側にそれぞれ、外部の部品に接続するための面である第１の主面及び第２の主面を有し、その第１の主面と第２の主面との間に、導体回路層と絶縁層が交互に積層したビルドアップ層が形成され、上記第１の主面に第１の補強層が設置されると共に、上記第２の主面に第２の補強層が設置され、上記第１の補強層及び上記第２の補強層は、平面視において、上記外部の部品と接合するための搭載範囲と、その搭載範囲の外周に配置され、上記外部の部品と接合されない非搭載範囲との二つの領域を有し、上記第１の補強層から上記第２の補強層まで貫く複数組のスタックビアを有し、上記複数組のスタックビアのうち、少なくとも２組以上のスタックビアが、上記非搭載範囲に配置されている半導体パッケージ基板が提供される。

【0015】

本発明の第２の側面によると、上記第１の補強層及び上記第２の補強層のうちの少なくとも一方の補強層が構成する主面側にソルダーレジストが設置されている、上記第１の側面に係る半導体パッケージ基板が提供される。

【0016】

本発明の第３の側面によると、上記第１の補強層及び上記第２の補強層の少なくとも一方の補強層が、複数の層で構成されている、上記第１の側面又は上記第２の側面に係る半導体パッケージ基板が提供される。

【0017】

本発明の第４の側面によると、上記第１の側面に係る半導体パッケージ基板と、上記半導体パッケージ基板を支持する支持体とを具備し、上記支持体上には少なくとも上記第１の補強層または上記第２の補強層が形成されている支持体付き基板が提供される。

【0018】

本発明の第５の側面によると、上記第１の補強層及び上記第２の補強層のうちの少なくとも一方の補強層が構成する主面側にソルダーレジストが設置されている、上記第４の側面に係る支持体付き基板が提供される。

【0019】

本発明の第６の側面によると、上記第１の補強層及び上記第２の補強層の少なくとも一方の補強層が、複数の層で構成されている、上記第４の側面又は上記第５の側面に係る支持体付き基板が提供される。

【発明の効果】

【0020】

本発明によれば、半導体パッケージ基板の堅牢性を向上させる技術が提供される。

【図面の簡単な説明】

【0021】

【図1A】図１Ａは、本発明に基づく実施形態に係る半導体パッケージ基板を示す概略上面図である。

【図1B】図１Ｂは、本発明に基づく実施形態に係る半導体パッケージ基板を示す概略断面図（Ａ－Ａ’断面図）である。

【図1C】図１Ｃは、本発明に基づく実施形態に係る半導体パッケージ基板を示す概略断面図（Ｂ－Ｂ’断面図）である。

【図2A】図２Ａは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板に半田を設置した半導体パッケージ基板の概略上面図である。

【図2B】図２Ｂは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板に半田を設置した半導体パッケージ基板の概略断面図（Ｃ－Ｃ’断面図）である。

【図2C】図２Ｃは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板に半田を設置した半導体パッケージ基板の概略断面図（Ｄ－Ｄ’断面図）である。

【図3A】図３Ａは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲のビアに半田を設置した半導体パッケージ基板の概略上面図である。

【図3B】図３Ｂは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲のビアに半田を設置した半導体パッケージ基板の概略断面図（Ｅ－Ｅ’断面図）である。

【図3C】図３Ｃは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲のビアに半田を設置した半導体パッケージ基板の概略断面図（Ｆ－Ｆ’断面図）である。

【図4A】図４Ａは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層を複数層の積層構造とした半導体パッケージ基板の概略上面図である。

【図4B】図４Ｂは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層を複数層の積層構造とした半導体パッケージ基板の概略断面図（Ｇ－Ｇ’断面図）である。

【図4C】図４Ｃは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層を複数層の積層構造とした半導体パッケージ基板の概略断面図（Ｈ－Ｈ’断面図）である。

【図5A】図５Ａは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の半導体チップの搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略上面図である。

【図5B】図５Ｂは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の半導体チップの搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略断面図（Ｉ－Ｉ’断面図）である。

【図5C】図５Ｃは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の半導体チップの搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略断面図（Ｊ－Ｊ’断面図）である。

【図6A】図６Ａは、図５Ａ，図５Ｂ，及び図５Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略上面図である。

【図6B】図６Ｂは、図５Ａ，図５Ｂ，及び図５Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略断面図（Ｋ－Ｋ’断面図）である。

【図6C】図６Ｃは、図５Ａ，図５Ｂ，及び図５Ｃの半導体パッケージ基板の半導体チップを搭載しない非搭載範囲にカッパーピラーを設置した半導体パッケージ基板の概略断面図（Ｌ－Ｌ’断面図）である。

【図7A】図７Ａは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層にソルダーレジストを設置した半導体パッケージ基板の概略上面図である。

【図7B】図７Ｂは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層にソルダーレジストを設置した半導体パッケージ基板の概略断面図（Ｍ－Ｍ’断面図）である。

【図7C】図７Ｃは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板の補強層にソルダーレジストを設置した半導体パッケージ基板の概略断面図（Ｎ－Ｎ’断面図）である。

【図8A】図８Ａは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板に半導体チップとＦＣ－ＢＧＡ基板を電気的に接続した半導体デバイスの概略上面図である。

【図8B】図８Ｂは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板に半導体チップとＦＣ－ＢＧＡ基板を電気的に接続した半導体デバイスの概略断面図（Ｏ－Ｏ’断面図）である。

【図8C】図８Ｃは、図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板に半導体チップとＦＣ－ＢＧＡ基板を電気的に接続した半導体デバイスの概略断面図（Ｐ－Ｐ’断面図）である。

【図9A】図９Ａは、半導体パッケージ基板の作製方法の一部（（Ｉ）から（Ｖ）までの工程）の概略図である。

【図9B】図９Ｂは、半導体パッケージ基板の作製方法の一部（（ＶＩ）から（ＩＸ）までの工程）の概略図である。

【図9C】図９Ｃは、半導体パッケージ基板の作製方法の一部（（Ｘ）から（ＸＩＩ）までの工程）の概略図である。

【図9D】図９Ｄは、半導体パッケージ基板の作製方法の一部（（ＸＩＩＩ）から（ＸＶ）までの工程）の概略図である。

【図10A】図１０Ａは、比較例の半導体パッケージ基板の概略上面図である。

【図10B】図１０Ｂは、比較例の半導体パッケージ基板の概略断面図（Ｑ－Ｑ’断面図）である。

【図10C】図１０Ｃは、比較例の半導体パッケージ基板の概略断面図（Ｒ－Ｒ’断面図）である。

【発明を実施するための形態】

【0022】

以下、図を参照しながら本発明の実施形態を説明する。なお、重複する説明を省略するべく、図では同一又は類似の機能を発揮する構成要素には同一の符号を付している。

【0023】

また、説明中に示す各部の寸法は一例であり、使用目的や測定試料の種類等の各種条件によって適宜変更する。

【0024】

（構成）
本発明の実施形態について図１Ａ，図１Ｂ，及び図１Ｃを用いて説明する。本実施形態の半導体パッケージ基板１３は、樹脂材料からなる第１の補強層１、導体回路層２と絶縁樹脂層（絶縁層）３とが交互に積層されたビルドアップ層１２、樹脂材料からなる第２の補強層４から成る層構成を持つ。また、本実施形態の半導体パッケージ基板１３は、各導体回路層２を電気的に接続するために、絶縁樹脂層３にはビア７、８が設けられ、ビア７、８内は導体で充填されている。また、半導体パッケージ基板１３と外部装置（外部の部品）とを電気的に接続するために、第１の補強層１にはビア５、６が設けられ、第２の補強層４にはビア９、１０が設けられ、各ビア５、６、９、１０内は導体で充填されている。

【0025】

第１の補強層１は、マザーボード、ＦＣ－ＢＧＡ基板１８などに接続する第１の主面側である。第２の補強層４は、半導体チップ１５などに接続する第２の主面側である。

【0026】

平面視でみて、基板（第２の補強層４及び第１の補強層１）には、半導体チップ１５を搭載するための搭載範囲１１と、半導体チップ１５を搭載しない非搭載範囲１９との二つの領域がある。

【0027】

非搭載範囲１９には、外部と電気的に接続していない２以上のビア１０がある。そして、そのビア１０とスタックするようにビア８が配置され、更に、そのビア８とスタックするように、第１の補強層１に形成されたビア６が配置されている。そして、ビア１０、ビア８、ビア６が同軸にスタックすることで、第１の補強層１から第２の補強層４まで貫くスタックビアが形成できる。なお、絶縁樹脂層３の層数とビア８のスタック数は同じになる。

【0028】

このようなスタックビアが、非搭載範囲１９に複数組配置されている。同じ構造のスタックビアが、搭載範囲１１にも配置されていてもよい。

【0029】

このような、第１の補強層１から第２の補強層４まで貫くスタックビアは、半導体パッケージ基板１３を貫く杭の役割を果たす。また、半導体チップ１５を搭載しない非搭載範囲１９に、半導体チップ１５を取り囲んで配置される第１の補強層１から第２の補強層４まで貫くスタックビアは、半導体パッケージ基板１３の堅牢性を高める効果がある。

【0030】

非搭載範囲１９に配置される複数組のスタックビアは、搭載範囲１１を囲むように配置されていることが好ましい。

【0031】

ここで、非搭載範囲１９に配置されるビア８に電気的に接続している導体回路層２は、そのビア８と同一平面上の他のビア８やビア７と電気的に接続してもよい。

【0032】

半導体パッケージ基板１３と、搭載する半導体チップ１５（図８Ａ及び図８Ｂ参照）とを電気的に接続する場合、半田１６（図２Ａ及び図２Ｂ参照）を用いることが一般的である。半導体チップ１５の搭載範囲１１内のビア９に加えて、半導体チップ１５を搭載しない非搭載範囲１９内のビア１０にも半田１６を搭載してもよい（図３Ａ，図３Ｂ，及び図３Ｃ参照）。

【0033】

また、半導体パッケージ基板１３と、マザーボード又はＦＣ－ＢＧＡ基板１８（図８Ａ，図８Ｂ，及び図８Ｃ参照）とを電気的に接続する場合、半田１７を用いることが一般的である（図２Ｂ及び図２Ｃ参照）。非搭載範囲１９内のビア５及びビア６に半田１７を搭載してもよい（図３Ｃ参照）。

【0034】

図１Ａ，図１Ｂ，及び図１Ｃは、本発明の態様に係る半導体パッケージ基板１３である。この半導体パッケージ基板１３は、次の構造を有する。すなわち、所謂ビルドアップ層１２の半導体チップを搭載する側に第２の補強層４を有し、ビルドアップ層１２のＦＣ－ＢＧＡ基板又はマザーボードを搭載する側に第１の補強層１を有する。第２の補強層４は、ビア９及び１０を有し、ビア９及び１０は導体で充填されており、第１の補強層１は、ビア５及び６を有し、ビア５及び６は導体で充填されている。ビルドアップ層１２の絶縁樹脂層３のビア８は、導体で充填されており、導体回路層２の層間電気接続を果たしている。半導体パッケージ基板１３の半導体チップを搭載しない非搭載範囲１９のビア１０、ビア８、ビア６がスタックビアとなることにより、半導体パッケージ基板１３を貫く杭の役割を果たして、半導体パッケージ基板１３の堅牢性が向上する。各補強層１，４は、それぞれ樹脂層からなる。

【0035】

本実施形態では、図１Ａ，図１Ｂ，及び図１Ｃのように、非搭載範囲１９のビア１０、ビア８、ビア６のスタックビアは、搭載される半導体チップ１５を取り囲むように配置されることで、半導体パッケージ基板１３の堅牢性が更に向上する。

【0036】

なお、ビア１０、ビア８、ビア６のスタックビアは、導体回路層２を介して、そのスタックビア以外のビアに電気的に接続してもよい。例えば、ビア１０、ビア８、ビア６からなる２組のスタックビアが、互いに、導体回路層２を介して電気的に接続してもよい。また例えば、上記ビア１０、ビア８、ビア６のスタックビアと、搭載範囲１１のビア５、ビア７、ビア９とが、導体回路層２を介して電気的に接続してもよい。

【0037】

また、導体で充填されたビア５、６、９、１０の各露出面は、金、ニッケル、パラジウム、スズ、鉛、有機物などで被覆されてもよい。

【0038】

図２Ａ，図２Ｂ，及び図２Ｃの半導体パッケージ基板２０は、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板１３の半導体チップ１５接続側の第２の補強層４のビア９に、半田１６を配置すると共に、ＦＣ－ＢＧＡ接続側の第１の補強層１のビア５及びビア６に半田１７を配置した構成を示す。

【0039】

図３Ａ，図３Ｂ，及び図３Ｃの半導体パッケージ基板２３は、半導体パッケージ基板２０の第２の補強層４の非搭載範囲１９に存在するビア１０にも半田１６を配置した構成を示す。

【0040】

図４Ａ，図４Ｂ，及び図４Ｃの半導体パッケージ基板２４は、半導体パッケージ基板１３の第２の補強層４及び第１の補強層１の各補強層１，４がそれぞれ、複数の層からなっている構成を示す。

【0041】

例えば、第２の補強層４は、第２の補強層４Ａ及び４Ｂで構成することができる。例えば第１の補強層１は、第１の補強層１Ａ及び１Ｂで構成することができる。

【0042】

図５Ａ，図５Ｂ，及び図５Ｃの半導体パッケージ基板２５は、半導体パッケージ基板１３における半導体チップ１５を搭載する搭載範囲１１のビア９に、カッパーピラー２１を配置した構成を示す。カッパーピラー２１の露出面は、金、ニッケル、パラジウム、スズ、鉛、有機物などで被覆されてもよい。

【0043】

図６Ａ，図６Ｂ，及び図６Ｃの半導体パッケージ基板２６は、半導体パッケージ基板２５の非搭載範囲１９に位置するビア１０にも、カッパーピラー２２を配置した構成を示す。カッパーピラー２２の露出面は、金、ニッケル、パラジウム、スズ、鉛、有機物などで被覆されてもよい。

【0044】

図７Ａ，図７Ｂ，及び図７Ｃの半導体パッケージ基板３３は、半導体パッケージ基板１３の第２の補強層４及び第１の補強層１の露出面にソルダーレジスト３１，３２を配置した構成を示す。例えば、第２の補強層４に配置したソルダーレジスト３１は、ビア９が露出するように開口部があり、ビア１０が露出するような開口部があってもよい。また例えば、第１の補強層１に配置したソルダーレジスト３２は、ビア５及びビア６が露出するように開口部がある。

【0045】

図８Ａ，図８Ｂ，及び図８Ｃは、半導体パッケージ基板１３の第１の主面及び第２の主面に対し、半導体チップ１５及びＦＣ－ＢＧＡ基板１８を電気的に接続した半導体デバイス２７を示す図である。半導体チップ１５の周囲にアンダーフィル材（補強材：不図示）などを塗布してもよく、半導体デバイス２７とＦＣ－ＢＧＡ基板１８との間にアンダーフィル材（補強材：不図示）などを塗布してもよい。また、ＦＣ－ＢＧＡ基板１８をマザーボードに電気的に接続してもよい。

【0046】

更には、１つのＦＣ－ＢＧＡ基板１８に対し、複数の半導体デバイス１４を電気的に接続してもよい。

【0047】

（製造方法）
次に、本実施形態の半導体パッケージ基板１３の製造方法の一例について、図９Ａ，図９Ｂ，図９Ｃ，及び図９Ｄを参照して説明する。

【0048】

ここでは、図１Ａ，図１Ｂ，及び図１Ｃの半導体パッケージ基板１３を対象にした製造方法の例を示す。図９Ａ，図９Ｂ，図９Ｃ，及び図９Ｄには、（Ｉ）から（ＸＶ）までの一連の工程が示されている。以降、個々の工程について順次説明する。

【0049】

（Ｉ）板状の支持基板３０を用意する。この支持基板は、支持体ともいう。

【0050】

以下では、第２の主面側の第２の補強層４を支持基板３０上に形成する場合の例を示すが、代わりに、第１の主面側の第１の補強層１を支持基板３０上に形成するようにしてもよい。

【0051】

（ＩＩ）半導体チップ１５を搭載する搭載範囲１１のビア９を構成するピラーと非搭載範囲１９のビア１０を構成するピラーとを、フォトリソ技術（レジスト塗布、露光、現像）、電解めっき、及びレジスト剥離で形成する。使用するレジストは、液体でもシート状でもよい。露光は、ステッパーでも直描でもよい。現像は、浸漬でもシャワーでもよい。電解めっきは、銅又は銅合金でもよい。電解めっき装置は、バッチ式でもよく、連続搬送式でもよい。

【0052】

ビア９を構成するピラー、及びビア１０を構成するピラーの直径は、例えば１０マイクロメートルから５０マイクロメートルである。その各ピラーの高さは、例えば２０マイクロメートルから１００マイクロメートルである。

【0053】

例えば下記の実施例では、各ピラーを、直径が３０マイクロメートル、高さが３０マイクロメートルのピラーとする。ビア９及びビア１０を構成する各ピラーの直径を３０マイクロメートルとすることで、ピッチが５５マイクロメートルのＨＢＭ接続端子に適応できる。

【0054】

（ＩＩＩ）ビア９及びビア１０を構成するピラーを覆うように、支持基板３０に、第２の補強層４を構成する補強材を貼り付ける。支持基板３０の表面（少なくとも補強層側の表面）はフラットである。

【0055】

補強材（補強層４）の厚みは、例えば３０マイクロメートルから１１０マイクロメートルが望ましい。厚みが３０マイクロメートルよりも薄くなると、十分な補強の効果が得られない。一方、厚みが１１０マイクロメートルより大きくなると、基板全体が厚くなりすぎ、小型化の要求に応えられなくなる。下記の実施例において、第２の補強層４の厚さは４０マイクロメートルと設定した。

【0056】

第２の補強層４を形成する補強材の貼り付け方法は、適宜設定してよいが、本実施形態においては、熱圧着とした。補強材を複数貼り付けて、第２の補強層４を複数層で構成してもよい。

【0057】

（ＩＶ）第２の補強層４を、その厚さが各部で略同一であることを保つように、研削して、ビア９及びビア１０を構成する各ピラーを露出させる。

【0058】

研磨方法は、ＣＭＰ（Chemical Mechanical Polisher）、グラインダー研削バフ研磨などの方法から、適宜選択してよい。

【0059】

（Ｖ）ビア９及びビア１０を構成するピラーの露出面に電気的に接続するようにして、導体回路層２を、フォトリソ技術（レジスト塗布、露光、現像）、電解めっき、及びレジスト剥離で形成する。

【0060】

レジストは、液体でもシート状でもよい。露光は、ステッパーでも直描でもよい。現像は、浸漬でもシャワーでもよい。電解めっきは、銅又は銅合金でもよい。電解めっき装置はバッチ式でもよく、連続搬送式でもよい。

【0061】

導体回路層２の厚みは、例えば１マイクロメートルから１０マイクロメートルであることが望ましい。厚みが１マイクロメーターより薄いと、導電性の確保が難しくなる、一方、厚みが、１０マイクロメートルよる厚くすると、基板全体が厚くなりすぎ、小型化の要求に応えられない。下記の実施例では、導体回路層２の厚みを３マイクロメートルとした。

【0062】

（ＶＩ）第２の補強層４及び導体回路層２の露出面に対し感光性絶縁樹脂を設置して、露光、現像することで、絶縁樹脂層３、ビア７及びビア８となるビア２９が形成される。

【0063】

絶縁樹脂層３の厚みは、例えば、２マイクロメートルから１０マイクロメートルであることが望ましい。厚みが２マイクロメートルより薄くなると、絶縁信頼性が著しく低下する。一方、厚みが１０マイクロメートルより厚くなると、基板全体が厚くなりすぎ、小型化の要求に応えられない。下記の実施例においては、絶縁樹脂層３の厚みを３マイクロメートルとした。

【0064】

また、ビア７及びビア８の直径は、例えば３マイクロメートルから２０マイクロメートルとすることが望ましい。直径が３マイクロメートルよりも小さくなると、ビア内部を導電物質で充填することが難しくなる、一方、直径が２０マイクロメートルよりも大きくなると、ビアが基板内で占めるスペースが大きくなりすぎ、小型化の要求に応えられない。下記の実施例においては、１５マイクロメートルとした。

【0065】

（ＶＩＩ）ビア７及びビア８への導体の充填、及び２層目の導体回路層２の形成を、フォトリソ技術（レジスト塗布、露光、現像）、電解めっき、及びレジスト剥離で行う。

【0066】

レジストは液体でもシート状でもよい。露光は、ステッパーでも直描でもよい。現像は、浸漬でもシャワーでもよい。電解めっきは、銅又は銅合金でもよい。電解めっき装置は、バッチ式でもよく、連続搬送式でもよい。

【0067】

導体回路層２の厚みは、例えば１マイクロメートルから１０マイクロメートルである。下記の実施例では、導体回路層２の厚みを、例えば３マイクロメートルとする。（ＶＩＩＩ）～（ＸＩ）（ＶＩ）と同様の方法で、絶縁樹脂層３、ビア７及びビア８を形成することを、目的の層数だけ繰り返す。各絶縁樹脂層３の厚み、及びビア７及びビア８の直径は、例えば、上記のＶＩと同様の大きさとする。

【0068】

そして、上記の（Ｖ）から（ＸＩ）の工程によって、ビルドアップ層１２が形成される。

【0069】

ここで、ビルドアップ層の層数は、例えば、１層から１０層である。本実施形態では、４層とした。

【0070】

（ＸＩＩ）３層目の絶縁樹脂層３、及び４層目の導体回路層２を覆うように、第１の補強層１となる補強材を貼り付ける。

【0071】

補強材（第１の補強層１）の厚みは、例えば３０マイクロメートルから４００マイクロメートルである。下記の実施例では厚みを例えば１００マイクロメートルとする。

【0072】

補強材の貼付け方法は、例えば熱圧着とすることができる。

【0073】

（ＸＩＩＩ）第１の補強層１に対し、半導体チップ１５を搭載する搭載範囲１１のビア５と非搭載範囲１９のビア６となるビア２８を、レーザー照射で形成する。

【0074】

形成するビア２８の直径は、例えば３０マイクロメートルから４００マイクロメートルとする。下記の実施例では直径を、例えば１００マイクロメートルとする。

【0075】

レーザー加工は、ＵＶレーザーを用いてもよく、炭酸ガスレーザーを用いてもよい。

【0076】

（ＸＩＶ）ビア５及びビア６への導体の充填、及び導体回路層３４を、フォトリソ技術（レジスト塗布、露光、現像）、電解めっき、及びレジスト剥離で形成する。

【0077】

レジストは液体でもシート状でもよい。露光は、ステッパーでも直描でもよい。現像は、浸漬でもシャワーでもよい。電解めっきは、銅又は銅合金でもよい。電解めっき装置は、バッチ式でもよく、連続搬送式でもよい。

【0078】

導体回路層２の厚みは、例えば１マイクロメートルから１０マイクロメートルとする。
下記の実施例では、厚みを、例えば３マイクロメートルとする。

【0079】

（ＸＶ）支持基板（支持体）３０を剥離する。これによって、半導体パッケージ基板１３が形成される。

【0080】

ここで、第１の補強層１、第２の補強層４は、プリプレグ、エポキシモールド樹脂などから形成することができる。また、支持基板３０としては、ガラス、銅などの金属板、銅張積層板などを用いることができる。

【0081】

前述したように支持基板３０の表面（少なくとも補強層側の表面）はフラットである。支持基板３０の表面は反りが無く、平坦性が保たれていることから、（Ｉ）から（ＸＩＶ）の工程では、半導体チップ１５を搭載する搭載範囲１１のビア９を構成するピラー、非搭載範囲１９のビア１０を構成するピラー、および導体回路層２の形成が容易となる。（ＸＶ）の工程で支持基板３０を剥離した後は、その後の工程において、半導体パッケージ基板１３をマザーボード上に実装したり、当該半導体パッケージ基板１３上に半導体素子等を実装したりすることができる。

【0082】

また、（ＸＩＶ）の工程で出来上がった支持体付き基板（支持基板３０付きの半導体パッケージ基板１３）は、中間製品として他の者に譲渡することが可能である。その場合、支持基板３０は、半導体パッケージ基板１３全体を支持・固定する支持体として機能する。半導体パッケージ基板１３は支持基板３０によって支持・固定されているため、支持体付き基板を安定して運搬・輸送することができる。また、中間製品としての支持体付き基板は、任意の場所で、支持基板３０の剥離を行ったり、支持基板３０を剥離した後の半導体パッケージ基板１３をマザーボード上に実装したり、当該半導体パッケージ基板１３上に半導体素子等を実装したりすることができる。

【0083】

（その他）
本開示は、次の構成を取り得る。

【0084】

（１）積層方向両側にそれぞれ、外部の部品に電気的に接続するための面である第１の主面及び第２の主面を有し、その第１の主面と第２の主面との間に、導体回路層と絶縁層が交互に積層したビルドアップ層が形成され、
上記第１の主面に第１の補強層が設置されると共に、上記第２の主面に第２の補強層が設置され、
上記第１の補強層及び上記第２の補強層は、平面視において、上記外部の部品と接合するための搭載範囲と、その搭載範囲の外周に配置され、上記外部の部品と接合されない非搭載範囲との二つの領域を有し、
上記第１の補強層から上記第２の補強層まで貫く複数組のスタックビアを有し、
上記複数組のスタックビアのうち、少なくとも２組以上のスタックビアが、上記非搭載範囲に配置されている、
半導体パッケージ基板。

【0085】

（２）上記半導体パッケージ基板と、上記半導体パッケージ基板を支持する支持体と
を具備し、上記支持体上には少なくとも上記第１の補強層または上記第２の補強層が形成されている、支持体付き基板。

【0086】

（３）上記第１の補強層及び上記第２の補強層のうちの少なくとも一方の補強層が構成する主面側にソルダーレジストが設置されている。

【0087】

（４）上記第１の補強層及び上記第２の補強層の少なくとも一方の補強層が、複数の層で構成されている。

【実施例0088】

次に、本実施形態に基づく実施例について説明する。

【0089】

（実施例１）
支持基板（支持体）としての銅張積層板に、レジストを塗布した。そのレジストの厚さは、４０マイクロメートルとした。

【0090】

次に、レジストを露光・現像により、直径３０マイクロメートルのビアを形成した。そのビアに対し、電解めっき・レジスト剥離により、銅張積層板に高さ３０マイクロメートルのビア９，１０用のカッパーピラーを形成した。

【0091】

次に、カッパーピラーを覆うように、４０マイクロメートル厚のエポキシモールド樹脂を熱圧着して第２の補強層を形成した。

【0092】

そして、ＣＭＰでエポキシモールド樹脂を研磨して、カッパーピラーを頭出しした。

【0093】

ＣＭＰで研磨されたカッパーピラーの面にスパッタでシード層を形成した。シード層はチタンと銅の２層構造とした。

【0094】

次に、スパッタ面に厚さ５マイクロメートルのレジストを塗布した。そのレジストの露光・現像により、第１層目の導体回路層をパターニングした。

【0095】

次に、電解銅めっき・レジスト剥離・シードエッチングにより、厚さ３マイクロメートルの第１層目の導体回路層を形成した。

【0096】

第１層目の導体回路層の上に、厚さ５マイクロメートルの第１の感光性絶縁樹脂層を塗布した。その第１の感光性絶縁樹脂層を露光・現像して、直径１５マイクロメートルのビアを形成した。

【0097】

次に、第１の感光性絶縁樹脂層の上に、スパッタでシード層を形成し、厚さ５マイクロ
メートルのレジストを塗布した。シード層はチタンと銅の２層構造とした。

【0098】

そして、レジストの露光・現像により、第２層目の導体回路層をパターニングした。

【0099】

次に、電解銅めっき・レジスト剥離・シードエッチングにより、ビアの充填及び厚さ３マイクロメートルの第２層目の導体回路層の形成を行った。ビアにより、第１層目の導体回路層と第２層目の導体回路層は電気的に接続した。

【0100】

次に、第２層目の導体回路層の上に、厚さ５マイクロメートルの第２の感光性絶縁樹脂層を塗布・露光・現像して直径１５マイクロメートルのビアを形成した。

【0101】

次に、第２の感光性絶縁樹脂層の上にスパッタでシード層を形成し、厚さ５マイクロメートルのレジストを塗布・露光・現像により、第３層目の導体回路層をパターニングした。シード層はチタンと銅の２層構造とした。

【0102】

次に、電解銅めっき・レジスト剥離・シードエッチングにより、ビアの充填及び厚さ３マイクロメートルの第３層目の導体回路層の形成を行った。ビアにより、第２層目の導体回路層と第３層目の導体回路層は電気的に接続した。
第３層目の導体回路層の上に、厚さ５マイクロメートルの第３の感光性絶縁樹脂層を塗布・露光・現像して、直径１５マイクロメートルのビアを形成した。

【0103】

次に、第３の感光性絶縁樹脂層の上にスパッタでシード層を形成し、厚さ２０マイクロメートルのレジストを塗布・露光・現像により、第４層目の導体回路層をパターニングした。シード層はチタンと銅の２層構造とした。

【0104】

次に、電解銅めっき・レジスト剥離・シードエッチングにより、ビアの充填及び厚さ１０マイクロメートルの第４の導体回路層の形成を行った。ビアにより第３層目の導体回路層と第４層目の導体回路層は電気的に接続した。

【0105】

次に、第４層目の導体回路層に厚さ１００マイクロメートルのプリプレグを熱圧着し、プリプレグの銅箔を溶解除去した。

【0106】

次に、炭酸ガスレーザーでプリプレグに直径３０マイクロメートルのビアを形成した。そして、プリプレグの上にスパッタでシード層を形成した。シード層はチタンと銅の２層構造とした。

【0107】

次に、シード層の上に厚さ３０マイクロメートルのドライフィルムレジストを貼り付け、露光・現像・電解めっき・ドライレジストフィルム剥離・シードエッチングにより、ビアの充填及び厚さ１５マイクロメートルのパッドを形成した。

【0108】

そして、キャリアをデポンドして、露出した銅箔を溶解除去することにより、図１Ａ，図１Ｂ，及び図１Ｃに示すような半導体パッケージ基板１３を得た。

【0109】

実施例１では、半導体パッケージ基板１３の外周部に、エポキシモールド樹脂中のカッパーピラー、第１層目の導体回路層、第１の感光性絶縁樹脂層のビア、第２層目の導体回路層、第２の感光性絶縁樹脂層のビア、第３層目の導体回路層、第３の感光性絶縁樹脂層のビア、第４層目の導体回路層、プリプレグ層中のビア、及び厚さ１５マイクロメートルのパッドのスタック構造を配置することにより、半導体パッケージの堅牢性が向上した。

【0110】

（比較例）
比較例は、図１０Ａ，図１０Ｂ，及び図１０Ｃに示す半導体パッケージ基板３５とした。比較例の半導体パッケージ基板３５は、基板外周部に、本発明のようなスタック構造を有しない半導体パッケージ基板である。その他は、実施例１と同様の条件にて比較例の半導体パッケージ基板３５を作製した。

【0111】

（評価）
比較例の半導体パッケージ基板３５と、実施例１の半導体パッケージ基板１３の熱膨張
係数（ＣＴＥ）を測定したところ、比較例の半導体パッケージ基板３５は１５ｐｐｍ／℃であった。一方、実施例１の半導体パッケージ基板１３は１０ｐｐｍ／℃であった。このように、本発明に基づく半導体パッケージ基板１３の構造の堅牢性の優位性が認められた。

【符号の説明】

【0112】

１，１Ａ，１Ｂ…第１の補強層、４，４Ａ，４Ｂ…第２の補強層、２…導体回路層、３…絶縁樹脂層（絶縁層）、５，６，７，８，９，１０，２８，２９…ビア、１１…搭載範囲、１２…ビルドアップ層、１３…半導体パッケージ基板、１４…半導体デバイス、１５…半導体チップ、１６，１７…半田、１８…ＦＣ－ＢＧＡ基板、１９…非搭載範囲、２１，２２…カッパーピラー、３０…支持基板（支持体）、３１，３２…ソルダーレジスト。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図10C】