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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024069729
(43)【公開日】2024-05-22
(54)【発明の名称】表示装置及び電子機器
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240515BHJP
G09G 3/36 20060101ALI20240515BHJP
G09G 3/20 20060101ALI20240515BHJP
H10K 59/10 20230101ALI20240515BHJP
H05B 33/02 20060101ALI20240515BHJP
H10K 50/10 20230101ALI20240515BHJP
G02F 1/133 20060101ALI20240515BHJP
【ＦＩ】
G09G3/3233
G09G3/36
G09G3/20 624B
G09G3/20 641C
G09G3/20 680G
G09G3/20 622A
H01L27/32
H05B33/02
H05B33/14 A
G02F1/133 550
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021041680
(22)【出願日】2021-03-15
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(72)【発明者】
【氏名】石嶋 駿
(72)【発明者】
【氏名】豊村 直史
【テーマコード（参考）】
2H193
3K107
5C006
5C080
5C380
【Ｆターム（参考）】
2H193ZA04
2H193ZA19
2H193ZD11
2H193ZD21
2H193ZF21
2H193ZF44
2H193ZR07
3K107AA01
3K107BB01
3K107BB08
3K107CC33
3K107CC35
3K107CC43
3K107EE04
3K107HH05
5C006AA22
5C006BC03
5C006BC11
5C006BF38
5C080AA06
5C080AA10
5C080BB05
5C080CC03
5C080DD07
5C080DD09
5C080FF11
5C080JJ01
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK20
5C380AB06
5C380AB34
5C380AC13
5C380BA39
5C380CC03
5C380CC07
5C380CC26
5C380CC33
5C380CC39
5C380CD013
5C380CD014
5C380CD023
5C380CD024
5C380CD033
5C380CF66
(57)【要約】
【課題】画素サイズの縮小化と表示品質の向上とを両立させる。
【解決手段】表示装置は、第１ノード及び第２ノードの間に接続される表示素子と、階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、前記第２ノードにパルス信号を供給するパルス生成部と、を備える。
【選択図】図２
【解決手段】表示装置は、第１ノード及び第２ノードの間に接続される表示素子と、階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、前記第２ノードにパルス信号を供給するパルス生成部と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置。
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置。
【請求項2】
前記パルス生成部は、前記表示素子の表示タイミングに同期した前記パルス信号を前記第２ノードに供給する、請求項１に記載の表示装置。
【請求項3】
前記パルス生成部は、前記表示素子の表示期間の少なくとも一部を含む第１期間と、前記第１期間が開始される前の第２期間とでは、前記パルス信号の電圧レベルを切り換える、請求項１に記載の表示装置。
【請求項4】
前記パルス生成部は、前記第１期間では、前記第２期間よりも、前記パルス信号の電圧レベルを低くする、請求項３に記載の表示装置。
【請求項5】
前記第１トランジスタを有し、前記表示素子の表示を制御する画素回路を備え、
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げる、請求項４に記載の表示装置。
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げる、請求項４に記載の表示装置。
【請求項6】
前記第３状態内に前記第１トランジスタのゲートに階調に応じた電圧を供給する第２トランジスタを備え、
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げる、請求項５に記載の表示装置。
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げる、請求項５に記載の表示装置。
【請求項7】
前記第２トランジスタは、信号線と前記第１トランジスタのゲートとの間に接続され、
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給する、請求項６に記載の表示装置。
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給する、請求項６に記載の表示装置。
【請求項8】
基準電圧ノードと前記第１ノードとの間に、前記第１トランジスタとともにカスコード接続される第３トランジスタを備え、
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げる、請求項５に記載の表示装置。
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げる、請求項５に記載の表示装置。
【請求項9】
前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続される、請求項８に記載の表示装置。
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続される、請求項８に記載の表示装置。
【請求項10】
前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続される、請求項８に記載の表示装置。
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続される、請求項８に記載の表示装置。
【請求項11】
前記パルス信号は、前記第３状態内又は前記第４状態内に電圧レベルの引き下げるまでは、前記表示素子が発光しない電圧レベルに設定される、請求項５に記載の表示装置。
【請求項12】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有する、請求項１に記載の表示装置。
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有する、請求項１に記載の表示装置。
【請求項13】
前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、ベタの前記導電パターンである、請求項１２に記載の表示装置。
前記複数の層のうち一つは、ベタの前記導電パターンである、請求項１２に記載の表示装置。
【請求項14】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御する、請求項１に記載の表示装置。
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御する、請求項１に記載の表示装置。
【請求項15】
前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有する、請求項１４に記載の表示装置。
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有する、請求項１４に記載の表示装置。
【請求項16】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵する、請求項１に記載の表示装置。
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵する、請求項１に記載の表示装置。
【請求項17】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置される、請求項１に記載の表示装置。
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置される、請求項１に記載の表示装置。
【請求項18】
前記表示素子は、電流駆動型の自発光素子である、請求項１に記載の表示装置。
【請求項19】
前記表示素子は、有機ＥＬ素子又は液晶素子である、請求項１に記載の表示装置。
【請求項20】
表示装置と、
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器。
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示装置及び電子機器に関する。
【背景技術】
【0002】
スマートグラスやヘッドマウントディスプレイ（以下、ＨＭＤ）は、３Ｄ、ＡＲ（Augmented Reality）、ＶＲ（Virtual Reality）、ＭＲ（Mixed Reality）、ＳＲ（Substitutional Reality）等の画像を手軽に表示できることから、今後ますます普及することが期待されている。
【0003】
スマートグラスやＨＭＤは、マイクロディスプレイを内蔵している。マイクロディスプレイは、数mm角の表示デバイスであり、液晶素子や有機ＥＬ素子を用いて構成されている（特許文献１参照）。
【0004】
高精細の画素情報をマイクロディスプレイで表示するには、画素サイズを小さくして画素数を増やす必要がある。画素サイズを小さくするには、画素回路内のトランジスタの数を減らすのが望ましい。代表的な画素回路は、４つのトランジスタを有する。表示素子として有機ＥＬ素子（以下、ＯＬＥＤ：Organic Light Emitting Devise）を用いた場合、ＯＬＥＤの発光期間以外は、ＯＬＥＤのアノード電圧を初期化電圧にまで下げる必要があり、ＯＬＥＤのアノード電圧を初期化電圧に設定する制御を行うトランジスタを画素回路内に設けるのが一般的である。このトランジスタは、本来的にはＯＬＥＤの発光に用いられるものではないため、省略することも可能である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１９－５３２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上述したトランジスタを省略してしまうと、ＯＬＥＤの発光期間より前に行われるドライブトランジスタの閾値電圧の補正期間や、信号線電圧をドライブトランジスタのゲートに供給する書込期間の最中に、ＯＬＥＤが発光するおそれがある。ＯＬＥＤの発光期間よりも前にＯＬＥＤが発光してしまうと、黒浮きが生じるなどの表示品質が低下してしまう。
【0007】
そこで、本開示では、画素サイズの縮小化と表示品質の向上とを両立させることができる表示装置及び電子機器を提供するものである。
【課題を解決するための手段】
【0008】
上記の課題を解決するために、本開示によれば、第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置が提供される。
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置が提供される。
【0009】
前記パルス生成部は、前記表示素子の表示タイミングに同期した前記パルス信号を前記第２ノードに供給してもよい。
【0010】
前記パルス生成部は、前記表示素子の表示期間の少なくとも一部を含む第１期間と、前記第１期間が開始される前の第２期間とでは、前記パルス信号の電圧レベルを切り換えてもよい。
【0011】
前記パルス生成部は、前記第１期間では、前記第２期間よりも、前記パルス信号の電圧レベルを低くしてもよい。
【0012】
前記第１トランジスタを有し、前記表示素子の表示を制御する画素回路を備え、
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げてもよい。
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げてもよい。
【0013】
前記第３状態内に前記第１トランジスタのゲートに階調に応じた電圧を供給する第２トランジスタを備え、
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げてもよい。
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げてもよい。
【0014】
前記第２トランジスタは、信号線と前記第１トランジスタのゲートとの間に接続され、
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給してもよい。
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給してもよい。
【0015】
基準電圧ノードと前記第１ノードとの間に、前記第１トランジスタとともにカスコード接続される第３トランジスタを備え、
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げてもよい。
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げてもよい。
【0016】
前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続されてもよい。
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続されてもよい。
【0017】
前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続されてもよい。
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続されてもよい。
【0018】
前記パルス信号は、前記第３状態内又は前記第４状態内に電圧レベルの引き下げるまでは、前記表示素子が発光しない電圧レベルに設定されてもよい。
【0019】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有してもよい。
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有してもよい。
【0020】
前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、ベタの前記導電パターンであってもよい。
前記複数の層のうち一つは、ベタの前記導電パターンであってもよい。
【0021】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御してもよい。
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御してもよい。
【0022】
前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有してもよい。
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有してもよい。
【0023】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵してもよい。
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵してもよい。
【0024】
互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置されてもよい。
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置されてもよい。
【0025】
前記表示素子は、電流駆動型の自発光素子であってもよい。
【0026】
前記表示素子は、有機ＥＬ素子又は液晶素子であってもよい。
【0027】
本開示の他の一態様によれば、表示装置と、
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器が提供される。
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器が提供される。
【図面の簡単な説明】
【0028】
【図1A】本開示の一実施形態による表示装置の概略構成を示すブロック図。
【図2】画素回路の内部構成の一例を示す回路図。
【図5】一比較例による画素回路の回路図。
【図10】画素回路の第２変形例の回路図。
【図12】画素回路の第３変形例の回路図。
【図14】パルス生成部から出力されるパルス信号のレイアウトパターンの一例を示す模式的な平面図。
【図16】ＯＬＥＤのカソード電圧をライン制御できるレイアウトパターンの一例を示す模式的な平面図。
【図18A】乗物の後方から前方にかけての乗物の内部の様子を示す図。
【図18B】乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図。
【図19A】電子機器の第２適用例であるデジタルカメラの正面図。
【図19B】デジタルカメラの背面図。
【図20A】電子機器の第３適用例であるＨＭＤの外観図。
【図20B】スマートグラスの外観図。
【図21】電子機器の第４適用例であるＴＶの外観図。
【図22】電子機器の第５適用例であるスマートフォンの外観図。
【発明を実施するための形態】
【0029】
以下、図面を参照して、表示装置及び電子機器の実施形態について説明する。以下では、表示装置及び電子機器の主要な構成部分を中心に説明するが、表示装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0030】
図１Ａは本開示の一実施形態による表示装置１の概略構成を示すブロック図である。図１Ａの表示装置１は、例えばアクティブマトリックス方式のマイクロディスプレイである。図１Ａの表示装置１は、画素アレイ部２と、走査線駆動部３と、信号線駆動部４と、映像信号処理部５と、タイミング生成部６と、パルス生成部７とを備えている。
【0031】
画素アレイ部２は、行方向及び列方向に複数個ずつ配置された画素８を有する。各画素８は、複数のサブ画素８ａを有する。複数のサブ画素８ａは、例えば、赤青緑の３つのサブ画素８ａを含む。複数のサブ画素８ａは、赤青緑以外の色（例えば白色）のサブ画素８ａを含んでいてもよい。本明細書では、サブ画素８ａを総称して画素８と呼ぶ場合もある。
【0032】
画素８内の各サブ画素８ａは、後述するように、表示素子と画素回路を有する。表示素子は、第１ノードｎ１と第２ノードｎ２の間に接続されている。表示素子は、例えばＯＬＥＤである。なお、表示素子は、液晶素子でもよいし、ＯＬＥＤ以外の自発光素子でもよい。後述するように、第１ノードｎ１は例えばドライブトランジスタのドレインに繋がり、第２ノードｎ２にはパルス信号が供給される。
【0033】
画素アレイ部２は、行方向の画素群ごとに配置される複数の走査線ＷＳＬと、列方向の画素群ごとに配置される複数の信号線ＳＩＧとを有する。これら走査線ＷＳＬと信号線ＳＩＧの各交点付近に画素８が設けられている。本明細書では、行方向を水平ライン方向と呼び、列方向を垂直ライン方向と呼ぶことがある。
【0034】
走査線駆動部３は、複数の走査線ＷＳＬを順繰りに駆動する。信号線駆動部４は、走査線ＷＳＬが各水平ラインを駆動するタイミングに同期させて、水平ライン方向の複数の信号線ＳＩＧを同タイミングで駆動する。信号線ＳＩＧの駆動とは、各信号線ＳＩＧに対応する階調信号を供給することを意味する。
【0035】
映像信号処理部５は、外部（例えばプロセッサなど）から供給される映像信号に対して所定の信号処理を行って、階調信号を生成する。所定の信号処理は、例えば、ガンマ補正やオーバードライブ補正などの処理である。
【0036】
タイミング生成部６は、外部から供給される同期信号に基づいて、走査線駆動部３と信号線駆動部４に対してタイミング制御信号を供給し、走査線駆動部３と信号線駆動部４を同期して動作させる。
【0037】
パルス生成部７は、表示素子の第２ノードｎ２にパルス信号を供給する。表示素子がＯＬＥＤの場合、パルス生成部７はＯＬＥＤのカソードにパルス信号を供給する。パルス信号は、第１電圧レベルと、第１電圧レベルより低い第２電圧レベルとを周期的に繰り返す信号である。パルス信号をＯＬＥＤのカソードに供給することにより、ＯＬＥＤのアノード－カソード間電圧をパルス信号に同期して変化させることができる。ＯＬＥＤは、アノード－カソード間電圧が所定の閾値電圧を超えると、ＯＬＥＤに流れる電流に応じた輝度で発光する。パルス生成部７は、ＯＬＥＤのカソードにパルス信号を供給することにより、ＯＬＥＤの発光を制御する。
【0038】
このように、パルス生成部７は、表示素子の表示タイミングに同期したパルス信号を第２ノードｎ２に供給する。より具体的には、パルス生成部７は、表示素子の表示期間の少なくとも一部を含む第１期間と、第１期間が開始される前の第２期間とでは、パルス信号の電圧レベルを切り換える。例えば、パルス生成部７は、第１期間では、第２期間よりも、パルス信号の電圧レベルを低くする。
【0039】
図１Ａでは、パルス生成部７が走査線駆動部３とは別個に設けられているが、図１Ｂに示す表示装置１の一変形例に示すように、走査線駆動部３にパルス生成部７を内蔵してもよい。なお、図１Ａ及び図１Ｂの表示装置１において、水平方向の両側に走査線駆動部３が配置されていてもよい。
【0040】
図１Ａ及び図１Ｂの画素アレイ部２内の画素数には特に制限はない。画素数が多い高精細の表示装置１では、走査線駆動部３が水平ライン方向の両端側に配置される場合がありうる。また、水平ライン方向の複数の信号線ＳＩＧをいくつかに分けて駆動するために、複数の信号線駆動部４を設ける場合もありうる。また、パルス生成部７の配置場所も任意である。
【0041】
図２は画素回路１１の内部構成の一例を示す回路図である。図２は、表示素子としてＯＬＥＤ１２を用いた場合のＯＬＥＤ１２の発光を制御する画素回路１１の一例を示している。図２の画素回路１１は、３Ｔｒ２Ｃと呼ばれる３つのトランジスタＱ１～Ｑ３と、２つのキャパシタ（第１キャパシタＣsと第２キャパシタＣsub）とを有する。本明細書では、画素回路１１内の３つのトランジスタＱ１～Ｑ３を、ドライブトランジスタ（第１トランジスタ）Ｑ１、サンプリングトランジスタ（第２トランジスタ）Ｑ２、ドライブスキャントランジスタ（第３トランジスタ）Ｑ３と呼ぶ。ドライブトランジスタＱ１を略してＤｒｖトランジスタＱ１、サンプリングトランジスタＱ２をＷＳトランジスタＱ２、ドライブスキャントランジスタＱ３をＤＳトランジスタＱ３と呼ぶこともある。
【0042】
図２の画素回路１１では、ＤｒｖトランジスタＱ１、ＷＳトランジスタＱ２、及びＤＳトランジスタＱ３をＰ型ＭＯＳトランジスタで構成する例を示しているが、後述するように、Ｎ型ＭＯＳトランジスタで構成することも可能である。
【0043】
ＤＳトランジスタＱ３とＤｒｖトランジスタＱ１は、電源電圧ノードＶＣＣＰとＯＬＥＤ１２のアノードとの間にカスコード接続されている。ＷＳトランジスタＱ２は、信号線ＳＩＧとＤｒｖトランジスタＱ１のゲートとの間に接続されている。図２では、ＷＳトランジスタＱ２のゲートに入力される信号をＷＳ信号と呼び、ＤＳトランジスタＱ３のゲートに入力される信号をＤＳ信号と呼ぶ。信号線ＳＩＧには、階調信号とオフセット信号とがタイミングをずらして供給される。
【0044】
ＤｒｖトランジスタＱ１のゲートとソースとの間には第１キャパシタＣsが接続されている。また、ＤＳトランジスタＱ３のソースとドレインとの間には第２キャパシタＣsubが接続されている。すなわち、第１キャパシタＣsと第２キャパシタＣsubは、電源電圧ノードＶＣＣＰとＤｒｖトランジスタＱ１のゲートとの間に直列に接続されている。第１キャパシタＣsは画素容量、第２キャパシタＣsubは補助容量と呼ばれることもある。
【0045】
ＯＬＥＤ１２のカソードには、パルス生成部７から出力されたパルス信号が供給される。これにより、ＯＬＥＤ１２のアノード－カソード間の電圧は、パルス信号に同期して変動する。
【0046】
【0047】
図３に示すように、画素回路１１は、ＯＬＥＤ１２を発光するにあたって、初期化期間（第１状態）と、Ｖth補正期間（第２状態）と、書込期間（第３状態）と、発光期間（第４状態）と、消光期間（第５状態）とを順繰りに遷移する。
【0048】
まず、初期化期間では、ＯＬＥＤ１２のアノードを初期化電圧に設定する。図３は、時刻ｔ１～ｔ５を初期化期間としている。時刻ｔ１では、ＷＳトランジスタＱ２とＤＳトランジスタＱ３はオフ状態である。この時点では、ＤｒｖトランジスタＱ１もオフ状態であり、ＯＬＥＤ１２のアノード電圧はほぼ０Ｖである。
【0049】
時刻ｔ２でＤＳ信号がローになると、ＤＳトランジスタＱ３がオンし、ＤｒｖトランジスタＱ１のソース電圧が上昇する。その後、時刻ｔ３でＷＳ信号がローになると、ＷＳトランジスタＱ２がオンし、信号線ＳＩＧ上のオフセット信号がＷＳトランジスタＱ２を介してＤｒｖトランジスタＱ１のゲートに供給される。これにより、ＤｒｖトランジスタＱ１のドレイン電圧、すなわちＯＬＥＤ１２のアノード電圧が徐々に上昇するとともに、ＤＳトランジスタＱ３のソース－ドレイン間を流れる電流に応じた電荷が第１キャパシタＣsに蓄積される。
【0050】
時刻ｔ４でＷＳトランジスタＱ２はオフするが、第１キャパシタＣsの蓄積電荷は保持されるため、ＤｒｖトランジスタＱ１のソース－ドレイン間に電流が流れて、ＯＬＥＤ１２のアノード電圧は徐々に上昇する。図３には、ＤｒｖトランジスタＱ１のソース電圧波形とゲート電圧波形が図示されているが、時刻ｔ３以降は、ＤｒｖトランジスタＱ１のソースとドレイン間には、第１キャパシタＣsの蓄積電荷に応じた電位差が生じる。
【0051】
時刻ｔ５で、ＤＳトランジスタＱ３がオフすると、第１キャパシタＣsの蓄積電荷は徐々に放電し、最終的に第１キャパシタＣsの両端電圧がＤｒｖトランジスタＱ１の閾値電圧に一致した時点で安定化し、それまでの間、ＯＬＥＤ１２のアノード電圧は徐々に上昇する。時刻ｔ５～ｔ６がＤｒｖトランジスタＱ１の閾値電圧を補正するＶth補正期間である。
【0052】
時刻ｔ６で、ＷＳトランジスタＱ２がオンし、信号線ＳＩＧ上の信号がＷＳトランジスタＱ２を通ってＤｒｖトランジスタＱ１のゲートに供給される。信号線ＳＩＧ上の信号は、時刻ｔ６～ｔ７の間に、オフセット信号から階調信号に切り替わる。よって、時刻ｔ７で、ＷＳトランジスタＱ２がオフした時点では、ＤｒｖトランジスタＱ１のゲート電圧は、階調信号に応じた電圧レベルになる。時刻ｔ６～ｔ８は、ＤｒｖトランジスタＱ１のゲートを階調信号に応じた電圧に設定する書込期間である。
【0053】
時刻ｔ８で、ＤＳトランジスタＱ３がオンし、電源電圧ノードＶＣＣＰからＤＳトランジスタＱ３を通ってＤｒｖトランジスタＱ１のソースに電流を流せる状態になる。ＤｒｖトランジスタＱ１は、階調信号に応じた電流をＯＬＥＤ１２のアノードに供給する。
【0054】
時刻ｔ９で、ＯＬＥＤ１２のカソードに供給されるパルス信号がハイからローに遷移する。これにより、ＯＬＥＤ１２のアノード－カソード間の電圧が急上昇して、ＯＬＥＤ１２は発光を開始する。時刻ｔ８～ｔ１０が発光期間である。
【0055】
時刻ｔ１０になると、ＤＳトランジスタＱ３がオフし、ＤｒｖトランジスタＱ１はＯＬＥＤ１２のアノードに電流を流さなくなるため、発光が停止される。また、ＯＬＥＤ１２のカソードに供給されるパルス信号も、時刻ｔ１０でローからハイに変化する。これにより、ＯＬＥＤ１２のアノード－カソード間の電圧が低下し、ＯＬＥＤ１２は発光を停止する。時刻ｔ１０～ｔ１１の間は、ＤＳトランジスタＱ３からＤｒｖトランジスタＱ１に電流が流れなくなるため、ＤｒｖトランジスタＱ１のソース－ドレイン間電圧も低くなって、ＯＬＥＤ１２のアノード電圧は急激に減少し、ＯＬＥＤ１２は消灯する。
【0056】
図３の動作タイミング図では、時刻ｔ９までは、パルス信号をハイ電位（第１電圧レベル）に設定している。パルス信号がハイ電位の間は、ＯＬＥＤ１２のアノード－カソード間の電圧がＯＬＥＤ１２の閾値を超えないようにしているため、ＯＬＥＤ１２の発光を抑制できる。
【0057】
このように、例えば、パルス生成部７は、書込期間内又は発光期間内にパルス信号の電圧レベルを引き下げて、発光期間が終了するタイミングに合わせてパルス信号の電圧レベルを引き上げる。
【0058】
【0059】
本発明者は、パルス信号がハイ（第１電圧レベル）からロー（第２電圧レベル）に遷移するタイミングを複数通りに変化させて、発光期間前にＯＬＥＤ１２が発光するか否かを調べた。その結果、ＷＳトランジスタＱ２がオンになる時刻ｔ６～ｔ７の期間以降に、パルス信号をハイからローに遷移させると、発光期間前にＯＬＥＤ１２の発光を抑制できることがわかった。よって、パルス生成部７は、書込期間内のＷＳトランジスタＱ２がオフからオンに遷移した時刻以降にパルス信号がハイからローに遷移するようにパルス信号のタイミングを制御するのが望ましい。
【0060】
図３の破線円に示したように、ＯＬＥＤ１２が発光から消灯する際にパルス信号がロー電位からハイ電位になったタイミングで、ＯＬＥＤ１２のアノード電圧が一時的に高くなり、消光期間での黒電流が増加することが懸念される。この対策として、例えば、図４Ａに示す画素回路１１ｒ１、又は図４Ｂに示す画素回路１１ｒ２が考えられる。
【0061】
【0062】
図４Ａの画素回路１１ｒ１では、ＯＬＥＤ１２のアノードと電源電圧ノードＶＣＣＰとの間にキャパシタＣ１が接続されている。パルス信号がロー電位からハイ電位になると、ＯＬＥＤ１２のアノード電位が高くなろうとするが、ＯＬＥＤ１２のアノードにはキャパシタＣ１の一端が接続され、キャパシタＣ１の他端は電位が安定な電源電圧ノードＶＣＣＰに接続されているため、ＯＬＥＤ１２のアノード電位の上昇を抑制することができる。
【0063】
また、図４Ｂの画素回路１１ｒ２では、ＯＬＥＤ１２のアノードとＤｒｖトランジスタＱ１のゲートとの間にキャパシタＣ１が接続されている。パルス信号がロー電位からハイ電位になると、ＯＬＥＤ１２のアノード電位が高くなろうとするが、ＯＬＥＤ１２のアノードにはキャパシタＣ１の一端が接続され、キャパシタＣ１の他端はＤｒｖトランジスタＱ１のゲートに接続されている。ＤｒｖトランジスタＱ１のゲートには、キャパシタＣｓとキャパシタＣsubを介して電源電圧ノードＶＣＣＰが接続されているため、図４Ａと同様にＯＬＥＤ１２のアノード電圧の上昇を抑制することができる。
【0064】
【0065】
図５の画素回路１１ｚは、図２の画素回路１１に加えて、ＡＺトランジスタＱ４を有する。ＡＺトランジスタＱ４は、ＯＬＥＤ１２のアノードと接地電圧ノードＶＳＳＰの間に接続されている。ＡＺトランジスタＱ４のゲートにはＡＺ信号が供給される。ＡＺトランジスタＱ４がＰ型ＭＯＳトランジスタの場合、ＡＺ信号がローのときに、ＤｒｖトランジスタＱ１のソース－ドレイン間電流が、ＡＺトランジスタＱ４を通過して接地電圧ノードＶＳＳＰに流れる。よって、ＡＺトランジスタＱ４がオンの期間は、ＯＬＥＤ１２のアノード電圧の上昇が抑制され、ＯＬＥＤ１２に電流が流れなくなる。図５の画素回路１１ｚでは、ＯＬＥＤ１２のカソードを所定電圧（例えば接地電圧）に固定しており、図２のようなパルス信号は供給されない。
【0066】
【0067】
図５の画素回路１１ｚは、Ｖth補正期間の途中（時刻ｔ５ａ）までは、ＡＺトランジスタＱ４がオン状態である。これにより、図３では、時刻ｔ３以降、ＯＬＥＤ１２のアノード電圧が徐々に上昇したが、図６では、時刻ｔ３以降、書込期間が終わるまで（時刻ｔ８まで）、ＯＬＥＤ１２のアノード電圧は接地電圧ＶＳＳＰを維持される。
【0068】
より詳細には、ＡＺトランジスタＱ４は、Ｖth補正期間中の時刻ｔ５ａから、書込期間中の時刻ｔ６ａまでオフし、その後、時刻ｔ６ａ～ｔ７ａの間はオンする。これにより、書込期間が終了する時刻ｔ８までは、ＯＬＥＤ１２のアノード電圧は接地電圧ＶＳＳＰを維持される。図５の画素回路１１ｚでは、ＯＬＥＤ１２のカソードを所定電圧に固定しているが、発光期間になるまでは、アノード電圧が接地電圧ＶＳＳＰを維持するため、ＯＬＥＤ１２のアノード－カソード間電圧も低いままであり、ＯＬＥＤ１２の発光を抑制できる。
【0069】
時刻ｔ７ａ以降、発光期間が終わるまで（時刻ｔ１０まで）は、ＡＺトランジスタＱ４はオフする。よって、発光期間内の時刻ｔ８にＤＳトランジスタＱ３がオンすると、階調信号に応じた電流がＯＬＥＤ１２に流れて、ＯＬＥＤ１２のアノード－カソード間電圧も上昇することから、ＯＬＥＤ１２は発光する。
【0070】
図５の画素回路１１ｚは、発光期間になるまでは、ＤｒｖトランジスタＱ１のソース－ドレイン間電流をＡＺトランジスタＱ４から接地電圧ノードＶＳＳＰに逃がすため、ＯＬＥＤ１２のアノード電圧の上昇が抑制され、ＯＬＥＤ１２は発光しない。ところが、図５の画素回路１１ｚは、４つのトランジスタＱ１～Ｑ４を備えているため、画素回路１１のサイズを削減するのが困難であり、表示装置１の高精細化の妨げになる。
【0071】
図７は図５の画素回路１１ｚからＡＺトランジスタＱ４を省略した画素回路１１ｙの回路図である。図８は図７の画素回路１１ｙの動作タイミング図である。図７の画素回路１１ｙでは、時刻ｔ３以降、ＤｒｖトランジスタＱ１にソース－ドレイン電流が流れ始めると、ＯＬＥＤ１２のアノード電圧が徐々に高くなるとともに、ＯＬＥＤ１２のアノードにも電流が流れる。これにより、Ｖth補正期間の途中で、ＯＬＥＤ１２が発光してしまう。本来の発光期間よりも前にＯＬＥＤ１２が発光してしまうと、黒浮きが生じるなどして表示品質が低下してしまう。
【0072】
このように、単にＡＺトランジスタＱ４を省略しただけでは、Ｖth補正期間や書込期間内にＯＬＥＤ１２のアノード電圧が上昇してしまうため、発光期間の開始前にＯＬＥＤ１２が発光するおそれがあり、好ましくない。そこで、本実施形態による画素回路１１では、図２に示したように、ＯＬＥＤ１２のカソードにパルス信号を供給して、パルス信号により、ＯＬＥＤ１２のアノード電圧を制御することで、発光期間の開始前にＯＬＥＤ１２が発光しないようにする。パルス信号は、書込期間内又は発光期間内に電圧レベルの引き下げるまでは、ＯＬＥＤ１２が発光しない電圧レベルに設定される。
【0073】
本実施形態による画素回路１１は、必ずしも図２に示した回路構成に限定されるものではなく、種々の変形例が考えられる。
【0074】
図２の画素回路１１は、Ｐ型ＭＯＳトランジスタからなる３つのトランジスタＱ１～Ｑ３を有するが、Ｎ型ＭＯＳトランジスタで構成してもよい。図９は図２の画素回路１１内のトランジスタＱ１～Ｑ３をＮ型ＭＯＳトランジスタＱ１ａ、Ｑ２ａ、Ｑ３ａで構成した第１変形例による画素回路１１ａの回路図である。図９の画素回路１１ａは、導電型が異なるものの、図２の画素回路１１と同様の動作を行う。
【0075】
図１０は画素回路１１の第２変形例の回路図である。図１０の画素回路１１ｂは、２Ｔｒ２Ｃの構成であり、図２のＤＳトランジスタＱ３が省略されており、図２の画素回路１１よりも回路面積を削減できる。図１０の画素回路１１ｂは、ＤｒｖトランジスタＱ１ａとＷＳトランジスタＱ２ａをＮ型ＭＯＳトランジスタにする例を示しているが、Ｐ型ＭＯＳトランジスタで構成してもよい。
【0076】
図１０のＤｒｖトランジスタＱ１ａのドレインにはＤＳ信号が供給される。ＤｒｖトランジスタＱ１ａのソースは、ＯＬＥＤ１２のアノードに接続されている。ＯＬＥＤ１２のカソードには、パルス生成部７からのパルス信号が供給される。ＷＳトランジスタＱ２ａ及び第１キャパシタＣsの接続は、図２の画素回路１１と同様である。
【0077】
図１１は図１０の画素回路１１ｂの動作タイミング図である。時刻ｔ１の時点で、第１キャパシタＣsには、所定の電荷が蓄積されており、ＤｒｖトランジスタＱ１ａのゲート－ソース間は、第１キャパシタＣsの蓄積電荷に応じた電圧に設定されている。
【0078】
時刻ｔ１で、ＤＳ信号がＶiniまで下がると、ＤｒｖトランジスタＱ１ａのソース電圧はＶiniまで低下し、それに応じて、ＤｒｖトランジスタＱ１ａのゲート電圧も低下する。
【0079】
その後、時刻ｔ２でＷＳトランジスタＱ２ａがオンし、信号線ＳＩＧ上のオフセット電圧ＶofsがＷＳトランジスタＱ２ａを通ってＤｒｖトランジスタＱ１ａのゲートに供給される。このとき、ＤｒｖトランジスタＱ１ａのソース電圧は、オフセット電圧Ｖofsよりも十分に低い電圧Ｖiniであり、ＤｒｖトランジスタＱ１ａのゲート－ソース間電圧Ｖgsは、Ｖofs－Ｖiniである。時刻ｔ１～ｔ３は初期化期間である。
【0080】
その後、時刻ｔ３で、ＤＳ信号がＶＣＣＰに上昇する。これにより、ＤｒｖトランジスタＱ１ａのソース電圧が上昇し始める。やがて、ＤｒｖトランジスタＱ１ａのゲート－ソース間電圧が、ＤｒｖトランジスタＱ１ａの閾値電圧Ｖthに等しくなった時点で、ＤｒｖトランジスタＱ１ａのソース電圧は安定化する。時刻ｔ３～ｔ４はＶth補正期間である。
【0081】
ＯＬＥＤ１２のカソードにはパルス信号が供給されており、パルス信号は、時刻ｔ５付近までは、ハイ電位に設定される。これにより、Ｖth補正期間内にＯＬＥＤ１２が発光するおそれがなくなる。
【0082】
その後、時刻ｔ５で、再びＷＳトランジスタＱ２ａがオンする。このとき、信号線ＳＩＧには階調信号が供給されているため、階調信号がＷＳトランジスタＱ２ａを介してＤｒｖトランジスタＱ１ａのゲートに供給される。これにより、ＤｒｖトランジスタＱ１ａのゲートは階調信号に応じた電圧になり、ＤｒｖトランジスタＱ１ａのドレイン－ソース間に電流が流れて、この電流は、ＯＬＥＤ１２の等価容量に流れ、ＯＬＥＤ１２のアノード電圧が上昇する。時刻ｔ５～ｔ６は、書込期間である。
【0083】
時刻ｔ６になると、ＷＳトランジスタＱ２ａがオフする。これにより、ＤｒｖトランジスタＱ１ａのゲートはフローティング状態になるが、ＤｒｖトランジスタＱ１ａのゲート－ソース間電圧は、第１キャパシタＣsの蓄積電荷に応じた電圧値であり、ＤｒｖトランジスタＱ１ａのドレイン－ソース間に電流が流れる。この電流は、ＯＬＥＤ１２のアノードに流れてＯＬＥＤ１２が発光を開始する。時刻ｔ６～ｔ７が発光期間である。
【0084】
ＯＬＥＤ１２のカソードに供給されるパルス信号は、ＷＳトランジスタＱ２ａがオンになる時刻ｔ５以降にハイ電位からロー電位に遷移する。図１１では、時刻ｔ７でパルス信号がロー電位に遷移する例を示している。パルス信号をロー電位に遷移させるタイミングを制御することにより、発光期間よりも前にＯＬＥＤ１２が発光するおそれがなくなる。
【0085】
図１２は画素回路１１の第３変形例の回路図である。図１２の画素回路１１ｃは、図２の画素回路１１とは、ＤｒｖトランジスタＱ１とＤＳトランジスタＱ３の接続順序が逆になっている。図１２の画素回路１１ｃは、４Ｔｒ１Ｃの回路構成を有する。図１２の画素回路１１ｃ内の各トランジスタは、Ｐ型ＭＯＳトランジスタであるが、Ｎ型ＭＯＳトランジスタで構成することも可能である。
【0086】
図１２の画素回路１１ｃは、電源電圧ノードＶＣＣＰとＯＬＥＤ１２のアノードとの間にカスコード接続されたＤｒｖトランジスタＱ１とＤＳトランジスタＱ３を有する。信号線ＳＩＧとＤｒｖトランジスタＱ１のゲートとの間には、ＷＳトランジスタＱ２が接続されている。ＤｒｖトランジスタＱ１のゲートとドレインとの間には、トランジスタＱ５が接続されている。トランジスタＱ５のゲートには、ＡＺ２信号が供給される。ＤｒｖトランジスタＱ１のゲートと電源電圧ノードＶＣＣＰの間には、第１キャパシタＣsが接続されている。
【0087】
図１３は図１２の画素回路１１ｃの動作タイミング図である。時刻ｔ１～ｔ２は初期化期間である。初期化期間では、ＷＳトランジスタＱ２とＤＳトランジスタＱ３はいずれもオフする。時刻ｔ２～ｔ４はＶth補正期間である。時刻ｔ２でＷＳトランジスタＱ２がオンする。その後、時刻ｔ３でトランジスタＱ５がオンする。これにより、ＤｒｖトランジスタＱ１のゲートとドレインが接続されて、ダイオード接続になる。これにより、電源電圧ノードから、ＤｒｖトランジスタＱ１のソース－ドレイン間、トランジスタＱ５のドレイン－ソース間、及びＷＳトランジスタＱ２のドレイン－ソース間を通って、信号線ＳＩＧに電流が流れる。この電流により、ＤｒｖトランジスタＱ１のゲート電圧は上昇するが、ゲート電圧がＶＣＣＰ－Ｖthに近づくにつれて、上述した経路での電流が流れにくくなり、結局、ＤｒｖトランジスタＱ１のゲート電圧はＶＣＣＰ－Ｖthで飽和する。これにより、第１キャパシタＣsは、ＤｒｖトランジスタＱ１の閾値電圧Ｖthの電荷を保持する。
【0088】
時刻ｔ４～ｔ５は書込期間である。時刻ｔ４でトランジスタＱ５はオフするため、ＤｒｖトランジスタＱ１のダイオード接続が解除される。この時点では、ＷＳトランジスタＱ２はオン状態であるため、信号線ＳＩＧからの階調信号はＷＳトランジスタＱ２を介してＤｒｖトランジスタＱ１のゲートに供給される。
【0089】
その後、時刻ｔ６になると、ＤＳトランジスタＱ３がオンして、ＯＬＥＤ１２に電流が流れて、ＯＬＥＤ１２が発光する。
【0090】
図１２の画素回路１１ｃにおいても、ＯＬＥＤ１２のカソードにはパルス生成部７からのパルス信号が供給される。このパルス信号をＷＳ信号がオンになる期間以降にハイ電位からロー電位に引き下げることで、書込期間以降にＯＬＥＤ１２を発光させることができる。
【0091】
パルス生成部７で生成されたパルス信号は、画素アレイ部２内の全画素８のＯＬＥＤ１２のカソードに共通したタイミングで供給されてもよい。この場合、パルス信号にノイズが重畳されないようにするのが望ましい。
【0092】
図１４はパルス生成部７から出力されるパルス信号のレイアウトパターン１３の一例を示す模式的な平面図である。本実施形態による表示装置１は、ガラス基板等のベース基板上に複数の層を積層することにより形成され、図１４の例では、表示装置１を構成する複数の層のうち、一層をパルス信号用のベタパターン１３にする例を示している。このベタパターン１３は、ＯＬＥＤ１２のカソード電極層を兼ねている。図１４は、別の層に配置される画素アレイ部２の外周縁を破線で図示している。また、図２の表示装置１は、例えばＦＰＣ（Flexible Printed Circuit）１４に接続される例を示している。
【0093】
図１５は図１４のＡ－Ａ線方向の断面図である。図１５は、表示装置１のカソード電極層２１よりも下側の断面構造を示している。図１５に示すように、複数のＯＬＥＤ１２のカソード電極層２１はベタパターン１３で形成されている。このカソード電極層２１は、パルス生成部７の出力ノードと電気的に接続されている。ＯＬＥＤ１２は、図１５に示すように、上から下に向かって、カソード電極層２１、有機ＥＬ層２２、アノード電極層２３の順に積層されている。アノード電極層２３は画素８（サブ画素８ａ）ごとに分離して配置されているのに対して、カソード電極は一体化されており、平面図では図１４のようなベタパターン１３になる。また、アノード電極層２３の下方には、複数の配線層２４がコンタクト２５を介して積層されている。複数の配線層２４の積層数は任意である。また、最下層の配線層２４の下方には、画素回路１１内の各トランジスタＱ１やＱ２などが形成されている。
【0094】
このように、カソード電極層２１をベタパターン１３にすることで、ノイズの影響を受けにくくなり、表示品質の向上が図れる。
【0095】
パルス生成部７は、画素アレイ部２内の各画素８ラインごとに、ＯＬＥＤ１２のカソード電圧を個別に制御してもよい。これにより、ＯＬＥＤ１２のカソード電圧のライン制御が可能となる。
【0096】
図１６はＯＬＥＤ１２のカソード電圧をライン制御できるレイアウト（配線）パターン１３ａの一例を示す模式的な平面図である。図示のように、ＯＬＥＤ１２のカソード電圧をライン制御するための複数の配線パターン１３ａが配置されている。各配線パターン１３ａは、対応する画素８ライン上の各ＯＬＥＤ１２のカソードに電気的に接続されている。パルス生成部７は、これらの複数の配線パターン１３ａに供給されるパルス信号のタイミングを個別に制御可能である。
【0097】
【0098】
このように、本実施形態では、ＯＬＥＤ１２のカソードにパルス信号を供給し、パルス信号によりＯＬＥＤ１２のアノード－カソード間の電圧を制御するため、発光期間が開始される前にＯＬＥＤ１２が発光する不具合を防止できる。これにより、表示品質を向上できる。
【0099】
本実施形態によれば、ＯＬＥＤ１２のカソード電圧をパルス信号により制御することで、ＯＬＥＤ１２のアノード－カソード間電圧を制御できるため、ＤｒｖトランジスタＱ１からＯＬＥＤ１２のアノードに流れる電流を迂回させるためのトランジスタを設ける必要がなくなり、画素回路１１を構成するトランジスタの数を削減できる。従って、画素回路１１の回路サイズを削減でき、その分、画素アレイ部２内の画素数を増やせることから、表示装置１の高精細化が可能になる。
【0100】
また、本実施形態による画素回路１１は、既存の回路構成の画素回路１１の一部変更だけで実現できるため、設計変更が容易であり、実装上の問題も起きない。
【0101】
（本開示による表示装置１及び電子機器５０の適用例）
（第１適用例）
本開示による表示装置１は種々の電子機器に搭載可能である。図１８Ａ及び図１８Ｂは本開示による表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１８Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１８Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
（第１適用例）
本開示による表示装置１は種々の電子機器に搭載可能である。図１８Ａ及び図１８Ｂは本開示による表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１８Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１８Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
【0102】
図１８Ａ及び図１８Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。
【0103】
センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図１８では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
【0104】
安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
【0105】
コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
【0106】
ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。
【0107】
デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
【0108】
ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
【0109】
リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
【0110】
センサから対象物に光を照射し、対象物からの反射光を受光することで、周囲に存在する物体までの距離を計測することができる。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、及び単眼視法などがある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法などがある。本開示による表示装置１は、これらのどの方式の距離計測にも適用可能である。本開示による表示装置１の裏面側に重ねて配置されるセンサを用いることで、上述した受動型又は能動型の距離計測を行うことができる。
【0111】
（第２適用例）
本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。
本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。
【0112】
図１９Ａは電子機器５０の第２適用例であるデジタルカメラ１２０の正面図、図１９Ｂはデジタルカメラ１２０の背面図である。図１９Ａ及び図１９Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。
【0113】
図１９Ａ及び図１９Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図１９Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。
【0114】
カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等に表示される情報量も増える傾向にあり、本開示による高解像度の表示装置１を適用することで、カメラの使い勝手をよくすることができる。
【0115】
（第３適用例）
本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
【0116】
図２０Ａは電子機器５０の第３適用例であるＨＭＤ１３０の外観図である。図２０ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。図１Ａ又は図１Ｂに示す表示装置１を図２０Ａの表示装置１３２に適用可能である。
【0117】
また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。
【0118】
なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図２０Ｂのように、本開示による表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図２０Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図２０Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。
【0119】
（第４適用例）
本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。最近のＴＶは、小型化の観点及び意匠デザイン性の観点から、額縁をできるだけ小さくする傾向にある。このため、視聴者を撮影するカメラをＴＶに設ける場合には、ＴＶの表示パネルの裏面側に重ねて配置するのが望ましい。
本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。最近のＴＶは、小型化の観点及び意匠デザイン性の観点から、額縁をできるだけ小さくする傾向にある。このため、視聴者を撮影するカメラをＴＶに設ける場合には、ＴＶの表示パネルの裏面側に重ねて配置するのが望ましい。
【0120】
図２１は電子機器５０の第４適用例であるＴＶ１４０の外観図である。図２１のＴＶ１４０は、額縁が極小化されており、正面側のほぼ全域が表示エリアとなっている。ＴＶ１４０には視聴者を撮影するためのカメラ等のセンサ１４１が内蔵されている。図２１のセンサ１４１は、表示パネル内の一部（例えば破線箇所）の裏側に配置してもよいし、表示パネルの額縁に配置してもよい。また、センサ１４１は、イメージセンサ１４１モジュールでもよいし、顔認証用のセンサ１４１や距離計測用のセンサ１４１、温度センサ１４１など、種々のセンサ１４１が適用可能であり、複数種類のセンサ１４１をＴＶ１４０の表示パネルの裏面側、又は表示パネルの額縁に配置してもよい。
【0121】
上述したように、本開示の表示装置１によれば、高解像度かつ優れた表示品質のＴＶ１４０を実現できる。
【0122】
（第５適用例）
本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図２２は電子機器５０の第５適用例であるスマートフォン１５０の外観図である。図２２の例では、電子機器５０の外形サイズの近くまで表示面１５１が広がっており、表示面１５１の周囲にあるベゼル１５２の幅を数ｍｍ以下にしている。通常、ベゼル１５２には、フロントカメラが搭載されることが多いが、図２２では、破線で示すように、表示面内の少なくとも一部の画素を透過タイプにすることで、表示面１５１の例えば略中央部の裏面側にフロントカメラとして機能するイメージセンサモジュール１５３を配置することができる。このように、フロントカメラを表示面１５１の裏面側に設けることで、ベゼル１５２にフロントカメラを配置する必要がなくなり、ベゼル１５２の幅を狭めることができる。
本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図２２は電子機器５０の第５適用例であるスマートフォン１５０の外観図である。図２２の例では、電子機器５０の外形サイズの近くまで表示面１５１が広がっており、表示面１５１の周囲にあるベゼル１５２の幅を数ｍｍ以下にしている。通常、ベゼル１５２には、フロントカメラが搭載されることが多いが、図２２では、破線で示すように、表示面内の少なくとも一部の画素を透過タイプにすることで、表示面１５１の例えば略中央部の裏面側にフロントカメラとして機能するイメージセンサモジュール１５３を配置することができる。このように、フロントカメラを表示面１５１の裏面側に設けることで、ベゼル１５２にフロントカメラを配置する必要がなくなり、ベゼル１５２の幅を狭めることができる。
【0123】
なお、本技術は以下のような構成を取ることができる。
（１）第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置。
（２）前記パルス生成部は、前記表示素子の表示タイミングに同期した前記パルス信号を前記第２ノードに供給する、（１）に記載の表示装置。
（３）前記パルス生成部は、前記表示素子の表示期間の少なくとも一部を含む第１期間と、前記第１期間が開始される前の第２期間とでは、前記パルス信号の電圧レベルを切り換える、（１）又は（２）に記載の表示装置。
（４）前記パルス生成部は、前記第１期間では、前記第２期間よりも、前記パルス信号の電圧レベルを低くする、（３）に記載の表示装置。
（５）前記第１トランジスタを有し、前記表示素子の表示を制御する画素回路を備え、
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げる、（４）に記載の表示装置。
（６）前記第３状態内に前記第１トランジスタのゲートに階調に応じた電圧を供給する第２トランジスタを備え、
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げる、（５）に記載の表示装置。
（７）前記第２トランジスタは、信号線と前記第１トランジスタのゲートとの間に接続され、
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給する、（６）に記載の表示装置。
（８）基準電圧ノードと前記第１ノードとの間に、前記第１トランジスタとともにカスコード接続される第３トランジスタを備え、
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げる、（５）に記載の表示装置。
（９）前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続される、（８）に記載の表示装置。
（１０）前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続される、（８）に記載の表示装置。
（１１）前記パルス信号は、前記第３状態内又は前記第４状態内に電圧レベルの引き下げるまでは、前記表示素子が発光しない電圧レベルに設定される、（５）乃至（１０）のいずれか一項に記載の表示装置。
（１２）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有する、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１３）前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、ベタの前記導電パターンである、（１２）に記載の表示装置。
（１４）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御する、（１）乃至（１０）のいずれか一項に記載の表示装置。
（１５）前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有する、（１４）に記載の表示装置。
（１６）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵する、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１７）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置される、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１８）前記表示素子は、電流駆動型の自発光素子である、（１）乃至（１７）のいずれか一項に記載の表示装置。
（１９）前記表示素子は、有機ＥＬ素子又は液晶素子である、（１）乃至（１７）のいずれか一項に記載の表示装置。
（２０）表示装置と、
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器。
（１）第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を備える、表示装置。
（２）前記パルス生成部は、前記表示素子の表示タイミングに同期した前記パルス信号を前記第２ノードに供給する、（１）に記載の表示装置。
（３）前記パルス生成部は、前記表示素子の表示期間の少なくとも一部を含む第１期間と、前記第１期間が開始される前の第２期間とでは、前記パルス信号の電圧レベルを切り換える、（１）又は（２）に記載の表示装置。
（４）前記パルス生成部は、前記第１期間では、前記第２期間よりも、前記パルス信号の電圧レベルを低くする、（３）に記載の表示装置。
（５）前記第１トランジスタを有し、前記表示素子の表示を制御する画素回路を備え、
前記画素回路は、前記第１ノードを初期化電圧に設定する第１状態と、前記第１トランジスタの閾値電圧を補正する第２状態と、前記第１トランジスタのゲートに階調に応じた電圧を供給する第３状態と、前記表示素子を階調に応じた輝度で発光させる第４状態と、を有し、
前記パルス生成部は、前記第３状態内又は前記第４状態内に前記パルス信号の電圧レベルを引き下げて、前記第４状態が終了するタイミングに合わせて前記パルス信号の電圧レベルを引き上げる、（４）に記載の表示装置。
（６）前記第３状態内に前記第１トランジスタのゲートに階調に応じた電圧を供給する第２トランジスタを備え、
前記パルス生成部は、前記第３状態内に前記第２トランジスタがオンするタイミング以降に前記パルス信号の電圧レベルを引き下げる、（５）に記載の表示装置。
（７）前記第２トランジスタは、信号線と前記第１トランジスタのゲートとの間に接続され、
前記信号線は、前記第１状態内にはオフセット電圧を供給し、前記第３状態内に階調に応じた電圧を供給する、（６）に記載の表示装置。
（８）基準電圧ノードと前記第１ノードとの間に、前記第１トランジスタとともにカスコード接続される第３トランジスタを備え、
前記パルス生成部は、前記第３トランジスタが前記第３状態内にオンするタイミングに合わせて前記パルス信号の電圧レベルを引き下げる、（５）に記載の表示装置。
（９）前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのソースとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのドレインと前記第１ノードとの間に接続される、（８）に記載の表示装置。
（１０）前記第１トランジスタのゲートとソースとの間に接続されるキャパシタを備え、
前記第３トランジスタは、前記基準電圧ノードと前記第１トランジスタのドレインとの間に接続され、
前記第１トランジスタは、前記第３トランジスタのソースと前記第１ノードとの間に接続される、（８）に記載の表示装置。
（１１）前記パルス信号は、前記第３状態内又は前記第４状態内に電圧レベルの引き下げるまでは、前記表示素子が発光しない電圧レベルに設定される、（５）乃至（１０）のいずれか一項に記載の表示装置。
（１２）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記画素は、前記表示素子を有し、
前記パルス生成部は、前記画素アレイ部内の全画素の前記表示素子に同一タイミングの前記パルス信号を供給する導電パターンを有する、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１３）前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、ベタの前記導電パターンである、（１２）に記載の表示装置。
（１４）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部を備え、
前記パルス生成部は、前記画素アレイ部内の前記第１方向の複数の画素群のそれぞれごとに、前記パルス信号のタイミングを制御する、（１）乃至（１０）のいずれか一項に記載の表示装置。
（１５）前記表示素子は、積層された複数の層を有し、
前記複数の層のうち一つは、前記画素アレイ部内の前記第１方向の複数の画素群に対応する複数の導電パターンを有する、（１４）に記載の表示装置。
（１６）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記走査線駆動部は、前記パルス生成部を内蔵する、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１７）互いに交差する第１方向及び第２方向に複数個ずつ配置される画素を有する画素アレイ部と、
前記第１方向の複数の画素群に対応して配置される複数の走査線と、
前記複数の走査線を駆動する走査線駆動部と、を備え、
前記パルス生成部は、前記走査線駆動部とは別個に配置される、（１）乃至（１１）のいずれか一項に記載の表示装置。
（１８）前記表示素子は、電流駆動型の自発光素子である、（１）乃至（１７）のいずれか一項に記載の表示装置。
（１９）前記表示素子は、有機ＥＬ素子又は液晶素子である、（１）乃至（１７）のいずれか一項に記載の表示装置。
（２０）表示装置と、
前記表示装置で表示される映像信号を生成する映像信号生成部と、を備え、
前記表示装置は、
第１ノード及び第２ノードの間に接続される表示素子と、
階調に応じた電流を前記第１ノードに供給する制御を行う第１トランジスタと、
前記第２ノードにパルス信号を供給するパルス生成部と、を有する、電子機器。
【0124】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0125】
１ 表示装置、２ 画素アレイ部、３ 走査線駆動部、４ 信号線駆動部、５ 映像信号処理部、６ タイミング生成部、７ パルス生成部、８ 画素、８ａ サブ画素、１１、１１ａ、１１ｂ、１１ｃ、１１ｙ、１１ｚ 画素回路、１３ ベタパターン、１３ａ 配線パターン、２１ カソード電極層、２２ 有機ＥＬ層、２３ アノード電極層、２４ 配線層、２５ コンタクト、５０ 電子機器、１００ 乗物、１０１ センターディスプレイ、１０２ コンソールディスプレイ、１０３ ヘッドアップディスプレイ、１０４ デジタルリアミラー、１０５ ステアリングホイールディスプレイ、１０６ リアエンタテイメントディスプレイ、１０７ ダッシュボード、１０８ 運転席、１０９ 助手席、１１０ センターコンソール、１１１ シフトレバー、１１２ フロントガラス、１１３ ハンドル、１２０ デジタルカメラ、１２１ レンズ、１２２ カメラボディ、１２３ グリップ、１２４ 電子ビューファインダ、１２５ シャッタ、１２６ モニタ画面、１３０ スマートグラス、１３１ 装着部材、１３２ 表示装置、１３４ メガネ、１３５ 本体部、１３６ アーム部、１３７ 鏡筒部、１３８ レンズ、１４０ ＴＶ、１４１ センサ、１５０ スマートフォン、１５１ 表示面、１５２ ベゼル、１５３ イメージセンサモジュール
【図1A】
【図1B】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21】
【図22】