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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024069759
(43)【公開日】2024-05-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240515BHJP
H01L 29/12 20060101ALI20240515BHJP
H01L 21/336 20060101ALI20240515BHJP
H01L 29/739 20060101ALI20240515BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 652F
H01L29/78 652S
H01L29/78 658F
H01L29/78 653C
H01L29/78 652M
H01L29/78 652D
H01L29/78 652B
H01L29/78 655A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022179960
(22)【出願日】2022-11-10
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】西村 武義
(57)【要約】
【課題】ゲート抵抗の増加を抑制することでスイッチング損失の増加を抑制しつつ、ＦＢＳＯＡ耐量の低下を抑制することができる半導体装置を提供する。
【解決手段】第１導電型のドリフト層２と、ドリフト層２の上部に設けられた第２導電型のベース領域３ａ～３ｃと、ベース領域３ａ～３ｃの上部に設けられた第１導電型の第１主電極領域４ａ～４ｄと、ベース領域３ａ～３ｃにゲート絶縁膜６ａ，６ｂを介して接する第１ゲート領域７ａ，７ｂ、及び第１ゲート領域７ａ，７ｂに接し、第１ゲート領域７ａ，７ｂよりも低比抵抗の第２ゲート領域８ａ，８ｂを含むゲート電極（７ａ，８ａ），（７ｂ，８ｂ）と、ドリフト層２の下面側に設けられた第２主電極領域１と、を備える。
【選択図】図１
【解決手段】第１導電型のドリフト層２と、ドリフト層２の上部に設けられた第２導電型のベース領域３ａ～３ｃと、ベース領域３ａ～３ｃの上部に設けられた第１導電型の第１主電極領域４ａ～４ｄと、ベース領域３ａ～３ｃにゲート絶縁膜６ａ，６ｂを介して接する第１ゲート領域７ａ，７ｂ、及び第１ゲート領域７ａ，７ｂに接し、第１ゲート領域７ａ，７ｂよりも低比抵抗の第２ゲート領域８ａ，８ｂを含むゲート電極（７ａ，８ａ），（７ｂ，８ｂ）と、ドリフト層２の下面側に設けられた第２主電極領域１と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型のドリフト層と、
前記ドリフト層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ベース領域にゲート絶縁膜を介して接する第１ゲート領域、及び前記第１ゲート領域に接し、前記第１ゲート領域よりも低比抵抗の第２ゲート領域を含むゲート電極と、
前記ドリフト層の下面側に設けられた第２主電極領域と、
を備える半導体装置。
前記ドリフト層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ベース領域にゲート絶縁膜を介して接する第１ゲート領域、及び前記第１ゲート領域に接し、前記第１ゲート領域よりも低比抵抗の第２ゲート領域を含むゲート電極と、
前記ドリフト層の下面側に設けられた第２主電極領域と、
を備える半導体装置。
【請求項2】
前記第１ゲート領域及び前記第２ゲート領域のそれぞれがポリシリコンからなる、請求項１に記載の半導体装置。
【請求項3】
前記第１ゲート領域がポリシリコンからなり、
前記第２ゲート領域が高融点金属からなる、
請求項１に記載の半導体装置。
前記第２ゲート領域が高融点金属からなる、
請求項１に記載の半導体装置。
【請求項4】
前記第１ゲート領域の比抵抗が、前記第２ゲート領域の比抵抗の２倍以上である、請求項１又は２に記載の半導体装置。
【請求項5】
前記第１ゲート領域の厚さが、前記第２ゲート領域の厚さ以下である、請求項１又は２に記載の半導体装置。
【請求項6】
前記第１ゲート領域の不純物濃度が、前記第２ゲート領域の不純物濃度の半分以下である、請求項１又は２に記載の半導体装置。
【請求項7】
前記第２ゲート領域の不純物濃度の前記第１ゲート領域の不純物濃度に対する比が、２以上、１００以下である、請求項１又は２に記載の半導体装置。
【請求項8】
前記第１ゲート領域の不純物濃度が１．０×１０１９ｃｍ－３以上、１．０×１０２０ｃｍ－３以下であり、
前記第２ゲート領域の不純物濃度が１．５×１０２０ｃｍ－３以上、１．０×１０２１ｃｍ－３以下である、
請求項１又は２に記載の半導体装置。
前記第２ゲート領域の不純物濃度が１．５×１０２０ｃｍ－３以上、１．０×１０２１ｃｍ－３以下である、
請求項１又は２に記載の半導体装置。
【請求項9】
前記ゲート電極の単位面積当たりのゲート電荷とゲート抵抗との積が０．２以上である、請求項１又は２に記載の半導体装置。
【請求項10】
前記ゲート電極が前記ドリフト層の上面に設けられている、請求項１又は２に記載の半導体装置。
【請求項11】
前記第１ゲート領域の厚さの前記第２ゲート領域の厚さに対する比が、０．２５以上、１．０以下である、請求項１０に記載の半導体装置。
【請求項12】
前記ゲート電極が前記ドリフト層の上部に設けられたトレンチに埋め込まれている、請求項１又は２に記載の半導体装置。
【請求項13】
前記第１ゲート領域の厚さの前記第２ゲート領域の厚さに対する比が、０．１５以上、０．５以下である、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の半導体装置において、特性改善やコストダウンのために微細加工技術が求められている。また、半導体装置の低損失化の目的から、微細化によるオン抵抗の低減や、ゲート電極の低抵抗化によるスイッチング損失の低減が求められている。
【0003】
ＭＯＳＦＥＴの損失として、オンした後に一定の電流が流れている時の導通損失と、オン又はオフするまでの過渡時のスイッチング損失が存在する。微細加工技術の向上により、セル密度が増加しオン抵抗が低下することで導通損失は低下するが、セル密度が増加し容量成分が増加するためスイッチング損失は増加傾向にある。また、半導体装置の高精度化から高周波化が進み、スイッチング損失の割合は増加している。スイッチング損失の低減にはゲート容量の低減と共にゲート抵抗の低減が有効である。オン抵抗が低下したことでチップサイズを縮小しゲート容量を低減すると共に、ゲート抵抗も低減することでスイッチング損失の増加を抑制している。
【0004】
特許文献１は、トレンチゲートを有する縦型ＭＯＳＦＥＴにおいて、トレンチ内に第１ゲート領域と第２ゲート領域を備え、第１ゲート領域のｐ型不純物濃度は、第２ゲート領域のｐ型不純物濃度よりも低いことを開示する。更に、特許文献１は、プレーナゲートを有する縦型ＭＯＳＦＥＴにおいて、ゲート電極が第１ゲート領域と第２ゲート領域を備え、第１ゲート領域のｐ型不純物濃度は、第２ゲート領域のｐ型不純物濃度よりも低いことを開示する。更に、特許文献１は、半導体基板の材料としてＳｉを用いてよいことを開示する。
【0005】
特許文献２は、ＳｉＣにおいて、ゲート絶縁膜上にＮ型の第２ゲート領域を設け、第２ゲート領域上に第１ゲート領域を備えることを開示する。更に、特許文献２は、溝内にＮ型の第１ゲート領域とＮ型の第２ゲート領域が配置され、第２ゲート領域が溝内に形成されたゲート絶縁膜に接していることを開示する。更に、特許文献２は、第２ゲート領域が第１ゲート領域より低濃度の半導体材料であることを開示する。
【0006】
特許文献３は、ＭＯＳＦＥＴが、ゲート電極にゲート酸化膜に接して配置された厚さ２０００Å程度のポリシリコン層と、ポリシリコン層の内側にタングステン（高融点金属）で形成された低抵抗層を備えることを開示する。更に、特許文献３は、トレンチ幅０．５μｍ、トレンチ深さ１．５μｍ、ポリシリコン層の厚さ２０００Å、低抵抗層の厚さはトレンチ外で２００００Åであり、ポリシリコン層と低抵抗層の界面近傍にシリサイドが形成されることを開示する。
【0007】
特許文献４は、ＭＯＳＦＥＴにおいて、ゲート電極が厚さ０．２μｍの多結晶シリコンからなるゲート電極第一層と厚さ０．８μｍの高融点金属からなるゲート電極第二層を備えてゲート抵抗を低減することを開示する。
【0008】
特許文献５は、ＳｉＣのＭＯＳＦＥＴにおいて、ドープポリシリコン膜とドープポリシリコン膜上に形成された第２金属シリサイド膜（ＷＳｉｘ膜）との積層膜からなるゲート電極が形成されていることを開示する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開２０１３－２２９３８２号公報
【特許文献2】特開２０１６－７２３１９号公報
【特許文献3】特開２００３－３２４１９７号公報
【特許文献4】特開平３－２０３３７９号公報
【特許文献5】特開２０１３－５５２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
ＭＯＳＦＥＴ等の半導体装置において、微細加工技術の向上によりチャネル長が短くなり、電界強度が増すことで安全動作領域（ＳＯＡ）耐量が低下している。ＳＯＡとは、半導体装置が破壊や劣化することなく安全に動作できる電流と電圧の領域である。微細化によるセル密度の向上で流せる電流が増加しており、ゲート抵抗を低減すると半導体装置のオンし易い箇所に電流が集中しやすくなり、順バイアスＳＯＡ（ＦＢＳＯＡ）耐量が低下する。ＦＢＳＯＡとは、半導体装置がオン状態において安全に動作できる電流と電圧の領域である。一方、ＦＢＳＯＡ耐量を確保するためにはゲート抵抗を低減できずスイッチング損失が増加する。即ち、スイッチング損失の増加とＦＢＳＯＡ耐量の低下はトレードオフの関係にある。
【0011】
本発明は、ゲート抵抗の増加を抑制することでスイッチング損失の増加を抑制しつつ、ＦＢＳＯＡ耐量の低下を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記目的を達成するために、本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上部に設けられた第２導電型のベース領域と、（ｃ）ベース領域の上部に設けられた第１導電型の第１主電極領域と、（ｄ）ベース領域にゲート絶縁膜を介して接する第１ゲート領域、及び第１ゲート領域に接し、第１ゲート領域よりも低比抵抗の第２ゲート領域を含むゲート電極と、（ｅ）ドリフト層２の下面側に設けられた第２主電極領域とを備える半導体装置であることを要旨とする。
【発明の効果】
【0013】
本発明によれば、ゲート抵抗の増加を抑制することでスイッチング損失の増加を抑制しつつ、ＦＢＳＯＡ耐量の低下を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0014】
【図1】第１実施形態に係る半導体装置の一例の断面図である。
【図2】第１実施形態に係る半導体装置の一例の平面図である。
【図3】第１実施形態に係る半導体装置の一例の等価回路図である。
【図4】単位面積当たりのゲート電荷量とゲート抵抗の積と、ＦＢＳＯＡ比との関係を示すグラフである。
【図5】第１実施形態に係る半導体装置の製造方法の一例の断面図である。
【図8】第２実施形態に係る半導体装置の一例の断面図である。
【図9】第２実施形態に係る半導体装置の製造方法の一例の断面図である。
【発明を実施するための形態】
【0015】
以下において、図面を参照して本発明の第１及び第２実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0016】
以下の説明では、「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。また、「第２主電極領域」とは、ＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。なお、単に「主電極領域」と記載する場合は、技術的及び文脈的に妥当な第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【0017】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」を「おもて面」と読み替えてもよく、「下面」を「裏面」と読み替えてもよい。
【0018】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0019】
（第１実施形態）
第１実施形態に係る半導体装置として、図１に示すように、プレーナゲート構造の縦型ＭＯＳＦＥＴを一例に説明する。第１実施形態に係る半導体装置は、単位セルＣ１，Ｃ２を含むマルチチャネル構造を有する。単位セルＣ１は、ゲート電極（７ａ，８ａ）及び第１主電極領域（ソース領域）４ａ，４ｂを含み、単位セルＣ２は、ゲート電極（７ｂ，８ｂ）及び第１主電極領域（ソース領域）４ｃ，４ｄを含む。図１では、２つの単位セルＣ１，Ｃ２を例示するが、単位セルＣ１，Ｃ２の並列方向に、単位セルＣ１，Ｃ２と同様の構造の単位セルが更に設けられていてよい。
第１実施形態に係る半導体装置として、図１に示すように、プレーナゲート構造の縦型ＭＯＳＦＥＴを一例に説明する。第１実施形態に係る半導体装置は、単位セルＣ１，Ｃ２を含むマルチチャネル構造を有する。単位セルＣ１は、ゲート電極（７ａ，８ａ）及び第１主電極領域（ソース領域）４ａ，４ｂを含み、単位セルＣ２は、ゲート電極（７ｂ，８ｂ）及び第１主電極領域（ソース領域）４ｃ，４ｄを含む。図１では、２つの単位セルＣ１，Ｃ２を例示するが、単位セルＣ１，Ｃ２の並列方向に、単位セルＣ１，Ｃ２と同様の構造の単位セルが更に設けられていてよい。
【0020】
第１実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ＋型）のドレイン領域１と、ドレイン領域１の上面側に設けられ、ドレイン領域１よりも低不純物濃度のｎ型のドリフト層２を備える。
【0021】
ドレイン領域１は、シリコン（Ｓｉ）基板等の半導体基板で構成されている。ドレイン領域１を構成する半導体基板は、Ｓｉ基板に限定されず、例えば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）からなる半導体基板であってもよい。
【0022】
ドリフト層２は、Ｓｉからなるエピタキシャル成長層で構成されている。なお、ドリフト層２をｎ型の半導体基板で構成してもよく、半導体基板の裏面側にイオン注入や熱拡散によりｎ＋型のドレイン領域１を形成してもよい。
【0023】
ドリフト層２の上部には、ドリフト層２に接して、第２導電型（ｐ型）のベース領域３ａ～３ｃが設けられている。ベース領域３ａの上部には、ベース領域３ａに接して、ｎ＋型のソース領域４ａ及びｐ＋型のコンタクト領域９ａが設けられている。ソース領域４ａ及びコンタクト領域９ａは互いに接する。ベース領域３ｂの上部には、ベース領域３ｂに接して、ｎ＋型のソース領域４ｂ，４ｃ及びｐ＋型のコンタクト領域９ｂが設けられている。ソース領域４ｂ，４ｃはコンタクト領域９ｂに接し、コンタクト領域９ｂを挟んで互いに離間する。ベース領域３ｃの上部には、ベース領域３ｃに接して、ｎ＋型のソース領域４ｄ及びｐ＋型のコンタクト領域９ｃが設けられている。ソース領域４ｃ及びコンタクト領域９ｃは互いに接する。ソース領域４ａ～４ｄの不純物濃度は、ドリフト層２の不純物濃度よりも高い。コンタクト領域９ａ～９ｃの不純物濃度は、ベース領域３ａ～３ｃの不純物濃度よりも高い。
【0024】
ソース領域４ａ、ベース領域３ａ、ベース領域３ａ，３ｂに挟まれたドリフト層２、ベース領域３ｂ及びソース領域４ｂの上面に亘って、ゲート絶縁膜６ａを介してゲート電極（７ａ，８ａ）が設けられている。ゲート絶縁膜６ａ及びゲート電極（７ａ，８ａ）により絶縁ゲート型電極構造（６ａ，７ａ，８ａ）が構成されている。また、ソース領域４ｃ、ベース領域３ｂ、ベース領域３ｂ，３ｃに挟まれたドリフト層２、ベース領域３ｃ及びソース領域４ｄの上面に亘って、ゲート絶縁膜６ｂを介してゲート電極（７ｂ，８ｂ）が設けられている。ゲート絶縁膜６ｂ及びゲート電極（７ｂ，８ｂ）により絶縁ゲート型電極構造（６ｂ，７ｂ，８ｂ）が構成されている。
【0025】
ゲート絶縁膜６ａ，６ｂとしては、例えば二酸化珪素膜（ＳｉＯ２膜）、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0026】
ゲート電極（７ａ，８ａ）は、ゲート絶縁膜６ａに接する第１ゲート領域７ａと、第１ゲート領域７ａ上に設けられ、第１ゲート領域７ａよりも低比抵抗の第２ゲート領域８ａを備える２層構造からなる。また、ゲート電極（７ｂ，８ｂ）は、ゲート絶縁膜６ｂに接する第１ゲート領域７ｂと、第１ゲート領域７ｂ上に設けられ、第１ゲート領域７ｂよりも低比抵抗の第２ゲート領域８ｂを備える２層構造からなる。
【0027】
ここで、従来のようにゲート電極がポリシリコンからなる単層構造である場合には、半導体チップが大きくなると、半導体チップ内の位置でゲート抵抗のばらつきが生じ、ゲート抵抗の小さい箇所に局所的に電流が集中するため、ＦＢＳＯＡ耐量が低下する。
【0028】
これに対して、第１実施形態に係る半導体装置では、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）を高比抵抗の第１ゲート領域７ａ，７ｂ及び低比抵抗の第２ゲート領域８ａ，８ｂの２層構造としている。例えば、第１ゲート領域７ａ，７ｂの比抵抗を、従来の単層構造のゲート電極の比抵抗よりも高くし、第２ゲート領域８ａ，８ｂの比抵抗を、従来の単層構造のゲート電極の比抵抗と同等とする。これにより、第１ゲート領域７ａ，７ｂがバラスト抵抗として働くことで、単位セルＣ１，Ｃ２内及び単位セルＣ１，Ｃ２毎のゲート抵抗のばらつきを抑制することができ、局所的な電流集中を防止することができる。このため、単位セルＣ１，Ｃ２内及び単位セルＣ１，Ｃ２毎にゲート駆動を均一化することができ、ＦＢＳＯＡ耐量の低下を抑制することができる。
【0029】
ゲート抵抗により変化するスイッチング損失とＦＢＳＯＡ耐量はトレードオフの関係にある。第１実施形態に係る半導体装置におけるゲート抵抗は、第１ゲート領域７ａ，７ｂによる高抵抗の第１ゲート抵抗と第２ゲート領域８ａ，８ｂによる低抵抗の第２ゲート抵抗の合成であり、スイッチング損失はこれに依存するが、同じゲート抵抗でもＦＢＳＯＡ耐量は高抵抗の第１ゲート抵抗と低抵抗の第２ゲート抵抗の比が大きいほど、低抵抗の第２ゲート抵抗により半導体素子内のセルが均一に動作し易く、高抵抗の第１ゲート抵抗がバラスト抵抗として働くことで向上する。
【0030】
第１ゲート領域７ａ，７ｂの比抵抗は、第２ゲート領域８ａ，８ｂの比抵抗よりも高い。第１ゲート領域７ａ，７ｂの比抵抗は、第２ゲート領域８ａ，８ｂの比抵抗に対して例えば２倍以上程度であり、３倍以上程度であることがより好ましい。第１ゲート領域７ａ，７ｂの比抵抗を、第２ゲート領域８ａ，８ｂの比抵抗に対して２倍以上とすることで、第１ゲート領域７ａ，７ｂをバラスト抵抗として有効に機能させ、ゲート抵抗のばらつきを抑制することができる。更に、第１ゲート領域７ａ，７ｂの比抵抗を、第２ゲート領域８ａ，８ｂの比抵抗に対して、３倍以上とすることで、第１ゲート領域７ａ，７ｂをバラスト抵抗としてより有効に機能させ、ゲート抵抗のばらつきをより抑制することができる。
【0031】
第１ゲート領域７ａ，７ｂの比抵抗は、第２ゲート領域８ａ，８ｂの比抵抗に対して例えば１０倍以下程度であり、５倍以下程度であることがより好ましい。第１ゲート領域７ａ，７ｂの比抵抗を、第２ゲート領域８ａ，８ｂの比抵抗に対して１０倍以下とすることで、従来の単層構造のゲート電極と比較して第１ゲート領域７ａ，７ｂによるゲート抵抗の増加は僅かであり、ゲート抵抗が大幅に増加しないため、スイッチング損失の増加を抑制することができる。更に、第１ゲート領域７ａ，７ｂの比抵抗を、第２ゲート領域８ａ，８ｂの比抵抗に対して、５倍以下とすることで、ゲート抵抗の増加をより抑制することができ、スイッチング損失の増加をより抑制することができる。
【0032】
第１ゲート領域７ａ，７ｂ及び第２ゲート領域８ａ，８ｂの材料としては、例えば燐（Ｐ）や砒素（Ａｓ）のｎ型不純物を高不純物濃度に添加したポリシリコン膜（ドープドポリシリコン膜）が使用可能である。なお、第１ゲート領域７ａ，７ｂ及び第２ゲート領域８ａ，８ｂの材料として、ボロン（Ｂ）等のｐ型不純物を高不純物濃度に添加したポリシリコン膜（ドープドポリシリコン膜）を使用してもよい。
【0033】
また、第２ゲート領域８ａ，８ｂとして、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等の高融点金属や、Ｔｉ／窒化チタン（ＴｉＮ）等の高融点金属を含む積層膜を使用可能である。第２ゲート領域８ａ，８ｂとして高融点金属を使用する場合には、第２ゲート領域８ａ，８ｂと第１ゲート領域７ａ，７ｂを構成するポリシリコン膜とのシリサイドは形成しなくてよい。シリサイド形成には７００℃以上の熱処理が必要であり、シリサイド化による体積膨張に伴う応力や熱履歴による特性変動、ゲート絶縁膜６ａ，６ｂのダメージが懸念され、ポリシリコン膜全部がシリサイド化するとゲート絶縁膜６ａ，６ｂの劣化が考えられる。また、ポリシリコン膜の一部のシリサイド化でもゲート抵抗が極端に低下することでＦＢＳＯＡ耐量が低下する可能性がある。
【0034】
例えば、第１ゲート領域７ａ，７ｂの材料としてｎ型のドープドポリシリコン膜を使用し、第２ゲート領域８ａ，８ｂの材料として高融点金属であるＴｉを使用すれば、Ｔｉとｎ型半導体とのコンタクト抵抗が低いため、シリサイド化のための高温の熱処理は不要である。
【0035】
第１ゲート領域７ａ，７ｂの厚さｔ１及び第２ゲート領域８ａ，８ｂの厚さｔ２は、半導体装置の設計に応じて適宜調整可能である。例えば、第１ゲート領域７ａ，７ｂの厚さｔ１は、第２ゲート領域８ａ，８ｂの厚さｔ２以下であってよい。第１実施形態に係る半導体装置のようにプレーナゲート構造の場合には、第１ゲート領域７ａ，７ｂの厚さｔ１の第２ゲート領域８ａ，８ｂの厚さｔ２に対する比（ｔ１／ｔ２）は、例えば０．１５以上、１．０以下程度であり、０．２５以上、１．０以下程度が好ましい。第１ゲート領域７ａ，７ｂの厚さｔ１及び第２ゲート領域８ａ，８ｂの厚さｔ２の合計値は、例えば０．２μｍ以上、１．０μｍ以下程度である。
【0036】
例えば、第１ゲート領域７ａ，７ｂの不純物濃度は、第２ゲート領域８ａ，８ｂの不純物濃度の半分以下である。第１ゲート領域７ａ，７ｂの不純物濃度は、例えば１．０×１０１９ｃｍ－３以上、１．０×１０２０ｃｍ－３以下程度である。第２ゲート領域８ａ，８ｂの不純物濃度は、例えば１．５×１０２０ｃｍ－３以上、１．０×１０２１ｃｍ－３以下程度である。
【0037】
第１ゲート領域７ａ，７ｂの不純物濃度をＮ１、第２ゲート領域８ａ，８ｂの不純物濃度をＮ２として、不純物濃度Ｎ２の不純物濃度Ｎ１に対する比Ｎ２／Ｎ１は、例えば２以上、１００以下程度であり、２以上、１０以下程度であることがより好ましい。不純物濃度比Ｎ２／Ｎ１を１００以下とすることにより、ゲート閾値電圧の増加やゲート抵抗増加によるスイッチング遅れを抑制することができ、オン損失及びスイッチング損失を抑制することができる。更に、不純物濃度Ｎ２の不純物濃度Ｎ１に対する比Ｎ２／Ｎ１を１０以下とすることにより、ゲート閾値電圧の増加やゲート抵抗増加によるスイッチング遅れをより抑制することができ、オン損失及びスイッチング損失をより抑制することができる。
【0038】
図２は、第２ゲート領域８ａ，８ｂ、ソース領域４ａ～４ｄ及びコンタクト領域９ａ～９を上面側から見た平面図である。図２に示すように、第２ゲート領域８ａ，８ｂは、一方向（図１の上下方向）に互いに平行に延伸する直線状（ストライプ状）の平面パターンを有する。第２ゲート領域８ａ，８ｂの下に隠れた第１ゲート領域７ａ，７ｂも、第２ゲート領域８ａ，８ｂと同様の平面パターンを有する。即ち、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）は、一方向に互いに平行に延伸する直線状（ストライプ状）の平面パターンを有する。
【0039】
第１実施形態に係る半導体装置はプレーナゲート構造であり、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）がストライプ状に延伸するため、第１ゲート領域７ａ，７ｂのシート抵抗をＲｓ１、第２ゲート領域８ａ，８ｂのシート抵抗をＲｓ２、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）の平面パターンがなすストライプの長さをＬ、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの長さ方向（図１の奥行方向）に直交する方向（図１の左右方向）の幅をＷ、単位セルＣ１，Ｃ２を含む単位セルの本数をＮとすると、第１ゲート領域７ａ，７ｂのみのゲート抵抗Ｒｇ１及び第２ゲート領域８ａ，８ｂのみのゲート抵抗Ｒｇ２は、以下の式（１）及び（２）でそれぞれ求められる。
【0040】
Ｒｇ１＝Ｒｓ１＊Ｌ／（（Ｗ＊ｔ１）＊Ｎ） …（１）
Ｒｇ２＝Ｒｓ２＊Ｌ／（（Ｗ＊ｔ２）＊Ｎ） …（２）
Ｒｇ２＝Ｒｓ２＊Ｌ／（（Ｗ＊ｔ２）＊Ｎ） …（２）
【0041】
なお、式（１）及び（２）のＬは、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの一端でコンタクトをとる場合である。ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの両端でコンタクトをとる場合には、式（１）及び（２）のＬは半分となる。第１ゲート領域７ａ，７ｂのみのゲート抵抗Ｒｇ１及び第２ゲート領域８ａ，８ｂのみのゲート抵抗Ｒｇ２は並列接続されているため、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）の全体のゲート抵抗Ｒｇは、以下の式（３）で求められる。
【0042】
Ｒｇ＝Ｒｇ１＊Ｒｇ２／（Ｒｇ１＋Ｒｇ２） …（３）
【0043】
ドリフト層２及び絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）の上面には層間絶縁膜１３ａ，１３ｂが設けられている。層間絶縁膜１３ａ，１３ｂは、例えば、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）、高温酸化膜（ＨＴＯ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、硼素を添加したシリコン酸化膜（ＢＳＧ膜）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ膜）等の単層膜や、これらの積層膜で構成されている。
【0044】
層間絶縁膜１３ａ，１３ｂ上には、表面電極（ソース電極）１５が設けられている。表面電極１５は、層間絶縁膜１３ａ，１３ｂを貫通するコンタクトホールを介してソース領域４ａ～４ｄ及びコンタクト領域９ａ～９ｃに電気的に接続されている。表面電極１５は、アルミニウム（Ａｌ）やＡｌ合金、銅（Ｃｕ）等の金属が使用可能である。Ａｌ合金としては、Ａｌ－シリコン（Ｓｉ）、Ａｌ－銅（Ｃｕ）－Ｓｉ、Ａｌ－Ｃｕ等が挙げられる。
【0045】
ドレイン領域１の下面には、裏面電極（ドレイン電極）１６が設けられている。裏面電極１６は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。
【0046】
第１実施形態に係る半導体装置の動作時は、表面電極１５を接地電位として、裏面電極１６に正電圧を印加し、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）に閾値以上の正電圧を印加すると、ベース領域３ａ～３ｃに反転層（チャネル）が形成されてオン状態となる。オン状態では、裏面電極１６からドレイン領域１、ドリフト層２、ベース領域３ａ～３ｃの反転層及びソース領域４ａ～４ｄを経由して表面電極１５へ電流が流れる。一方、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）に印加される電圧が閾値未満の場合、ベース領域３ａ～３ｃに反転層が形成されないため、オフ状態となり、裏面電極１６から表面電極１５へ電流が流れない。
【0047】
図３は、第１実施形態に係る半導体装置の等価回路図である。トランジスタＴ１には、還流ダイオードＤ１が逆並列接続されている。図３に示したトランジスタＴ１及び還流ダイオードＤ１が、図１に示したＭＯＳＦＥＴに対応する。図３に示したトランジスタＴ１のゲートには、図１に示したゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のゲート抵抗Ｒｇが接続されている。
【0048】
図４は、ゲート電荷量Ｑｇｓ、ゲート電極の単位面積をＡ、ゲート抵抗をＲｇとして、ゲート電極の単位面積当たりのゲート電荷量Ｑｇｓ／Ａとゲート抵抗Ｒｇの積（Ｑｇｓ／Ａ）＊Ｒｇと、ＦＢＳＯＡ比との関係を示すグラフである。ゲート電極の単位面積当たりのゲート電荷量Ｑｇｓ／Ａは、半導体装置の設計により異なるが、活性面積に比例する。例えば、プレーナゲート構造であれば単位セルのピッチが２０μｍ以下程度、トレンチゲート構造であればトレンチ間が４μｍ以下程度の微細な半導体装置では、ゲート電極の単位面積当たりのゲート電荷量Ｑｇｓ／Ａが大きく、チャネル密度が高い。チャネル密度が高い半導体装置は、電流を流し易く電流集中で破壊し易いため、ゲート抵抗を低減せずに高くすることで電流集中を緩和し、ＦＢＳＯＡ耐量の低下を抑制する。
【0049】
ＦＢＳＯＡ比は０に近づくにつれてＦＢＳＯＡ耐量が低下する。よって、図４に示すように、ＦＢＳＯＡ比が０になることを避けるため、ゲート電極の単位面積当たりのゲート電荷量（Ｑｇｓ／Ａ）とゲート抵抗Ｒｇの積（Ｑｇｓ／Ａ）＊Ｒｇは０．２以上が好ましい。よって、以下の式を満たすことが好ましい。
【0050】
（Ｑｇｓ／Ａ）＊Ｒｇ≧０．２ …（４）
【0051】
＜半導体装置の製造方法＞
次に、図５～図７を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図５～図７を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0052】
本例ではｐ型のベース領域３ａ～３ｃ、ｎ＋型のソース領域４ａ～４ｄ及びｐ＋型のコンタクト領域９ａ～９ｃを形成した後にゲート絶縁膜６ａ，６ｂおよび第２ゲート領域８ａ，８ｂを形成しているが、ゲート電極間の間隔を微細化するため、ゲート絶縁膜６ａ，６ｂおよび第２ゲート領域８ａ，８ｂを形成後にｐ型のベース領域３ａ～３ｃ、ｎ＋型のソース領域４ａ～４ｄ及びｐ＋型のコンタクト領域９ａ～９ｃを形成してもよい。
【0053】
まず、図５に示すように、第１導電型（ｎ＋型）のシリコン（Ｓｉ）ウェハ等からなり、ドレイン領域１となる半導体基板上に、ｎ型のドリフト層２をエピタキシャル成長させる。
【0054】
次に、フォトリソグラフィ技術等により形成したイオン注入用マスクを用いて、ドリフト層２の上部に、ボロン（Ｂ）等のｐ型不純物や、燐（Ｐ）又は砒素（Ａｓ）等のｎ型不純物を順次イオン注入する。その後、熱処理により、ドリフト層２に注入された不純物イオンを活性化させる。この結果、図６に示すように、ドリフト層２の上部に、ｐ型のベース領域３ａ～３ｃ、ｎ＋型のソース領域４ａ～４ｄ及びｐ＋型のコンタクト領域９ａ～９ｃが形成される。
【0055】
次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により、ドリフト層２の上面にゲート絶縁膜を形成する。次に、ＣＶＤ法等により、ゲート絶縁膜を介して、燐（Ｐ）等のｎ型不純物等を高濃度で添加した第１ポリシリコン膜を堆積する。更に、ＣＶＤ法等により、第１ポリシリコン膜上に、燐（Ｐ）等のｎ型不純物等を高濃度で添加した第２ポリシリコン膜を第２ゲート領域として堆積する。ここで、第１ポリシリコン膜の不純物濃度は１．０×１０１９ｃｍ－３以上、１．０×１０２０ｃｍ－３以下程度であり、第２ポリシリコン膜の不純物濃度は１．５×１０２０ｃｍ－３以上、１．０×１０２１ｃｍ－３以下程度であり、第１ポリシリコン膜及び第２ポリシリコン膜の不純物濃度差が僅かであるため、第１ポリシリコン膜及び第２ポリシリコン膜は同一の成膜装置において連続して形成可能である。
【0056】
その後、フォトリソグラフィ技術及びドライエッチングにより、ドリフト層２上のゲート絶縁膜、第１ポリシリコン膜及び第２ポリシリコン膜を選択的に除去する。この結果、図７に示すように、ゲート絶縁膜６ａ，６ｂ、第１ポリシリコン膜からなる第１ゲート領域７ａ，７ｂ、及び第２ポリシリコン膜からなる第２ゲート領域８ａ，８ｂが形成され、絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）が形成される。
【0057】
次に、ＣＶＤ法等により、ドリフト層２及び絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）の上面に層間絶縁膜を成膜する。次に、層間絶縁膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ドライエッチングにより、層間絶縁膜の一部を選択的に除去する。この結果、層間絶縁膜に、ソース領域４ａ～４ｄ及びコンタクト領域９ａ～９ｃの一部を露出するコンタクトホールが開口される。その後、フォトレジスト膜を除去する。
【0058】
次に、スパッタリング法又は蒸着法等により、層間絶縁膜１３ａ，１３ｂのコンタクトホールを埋め込むように、層間絶縁膜１３ａ，１３ｂの上面に表面電極１５を堆積する（図１参照）。次に、研削又は化学機械研磨（ＣＭＰ）等により、ドレイン領域１を下面側から研削し、製品厚さに調整する。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面に金（Ａｕ）等からなる裏面電極１６を形成する（図１参照）。その後、半導体ウェハを切断（ダイシング）して個片化することにより、図１に示した第１実施形態に係る半導体装置が完成する。
【0059】
以上説明したように、第１実施形態に係る半導体装置によれば、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）を、高比抵抗の第１ゲート領域７ａ，７ｂ及び低比抵抗の第２ゲート領域８ａ，８ｂの２層構造とする。これにより、ゲート抵抗の大幅な増加を抑制し、スイッチング損失の大幅な増加を抑制しつつ、第１ゲート領域７ａ，７ｂがバラスト抵抗として働くことで、単位セルＣ１，Ｃ２内及び単位セルＣ１，Ｃ２毎のゲート駆動を均一化することができるため、ＦＢＳＯＡ耐量の低下を抑制することができる。
【0060】
なお、第１実施形態に係る半導体装置の第１ゲート領域７ａ，７ｂおよび第２ゲート領域８ａ，８ｂはストライプ状であるが、第１ゲート領域７ａ，７ｂおよび第２ゲート領域８ａ，８ｂは平面視で格子状に設けてもよい。
【0061】
（第２実施形態）
＜半導体装置の構成＞
第２実施形態に係る半導体装置は、図８に示すように、トレンチゲート構造の縦型ＭＯＳＦＥＴである点が、図１に示したプレーナゲート型の縦型ＭＯＳＦＥＴである第１実施形態に係る半導体装置と異なる。第２実施形態に係る半導体装置は、単位セルＣ１，Ｃ２を含むマルチチャネル構造を有する。単位セルＣ１は、ゲート電極（７ａ，８ａ）及び第１主電極領域（ソース領域）４ａ，４ｂを含み、単位セルＣ２は、ゲート電極（７ｂ，８ｂ）及び第１主電極領域（ソース領域）４ｃ，４ｄを含む。図８では、２つの単位セルＣ１，Ｃ２を例示するが、単位セルＣ１，Ｃ２の並列方向に、単位セルＣ１，Ｃ２と同様の構造の単位セルが更に設けられていてよい。
＜半導体装置の構成＞
第２実施形態に係る半導体装置は、図８に示すように、トレンチゲート構造の縦型ＭＯＳＦＥＴである点が、図１に示したプレーナゲート型の縦型ＭＯＳＦＥＴである第１実施形態に係る半導体装置と異なる。第２実施形態に係る半導体装置は、単位セルＣ１，Ｃ２を含むマルチチャネル構造を有する。単位セルＣ１は、ゲート電極（７ａ，８ａ）及び第１主電極領域（ソース領域）４ａ，４ｂを含み、単位セルＣ２は、ゲート電極（７ｂ，８ｂ）及び第１主電極領域（ソース領域）４ｃ，４ｄを含む。図８では、２つの単位セルＣ１，Ｃ２を例示するが、単位セルＣ１，Ｃ２の並列方向に、単位セルＣ１，Ｃ２と同様の構造の単位セルが更に設けられていてよい。
【0062】
ドリフト層２の上部には、複数のトレンチ（ゲートトレンチ）５ａ，５ｂが互いに離間して並列して設けられている。ゲートトレンチ５ａ，５ｂは、ドリフト層２の上面から、ドリフト層２の上面に対して垂直方向である深さ方向に設けられている。ゲートトレンチ５ａの側面（側壁）には、ソース領域４ａ，４ｂ及びベース領域３ａ，３ｂの側面が接している。ゲートトレンチ５ｂの側面（側壁）には、ソース領域４ｃ，４ｄ及びベース領域３ｂ，３ｃの側面が接している。ゲートトレンチ５ａ，５ｂの底部はドリフト層２に接している。図示を省略するが、ゲートトレンチ５ａ，５ｂは、（図８の奥行方向）に互いに平行に延伸する直線状（ストライプ状）の平面パターンを有する。
【0063】
隣り合うゲートトレンチ５ａ，５ｂの間隔は、例えば０．４μｍ以上、４μｍ以下程度である。隣り合うゲートトレンチ５ａ，５ｂの間には、ドリフト層２の上部で構成されるメサ部が設けられている。メサ部は、隣り合うゲートトレンチ５ａ，５ｂに挟まれたドリフト層２の領域であり、ゲートトレンチ５ａ，５ｂの最も深い位置よりも上方の領域である。
【0064】
ゲートトレンチ５ａの底面及び側面を覆うようにゲート絶縁膜６ａが設けられている。ゲートトレンチ５ａの内側には、ゲート絶縁膜６ａを介してゲート電極（７ａ，８ａ）が埋め込まれている。ゲート絶縁膜６ａ及びゲート電極（７ａ，８ａ）により絶縁ゲート型電極構造（６ａ，７ａ，８ａ）が構成される。また、ゲートトレンチ５ｂの底面及び側面を覆うようにゲート絶縁膜６ｂが設けられている。ゲートトレンチ５ｂの内側には、ゲート絶縁膜６ｂを介してゲート電極（７ｂ，８ｂ）が埋め込まれている。ゲート絶縁膜６ｂ及びゲート電極（７ｂ，８ｂ）により絶縁ゲート型電極構造（６ｂ，７ｂ，８ｂ）が構成される。
【0065】
ゲート電極（７ａ，８ａ）は、ゲート絶縁膜６ａに接する第１ゲート領域７ａと、第１ゲート領域７ａの内側にゲート絶縁膜６ａから離間して設けられ、第１ゲート領域７ａよりも低比抵抗の第２ゲート領域８ａを備える２層構造からなる。また、ゲート電極（７ｂ，８ｂ）は、ゲート絶縁膜６ｂに接する第１ゲート領域７ｂと、第１ゲート領域７ｂの内側にゲート絶縁膜６ａから離間して設けられ、第１ゲート領域７ｂよりも低比抵抗の第２ゲート領域８ｂを備える２層構造からなる。
【0066】
第１ゲート領域７ａ，７ｂの厚さｔ１は、ゲートトレンチ５ａ，５ｂの側面に接する部分及びゲートトレンチ５ａ，５ｂの底面に接する部分で略一定である。ゲートトレンチ５ａ，５ｂの深さ方向（図８の上下方向）に直交する方向（図８の左右方向）における第２ゲート領域８ａ，８ｂの厚さｔ２は、ゲートトレンチ５ａ，５ｂの深さ方向において略一定である。
【0067】
第１ゲート領域７ａ，７ｂ及び第２ゲート領域８ａ，８ｂのそれぞれの材料、不純物濃度、抵抗値については、第１実施形態に係る半導体装置の第１ゲート領域７ａ，７ｂ及び第２ゲート領域８ａ，８ｂと同様であるので、重複した説明を省略する。
【0068】
第２実施形態に係る半導体装置はトレンチゲート構造であるため、第１ゲート領域７ａ，７ｂの厚さｔ１と第２ゲート領域８ａ，８ｂの厚さｔ２の合計値は、例えば０．２μｍ以上、１．２μｍ以下程度である。第１ゲート領域７ａ，７ｂの厚さｔ１の第２ゲート領域８ａ，８ｂの厚さｔ２に対する比（ｔ１／ｔ２）は、例えば０．１５以上、１．０以下程度であり、０．１５以上、０．５以下程度が好ましい。
【0069】
第２実施形態に係る半導体装置はトレンチゲート構造であり、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）がストライプ状に延伸するため、第１ゲート領域７ａ，７ｂのシート抵抗をＲｓ１、第２ゲート領域８ａ，８ｂのシート抵抗をＲｓ２、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの長さ（奥行）をＬ、単位セルＣ１，Ｃ２を含む単位セルの本数をＮ、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）の深さをＤとすると、第１ゲート領域７ａ，７ｂのみのゲート抵抗Ｒｇ１及び第２ゲート領域８ａ，８ｂのみのゲート抵抗Ｒｇ２は、以下の式（５）及び（６）でそれぞれ求められる。
【0070】
Ｒｇ１＝Ｒｓ１＊Ｌ／（（Ｄ＊２＊ｔ１）＊Ｎ） …（５）
Ｒｇ２＝Ｒｓ２＊Ｌ／（（Ｄ＊ｔ２）＊Ｎ） …（６）
Ｒｇ２＝Ｒｓ２＊Ｌ／（（Ｄ＊ｔ２）＊Ｎ） …（６）
【0071】
なお、式（５）及び（６）のＬは、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの一端でコンタクトをとる場合である。ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）のストライプの両端でコンタクトをとる場合には、式（５）及び（６）のＬは半分となる。第１ゲート領域７ａ，７ｂのみのゲート抵抗Ｒｇ１及び第２ゲート領域８ａ，８ｂのみのゲート抵抗Ｒｇ２は並列接続されているため、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）の全体のゲート抵抗Ｒｇは、以下の式（７）で求められる。
【0072】
Ｒｇ＝Ｒｇ１＊Ｒｇ２／（Ｒｇ１＋Ｒｇ２） …（７）
【0073】
ドリフト層２のメサ部及び絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）の上面には層間絶縁膜１３ａ，１３ｂが設けられている。ドリフト層２のメサ部上に位置する層間絶縁膜１３ａ，１３ｂには、層間絶縁膜１３ａ，１３ｂを貫通するコンタクトホールが設けられている。ドリフト層２のメサ部には、コンタクトホールに連続するようにトレンチ（コンタクトトレンチ）１０ａ～１０ｃが設けられている。コンタクトトレンチ１０ａ～１０ｃは、ドリフト層２のメサ部の上面から、メサ部の上面に対して垂直方向である深さ方向に設けられている。
【0074】
コンタクトトレンチ１０ａの側面はソース領域４ａに接している。コンタクトトレンチ１０ａの底部は、ｐ＋型のコンタクト領域９ａに接している。コンタクトトレンチ１０ａには、バリアメタル膜１１ａ及びコンタクトプラグ１２ａが埋め込まれている。コンタクトトレンチ１０ｂの側面はソース領域４ｂ，４ｃに接している。コンタクトトレンチ１０ｂの底部は、ｐ＋型のコンタクト領域９ｂに接している。コンタクトトレンチ１０ｂには、バリアメタル膜１１ｂ及びコンタクトプラグ１２ｂが埋め込まれている。コンタクトトレンチ１０ｃの側面はソース領域４ｄに接している。コンタクトトレンチ１０ｃの底部は、ｐ＋型のコンタクト領域９ｃに接している。コンタクトトレンチ１０ｃには、バリアメタル膜１１ｃ及びコンタクトプラグ１２ｃが埋め込まれている。
【0075】
バリアメタル膜１１ａ～１１ｃとしては、例えば、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）等の単層膜、或いは、Ｔｉ及びＴｉＮの積層膜等が使用可能である。コンタクトプラグ１２ａ～１２ｃとしては、タングステン（Ｗ）等の金属が使用可能である。
【0076】
層間絶縁膜１３ａ，１３ｂ上には、表面電極（ソース電極）１５が設けられている。表面電極１５は、バリアメタル膜１１ａ～１１ｃ及びコンタクトプラグ１２ａ～１２ｃを介してソース領域４ａ～４ｄ及びコンタクト領域９ａ～９ｃに電気的に接続されている。
【0077】
ドリフト層２の下面側には、ドリフト層２よりも高不純物濃度のｎ＋型のドレイン領域１が設けられている。ドレイン領域１の下面には、裏面電極（ドレイン電極）１６が設けられている。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0078】
＜半導体装置の製造方法＞
次に、図５、図９～図１２を参照して、第２実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図５、図９～図１２を参照して、第２実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0079】
本例ではｐ－型のベース領域３ａ～３ｃ及びｎ＋型のソース領域４を形成した後にゲートトレンチ５ａ，５ｂを形成しているが、ゲートトレンチ間のピッチを微細化するため、ゲートトレンチ５ａ，５ｂを形成後にｐ－型のベース領域３ａ～３ｃ及びｎ＋型のソース領域４を形成してもよい。
【0080】
まず、図５に示すように、第１導電型（ｎ＋型）のシリコン（Ｓｉ）ウェハ等からなり、ドレイン領域１となる半導体基板上に、ｎ型のドリフト層２をエピタキシャル成長させる。
【0081】
次に、フォトリソグラフィ技術等により形成したイオン注入用マスクを用いて、ドリフト層２の上部に、ボロン（Ｂ）等のｐ型不純物や、燐（Ｐ）又は砒素（Ａｓ）等のｎ型不純物を順次イオン注入する。その後、熱処理により、ドリフト層２に注入された不純物イオンを活性化させる。この結果、ドリフト層２の上部に、ｐ－型のベース領域３ａ～３ｃ及びｎ＋型のソース領域４が形成される（図９参照）。
【0082】
次に、フォトリソグラフィ技術等によりエッチング用マスクを形成し、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、図９に示すように、ゲートトレンチ５ａ，５ｂを形成する。
【0083】
次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により、ゲートトレンチ５ａ，５ｂの内側にゲート絶縁膜を形成する。更に、ＣＶＤ法等により、ゲートトレンチ５ａ，５ｂの内側に、ゲート絶縁膜を介して、燐（Ｐ）等のｎ型不純物等を高濃度で添加した第１ポリシリコン膜を埋め込む。更に、ＣＶＤ法等により、ゲートトレンチ５ａ，５ｂの内側に、ゲート絶縁膜及び第１ポリシリコン膜を介して、燐（Ｐ）等のｎ型不純物等を高濃度で添加した第２ポリシリコン膜を埋め込む。
【0084】
その後、フォトリソグラフィ技術及びドライエッチングにより、ゲート絶縁膜、第１ポリシリコン膜及び第２ポリシリコン膜の一部を選択的に除去する。この結果、図１０に示すように、ゲートトレンチ５ａ，５ｂの内側に、ゲート絶縁膜６ａ，６ｂ、第１ポリシリコン膜からなる第１ゲート領域７ａ，７ｂ、及び第２ポリシリコン膜からなる第２ゲート領域８ａ，８ｂが埋め込まれ、絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）が形成される。
【0085】
次に、ＣＶＤ法等により、絶縁ゲート型電極構造（６ａ，７ａ，８ａ），（６ｂ，７ｂ，８ｂ）の上面に層間絶縁膜を成膜する。次に、層間絶縁膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ドライエッチングにより、層間絶縁膜の一部を選択的に除去する。この結果、層間絶縁膜に、ソース領域４の一部を露出するコンタクトホールが開口される。その後、フォトレジスト膜を除去する。
【0086】
次に、ＲＩＥ等のドライエッチングにより、層間絶縁膜のコンタクトホールに連続するように、ソース領域４の一部を選択的に除去して、ソース領域４を貫通するコンタクトトレンチ１０ａ～１０ｃを形成する（図１１参照）。次に、コンタクトトレンチ１０ａ～１０ｃの底部のベース領域３ａ～３ｃにボロン（Ｂ）等のｐ型不純物をイオン注入する。その後、熱処理により、ベース領域３ａ～３ｃに注入された不純物イオンを活性化させる。この結果、図１１に示すように、コンタクトトレンチ１０ａ～１０ｃの底部にｐ＋型のコンタクト領域９ａ～９ｃが形成される。
【0087】
次に、ＣＶＤ法及びフォトリソグラフィ技術等により、図１２に示すように、コンタクトトレンチ１０ａ～１０ｃ及び層間絶縁膜１３ａ，１３ｂのコンタクトホールに、バリアメタル膜１１ａ～１１ｃ及びコンタクトプラグ１２ａ～１２ｃを順次埋め込む。
【0088】
次に、スパッタリング法又は蒸着法等により、層間絶縁膜１３ａ，１３ｂの上面に表面電極１５を堆積する（図８参照）。次に、研削又は化学機械研磨（ＣＭＰ）等により、ドレイン領域１を下面側から研削し、製品厚さに調整する。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面に金（Ａｕ）等からなる裏面電極１６（図８参照）を形成する。その後、半導体ウェハを切断（ダイシング）して個片化することにより、図８に示した第１実施形態に係る半導体装置が完成する。
【0089】
以上説明したように、第２実施形態に係る半導体装置によれば、ゲート電極（７ａ，８ａ），（７ｂ，８ｂ）を、高比抵抗の第１ゲート領域７ａ，７ｂ及び低比抵抗の第２ゲート領域８ａ，８ｂの２層構造とする。これにより、ゲート抵抗の大幅な増加を抑制し、スイッチング損失の大幅な増加を抑制しつつ、第１ゲート領域７ａ，７ｂがバラスト抵抗として働くことで、単位セルＣ１，Ｃ２内及び単位セルＣ１，Ｃ２毎のゲート駆動を均一化することができるため、ＦＢＳＯＡ耐量の低下を抑制することができる。
【0090】
ゲート抵抗により変化するスイッチング損失とＦＢＳＯＡ耐量はトレードオフの関係にある。第２実施形態に係る半導体装置におけるゲート抵抗は、高抵抗の第１ゲート抵抗と低抵抗の第２ゲート抵抗の合成であり、スイッチング損失はこれに依存するが、同じゲート抵抗でもＦＢＳＯＡ耐量は高抵抗の第１ゲート抵抗と低抵抗の第２ゲート抵抗の比が大きいほど低抵抗の第２ゲート抵抗により半導体素子内のセルが均一に動作し易く高抵抗の第１ゲート抵抗がバラスト抵抗として働くことで向上する。
【0091】
（その他の実施形態）
上記のように第１及び第２実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように第１及び第２実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0092】
例えば、第１及び第２実施形態に係る半導体装置としてＭＯＳＦＥＴを例示したが、図１及び図５に示したＭＯＳＦＥＴのｎ＋型のドレイン領域をｐ＋型のコレクタ領域とした構成の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用可能である。ＩＧＢＴとしては、ＩＧＢＴ単体の他、逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）や逆阻止絶縁ゲート型バイポーラトランジスタ（ＲＢ－ＩＧＢＴ）にも適用可能である。
【0093】
また、第１及び第２実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0094】
１…ドレイン領域
２…ドリフト層
３ａ～３ｃ…ベース領域
４ａ～４ｄ…ソース領域
５ａ，５ｂ…トレンチ（ゲートトレンチ）
６ａ，６ｂ…ゲート絶縁膜
９ａ～９ｃ…コンタクト領域
１０ａ～１０ｃ…トレンチ（コンタクトトレンチ）
１１ａ～１１ｃ…バリアメタル膜
１２ａ～１２ｃ…コンタクトプラグ
１３ａ，１３ｂ…層間絶縁膜
１５…表面電極（ソース電極）
１６…裏面電極（ドレイン電極）
Ｃ１，Ｃ２…単位セル
２…ドリフト層
３ａ～３ｃ…ベース領域
４ａ～４ｄ…ソース領域
５ａ，５ｂ…トレンチ（ゲートトレンチ）
６ａ，６ｂ…ゲート絶縁膜
９ａ～９ｃ…コンタクト領域
１０ａ～１０ｃ…トレンチ（コンタクトトレンチ）
１１ａ～１１ｃ…バリアメタル膜
１２ａ～１２ｃ…コンタクトプラグ
１３ａ，１３ｂ…層間絶縁膜
１５…表面電極（ソース電極）
１６…裏面電極（ドレイン電極）
Ｃ１，Ｃ２…単位セル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】