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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024006981
(43)【公開日】2024-01-17
(54)【発明の名称】半導体パッケージ及びその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240110BHJP
H01L 23/12 20060101ALI20240110BHJP
【ＦＩ】
H01L25/08 C
H01L23/12 501P
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023079005
(22)【出願日】2023-05-12
(31)【優先権主張番号】10-2022-0081724
(32)【優先日】2022-07-04
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 柱賢
(72)【発明者】
【氏名】金 一煥
(72)【発明者】
【氏名】徐 善京
(72)【発明者】
【氏名】趙 ▲ちゃ▼濟
(57)【要約】
【課題】工程の簡素化及び歩留りの向上が図られた半導体パッケージ及びその製造方法を提供する。
【解決手段】本発明の一実施形態は、第１パッドを含む第１半導体チップと、上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、上記前面上に配置され、上記第１パッドに接する第２パッド、及び上記第２パッドと電気的に連結され、上記基板を貫通して上記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、上記第２半導体チップの周辺に配置され、上記第１パッドに接する貫通ビア構造物と、上記基板の上記背面及び上記貫通電極の上記突出部分の側面に沿って延びる第１誘電層と、上記第１誘電層の下方に配置され、上記貫通電極の上記突出部分の間及び上記貫通ビア構造物の間を埋める第２誘電層と、上記第２誘電層の下方に配置され、上記貫通電極及び上記貫通ビア構造物に電気的に連結されたバンプ構造物と、を含む半導体パッケージを提供する。
【選択図】図１ａ
【解決手段】本発明の一実施形態は、第１パッドを含む第１半導体チップと、上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、上記前面上に配置され、上記第１パッドに接する第２パッド、及び上記第２パッドと電気的に連結され、上記基板を貫通して上記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、上記第２半導体チップの周辺に配置され、上記第１パッドに接する貫通ビア構造物と、上記基板の上記背面及び上記貫通電極の上記突出部分の側面に沿って延びる第１誘電層と、上記第１誘電層の下方に配置され、上記貫通電極の上記突出部分の間及び上記貫通ビア構造物の間を埋める第２誘電層と、上記第２誘電層の下方に配置され、上記貫通電極及び上記貫通ビア構造物に電気的に連結されたバンプ構造物と、を含む半導体パッケージを提供する。
【選択図】図１ａ
【特許請求の範囲】
【請求項1】
第１パッドを含む第１半導体チップと、
上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに接する第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記第２半導体チップの周辺に配置され、前記第１パッドに接する貫通ビア構造物と、
前記基板の前記背面及び前記貫通電極の前記突出部分の側面に沿って延びる第１誘電層と、
前記第１誘電層の下方に配置され、前記貫通電極の前記突出部分の間及び前記貫通ビア構造物の間を埋める第２誘電層と、
前記第２誘電層の下方に配置され、前記貫通電極及び前記貫通ビア構造物に電気的に連結されたバンプ構造物と、を含む半導体パッケージ。
上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに接する第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記第２半導体チップの周辺に配置され、前記第１パッドに接する貫通ビア構造物と、
前記基板の前記背面及び前記貫通電極の前記突出部分の側面に沿って延びる第１誘電層と、
前記第１誘電層の下方に配置され、前記貫通電極の前記突出部分の間及び前記貫通ビア構造物の間を埋める第２誘電層と、
前記第２誘電層の下方に配置され、前記貫通電極及び前記貫通ビア構造物に電気的に連結されたバンプ構造物と、を含む半導体パッケージ。
【請求項2】
前記第１誘電層は、前記突出部分の前記側面に沿って第１方向に延びる第１部分と、前記第１部分から前記基板の前記背面に沿って第２方向に延びる第２部分と、を有する、請求項１に記載の半導体パッケージ。
【請求項3】
前記第２誘電層は、前記第１部分及び前記第２部分と接触する、請求項２に記載の半導体パッケージ。
【請求項4】
前記第１誘電層は、前記第１半導体チップの下面及び前記第２半導体チップの側面に沿って延び、前記第１パッドの少なくとも一部を露出させる開口部を有する、請求項１に記載の半導体パッケージ。
【請求項5】
前記貫通ビア構造物は、それぞれ、前記開口部内のシード層と、前記シード層から下方に延びるめっき層とを含む、請求項４に記載の半導体パッケージ。
【請求項6】
前記めっき層の側面は、前記第２誘電層と接触する、請求項５に記載の半導体パッケージ。
【請求項7】
前記第１誘電層は、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含む、請求項１に記載の半導体パッケージ。
【請求項8】
前記第２誘電層は、絶縁性樹脂を含む、請求項１に記載の半導体パッケージ。
【請求項9】
前記貫通電極は、前記背面に平行な方向に前記貫通ビア構造物の幅よりも狭い幅を有する、請求項１に記載の半導体パッケージ。
【請求項10】
前記貫通電極の前記幅は約１μｍ～１０μｍの範囲であり、
前記貫通ビア構造物の前記幅は約４μｍ～４０μｍの範囲である、請求項９に記載の半導体パッケージ。
前記貫通ビア構造物の前記幅は約４μｍ～４０μｍの範囲である、請求項９に記載の半導体パッケージ。
【請求項11】
前記第１半導体チップは、前記第１パッドの側面を取り囲む第１絶縁層をさらに含み、
前記第２半導体チップは、前記第２パッドの側面を取り囲み、前記第１絶縁層に接する第２絶縁層をさらに含む、請求項１に記載の半導体パッケージ。
前記第２半導体チップは、前記第２パッドの側面を取り囲み、前記第１絶縁層に接する第２絶縁層をさらに含む、請求項１に記載の半導体パッケージ。
【請求項12】
前記第１絶縁層及び前記第２絶縁層は、それぞれ、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含む、請求項１１に記載の半導体パッケージ。
【請求項13】
前記貫通電極の最下面、前記貫通ビア構造物の最下面、前記第１誘電層の最下面、及び前記第２誘電層の最下面は、実質的に同一の平面にある、請求項１に記載の半導体パッケージ。
【請求項14】
第１パッドを含む第１半導体チップと、
互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに接する第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記貫通電極の前記突出部分の側面を取り囲む第１部分、及び前記第１部分の一端から延び、前記基板の前記背面を覆う第２部分を含む第１誘電層と、
前記第１誘電層の前記第１部分及び前記第２部分を覆う第２誘電層と、を含む半導体パッケージ。
互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに接する第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記貫通電極の前記突出部分の側面を取り囲む第１部分、及び前記第１部分の一端から延び、前記基板の前記背面を覆う第２部分を含む第１誘電層と、
前記第１誘電層の前記第１部分及び前記第２部分を覆う第２誘電層と、を含む半導体パッケージ。
【請求項15】
前記第１部分及び前記突出部分は、前記第２誘電層を貫いて延長される電極構造物を形成し、
前記電極構造物は、前記突出部分の高さと同一か又はそれより大きい幅を有する、請求項１４に記載の半導体パッケージ。
前記電極構造物は、前記突出部分の高さと同一か又はそれより大きい幅を有する、請求項１４に記載の半導体パッケージ。
【請求項16】
前記第１誘電層の厚さは約１μｍ～３μｍの範囲であり、
前記貫通電極の前記突出部分の幅は約１μｍ～１０μｍの範囲である、請求項１４に記載の半導体パッケージ。
前記貫通電極の前記突出部分の幅は約１μｍ～１０μｍの範囲である、請求項１４に記載の半導体パッケージ。
【請求項17】
前記第１部分は前記背面に垂直な第１方向に延び、
前記第２部分は前記背面に平行な第２方向に延びる、請求項１４に記載の半導体パッケージ。
前記第２部分は前記背面に平行な第２方向に延びる、請求項１４に記載の半導体パッケージ。
【請求項18】
第１パッドを含む第１半導体チップと、
前記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに電気的に連結された第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記第１半導体チップの下面、前記第２半導体チップの側面及び下面、及び前記貫通電極の前記突出部分の側面を覆う第１誘電層と、
前記第１誘電層の下方で前記第１半導体チップ、及び前記第２半導体チップのそれぞれの少なくとも一部を覆い、前記第１誘電層の物質とは異なる物質を含む第２誘電層と、
前記第２誘電層の下方に配置され、前記貫通電極に電気的に連結されたバンプ構造物と、を含む、半導体パッケージ。
前記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、前記前面上に配置され、前記第１パッドに電気的に連結された第２パッド、及び前記第２パッドと電気的に連結され、前記基板を貫通して前記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、
前記第１半導体チップの下面、前記第２半導体チップの側面及び下面、及び前記貫通電極の前記突出部分の側面を覆う第１誘電層と、
前記第１誘電層の下方で前記第１半導体チップ、及び前記第２半導体チップのそれぞれの少なくとも一部を覆い、前記第１誘電層の物質とは異なる物質を含む第２誘電層と、
前記第２誘電層の下方に配置され、前記貫通電極に電気的に連結されたバンプ構造物と、を含む、半導体パッケージ。
【請求項19】
前記第１誘電層は、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含む、請求項１８に記載の半導体パッケージ。
【請求項20】
前記第２誘電層は、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、及びＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）の少なくとも一つを含む、請求項１８に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージ及びその製造方法に関する。
【背景技術】
【0002】
電子機器に装着される半導体装置は、小型化とともに高性能化及び大容量化が求められる。これを実現するために、貫通電極（例えば、Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いて垂直方向に積層された半導体チップを相互連結する半導体パッケージの開発が進められている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題の一つは、工程の簡素化及び歩留りの向上が図られた半導体パッケージ及びその製造方法を提供することである。
【課題を解決するための手段】
【0004】
前述した課題の解決手段として、本発明の一実施形態は、第１パッドを含む第１半導体チップと、上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、上記前面上に配置され、上記第１パッドに接する第２パッド、及び上記第２パッドと電気的に連結され、上記基板を貫通して上記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、上記第２半導体チップの周辺に配置され、上記第１パッドに接する貫通ビア構造物と、上記基板の上記背面及び上記貫通電極の上記突出部分の側面に沿って延びる第１誘電層と、上記第１誘電層の下方に配置され、上記貫通電極の上記突出部分の間及び上記貫通ビア構造物の間を埋める第２誘電層と、上記第２誘電層の下方に配置され、上記貫通電極及び上記貫通ビア構造物に電気的に連結されたバンプ構造物と、を含む半導体パッケージを提供する。
【0005】
また、第１パッドを含む第１半導体チップと、互いに対向する前面及び背面を有する基板、上記前面上に配置され、上記第１パッドに接する第２パッド、及び上記第２パッドと電気的に連結され、上記基板を貫通して上記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、上記貫通電極の上記突出部分の側面を取り囲む第１部分、及び上記第１部分の一端から延び、上記基板の上記背面を覆う第２部分を含む第１誘電層と、上記第１誘電層の上記第１部分及び上記第２部分を覆う第２誘電層と、を含む半導体パッケージを提供する。
【0006】
また、第１パッドを含む第１半導体チップと、上記第１半導体チップの下方に配置され、互いに対向する前面及び背面を有する基板、上記前面上に配置され、上記第１パッドに電気的に連結された第２パッド、及び上記第２パッドと電気的に連結され、上記基板を貫通して上記背面から突出した突出部分を有する貫通電極を含む第２半導体チップと、上記第１半導体チップの下面、上記第２半導体チップの側面及び下面、及び上記貫通電極の上記突出部分の側面を覆う第１誘電層と、上記第１誘電層の下方で上記第１半導体チップ、及び上記第２半導体チップのそれぞれの少なくとも一部を覆い、上記第１誘電層とは異なる物質を含む第２誘電層と、上記第２誘電層の下方に配置され、上記貫通電極に電気的に連結されたバンプ構造物と、を含む半導体パッケージを提供する。
【0007】
また、第１パッドを含む半導体ウェハを準備する段階と、予備基板、上記予備基板の前面に配置された第２パッド及び上記予備基板に埋め込まれた複数の予備貫通電極を含む第２半導体チップを上記半導体ウェハに付着する段階と、上記複数の予備貫通電極のそれぞれの少なくとも一部が露出するように上記予備基板をエッチングする段階と、上記半導体ウェハ、上記第２半導体チップ、及び露出した上記複数の予備貫通電極を覆う第１予備誘電層を形成する段階－上記第１予備誘電層は、上記第１パッドの少なくとも一部を露出させる第１開口部を有する－と、上記第１予備誘電層上に予備シード層を形成する段階と、上記予備シード層上に上記第１開口部に対応する第２開口部を有するレジスト層を形成する段階と、上記第２開口部内に予備めっき層を形成する段階と、上記レジスト層を除去し、上記予備シード層をエッチングする段階と、上記第１予備誘電層を覆う第２予備誘電層を形成する段階と、上記第１予備誘電層、上記予備めっき層、上記第２予備誘電層、及び上記複数の予備貫通電極を研磨する段階－第２誘電層、めっき層、第１誘電層、及び複数の貫通電極からなる平坦面が形成される－と、上記平坦面上にバンプ構造物を形成する段階と、を含む半導体パッケージの製造方法を提供する。
【発明の効果】
【0008】
本発明の実施形態によると、貫通電極を取り囲む第１誘電層及び第２誘電層を導入することで、工程の簡素化及び歩留りの向上が図られた半導体パッケージ及びその製造方法を提供することができる。
【図面の簡単な説明】
【0009】
【図1a】本発明の一実施形態による半導体パッケージを示した断面図である。
【図2】本発明の一実施形態による半導体パッケージを示した断面図である。
【図3】本発明の一実施形態による半導体パッケージを示した断面図である。
【図4】本発明の一実施形態による半導体パッケージを示した断面図である。
【図5】本発明の一実施形態による半導体パッケージを示した断面図である。
【発明を実施するための形態】
【0010】
以下、添付された図面を参照して本発明の好ましい実施形態について次のように説明する。
【0011】
【0012】
図１ａから１ｃを参照すると、一実施形態の半導体パッケージ１０Ａは、第１半導体チップ１００、第２半導体チップ２００、第１誘電層３１０、及び第２誘電層３３０を含むことができる。実施形態によって、半導体パッケージ１０Ａは、貫通ビア構造物３２０、及び／又はバンプ構造物４１２をさらに含むことができる。
【0013】
本発明は、第１半導体チップ１００の活性面と第２半導体チップ２００の活性面を互いに接合させ、第１半導体チップ１００と第２半導体チップ２００との間の信号伝送経路を最小化することができる。第１半導体チップ１００及び第２半導体チップ２００は、セントラルプロセッサ（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）、フィルドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アナログ－デジタルコンバータなどを含むロジックチップ、又は揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ及びフラッシュメモリ）などを含むメモリチップであることができる。一例として、第１半導体チップ１００は注文型半導体（ＡＳＩＣ）のようにロジック回路を含み、第２半導体チップ２００は第１半導体チップ１００にキャッシュ（ｃａｃｈｅ）情報を提供するキャッシュメモリ回路を含むことができる。第２半導体チップ２００の大きさは第１半導体チップ１００の大きさよりも小さいことがある。例えば、第２半導体チップ２００は第１半導体チップ１００の平面積と実質的に同一か又はそれより小さい平面積を有することができる。
【0014】
また、第１半導体チップ１００と第２半導体チップ２００は、別途の連結部材（例えば、ソルダーバンプ、銅ポストなど）なしに直接接合及び結合されることができる。このような構造は、互いに接合されたパッドによる金属ボンディング及び互いに接合された絶縁層による誘電体ボンディングからなるハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）、又はダイレクトボンディング（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）などとして言及されることができる。
【0015】
また、絶縁性樹脂を含む第２誘電層３３０を用いて第１半導体チップ１００及び第２半導体チップ２００を封止することで、平坦化工程の難易度を下げ、歩留りを改善することができる。さらに、第２誘電層３３０とは異なる物質からなる第１誘電層３１０を用いて貫通電極２４０を取り囲むことで、平坦化工程において貫通電極２４０を保護及び支持することができる。「平坦化工程」は、貫通電極２４０の最下面、貫通ビア構造物３２０の最下面、第１誘電層３１０の最下面、及び第２誘電層３３０の最下面からなる平坦面を形成する一連の工程、例えば、グラインディング（ｇｒｉｎｄｉｎｇ）工程、ポリッシング（ｐｏｌｉｓｈｉｎｇ）工程などを含むことができる。このとき、貫通電極２４０の最下面、貫通ビア構造物３２０の最下面、第１誘電層３１０の最下面、及び第２誘電層３３０の最下面は、実質的に同一の平面（例えば、図１ｃの‘ＰＳ’）にあることができる。
【0016】
以下、一実施形態の半導体装置１０Ａの各構成要素について詳細に説明する。
【0017】
第１半導体チップ１００は、第１基板１１０、第１回路層１２０、第１絶縁層１３１、及び第１パッド１３２を含むことができる。一例として、第１半導体チップ１００は、第１絶縁層１３１及び第１パッド１３２によって提供される平坦な下面を有することができる。
【0018】
第１基板１１０は、シリコン（ｓｉｌｉｃｏｎ）、ゲルマニウム（ｇｅｒｍａｎｉｕｍ）のような半導体元素、又はＳｉＣ（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）、ＧａＡｓ（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、ＩｎＡｓ（ｉｎｄｉｕｍ ａｒｓｅｎｉｄｅ）、及びＩｎＰ（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ）のような化合物半導体を含む半導体ウェハであることができる。第１基板１１０は、不純物がドープされた活性領域を有する活性面（例えば、第１回路層１２０に対向する面）とその反対の非活性面とを有することができる。
【0019】
第１回路層１２０は、第１基板１１０の下面上に配置され、層間絶縁層１２１及び配線構造物１２５を含むことができる。層間絶縁層１２１は、ＦＯＸ（Ｆｌｏｗａｂｌｅ Ｏｘｉｄｅ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌａｃａ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ｏｘｉｄｅ、ＰＥＯＸ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｏｘｉｄｅ）、ＦＣＶＤ（Ｆｌｏｗａｂｌｅ ＣＶＤ）酸化物又はこれらの組み合わせを含むことができる。配線構造物１２５を取り囲む層間絶縁層１２１の少なくとも一部領域は低誘電率誘電体層で構成されることができる。層間絶縁層１２１は、化学気相成長（ＣＶＤ）、流動性（ｆｌｏｗａｂｌｅ）－ＣＶＤ工程又はスピンコーティング工程を用いて形成されることができる。
【0020】
配線構造物１２５は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、タンタル（Ｔａ）、テルル（Ｔｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、又はこれらの組み合わせからなる配線パターン及びビアを含む多層構造で形成されることができる。配線パターン又は／及びビアと層間絶縁層１２１との間には、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、又はタンタル窒化物（ＴａＮ）を含むバリア膜（図示せず）が配置されることができる。第１基板１１０の下面（又は活性面）上には、集積回路を構成する個々の素子１１５が配置されることができる。この場合、配線構造物１２５は、相互連結部又は相互連結部材１１３（例えば、コンタクトプラグ）によって個々の素子１１５と電気的に連結されることができる。個々の素子１１５は、ｐｌａｎａｒ ＦＥＴやＦｉｎＦＥＴなどのＦＥＴ、フラッシュ（ｆｌａｓｈ）メモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＲＲＡＭなどのメモリ素子、ＡＮＤ、ＯＲ、ＮＯＴなどのロジック素子、システムＬＳＩ、ＣＩＳ、ＭＥＭＳのような多様な能動素子及び／又は受動素子を含むことができる。
【0021】
第１絶縁層１３１は、第１回路層１２０の下方に配置され、第１パッド１３２を取り囲むように形成されることができる。第１絶縁層１３１は、第２半導体チップ２００の第２絶縁層２３１と互いに接合されて結合されることができる物質、例えば、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含むことができる。即ち、第１絶縁層１３１の少なくとも一部は、第２絶縁層２３１と接合されて、第１半導体チップ１００と第２半導体チップ２００との間のボンディング面を形成することができる。
【0022】
第１パッド１３２は、第１回路層１２０の配線構造物１２５と電気的に連結された接続端子であることができる。第１パッド１３２の少なくとも一部は、配線構造物１２５と絶縁されたダミーパッドであることができる。第１パッド１３２は、第１半導体チップ１００の下面に配置された第１グループの第１パッド１３２ａ、及び第２グループの第１パッド１３２ｂを含むことができる。第１グループの第１パッド１３２ａは、第２半導体チップ２００の第２パッド２３２と連結されることができる。第２グループの第１パッド１３２ｂは、貫通ビア構造物３２０と連結されることができる。第１グループの第１パッド１３２ａは、第１半導体チップ１００の下面に垂直な方向（Ｚ軸方向）に第２半導体チップ２００と重畳又は整列されるように配置されることができる。第２グループの第１パッド１３２ｂは、垂直な方向（Ｚ軸方向）に第２半導体チップ２００と重畳されないように配置されることができる。第１パッド１３２は、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）のいずれか一つ又はこれらの合金を含むことができる。第１パッド１３２は、第１絶縁層１３１とともに、第１半導体チップ１００と第２半導体チップ２００との間のボンディング面を形成することができる。第１絶縁層１３１と第１パッド１３２との間には、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、及びタンタル窒化物（ＴａＮ）の少なくとも一つを含むバリア層が形成されることができる。
【0023】
第２半導体チップ２００は、第１半導体チップ１００の下方に配置され、互いに対向する前面Ｓ１及び背面Ｓ２を有する第２基板２１０、第２回路層２２０、第２絶縁層２３１、第２パッド２３２、及び貫通電極２４０を含むことができる。第２半導体チップ２００は、第２絶縁層２３１及び第２パッド２３２によって提供され、第１半導体チップ１００の下面に接する平坦な上面を有することができる。実施形態によって、第２半導体チップ２００は、図面に示された数よりも少ないか又は多い数で提供されることができる。例えば、第２半導体チップ２００は、第１半導体チップ１００の下方に水平に配置された２以上の半導体チップとして提供されることができる。また、実施形態によって、第２半導体チップ２００は、第１半導体チップ１００の下方に垂直方向（Ｚ軸方向）に積層された複数の半導体チップとして提供されることもできる。
【0024】
第２半導体チップ２００は、第１半導体チップ１００と実質的に同一又は類似の構造を有することができることから、同一又は類似の構成要素は同一又は類似の参照符号で示し、以下では同一の構成要素についての繰り返し説明は省略した。例えば、第２基板２１０及び第２回路層２２０は、上述した第１基板１１０、及び第１回路層１２０と同一又は類似の特徴を有することから、互いに対応する構成要素に対しては類似の参照番号で示し、重複する説明は省略した。
【0025】
第２絶縁層２３１は、第２回路層２２０上に配置され、第２パッド２３２を取り囲むように形成されることができる。第２絶縁層２３１は、第１絶縁層１３１に接合されて結合されることができる物質、例えば、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含むことができる。
【0026】
第２パッド２３２は、第２基板２１０の前面Ｓ１上に配置され、第２回路層２２０の配線構造物２２５と電気的に連結された接続端子であることができる。第２パッド２３２は、第２絶縁層２３１とともに第１半導体チップ１００と第２半導体チップ２００との間のボンディング面を形成することができる。第２パッド２３２は、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）のいずれか一つ又はこれらの合金を含むことができる。一例として、第２パッド２３２は、第１パッド１３２と接合及び結合されることができる。
【0027】
貫通電極２４０は、第２回路層２２０の配線構造物２２５及び第２パッド２３２と電気的に連結されることができる。貫通電極２４０は、第２基板２１０を貫通して第２基板２１０の背面Ｓ２から突出することができる。一例として、貫通電極２４０は、第２基板２１０の背面Ｓ２から突出した突出部分２４０Ｐを有することができる。貫通電極２４０は、突出部分２４０Ｐを介してバンプ構造物４１２と連結されることができる。
【0028】
貫通電極２４０は、ビアプラグと、ビアプラグの側面を取り囲む側面バリア膜（図示せず）とを含むことができる。ビアプラグは、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）を含むことができ、めっき工程、ＰＶＤ工程、又はＣＶＤ工程によって形成されることができる。側面バリア膜は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、又はタンタル窒化物（ＴａＮ）を含み、めっき工程、ＰＶＤ工程、又はＣＶＤ工程によって形成されることができる。貫通電極２４０と第２基板２１０との間には、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質（例えば、ＨＡＲＰ（Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｐｒｏｃｅｓｓ）酸化物）を含む側面絶縁膜２４１が形成されることができる。
【0029】
第１誘電層３１０は、第１半導体チップ１００及び第２半導体チップ２００の表面を覆うように形成されることができる。例えば、第１誘電層３１０は、第１半導体チップ１００の下面、第２半導体チップ２００の側面と下面、及び貫通電極２４０の突出部分２４０Ｐの側面を覆うことができる。第１誘電層３１０は、第２誘電層３３０をなす絶縁性樹脂よりも平坦化工程に対する抵抗が強い物質、例えば、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、及びシリコン炭窒化物（ＳｉＣＮ）の少なくとも一つを含むことができる。
【0030】
第１誘電層３１０は、平坦化工程において貫通電極２４０を保護及び支持するために、第２基板２１０の背面Ｓ２及び突出部分２４０Ｐの側面に沿って延びることができる。例えば、第１誘電層３１０は、突出部分２４０Ｐの側面を取り囲む第１部分３１０ａ、及び第１部分３１０ａの一端から延び、第２基板２１０の背面Ｓ２を覆う第２部分３１０ｂを含むことができる。第１部分３１０ａは、突出部分２４０Ｐの側面に沿って（例えば、背面Ｓ２に垂直な第１方向（Ｚ方向）に）延び、第２部分３１０ｂは、第１部分３１０ａの一端から第２基板２１０の背面Ｓ２に沿って（例えば、背面Ｓ２に平行な第２方向（Ｘ又はＹ方向）に）延びることができる。
【0031】
第１誘電層３１０の第１部分３１０ａは、貫通電極２４０の突出部分２４０Ｐとともに第２誘電層３３０から露出する電極構造物ＥＬＳを形成することができる。第１誘電層３１０は、突出部分２４０Ｐのアスペクト比を増加させることで平坦化工程における突出部分２４０Ｐの安定性を確保することができる。よって、電極構造物ＥＬＳは、第２方向（Ｘ又はＹ方向）に突出部分２４０Ｐの高さｈと同一か又はそれより大きい幅Ｗ１を有することができる。例えば、突出部分２４０Ｐの高さｈは約１μｍ～５μｍの範囲であり、電極構造物ＥＬＳの幅Ｗ１は約４μｍ～１３μｍの範囲であることができる。第１誘電層３１０の厚さは約１μｍ～３μｍの範囲であることができるが、特に制限されるものではなく、突出部分２４０Ｐの高さｈ及び幅Ｗ３によって多様に変更されることができる。
【0032】
貫通ビア構造物３２０は、第２半導体チップ２００の周辺に配置され、第１パッド１３２に接することができる。貫通ビア構造物３２０は、第１回路層１２０の配線構造物１２５と電気的に連結されることができる。実施形態によって、少なくとも一部の貫通ビア構造物３２０は、配線構造物１２５又は個々の素子１１５と電気的に絶縁されたダミービアであることができる。貫通ビア構造物３２０は、第１パッド１３２の少なくとも一部を露出させる第１誘電層３１０の開口部（図６ｃの‘ＯＰ１’）内に配置されることができる。貫通ビア構造物３２０は、それぞれの開口部の内壁に沿って延在されるシード層３２１及びシード層３２１の下方に延びるめっき層３２２を含むことができる。シード層３２１は、銅（Ｃｕ）、チタン（Ｔｉ）、銅（Ｃｕ）合金、又はチタン（Ｔｉ）合金を含み、めっき層３２２は、銅（Ｃｕ）又は銅（Ｃｕ）合金を含むことができる。貫通電極２４０は、貫通ビア構造物３２０の幅Ｗ２よりも狭い幅Ｗ３を有することができる。例えば、貫通電極２４０の幅Ｗ３は約１μｍ～１０μｍの範囲であり、貫通ビア構造物３２０の幅Ｗ２は約４μｍ～４０μｍの範囲であることができる。
【0033】
第２誘電層３３０は、第１誘電層３１０の下方に配置され、第１半導体チップ１００及び第２半導体チップ２００のそれぞれの少なくとも一部を覆うことができる。第２誘電層３３０は、貫通電極２４０の突出部分２４０Ｐの間と貫通ビア構造物３２０の間を埋めることができる。例えば、第２誘電層３３０は、第１誘電層３１０の第１部分３１０ａと第２部分３１０ｂ、及び貫通ビア構造物３２０（又はめっき層３２２）の側面に接触することができる。第２誘電層３３０は、工程簡素化のために第１誘電層３１０とは異なる物質を含むことができる。第２誘電層３３０は、絶縁性樹脂、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラー又は／及びガラスファイバー（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などに含浸された物質、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）などを含むことができる。
【0034】
バンプ構造物４１２は、第２誘電層３３０の下方に配置され、貫通電極２４０及び貫通ビア構造物３２０に電気的に連結されることができる。半導体パッケージ１０Ａは、バンプ構造物４１２を介してモジュール基板、システムボードなどの外部装置に連結されることができる。一例として、バンプ構造物４１２は、ピラー（ｐｉｌｌａｒ）部分４１２Ｐ及びソルダー部分４１２Ｓを含むことができる。ピラー部分４１２Ｐは銅（Ｃｕ）又は銅（Ｃｕ）の合金を含み、ソルダー部分４１２Ｓは低融点金属、例えば、スズ（Ｓｎ）又はスズ（Ｓｎ）を含む合金（Ｓｎ－Ａｇ－Ｃｕ）を含むことができる。実施形態によって、バンプ構造物４１２は、ピラー部分４１２Ｐ又はソルダー部分４１２Ｓのみを含んでもよい。第２誘電層３３０の下方には、バンプ構造物４１２を取り囲む保護層４１１が形成されることができる。保護層４１１は、バンプ構造物４１２を外部の物理的／化学的損傷から保護することができる。保護層４１１は、プリプレグ、ＡＢＦ、ＦＲ－４、ＢＴ、ＰＩＤ（Ｐｈｏｔｏ－Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）、フォトソルダーレジスト（Ｐｈｏｔｏ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）などを用いて形成されることができる。実施形態によって、保護層４１１は、ピラー部分４１２Ｐの下面を覆う形態で形成されるか、又は、省略されることができる。
【0035】
図２は、本発明の一実施形態による半導体パッケージ１０Ｂを示した断面図である。
【0036】
図２を参照すると、一実施形態の半導体パッケージ１０Ｂは、図１ａの貫通ビア構造物３２０を含まないことを除き、図１ａから図１ｃを参照して説明した内容と同一又は類似の特徴を有することができる。本実施形態の半導体パッケージ１０Ｂは、第１半導体チップ１００と第２半導体チップ２００が垂直に重畳又は整列される重畳領域ＯＲ及び重畳領域ＯＲの外側に位置した周辺領域ＰＲを有することができる。一例として、水平方向（Ｘ又はＹ方向）に第２半導体チップ２００の幅は、第１半導体チップ１００と同一か又は狭い幅を有することができる。第１半導体チップ１００の第１パッド１３２は、重畳領域ＯＲ内に配置され、周辺領域ＰＲに配置されないことがある。但し、実施形態によって、周辺領域ＰＲには、第１回路層１２０と電気的に絶縁されたダミーパッドが配置されてもよい。このように、第１半導体チップ１００及び第２半導体チップ２００の大きさ、種類などによって図１ａの貫通ビア構造物３２０は省略されることができる。
【0037】
図３は、本発明の一実施形態による半導体パッケージ１０Ｃを示した断面図である。
【0038】
図３を参照すると、一実施形態の半導体パッケージ１０Ｃは、貫通電極２４０及び／又は貫通ビア構造物３２０を再配線する再配線構造物５１０をさらに含むことを除き、図１ａから図２を参照して説明した内容と同一又は類似の特徴を有することができる。再配線構造物５１０は、第２誘電層３３０の下方に配置され、絶縁性物質層５１１、再配線パターン層５１２、及び再配線ビア５１３を含むことができる。
【0039】
本実施形態の再配線パターン層５１２は、第２誘電層３３０の表面に直接配置されることができる。例えば、再配線パターン層５１２は、第２誘電層３３０及び第１誘電層３１０に直接接し、絶縁性物質層５１１に埋め込まれた上部パターン層、及び絶縁性物質層５１１の下方に配置された下部パターン層を含むことができる。この場合、再配線ビア５１３は、絶縁性物質層５１１を貫通して下部パターン層と上部パターン層を連結することができる。このように、再配線構造物５１０を導入することで、バンプ構造物４１２のレイアウトをデザインすることができる。
【0040】
絶縁性物質層５１１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの誘電物質、又はＰＩＤ（Ｐｈｏｔｏ－Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）のような感光性樹脂を用いて形成されることができる。絶縁性物質層５１１は、再配線パターン層５１２の層数に応じて複数の層で形成されることができる。工程によって、複数の絶縁性物質層５１１の少なくとも一部層間の境界は明確でないことがある。
【0041】
再配線パターン層５１２は、第１半導体チップ１００及び第２半導体チップ２００に電気的に連結され、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含む金属物質を含むことができる。再配線パターン層５１２は、例えば、グラウンドパターン、パワーパターン、信号パターンを含むことができる。信号パターンは、第１半導体チップ１００及び第２半導体チップ２００から伝達されたデータ信号を外部に伝送するか、又は、外部から伝達されたデータ信号を第１半導体チップ１００及び第２半導体チップ２００に伝達することができる。実施形態によって、パワーパターン及び／又はグラウンドパターンの少なくとも一部は、貫通ビア構造物３２０を介して第１半導体チップ１００と連結されることができる。再配線パターン層５１２は、図示されたもの（二つの層）よりも多いか又はそれより少ない層数で形成されることができる。例えば、再配線パターン層５１２は、バンプ構造物４１２と第２誘電層３３０との間で水平方向（例えば、Ｘ及びＹ方向）に延長され、貫通電極２４０及び貫通ビア構造物３２０を再配線する３層以上のパターン層で提供されることができる。
【0042】
再配線ビア５１３は、絶縁性物質層５１１を貫通して再配線パターン層５１２に連結されることができる。再配線ビア５１３は、ビアホールの内部に金属物質が充填されたフィルド（ｆｉｌｌｅｄ）ビア又はビアホールの内壁に沿って金属物質が形成されたコンフォーマル（ｃｏｎｆｏｒｍａｌ）ビアの形態を有することができる。再配線ビア５１３は、再配線パターン層５１２と一体化した形態であることができるが、本発明の実施形態はこれに限定されない。再配線ビア５１３は、再配線パターン層５１２に対応して、図示されたもの（一つの層）よりも多い層数で形成されることができる。
【0043】
図面において、バンプ構造物４１２は、ソルダー部分４１２Ｓのみが含まれているが、実施形態によって、ピラー部分（図１ａの‘４１２Ｐ’）が含まれてもよく、バンプ構造物４１２を取り囲む保護層（図１ａの‘４１１）が形成されてもよい。
【0044】
図４は、本発明の一実施形態による半導体パッケージ１０Ｄを示した断面図である。
【0045】
図４を参照すると、一実施形態の半導体パッケージ１０Ｄは、再配線パターン層５１２が第１誘電層３１０及び第２誘電層３３０と離れていることを除き、図３を参照して説明した内容と同一又は類似の特徴を有することができる。本実施形態の再配線構造物５１０は、第１誘電層３１０及び第２誘電層３３０の下面に直接配置された絶縁性物質層５１１、絶縁性物質層５１１の下方に配置された再配線パターン層５１２、及び絶縁性物質層５１１を貫通して再配線パターン層５１２を貫通電極２４０及び／又は貫通ビア構造物３２０に連結する再配線ビア５１３を含むことができる。このように、絶縁性物質層５１１上に再配線パターン層５１２を形成することで、再配線パターン層５１２の密着力を確保し、再配線パターン層５１２を微細ピッチで実現することができる。図面において、バンプ構造物４１２は、ピラー部分４１２Ｐ及びソルダー部分４１２Ｓをいずれも含んでいるが、実施形態によって、いずれかが省略されてもよい。
【0046】
図５は、本発明の一実施形態による半導体パッケージ１０Ｅを示した断面図である。
【0047】
図５を参照すると、一実施形態の半導体パッケージ１０Ｅは、ボンディング構造物ＢＳ、配線基板６００、及び放熱構造物６３０を含むことができる。ボンディング構造物ＢＳは、第１半導体チップ１００、第２半導体チップ２００、第１誘電層３１０、第２誘電層３３０などを含み、図１ａから図４を参照して説明した内容と同一又は類似の特徴を有することができる。
【0048】
配線基板６００は、ボンディング構造物ＢＳが実装される支持基板であり、印刷回路基板（ＰＣＢ）、セラミック基板、テープ配線基板などの半導体パッケージ用基板であることができる。配線基板６００は、本体の下面に配置された下部パッド６１２、本体の上面に配置された上部パッド６１１、及び下部パッド６１２と上部パッド６１１を電気的に連結する配線回路６１３を含むことができる。配線基板６００の本体は、基板の種類によって他の物質を含むことができる。例えば、配線基板６００が印刷回路基板である場合、本体銅張積層板又は銅張積層板の断面や両面に配線層をさらに積層した形態であることができる。上部パッド６１１、下部パッド６１２、及び再配線回路６１３は、配線基板６００の下面と上面を連結する電気的経路を形成することができる。配線基板６００の下面上には、下部パッド６１２と連結された外部連結バンプ６２０が配置されることができる。外部連結バンプ６２０は、スズ（Ｓｎ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、アンチモニー（Ｓｂ）、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、及び／又はこれらの合金を含むことができる。
【0049】
放熱構造物６３０は、配線基板６００の上面上に配置され、ボンディング構造物ＢＳの上部を覆うように形成されることができる。放熱構造物６３０は、接着剤によって配線基板６００上に付着されることができる。接着剤は、熱伝導性接着テープ、熱伝導性グリース、熱伝導性接着剤などを使用することができる。放熱構造物６３０は、ボンディング構造物ＢＳの上部の接着部材６３１によってボンディング構造物ＢＳの上面に付着されることができる。放熱構造物６３０は、熱伝導性に優れた導電性物質を含むことができる。例えば、放熱構造物６３０は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉄（Ｆｅ）などを含む金属又は金属合金又はグラファイト（Ｇｒａｐｈｉｔｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）などのような導電性物質を含むことができる。放熱構造物６３０は、図示されたものとは異なる形状を有することができる。例えば、ボンディング構造物ＢＳの上面のみをカバーする形態を有することができる。
【0050】
【0051】
図６ａを参照すると、第１半導体チップ１００のための半導体ウェハ１００Ｗを準備することができる。
【0052】
半導体ウェハ１００Ｗは、スクライブラインＳＬによって区分される複数の第１半導体チップ１００を含むことができる。半導体ウェハ１００Ｗは、第１基板１１０上に第１半導体チップ１００のための第１回路層１２０、及び第１ボンディング層１３０が形成された状態であることができる。第１ボンディング層１３０は、第１絶縁層１３１及び第１パッド１３２を含むことができる。半導体ウェハ１００Ｗは、第１パッド１３２が配置された第１活性面ＡＳ１が上部を向くようにキャリアＣＲ上に配置されることができる。
【0053】
次に、第２半導体チップ２００ｐを半導体ウェハ１００Ｗに付着することができる。
【0054】
第２半導体チップ２００ｐは、バックグラインディング工程によって厚さが調整される前の予備基板２１０ｐ、予備基板２１０ｐの前面に配置された第２回路層２２０及び第２ボンディング層２３０、予備基板２１０ｐに埋め込まれた複数の予備貫通電極２４０ｐを含むことができる。第２半導体チップ２００ｐは、第２パッド２３２が配置された第２活性面ＡＳ２が下部を向くように半導体ウェハ１００Ｗ上に配置されることができる。第２半導体チップ２００ｐは、第２活性面ＡＳ２が第１活性面ＡＳ１に接するように配置されることができる。
【0055】
その後、熱圧着（ｔｈｅｒｍａｌ ｃｏｍｐｒｅｓｓｉｏｎ）工程を行うことで、第１半導体チップ１００と第２半導体チップ２００を結合させることができる。熱圧着工程は、約１００℃～３００℃の範囲の熱雰囲気で行われることができる。但し、熱雰囲気の温度は、上述した範囲に限定されず、多様に変化されることができる。
【0056】
図６ｂを参照すると、複数の予備貫通電極２４０ｐのそれぞれの少なくとも一部が露出するように予備基板２１０ｐをエッチングすることができる。
【0057】
予備基板２１０ｐに研磨工程を適用することで、希望の厚さを有する基板２１０が形成されることができる。研磨工程は、化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）工程、エッチバック（ｅｔｃｈ－ｂａｃｋ）工程又はこれらの組み合わせによって行われることができる。例えば、研磨工程を行うことで予備基板２１０ｐを一定の厚さに減少させ、適切な条件のエッチバックを適用することで複数の予備貫通電極２４０ｐを十分に露出させることができる。
【0058】
図６ｃを参照すると、半導体ウェハ１００Ｗ、第２半導体チップ２００ｐ、及び露出した複数の予備貫通電極２４０ｐを覆う第１予備誘電層３１０ｐを形成することができる。
【0059】
第１予備誘電層３１０ｐは、第１パッド１３２の少なくとも一部を露出させる第１開口部ＯＰ１を有することができる。第１予備誘電層３１０ｐは、露出した複数の予備貫通電極２４０ｐの表面に沿ってコンフォーマルに延在されることができる。第１予備誘電層３１０ｐは、例えば、シリコン酸化物（ＳｉＯ）を含み、ＰＶＤ又はＣＶＤ工程を用いて形成されることができる。
【0060】
図６ｄを参照すると、第１予備誘電層３１０ｐ上に予備シード層３２１ｐを形成することができる。
【0061】
予備シード層３２１ｐは、第１予備誘電層３１０ｐの表面に沿ってコンフォーマルに延在されることができる。予備シード層３２１ｐは、例えば、チタン（Ｔｉ）、銅（Ｃｕ）などを含み、めっき工程、ＰＶＤ工程、又はＣＶＤ工程を用いて形成されることができる。予備シード層３２１ｐの厚さは約０．１μｍ～０．３μｍの範囲であることができるが、特に制限されるものではない。
【0062】
図６ｅを参照すると、予備シード層３２１ｐ上に第２開口部ＯＰ２を有するレジスト層ＰＲを形成し、第２開口部ＯＰ２内に予備めっき層３２２ｐを形成することができる。
【0063】
第２開口部ＯＰ２は、第１開口部ＯＰ１に対応する位置（例えば、垂直位置）に形成されることができる。第２開口部ＯＰ２は、第１開口部ＯＰ１と同一か又はそれより大きい幅を有することができるが、これに限定されるものではない。レジスト層ＰＲは、予備シード層３２１ｐ上に感光性物質（例えば、フォトレジスト）を塗布及び硬化し、フォトリソグラフィー工程を行って形成されることができる。予備めっき層３２２ｐは、例えば、銅（Ｃｕ）を含み、めっき工程を用いて形成されることができる。
【0064】
図６ｆを参照すると、レジスト層（図６ｅの‘ＰＲ’）を除去することで、予備シード層３２１ｐをエッチングすることができる。例えば、ドライエッチング工程を用いて予備めっき層３２２ｐから露出した予備シード層３２１ｐの一部が除去されることで、予備めっき層３２２ｐの下部にシード層３２１が形成されることができる。
【0065】
図６ｇを参照すると、第１予備誘電層３１０ｐを覆う第２予備誘電層３３０ｐを形成することができる。その後、第２予備誘電層３３０ｐに研磨工程を適用することで、第２誘電層３３０、めっき層３２２、第１誘電層３１０、及び複数の貫通電極２４０からなる平坦面ＰＳが形成されることができる。
【0066】
第２予備誘電層３３０ｐは、モールディング物質、例えば、ＥＭＣを塗布及び硬化することで形成されることができる。第２予備誘電層３３０ｐは、予備めっき層３２２ｐ及び予備貫通電極２４０ｐを覆い、第１予備誘電層３１０ｐによって取り囲まれた複数の予備貫通電極２４０ｐの間を埋めることができる。
【0067】
研磨工程によって、第１予備誘電層３１０ｐの一部分が除去された第１誘電層３１０、予備めっき層３２２ｐの一部分が除去されためっき層３２２、予備貫通電極２４０ｐの一部分が除去された貫通電極２４０が形成されることができる。第１予備誘電層３１０ｐは、基板２１０上に突出した予備貫通電極２４０ｐを取り囲むことで、研磨工程において予備貫通電極２４０ｐを支持及び保護することができる。
【0068】
図６ｈを参照すると、研磨工程によって形成された平坦面上に保護層４１１及びバンプ構造物４１２を順に形成することができる。保護層４１１は、例えば、ＰＩＤのような感光性樹脂を用いて形成されることができる。バンプ構造物４１２は、ピラー部分及びソルダー部分を含むことができる。その後、スクライブラインＳＬに沿って切断工程を行うことで、図１ａの半導体パッケージを形成することができる。
【0069】
本発明は上述した実施形態及び添付図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0070】
１０ 半導体パッケージ
１００ 第１半導体チップ
１１０ 第１基板
１２０ 第１回路層
１３０ 第１ボンディング層
１３２ 第１パッド
２００ 第２半導体チップ
２１０ 第２基板
２２０ 第２回路層
２３０ 第２ボンディング層
２３２ 第２パッド
２４０ 貫通電極
３１０ 第１誘電層
３２０ 貫通ビア構造物
３２１ シード層
３２２ めっき層
３３０ 第２誘電層
４１２ バンプ構造物
１００ 第１半導体チップ
１１０ 第１基板
１２０ 第１回路層
１３０ 第１ボンディング層
１３２ 第１パッド
２００ 第２半導体チップ
２１０ 第２基板
２２０ 第２回路層
２３０ 第２ボンディング層
２３２ 第２パッド
２４０ 貫通電極
３１０ 第１誘電層
３２０ 貫通ビア構造物
３２１ シード層
３２２ めっき層
３３０ 第２誘電層
４１２ バンプ構造物
【図1a】
【図1b】
【図1c】
【図2】
【図3】
【図4】
【図5】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図6g】
【図6h】