特開 2024-69854 デルタシグマモジュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024069854

(43)【公開日】2024-05-22

(54)【発明の名称】デルタシグマモジュレータ

(51)【国際特許分類】

   H03M 3/02 20060101AFI20240515BHJP

【ＦＩ】

H03M3/02

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022180103

(22)【出願日】2022-11-10

(71)【出願人】

【識別番号】591141784

【氏名又は名称】学校法人大阪産業大学

(74)【代理人】

【識別番号】100104444

【弁理士】

【氏名又は名称】上羽 秀敏

(74)【代理人】

【識別番号】100132506

【弁理士】

【氏名又は名称】山内 哲文

(72)【発明者】

【氏名】熊本 敏夫

【テーマコード（参考）】

5J064

【Ｆターム（参考）】

5J064BA03

5J064BB14

5J064BC06

5J064BC08

5J064BC10

5J064BC11

5J064BC16

(57)【要約】

【課題】簡単な構成で、フィードバック信号のひずみによる精度低下を抑えることができるデルタシグマモジュレータを提供する。
【解決手段】デルタシグマモジュレータは、入力信号及びフィードバック信号の差分を積分する積分回路２と、積分回路２の後段に接続された量子化器３とを備える。量子化器３は、クロックの各周期で、積分回路の出力に基づくハイレベル又はローレベルの電圧と、ハイレベルとローレベルの間のミドルレベルの電圧Ｖｂとを順次出力することでパルス密度変調信号（ＰＤＭ信号）を生成し、フィードバック信号として出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力信号及びフィードバック信号の差分を積分する積分回路と、
前記積分回路の後段に接続された量子化器とを備え、
前記量子化器は、クロックの各周期で、前記積分回路の出力に基づくハイレベル又はローレベルの電圧と、ハイレベルとローレベルの間のミドルレベルの電圧とを順次出力することでパルス密度変調信号（ＰＤＭ信号）を生成し、前記フィードバック信号として出力する、デルタシグマモジュレータ。

【請求項2】

請求項１に記載のデルタシグマモジュレータであって、
前記量子化器は、クロック周期ごとに前記積分回路の出力に基づくハイレベル又はローレベルの電圧を保持するＤフリッププロップ回路（ＤＦＦ回路）と、クロックの各周期で、前記ＤＦＦ回路で保持されたハイレベル又はローレベルの電圧と、ミドルレベルの電圧とを順次出力するミドルレベル復帰回路（ＲＴＭ回路）とを含む、デルタシグマモジュレータ。

【請求項3】

請求項２に記載のデルタシグマモジュレータであって、
前記ＲＴＭ回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力及び出力間の短絡を、クロック信号に応じてオン／オフするスイッチとを含み、
前記ミドルレベルの電圧は、前記ＲＴＭ回路の前記ＣＭＯＳインバータの入力及び出力間を短絡した場合の前記ＣＭＯＳインバータの出力電圧である、デルタシグマモジュレータ。

【請求項4】

請求項２又は３に記載のデルタシグマモジュレータであって、
前記ＤＦＦ回路は、ＣＭＯＳインバータを用いて形成される、デルタシグマモジュレータ。

【請求項5】

請求項１～３のいずれか１項に記載のデルタシグマモジュレータであって、
前記積分回路は、増幅器と前記増幅器の入力と出力の間に接続されたコンデンサとを含み、
前記増幅器は、ＣＭＯＳインバータで構成される、デルタシグマモジュレータ。

【請求項6】

請求項２又は３に記載のデルタシグマモジュレータであって、
前記ＲＴＭ回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力及び出力間の短絡を、クロック信号に応じてオン／オフするスイッチとを含み、
前記ＤＦＦ回路は、ＣＭＯＳインバータを用いて形成され、
前記積分回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータに並列に接続されたコンデンサとを含み、
前記ＲＴＭ回路、前記ＤＦＦ回路及び前記積分回路のＣＭＯＳインバータは、同じサイズ及び形状で構成される、デルタシグマモジュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デルタシグマモジュレータに関するものである。

【背景技術】

【0002】

オーバーサンプルアナログデジタル変換器（Ａ／Ｄ変換器）は、例えば、各種センサ出力読み出しに用いられ、様々な製品に組み込まれる。Ａ／Ｄ変換器は、アナログ部分であるデルタシグマモジュレータと、デジタルフィルタで構成される（非特許文献１参照）。

【0003】

国際公開第２００８／０２３７１０号には、デルタシグマモジュレータが開示されている。このデルタシグマモジュレータは、入力端子から連続時間信号を入力するループフィルタと、ループフィルタからの出力をクロックに応答して量子化したデジタル信号を出力する量子化器と、デジタル信号に応じたアナログ信号をループフィルタにフィードバックするＤＡ変換器とを備える。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２００８／０２３７１０号

【非特許文献】

【0005】

Ｓｃｈｒｅｉｅｒ，Ｒｉｃｈａｒｄ/Ｔｅｍｅｓ，Ｇａｂｏｒ Ｃ．著、和保 孝夫／安田 彰 監訳、「ΔΣ型アナログ/デジタル変換器入門第2版」、丸善出版、２０１９年１２月発行

【発明の概要】

【発明が解決しようとする課題】

【0006】

デルタシグマモジュレータのフィードバック信号において、シンボル間干渉（ＩＳＩ：Inter Symbol Interference）によって、波形にひずみが生じる場合がある。このひずみは、精度低下の原因となり得る。一方で、デルタシグマモジュレータのアナログ回路構成は、近年、複雑化している。デルタシグマモジュレータの回路構成は簡単であることが好ましい。構成を簡単にすることで、デルタシグマモジュレータの動作確認、ＩＣ化、又は基板への実装が容易になる。

【0007】

そこで、本開示は、簡単な構成で、フィードバック信号のひずみによる精度低下を抑えることができるデルタシグマモジュレータを提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の実施形態におけるデルタシグマモジュレータは、入力信号及びフィードバック信号の差分を積分する積分回路と、前記積分回路の後段に接続された量子化器とを備える。前記量子化器は、クロックの各周期で、前記積分回路の出力に基づくハイレベル又はローレベルの電圧と、ハイレベルとローレベルの間のミドルレベルの電圧とを順次出力することでパルス密度変調信号（ＰＤＭ信号）を生成し、前記フィードバック信号として出力する。

【図面の簡単な説明】

【0009】

【図1】本実施形態におけるデルタシグマモジュレータの構成例を示す図。

【図2】ＮＲＺの波形Ｗ１及びこれに対応するＲＴＭの波形Ｗ２の例を示す図。

【図3】図１に示すデルタシグマモジュレータの回路構成の一例を示す図。

【図4】ＣＭＯＳインバータの回路図の一例。

【図5】ＣＭＯＳインバータの入出力特性の例を示すグラフ。

【図6】図３に示すデルタシグマモジュレータの動作例を示すタイミングチャート。

【図7】積分回路の回路構成例を示す図。

【図8】積分回路の回路構成例を示す図。

【図9】積分回路の回路構成例を示す図。

【図10】積分回路の回路構成例を示す図。

【図11】積分回路の回路構成例を示す図。

【図12】量子化器のＤラッチ回路の構成例を示す図。

【図13】量子化器３のＤラッチ回路の構成例を示す図。

【図14】ＲＴＭ回路３２の構成例を示す図。

【図15】ＲＴＭ回路３２の構成例を示す図。

【図16】スイッチの回路構成例を示す図。

【図17】ＣＭＯＳインバータの他の構成例を示す図。

【図18】ＣＭＯＳインバータの他の構成例を示す図。

【図19】図４、図１７及び図１８のぞれぞれのＣＭＯＳインバータの入出力特性のシミュレーションによる解析結果を示すグラフ。

【図20】図３に示す回路構成のデルタシグマモジュレータの動作のシミュレーション結果を示す周波数スペクトラム。

【図21】デルタシグマモジュレータの試作品における各部の動作波形を示す図。

【図22】試作品の出力スペクトラム。

【発明を実施するための形態】

【0010】

（構成１）
本発明の実施形態におけるデルタシグマモジュレータは、入力信号及びフィードバック信号の差分を積分する積分回路と、前記積分回路の後段に接続された量子化器とを備える。前記量子化器は、クロックの各周期で、前記積分回路の出力に基づくハイレベル又はローレベルの電圧と、ハイレベルとローレベルの間のミドルレベルの電圧とを順次出力することでパルス密度変調信号（ＰＤＭ信号）を生成し、前記フィードバック信号として出力する。

【0011】

上記構成１では、フィードバック信号であるＰＤＭ信号は、クロック各周期でハイレベルとローレベルの間のミドルレベルに復帰する。これにより、フィードバック信号において、シンボル間干渉が抑制される。そのため、フィードバック信号のひずみを抑えることができる。また、量子化器の出力信号をミドルレベル復帰の形態にするだけなので、回路構成の複雑化は避けられる。結果として、簡単な構成で、フィードバック信号のひずみによる精度低下を抑えることができる。

【0012】

（構成２）
上記構成１において、前記量子化器は、クロック周期ごとに前記積分回路の出力に基づくハイレベル又はローレベルの電圧を保持するＤフリッププロップ回路（ＤＦＦ回路）と、クロックの各周期で、前記ＤＦＦ回路で保持されたハイレベル又はローレベルの電圧と、ミドルレベルの電圧とを順次出力するミドルレベル復帰回路（ＲＴＭ回路）とを含んでもよい。これにより、量子化器は、ＤＦＦ回路にＲＴＭ回路を付加した簡単な構成となる。

【0013】

（構成３）
上記構成２において、前記ＲＴＭ回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力及び出力の間の短絡を、クロック信号に応じてオン／オフするスイッチとを含んでもよい。前記ミドルレベルの電圧は、前記ＲＴＭ回路の前記ＣＭＯＳインバータの入力及び出力間を短絡した場合の前記ＣＭＯＳインバータの出力電圧である。この構成では、ＲＴＭ回路のＣＭＯＳインバータの入力及ぶ出力間の短絡と切断が、クロック周期ごとに切り替えられる。そのため、より簡単な構成で、フィードバック信号を、周期的にミドルレベル復帰させることができる。

【0014】

（構成４）
上記構成２又は３において、前記ＤＦＦ回路は、ＣＭＯＳインバータを用いて形成されてもよい。これにより、量子化器の構成をより簡単にできる。

【0015】

（構成５）
上記構成１～４のいずれかにおいて、前記積分回路は、増幅器と前記増幅器の入力と出力の間に接続されたコンデンサとを含んでもよい。前記増幅器は、ＣＭＯＳインバータで構成されてもよい。これにより、積分回路の構成をより簡単にできる。

【0016】

（構成６）
上記構成２～４のいずれかにおいて、前記ＲＴＭ回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力及び出力間の短絡を、クロック信号に応じてオン／オフするスイッチとを含んでもよい。前記ＤＦＦ回路は、ＣＭＯＳインバータを用いて形成されてもよい。前記積分回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータに並列に接続されたコンデンサとを含んでもよい。この場合、前記ＲＴＭ回路、前記ＤＦＦ回路及び前記積分回路のＣＭＯＳインバータは、同じサイズ及び形状で構成されてもよい。これにより、積分回路、ＤＦＦ回路及びＲＴＭ回路において、それぞれのＣＭＯＳインバータによるミドルレベルの電圧が同じになる。そのため、モジュレータ全体をより簡単な構成としつつ、フィードバック信号をミドル復帰形式にすることができる。

【0017】

上記構成１～６のいずれかにおいて、前記ハイレベルの電圧は、電源電圧とし、前記ローレベルの電圧は、グランドレベルとしてもよい。これにより、量子化器から出力されるフィードバック信号のハイレベルは電源電圧となり、ローレベルはグランドレベルとなる。そのため、量子化器が、フィードバックアナログデジタル変化器（ＦＢＡＤＣ）として動作する。
上記構成１～６のいずれかにおいて、前記積分回路、前記ＤＦＦ回路、及び、前記ＲＴＭ回路の各々は、少なくとも１つのＣＭＯＳインバータを含んでもよい。この場合、前記積分回路の少なくとも１つのＣＭＯＳインバータ、前記ＤＦＦ回路の少なくとも１つのＣＭＯＳインバータ、及び、前記ＲＴＭ回路の少なくとも１つのＣＭＯＳインバータが直列に接続、すなわち縦続接続（カスケード接続）されてもよい。これにより、デルタシグマモジュレータの回路構成をより簡単にすることができる。

【0018】

上記構成１～６のいずれかにおいて、前記ＤＬＬ回路は、直列に接続された少なくとも２つのＤラッチ回路を含んでもよい。各Ｄラッチ回路は、直列に接続された第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータと、スイッチと含んでもよい。スイッチは、第１ＣＭＯＳインバータへの信号入力をオンにして第２ＣＭＯＳインバータの出力と第１ＣＭＯＳインバータの入力の間を切り離す第１状態と、第１ＣＭＯＳインバータへの信号入力をオフにして第２ＣＭＯＳインバータの出力と第１ＣＭＯＳインバータの入力との間を接続する第２状態とを、クロック周期で切り替える。２つのＤラッチ回路は、一方が第１状態の時は他方が第２状態となるようスイッチで切り替えられる。これにより、簡単な構成で、量子化器を構成できる。

【0019】

なお、Ｄラッチ回路の出力ノードは、２つのＣＭＯＳインバータの間のノード又は２段目のＣＭＯＳインバータの出力ノードのいずれかとすることができる。

【0020】

上記構成１～６のいずれかにおいて、前記積分回路は、増幅器と前記増幅器の入力と出力の間に接続されたコンデンサとを含んでもよい。前記増幅器の入力側には、前記フィードバック信号の線と、前記入力信号の線が接続されてもよい。前記フィードバック信号の線及び前記入力信号の線には、それぞれ、抵抗が直列に接続されてもよい。

【0021】

フィードバック信号の線には、直列に接続される抵抗に加えて、コンデンサが、並列に接続されてもよい。入力信号の線には、直列に接続される抵抗に加えて、コンデンサが、並列に接続されてもよい。
積分回路の増幅器は、オペアンプであってもよいし、ＣＭＯＳインバータであってもよい。

【0022】

（実施形態）
図１は、本実施形態におけるデルタシグマモジュレータの構成例を示す図である。デルタシグマモジュレータは、積分回路２及び量子化器３を備える。積分回路２は、入力信号及びフィードバック信号の差分を積分する。積分回路２は、アナログの入力信号が入力される端子と、フィードバック信号が入力される端子を有する。積分回路２は、例えば、入力信号とフィードバック信号の差分を抽出する演算器と、演算器の出力信号を積分する積分器を含んでもよい。積分回路２は、クロック信号と同期して動作する。これにより、クロック周期で積分値が出力される。

【0023】

量子化器３は、積分回路２の後段に接続される。量子化器３は、積分回路２の出力すなわち積分信号を量子化して、ハイレベル又はローレベルの値を出力する。本実施形態では、量子化器３は、１ビット量子化器である。量子化器３は、クロック信号と同期して動作する。これにより、クロック周期で、ハイレベル又はローレベルの信号が出力される。量子化器３から出力される信号は、ＰＤＭ信号となる。量子化器３から出力されるＰＤＭ信号のパルス密度は、積分回路２に入力されたアナログの入力信号の電圧振幅に応じたものになる。量子化器３の出力は、積分回路２の入力に接続される。量子化器３が出力するＰＤＭ信号はフィードバック信号として、積分回路２にフィードバックされる。

【0024】

量子化器３は、クロックの各周期で、積分回路２の出力に基づくハイレベル又はローレベルの電圧（Ｈ又はＬ）と、ミドルレベルの電圧Ｖｂとを、順次出力するよう構成される。ミドルレベルの電圧Ｖｂは、ハイレベルＨとローレベルＬの間の電圧である。量子化器３は、クロックの各周期のうち、半周期でハイレベル又はローレベルの電圧（Ｈ又はＬ）を出力し、残りの半周期でミドルレベルの電圧Ｖｂを出力する。これにより、各周期でミドルレベルに復帰するＰＤＭ信号が出力される。

【0025】

図１の例では、量子化器３は、Ｄフリップフロップ回路（ＤＦＦ回路）３１と、その後段のミドルレベル復帰回路（ＲＴＭ回路）３２を有する。ＤＦＦ回路３１は、クロックの各周期において、積分回路２から出力された信号を、ハイレベル又はローレベルの電圧で示される１ビットの情報として保持する。ＲＴＭ回路３２は、クロックの各周期において、ＤＦＦ回路３１で保持されたハイレベル又はローレベルの電圧を半周期で出力し、残りの半周期で、ミドルレベルの電圧を出力する。ＤＦＦ回路３１から出力される非ゼロ復帰（ＮＲＺ：Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号は、ＲＴＭ回路３２によりミドルレベル復帰信号（ＲＴＭ（Ｒｅｔｕｒｎ ｔｏ Ｍｉｄｄｌｅ）信号）となる。このＲＴＭ信号が、フィードバック信号として、積分回路２にフィードバックされる。

【0026】

このように、フィードバック信号をＲＴＭの波形とすることで、ＮＲＺの波形に比べて、シンボル間干渉（ＩＳＩ）によるひずみが抑制される。図２は、ＮＲＺの波形Ｗ１及びこれに対応するＲＴＭの波形Ｗ２の例を示す図である。図２に示すように、ＰＤＭ信号において同じ値（例えば、「１」＝ハイレベル）が連続する場合がある。この場合、ＲＴＭの波形Ｗ２では、連続する「１」の回数だけ、パルスの立ち上がり及び立ち下がりが生じるが、ＮＲＺの波形Ｗ１では、連続する「１」の期間ＴＡの初めにパルスの立ち上がりがあり、この期間ＴＡの終わりにパルスの立ち下がりがある。そのため、パルスの立ちあがり及び立ち下がりになまりがある場合、ＮＲＺの波形の方が、ＴＲＭの波形に比べてひずみやすくなる。言い換えると、ＲＴＭの波形にすることで、ひずみを抑えることができる。例えば、負荷容量が増えて波形がなまってきた場合に、ＲＴＭ波形によるひずみ抑制の効果がより顕著になる。

【0027】

図３は、図１に示すデルタシグマモジュレータの回路構成の一例を示す図である。図３におけるＮＯＴ回路は、ＣＭＯＳインバータで構成される。図４は、ＮＯＴ回路及び、ＮＯＴ回路を構成するＣＭＯＳインバータの回路図の一例を示す。図４に示すように、ＣＭＯＳインバータは、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）とｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）を組み合わせた回路である。ｐＭＯＳのゲートとｎＭＯＳのゲートが接続され、ｐＭＯＳのドレインとｎＭＯＳのドレインが接続される。ゲートがＣＭＯＳの入力（入力端子）となり、ドレインが出力（出力端子）となる。

【0028】

図５は、ＣＭＯＳインバータの入出力特性の例を示すグラフである。図５のグラフにおいて、横軸は入力電圧Ｖｉｎ、縦軸は出力電圧Ｖｏｕｔを示す。図５に示すように、入力電圧Ｖｉｎがハイレベルとローレベルの間の領域において、出力電圧Ｖｏｕｔが急激に変化する遷移領域Ｓａがある。遷移領域Ｓａでは、ＣＭＯＳのｐＭＯＳ及びｎＭＯＳのいずれも飽和領域で動作する。この遷移領域Ｓａでは、入力電圧Ｖｉｎの変化に対する出力電圧Ｖｏｕｔの変化の割合が大きくなる。ＣＭＯＳインバータの入力電圧Ｖｉｎを、遷移領域Ｓａ付近とすることで、ＣＭＯＳインバータを増幅器として動作させることができる。また、ＣＭＯＳインバータの入力と出力を短絡した場合（Ｖｉｎ＝Ｖｏｕｔ）にＣＭＯＳインバータで高い利得の電圧Ｖｂが得られる。この電圧Ｖｂを、ＲＴＭ回路３２のミドルレベルの電圧とすることができる。

【0029】

図３の例では、積分回路２、ＤＦＦ回路３１、及び、ＲＴＭ回路３２が、それぞれ、少なくともとも１つのＣＭＯＳインバータを有する。図３のデルタシグマモジュレータでは、積分回路２のＣＭＯＳインバータＩＶ１、ＤＦＦ回路３１のＣＭＯＳインバータＩＶ３、ＩＶ５及び、ＲＴＭ回路３２のＣＭＯＳインバータＩＶ７が、直列に接続、すなわち縦続接続される。これらの縦続接続されたＣＭＯＳインバータＩＶ１、ＩＶ３、ＩＶ５，ＩＶ７は、いずれも、遷移領域Ｓａで動作するよう設定されてもよい。これにより、デルタシグマモジュレータの回路構成を簡単にすることができる。また、縦続接続されたＣＭＯＳインバータＩＶ１、ＩＶ３、ＩＶ５，ＩＶ７は、いずれも、短絡時の高利得の電圧Ｖｂが同じになるように、同じ大きさ及び形状とすることができる。

【0030】

図３の積分回路２は、アナログの入力信号を入力する端子と、フィードバック信号を入力する端子を有する２入力積分回路である。積分回路２の前段部分には、入力信号の線に設けられる抵抗Ｒ１、フィードバック信号の線に設けられる抵抗Ｒ２、及び、加算器２１が設けられる。加算器２１は、入力信号とフィードバック信号を入力し、これらの差分信号を出力する。本例では、加算器２１の出力が、入力信号とフィードバック信号の差分信号となるように、フィードバック信号が反転信号となるように、積分回路２及び量子化器３が構成される。図３では、積分回路２から量子化器３の出力までの縦続接続されたＣＭＯＳインバータの数が奇数個になっている。これにより、反転信号がフィードバックされる。なお、積分回路２に入力されるフィードバック信号が非反転信号の場合は、加算器２１を減算器とするか、加算器２１の前にフィードバック信号を反転させる反転回路を設けてもよい。なお、抵抗Ｒ１、Ｒ２、及び加算器２１は、積分回路２の外に設けられてもよい。

【0031】

積分回路２は、入力信号及びフィードバック信号の差分信号を増幅する増幅器と、増幅器の出力を、増幅器の入力へ帰還させる帰還回路を有する。図３の例では、増幅器は、ＣＭＯＳインバータＩＶ１であり、帰還回路は、増幅器の入力と出力の間に直列に接続されたコンデンサＣ１、Ｃ２と並列に接続されたＲ３を含む。図３では、帰還回路は、一例として、２次のＴ型帰還回路であるが、１次又は３次以上であってもよい。また、増幅器は、ＣＭＯＳインバータの代わりにオペアンプであってもよい。図３の例では、増幅器の出力側にＣＭＯＳインバータＩＶ２がさらに設けられる。ＣＭＯＳインバータＩＶ２により、ＤＦＦ回路３１から積分回路２への影響を抑制することができる。

【0032】

ＤＦＦ回路３１は、１ビットの量子化器として動作する。２段のＤラッチ回路ＤＬ１、ＤＬ１を有する。図３の例では、２段のＤラッチ回路ＤＬ１、ＤＬ２のそれぞれは、２つのＣＭＯＳインバータ（ＩＶ３、ＩＶ４及びＩＶ５、ＩＶ６）と２つのスイッチ（Ｓ１、Ｓ２及びＳ３、Ｓ４）を有する。スイッチＳ１～Ｓ４は、クロック信号（Φ又はその反転信号）に応じてオン／オフされる。スイッチＳ１、Ｓ２（又はＳ３、Ｓ４）のオン／オフにより、クロックに基づく周期で、ＣＭＯＳインバータの入力電圧に応じた電圧を出力するスルーフェーズと、ＣＭＯＳインバータの出力電圧を保持する保持フェーズを切り替える。

【0033】

具体的には、Ｄラッチ回路ＤＬ１は、直列に接続された２つのＣＭＯＳインバータＩＶ３、ＩＶ４（第１及び第２ＣＯＭＳインバータの一例）を有する。スイッチＳ１は、ＣＭＯＳインバータＩＶ３の入力をオン／オフする。スイッチＳ２は、ＣＭＯＳインバータＩＶ３の入力と、ＣＭＯＳインバータＶ４の出力との間の接続をオン／オフする。クラック信号に対するスイッチＳ１のオン／オフと、スイッチＳ２のオン／オフは反対になる。Ｓ１がオン、Ｓ２がオフのときにスルーフェーズとなる。Ｓ１がオフ、Ｓ２がオンのときに保持フェーズとなる。２段目のＤラッチ回路ＤＬ２も同様に構成される。２段目のＤラッチ回路ＤＬ２の入力をオン／オフするスイッチＳ３は、１段目のＤラッチ回路ＤＬ１のスイッチＳ１と、オン／オフは反対になる。そのため、ＤＬ１がスルーフェーズの時にＤＬ２は保持フェーズとなり、ＤＬ１が保持フェーズの時にＤＬ２はスルーフェーズとなる。

【0034】

１段目のＤラッチ回路ＤＬ１では、スルーフェーズにおいてＣＭＯＳインバータＩＶ３は増幅回路として機能する。例えば、Ｄラッチ回路ＤＬ１のＣＭＯＳインバータＩＶ３を、積分回路２のＣＭＯＳインバータＩＶ１、ＩＶ２と、電圧Ｖｂが整合するよう構成することで、スルーフェーズで増幅回路として機能させることができる。

【0035】

２段目のＤラッチ回路ＤＬ２では、ＣＭＯＳインバータＩＶ４、ＩＶ５のハイレベルの出力電圧を電源電圧ＶＤＤとし、ローレベルの出力電圧をグランドレベルとすることができる。これにより、２段目のラッチ回路ＤＬ２とＲＴＭ回路３２が、ＦＢＤＡＣ（Ｆｅｅｄｂａｃｋ Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｔｅｒ）として動作する。

【0036】

ＲＴＭ回路３２は、ＣＭＯＳインバータＩＶ７、ＩＶ８と、スイッチＳ５、Ｓ６を含む。スイッチＳ５、Ｓ６は、ＣＭＯＳインバータＩＶ７への信号の入力をオンにして、ＣＭＯＳインバータＩＶ７の入力と出力の間を切り離す第１状態と、ＣＭＯＳインバータＩＶ７への信号の入力をオフにしてＣＭＯＳインバータＩＶ７の入力と出力の間を短絡する第２状態とを、クロック信号に基づく周期で切り替える。具体的には、スイッチＳ５は、ＣＭＯＳインバータＩＶ７の入力をオン／オフする。スイッチＳ６は、ＣＭＯＳインバータＩＶ７の入力と出力の間の短絡をオン／オフする。スイッチＳ５、Ｓ６は、クロック信号に基づく周期でオン／オフされる。スイッチＳ５のオン／オフは、Ｓ６のオン／オフと反対になるよう制御される。Ｓ５がオン、Ｓ６がオフの時にＲＴＭ回路３２は第１状態となり、Ｓ５がオフ、Ｓ６がオンの時にＲＴＭ回路３２は第２状態となる。図３の例では、ＣＭＯＳインバータＩＶ７の出力が、ＣＭＯＳインバータＩＶ８の入力に接続され、ＣＭＯＳインバータＩＶ８の出力が、ＣＭＯＳインバータＩＶ７の入力に接続される。なお、ＲＴＭ回路３２は、ＣＭＯＳインバータＩＶ８を省略した構成であってもよい（図１４参照）。

【0037】

図６は、図３に示すデルタシグマモジュレータの動作例を示すタイミングチャートである。図６の例では、各クロック周期において、積分回路２で、入力信号からフィードバック信号を減算した信号を積分した信号が出力される。１段目のＤラッチ回路ＤＬ１では、各クロック周期の積分回路２の出力信号をハイレベル又はローレベルの電圧に変換した信号が出力される。２段目のＤラッチ回路ＤＬ２では、各クロック周期における１段目のＤラッチ回路ＤＬ１の出力電圧が、クロック半周期遅延して出力される。ＲＴＭ回路３２は、Ｄラッチ回路ＤＬ２の保持フェーズで出力されるハイレベル又はローレベルの電圧をＣＭＯＳインバータＩＶ７で反転して出力し、Ｄラッチ回路ＤＬ２のスルーフェーズでは、ＣＭＯＳインバータＩＶ７の入出力間を短絡して得られるミドルレベルの電圧Ｖｂを出力する。これにより、各クロック周期において、フィードバック信号として、信号電圧であるハイレベル又はローレベルの電圧と、ミドルレベルの電圧Ｖｂが出力される。すなわち、フィードバック信号は、クロック周期で、ミドルレベルにリセットされる。

【0038】

図６に示すタイミングチャートにおいて、Ｄラッチ回路ＤＬ１、ＤＬ２から出力される信号はＮＲＺ信号である。そのため、ＤＬ１、ＤＬ２から出力される信号の符号（ハイ又はロー、１又は０）が複数のクロック周期で連続して同じである場合、クロック周期ごとに符号が変わる場合に比べて、１の重みが変わる（図６のＡ１参照）。すなわち、シンボル間干渉（ＩＳＩ）が生じる。ＲＴＭ回路３２で、クロック周期ごとにミドルレベルの電圧Ｖｂにリセットすることで、ＩＳＩが抑制される。このように、本実施形態では、ＲＴＭ回路３２を設けるという簡単な構成で、ＩＳＩを抑制し、フィードバック信号のひずみによる精度低下を抑えることができる。

【0039】

図３の構成例では、積分回路２、ＤＦＦ回路３１、ＲＴＭ回路３２の各々がＣＭＯＳインバータＩＶ１～ＩＶ７を含む構成である。これにより、デルタシグマモジュレータの構成をより簡単にできる。また、積分回路２及びＤＦＦ回路３１では、ＣＭＯＳインバータＩＶ１、ＩＶ３を増幅器として動作させることができる。これにより、さらに構成を簡単にできる。例えば、ブレッドボード上にデルタシグマモジュレータを実装する場合に、汎用ロジックＩＣを用いずに、ＣＭＯＳインバータＩＣ、スイッチＩＣ、抵抗、及びコンデンサその他部品の組み合わせにより、デルタシグマモジュレータを実装することができる。

【0040】

積分回路２、ＤＦＦ回路３１、ＲＴＭ回路３２の各々に含まれるＣＭＯＳインバータＩＶ１～ＩＶ７は、入出力を短絡した場合の高利得の電圧Ｖｂが同じになるように構成されることが好ましい。このために、例えば、ＣＭＯＳインバータＩＶ１～Ｉｖ７は、同じサイズ及び形状で構成されてもよい。複数のＣＭＯＳインバータが、同じサイズ及び形状で構成される形態は、例えば、ＣＭＯＳインバータそれぞれを構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの大きさ及び形状が同じである形態である。この場合、複数のＣＭＯＳインバータの電圧Ｖｂが揃う程度に、複数のＣＭＯＳインバータそれぞれを構成するｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴの大きさ及び形状が類似していればよい。

【0041】

なお、デルタシグマモジュレータの回路構成は、図３に示す例に限られない。例えば、積分回路２は、図７～図１１のいずれかに示す回路構成としてもよい。図７及び図８に示すように、増幅器として、ＣＭＯＳインバータの代わりにオペアンプＡｐを用いてもよい。この場合、オペアンプＡｐに、入力信号とフィードバック信号の差分信号が入力される。積分回路２は、オペアンプＡｐの差分信号が入力される端子と出力端子とを繋ぐ帰還回路を有する。図７の例では、帰還回路が１つのコンデンサＣ１で構成される１次の帰還回路である。図８の例では、帰還回路は、直列の２つのコンデンサＣ１、Ｃ２及びその間に並列に接続された抵抗Ｒ３を有する２次のＴ型帰還回路である。図９は、図３に示す積分回路２の帰還回路を１次の帰還回路にした場合の構成例である。

【0042】

図１０及び図１１に示すように、積分回路２の前段部分において、入力信号の線及びフィードバック信号の線のそれぞれにローパスフィルタが設けられてもよい。ローパスフィルタは、例えば、直列に接続された２つの抵抗Ｒ２１、Ｒ２２と、それらの間に並列に接続されたコンデンサＣ２１を含むＲＣフィルタとすることができる。図１０は、帰還回路が１次の例であり、図１１は、帰還回路が２次の例である。

【0043】

図１２及び図１３は、量子化器３のＤラッチ回路の構成例を示す図である。図１２は、図３のＤラッチ回路ＤＬ１、ＤＬ２と同様の構成である。図１２及び図１３の例では、Ｄラッチ回路ＤＬ１は、直列に接続された２つのＣＭＯＳインバータＩＶ３、ＩＶ４を有する。ＣＭＯＳインバータＩＶ３の出力がＣＭＯＳインバータＩＶ４の入力に接続され、ＣＭＯＳインバータＩＶ４の出力は、スイッチＳ２を介してＣＭＯＳインバータＩＶ３の入力に接続される。図１２では、２つのＣＭＯＳインバータＩＶ３、ＩＶ４の間のノードが、Ｄラッチ回路ＤＬの出力ノードとなっている。図１３では、ＣＭＯＳインバータＩＶ４の出力ノードが、Ｄラッチ回路ＤＬの出力ノードとなっている。図１２は、入力信号を反転して出力するＤラッチ回路の例であり、図１３は、入力信号を反転せずに出力するＤラッチ回路の例である。

【0044】

図１４及び図１５は、ＲＴＭ回路３２の構成例を示す図である。図１２は、図３のＲＴＭ回路３２と同様の構成である。図１５は、図１４のＣＭＯＳインバータＩＶ８を省略した構成である。図１４はラッチ型であり、図１５はインバータ型である。

【0045】

図１６は、ＤＦＦ回路３１及びＲＴＭ回路３２のスイッチの回路構成例を示す図である。図１６の例では、スイッチは、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）とｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）を有する。ｐＭＯＳのドレインとｎＭＯＳのドレインが接続され、ｐＭＯＳとｎＭＯＳのソースが接続される。ドレインがスイッチの一方端子ａであり、ソースがスイッチの他方端子ｂである。ｐＭＯＳのゲート及びｎＭＯＳのゲートの一方にはクロック信号Φの反転信号が入力され、他方にはクロック信号Φの非反転信号が入力される。ゲートに閾値電圧は、クロック信号のハイレベルとローレベルの間の電圧に設定される。これにより、クロック信号に応じて、スイッチがオン／オフ制御される。

【0046】

図１７及び図１８は、ＣＭＯＳインバータの他の構成例を示す図である。図１７の例は、図４に示すＣＭＯＳインバータにおいて、電圧源Ｐ１、Ｐ２を追加した構成である。電圧源Ｐ１は、ＣＭＯＳインバータの入力端子ＴｉｎとｐＭＯＳのゲートの間に接続される。電圧源Ｐ１により、入力端子ＴｉｎよりｐＭＯＳのゲートの方が、電圧が高くなる。電圧源Ｐ２は、ＣＭＯＳインバータの入力端子ＴｉｎとｎＭＯＳのゲートの間に接続される。電圧源Ｐ２により、ｎＭＯＳのゲートよりも、入力端子Ｔｉｎの方が、電圧が高くなる。

【0047】

図１８の例は、図４に示すＣＭＯＳインバータにおいて、抵抗Ｒ４１～Ｒ４４及びダイオードＤ１、Ｄ２を追加した構成である。抵抗Ｒ４１は、ｐＭＯＳのゲートとソース側端子Ｔ１との間に接続される。ｐＭＯＳのソース側端子Ｔ１には、例えば、電源電圧ＶＤＤが入力される。抵抗Ｒ４２及びダイオードＤ１は、ｐＭＯＳのゲートと入力端子Ｔｉｎとの間に接続される。ｐＭＯＳのゲートから入力端子Ｔｉｎへ向かう方向がダイオードＤ１の順方向である。抵抗４３及びダイオードＤ２は、入力端子ＴｉｎとｎＭＯＳのゲートの間に接続される。入力端子ＴｉｎからｎＭＯＳのゲートへ向かう方向がダイオードＤ２の順方向である。抵抗Ｒ４４は、ｎＭＯＳのゲートとｎＭＯＳのソース側端子Ｔ２の間に接続される。ｎＭＯＳのソース側端子Ｔ２は、例えば、グランドに接続される。

【0048】

図１７及び図１８に示すように、ＣＭＯＳインバータにｎＭＯＳ及びｐＭＯＳに加えてさらに部品を付加することで、ＣＭＯＳインバータの特性を調整することができる。図１９は、図４、図１７及び図１８のぞれぞれのＣＭＯＳインバータの入出力特性のシミュレーションによる解析結果を示すグラフである。図１９において、Ｗ１は図４、Ｗ２は図１７、Ｗ３は図１８のそれぞれのＣＭＯＳインバータの解析結果を示す。

【0049】

本実施形態では、デルタシグマモジュレータにおいてＲＴＭ回路３２を導入することで、簡単な構成で、精度低下を抑えることができる。また、ＣＭＯＳインバータを増幅器として動作させることで、デルタシグマモジュレータをさらに簡単な構成にできる。上記例では、ＣＭＯＳインバータ、スイッチ、抵抗、及びコンデンサの組み合わせでデルタシグマモジュレータを構成できる。例えば、オペアンプ等の複雑なアナログ回路を用いずに、デルタシグマモジュレータを構成できる。例えば、本実施形態のデルタシグマモジュレータは、ＩＣで構成されてもよい。この場合、デルタシグマモジュレータは、回路構成が簡単になるため、ＩＣ化が容易になる。或いは、本実施形態のデルタシグマモジュレータは、ＣＭＯＳインバータＩＣ、スイッチＩＣ、抵抗、及びコンデンサをブレッドボード上に実装することで構成されてもよい。

【0050】

デルタシグマモジュレータは、Ａ／Ｄ変換器のアナログ部分として用いられてもよい。この場合、Ａ／Ｄ変換器は、デルタシグマモジュレータと、デルタシグマモジュレータの出力信号を処理するデジタルフィルタを含む。この場合、デルタシグマモジュレータは、簡単な構成になるため、Ａ／Ｄ変換器のアナログ部分を小さくできる。本発明のデルタシグマモジュレータは、これらに限定されないが、例えば、イメージセンサのカラムＡ／Ｄ変換器、又は、その他のセンサのアナログ出力をデジタルに変換するＡ／Ｄ変換器に用いることができる。この場合、センサのアナログ回路を小さくしつつも、Ａ／Ｄ変換の精度を確保することができる。

【0051】

（シミュレーション結果）
図２０は、図３に示す回路構成のデルタシグマモジュレータの動作のシミュレーション結果を示す周波数スペクトラムである。図２０は、デルタシグマモジュレータのデジタル出力の周波数スペクトラムである。シミュレータはＬＴＳＰＩＣＥを用いた。図２０に示す結果から、図３に示す回路構成のデルタシグマモジュレータにより、４５ｄＢ程度の精度が達成可能であることがわかった。

【0052】

（実測結果）
図３に示す回路構成のデルタシグマモジュレータを試作し、測定を行った。図２１は、デルタシグマモジュレータの試作品における各部の動作波形を示す図である。図２１の左は横軸の目盛りが２ｍｓの波形であり、右は横軸の目盛りが２μｍの波形である。上から順に、クロック信号、入力信号、ＲＴＭ、再生信号の波形を示す。ＲＴＭは、ＲＴＭ回路の出力波形である。再生信号は、デルタシグマモジュレータの出力を、アナログ低域通過フィルタを介して取り出した信号である。図２０に示す結果では、１ビット量子化の出力波形が、クロックの各周期でミドルレベルの電圧Ｖｂに戻るＲＴＭの波形となっている。

【0053】

図２２（ａ）は、ＲＴＭ回路を導入した構成（図３に示す回路構成）の試作品の出力スペクトラムである。図２２（ｂ）は、ＲＴＭ未導入（図３に示す回路構成からＲＴＭを除いた構成）の試作品の出力スペクトラムを示す。ＲＴＭ回路を導入した場合、ＲＴＭ回路未導入の場合に比べて、精度の改善が見られた。

【0054】

以上、本発明の一実施形態を説明したが、上述した実施形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。

【符号の説明】

【0055】

２：積分回路、３：量子化器、３１：ＤＦＦ回路、３１：ＲＴＭ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】