(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024070214
(43)【公開日】2024-05-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240515BHJP
H01L 21/336 20060101ALI20240515BHJP
【ＦＩ】
H01L21/88 J
H01L29/78 301X
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023142059
(22)【出願日】2023-09-01
(31)【優先権主張番号】10-2022-0149410
(32)【優先日】2022-11-10
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】李 斗鉉
(72)【発明者】
【氏名】リム，カーン
(72)【発明者】
【氏名】申 憲宗
(72)【発明者】
【氏名】朴 珍▲よん▼
【テーマコード（参考）】
5F033
5F140
【Ｆターム（参考）】
5F033GG02
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5F140AA00
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5F140CA01
5F140CC02
5F140CC03
5F140CC10
(57)【要約】 （修正有）
【課題】集積度を向上させた半導体装置を提供する。
【解決手段】半導体装置は、第１面１００ａ及び第１面と対向する第２面１００ｂを含む基板１００、基板の第１面上でそれぞれが第１水平方向ＤＲ１に延び、第１水平方向に順次離隔した第１ないし第３アクティブパターンＦ１～Ｆ３、第１アクティブパターン上で第１水平方向と異なる第２水平方向ＤＲ２に延びる第１ゲート電極Ｇ１、第１アクティブパターンと第２アクティブパターンを分離し、第２水平方向に延び、第１ゲート電極と第１水平方向に離隔した第１アクティブカットＦＣ１、第２アクティブパターンと第３アクティブパターンを分離し、第２水平方向に延び、第１アクティブカットと第１水平方向に離隔した第２アクティブカットＦＣ２及び第１アクティブカットと第２アクティブカットの間で、第２アクティブパターンを垂直方向ＤＲ３に貫通して基板の内部に延びる第１貫通ビア１６０を含む。
【選択図】図２
【解決手段】半導体装置は、第１面１００ａ及び第１面と対向する第２面１００ｂを含む基板１００、基板の第１面上でそれぞれが第１水平方向ＤＲ１に延び、第１水平方向に順次離隔した第１ないし第３アクティブパターンＦ１～Ｆ３、第１アクティブパターン上で第１水平方向と異なる第２水平方向ＤＲ２に延びる第１ゲート電極Ｇ１、第１アクティブパターンと第２アクティブパターンを分離し、第２水平方向に延び、第１ゲート電極と第１水平方向に離隔した第１アクティブカットＦＣ１、第２アクティブパターンと第３アクティブパターンを分離し、第２水平方向に延び、第１アクティブカットと第１水平方向に離隔した第２アクティブカットＦＣ２及び第１アクティブカットと第２アクティブカットの間で、第２アクティブパターンを垂直方向ＤＲ３に貫通して基板の内部に延びる第１貫通ビア１６０を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１面および前記第１面と対向する第２面を含む基板；
前記基板の前記第１面上でそれぞれが第１水平方向に延び、前記第１水平方向に順次離隔した第１ないし第３アクティブパターン；
前記第１アクティブパターン上で前記第１水平方向と異なる第２水平方向に延びる第１ゲート電極；
前記第１アクティブパターンと前記第２アクティブパターンを分離し、前記第２水平方向に延び、前記第１ゲート電極と前記第１水平方向に離隔した第１アクティブカット；
前記第２アクティブパターンと前記第３アクティブパターンを分離し、前記第２水平方向に延び、前記第１アクティブカットと前記第１水平方向に離隔した第２アクティブカット；および
前記第１アクティブカットと前記第２アクティブカットの間で、前記第２アクティブパターンを垂直方向に貫通して前記基板の内部に延びる第１貫通ビアを含む、半導体装置。
前記基板の前記第１面上でそれぞれが第１水平方向に延び、前記第１水平方向に順次離隔した第１ないし第３アクティブパターン；
前記第１アクティブパターン上で前記第１水平方向と異なる第２水平方向に延びる第１ゲート電極；
前記第１アクティブパターンと前記第２アクティブパターンを分離し、前記第２水平方向に延び、前記第１ゲート電極と前記第１水平方向に離隔した第１アクティブカット；
前記第２アクティブパターンと前記第３アクティブパターンを分離し、前記第２水平方向に延び、前記第１アクティブカットと前記第１水平方向に離隔した第２アクティブカット；および
前記第１アクティブカットと前記第２アクティブカットの間で、前記第２アクティブパターンを垂直方向に貫通して前記基板の内部に延びる第１貫通ビアを含む、半導体装置。
【請求項2】
前記第１アクティブカットの上面、前記第２アクティブカットの上面および前記第１貫通ビアの上面それぞれは同一平面上に形成される、請求項１に記載の半導体装置。
【請求項3】
前記第１アクティブパターン上で前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域；および
前記ソース／ドレイン領域を覆う上部層間絶縁膜をさらに含み、
前記第１貫通ビアの上面は上部層間絶縁膜の上面と同一平面上に形成される、請求項１に記載の半導体装置。
前記ソース／ドレイン領域を覆う上部層間絶縁膜をさらに含み、
前記第１貫通ビアの上面は上部層間絶縁膜の上面と同一平面上に形成される、請求項１に記載の半導体装置。
【請求項4】
前記基板の内部に配置され、前記第１貫通ビアと連結される下部ビア；および
前記基板の前記第２面上に配置され、前記下部ビアと連結される下部配線層をさらに含む、請求項１に記載の半導体装置。
前記基板の前記第２面上に配置され、前記下部ビアと連結される下部配線層をさらに含む、請求項１に記載の半導体装置。
【請求項5】
前記第１アクティブカットおよび前記第２アクティブカットそれぞれは前記下部ビアと前記垂直方向に離隔した、請求項４に記載の半導体装置。
【請求項6】
前記基板の内部に配置され、前記第１貫通ビアと連結される下部配線層をさらに含む、請求項１に記載の半導体装置。
【請求項7】
前記基板の前記第１面上で前記第３アクティブパターンと前記第１水平方向に離隔した第４アクティブパターン；
前記第３アクティブパターンと前記第４アクティブパターンを分離し、前記第２水平方向に延び、前記第２アクティブカットと前記第１水平方向に離隔した第３アクティブカット；および
前記第２アクティブカットと前記第３アクティブカットの間で、前記第３アクティブパターンを前記垂直方向に貫通して前記基板の内部に延びる第２貫通ビアをさらに含む、請求項１に記載の半導体装置。
前記第３アクティブパターンと前記第４アクティブパターンを分離し、前記第２水平方向に延び、前記第２アクティブカットと前記第１水平方向に離隔した第３アクティブカット；および
前記第２アクティブカットと前記第３アクティブカットの間で、前記第３アクティブパターンを前記垂直方向に貫通して前記基板の内部に延びる第２貫通ビアをさらに含む、請求項１に記載の半導体装置。
【請求項8】
第１面および前記第１面と対向する第２面を含む基板；
前記基板の前記第１面上でそれぞれが第１水平方向に延び、前記第１水平方向に順次離隔した第１ないし第３アクティブパターン；
前記基板の前記第１面上で前記第１ないし第３アクティブパターンそれぞれと前記第１水平方向と異なる第２水平方向に離隔した第４アクティブパターン；
前記第１アクティブパターン上で前記第２水平方向に延びる第１ゲート電極；
前記第１アクティブパターンと前記第２アクティブパターンを分離し、前記第２水平方向に延び、前記第１ゲート電極と前記第１水平方向に離隔した第１アクティブカット；
前記第４アクティブパターン上で前記第２水平方向に延び、前記第１アクティブカットと前記第２水平方向に離隔した第２ゲート電極；
前記第１アクティブカットと前記第２ゲート電極を分離するゲートカット；
前記第２アクティブパターンと前記第３アクティブパターンを分離し、前記第２水平方向に延び、前記第１アクティブカットと前記第１水平方向に離隔した第２アクティブカット；および
前記第１アクティブカットと前記第２アクティブカットの間で、前記第２アクティブパターンを垂直方向に貫通して前記基板の内部に延びる第１貫通ビアを含む、半導体装置。
前記基板の前記第１面上でそれぞれが第１水平方向に延び、前記第１水平方向に順次離隔した第１ないし第３アクティブパターン；
前記基板の前記第１面上で前記第１ないし第３アクティブパターンそれぞれと前記第１水平方向と異なる第２水平方向に離隔した第４アクティブパターン；
前記第１アクティブパターン上で前記第２水平方向に延びる第１ゲート電極；
前記第１アクティブパターンと前記第２アクティブパターンを分離し、前記第２水平方向に延び、前記第１ゲート電極と前記第１水平方向に離隔した第１アクティブカット；
前記第４アクティブパターン上で前記第２水平方向に延び、前記第１アクティブカットと前記第２水平方向に離隔した第２ゲート電極；
前記第１アクティブカットと前記第２ゲート電極を分離するゲートカット；
前記第２アクティブパターンと前記第３アクティブパターンを分離し、前記第２水平方向に延び、前記第１アクティブカットと前記第１水平方向に離隔した第２アクティブカット；および
前記第１アクティブカットと前記第２アクティブカットの間で、前記第２アクティブパターンを垂直方向に貫通して前記基板の内部に延びる第１貫通ビアを含む、半導体装置。
【請求項9】
前記第１アクティブカットと前記第２アクティブカットの間に配置されるソース／ドレイン領域；および
前記第１アクティブカットと前記第２アクティブカットの間で前記第２水平方向に延び、前記ソース／ドレイン領域と電気的に接続されるソース／ドレインコンタクトをさらに含み、
前記第１貫通ビアは前記ソース／ドレイン領域および前記ソース／ドレインコンタクトそれぞれを前記垂直方向に貫通する、請求項８に記載の半導体装置。
前記第１アクティブカットと前記第２アクティブカットの間で前記第２水平方向に延び、前記ソース／ドレイン領域と電気的に接続されるソース／ドレインコンタクトをさらに含み、
前記第１貫通ビアは前記ソース／ドレイン領域および前記ソース／ドレインコンタクトそれぞれを前記垂直方向に貫通する、請求項８に記載の半導体装置。
【請求項10】
前記第１貫通ビアは前記第１アクティブカットおよび前記第２アクティブカットのうち少なくとも一つと前記垂直方向にオーバーラップする、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。具体的には、本発明は、ＭＢＣＦＥＴＴＭ（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
【背景技術】
【0002】
半導体装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）またはナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディを形成してシリコンボディの表面上にゲートを形成するマルチゲートトランジスタ（ｍｕｌｔｉ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）が提案された。
【0003】
このようなマルチゲートトランジスタは３次元のチャネルを用いるので、スケーリングすることが容易である。また、マルチゲートトランジスタのゲート長さを長くしなくても、電流制御能力を向上させることができる。のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、パワーレールまたは接地レールである下部配線層が基板の下部に配置され、下部配線層に連結された貫通ビアが２個のアクティブカットの間に配置されることによって、集積度を向上させた半導体装置を提供することにある。
【0005】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0006】
前記課題を解決するための本発明の技術的思想による半導体装置のいくつかの実施形態は、第１面および第１面と対向する第２面を含む基板、基板の第１面上でそれぞれが第１水平方向に延び、第１水平方向に順次離隔した第１ないし第３アクティブパターン、第１アクティブパターン上で第１水平方向と異なる第２水平方向に延びる第１ゲート電極、第１アクティブパターンと第２アクティブパターンを分離し、第２水平方向に延び、第１ゲート電極と第１水平方向に離隔した第１アクティブカット、第２アクティブパターンと第３アクティブパターンを分離し、第２水平方向に延び、第１アクティブカットと第１水平方向に離隔した第２アクティブカット、および第１アクティブカットと第２アクティブカットの間で、第２アクティブパターンを垂直方向に貫通して基板の内部に延びる第１貫通ビアを含む。
【0007】
前記課題を解決するための本発明の技術的思想による半導体装置の他のいくつかの実施形態は、第１面および第１面と対向する第２面を含む基板、基板の第１面上でそれぞれが第１水平方向に延び、第１水平方向に順次離隔した第１ないし第３アクティブパターン、基板の第１面上で第１ないし第３アクティブパターンそれぞれと第１水平方向と異なる第２水平方向に離隔した第４アクティブパターン、第１アクティブパターン上で第２水平方向に延びる第１ゲート電極、第１アクティブパターンと第２アクティブパターンを分離し、第２水平方向に延び、第１ゲート電極と第１水平方向に離隔した第１アクティブカット、第４アクティブパターン上で第２水平方向に延び、第１アクティブカットと第２水平方向に離隔した第２ゲート電極、第１アクティブカットと第２ゲート電極を分離するゲートカット、第２アクティブパターンと第３アクティブパターンを分離し、第２水平方向に延び、第１アクティブカットと第１水平方向に離隔した第２アクティブカット、および第１アクティブカットと第２アクティブカットの間で、第２アクティブパターンを垂直方向に貫通して基板の内部に延びる第１貫通ビアを含む。
【0008】
前記課題を解決するための本発明の技術的思想による半導体装置のまた他のいくつかの実施形態は、第１面および第１面と対向する第２面を含む基板、基板の第１面上でそれぞれが第１水平方向に延び、第１水平方向に順次離隔した第１ないし第３アクティブパターン、基板の第１面上で第１ないし第３アクティブパターンそれぞれと第１水平方向と異なる第２水平方向に離隔した第４アクティブパターン、第１アクティブパターン上で垂直方向に互いに離隔して積層された第１複数のナノシート、第１および第２アクティブパターン上で垂直方向に互いに離隔して積層された第２複数のナノシート、第１アクティブパターン上で第２水平方向に延び、第１複数のナノシートを囲む第１ゲート電極、第１および第２アクティブパターン上で第２水平方向に延び、第２複数のナノシートを囲む第２ゲート電極、第１アクティブパターンと第２アクティブパターンを分離し、第２水平方向に延び、第１ゲート電極と第１水平方向に離隔して、第２複数のナノシートおよび第２ゲート電極を垂直方向に貫通する第１アクティブカット、第４アクティブパターン上で第２水平方向に延び、第１アクティブカットと第２水平方向に離隔した第３ゲート電極、第１アクティブカットと第３ゲート電極を分離し、第１水平方向に延びるゲートカット、第２アクティブパターンと第３アクティブパターンを分離し、第２水平方向に延び、第１アクティブカットと第１水平方向に離隔した第２アクティブカット、第１アクティブカットと第２アクティブカットの間で、第２アクティブパターンを垂直方向に貫通して基板の内部に延びる第１貫通ビア、基板の内部に配置され、第１貫通ビアと連結される下部ビア、および基板の第２面上に配置され、下部ビアと連結される下部配線層を含み、第１アクティブカットの上面、第２アクティブカットの上面および第１貫通ビアの上面それぞれは同一平面上に形成され、第１アクティブカットおよび第２アクティブカットそれぞれは下部ビアと垂直方向に離隔する。
【0009】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0010】
【図1】本発明のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
【図7】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図8】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図9】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図10】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図11】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図12】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図13】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図14】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図15】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図16】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図17】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図18】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図19】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図20】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図21】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図22】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図23】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図24】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図25】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図26】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図27】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図28】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図29】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図30】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図31】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図32】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図33】本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図34】本発明の他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図35】本発明の他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図36】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図37】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図38】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図39】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図40】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図41】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図42】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【図43】本発明のまた他のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
【図45】本発明のまた他のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
【図47】本発明のまた他のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
【図49】本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【発明を実施するための形態】
【0011】
以下のいくつか実施形態による半導体装置に関する図面では、例示的に、半導体装置がナノシート（ｎａｎｏｓｈｅｅｔ）を含むトランジスタ（ＭＢＣＦＥＴＴＭ（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））またはフィン型パターン形状のチャネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を含むことで説明するが、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、半導体装置はトンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）または３次元（３Ｄ）トランジスタを含み得るのはもちろんである。また、また他のいくつかの実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタまたは横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
【0012】
【0013】
図１は本発明のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。図２は図１のＡ－Ａ’線に沿って切断した断面図である。図３は図１のＢ－Ｂ’線に沿って切断した断面図である。図４は図１のＣ－Ｃ’線に沿って切断した断面図である。図５は図１のＤ－Ｄ’線に沿って切断した断面図である。図６は図１のＥ－Ｅ’線に沿って切断した断面図である。
【0014】
図１ないし図６を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００、第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４、フィールド絶縁膜１０５、第１ないし第６複数のナノシートＮＷ１～ＮＷ６、第１ないし第６ゲート電極Ｇ１～Ｇ６、ゲートスペーサ１１１、ゲート絶縁膜１１２、キャッピングパターン１１３、第１および第２ソース／ドレイン領域ＳＤ１，ＳＤ２、第１上部層間絶縁膜１２０、第１および第２アクティブカットＦＣ１，ＦＣ２、ゲートカットＧＣ、下部ビア１３０、下部層間絶縁膜１４０、下部配線層１５０、第１貫通ビア１６０、第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４、シリサイド層ＳＬ、ソース／ドレインコンタクト分離層ＣＡＳ、第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３、エッチング停止膜１７０、第２上部層間絶縁膜１７５、第１および第２ビアＶ１，Ｖ２、第３上部層間絶縁膜１８０および上部配線層１９０を含む。
【0015】
基板１００はシリコン基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。これとは異なり、基板１００はシリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素またはアンチモン化ガリウムを含み得るが、本発明の技術的思想はこれに制限されるものではない。
【0016】
基板１００は第１面１００ａおよび第１面１００ａと対向する第２面１００ｂを含む。例えば、基板１００の第１面１００ａは基板１００の上面と定義され、基板１００の第２面１００ｂは基板１００の下面と定義される。
【0017】
以下では、第１水平方向ＤＲ１および第２水平方向ＤＲ２それぞれは基板１００の第１面１００ａと平行な方向と定義される。第２水平方向ＤＲ２は第１水平方向ＤＲ１と異なる方向と定義される。垂直方向ＤＲ３は第１水平方向ＤＲ１および第２水平方向ＤＲ２それぞれと垂直な方向と定義される。
【0018】
第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれは基板１００の第１面１００ａ上で第１水平方向ＤＲ１に延び得る。例えば、第２アクティブパターンＦ２は第１アクティブパターンＦ１と第１水平方向ＤＲ１に離隔し得る。第３アクティブパターンＦ３は第２アクティブパターンＦ２と第１水平方向ＤＲ１に離隔し得る。第４アクティブパターンＦ４は第１ないし第３アクティブパターンＦ１，Ｆ２，Ｆ３それぞれと第２水平方向ＤＲ２に離隔し得る。第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれは基板１００の第１面１００ａから垂直方向ＤＲ３に突出し得る。例えば、第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれは基板１００の一部であり得、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含み得る。
【0019】
フィールド絶縁膜１０５は基板１００の第１面１００ａ上に配置される。フィールド絶縁膜１０５は第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれの側壁を囲み得る。例えば、第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれの上面はフィールド絶縁膜１０５の上面より垂直方向ＤＲ３に突出し得る。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれの上面はフィールド絶縁膜１０５の上面と同一平面上に形成される。フィールド絶縁膜１０５は、例えば、酸化膜、窒化膜、酸窒化膜またはこれらの組み合わせ膜を含み得る。
【0020】
第１複数のナノシートＮＷ１は第１アクティブパターンＦ１上に配置される。第１複数のナノシートＮＷ１は第１アクティブパターンＦ１と第１ゲート電極Ｇ１が交差する部分に配置される。第２複数のナノシートＮＷ２は第２アクティブパターンＦ２上に配置される。第２複数のナノシートＮＷ２は第２アクティブパターンＦ２と第２ゲート電極Ｇ２が交差する部分に配置される。第３複数のナノシートＮＷ３は第３アクティブパターンＦ３上に配置される。第３複数のナノシートＮＷ３は第３アクティブパターンＦ３と第３ゲート電極Ｇ３が交差する部分に配置される。
【0021】
第４複数のナノシートＮＷ４は第４アクティブパターンＦ４上に配置される。第４複数のナノシートＮＷ４は第４アクティブパターンＦ４と第４ゲート電極Ｇ４が交差する部分に配置される。第５複数のナノシートＮＷ５は第４アクティブパターンＦ４上に配置される。第５複数のナノシートＮＷ５は第４アクティブパターンＦ４と第５ゲート電極Ｇ５が交差する部分に配置される。第５複数のナノシートＮＷ５は第４複数のナノシートＮＷ４と第１水平方向ＤＲ１に離隔し得る。第６複数のナノシートＮＷ６は第４アクティブパターンＦ４上に配置される。第６複数のナノシートＮＷ６は第４アクティブパターンＦ４と第６ゲート電極Ｇ６が交差する部分に配置される。第６複数のナノシートＮＷ６は第５複数のナノシートＮＷ５と第１水平方向ＤＲ１に離隔し得る。
【0022】
第１ないし第６複数のナノシートＮＷ１～ＮＷ６それぞれは垂直方向ＤＲ３に互いに離隔して積層された複数のナノシートを含み得る。図２ないし図５には第１ないし第６複数のナノシートＮＷ１～ＮＷ６それぞれが垂直方向ＤＲ３に互いに離隔して積層された３個のナノシートを含む場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１ないし第６複数のナノシートＮＷ１～ＮＷ６それぞれは垂直方向ＤＲ３に互いに離隔して積層された４個以上のナノシートを含み得る。
【0023】
例えば、第１ないし第６複数のナノシートＮＷ１～ＮＷ６それぞれはシリコン（Ｓｉ）を含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１ないし第６複数のナノシートＮＷ１～ＮＷ６それぞれはシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
【0024】
第１ゲート電極Ｇ１は第１アクティブパターンＦ１およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第１ゲート電極Ｇ１は第１複数のナノシートＮＷ１を囲み得る。第２ゲート電極Ｇ２は第１アクティブパターンＦ１、第２アクティブパターンＦ２およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第２ゲート電極Ｇ２は第１ゲート電極Ｇ１と第１水平方向ＤＲ１に離隔し得る。第２ゲート電極Ｇ２は第２複数のナノシートＮＷ２を囲み得る。第３ゲート電極Ｇ３は第２アクティブパターンＦ２、第３アクティブパターンＦ３およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第３ゲート電極Ｇ３は第２ゲート電極Ｇ２と第１水平方向ＤＲ１に離隔し得る。第３ゲート電極Ｇ３は第３複数のナノシートＮＷ３を囲み得る。
【0025】
第４ゲート電極Ｇ４は第４アクティブパターンＦ４およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第４ゲート電極Ｇ４は第１ゲート電極Ｇ１と第２水平方向ＤＲ２に離隔し得る。第４ゲート電極Ｇ４は第４複数のナノシートＮＷ４を囲み得る。第５ゲート電極Ｇ５は第４アクティブパターンＦ４およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第５ゲート電極Ｇ５は第４ゲート電極Ｇ４と第１水平方向ＤＲ１に離隔し得る。第５ゲート電極Ｇ５は第２ゲート電極Ｇ２と第２水平方向ＤＲ２に離隔し得る。第５ゲート電極Ｇ５は第５複数のナノシートＮＷ５を囲み得る。第６ゲート電極Ｇ６は第４アクティブパターンＦ４およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第６ゲート電極Ｇ６は第５ゲート電極Ｇ５と第１水平方向ＤＲ１に離隔し得る。第６ゲート電極Ｇ６は第３ゲート電極Ｇ３と第２水平方向ＤＲ２に離隔し得る。第６ゲート電極Ｇ６は第６複数のナノシートＮＷ６を囲み得る。
【0026】
第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれは、例えば、チタン窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタン窒化物（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）およびこれらの組み合わせのうち少なくとも一つを含み得る。第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれは導電性金属酸化物、導電性金属酸窒化物などを含み得、上述した物質が酸化された形態を含むこともできる。
【0027】
ゲートスペーサ１１１は第１複数のナノシートＮＷ１のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第１ゲート電極Ｇ１の両側壁に沿って第２水平方向ＤＲ２に延び得る。ゲートスペーサ１１１は第２複数のナノシートＮＷ２のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第１アクティブカットＦＣ１の両側壁に沿って第２水平方向ＤＲ２に延び得る。ゲートスペーサ１１１は第３複数のナノシートＮＷ３のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第２アクティブカットＦＣ２の両側壁に沿って第２水平方向ＤＲ２に延び得る。
【0028】
ゲートスペーサ１１１は第４複数のナノシートＮＷ４のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第４ゲート電極Ｇ４の両側壁に沿って第２水平方向ＤＲ２に延び得る。ゲートスペーサ１１１は第５複数のナノシートＮＷ５のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第５ゲート電極Ｇ５の両側壁に沿って第２水平方向ＤＲ２に延び得る。ゲートスペーサ１１１は第６複数のナノシートＮＷ６のうち最上部ナノシートの上面およびフィールド絶縁膜１０５上で第６ゲート電極Ｇ６の両側壁に沿って第２水平方向ＤＲ２に延び得る。
ゲートスペーサ１１１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）およびこれらの組み合わせのうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
ゲートスペーサ１１１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）およびこれらの組み合わせのうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0029】
ゲート絶縁膜１１２は第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれとゲートスペーサ１１１の間に配置される。ゲート絶縁膜１１２は第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれの第１水平方向ＤＲ１の側壁上に配置される。ゲート絶縁膜１１２は第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれと第１ないし第４アクティブパターンＦ１，Ｆ２，Ｆ３，Ｆ４それぞれの間に配置される。ゲート絶縁膜１１２は第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれとフィールド絶縁膜１０５の間に配置される。
【0030】
ゲート絶縁膜１１２は第１ゲート電極Ｇ１と第１複数のナノシートＮＷ１の間に配置される。ゲート絶縁膜１１２は第２ゲート電極Ｇ２と第２複数のナノシートＮＷ２の間に配置される。ゲート絶縁膜１１２は第３ゲート電極Ｇ３と第３複数のナノシートＮＷ３の間に配置される。ゲート絶縁膜１１２は第４ゲート電極Ｇ４と第４複数のナノシートＮＷ４の間に配置される。ゲート絶縁膜１１２は第５ゲート電極Ｇ５と第５複数のナノシートＮＷ５の間に配置される。ゲート絶縁膜１１２は第６ゲート電極Ｇ６と第６複数のナノシートＮＷ６の間に配置される。
【0031】
ゲート絶縁膜１１２はシリコン酸化物、シリコン酸窒化物、シリコン窒化物、またはシリコン酸化物より誘電定数が大きい高誘電率物質のうち少なくとも一つを含み得る。高誘電率物質は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、または鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）のうち一つ以上を含み得る。
【0032】
他のいくつかの実施形態による半導体装置は、ネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を用いたＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴを含み得る。例えば、ゲート絶縁膜１１２は強誘電体の特性を有する強誘電体物質膜と、常誘電体の特性を有する常誘電体物質膜を含み得る。
【0033】
強誘電体物質膜は負のキャパシタンスを有し得、常誘電体物質膜は正のキャパシタンスを有し得る。例えば、２個以上のキャパシタが直列連結され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスはそれぞれの個別のキャパシタのキャパシタンスより減少する。反面、直列連結された２個以上のキャパシタのキャパシタンスのうち少なくとも一つが負の値を有する場合、全体キャパシタンスは正の値を有し、それぞれの個別のキャパシタンスの絶対値より大きくてもよい。
【0034】
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に連結される場合、直列に連結された強誘電体物質膜および常誘電体物質膜の全体的なキャパシタンス値は増加し得る。全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスィング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有することができる。
【0035】
強誘電体物質膜は強誘電体の特性を有することができる。強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）および鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）のうち少なくとも一つを含み得る。ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質であり得る。他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であり得る。
【0036】
強誘電体物質膜はドープされたドーパントをさらに含み得る。例えば、ドーパントはアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）およびスズ（Ｓｎ）のうち少なくとも一つを含み得る。強誘電体物質膜がどのような強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わる。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）およびイットリウム（Ｙ）のうち少なくとも一つを含み得る。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）およびイットリウム（Ｙ）のうち少なくとも一つを含み得る。
【0037】
ドーパントがアルミニウム（Ａｌ）の場合、強誘電体物質膜は３～８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含み得る。ここで、ドーパントの比率はハフニウムおよびアルミニウムの合計に対するアルミニウムの比率であり得る。
【0038】
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は２～１０ａｔ％のシリコンを含み得る。ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は２～１０ａｔ％のイットリウムを含み得る。ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は１～７ａｔ％のガドリニウムを含み得る。ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は５０～８０ａｔ％のジルコニウムを含み得る。
【0039】
常誘電体物質膜は常誘電体の特性を有することができる。常誘電体物質膜は、例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）および高誘電率を有する金属酸化物のうち少なくとも一つを含み得る。常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）およびアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）のうち少なくとも一つを含み得るが、これに制限されるものではない。
【0040】
強誘電体物質膜および常誘電体物質膜は同じ物質を含み得る。強誘電体物質膜は強誘電体の特性を有するが、常誘電体物質膜は強誘電体の特性は有さなくてもよい。例えば、強誘電体物質膜および常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0041】
強誘電体物質膜は強誘電体の特性を有する厚さを有する。強誘電体物質膜の厚さは、例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。それぞれの強誘電体物質ごとに強誘電体の特性を示す臨界厚さが変わるので、強誘電体物質膜の厚さは強誘電体物質によって変わる。
【0042】
一例として、ゲート絶縁膜１１２は一つの強誘電体物質膜を含むことができる。他の例として、ゲート絶縁膜１１２は互いに離隔した複数の強誘電体物質膜を含むことができる。ゲート絶縁膜１１２は複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することができる。
【0043】
キャッピングパターン１１３は第１ないし第６ゲート電極Ｇ１～Ｇ６、ゲート絶縁膜１１２およびゲートスペーサ１１１それぞれ上で第２水平方向ＤＲ２に延び得る。例えばキャッピングパターン１１３はゲートスペーサ１１１の上面と接し得る。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、キャッピングパターン１１３はゲートスペーサ１１１の間に配置されることができる。キャッピングパターン１１３は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）およびこれらの組み合わせのうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0044】
第１アクティブカットＦＣ１は第２水平方向ＤＲ２に延び得る。第１アクティブカットＦＣ１は第１ゲート電極Ｇ１と第１水平方向ＤＲ１に離隔し得る。第５ゲート電極Ｇ５は第１アクティブカットＦＣ１と第２水平方向ＤＲ２に離隔し得る。第１アクティブカットＦＣ１はキャッピングパターン１１３、第２ゲート電極Ｇ２および第２複数のナノシートＮＷ２を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第１アクティブカットＦＣ１は第１アクティブパターンＦ１と第２アクティブパターンＦ２を分離し得る。
【0045】
例えば、第１アクティブカットＦＣ１はゲートスペーサ１１１の内側壁と接し得る。例えば、第１アクティブカットＦＣ１は第２複数のナノシートＮＷ２の間で第２ゲート電極Ｇ２と接し得る。例えば、第１アクティブカットＦＣ１の上面はキャッピングパターン１１３の上面と同一平面上に形成される。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１アクティブカットＦＣ１の上面はキャッピングパターン１１３の上面より高く形成されることができる。
第２アクティブカットＦＣ２は第２水平方向ＤＲ２に延び得る。第２アクティブカットＦＣ２は第１アクティブカットＦＣ１と第１水平方向ＤＲ１に離隔し得る。第６ゲート電極Ｇ６は第２アクティブカットＦＣ２と第２水平方向ＤＲ２に離隔し得る。第２アクティブカットＦＣ２はキャッピングパターン１１３、第３ゲート電極Ｇ３および第３複数のナノシートＮＷ３を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第２アクティブカットＦＣ２は第２アクティブパターンＦ２と第３アクティブパターンＦ３を分離し得る。
第２アクティブカットＦＣ２は第２水平方向ＤＲ２に延び得る。第２アクティブカットＦＣ２は第１アクティブカットＦＣ１と第１水平方向ＤＲ１に離隔し得る。第６ゲート電極Ｇ６は第２アクティブカットＦＣ２と第２水平方向ＤＲ２に離隔し得る。第２アクティブカットＦＣ２はキャッピングパターン１１３、第３ゲート電極Ｇ３および第３複数のナノシートＮＷ３を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第２アクティブカットＦＣ２は第２アクティブパターンＦ２と第３アクティブパターンＦ３を分離し得る。
【0046】
例えば、第２アクティブカットＦＣ２はゲートスペーサ１１１の内側壁と接し得る。例えば、第２アクティブカットＦＣ２は第３複数のナノシートＮＷ３の間で第３ゲート電極Ｇ３と接し得る。例えば、第２アクティブカットＦＣ２の上面はキャッピングパターン１１３の上面と同一平面上に形成される。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第２アクティブカットＦＣ２の上面はキャッピングパターン１１３の上面より高く形成されることができる。
【0047】
第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）またはこれらの組み合わせのうちの一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0048】
ゲートカットＧＣは第１ないし第３アクティブパターンＦ１，Ｆ２，Ｆ３それぞれと第４アクティブパターンＦ４の間で第１水平方向ＤＲ１に延び得る。ゲートカットＧＣは第１ゲート電極Ｇ１と第４ゲート電極Ｇ４を分離し得る。ゲートカットＧＣは第２ゲート電極Ｇ２と第５ゲート電極Ｇ５を分離し得る。また、ゲートカットＧＣは第１アクティブカットＦＣ１と第５ゲート電極Ｇ５を分離し得る。ゲートカットＧＣは第３ゲート電極Ｇ３と第６ゲート電極Ｇ６を分離し得る。また、ゲートカットＧＣは第２アクティブカットＦＣ２と第６ゲート電極Ｇ６を分離し得る。
【0049】
例えば、ゲートカットＧＣの側壁は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと接し得る。ただし、本発明の技術的思想はこれに制限されるものではない。例えば、第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれとゲートカットＧＣの間にゲート絶縁膜１１２が配置される。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれはゲートカットＧＣと接し得る。
【0050】
ゲートカットＧＣはフィールド絶縁膜１０５の内部まで延び得る。他の例として、ゲートカットＧＣは基板１００の第１面１００ａの下に延びることもできる。ゲートカットＧＣの上面はキャッピングパターン１１３の上面と同一平面上に形成される。ゲートカットＧＣは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）またはこれらの組み合わせのうちの一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0051】
第１ソース／ドレイン領域ＳＤ１は第１ないし第３アクティブパターンＦ１，Ｆ２，Ｆ３それぞれ上で第１ゲート電極Ｇ１、第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれの少なくとも一側に配置される。例えば、第１ソース／ドレイン領域ＳＤ１は第１アクティブパターンＦ１上で第１ゲート電極Ｇ１の両側に配置される。第１ソース／ドレイン領域ＳＤ１は第２アクティブパターンＦ２上で第１アクティブカットＦＣ１と第２アクティブカットＦＣ２の間に配置される。第１ソース／ドレイン領域ＳＤ１は第３アクティブパターンＦ３上で第２アクティブカットＦＣ２の一側に配置される。
【0052】
第２ソース／ドレイン領域ＳＤ２は第４アクティブパターンＦ４上で第４ないし第６ゲート電極Ｇ４，Ｇ５，Ｇ６それぞれの少なくとも一側に配置される。例えば、第２ソース／ドレイン領域ＳＤ２は第４アクティブパターンＦ４上で第４ないし第６ゲート電極Ｇ４，Ｇ５，Ｇ６それぞれの両側に配置される。
【0053】
第１上部層間絶縁膜１２０はフィールド絶縁膜１０５上に配置される。第１上部層間絶縁膜１２０は第１および第２ソース／ドレイン領域ＳＤ１，ＳＤ２それぞれを覆い得る。第１上部層間絶縁膜１２０はゲートスペーサ１１１、キャッピングパターン１１３、ゲートカットＧＣそれぞれの側壁を囲み得る。例えば、第１上部層間絶縁膜１２０の上面はキャッピングパターン１１３の上面、第１アクティブカットＦＣ１の上面および第２アクティブカットＦＣ２の上面それぞれと同一平面上に形成される。
【0054】
第１上部層間絶縁膜１２０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｃｙＣｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏｘｙＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａまたはこれらの組み合わせを含み得るが、本発明の技術的思想はこれに制限されるものではない。
【0055】
第１ソース／ドレインコンタクトＣＡ１は第１ゲート電極Ｇ１と第１アクティブカットＦＣ１の間で第２水平方向ＤＲ２に延び得る。第１ソース／ドレインコンタクトＣＡ１は第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第１ソース／ドレイン領域ＳＤ１に連結され得る。第２ソース／ドレインコンタクトＣＡ２は第１アクティブカットＦＣ１と第２アクティブカットＦＣ２の間で第２水平方向ＤＲ２に延び得る。第２ソース／ドレインコンタクトＣＡ２は第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第１ソース／ドレイン領域ＳＤ１に連結され得る。
【0056】
第３ソース／ドレインコンタクトＣＡ３は第４ゲート電極Ｇ４と第５ゲート電極Ｇ５の間で第２水平方向ＤＲ２に延び得る。第３ソース／ドレインコンタクトＣＡ３は第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に連結され得る。第４ソース／ドレインコンタクトＣＡ４は第５ゲート電極Ｇ５と第６ゲート電極Ｇ６の間で第２水平方向ＤＲ２に延び得る。第４ソース／ドレインコンタクトＣＡ４は第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に連結され得る。
【0057】
例えば、第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれの上面は第１上部層間絶縁膜１２０の上面と同一平面上に形成される。図２、図３および図６には第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれが単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれは多重膜で形成されることができる。第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれは導電性物質を含むことができる。
【0058】
シリサイド層ＳＬは第１および第２ソース／ドレインコンタクトＣＡ１，ＣＡ２それぞれと第１ソース／ドレイン領域ＳＤ１の間に配置される。シリサイド層ＳＬは第３および第４ソース／ドレインコンタクトＣＡ３，ＣＡ４それぞれと第２ソース／ドレイン領域ＳＤ２の間に配置される。シリサイド層ＳＬは、例えば、金属シリサイド物質を含み得る。
【0059】
第１ゲートコンタクトＣＢ１はキャッピングパターン１１３を垂直方向ＤＲ３に貫通して第１ゲート電極Ｇ１に連結され得る。第２ゲートコンタクトＣＢ２はキャッピングパターン１１３を垂直方向ＤＲ３に貫通して第４ゲート電極Ｇ４に連結され得る。第３ゲートコンタクトＣＢ３はキャッピングパターン１１３を垂直方向ＤＲ３に貫通して第５ゲート電極Ｇ５に連結され得る。
【0060】
例えば、第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３それぞれの上面は第１上部層間絶縁膜１２０の上面と同一平面上に形成される。図４および図５には第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３それぞれが単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３それぞれは多重膜で形成されることができる。第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３それぞれは導電性物質を含むことができる。
【0061】
例えば、ソース／ドレインコンタクト分離層ＣＡＳは第２ソース／ドレインコンタクトＣＡ２と第４ソース／ドレインコンタクトＣＡ４を分離し得る。図示していないが、ソース／ドレインコンタクト分離層ＣＡＳは第１ソース／ドレインコンタクトＣＡ１と第３ソース／ドレインコンタクトＣＡ３を分離し得る。例えば、ソース／ドレインコンタクト分離層ＣＡＳはゲートカットＧＣと接し得る。
【0062】
例えば、ソース／ドレインコンタクト分離層ＣＡＳの上面は第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれの上面と同一平面上に形成される。ソース／ドレインコンタクト分離層ＣＡＳは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）またはこれらの組み合わせのうちの一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0063】
第１貫通ビア１６０は第１アクティブカットＦＣ１と第２アクティブカットＦＣ２の間に配置される。第１貫通ビア１６０は第２ソース／ドレインコンタクトＣＡ２、第１ソース／ドレイン領域ＳＤ１および第２アクティブパターンＦ２それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第１貫通ビア１６０の上部は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと接し得る。例えば、第１貫通ビア１６０は第２複数のナノシートＮＷ２および第３複数のナノシートＮＷ３それぞれと接し得る。
【0064】
例えば、第１貫通ビア１６０の上部は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと垂直方向ＤＲ３にオーバーラップし得る。第１貫通ビア１６０の上面は第１アクティブカットＦＣ１の上面および第２アクティブカットＦＣ２の上面それぞれと同一平面上に形成される。第１貫通ビア１６０の上面は第１上部層間絶縁膜１２０の上面と同一平面上に形成される。第１貫通ビア１６０の上面は第１ないし第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４それぞれの上面と同一平面上に形成される。
【0065】
第１貫通ビア１６０は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、タングステン炭窒化物（ＷＣＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）およびこれらの組み合わせのうちの一つを含み得る。また、第１貫通ビア１６０は、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）およびロジウム（Ｒｈ）のうち少なくとも一つを含み得る。
【0066】
下部ビアトレンチ１３０Ｔは基板１００の内部に配置される。下部ビアトレンチ１３０Ｔは基板１００の第２面１００ｂから基板１００の内部に向かってリセスされ得る。すなわち、下部ビアトレンチ１３０Ｔの上面は基板１００の内部に形成されることができる。
【0067】
下部ビア１３０は下部ビアトレンチ１３０Ｔの内部に配置される。例えば、下部ビア１３０の下面は基板１００の第２面１００ｂと同一平面上に形成される。下部ビア１３０は第１貫通ビア１６０と連結され得る。すなわち、下部ビア１３０は第１貫通ビア１６０と接することができる。例えば、下部ビア１３０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと垂直方向ＤＲ３にオーバーラップし得る。例えば、下部ビア１３０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと垂直方向ＤＲ３に離隔し得る。
【0068】
下部ビア１３０は下部ビア絶縁膜１３１および下部ビアフィリング膜１３２を含み得る。下部ビア絶縁膜１３１は下部ビアトレンチ１３０Ｔの側壁および上面に沿って配置される。ただし、下部ビア絶縁膜１３１は下部ビア１３０が第１貫通ビア１６０と接する部分には配置されない。下部ビア絶縁膜１３１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭化物（ＳｉＯＣ）およびシリコン酸炭窒化物（ＳｉＯＣＮ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0069】
下部ビアフィリング膜１３２は下部ビア絶縁膜１３１上で下部ビアトレンチ１３０Ｔの内部を埋め得る。下部ビアフィリング膜１３２は第１貫通ビア１６０と接し得る。下部ビアフィリング膜１３２は、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）およびロジウム（Ｒｈ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0070】
下部層間絶縁膜１４０は基板１００の第２面１００ｂ上に配置される。下部層間絶縁膜１４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。
【0071】
下部配線層１５０は基板１００の第２面１００ｂ上に配置される。下部配線層１５０は下部層間絶縁膜１４０の内部に配置される。下部配線層１５０は第２水平方向ＤＲ２に延び得る。下部配線層１５０は下部ビア１３０と連結され得る。下部配線層１５０は下部ビア１３０と接し得る。
【0072】
例えば、下部配線層１５０の第１水平方向ＤＲ１の幅は下部ビア１３０の第１水平方向ＤＲ１の幅より大きくてもよい。ただし、本発明の技術的思想はこれに制限されるものではない。図２、図３、図５および図６には下部配線層１５０が単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、下部配線層１５０は多重膜で形成されることができる。下部配線層１５０は導電性物質を含み得る。例えば、下部配線層１５０は電源が供給されるパワーレールまたは接地される接地レールのうちいずれか一つであり得る。
【0073】
エッチング停止膜１７０は第１上部層間絶縁膜１２０、キャッピングパターン１１３、第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３、第１ないし第４ソース／ドレインコンタクトＣＡ１～ＣＡ４、ゲートカットＧＣ、第１および第２アクティブカットＦＣ１，ＦＣ２および第１貫通ビア１６０それぞれの上面上に配置される。図２ないし図６にはエッチング停止膜１７０が単一膜で形成される場合が示されているが、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、エッチング停止膜１７０は多重膜で形成されることができる。エッチング停止膜１７０は、例えば、アルミニウム酸化物、アルミニウム窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。第２上部層間絶縁膜１７５はエッチング停止膜１７０上に配置される。第２上部層間絶縁膜１７５は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。
【0074】
第１上部ビアＶ１は第２上部層間絶縁膜１７５およびエッチング停止膜１７０を垂直方向ＤＲ３に貫通して第１ないし第４ソース／ドレインコンタクトＣＡ１～ＣＡ４のうちいずれか一つに連結され得る。第２上部ビアＶ２は第２上部層間絶縁膜１７５およびエッチング停止膜１７０を垂直方向ＤＲ３に貫通して第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３のうちいずれか一つに連結され得る。
【0075】
図２ないし図６には第１上部ビアＶ１および第２上部ビアＶ２それぞれが単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、第１上部ビアＶ１および第２上部ビアＶ２それぞれは多重膜で形成されることができる。第１上部ビアＶ１および第２上部ビアＶ２それぞれは導電性物質を含むことができる。
【0076】
第３上部層間絶縁膜１８０は第２上部層間絶縁膜１７５上に配置される。第３上部層間絶縁膜１８０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。上部配線層１９０は第３上部層間絶縁膜１８０の内部に配置される。上部配線層１９０は第１上部ビアＶ１および第２上部ビアＶ２のうちいずれか一つに連結され得る。図２ないし図６には上部配線層１９０が単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、上部配線層１９０は多重膜で形成されることができる。上部配線層１９０は導電性物質を含むことができる。
【0077】
本発明のいくつかの実施形態による半導体装置は、パワーレールまたは接地レールである下部配線層１５０が基板１００の下部に配置され、下部配線層１５０に連結された第１貫通ビア１６０が２個のアクティブカットＦＣ１，ＦＣ２の間に配置されることによって、半導体装置の集積度を向上させることができる。
【0078】
【0079】
【0080】
図７および図８を参照すると、基板１００の第１面１００ａ上に積層構造体１０が形成される。積層構造体１０は基板１００の第１面１００ａ上に交互に積層された第１半導体層１１および第２半導体層１２を含み得る。例えば、積層構造体１０の最下部には第１半導体層１１が形成され、積層構造体１０の最上部には第２半導体層１２が形成される。ただし、本発明の技術的思想はこれに制限されるものではない。他のいくつかの実施形態で、第１半導体層１１は積層構造体１０の最上部にも形成されることができる。第１半導体層１１は、例えば、シリコンゲルマニウム（ＳｉＧｅ）を含み得る。第２半導体層１２は、例えば、シリコン（Ｓｉ）を含み得る。
【0081】
次に、積層構造体１０の一部がエッチングされる。積層構造体１０がエッチングされる間基板１００の一部もエッチングされる。このようなエッチング工程により、基板１００の第１面１００ａ上で積層構造体１０の下部にアクティブパターンＦおよび第４アクティブパターンＦ４それぞれが定義される。アクティブパターンＦおよび第４アクティブパターンＦ４それぞれは第１水平方向ＤＲ１に延び得る。
【0082】
次に、基板１００の第１面１００ａ上にフィールド絶縁膜１０５が形成される。フィールド絶縁膜１０５はアクティブパターンＦおよび第４アクティブパターンＦ４それぞれの側壁を囲み得る。例えば、アクティブパターンＦおよび第４アクティブパターンＦ４それぞれの上面はフィールド絶縁膜１０５の上面より高く形成される。
【0083】
次に、フィールド絶縁膜１０５の上面、露出したアクティブパターンＦおよび第４アクティブパターンＦ４それぞれの側壁、積層構造体１０の側壁および上面を覆うようにパッド酸化膜２０が形成される。例えば、パッド酸化膜２０はコンフォーマルに形成される。パッド酸化膜２０は、例えば、シリコン酸化物（ＳｉＯ２）を含み得る。
【0084】
図９および図１０を参照すると、積層構造体１０およびフィールド絶縁膜１０５上でパッド酸化膜２０上に第２水平方向ＤＲ２に延びる第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３および第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３が形成される。具体的には、第２ダミーゲートＤＧ２は第１ダミーゲートＤＧ１と第１水平方向ＤＲ１に離隔し得る。第３ダミーゲートＤＧ３は第２ダミーゲートＤＧ２と第１水平方向ＤＲ１に離隔し得る。第１ダミーキャッピングパターンＤＣ１は第１ダミーゲートＤＧ１上に配置される。第２ダミーキャッピングパターンＤＣ２は第２ダミーゲートＤＧ２上に配置される。第３ダミーキャッピングパターンＤＣ３は第３ダミーゲートＤＧ３上に配置される。
【0085】
第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３および第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３が形成される間、基板１００上で第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３それぞれと垂直方向ＤＲ３にオーバーラップする部分を除いた残りのパッド酸化膜２０が除去され得る。
【0086】
次に、第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３それぞれの側壁、第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３それぞれの側壁および上面、露出した積層構造体１０の側壁および上面、フィールド絶縁膜１０５の上面を覆うようにスペーサ物質層ＳＭが形成される。例えば、スペーサ物質層ＳＭはコンフォーマルに形成される。スペーサ物質層ＳＭは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素炭窒化物（ＳｉＢＣＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸窒化物（ＳｉＯＮ）およびこれらの組み合わせのうち少なくとも一つを含み得る。
【0087】
図１１を参照すると、第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３および第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３をマスクとして用いて積層構造体（図９および図１０の１０）がエッチングされてソース／ドレイントレンチＳＴが形成される。例えば、ソース／ドレイントレンチＳＴはアクティブパターンＦおよび第４アクティブパターンＦ４それぞれの内部に延び得る。
【0088】
ソース／ドレイントレンチＳＴが形成される間、第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３それぞれの上面上に形成されたスペーサ物質層（図９および図１０のＳＭ）および第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３それぞれの一部が除去され得る。第１ないし第３ダミーキャッピングパターンＤＣ１，ＤＣ２，ＤＣ３および第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３それぞれの側壁上に残っているスペーサ物質層（図９および図１０のＳＭ）はゲートスペーサ１１１と定義される。
【0089】
例えば、ソース／ドレイントレンチＳＴが形成された後に、アクティブパターンＦ上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図９および図１０の１２）は第１複数のナノシートＮＷ１と定義される。ソース／ドレイントレンチＳＴが形成された後に、アクティブパターンＦ上で第２ダミーゲートＤＧ２の下部に残っている第２半導体層（図９および図１０の１２）は第２複数のナノシートＮＷ２と定義される。ソース／ドレイントレンチＳＴが形成された後に、アクティブパターンＦ上で第３ダミーゲートＤＧ３の下部に残っている第２半導体層（図９および図１０の１２）は第３複数のナノシートＮＷ３と定義される。
【0090】
図示していないが、ソース／ドレイントレンチＳＴが形成された後に、第４アクティブパターンＦ４上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図９および図１０の１２）は第４複数のナノシートＮＷ４と定義される。ソース／ドレイントレンチＳＴが形成された後に、第４アクティブパターンＦ４上で第２ダミーゲートＤＧ２の下部に残っている第２半導体層（図９および図１０の１２）は第５複数のナノシートＮＷ５と定義される。ソース／ドレイントレンチＳＴが形成された後に、第４アクティブパターンＦ４上で第３ダミーゲートＤＧ３の下部に残っている第２半導体層（図９および図１０の１２）は第６複数のナノシートＮＷ６と定義される。
【0091】
図１２ないし図１４を参照すると、アクティブパターンＦ上に形成されたソース／ドレイントレンチＳＴの内部に第１ソース／ドレイン領域ＳＤ１が形成される。また、第４アクティブパターンＦ４上に形成されたソース／ドレイントレンチＳＴの内部に第２ソース／ドレイン領域ＳＤ２が形成される。例えば、第１ソース／ドレイン領域ＳＤ１の上面は第１複数のナノシートＮＷ１のうち最上部ナノシートの上面より高く形成される。ただし、本発明の技術的思想はこれに制限されるものではない。
【0092】
次に、第１および第２ソース／ドレイン領域ＳＤ１，ＳＤ２それぞれの側壁および上面、ゲートスペーサ１１１、第１ないし第３ダミーキャッピングパターン（図１１のＤＣ１，ＤＣ２，ＤＣ３）それぞれを覆うように第１上部層間絶縁膜１２０が形成される。次に、平坦化工程により第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３それぞれの上面が露出する。
【0093】
図１５および図１６を参照すると、アクティブパターンＦと第４アクティブパターンＦ４の間で第１水平方向ＤＲ１に延びるゲートカットＧＣが形成される。ゲートカットＧＣはフィールド絶縁膜１０５の内部に延び得る。ゲートカットＧＣは第１ないし第３ダミーゲートＤＧ１，ＤＧ２，ＤＧ３それぞれを第２水平方向ＤＲ２に分離される。
【0094】
図１７および図１８を参照すると、第１ないし第３ダミーゲート（図１２のＤＧ１，ＤＧ２，ＤＧ３）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去される。第１ダミーゲート（図１２のＤＧ１）が除去された部分は第１ゲートトレンチＧＴ１と定義される。第２ダミーゲート（図１２のＤＧ２）が除去された部分は第２ゲートトレンチＧＴ２と定義される。第３ダミーゲート（図１２のＤＧ３）が除去された部分は第３ゲートトレンチＧＴ３と定義される。
【0095】
図１９および図２０を参照すると、第１ないし第３ダミーゲート（図１２のＤＧ１，ＤＧ２，ＤＧ３）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分にゲート絶縁膜１１２が形成される。例えば、ゲート絶縁膜１１２はゲートカットＧＣの側壁にも形成される。例えば、ゲート絶縁膜１１２はコンフォーマルに形成される。
【0096】
次に、アクティブパターンＦ上で第１ダミーゲート（図１２のＤＧ１）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第１ゲート電極Ｇ１が形成される。アクティブパターンＦ上で第２ダミーゲート（図１２のＤＧ２）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第２ゲート電極Ｇ２が形成される。アクティブパターンＦ上で第３ダミーゲート（図１２のＤＧ３）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第３ゲート電極Ｇ３が形成される。
【0097】
また、第４アクティブパターンＦ４上で第１ダミーゲート（図１２のＤＧ１）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第４ゲート電極Ｇ４が形成される。第４アクティブパターンＦ４上で第２ダミーゲート（図１２のＤＧ２）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第５ゲート電極Ｇ５が形成される。第４アクティブパターンＦ４上で第３ダミーゲート（図１２のＤＧ３）、パッド酸化膜（図１２の２０）および第１半導体層（図１２の１１）それぞれが除去された部分に第６ゲート電極Ｇ６が形成される。
【0098】
次に、ゲートスペーサ１１１、ゲート絶縁膜１１２、第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれの上部の一部がエッチングされる。次に、ゲートスペーサ１１１、ゲート絶縁膜１１２、第１ないし第６ゲート電極Ｇ１～Ｇ６それぞれの上部の一部がエッチングされた部分にキャッピングパターン１１３が形成される。例えば、キャッピングパターン１１３の上面は第１上部層間絶縁膜１２０の上面と同一平面上に形成されることができるが、本発明の技術的思想はこれに制限されるものではない。
【0099】
図２１および図２２を参照すると、キャッピングパターン１１３、第２ゲート電極Ｇ２、第２複数のナノシートＮＷ２およびアクティブパターン（図１９のＦ）それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延びる第１アクティブカットＦＣ１が形成される。キャッピングパターン１１３、第３ゲート電極Ｇ３、第３複数のナノシートＮＷ３およびアクティブパターン（図１９のＦ）それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延びる第２アクティブカットＦＣ２が形成される。第１アクティブカットＦＣ１および第２アクティブカットＦＣ２によりアクティブパターン（図１９のＦ）は第１ないし第３アクティブパターンＦ１，Ｆ２，Ｆ３に分離される。例えば、第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれはゲートカットＧＣの側壁と接し得る。
【0100】
図２３ないし図２５を参照すると、例えば、第１上部層間絶縁膜１２０およびゲートカットＧＣそれぞれを垂直方向ＤＲ３に貫通して第１アクティブパターンＦ１上に形成された第１ソース／ドレイン領域ＳＤ１および第４アクティブパターンＦ４上に形成された第２ソース／ドレイン領域ＳＤ２それぞれに連結されるソース／ドレインコンタクト（ＣＡ１，図３のＣＡ３）が形成される。ソース／ドレインコンタクト（ＣＡ１，図３のＣＡ３）は第２水平方向ＤＲ２に延び得る。また、第１上部層間絶縁膜１２０およびゲートカットＧＣそれぞれを垂直方向ＤＲ３に貫通して第２アクティブパターンＦ２上に形成された第１ソース／ドレイン領域ＳＤ１および第４アクティブパターンＦ４上に形成された第２ソース／ドレイン領域ＳＤ２それぞれに連結されるソース／ドレインコンタクトＣＡ２，ＣＡ４が形成される。ソース／ドレインコンタクトＣＡ２，ＣＡ４は第２水平方向ＤＲ２に延び得る。
【0101】
また、第１ないし第４ソース／ドレインコンタクト（ＣＡ１，ＣＡ２，図３のＣＡ３，ＣＡ４）それぞれと第１および第２ソース／ドレイン領域ＳＤ１，ＳＤ２それぞれの間にシリサイド層ＳＬが形成される。また、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第５ゲート電極Ｇ５に連結される第３ゲートコンタクトＣＢ３が形成される。
【0102】
次に、ソース／ドレインコンタクト（ＣＡ１，図３のＣＡ３）およびソース／ドレインコンタクトＣＡ２，ＣＡ４それぞれを第２水平方向ＤＲ２に分離するソース／ドレインコンタクト分離層ＣＡＳが形成される。ソース／ドレインコンタクト分離層ＣＡＳはソース／ドレインコンタクト（ＣＡ１，図３のＣＡ３）を第１ソース／ドレインコンタクトＣＡ１および第３ソース／ドレインコンタクト（図３のＣＡ３）に分離し得る。また、ソース／ドレインコンタクト分離層ＣＡＳはソース／ドレインコンタクトＣＡ２，ＣＡ４を第２ソース／ドレインコンタクトＣＡ２および第４ソース／ドレインコンタクトＣＡ４に分離し得る。
【0103】
図２６および図２７を参照すると、第１アクティブカットＦＣ１と第２アクティブカットＦＣ２の間で、第２ソース／ドレインコンタクトＣＡ２、第１ソース／ドレイン領域ＳＤ１および第２アクティブパターンＦ２を垂直方向ＤＲ３に貫通して基板１００の内部に延びる第１貫通ビア１６０が形成される。第１貫通ビア１６０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれの側壁と接し得る。
【0104】
図２８ないし図３０を参照すると、第１上部層間絶縁膜１２０、キャッピングパターン１１３、第１ないし第３ゲートコンタクトＣＢ１，ＣＢ２，ＣＢ３、第１ないし第４ソース／ドレインコンタクトＣＡ１～ＣＡ４、ゲートカットＧＣ、第１および第２アクティブカットＦＣ１，ＦＣ２および第１貫通ビア１６０それぞれの上面上にエッチング停止膜１７０および第２上部層間絶縁膜１７５が順次形成される。
【0105】
次に、第２上部層間絶縁膜１７５およびエッチング停止膜１７０それぞれを垂直方向ＤＲ３に貫通して第１，第２および第４ソース／ドレインコンタクトＣＡ１，ＣＡ２，ＣＡ４のいずれか一つに連結される第１上部ビアＶ１が形成される。また、第２上部層間絶縁膜１７５およびエッチング停止膜１７０それぞれを垂直方向ＤＲ３に貫通して第５ゲート電極Ｇ５に連結される第３ゲートコンタクトＣＢ３に連結される第２上部ビアＶ２が形成される。次に、第２上部層間絶縁膜１７５上に第３上部層間絶縁膜１８０および上部配線層１９０が形成される。
【0106】
図３１ないし図３３を参照すると、図２８ないし図３０に示す製造工程が行われた後に、上下が反転する。上下が反転された状態で、基板１００の第２面１００ｂに下部ビアトレンチ１３０Ｔが形成される。下部ビアトレンチ１３０Ｔは基板１００の第２面１００ｂから基板１００の内部に延び得る。下部ビアトレンチ１３０Ｔが形成される間、第１貫通ビア１６０の一部がエッチングされ得る。すなわち、下部ビアトレンチ１３０Ｔにより第１貫通ビア１６０が露出することができる。
【0107】
次に、下部ビアトレンチ１３０Ｔの側壁および底面に沿って下部ビア絶縁膜１３１が形成される。この場合、下部ビア絶縁膜１３１は第１貫通ビア１６０の表面には形成されない。次に、下部ビアトレンチ１３０Ｔの内部で下部ビア絶縁膜１３１上に下部ビアフィリング膜１３２が埋められ得る。
【0108】
図２ないし図６を参照すると、基板１００の第２面１００ｂ上に下部層間絶縁膜１４０および下部配線層１５０が形成される。下部層間絶縁膜１４０および下部配線層１５０が形成された後に、上下を反転させれば図２ないし図６に示す半導体装置が製造されることができる。
【0109】
【0110】
【0111】
【0112】
貫通ビア絶縁膜２６１は第１貫通ビア２６０の側壁を形成する。貫通ビア絶縁膜２６１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭化物（ＳｉＯＣ）およびシリコン酸炭窒化物（ＳｉＯＣＮ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0113】
貫通ビアフィリング膜２６２は貫通ビア絶縁膜２６１上に配置される。貫通ビアフィリング膜２６２は貫通ビア絶縁膜２６１上で第１貫通ビア２６０の内部を埋め得る。貫通ビアフィリング膜２６２は、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）およびロジウム（Ｒｈ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0114】
第３上部ビアＶ３は第２上部層間絶縁膜１７５およびエッチング停止膜１７０を垂直方向ＤＲ３に貫通して第１貫通ビア２６０に連結され得る。例えば、第３上部ビアＶ３は貫通ビアフィリング膜２６２に連結され得る。図３５には第３上部ビアＶ３が単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、第３上部ビアＶ３は多重膜で形成されることができる。第３上部ビアＶ３は導電性物質を含むことができる。例えば、上部配線層２９０は第２ソース／ドレインコンタクトＣＡ２上に配置された第１上部ビアＶ１および第３上部ビアＶ３それぞれと連結され得る。
【0115】
【0116】
図３６は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0117】
図３６を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、下部ビア３３０が第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと接し得る。
【0118】
例えば、下部ビアトレンチ３３０Ｔにより第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれが露出し得る。下部ビア３３０は下部ビアトレンチ３３０Ｔの内部に配置される。下部ビア３３０は下部ビア絶縁膜３３１および下部ビアフィリング膜３３２を含み得る。下部ビア絶縁膜３３１は下部ビアトレンチ３３０Ｔの側壁および上面に沿って配置される。ただし、下部ビア絶縁膜３３１は下部ビア３３０が第１貫通ビア３６０と接する部分には配置されない。下部ビアフィリング膜３３２は下部ビア絶縁膜３３１上で下部ビアトレンチ３３０Ｔの内部を埋め得る。下部ビアフィリング膜３３２は第１貫通ビア３６０と接し得る。
【0119】
【0120】
図３７は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0121】
図３７を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、下部配線層４５０が基板１００の内部に配置される。
【0122】
例えば、下部配線層４５０は第１貫通ビア１６０と連結され得る。すなわち、下部配線層４５０は第１貫通ビア１６０と接し得る。例えば、下部配線層４５０の下面は基板１００の第２面１００ｂと同一平面上に形成される。例えば、下部配線層４５０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと垂直方向ＤＲ３に離隔し得る。
【0123】
下部配線層４５０は下部配線層絶縁膜４５１および下部配線層フィリング膜４５２を含み得る。下部配線層絶縁膜４５１は下部配線層４５０の側壁および上面を形成する。ただし、下部配線層絶縁膜４５１は下部配線層４５０が第１貫通ビア１６０と接する部分には配置されない。下部配線層絶縁膜４５１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭化物（ＳｉＯＣ）およびシリコン酸炭窒化物（ＳｉＯＣＮ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0124】
下部配線層フィリング膜４５２は下部配線層絶縁膜４５１上で下部配線層４５０の内部を埋め得る。下部配線層フィリング膜４５２は第１貫通ビア１６０と接し得る。下部配線層フィリング膜４５２は、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）およびロジウム（Ｒｈ）のうち少なくとも一つを含み得る。ただし、本発明の技術的思想はこれに制限されるものではない。
【0125】
【0126】
図３８は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0127】
図３８を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、下部配線層５５０が基板１００の内部に配置される。
例えば、下部配線層５５０は第１貫通ビア５６０と連結され得る。すなわち、下部配線層５５０は第１貫通ビア５６０と接し得る。例えば、下部配線層５５０の下面は基板１００の第２面１００ｂと同一平面上に形成される。例えば、下部配線層５５０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと接し得る。
例えば、下部配線層５５０は第１貫通ビア５６０と連結され得る。すなわち、下部配線層５５０は第１貫通ビア５６０と接し得る。例えば、下部配線層５５０の下面は基板１００の第２面１００ｂと同一平面上に形成される。例えば、下部配線層５５０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと接し得る。
【0128】
下部配線層５５０は下部配線層絶縁膜５５１および下部配線層フィリング膜５５２を含み得る。下部配線層絶縁膜５５１は下部配線層５５０の側壁および上面を形成する。ただし、下部配線層絶縁膜５５１は下部配線層５５０が第１貫通ビア５６０と接する部分には配置されない。下部配線層フィリング膜５５２は下部配線層絶縁膜５５１上で下部配線層５５０の内部を埋め得る。下部配線層フィリング膜５５２は第１貫通ビア５６０と接し得る。
【0129】
【0130】
図３９は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0131】
図３９を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、第１貫通ビア６６０が第１アクティブカットＦＣ１および第２アクティブカットＦＣ２それぞれと第１水平方向ＤＲ１に離隔し得る。
【0132】
【0133】
図４０は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0134】
図４０を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、第１貫通ビア７６０の上部が第１アクティブカットＦＣ１と接し得る。ただし、第２アクティブカットＦＣ２は第１貫通ビア７６０と第１水平方向ＤＲ１に離隔し得る。
【0135】
【0136】
【0137】
図４１および図４２を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、フィン型トランジスタ（ＦｉｎＦＥＴ）を含み得る。例えば、本発明のまた他のいくつかの実施形態による半導体装置は、基板１００、第１ないし第４アクティブパターンＦ８１，Ｆ８２，Ｆ８３，Ｆ８４、フィールド絶縁膜１０５、第１および第５ゲート電極Ｇ８１，Ｇ８５、ゲートスペーサ８１１、ゲート絶縁膜８１２、キャッピングパターン１１３、第１ソース／ドレイン領域ＳＤ８１、第１上部層間絶縁膜１２０、第１および第２アクティブカットＦＣ８１，ＦＣ８２、ゲートカットＧＣ、下部ビア１３０、下部層間絶縁膜１４０、下部配線層１５０、第１貫通ビア８６０、第１ソース／ドレインコンタクトＣＡ１、シリサイド層ＳＬ、第３ゲートコンタクトＣＢ３、エッチング停止膜１７０、第２上部層間絶縁膜１７５、第１および第２上部ビアＶ１，Ｖ２、第３上部層間絶縁膜１８０および上部配線層１９０を含み得る。以下では図１ないし図６で説明した構成については説明を省略する。
【0138】
第１ないし第４アクティブパターンＦ８１，Ｆ８２，Ｆ８３，Ｆ８４それぞれは基板１００の第１面１００ａ上で第１水平方向ＤＲ１に延び得る。例えば、第２アクティブパターンＦ８２は第１アクティブパターンＦ８１と第１水平方向ＤＲ１に離隔し得る。第３アクティブパターンＦ８３は第２アクティブパターンＦ８２と第１水平方向ＤＲ１に離隔し得る。第４アクティブパターンＦ８４は第１ないし第３アクティブパターンＦ８１，Ｆ８２，Ｆ８３それぞれと第２水平方向ＤＲ２に離隔し得る。第１ないし第４アクティブパターンＦ８１，Ｆ８２，Ｆ８３，Ｆ８４それぞれは基板１００の第１面１００ａから垂直方向ＤＲ３に突出し得る。
【0139】
第１ゲート電極Ｇ８１は第１アクティブパターンＦ８１およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第１アクティブカットＦＣ８１は第１ゲート電極Ｇ８１と第１水平方向ＤＲ１に延び得る。第２アクティブカットＦＣ８２は第１アクティブカットＦＣ８１と第１水平方向ＤＲ１に延び得る。第１アクティブカットＦＣ８１および第２アクティブカットＦＣ８２それぞれは第２水平方向ＤＲ２に延び得る。第５ゲート電極Ｇ８５は第４アクティブパターンＦ８４およびフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延び得る。第５ゲート電極Ｇ８５は第１アクティブカットＦＣ８１と第２水平方向ＤＲ２に離隔し得る。
【0140】
ゲートスペーサ８１１は第１ゲート電極Ｇ８１および第５ゲート電極Ｇ８５それぞれの第１水平方向ＤＲ１の両側壁に沿って第２水平方向ＤＲ２に延び得る。ゲート絶縁膜８１２は第１ゲート電極Ｇ８１および第５ゲート電極Ｇ８５それぞれとフィールド絶縁膜１０５の間に配置される。ゲート絶縁膜８１２は第１ゲート電極Ｇ８１と第１アクティブパターンＦ８１の間に配置される。ゲート絶縁膜８１２は第５ゲート電極Ｇ８５と第４アクティブパターンＦ８４の間に配置される。ゲート絶縁膜８１２は第１ゲート電極Ｇ８１および第５ゲート電極Ｇ８５それぞれとゲートスペーサ８１１の間に配置される。
【0141】
第１ソース／ドレイン領域ＳＤ８１は第１アクティブパターンＦ８１上で第１ゲート電極Ｇ８１の両側に配置される。第１貫通ビア８６０は第１アクティブカットＦＣ８１と第２アクティブカットＦＣ８２の間に配置される。第１貫通ビア８６０の上部は第１アクティブカットＦＣ８１および第２アクティブカットＦＣ８２それぞれと接し得る。第１貫通ビア８６０は第２アクティブパターンＦ８２を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第１貫通ビア８６０は下部ビア１３０に連結され得る。
【0142】
【0143】
【0144】
図４３および図４４を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、第５アクティブパターンＦ９５、第７複数のナノシートＮＷ９７、第７ゲート電極Ｇ９７、第８ゲート電極Ｇ９８、第３アクティブカットＦＣ９３、第５ソース／ドレインコンタクトＣＡ９５および第６ソース／ドレインコンタクトＣＡ９６を含み得る。
【0145】
第５アクティブパターンＦ９５は基板１００の第１面１００ａ上で第１水平方向ＤＲ１に延び得る。第５アクティブパターンＦ９５は第３アクティブパターンＦ３と第１水平方向ＤＲ１に離隔し得る。第７複数のナノシートＮＷ９７は第５アクティブパターンＦ９５上に配置される。第７複数のナノシートＮＷ９７は第３および第５アクティブパターンＦ３，Ｆ９５それぞれと第７ゲート電極Ｇ９７が交差する部分に配置される。第７複数のナノシートＮＷ９７は垂直方向ＤＲ３に互いに離隔して積層された複数のナノシートを含み得る。第７ゲート電極Ｇ９７は第３アクティブパターンＦ３および第５アクティブパターンＦ９５上で第２水平方向ＤＲ２に延び得る。第８ゲート電極Ｇ９８は第４アクティブパターンＦ９４上で第２水平方向ＤＲ２に延び得る。第８ゲート電極Ｇ９８は第７ゲート電極Ｇ９７と第２水平方向ＤＲ２に離隔し得る。ゲートカットＧＣ９は第７ゲート電極Ｇ９７および第８ゲート電極Ｇ９８を分離し得る。
【0146】
第３アクティブカットＦＣ９３は第２水平方向ＤＲ２に延び得る。第３アクティブカットＦＣ９３は第２アクティブカットＦＣ２と第１水平方向ＤＲ１に離隔し得る。第８ゲート電極Ｇ９８は第３アクティブカットＦＣ９３と第２水平方向ＤＲ２に離隔し得る。第３アクティブカットＦＣ９３はキャッピングパターン１１３、第７ゲート電極Ｇ９７および第７複数のナノシートＮＷ９７を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第３アクティブカットＦＣ９３は第３アクティブパターンＦ３と第５アクティブパターンＦ９５を分離し得る。第５ソース／ドレインコンタクトＣＡ９５は第２アクティブカットＦＣ２と第３アクティブカットＦＣ９３の間で第２水平方向ＤＲ２に延び得る。第６ソース／ドレインコンタクトＣＡ９６は第６ゲート電極Ｇ６と第８ゲート電極Ｇ９８の間で第２水平方向ＤＲ２に延び得る。
【0147】
第２貫通ビア９６０は第２アクティブカットＦＣ２と第３アクティブカットＦＣ９３の間に配置される。第２貫通ビア９６０は第５ソース／ドレインコンタクトＣＡ９５、第１ソース／ドレイン領域ＳＤ１および第３アクティブパターンＦ３それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第２貫通ビア９６０の上部は第２アクティブカットＦＣ２および第３アクティブカットＦＣ９３それぞれと接し得る。例えば、第２貫通ビア９６０は第３複数のナノシートＮＷ３および第７複数のナノシートＮＷ９７それぞれと接し得る。例えば、第２貫通ビア９６０の上部は第２アクティブカットＦＣ２および第３アクティブカットＦＣ９３それぞれと垂直方向ＤＲ３にオーバーラップし得る。第２貫通ビア９６０の上面は第２アクティブカットＦＣ２の上面および第３アクティブカットＦＣ９３の上面それぞれと同一平面上に形成される。第２貫通ビア９６０の上面は第１上部層間絶縁膜１２０の上面と同一平面上に形成される。
【0148】
下部ビアトレンチ９３０Ｔは基板１００の内部に配置される。下部ビアトレンチ９３０Ｔは基板１００の第２面１００ｂから基板１００の内部に向かってリセスされ得る。下部ビア９３０は下部ビアトレンチ９３０Ｔの内部に配置される。下部ビア９３０は第１貫通ビア１６０および第２貫通ビア９６０それぞれに連結され得る。例えば、下部ビア９３０は第２アクティブカットＦＣ２および第３アクティブカットＦＣ９３それぞれと垂直方向ＤＲ３にオーバーラップし得る。例えば、下部ビア９３０は第２アクティブカットＦＣ２および第３アクティブカットＦＣ９３それぞれと垂直方向ＤＲ３に離隔し得る。
【0149】
下部ビア９３０は下部ビア絶縁膜９３１および下部ビアフィリング膜９３２を含み得る。下部ビア絶縁膜９３１は下部ビアトレンチ９３０Ｔの側壁および上面に沿って配置される。ただし、下部ビア絶縁膜９３１は下部ビア９３０が第１貫通ビア１６０および第２貫通ビア９６０それぞれと接する部分には配置されない。下部ビアフィリング膜９３２は下部ビア絶縁膜９３１上で下部ビアトレンチ９３０Ｔの内部を埋め得る。下部ビアフィリング膜９３２は第１貫通ビア１６０および第２貫通ビア９６０それぞれと接し得る。下部配線層９５０は基板１００の第２面１００ｂ上に配置される。下部配線層９５０は下部層間絶縁膜１４０の内部に配置される。下部配線層９５０は第２水平方向ＤＲ２に延び得る。下部配線層９５０は下部ビア９３０と連結され得る。
【0150】
【0151】
【0152】
図４５および図４６を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、第７複数のナノシートＮＷ１０７、第７ゲート電極Ｇ１０７、第８ゲート電極Ｇ１０８、第５ソース／ドレインコンタクトＣＡ１０５および第６ソース／ドレインコンタクトＣＡ１０６を含み得る。
【0153】
第７複数のナノシートＮＷ１０７は第２アクティブパターンＦ１０２および第３アクティブパターンＦ１０３それぞれ上に配置される。第７複数のナノシートＮＷ１０７は第２および第３アクティブパターンＦ１０２，Ｆ１０３と第７ゲート電極Ｇ１０７が交差する部分に配置される。第７複数のナノシートＮＷ１０７は垂直方向ＤＲ３に互いに離隔して積層された複数のナノシートを含み得る。第３ゲート電極Ｇ１０３は第２アクティブパターンＦ１０２上で第２水平方向ＤＲ２に延び得る。第７ゲート電極Ｇ１０７は第２アクティブパターンＦ１０２および第３アクティブパターンＦ１０３上で第２水平方向ＤＲ２に延び得る。第８ゲート電極Ｇ１０８は第４アクティブパターンＦ１０４上で第２水平方向ＤＲ２に延び得る。第８ゲート電極Ｇ１０８は第７ゲート電極Ｇ１０７と第２水平方向ＤＲ２に離隔し得る。ゲートカットＧＣ１０は第７ゲート電極Ｇ１０７および第８ゲート電極Ｇ１０８を分離し得る。
【0154】
第２アクティブカットＦＣ１０２は第２水平方向ＤＲ２に延び得る。第２アクティブカットＦＣ１０２は第３ゲート電極Ｇ１０３と第１水平方向ＤＲ１に離隔し得る。第８ゲート電極Ｇ１０８は第２アクティブカットＦＣ１０２と第２水平方向ＤＲ２に離隔し得る。第２アクティブカットＦＣ１０２はキャッピングパターン１１３、第７ゲート電極Ｇ１０７および第７複数のナノシートＮＷ１０７を垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第５ソース／ドレインコンタクトＣＡ１０５は第３ゲート電極Ｇ１０３と第２アクティブカットＦＣ１０２の間で第２水平方向ＤＲ２に延び得る。第６ソース／ドレインコンタクトＣＡ１０６は第６ゲート電極Ｇ６と第８ゲート電極Ｇ１０８の間で第２水平方向ＤＲ２に延び得る。
【0155】
第１貫通ビア１０６０は第１アクティブカットＦＣ１と第２アクティブカットＦＣ１０２の間に配置される。第１貫通ビア１０６０は第２ソース／ドレインコンタクトＣＡ２、第５ソース／ドレインコンタクトＣＡ１０５、キャッピングパターン１１３、第３ゲート電極Ｇ１０３、第１ソース／ドレイン領域ＳＤ１および第２アクティブパターンＦ１０２それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第１貫通ビア１０６０の上部は第１アクティブカットＦＣ１および第２アクティブカットＦＣ１０２それぞれと接し得る。例えば、第１貫通ビア１０６０は第２複数のナノシートＮＷ２および第７複数のナノシートＮＷ１０７それぞれと接し得る。例えば、第１貫通ビア１０６０の上部は第１アクティブカットＦＣ１および第２アクティブカットＦＣ１０２それぞれと垂直方向ＤＲ３にオーバーラップし得る。
【0156】
下部ビアトレンチ１０３０Ｔは基板１００の内部に配置される。下部ビアトレンチ１０３０Ｔは基板１００の第２面１００ｂから基板１００の内部に向かってリセスされ得る。下部ビア１０３０は下部ビアトレンチ１０３０Ｔの内部に配置される。下部ビア１０３０は第１貫通ビア１０６０に連結され得る。例えば、下部ビア１０３０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ１０２それぞれと垂直方向ＤＲ３にオーバーラップし得る。例えば、下部ビア１０３０は第１アクティブカットＦＣ１および第２アクティブカットＦＣ１０２それぞれと垂直方向ＤＲ３に離隔し得る。
【0157】
下部ビア１０３０は下部ビア絶縁膜１０３１および下部ビアフィリング膜１０３２を含み得る。下部ビア絶縁膜１０３１は下部ビアトレンチ１０３０Ｔの側壁および上面に沿って配置される。ただし、下部ビア絶縁膜１０３１は下部ビア１０３０が第１貫通ビア１０６０と接する部分には配置されない。下部ビアフィリング膜１０３２は下部ビア絶縁膜１０３１上で下部ビアトレンチ１０３０Ｔの内部を埋め得る。下部ビアフィリング膜１０３２は第１貫通ビア１０６０と接し得る。下部配線層１０５０は基板１００の第２面１００ｂ上に配置される。下部配線層１０５０は下部層間絶縁膜１４０の内部に配置される。下部配線層１０５０は第２水平方向ＤＲ２に延び得る。下部配線層１０５０は下部ビア１０３０と連結され得る。
【0158】
【0159】
【0160】
【0161】
第１アクティブカットＦＣ１と第２アクティブカットＦＣ２の間にソース／ドレインコンタクトが配置されない。第１貫通ビア１１６０は第１上部層間絶縁膜１２０、第１ソース／ドレイン領域ＳＤ１および第２アクティブパターンＦ２それぞれを垂直方向ＤＲ３に貫通して基板１００の内部に延び得る。第１貫通ビア１１６０の側壁は第１ソース／ドレイン領域ＳＤ１上で第１上部層間絶縁膜１２０と接し得る。
【0162】
ゲートカットＣＧの上面上にソース／ドレインコンタクト分離層（図６のＣＡＳ）が配置されない。例えば、第４ソース／ドレインコンタクトＣＡ４はゲートカットＣＧと第２水平方向ＤＲ２に離隔し得る。例えば、第４ソース／ドレインコンタクトＣＡ４とゲートカットＣＧの間に第１上部層間絶縁膜１２０が配置される。
【0163】
第３上部ビアＶ１１３は第２上部層間絶縁膜１７５およびエッチング停止膜１７０を垂直方向ＤＲ３に貫通して第１貫通ビア１１６０に連結され得る。図４８には第３上部ビアＶ１１３が単一膜で形成される場合が示されているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。すなわち、第３上部ビアＶ１１３は多重膜で形成されることができる。第３上部ビアＶ１１３は導電性物質を含み得る。例えば、上部配線層１１９０は第４ソース／ドレインコンタクトＣＡ４上に配置された第１上部ビアＶ１および第３上部ビアＶ１１３それぞれと連結され得る。
【0164】
【0165】
図４９は本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【0166】
図４９を参照すると、本発明のまた他のいくつかの実施形態による半導体装置は、第１貫通ビア１２６０が貫通ビア絶縁膜１２６１および貫通ビアフィリング膜１２６２を含み得る。
【0167】
貫通ビア絶縁膜１２６１は第１貫通ビア１２６０の側壁を形成する。貫通ビア絶縁膜１２６１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭化物（ＳｉＯＣ）およびシリコン酸炭窒化物（ＳｉＯＣＮ）のうち少なくとも一つを含み得る。貫通ビアフィリング膜１２６２は貫通ビア絶縁膜１２６１上に配置される。貫通ビアフィリング膜１２６２は貫通ビア絶縁膜１２６１上で第１貫通ビア１２６０の内部を埋め得る。貫通ビアフィリング膜１２６２は、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）およびロジウム（Ｒｈ）のうち少なくとも一つを含み得る。第３上部ビアＶ１１３は第２上部層間絶縁膜１７５およびエッチング停止膜１７０を垂直方向ＤＲ３に貫通して第１貫通ビア１２６０に連結され得る。例えば、第３上部ビアＶ１１３は貫通ビアフィリング膜１２６２に連結され得る。
【0168】
以上、添付する図面を参照して本発明の技術的思想による実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造することができ、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0169】
１００ 基板
１０５ フィールド絶縁膜
Ｆ１～Ｆ４ 第１ないし第４アクティブパターン
ＮＷ１～ＮＷ６ 第１ないし第６複数のナノシート
Ｇ１～Ｇ６ 第１ないし第６ゲート電極
１１１ ゲートスペーサ
１１２ ゲート絶縁膜
ＳＤ１，ＳＤ２ 第１および第２ソース／ドレイン領域
ＦＣ１，ＦＣ２ 第１および第２アクティブカット
１２０ 第１上部層間絶縁膜
ＧＣ ゲートカット
１３０ 下部ビア
１４０ 下部層間絶縁膜
１５０ 下部配線層
１６０ 第１貫通ビア
ＣＡ１～ＣＡ４ 第１ないし第４ソース／ドレインコンタクト
ＣＢ１～ＣＢ３ 第１ないし第３ゲートコンタクト
１７０ エッチング停止膜
１７５ 第２上部層間絶縁膜
Ｖ１，Ｖ２ 第１および第２ビア
１８０ 第３上部層間絶縁膜
１９０ 上部配線層
１０５ フィールド絶縁膜
Ｆ１～Ｆ４ 第１ないし第４アクティブパターン
ＮＷ１～ＮＷ６ 第１ないし第６複数のナノシート
Ｇ１～Ｇ６ 第１ないし第６ゲート電極
１１１ ゲートスペーサ
１１２ ゲート絶縁膜
ＳＤ１，ＳＤ２ 第１および第２ソース／ドレイン領域
ＦＣ１，ＦＣ２ 第１および第２アクティブカット
１２０ 第１上部層間絶縁膜
ＧＣ ゲートカット
１３０ 下部ビア
１４０ 下部層間絶縁膜
１５０ 下部配線層
１６０ 第１貫通ビア
ＣＡ１～ＣＡ４ 第１ないし第４ソース／ドレインコンタクト
ＣＢ１～ＣＢ３ 第１ないし第３ゲートコンタクト
１７０ エッチング停止膜
１７５ 第２上部層間絶縁膜
Ｖ１，Ｖ２ 第１および第２ビア
１８０ 第３上部層間絶縁膜
１９０ 上部配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】