特開 2024-70232 トランジスタ回路を特徴付けるためのシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024070232

(43)【公開日】2024-05-22

(54)【発明の名称】トランジスタ回路を特徴付けるためのシステム

(51)【国際特許分類】

   G01R 19/00 20060101AFI20240515BHJP

   H03M 3/02 20060101ALI20240515BHJP

   G01N 27/00 20060101ALI20240515BHJP

【ＦＩ】

G01R19/00 Q

H03M3/02

G01R19/00 L

G01N27/00 J

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023183089

(22)【出願日】2023-10-25

(31)【優先権主張番号】22206710

(32)【優先日】2022-11-10

(33)【優先権主張国・地域又は機関】EP

(31)【優先権主張番号】23168026

(32)【優先日】2023-04-14

(33)【優先権主張国・地域又は機関】EP

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＭＡＴＬＡＢ

(71)【出願人】

【識別番号】510214089

【氏名又は名称】メレキシス・テクノロジーズ・ナムローゼフェンノートシャップ

【氏名又は名称原語表記】ＭＥＬＥＸＩＳ ＴＥＣＨＮＯＬＯＧＩＥＳ ＮＶ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100184343

【弁理士】

【氏名又は名称】川崎 茂雄

(74)【代理人】

【識別番号】100112911

【弁理士】

【氏名又は名称】中野 晴夫

(72)【発明者】

【氏名】ピエット，フランソワ

(72)【発明者】

【氏名】デ ロホト，クリフ

(72)【発明者】

【氏名】ファンジェ，アクセル

(72)【発明者】

【氏名】オット，アンドレアス

(72)【発明者】

【氏名】ラウテ，アンドレアス

(72)【発明者】

【氏名】トーマス・フライターク

【テーマコード（参考）】

2G035

2G060

5J064

【Ｆターム（参考）】

2G035AA08

2G035AB01

2G035AC01

2G035AD03

2G035AD10

2G035AD22

2G035AD32

2G035AD51

2G035AD54

2G035AD59

2G035AD65

2G060AA01

2G060AA05

2G060AA15

2G060AD06

2G060BA07

2G060BB08

2G060DA12

2G060FA02

2G060FA07

2G060GA02

5J064BA03

5J064BC06

5J064BC07

5J064BC08

5J064BC10

5J064BC11

5J064BC16

(57)【要約】      （修正有）

【課題】極小値を見つけることによって、伝達特性に極小値を有するトランジスタ回路を特徴付けるためのシステムを提供する。
【解決手段】システムは１００、トグリング信号を生成するためのバイアス電圧生成器１２０と、トランジスタ回路１１０のドレインソース電流の関数である電気信号を、トグリング信号と同期して２つの事前定義された値の間で交番する波形と乗算するように構成された乗算器１４０と、乗算器からの電気信号を積分するように構成された第１の積分器１３０であって、より多くの積分器が存在する場合、積分器の出力信号の線形組み合わせが更なる積分器に提供される第１の積分器と、トグリング信号と積分信号とを加算するように構成され、その和をトランジスタ回路のゲートに出力するように構成された加算器１５０と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

ゲート、ソース、及びドレインを備えるトランジスタ回路（１１０）を特徴付けるためのシステム（１００）であって、前記トランジスタ回路が、ドレインソース電流対ゲートソース電圧伝達関数が特定の電圧に対して極小値を有するように構成されており、前記システムが、前記特定の電圧を測定するように構成されており、前記システムが、
－前記トランジスタ回路（１１０）と、
－トグリング信号を生成し、所与のバイアス点の周りで事前定義されたバイアス電圧ｖ_Ｇをプラスとマイナスとの間でトグルするように構成されたバイアス電圧生成器（１２０）と、
－１つ以上の積分器（１３０）と、
－前記トランジスタ回路（１１０）の前記ドレインソース電流の関数である電気信号を、前記トグリング信号と同期して交番する２つの事前定義された値プラス及びマイナスＡの間で交番する波形と乗算することによって、電気信号を生成するように構成された乗算器（１４０）であって、
－前記１つ以上の積分器（１３０）のうちの第１の積分器（１３０）が、前記乗算器（１４０）からの前記電気信号を積分するように構成されており、より多くの積分器（１３０）が存在する場合、前記積分器の出力信号の線形組み合わせが、前記更なる積分器（１３０）に提供される、乗算器（１４０）と、
－前記トグリング信号及び積分信号、又はその処理されたバージョンを加算するように構成された加算器（１５０）であって、前記積分信号が、前記１つ以上の積分器（１３０）の出力を線形に組み合わせることによって得られ、その和を前記トランジスタ回路のゲートソース電圧として出力するように構成された、加算器（１５０）と、を備える、システム（１００）。

【請求項2】

前記トランジスタ回路（１１０）が、
－第１のトランジスタ（１１１）及び第２のトランジスタ（１１２）と、
－前記トランジスタ回路（１１０）の前記ゲートにおける又は前記トランジスタ回路（１１０）の前記ソースにおける電圧を、第１の傾きを有する伝達関数に従って、前記第１のトランジスタ（１１１）の前記ゲートと前記ソースとの間のゲートソース電圧に変換するように構成された第１の電圧変換器（１１３）と、
－前記トランジスタ回路（１１０）の前記ゲートにおける又は前記トランジスタ回路（１１０）の前記ソースにおける電圧を、第２の傾きを有する伝達関数に従って、前記第２のトランジスタ（１１２）の前記ゲートと前記ソースとの間のゲートソース電圧に変換するように構成された第２の電圧変換器（１１４）と、を備え、
－前記第１の傾き及び前記第２の傾きが、反対の符号を有する、請求項１に記載のシステム（１００）。

【請求項3】

前記第１のトランジスタ（１１１）又は前記第２のトランジスタ（１１２）が、化学成分に曝露可能であり、化学成分に対して感受性がある、又は前記第１のトランジスタ（１１１）及び前記第２のトランジスタ（１１２）が、化学成分に曝露可能であり、かつ、ただ１つが前記化学成分に対して感受性がある、又は前記第１のトランジスタ（１１１）又は前記第２のトランジスタ（１１２）のいずれかが、化学成分に曝露可能であり、前記第１のトランジスタ（１１１）及び前記第２のトランジスタ（１１２）が、前記化学成分に対して感受性がある、請求項２に記載のシステム（１００）。

【請求項4】

前記第１のトランジスタ（１１１）及び前記第２のトランジスタ（１１２）が、金属酸化物半導体ＦＥＴ又はバイポーラトランジスタである、請求項２に記載のシステム（１００）。

【請求項5】

前記トランジスタ回路（１１０）が、グラフェンＦＥＴである、請求項１に記載のシステム（１００）。

【請求項6】

前記システムが、前記積分信号の前記処理されたバージョンを得るために、前記積分信号をサンプリング及び保持するためのサンプルアンドホールド回路を備える、請求項１に記載のシステム（１００）。

【請求項7】

前記システムが、正確に１つの積分器（１３０）を備える、請求項１に記載のシステム（１００）。

【請求項8】

前記システムが、正確に２つの積分器（１３０ａ、１３０ｂ）を備え、前記第２の積分器（１３０ｂ）の入力信号が、前記第１の積分器（１３０ａ）の出力信号と、事前定義された定数ａ_１で乗算された前記第２の積分器の出力信号との和である、請求項１に記載のシステム（１００）。

【請求項9】

前記事前定義されたバイアス電圧が、前記加算器によって得られた前記和が、前記トランジスタ回路特性の二次領域内にあるようなものである、請求項１に記載のシステム（１００）。

【請求項10】

前記事前定義されたバイアス電圧が、前記加算器によって得られた前記和が、前記トランジスタ回路特性の線形領域内にあるようなものである、請求項１に記載のシステム（１００）。

【請求項11】

第１の段階では、前記事前定義されたバイアス電圧が、前記加算器によって得られた前記和が、前記トランジスタ回路特性の線形領域内にあるようなものであり、第２の段階では、前記事前定義されたバイアス電圧が、前記加算器によって得られた前記和が、前記トランジスタ回路特性の二次領域内にあるようなものである、請求項１に記載のシステム（１００）。

【請求項12】

前記システム（１００）が、事前定義されたサンプリング周波数で前記積分器信号を量子化するように構成された量子化器（１６０）と、前記量子化された信号を、前記加算器（１５０）で前記トグリング信号と加算するためのアナログ信号に変換するためのデジタル－アナログ変換器（１７０）と、を備える、請求項１に記載のシステム（１００）。

【請求項13】

前記デジタル－アナログ変換器（１７０）が、デジタルゼロ入力用の第１の事前定義された基準電圧とデジタル１入力用の第２の事前定義された基準電圧との間でトグルし、前記第１及び第２の基準電圧並びに前記事前定義されたバイアス電圧が、前記事前定義されたバイアス電圧でトグルすることが、前記トランジスタ回路の前記左側線形領域における電圧及び前記右側線形領域における電圧をもたらすように選択される、請求項１２に記載のシステム（１００）。

【請求項14】

前記デジタル－アナログ変換器（１７０）が、デジタルゼロ入力用の第１の事前定義された基準電圧とデジタル１入力用の第２の事前定義された基準電圧との間でトグルし、前記第１の基準電圧及び前記事前定義されたバイアス電圧が、前記事前定義されたバイアス電圧でトグルすることが、二次領域の前記左側部分における電圧、及び前記二次領域の前記同じ左側部分における電圧をもたらすように選択され、前記第２の基準電圧及び前記事前定義されたバイアス電圧が、前記事前定義されたバイアス電圧でトグルすることが、前記トランジスタ回路の前記二次領域の前記右側部分における電圧及び前記二次領域の前記同じ右側部分における電圧をもたらすように選択される、請求項１２に記載のシステム（１００）。

【請求項15】

前記量子化器（１６０）が、事前定義された数のＮ_ｑビットを有するマルチビット量子化器であり、前記デジタル－アナログ変換器（１７０）が、Ｎ_ｑビットを有する、請求項１２に記載のシステム（１００）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、極小値を有する伝達特性を有するトランジスタ回路の分野に関する。より具体的には、このようなトランジスタ回路の伝達特性の極小値を見つけるためのシステムに関する。

【背景技術】

【0002】

極小値を有する伝達特性を有するトランジスタ回路の極小値を見つけることは、ゲートソース電圧を掃引し、トランジスタ回路を通るソースドレイン電流を測定することによって達成され得る。これにより、電流が最小となる特定のゲートソース電圧を見つけることが可能になる。この特定の電圧を見つけるための時間が低減され得る場合、有利であろう。

【0003】

そのようなトランジスタ回路の例は、ディラック電圧で極小値を有するグラフェンＦＥＴである。ＵＳ８６３８１６３Ｂ２は、半導体デバイスがテスト電圧を生成するために使用されるデバイス及び方法を開示している。グラフェントランジスタは、テスト電圧に基づいてゲートソース電圧を受信するように構成され、検出器は、ゲートソース電圧がグラフェントランジスタのディラック電圧であるかどうかを検出するように構成される。したがって、検出器は、ドレインソース電圧及び／又はドレインソース電流に基づいて、グラフェントランジスタがオフになっているかどうかを検出する。また、この場合、特定の電圧（この場合はディラック電圧）を見つけるための時間が低減され得る場合、有利であろう。

【0004】

したがって、極小値を有する伝達特性を有するトランジスタ回路の極小値を判定するための代替的なシステムに対するニーズがある。

【発明の概要】

【0005】

極小値を有する伝達特性を有するトランジスタ回路の極小値を判定するためのシステムを提供することが、本発明の実施形態の目的である。

【0006】

上記の目的は、本発明に従う方法及びデバイスによって達成される。

【0007】

本発明の実施形態は、トランジスタ回路を特徴付けるためのシステムに関する。

【0008】

トランジスタ回路は、ゲート、ソース、及びドレインを備え、ドレインソース電流対ゲートソース電圧伝達関数が、特定の電圧に対して極小値を有するように構成されている。

【0009】

システムは、この特定の電圧を測定するように構成されており、
－トランジスタ回路と、
－トグリング信号を生成し、所与のバイアス点の周りで事前定義されたバイアス電圧ｖ_Ｇをプラスとマイナスとの間でトグルするように構成されたバイアス電圧生成器と、
－１つ以上の積分器と、
－トランジスタ回路のドレインソース電流の関数である電気信号を、トグリング信号と同期して交番する２つの事前定義された値プラス及びマイナスＡの間で交番する波形と乗算することによって、電気信号を生成するように構成された乗算器と、備える。

【0010】

１つ以上の積分器のうちの第１の積分器が、乗算器からの電気信号を積分するように構成されており、より多くの積分器が存在する場合、積分器の出力信号の線形組み合わせが、更なる積分器に提供される。

【0011】

更に、システムは、トグリング信号及び積分信号、又はその処理されたバージョンを加算するように構成された加算器を備え、積分信号は、１つ以上の積分器の出力を線形に組み合わせることによって得られ、その和をトランジスタ回路のゲートに出力するように構成されている。

【0012】

本発明の実施形態では、トランジスタ回路は、
－第１のトランジスタ及び第２のトランジスタと、
－トランジスタ回路のゲートにおける又はトランジスタ回路のソースにおける電圧を、第１の傾きを有する伝達関数に従って、第１のトランジスタのゲートとソースとの間のゲートソース電圧に変換するように構成された第１の電圧変換器と、
－トランジスタ回路のゲートにおける又はトランジスタ回路のソースにおける電圧を、第２の傾きを有する伝達関数に従って、第２のトランジスタのゲートとソースとの間のゲートソース電圧に変換するように構成された第２の電圧変換器と、を備える。

【0013】

第１の傾き及び第２の傾きは、反対の符号を有する。

【0014】

第１の電圧変換器が、第１のトランジスタのソースにおける電圧を変換するように構成される場合、トランジスタ回路は更に、第３の電圧変換器を備え得る。この第３の電圧変換器は、第１のトランジスタについて安定したドレイン－ソース電圧が得られるように、第１のトランジスタのドレインに電圧を印加するように構成される。

【0015】

第２の電圧変換器が、第２のトランジスタのソースにおける電圧を変換するように構成される場合、トランジスタ回路は、更に、第４の電圧変換器を備え得る。第４の電圧変換器は、第２のトランジスタについて安定したドレイン－ソース電圧が得られるように、第２のトランジスタのドレインに電圧を印加するように構成される。

【0016】

本発明の実施形態では、第１のトランジスタ又は第２のトランジスタは、化学成分に曝露可能であり、化学成分に対して感受性がある。

【0017】

本発明の実施形態では、第１のトランジスタ及び第２のトランジスタは、金属酸化物半導体ＦＥＴ又はバイポーラトランジスタである。

【0018】

本発明の実施形態では、トランジスタ回路は、グラフェンＦＥＴである。

【0019】

本発明の実施形態では、システムは、積分信号の処理されたバージョンを得るために、積分信号をサンプリング及び保持するためのサンプルアンドホールド回路を備える。

【0020】

本発明の実施形態では、システムは、正確に１つの積分器を備える。

【0021】

本発明の実施形態では、システムは、正確に２つの積分器を備え、第２の積分器の入力信号は、第１の積分器の出力信号と、事前定義された定数ａ_１で乗算された第２の積分器の出力信号との和である。

【0022】

本発明の実施形態では、事前定義されたバイアス電圧は、加算器によって得られた和が、トランジスタ回路特性の二次領域内にあるようなものである。

【0023】

本発明の実施形態では、事前定義されたバイアス電圧は、加算器によって得られた和が、トランジスタ回路特性の線形領域にあるようなものである。

【0024】

本発明の実施形態では、第１の段階では、事前定義されたバイアス電圧は、加算器によって得られた和が、トランジスタ回路特性の線形領域内にあるようなものであり得、第２の段階では、事前定義されたバイアス電圧は、加算器によって得られた和がトランジスタ回路特性の二次領域内にあるようなものであり得る。

【0025】

本発明の実施形態では、システムは、事前定義されたサンプリング周波数で積分器信号を量子化するように構成された量子化器と、量子化された信号を、加算器でトグリング信号と加算するためのアナログ信号に変換するためのデジタル－アナログ変換器と、を備える。

【0026】

本発明の実施形態では、デジタル－アナログ変換器は、デジタルゼロ入力用の第１の事前定義された基準電圧とデジタル１入力用の第２の事前定義された基準電圧との間でトグルし、第１及び第２の基準電圧並びに事前定義されたバイアス電圧は、事前定義されたバイアス電圧でトグルすることが、当該トランジスタ回路の左側線形領域における電圧及び右側線形領域における電圧をもたらすように選択される。

【0027】

本発明の実施形態では、デジタル－アナログ変換器は、デジタルゼロ入力用の第１の事前定義された基準電圧とデジタル１入力用の第２の事前定義された基準電圧との間でトグルする。第１の基準電圧及び事前定義されたバイアス電圧は、事前定義されたバイアス電圧でトグルすることが、二次領域の左側部分における電圧、及び当該二次領域の同じ左側部分における電圧をもたらすように選択される。第２の基準電圧及び事前定義されたバイアス電圧は、事前定義されたバイアス電圧でトグルすることが、当該トランジスタ回路の当該二次領域の右側部分における電圧、及び当該二次領域の同じ右側部分における電圧をもたらすように選択される。

【0028】

本発明の実施形態では、量子化器は、事前定義された数のＮ_ｑビットを有するマルチビット量子化器であり、デジタル－アナログ変換器は、Ｎ_ｑビットを有する。

【0029】

本発明の特定の及び好ましい態様は、添付の独立請求項及び従属請求項に記載されている。従属請求項からの特徴は、適切である際、独立請求項の特徴及び他の従属請求項の特徴と組み合わせることができ、単に特許請求の範囲に明示的に記載されるものだけではない。

【0030】

本発明のこれら及び他の態様は、以下に説明される実施形態から明らかであり、それを参照して解明されるであろう。

【図面の簡単な説明】

【0031】

【図1】トランジスタの概略図及びトランジスタのゲート電圧の関数としてのドレイン－ソース電流を示すグラフを示す。

【図2A】トランジスタのゲートに電圧変換器を備える、本発明の実施形態によるトランジスタ回路を示す。

【図2B】トランジスタのソースに、かつ任意選択的にトランジスタのドレインに電圧変換器を備える、本発明の実施形態によるトランジスタ回路を示す。

【図3】ゲート電圧に対するＧＦＥＴドレイン－ソース電流及びその近似を示す。

【図4】本発明の実施形態による、システムのトランジスタ回路電流を積分するデバイスの概略図を示す。

【図5】本発明の実施形態による、トランジスタ回路の特定の電圧を測定するためのシステムの基本的な一次測定ループを示す。

【図6】本発明の実施形態による、一次線形システムのブロック図を示す。

【図7】本発明の実施形態による、二次システムの概略図を示す。

【図8】本発明の実施形態による、二次システムのブロック図を示す。

【図9】本発明の実施形態による、７０Ｈｚの帯域幅を有する二次システムの大きいゲイン変調を有するシステムの出力電圧を示す。

【図10】図９の拡大版を示す。

【図11】図９のシミュレーション結果を得るためにも使用された二次システムの周波数応答を示す。

【図12】本発明の実施形態による、７０Ｈｚの帯域幅を有する二次システムの小さいゲイン変調を有するシステムの時間の関数としての出力電圧を示す。

【図13】図１２の拡大版を示す。

【図14】本発明の実施形態による、７Ｈｚの帯域幅を有する二次システムの大きいゲイン変調を有するシステムの周波数応答を示す。

【図15】図１４のシステムの出力電圧を示す。

【図16】図１５の拡大版を示す。

【図17】本発明の実施形態による、トランジスタ回路の最小電流をもたらす特定のゲート電圧を測定するための例示的なシステムの概略図を示し、システムは、１ビット量子化器及びデジタル－アナログ変換器を備える。

【図18】本発明の実施形態による、量子化器及びデジタル－アナログ変換器を備えるシステムによって使用されるＧＦＥＴ特性及びその線形近似を示す。

【図19】本発明の実施形態によるシステムの、電圧に変換されたデシメーションフィルタの出力を示す。

【図20】図１９のデシメーションフィルタの整定出力にズームしたプロットを示す。

【図21】図２０のプロットを得るために使用される基準電圧と比較して、特定の電圧により近い基準電圧に対するデシメーションフィルタの整定出力にズームしたプロットを示す。

【図22】本発明の実施形態による、トランジスタ回路の特定の電圧を測定するための例示的なシステムの概略図を示し、システムは、Ｎ_ｑビット量子化器及びＮ_ｑビットデジタル－アナログ変換器を備える。

【図23】本発明の実施形態による、Ｎ_ｑビット量子化器及びＮ_ｑビットデジタル－アナログ変換器を備えるシステムの動作を例解するシミュレーションに対するサンプル数の関数におけるデシメーションフィルタ出力のプロットを示す。

【図24】図２３と同じシミュレーションのデシメーションフィルタの整定出力にズームしたプロットを示す。

【図25】図２３と同じシミュレーションのサンプル数の関数における５ビット量子化器出力を示す。

【0032】

特許請求の範囲におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。異なる図面において、同じ参照符号は、同じ又は類似の要素を指す。

【発明を実施するための形態】

【0033】

本発明は、特定の実施形態に関して、及びある一定の図面を参照して説明されるが、本発明はそれに限定されるものではなく、特許請求の範囲によってのみ限定される。説明される図面は、概略のみであり、非限定的である。図面において、要素のうちのいくつかのサイズは、例解の目的のために誇張され、縮尺どおりに描かれていない場合がある。寸法及び相対寸法は、本発明の実施に対する実際の低減には対応しない。

【0034】

本明細書及び特許請求の範囲における第１、第２、及び同様の用語は、類似の要素間で区別するために使用され、時間的、空間的、順位付け、又は任意の他の様態で、必ずしも順序を説明するためではない。そのように使用される用語は、適切な状況下で交換可能であり、本明細書において説明される本発明の実施形態は、本明細書において説明又は例解される以外の順序で動作可能であることを理解されたい。

【0035】

特許請求の範囲において使用される「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、その後に列挙される手段に限定されるものと解釈されるべきではなく、他の要素又はステップを除外しないことに留意されたい。したがって、述べられた特徴、整数、ステップ又は参照される構成要素の存在を指定するものと解釈されるが、１つ以上の他の特徴、整数、ステップ若しくは構成要素、又はそれらのグループの存在若しくは追加を排除するものではない。したがって、「手段Ａ及びＢを備えるデバイス」という表現の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。これは、本発明に関して、デバイスのただ関連する構成要素がＡ及びＢであることを意味する。

【0036】

本明細書全体を通して「一実施形態」又は「実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な場所での「一実施形態において」又は「実施形態において」という語句の出現は、必ずしも全てが同じ実施形態に言及しているわけではないが、そうである場合もある。更に、特定の特徴、構造、又は特性は、本開示から当業者に明らかであるように、１つ以上の実施形態において任意の好適な様態で組み合わせることができる。

【0037】

同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴が、本開示を合理化し、様々な発明態様のうちの１つ以上の理解を支援する目的で、単一の実施形態、図、又はそれらの説明にまとめられることもあることを理解されたい。しかしながら、この開示方法は、特許請求される発明が、各特許請求項に明示的に列挙されるよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の態様は、前述の単一の開示された実施形態の全ての特徴よりも少ない。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれ、各特許請求項は、本発明の別個の実施形態として独立している。

【0038】

更に、本明細書において説明されるいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴を含むが、他の特徴を含まない場合があるとしても、当業者によって理解されるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の特許請求の範囲では、特許請求される実施形態のいずれも、任意の組み合わせで使用することができる。

【0039】

本明細書に提供される説明では、多数の具体的な詳細が記載されている。しかしながら、本発明の実施形態は、これらの具体的な詳細なしに実施され得ることが理解される。他の事例では、周知の方法、構造、及び技法は、この説明の理解を曖昧にしないために詳細に示されていない。

【0040】

本発明の実施形態において、トランジスタ回路の二次領域を参照する場合、電流対ゲート特性を二次曲線によって近似することができる領域を参照する。

【0041】

本発明の実施形態において、トランジスタ回路の線形領域を参照する場合、電流対ゲート特性を２つの線形関数によって近似することができる領域を参照する。

【0042】

本発明の実施形態は、ゲート、ソース、及びドレインを備えるトランジスタ回路を特徴付けるためのシステム１００に関する。トランジスタ回路は、ゲートソース電圧伝達関数の関数におけるドレインソース電流が特定の電圧に対して極小値を有するように構成されている。システム１００は、特定の電圧を測定するように構成されている。

【0043】

そのようなシステム１００の例示的な実施形態が、図５、図７、図１７、及び図２２に示されている。

【0044】

本発明の実施形態によるシステムは、
－トランジスタ回路１１０と、
－トグリング信号を生成し、所与のバイアス点の周りで事前定義されたバイアス電圧ｖ_Ｇをプラスとマイナスとの間でトグルするように構成されたバイアス電圧生成器１２０と、
－１つ以上の積分器１３０と、
－トランジスタ回路１１０のドレインソース電流の関数である電気信号を、トグリング信号と同期して交番する２つの事前定義された値プラス及びマイナスＡの間で交番する波形と乗算することによって電気信号を生成するように構成された乗算器１４０であって、１つ以上の積分器１３０のうちの第１の積分器１３０が、乗算器１４０からの電気信号を積分するように構成され、又はより多くの積分器１３０が存在する場合、積分器の出力信号の線形組み合わせが、更なる積分器１３０に提供される、乗算器１４０と、
－トグリング信号及び積分信号、又はその処理されたバージョンを加算するように構成された加算器１５０であって、積分信号が、１つ以上の積分器１３０の出力を線形に組み合わせることによって得られ、その和をトランジスタ回路のゲートソース電圧として出力するように構成されている、加算器１５０と、を備える。

【0045】

本発明の実施形態では、ゲート電圧又はソース電圧は、当該トグリング信号に対応するゲートソース電圧のトグリングを得るために、トグルされ得る。ソース電圧をトグルするとき、ドレイン電圧は、ドレインソース電圧が安定したままであるように、同時にトグルされ得る。ソース電圧をトグルすることは、共通ゲート動作にとって有利であり得る。そのような構成では、１つ以上のトランジスタ回路の共通ゲートは、固定電位に維持され得、フィードバック電圧（すなわち、トグリング信号及び積分信号の和又はその処理されたバージョン）がソースに印加され得る。次いで、当該フィードバック電圧のバージョンがまた、安定したドレインソース電圧が得られるように、同時にドレインに印加されるべきである。また、これは、共通ゲート動作のために有利である。ドレイン電圧をトグルすることなくソース電圧をトグルする場合、ドレインソース電圧の不安定性は、ドレインソース電圧の不安定性によるエラーを除去するために、後処理によって補償され得る。

【0046】

積分信号から、又は積分信号の処理されたバージョンから、トランジスタ回路の伝達関数の極小値に関連する特定の電圧を得ることができることが、本発明の実施形態の利点である。

【0047】

本発明の実施形態によるシステム１００は、異なるタイプのトランジスタシステムを備え得る。本発明者らは、本発明の実施形態に従って、例えば生体分子又はイオンなどの化学成分を検出及び／又は定量化するために使用され得る特定のトランジスタ回路を見出した。トランジスタ回路は、異なる種類の化学成分（例えば、異なるタイプのバイオ分子又は異なる種類のイオン）に対して感受性であり得る。

【0048】

感知の分野では、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）は、１つ以上の化学成分に感受性であるゲート電極とともに使用され得る。ゲート電極を１つ以上の化学成分を含む液体又はガスに曝露するとき、これらの１つ以上の化学成分は、特定の方法でゲート電極と相互作用し、そのためＦＥＴは、例えば、ゲートソース電圧Ｖ_ＧＳ及びドレインソース電圧Ｖ_ＤＳの関数ｆであるドレインソース電流Ｉｄｓとして、その電気特性を変化させる。Ｉ_ＤＳ＝ｆ（Ｖ_ＤＳ，Ｖ_ＧＳ）．

【0049】

通常のアプローチは、Ｉ_ＤＳ＝ｆ１（Ｖ_ＤＳ，Ｖ_ＧＳ）の初期関数が既知であるか、又はトランジスタが媒体に曝露される前に測定されるかのいずれかである。

【0050】

媒体への曝露及び検出される分子とゲートとの相互作用の後、Ｖ_ＤＳ、Ｖ_ＧＳ及びＩ_ＤＳ間の関係は、Ｉ_ＤＳ＝ｆ２（Ｖ_ＤＳ，Ｖ_ＧＳ）に修正される。ほとんどの場合、ｆ２はｆ１と比較してシフトしていることが発明者らによって観察された。

【0051】

古典的なアプローチでは、ｆ１と比較したｆ２間のシフトが測定及び分析される。これは時間がかかり、いくつかの複雑なハードウェア／ソフトウェア作業を必要とする。図１の左図は、ゲートＧ、ソースＳ、及びドレインＤ端子を有する古典的なｎチャネル電界効果トランジスタを示す。右のグラフは、ゲートソース電圧Ｖ_ＧＳの関数におけるドレインソース電流Ｉｄｓ（Ｉ_ＤＳ＝ｆ（Ｖ_ＧＳ））特性を示す。所与のバイアス点Ｖ_ｂにおいて、バイアス電圧の関数におけるドレインソース電流は、Ｉ_ＤＳ＝ｆ（Ｖ_ｂ）を導出することができる。

【0052】

発明者らは、トランジスタ回路内でトランジスタを組み合わせることによって、ゲートソース電圧の関数におけるこのトランジスタ回路のドレインソース電流が極小値を有することを見出した。

【0053】

その例は、図２Ａに例解されている。トランジスタ回路１１０は、トランジスタ回路１１０のソースを形成する共有ソースを有し、トランジスタ回路１１０のドレインを形成する共有ドレインを有する第１のトランジスタ１１１及び第２のトランジスタ１１２を備える。第１の電圧変換器１１３は、第１の傾きを有する伝達関数に従って、トランジスタ回路１１０のゲートでの電圧を、第１のトランジスタ１１１のゲートでの電圧に変換し、第２の電圧変換器１１４は、第２の傾きを有する伝達関数に従って、トランジスタ回路１１０のゲートでの電圧を、第２のトランジスタ１１２のゲートでの電圧に変換する。第１の傾き及び第２の傾きは、反対の符号を有する。

【0054】

代替的に、第１の電圧変換器１１３及び第２の電圧変換器１１４は、ゲートソース電圧を生成するために、第１のトランジスタ１１１のソース及び第２のトランジスタ１１２のソースにそれぞれ接続され得る。その例が、図２Ｂに例解されている。その場合、加えて、トランジスタ回路は、第１のトランジスタの一定のドレインソース電圧及び第２のトランジスタの一定のドレインソース電圧を達成するために、第１及び第２のトランジスタのソース上の信号のバージョンでドレインを駆動するための、第１のトランジスタ１１１のドレイン及び第２のトランジスタ１１２のドレインとそれぞれ接続された第３の電圧変換器１１３’及び第４の電圧変換器１１４’を備え得、その結果安定したドレインソース電流を得ることができる。また、これは、２つのトランジスタ回路を考慮した一定のゲート動作に有利である。

【0055】

ドレインソース電圧を一定に保つことは、厳密には必要ではない。本発明の実施形態に従うシステムはまた、ドレインソース電圧の何らかの変調を受け入れて動作し得る。これは、検出された最小伝導点にシフトを引き起こすが、異なる用途では、これは許容される。ユーザは、例えば、対象の化学物質に曝露する前後のドリフトに関心を持つ場合があり、ドレインソース電圧変調を受け入れて測定されたドリフトは、特定の電圧（例えば、ディラック電圧）の実際の電圧ドリフトと同じである場合がある。本発明の実施形態では、システムは、見つかった最小値の後処理のために構成されて、ドレインソース電圧の変化を補償し得る。

【0056】

図２のトランジスタ回路１１０は、任意のタイプの曝露に感受性があり得る。２つのトランジスタは、同じ種類のトランジスタであり得る。それらは、例えば、（概略図に示されるように）２つのｎチャネルトランジスタであり得、それらはまた、例えば、２つのｐチャネルトランジスタ、２つのデプレッショントランジスタ、又は２つのゼロ閾値電圧トランジスタであり得る。

【0057】

トランジスタは、例えば、正、負、又はゼロであり得る閾値電圧Ｖ_ｔｈによって特徴付けられ得る。

【0058】

本発明の実施形態では、トランジスタは、動作点Ｖ_ｂの近傍におけるそれらのＩ＝ｆ（Ｖ）特性の多項式展開における二次項を有する非線形電流対制御電圧特性を有する。任意のトランジスタが使用され得る。それらはまた、バイポーラトランジスタ又はＭＯＳＦＥＴトランジスタであり得、それらはまた、それらの閾値未満（＜Ｖｔｈ）の範囲で使用され得る。

【0059】

第１の電圧変換器１１３は、以下の式を使用して、トランジスタ回路のゲートにおける電圧Ｖ_ＧＳを第１のトランジスタ１１１のゲートにおける電圧に変換する。
Ｖ_ＧＳ１＝Ｖ_ｂ＋Ｇ（Ｖ_ＧＳ－Ｖ_ｄ）

【0060】

この関数は、制御電圧Ｖ_ＧＳ＝Ｖ_ｄで発生する最小伝導点（ゲート電圧Ｖ_ｂ）における第１のトランジスタの動作点を定義する。第１のトランジスタのゲートとソースとの間に印加される電圧Ｖ_ＧＳ１は、所与の傾き（Ｇ）に従って、制御電圧Ｖ_ＧＳとともに増加している。

【0061】

第２の電圧変換器１１４は、以下の式を使用して、トランジスタ回路のゲートにおける電圧Ｖ_ＧＳを第２のトランジスタ１１２のゲートにおける電圧に変換する。
Ｖ_ＧＳ２＝Ｖ_ｂ＋Ｇ（Ｖ_ＧＳ－Ｖ_ｄ）

【0062】

第２のトランジスタのゲートとソースとの間に印加される電圧Ｖ_ＧＳ２は_、反対の傾き又はゲイン係数（－Ｇ）に従って、制御電圧Ｖ_ＧＳとともに減少している。

【0063】

第１のトランジスタのドレインソース電流が図２に示され、ゲートソース電圧の関数であり、Ｉ_ｄｓ＝ｆ（Ｔ１）として表されている。第１の電圧変換器のため、それは正の傾きを有する。第２のトランジスタのドレインソース電流が図２に示され、ゲートソース電圧の関数であり、Ｉ_ｄｓ＝ｆ（Ｔ２）として表されている。第２の電圧変換器のため、それは負の傾きを有する。トレースは、初期状態であるため、非曝露トランジスタの垂直方向にミラーリングされている。

【0064】

両方のトランジスタを一緒にしたドレインソース電流は、各トランジスタのドレインソース電流の和であり、Ｉ_ｄｓ＝ｆ（Ｔ１，Ｔ２）として表される。トランジスタ回路のこの最後のトレースは、電流が極小値を有し、電流がその最小値の周りで二次的な性質を有することを特徴とする。

【0065】

この極小値は、トランジスタのうちの１つの電圧電流特性がシフトされる場合、Ｖ_ｄ以外の位置にシフトされる。これは、例えば、第１のトランジスタ又は第２のトランジスタが化学成分に曝露可能であり、化学成分に対して感受性があるときに発生し得る。感受性トランジスタを化学成分（例えば、生体分子、又はイオン）に曝露するとき、これは伝達関数のシフトを生じさせ、したがって極小値のシフトも生じさせる。この最小値の特定の電圧を、本発明の実施形態によるシステムを使用して測定することができることが利点である。

【0066】

図２のトランジスタのうちの一方は、他方のトランジスタが化学成分に曝露されていない間、化学成分に曝露可能であり、化学成分に感受性があり得る。化学成分は、液体、ゲル、又はガスなどの所与の媒体中に存在し得る。

【0067】

図２に例解されたトランジスタ回路では、トランジスタは、例えば、両方のトランジスタが媒体に曝露されるグラフェントランジスタであり得るが、一方のトランジスタだけが、例えば、所与の種類の化学成分（例えば、生体分子）に対してより感受性が高くなるように機能化され、他方はそうではない。

【0068】

本発明の実施形態ではまた、単一のグラフェン電界効果トランジスタ（ｇｒａｐｈｅｎｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＧＦＥＴ）をトランジスタ回路１１０として使用することもできる（図３の挿入図を参照）。理由は、単一のＧＦＥＴがその電流電圧特性において極小値を有するからである。その場合、ドレインソース電流が極小値となる特定のゲートソース電圧は、ＧＦＥＴのディラック電圧である。本発明の実施形態によるシステムを使用して、ＧＦＥＴは、ＧＦＥＴのディラック電圧に等しい出力電圧を送達するローパスフィルタとして機能する閉ループシステム内に統合される。ループは、ディラック電圧のデジタル値を送達するシグマデルタ変調器であり得る。本発明の実施形態では、ディラック電圧は、ＧＦＥＴが感受性のある化学成分へのＧＦＥＴの曝露中にシフトされる。

【0069】

図２に例解されたトランジスタ回路において、２つのグラフェントランジスタが使用され、一方が曝露され、他方が曝露されていない、又は一方が機能化され、他方が機能化されていない場合、これは、両方がディラック点を有し、その組み合わせが共通のディラック点を有する２つの非線形関数のオーバーレイをもたらす。この共通のディラック点は、曝露が、曝露されたグラフェントランジスタの電気特性を変化させるときに、曝露中にシフトされる。これは、代わりに通常のＭＯＳトランジスタの電流電圧特性を示す図２の右側のグラフには例解されていない。図２に例解されるようなトランジスタ回路を有する本発明の実施形態では、両方のトランジスタは、ＭＯＳトランジスタの場合、例えば、最小伝導点の近傍で二次で近似することができる伝達関数を生成し得る。
Ｉ_ＤＳ＝Ｉ_１＋ａ_１（Ｖ_ＧＳ－Ｖ_ｄ）＋ｂ_１（Ｖ_ＧＳ－Ｖ_ｄ）^２＋Ｉ_２－ａ_２（Ｖ_ＧＳ－Ｖ_ｄ）＋ｂ_２（Ｖ_ＧＳ－Ｖ_ｄ）^２
Ｉ_ＤＳ＝Ｉ_１＋Ｉ_２＋（ａ_１－ａ_２）（Ｖ_ＧＳ－Ｖ_ｄ）＋（ｂ_１＋ｂ_２）（Ｖ_ＧＳ－Ｖ_ｄ）^２

【0070】

トランジスタのうちの１つの電気特性が変更される場合、最小伝導点は、シフトされる。トランジスタＴ_２が曝露されている場合、これは、Ｉ_２、ａ_２、及び／又はｂ_２になる可能性がある。

【0071】

これらの式及び以下の式は、トランジスタがＭＯＳトランジスタである場合に有効である。２つのＧＦＥＴが使用される場合、同様の式が導出され得る。

【0072】

Ｖｔｈ１及びＶｔｈ２がトランジスタの閾値電圧である、強い反転でバイアスされたＭＯＳトランジスタの特定の場合において、以下のＩ_ｄｓ＝ｆ（Ｖ_ＧＳ）特性が導出され得る。
Ｉ_ｄｓ＝ａ_１（Ｖ_ＧＳ１－Ｖ_ｔｈ１）^２＋ａ_２（Ｖ_ＧＳ２－Ｖ_ｔｈ２）^２
Ｉ_ｄｓ＝ａ_１（Ｖ_ｂ＋Ｇ（Ｖ_ＧＳ－Ｖ_ｄ）－Ｖ_ｔｈ１）^２＋ａ_２（Ｖ_ｂ＋Ｇ（Ｖ_ＧＳ－Ｖ_ｄ）－Ｖ_ｔｈ２）^２

【0073】

本発明の実施形態では、トランジスタ回路は、同一の整合トランジスタでの曝露前のシステムの最小伝導点が、ゲート電圧Ｖ_ＧＳ＝Ｖ_ｄ＝０に設定されるように構成され得る。次に、次の式を導出することができる。
Ｉ_ｄｓ＝ａ_１（Ｖ_ｂ＋Ｇ Ｖ_ＧＳ－Ｖ_ｔｈ１）^２＋ａ_２（Ｖ_ｂ＋Ｇ Ｖ_ＧＳ－Ｖ_ｔｈ２）^２

【0074】

最小伝導点は、トランジスタＴ_２が例えば化学成分に曝露される場合、ゲインａ_２又は閾値Ｖ_ｔｈ２が修正されると、シフトされる。

【0075】

最小伝導点Ｖ_ＧＳｍｃにおける特定の電圧は、上記式におけるＩ_ｄｓの一次導関数を計算し、この導関数をゼロと等しくするよって得ることができ、その結果、次のようになる。

【数1】

【0076】

図２に示すようなトランジスタ回路は、特定の電圧で極小値（最小伝導点）を有する。トランジスタのうちの１つに感受性があり、化学成分に曝露されると、特定の電圧が変化する。

【0077】

この特定の電圧は、このトランジスタ回路を備える本発明の実施形態によるシステム１００を使用して得ることができることが利点である。

【0078】

本発明の実施形態では、トランジスタ回路のトランジスタは、化学感受性トランジスタ（ｃｈｅｍｉｃａｌ ｓｅｎｓｉｔｉｖｅ ｔｒａｎｓｉｓｔｏｒ、ＣＨＥＭＦＥＴ）、又はイオン感受性トランジスタ（ｉｏｎ ｓｅｎｓｉｔｉｖｅ ｔｒａｎｓｉｓｔｏｒ、ＩＳＦＥＴ）であり得るが、差動アプローチではグラフェントランジスタ（ＧＦＥＴ）であり得る。例えば、非常に高温又は過酷な媒体での測定など、グラフェントランジスタが例えば十分に感受性ではないものについて、新しい応用分野もサポートされ得る。

【0079】

本発明の実施形態では、第１のトランジスタ又は第２のトランジスタは、化学成分に曝露可能であり、化学成分に対して感受性がある。本発明の実施形態では、トランジスタのうちの１つだけが曝露可能であり、このトランジスタは、化学成分に感受性がある。

【0080】

本発明の実施形態では、第１のトランジスタ及び第２のトランジスタは、化学成分に曝露可能であり、１つだけが、化学成分に感受性がある。例えば、２つの（グラフェン）トランジスタの場合、両方が曝露されている間、一方のみが機能化され得、他方は機能化されない。

【0081】

本発明の実施形態では、第１のトランジスタ又は第２のトランジスタのうちの１つのみが化学成分に曝露可能であり、第１のトランジスタ及び第２のトランジスタは、化学成分に感受性がある。例えば、両方のトランジスタは同一であり得（例えば、２つの同一のｃｈｅｍＦＥＴ）、１つだけが化学成分に曝露される。

【0082】

図３は、ＧＦＥＴのＭＩＴモデル１０を示す。このモデルは、「Ｍａｃｋｉｎ，Ｃ．（２０１８） Ｇｒａｐｈｅｎｅ ｃｈｅｍｉｃａｌ ａｎｄ ｂｉｏｌｏｇｉｃａｌ ｓｅｎｓｏｒｓ：Ｍｏｄｅｌｉｎｇ，ｓｙｓｔｅｍｓ，ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ．ＰｈＤ ｔｈｅｓｉｓ ａｔ ｔｈｅ Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ」に提示されている。図３は、単純な線形及び二次近似によるフィッティング１１を示す。

【0083】

ディラック点（Ｖ_ｄ）の周りでは、電流対ゲート電圧特性は、二次曲線によって近似することができる。
Ｉ_ＤＳ（Ｖ_Ｇ）＝Ｉ_ＤＳ０＋α（Ｖ_Ｇ－Ｖ_ｄ）^２

【0084】

ディラック点から離れると、特性はより線形になり、２本の線で近似することができる。
Ｉ_ＤＳ（Ｖ_Ｇ）＝Ｉ_ＤＳ１－２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ－Ｖ_１））Ｖ_Ｇ≦Ｖ_ｄ－Ｖ_１
Ｉ_ＤＳ（Ｖ_Ｇ）＝Ｉ_ＤＳ１＋２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ＋Ｖ_１））Ｖ_Ｇ≧Ｖ_ｄ＋Ｖ_１

【0085】

３つの部分の間の接合部は、ゲート電圧Ｖ_ｄ－Ｖ_１及びＶ_ｄ＋Ｖ_１で作られる。これらの点において、Ｉ_ＤＳ＝Ｉ_ＤＳ１＝Ｉ_ＤＳ０＋α（Ｖ_１）^２であり、傾き（トランスコンダクタンス）は２αＶ_１である。
Ｉ_ＤＳ（Ｖ_Ｇ）＝｛Ｉ_ＤＳ１－２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ－Ｖ_１））ｉｆ Ｖ_Ｇ≦Ｖ_ｄ－Ｖ_１；Ｉ_ＤＳ０＋α（Ｖ_Ｇ－Ｖ_ｄ）^２ ｉｆ Ｖ_ｄ－Ｖ_１＜Ｖ_Ｇ＜Ｖ_ｄ＋Ｖ_１；Ｉ_ＤＳ１＋２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ＋Ｖ_１））ｉｆ Ｖ_Ｇ≧Ｖ_ｄ＋Ｖ_１｝

【0086】

トランジスタ回路１１０がＧＦＥＴである、本発明の実施形態によるシステムにおいて、アナログローパスフィルタループは、ゲート電圧をディラック点に自動的に調整する。このアプローチの利点は、引用された先行技術のシステムがそれらのゲート電圧ランプの各単一のステップに要するのとほぼ同じ時間で、ディラック点の低ノイズ、高分解能の測定を得ることができることである。本発明の実施形態では、低エネルギー消費をもたらす単純なアナログ回路／デジタル回路を使用することができる。

【0087】

本発明の実施形態による、トランジスタ回路１１０（例えば、グラフェン電界効果トランジスタ又は図２のようなトランジスタ回路）の特定の電圧（例えば、ディラック電圧）を測定するためのシステム１００は、トランジスタ回路１１０と、所与のバイアス点の周りでプラス及びマイナスの事前定義されたバイアス電圧ｖ_Ｇの間でトグルする、トグリング信号を生成するように構成されたバイアス電圧生成器１２０と、を備える。したがって、バイアス点は、バイアス電圧生成器によって生成されたトグリング信号の平均レベルである。所与のバイアス点は、例えば、ゼロボルトであり得る。しかしながら、本発明は、それに限定されない。所与のバイアス点はまた、ゼロとは異なり得る。

【0088】

更に、システム１００は、トランジスタ回路のドレインソース電流（例えば、グラフェン電界効果トランジスタ１１０のチャネル電流Ｉ_ＤＳ、又は図２の回路内のトランジスタＴ１及びＴ２を通る電流Ｉ_ＤＳの和）の関数である電気信号を、トグリング信号と同期して交番する２つの事前定義された値＋Ａ及び－Ａの間で交番する波形と乗算することによって電気信号を生成するように構成された乗算器１４０を備える。トグリングゲート電圧の周波数及びトランジスタ回路の特性（周波数応答）に応じて、乗算器に印加される交番波形は、それによってゲート電圧トグリング信号に対して遅延（位相シフト）され得る。事前定義された値Ａは、例えば、１に等しくあり得る。しかしながら、本発明は、それに限定されない。また、Ａの他の値も可能である。係数Ａは、積分される信号の乗算係数である。この信号は、トランジスタ回路のドレイン電流（例えば、ＧＦＥＴドレイン電流）、ドレイン電流の乗算、トランスインピーダンス増幅器の出力であり得、トランジスタ回路信号と称される。この信号は、ゲイン係数も有する積分器によって積分される。本発明の実施形態では、Ａは、トランジスタ回路信号に適用される全ての乗算係数の積が、任意の時点で第１の積分器の飽和をもたらさないように選択される。この総ゲイン係数は、ループ帯域幅及び安定性に影響を与える。フィードバック又はフィードフォワード係数は、好ましくは、トランジスタ回路特性及びトランジスタ回路信号の積分に関与する全ての乗算係数を考慮して、所望の帯域幅及び安定性を達成するように選択される。本発明の例示的な実施形態では、Ａは、例えば、０．００１～１０００の範囲であり得る。

【0089】

更に、システム１００は、１つ以上の積分器１３０を備え、１つ以上の積分器１３０のうちの第１の積分器１３０は、乗算器１４０からの電気信号を積分するように構成され、より多くの積分器１３０が存在する場合、積分器の出力信号の線形組み合わせが更なる積分器１３０に提供される。

【0090】

更に、システム１００は、バイアス電圧生成器１２０のトグリング信号と、積分信号、又はその処理されたバージョンとを加算するように構成された加算器１５０を備え、積分信号は、１つ以上の積分器１３０の出力を線形に組み合わせることによって得られる。

【0091】

本発明の実施形態では、システムは、積分信号の処理されたバージョンを得るために、積分信号をサンプリング及び保持するためのサンプルアンドホールド回路を備える。

【0092】

本発明の実施形態では、積分信号は、乗算器に印加されるトグリング信号の－Ａから＋Ａ（又は＋Ａから－Ａ）へのトグリングの前にサンプリングされ得、乗算器に印加されるトグリング信号（ゲートに印加されるトグリング電圧と同じ周波数であるが、遅延の可能性がある）の一全周期の間、したがって－Ａから＋Ａ（又は＋Ａから－Ａ）の次のトグリングまで保持される。しかしながら、本発明は、それに限定されない。サンプルアンドホールド回路は厳密に要求されておらず、サンプルアンドホールド回路が存在する場合、サンプルモーメントは、上記で指定されたように異なって選択され得る。

【0093】

本発明の実施形態では、ループ内の最後の積分器は、サンプルアンドホールド機能を提供するためにスイッチドキャパシタ回路を用いて実装され得る。

【0094】

このようなシステムでは、本発明の実施形態によれば、ループが形成される。ループが極小値の特定の電圧で安定したゲート電圧に収束するためには、ローパスフィルタループは、ゲート電圧が特定の電圧にあるときに０であり、特定の電圧の近傍でゲート電圧に線形依存性を有する量を積分しなければならない。

【0095】

特定の電圧の近くでは、電流対ゲート電圧特性は二次曲線であるため、その導関数は、電流の極小値でヌルであるゲート電圧の線形関数である。

【0096】

したがって、ループは、量ΔＩ_ＤＳ（Ｖ_Ｇ）＝Ｉ_ＤＳ（Ｖ_Ｇ＋ｖ_Ｇ）－Ｉ_ＤＳ（Ｖ_Ｇ－ｖ_Ｇ）を処理することができ、ここで、ｖ_Ｇは、事前定義されたバイアス電圧であり、そのため、電流差は、Ｖ_Ｇでの電流の導関数を使用して表すことができる。
ΔＩ_ＤＳ（Ｖ_Ｇ）＝２α（Ｖ_Ｇ－Ｖ_ｄ）（２ｖ_Ｇ）

【0097】

したがって、システムは、わずかに異なるゲート電圧で実行される２つの電流測定間の差を処理しなければならない。これらの電流測定は、順番に実行されなければならない。トランジスタ回路に印加されるゲート電圧（Ｖ_ＧＳ、Ｖ_ゲートとも称される）は、Ｖ_Ｇ＋ｖ_ＧとＶ_Ｇ－ｖ_Ｇとの間で周期的にトグルすることができ、Ｖ_Ｇ－ｖ_Ｇがゲートに印加されるときに積分電流を反転させることによって、積分器内で差を計算することができる。

【数2】

ｒｅｃｔ（ｔ－ｎＴ）＝｛０ｔ＜ｎＴ １ｔ≧ｎＴ｝

【数3】

Ｍ（ｔ）^２＝１
Ｍ（ｔ）は、周期Ｔ及び５０％のデューティサイクルでＡ＝＋１と－Ａ＝－１との間で振動する方形波である。

【数4】

【0098】

トランジスタ回路のドレインソース電流のこの積分は、図４に例解されている。本発明の実施形態による、極小値での特定の電圧（例えば、トランジスタ回路がＧＦＥＴである場合のディラック電圧）を測定するためのシステムの基本的な一次測定ループが、図５に例解されている。これは、トランジスタ回路１１０（電流電圧特性において極小値を有するその特性グラフによって表される）、バイアス電圧生成器１２０、第１の積分器１３０、乗算器１４０、及び加算器１５０を示す。この例では、バイアス電圧生成器のバイアス点は０であり、その結果、積分信号は、この例では、極小値に対応する特定の電圧となる。バイアス点がゼロと異なる場合、積分信号は、特定の電圧からバイアス点を差し引いたものとなる。

【0099】

積分器は、電流自体ではなく、電流対ゲート電圧特性の傾きを積分するために、２つの異なるゲート電圧に対応する２つのトランジスタ回路電流間の差を積分する。

【0100】

図５に例解された基本ループは、ブロック図が図６に示される一次線形システムを形成する。

【0101】

ループは、任意の次数まで拡張することができる。本発明の実施形態では、システムは、正確に２つの積分器を備え、第２の積分器の入力信号は、第１の積分器の出力信号と、事前定義された定数ａ_１で乗算された第２の積分器の出力信号との和である。その例が、図７に例解されている。これは、トランジスタ回路１１０（これは、例えば、ＧＦＥＴ又は図２に例解されるようなトランジスタ回路であり得る）、バイアス電圧生成器１２０、第１の積分器１３０ａ、第２の積分器１３０ｂ、乗算器１４０、加算器１５０、第２の積分器１３０ｂの出力信号を事前定義された定数ａ_１で乗算するための乗算器１９１、及び第１の積分器１３０ａの出力信号と第２の積分器１３０ｂの出力信号とを加算するための加算器１９２を示す。

【0102】

二次システムの対応するブロック図が、図８に例解されている。このブロック図において、Ｋ１は、可能なトランスインピーダンス係数、乗算波形（Ａ）の振幅、及び連続時間積分器の実装に使用されるコンデンサのような積乗算係数を保持する。Ｋ２は、第２の連続時間積分器の時定数を保持する。

【0103】

本発明の実施形態では、システムは、変調がトランジスタ回路特性（例えば、ＧＦＥＴ特性）の二次領域内にあるように、十分に小さい事前定義されたバイアス電圧変調を有する。

【0104】

線形システムの説明は、事前定義されたバイアス電圧ｖ_Ｇ＞２Ｖ_１及び差Ｉ_ＤＳ（Ｖ_Ｇ＋ｖ_Ｇ）－Ｉ_ＤＳ（Ｖ_Ｇ－ｖ_Ｇ）に関与するゲート電圧が、トランジスタ回路特性の両方の線形領域に位置する場合に有効である。Ｖ_Ｇ－ｖ_Ｇ≦Ｖ_ｄ－Ｖ_１及びＶ_Ｇ＋ｖ_Ｇ≧Ｖ_ｄ＋Ｖ_１。

【0105】

その場合、
Ｉ_ＤＳ（Ｖ_Ｇ＋ｖ_Ｇ）－Ｉ_ＤＳ（Ｖ_Ｇ－ｖ_Ｇ）
＝Ｉ_ＤＳ１＋２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ＋Ｖ_１））－［Ｉ_ＤＳ１－２αＶ_１（Ｖ_Ｇ－（Ｖ_ｄ－Ｖ_１））］
＝４αＶ_１（Ｖ_Ｇ－Ｖ_ｄ）

【0106】

前の場合との違いは、ゲインが４αｖ_Ｇではなく４αＶ_１であることである。

【0107】

大きいゲート電圧変調を使用することは、大きいゲート電圧範囲にわたって特定の電圧を検索することを可能にする。

【0108】

本発明の実施形態では、ループは、連続時間積分器又は離散時間積分器で実装することができる。

【0109】

以下のＭａｔｌａｂシミュレーション結果は、トランジスタ回路がＧＦＥＴである説明された二次システムの挙動を示す。ＧＦＥＴに使用されるＭＩＴモデル１０は、Ｖ_ｄ＝０．６１Ｖにおいてディラック点を有する。文書に説明される近似１１は、以下のパラメータを有する：α＝０．００１６Ａ／Ｖ^２、Ｖ_１＝０．０４５７Ｖ、Ｉ_ＤＳ０＝２３μＡ。これらのパラメータは、図３のモデルのパラメータである。

【0110】

第１のループは、約７０Ｈｚの帯域幅で構築された。事前定義されたバイアス電圧は、１ｋＨｚで＋／－０．２Ｖ（すなわち、大きいゲート電圧変調）であった。ループパラメータは、ゲイン値４αＶ_１を考慮して計算された。図９及び図１０のシミュレーション結果は、フィルタの出力が、５０ｍｓ未満でディラック電圧に達することを示す（図７参照）。１ｋＨｚで＋／－１ｍＶの残留振動がある（０．６０７～０．６１２Ｖの図９の拡大版である図１０を参照）。図１１は、二次システムの周波数応答を示す。

【0111】

以下のシミュレーション結果は、７０Ｈｚの同じ帯域幅を有するが、０．２Ｖの代わりに０．０１Ｖ（すなわち、小さいゲート電圧変調）の事前定義されたバイアス電圧ｖ_Ｇを使用する第２のループ設計を示す。ループパラメータは、ゲイン値４αｖ_Ｇを考慮して計算された。したがって、積分器時定数は、より大きいバイアス電圧で使用されるものとは異なる。図１２のプロットは、小さいゲート電圧変調を用いた二次システムの出力での整定を示す。排出された積分器から開始して１００ｍｓ以内に正しい値に到達している。ループは、電流差ΔＩ_ＤＳ（Ｖ_Ｇ）＝－２αＶ_１がＶ_Ｇに比例する代わりに一定である二次ＧＦＥＴ電流領域の外側で最初に動作する。ループは、ＶＧが二次領域に入るときにのみ動作を開始する。これは、以下の段落で更に説明される。

【0112】

７０Ｈｚの帯域幅及び１ｋＨｚでの小さいゲート電圧変調を有する二次システムの残留振動は、２ｍＶの振幅を有する。これは、０．５９８～０．６１８Ｖの図１２の拡大版を示す図１３に例解されている。

【0113】

振動は、より小さいフィルタ帯域幅で低減させることができる。図１４、１５、及び１６は、７Ｈｚ未満の帯域幅及び大きいゲート信号変調を有するループの結果を示す。フィルタは、１５μＶの残留振動で５００ｍｓ以内に整定する。図１４は、７Ｈｚ帯域幅及び大きいゲート電圧変調を伴う二次システムの周波数応答を示す。図１５は、大きいゲート電圧変調を伴う７Ｈｚ帯域幅の二次システムの整定を例解するＭａｔｌａｂシミュレーション結果を示す。図１５は、大きいゲート電圧変調を伴う７Ｈｚ帯域幅の二次システムの出力での残留振動を例解するＭａｔｌａｂシミュレーション結果を示す。サンプルアンドホールド回路を導入することによって、残留振動を低減することができる。しかしながら、厳密に要求されているわけではない。

【0114】

本発明の実施形態では、システム１００は、事前定義されたサンプリング周波数で積分器信号を量子化するように構成された量子化器１６０を備える。更に、システム１００は、量子化された信号を加算器１５０でトグリング信号と加算するためのアナログ信号に変換するためのデジタル－アナログ変換器１７０を備える。

【0115】

このように、ローパスフィルタループは、シグマデルタ変調器に変換される。これは、電流差、ΔＩ_ＤＳ、とゲート電圧との間の線形関係のために可能である。

【0116】

図１７は、本発明の実施形態による、二次シグマデルタＡＤＣを備えるトランジスタ回路（これは、例えば、ＧＦＥＴであり得る）の電流の極小値に対応する特定の電圧を測定するための例示的なシステムの概略図を示す。

【0117】

図１７のシステム１００は、トランジスタ回路１１０、バイアス電圧生成器１２０、デジタル－アナログ変換器１７０、バイアス電圧生成器１２０からの信号及びデジタル－アナログ変換器１７０からの信号を加算するための加算器１５０を備える。加算器１５０の出力は、トランジスタ回路１１０のゲートに接続される。システム１００は、＋Ａと－Ａとの間で交番する波形を生成するように構成された波形生成器１４２と、波形生成器の波形を、例えば、ＧＦＥＴのチャネル電流又はトランジスタ回路１１０の両方のトランジスタの結果として生じる２つのチャネル電流の和の関数である電気信号と乗算するように構成された乗算器１４０とを更に備える。更に、システムは、乗算器１４０からの信号を積分するための第１の積分器１３０ａと、加算器１９２を使用して得られる、第１の積分器１３０ａからの信号と、乗算器１９１を使用して事前定義された係数ａ１と乗算された第２の積分器の量子化された出力との和を積分するための第２の積分器１３０ｂとを備える。更に、システムは、第２の積分器１３０ｂの出力信号を量子化するための１ビット量子化器を備える。更に、システムは、量子化器の出力にデシメーションフィルタ１８０を備える。

【0118】

図１７に例解された例示的な実施形態では、ゲート電圧を特定の電圧（例えばＧＦＥＴの場合は、例えばディラック点）にスムーズに調整する代わりに、シグマデルタループは、電流差とゲート電圧との間の線形関係の有効性の領域内で、２つの固定電圧、Ｖ_ｒｅｆ１及びＶ_ｒｅｆ２、の間でゲート電圧Ｖ_Ｇをトグルする。したがって、１ビット量子化器の出力は、Ｖ_ｒｅｆ１とＶ_ｒｅｆ２との間で切り替え、それらを加算器１５０に交互に接続するデジタル－アナログ変換器１７０のスイッチに接続される。

【0119】

次いで、トランジスタ回路１１０は、４つの可能な異なる電圧のみ：Ｖ_ｒｅｆ１±ｖ_Ｇ及びＶ_ｒｅｆ２±ｖ_Ｇ、で動作され、ここでｖ_Ｇは、バイアス電圧生成器１２０の事前定義された電圧である。これらは、電流差について２つの異なる値のみを生成する。
ΔＩ_ＤＳ１＝ΔＩ_ＤＳ（Ｖ_ｒｅｆ１）＝Ｉ_ＤＳ（Ｖ_ｒｅｆ１＋ｖ_Ｇ）－Ｉ_ＤＳ（Ｖ_ｒｅｆ１－ｖ_Ｇ）
ΔＩ_ＤＳ２＝ΔＩ_ＤＳ（Ｖ_ｒｅｆ２）＝Ｉ_ＤＳ（Ｖ_ｒｅｆ２＋ｖ_Ｇ）－Ｉ_ＤＳ（Ｖ_ｒｅｆ２－ｖ_Ｇ）

【0120】

線形関係が有効であるためには、ゲート電圧は以下のように選択されなければならない。小さいゲート電圧変調（すなわち、トランジスタ回路の二次領域内で）、ｖ_Ｇ、を使用する場合、４つのゲート電圧全てが、トランジスタ回路特性の中央二次部分になければならない。本発明の実施形態では、小さいｖ_Ｇ信号変調が二次領域で使用され、それにより、第１の事前定義された電圧では、ゲート電圧は特定の電圧の左側の両方で２つのレベルの間でトグルし（ゲート電圧は特定の電圧Ｖ_ｄよりも小さい）、第２の事前定義された電圧では、両方のレベルが特定の電圧の右側になる（ゲート電圧は特定の電圧Ｖ_ｄよりも大きい）。

【0121】

線形関係が有効であるためには、大きいゲート電圧変調（すなわち、トランジスタ回路の線形領域内で）、ｖ_Ｇ、を使用する場合、４つのゲート電圧全てがトランジスタ回路特性の中央二次部分の外側になければならない。
Ｖ_ｒｅｆ１＋ｖ_Ｇ＞Ｖ_ｄ （右線形領域）
Ｖ_ｒｅｆ１－ｖ_Ｇ＜Ｖ_ｄ （左線形領域）
Ｖ_ｒｅｆ２＋ｖ_Ｇ＞Ｖ_ｄ （右線形領域）
Ｖ_ｒｅｆ２－ｖ_Ｇ＜Ｖ_ｄ （左線形領域）

【0122】

本発明の実施形態では、シグマデルタループは、ゲート電圧変調周波数

【数5】

でサンプリングされている。これは、図１７のサンプリングトリガ信号１６２によって例解されている。シグマデルタループは、０と１との間で交番するビットストリームを送達する。Ｄは、ビットストリーム内の１の数とビットの総数との間の比率であるとする。

【0123】

シグマデルタループは、ΔＩ_ＤＳの平均が０になるようにＤを調整する。したがって、ΔＩ_ＤＳは、トランジスタ回路Ｉ_ＤＳ対Ｖ_Ｇｓ特性の傾きに比例し、特定の電圧で０となる。シグマデルタ変調器は、積分器によって積分される量が平均で０であるように、そのフィードバック信号を生成する。
Ｉ _ＤＳ ＝ＤΔＩ_ＤＳ２＋（１－Ｄ）ΔＩ_ＤＳ１

【0124】

大きいゲート電圧変調を仮定すると：
Ｉ _ＤＳ ＝Ｄ４αＶ_１（Ｖ_ｒｅｆ２－Ｖ_ｄ）＋（１－Ｄ）４αＶ_１（Ｖ_ｒｅｆ１－Ｖ_ｄ）
Ｉ _ＤＳ ＝０、したがって：
Ｄ（Ｖ_ｒｅｆ２－Ｖ_ｄ）＋（１－Ｄ）（Ｖ_ｒｅｆ１－Ｖ_ｄ）＝０
Ｄ（Ｖ_ｒｅｆ２－Ｖ_ｒｅｆ１）＋Ｖ_ｒｅｆ１－Ｖ_ｄ＝０
Ｖ_ｄ＝Ｄ（Ｖ_ｒｅｆ２－Ｖ_ｒｅｆ１）＋Ｖ_ｒｅｆ１

【0125】

本発明は、二次のシグマデルタ変調器に限定されない。また、異なる次数のシグマデルタ変調器が使用され得る。

【0126】

本発明の実施形態では、積分器は、連続時間積分器又は離散時間積分器であり得る。

【0127】

本発明の実施形態による、かつ図１７に例解された、ＭＩＴモデルによって説明されるＧＦＥＴに適用される例示的なシステムのＭａｔｌａｂシミュレーションが実行された。ディラック点は、０．６１Ｖにあり、二次領域の限界は、Ｖ_１＝０．０４５Ｖである。

【0128】

変換器が、Ｖ_ｒｅｆ１からＶ_ｒｅｆ２までの全基準電圧範囲にわたって正確な変換を行うことができる場合、システムは、ＧＦＥＴのディラック電圧、又はトランジスタ回路１１０の両方のＴの最小Ｉ _ＤＳ の電圧（すなわち、トランジスタ回路の特定の電圧）をＶ_ｒｅｆ１からＶ_ｒｅｆ２までの範囲で測定することができる。

【0129】

システムが大きいゲート変調で動作する場合、以下の条件が満たされる必要がある。
Ｖ_ｒｅｆ１＋ｖ_Ｇは、右の線形領域にあるべきであり、次のようになる。
Ｖ_ｒｅｆ１＋ｖ_Ｇ≧Ｖ_ｒｅｆ２＋Ｖ_１⇒ｖ_Ｇ≧Ｖ_ｒｅｆ２－Ｖ_ｒｅｆ１＋Ｖ_１
Ｖ_ｒｅｆ１－ｖ_Ｇは、左の線形領域にあるべきであり、次のようになる。
Ｖ_ｒｅｆ１－ｖ_Ｇ≦Ｖ_ｒｅｆ１－Ｖ_１⇒ｖ_Ｇ≧Ｖ_１
Ｖ_ｒｅｆ２＋ｖ_Ｇは、右の線形領域にあるべきであり、次のようになる。
Ｖ_ｒｅｆ２＋ｖ_Ｇ≧Ｖ_ｒｅｆ２＋Ｖ_１⇒ｖ_Ｇ≧Ｖ_１
Ｖ_ｒｅｆ２－ｖ_Ｇは、左の線形領域にあるべきであり、次のようになる。
Ｖ_ｒｅｆ２－ｖ_Ｇ≦Ｖ_ｒｅｆ１－Ｖ_１⇒ｖ_Ｇ≧Ｖ_ｒｅｆ２－Ｖ_ｒｅｆ１＋Ｖ_１

【0130】

したがって、本発明のこの例示的な実施形態では、変調電圧とも称される、事前定義されたバイアス電圧ｖ_Ｇは、以下の条件を満たさなければならない。
ｖ_Ｇ≧Ｖ_ｒｅｆ２－Ｖ_ｒｅｆ１＋Ｖ_１

【0131】

シミュレーションについては、次の値が使用されている。Ｖ_ｒｅｆ１＝０．５５Ｖ、Ｖ_ｒｅｆ２＝０．６５Ｖ、及びｖ_Ｇ＝０．１４５Ｖ。サンプル周波数Ｆ_Ｓ＝１ｋＨｚ。本発明の実施形態では、システムは、デシメーションフィルタを備える。デシメーションフィルタは、例えば、２５６のオーバーサンプリングレートを有するｓｉｎｃ３フィルタであり得る。

【0132】

上記の値を考慮して、ＧＦＥＴは、以下のゲート電圧で動作する。
Ｖ_ｒｅｆ１＋ｖ_Ｇ＝０．６９５Ｖ
Ｖ_ｒｅｆ１－ｖ_Ｇ＝０．４０５Ｖ
Ｖ_ｒｅｆ２＋ｖ_Ｇ＝０．７９５Ｖ
Ｖ_ｒｅｆ２－ｖ_Ｇ＝０．５０５Ｖ

【0133】

図１８のプロットから、これらの値が線形近似の限界にあることがわかる。プロットでは、ドレイン電流は、正確なモデル１０及び近似１１のドレイン電流の関数で示されている。デシメーションフィルタの出力は、０．６０９９Ｖでのディラック点測定を与える。

【0134】

図１９は、電圧に変換されたデシメーションフィルタの出力を示す。フィルタの出力は、７６８ｍｓの整定時間に対応する３＊２５６サンプル以内で整定する。

【0135】

図２０は、デシメーションフィルタの整定出力にズームしたプロットを示す。

【0136】

本発明の代替的な実施形態では、基準電圧は、実際のディラック電圧により近く選択され得る。以下の値が、例えば、選択され得る。Ｖ_ｒｅｆ１＝０．５８Ｖ、Ｖ_ｒｅｆ２＝０．６３Ｖ、及びｖ_Ｇ＝０．０９５Ｖ。この例では、ＧＦＥＴは、線形近似がよりよく保持され、ディラック点のよりよい推定をもたらす４つのゲート電圧で動作されている。これは、上記で引用した値に対するデシメーションフィルタの整定出力にズームしたプロットを示す図２１に例解されている。

【0137】

本発明の実施形態では、量子化器１６０は、事前定義された数のＮ_ｑビットを有するマルチビット量子化器であり、デジタル－アナログ変換器１７０は、Ｎ_ｑビットを有する。そのようなシステムの例示的な実施形態が、図２２に示されている。本概略図は、量子化器がＮ_ｑビット量子化器であり、デジタル－アナログ変換器１７０がＮ_ｑビットを有するという事実を除いて、図１７の概略図と同様である。

【0138】

マルチビットアプローチは、広い範囲で特定の電圧を検索することを可能にする。本発明の実施形態では、ループの初期整定は、特定の電圧の初期推測を処理し、最終的には、ＤＡＣは、２又は３レベルのみの間でトグルする。

【0139】

本発明の実施形態では、シグマデルタループ内のマルチビット量子化器は、低分解能ＡＤＣである。本発明の実施形態では、電流積分器の出力を変換するだけでなく、いくつかの積分器の出力の線形組み合わせを変換する。この例では、第２の積分器の出力電圧が変換される。

【0140】

本発明の実施形態では、低分解能マルチビット量子化器の出力は、制御回路の制御電極に印加される電圧値を判定するように構成された制御回路によるいかなる処理もなしに、低分解能ＤＡＣに直接接続される。

【0141】

先に説明したように、電流差ΔＩ_ＤＳと２つの基準電圧Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２との間の線形関係は、単一ビットのシグマデルタがディラック電圧の正しい値を送達するために有効でなければならない。

【0142】

マルチビット量子化器がシグマデルタループに使用される場合、基準電圧は、線形関係の有効性の領域を超えて拡張することができる。

【0143】

［Ｖ_ｒｅｆ１；Ｖ_ｒｅｆ２］範囲の極値にある２つの異なるゲート電圧のみをフィードバックする代わりに、ループは、範囲［Ｖ_ｒｅｆ１；Ｖ_ｒｅｆ２］にわたって均一に広がる２^Ｎｑの異なる可能なＤＡＣ電圧をフィードバックし、Ｎ_ｑは、ループ内で使用される量子化器のビット数である。いくらかの整定時間の後、ループは、フィードバックゲート電圧がそれらの可能なフィードバック電圧のうちのいくつかのみの間でトグルする状況に自動的に収束し、全てが特定の電圧の近傍に位置する。本発明の実施形態では、量子化器のビット数は、いくつかの連続したＤＡＣ電圧が、電流差とゲート電圧との間の線形関係の有効性の領域内にあるように選択される。

【0144】

以下のシミュレーションでは、トランジスタ回路はＧＦＥＴである。以下のシミュレーションは、５ビット量子化器及び３２レベルＤＡＣを使用して、０Ｖ～１Ｖの範囲のディラック電圧のデジタルコードを与えることができる、小さいゲート電圧変調（ｖ_Ｇ＝５ｍＶ）を備えたマルチビットシグマデルタの動作を例解している。ＧＦＥＴモデルは、以前と同じである。小さいゲート変調の場合、電流差は、ゲート電圧範囲［Ｖ_ｄ－０．０４５；Ｖ_ｄ＋０．０４５］のゲート電圧に対して線形である。ＤＡＣステップは、２又は３ＤＡＣレベルがそのゲート電圧範囲内にあるように、１Ｖ／３２＝３０ｍＶである。

【0145】

図２３は、サンプル数の関数におけるデシメーションフィルタ出力のプロットを示す。図２４は、デシメーションフィルタの出力の拡大を示す。図２５は、サンプル数の関数における５ビット量子化器出力を示す。

【0146】

小さいｖＧ変調信号では、傾き（積分された量）が印加されたゲート電圧に比例するように、ＧＦＥＴのＩＤＳ対Ｖ_Ｇ特性の二次領域内にいくつかの連続したＤＡＣ電圧があることが好ましい。これは、線形フィードバックシステムを形成し、連続するＤＡＣ電圧としてディラック電圧の正確な測定を有するための条件である。実際、いくつかのＤＡＣ電圧出力Ｖｄａｃ＋／－ｖＧは、好ましくは二次領域内にある。

【0147】

システムは、傾きが一定である線形領域で開始する可能性が高いことに留意されたい。その時点では、実際のフィードバックはないが、積分器は、ＤＡＣ電圧をディラック電圧の方向に移動させる。実際のフィードバック信号があり、ループが整定するのは、ＤＡＣ電圧が特性の湾曲部分に入るときにのみである。二次特性に近いほど、ディラック点の測定はより正確になる。

【0148】

システム１００は、ループが常に第１の段階で開始するように、システム１００の基準電圧を選択するための上位システム（例えば、コントローラ）を備え得、ここで、事前定義されたバイアス電圧ｖ_Ｇは、加算器によって得られた和がグラフェン電界効果トランジスタ特性の線形領域内にあり、好ましくは二次領域内にある第１のディラック電圧に整定するように選択される。第２の段階では、上位システムは、加算器によって得られる和がグラフェン電界効果トランジスタ特性の二次領域内にあるように、事前定義されたバイアス電圧を選択するように構成される。次いで、システムは、第１の得られたディラック電圧よりも大きい、又は少なくとも同等の精度であり得る第２のディラック電圧に整定する。こうして、２段階アプローチでディラック点測定を実行するシステムが得られる。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【外国語明細書】