特開 2024-70258 不揮発性メモリ装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024070258

(43)【公開日】2024-05-22

(54)【発明の名称】不揮発性メモリ装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240515BHJP

   H10B 41/10 20230101ALI20240515BHJP

   H10B 41/35 20230101ALI20240515BHJP

【ＦＩ】

H01L29/78 371

H10B41/10

H10B41/35

【審査請求】有

【請求項の数】23

【出願形態】ＯＬ

(21)【出願番号】P 2023192011

(22)【出願日】2023-11-10

(31)【優先権主張番号】63/424,139

(32)【優先日】2022-11-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/469,041

(32)【優先日】2023-05-25

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】523115689

【氏名又は名称】物聯記憶體科技股▲フン▼有限公司

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】范徳慈

(72)【発明者】

【氏名】黄義欣

(72)【発明者】

【氏名】鄭宗文

(72)【発明者】

【氏名】鄭育明

(72)【発明者】

【氏名】蔡振明

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP03

5F083EP13

5F083EP23

5F083EP24

5F083EP26

5F083EP30

5F083EP33

5F083EP35

5F083EP53

5F083EP77

5F083ER05

5F083ER06

5F083ER14

5F083ER18

5F083GA19

5F083GA21

5F083JA02

5F083JA32

5F083PR12

5F083PR21

5F101BA06

5F101BA08

5F101BA15

5F101BA23

5F101BA37

5F101BB02

5F101BB03

5F101BB09

5F101BC11

5F101BH04

(57)【要約】

【課題】記憶されたデータをより効率的に消去する。
【解決手段】不揮発性メモリ装置（１００＿１）は、基板（２００）と選択ゲート（２０４）と制御ゲート（２４０）と平面浮遊ゲート（２２４）と結合誘電体層（２３８）と消去ゲート誘電体層（２３４）と消去ゲート（２３６）とを含み、結合誘電体層（２３８）の第１厚さ（Ｔ１）と消去ゲート誘電体層（２３４）の第２厚さ（Ｔ２）とが、（Ｔ２）＜（Ｔ１）＜２（Ｔ２）、の関係を満たす。
【選択図】図３

【特許請求の範囲】

【請求項1】

少なくとも１つのメモリセルを備え、
前記少なくとも１つのメモリセルが、
基板と、
前記基板上に配置された選択ゲートと、
前記基板上に配置され、前記選択ゲートから側方に離間され、非垂直面を含む制御ゲートと、
前記基板と前記制御ゲートとの間に配置され、前記制御ゲートから側方に離間した側部先端を含む平面浮遊ゲートと、
前記制御ゲートと前記平面浮遊ゲートとの間に配置され、第１厚さを有する結合誘電体層と、
前記制御ゲートの前記非垂直面および前記平面浮遊ゲートの前記側部先端を覆い、第２厚さを有する消去ゲート誘電体層と、
前記消去ゲート誘電体層および前記平面浮遊ゲートの前記側部先端を覆う消去ゲートと、を含み、
Ｔ１が前記結合誘電体層の前記第１厚さを表し、Ｔ２が前記消去ゲート誘電体層の前記第２厚さを表すとき、
前記第１厚さと前記第２厚さとは、
（Ｔ２）＜（Ｔ１）＜２（Ｔ２）、
の関係を満たす不揮発性メモリ装置。

【請求項2】

前記制御ゲートの前記非垂直面が、傾斜面または湾曲面を含む請求項１に記載の不揮発性メモリ装置。

【請求項3】

前記平面浮遊ゲートが、
互いに対向し、第１方向に沿って配置された２つの第１側壁であって、前記第１側壁のうちの１つは、前記側部先端に接続される、２つの第１側壁と、
前記第１方向とは異なる第２方向に沿って配置された２つの第２側壁とをさらに含み、
前記制御ゲートが、前記第２方向に沿って延在し、前記平面浮遊ゲートの前記２つの第２側壁を覆う請求項１に記載の不揮発性メモリ装置。

【請求項4】

前記結合誘電体層は、前記第２方向に沿って延在し、前記平面浮遊ゲートの前記２つの第２側壁を覆う請求項３に記載の不揮発性メモリ装置。

【請求項5】

前記結合誘電体層は、
前記制御ゲートと前記選択ゲートとの間に配置された垂直部と、
前記制御ゲートと前記平面浮遊ゲートとの間に配置された水平部とを含み、
前記結合誘電体層の前記水平部は、湾曲側壁を含む請求項１に記載の不揮発性メモリ装置。

【請求項6】

前記結合誘電体層の前記垂直部は、湾曲上面を含む請求項５に記載の不揮発性メモリ装置。

【請求項7】

前記結合誘電体層は、前記制御ゲートで覆われた湾曲側壁を含む請求項１に記載の不揮発性メモリ装置。

【請求項8】

前記消去ゲート誘電体層の一部が、前記制御ゲートと前記平面浮遊ゲートとの間に配置される請求項７に記載の不揮発性メモリ装置。

【請求項9】

前記消去ゲートは、前記結合誘電体層の前記湾曲側壁に向かって延びる突出部を含む請求項７に記載の不揮発性メモリ装置。

【請求項10】

前記消去ゲートは、前記制御ゲートの前記非垂直面を覆う平坦上面を含む請求項１に記載の不揮発性メモリ装置。

【請求項11】

前記消去ゲートは、前記選択ゲートから側方に離間している請求項１に記載の不揮発性メモリ装置。

【請求項12】

前記少なくとも１つのメモリセルは第１メモリセルおよび第２メモリセルを備え、
前記第１メモリセルおよび前記第２メモリセルの各々は、前記選択ゲート、前記浮遊ゲート、および前記制御ゲートを含み、
前記不揮発性メモリ装置は、前記第１メモリセルおよび前記第２メモリセルによって共有されるソース領域をさらに備え、
前記ソース領域は前記消去ゲートによって覆われる請求項１に記載の不揮発性メモリ装置。

【請求項13】

前記第１メモリセルおよび前記第２メモリセルは、互いに鏡像を有する請求項１０に記載の不揮発性メモリ装置。

【請求項14】

前記消去ゲートは、前記第１メモリセルと前記第２メモリセルとの前記制御ゲートの間のギャップに充填される請求項１０に記載の不揮発性メモリ装置。

【請求項15】

基板を提供する工程と、
前記基板上に浮遊ゲート層を形成する工程と、
前記浮遊ゲート層から側方に離間する選択ゲート層を前記基板上に形成する工程と、
前記選択ゲート層および前記浮遊ゲート層の側壁を覆い、非垂直面を含む制御ゲートを形成する工程と、
前記制御ゲートをエッチングマスクとして使用して前記浮遊ゲート層をエッチングし、それによって、前記制御ゲートから側方に離間された側部先端を含む平面浮遊ゲートを形成する工程と、
前記制御ゲートの前記非垂直面および前記平面浮遊ゲートの前記側部先端を覆う消去ゲートを形成する工程と、を包含する不揮発性メモリ装置の製造方法。

【請求項16】

前記制御ゲートを形成する前に前記浮遊ゲート層上に結合誘電体層を形成する工程と、
前記制御ゲートを前記エッチングマスクとして用いて前記結合誘電体層をエッチングする工程とをさらに包含する請求項１５に記載の不揮発性メモリ装置の製造方法。

【請求項17】

前記結合誘電体層をエッチングした後、前記結合誘電体層をさらなるエッチングマスクとして使用して前記浮遊ゲート層をエッチングする工程をさらに包含する請求項１６に記載の不揮発性メモリ装置の製造方法。

【請求項18】

前記浮遊ゲート層をエッチングした後、前記結合誘電体層の側壁をエッチングして、前記制御ゲートで覆われた湾曲側壁を形成する工程をさらに包含する請求項１７に記載の不揮発性メモリ装置の製造方法。

【請求項19】

前記結合誘電体層の前記側壁をエッチングした後、前記平面浮遊ゲート上に消去ゲート誘電体層を形成する工程をさらに包含し、
前記消去ゲート誘電体層の一部が前記制御ゲートで覆われる請求項１８に記載の不揮発性メモリ装置の製造方法。

【請求項20】

制御ゲートを形成する前に、前記結合誘電体層が、前記選択ゲート層の上面をさらに覆う請求項１６に記載の不揮発性メモリ装置の製造方法。

【請求項21】

前記浮遊ゲートを形成する段階において、前記結合誘電体層が、
前記制御ゲートと前記選択ゲート層との間に配置された垂直部と、
前記制御ゲートと前記基板との間に配置された水平部とを含み、
前記結合誘電体層の前記水平部の一部が、前記制御ゲートの下から延在し、前記制御ゲートから露出している請求項２０に記載の不揮発性メモリ装置の製造方法。

【請求項22】

前記浮遊ゲートを形成する際に、前記結合誘電体層の前記水平部は、前記制御ゲートから露出された非垂直側壁を含む請求項２１に記載の不揮発性メモリ装置の製造方法。

【請求項23】

前記結合誘電体層を形成する段階は、前記選択ゲート層を形成する段階の前に行われる請求項１６に記載の不揮発性メモリ装置の製造方法。

【発明の詳細な説明】

【発明の詳細な説明】

【0001】

（背景技術）
（１．技術分野）
本発明は半導体装置に関し、特に、不揮発性メモリ装置およびその製造方法に関する。

【0002】

（２．従来技術の説明）
不揮発性メモリは、例えば、データの記憶、読み出し、消去などの動作を繰り返し行うことができ、不揮発性メモリのシャットダウン後に記憶されたデータが失われることがないため、パーソナルコンピュータや電子機器に広く適用されている。

【0003】

従来の不揮発性メモリの構造は、トンネル酸化物層、浮遊ゲート、結合誘電体層、制御ゲートを順に含むスタックゲート構造を有する。このようなフラッシュメモリ装置に対してプログラムまたは消去動作を行う場合、ソース領域、ドレイン領域、制御ゲートにそれぞれ適切な電圧を印加して、浮遊ゲートに電子を注入したり、浮遊ゲートから電子を引き抜いたりする。

【0004】

不揮発性メモリのプログラムおよび消去動作において、浮遊ゲートと制御ゲートとの間のより大きなゲート結合率（ＧＣＲ）は一般的に、動作のためにより低い動作電圧が必要なことを意味し、それによって、フラッシュメモリの動作速度および効率が著しく増加する。しかしながら、プログラムまたは消去動作中に、電子は、浮遊ゲートの下に配置されたトンネル酸化物層を通して浮遊ゲートに注入されるか、または、浮遊ゲートから引き出されなければならず、これは、しばしば、トンネル酸化物層の構造を損傷させ、したがって、メモリ装置の信頼性を低下させる。

【0005】

メモリ装置の信頼性を高めるために、消去ゲートが採用され、メモリ装置に組み込まれ、消去ゲートに正の電圧を印加することによって浮遊ゲートから電子を引き出すことができる。このように、浮遊ゲートの電子は、浮遊ゲートの下に配置されたトンネリング酸化物層よりも浮遊ゲート上に配置されたトンネリング酸化物層を介して引き出されるので、メモリ装置の信頼性がさらに向上する。

【0006】

記憶されたデータをより効率的に消去することができる高効率のメモリ装置に対する需要が増加するにつれて、改善されたメモリ装置およびその製造方法を提供する必要性が依然として存在する。

【0007】

（先行技術文献）
（特許文献１）米国特許出願公開第２０２１／０４０８１１９ Ａ１号明細書
（特許文献２）米国特許出願公開第２０１４／００４２３８３ Ａ１号明細書
（特許文献３）米国特許出願公開第２０１２／０２９５４１３ Ａ１号明細書
（特許文献４）米国特許出願公開第２０１３／０１１２９３５ Ａ１号明細書
（特許文献５）ロシア特許公報第２ ２９７ ６２５ Ｃ１号明細書
（特許文献６）米国特許出願公開第２０１６／０３３６４１５ Ａ１号明細書
（特許文献７）米国特許出願公開第２０１６／０３６５３５０ Ａ１号明細書
（特許文献８）米国特許出願公開第２０１３／００２６５５２ Ａ１号明細書
（特許文献９）米国特許出願公開第２０１６／０３５８９２８ Ａ１号明細書
（特許文献１０）台湾特許公報第２０２１１４１７４ Ａ号明細書
（特許文献１１）台湾特許公報第２０１６４４０３７ Ａ号明細書
（特許文献１２）台湾特許公報第２０１６３３３１９ Ａ号明細書
（特許文献１３）台湾特許公報第２０１８３９７７０ Ａ号明細書
（特許文献１４）米国特許出願公開第２０１３／０３１３６２６ Ａ１号明細書
（特許文献１５）米国特許出願公開第２０２１／０３８４２０５ Ａ１号明細書
（特許文献１６）米国特許出願公開第２０１７／００４０３３４ Ａ１号明細書
（特許文献１７）米国特許出願公開第２００４／００４１２０２ Ａ１号明細書
（特許文献１８）米国特許出願公開第２００６／０２０５１３６ Ａ１号明細書
（特許文献１９）米国特許出願公開第２０１１／０２８１４２７ Ａ１号明細書
（特許文献２０）米国特許出願公開第２００５／０２６９６２４ Ａ１号明細書
（特許文献２１）米国特許出願公開第２００３／０１６２３４７ Ａ１号明細書
（特許文献２２）ロシア特許公報第２ ２１６ ８２１ Ｃ２号明細書
（発明の概要）
本発明は、不揮発性メモリ装置および不揮発性メモリ装置の製造方法を提供する。不揮発性メモリ装置は、記憶されたデータをより効率的に消去することができる。

【0008】

本開示のいくつかの実施形態によれば、不揮発性メモリ装置は少なくとも１つのメモリセルを含み、メモリセルは、基板と、選択ゲートと、制御ゲートと、平面浮遊ゲートと、結合誘電体層と、消去ゲート誘電体層と、消去ゲートとを含む。選択ゲートは、基板上に配置される。制御ゲートは基板上に、選択ゲートから側方に離間して配置され、制御ゲートは非垂直面を含む。平面浮遊ゲートは基板と制御ゲートとの間に配置され、平面浮遊ゲートは制御ゲートから側方に離間した側部先端を含む。結合誘電体層は制御ゲートと平面浮遊ゲートとの間に配置され、結合誘電体層は、第１厚さを含む。消去ゲート誘電体層は制御ゲートの非垂直面および平面浮遊ゲートの側部先端を覆い、消去ゲート誘電体層は第２厚さを含む。消去ゲートは、消去ゲート誘電体層および平面浮遊ゲートの側部先端を覆う。消去動作中に平面浮遊ゲートから電子をトンネルさせるための好ましい電場を生成するために、第１厚さおよび第２厚さは、以下の関係、即ち（Ｔ２）＜（Ｔ１）＜２（Ｔ２）を満たすことができる。Ｔ１は結合誘電体層の第１厚さを表し、Ｔ２は消去ゲート誘電体層の第２厚さを表す。

【0009】

本開示のいくつかの実施形態によれば、不揮発性メモリ装置を製造するための方法は、基板を提供することと、選択ゲート層が浮遊ゲート層から側方に離間している浮遊ゲート層を基板上に形成することと、選択ゲート層および浮遊ゲート層の側壁を覆う制御ゲートを形成することであって、制御ゲートが非垂直面を含む、制御ゲートを形成することと、制御ゲートをエッチングマスクとして使用して浮遊ゲート層をエッチングすることによって、平面浮遊ゲートを形成することであって、平面浮遊ゲートが制御ゲートから側方に離間している側部先端を含む、エッチングすることと、制御ゲートの非垂直面および平面浮遊ゲートの側部先端を覆う消去ゲートを形成することとを含む。

【0010】

本発明のこれらおよび他の目的は、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には明らかになることは間違いない。

【0011】

（図面の簡単な説明）
図面は、本発明のさらなる理解を与えるために添付されており、本明細書に組み込まれ、本明細書の一部の構成要素とする。図面は、本発明の実施形態を示し、説明と共に、本発明の原理を説明するのに役立つ。

【0012】

図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。

【0013】

図２は、本開示の一実施形態に係る、図１の線Ａ－Ａ´に沿った不揮発性メモリ装置の概略断面図である。

【0014】

図３は、本開示の一実施形態に係る、図２の不揮発性メモリ装置の領域の概略断面図である。

【0015】

図４は、本開示の一実施形態に係る、図１の線Ｂ－Ｂ´および線Ｃ－Ｃ´に沿って切り取られた不揮発性メモリ装置の概略断面図である。

【0016】

図５は、本発明の他の実施例に係る図１の線Ａ－Ａ´に対応する不揮発性メモリ装置の概略的な断面図である。

【0017】

図６Ａ～図６Ｅは、本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【0018】

図７Ａ～図７Ｃは、本開示の一実施形態に係る、図１および図５の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略断面図である。

【0019】

（詳細な説明）
以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。以下では、本開示を簡略化するために、構成要素および構成の具体例を説明する。これらは、もちろん、単なる例であり、限定を意図するものではない。例えば、以下の説明における第１の特徴の形成は第１および第２の特徴が直接接触して形成される実施形態を含むことができ、第１および第２の特徴が直接接触しないように、第１および第２の特徴の間に追加の特徴が形成され得る実施形態も含むことができる。加えて、本開示は、様々な例において参照番号および／または文字を繰り返すことができる。この反復は簡単かつ明確にするためのものであり、それ自体、論じられる様々な実施形態および／または構成の間の関係を指示するものではない。

【0020】

さらに、「真下」、「下」、「下部」、「アンダー」、「上」、「オーバー」、「上方」、「さらに上」、「底」、「上部」などの空間的に相対的な用語は、本明細書では説明を容易にするために、図に示されるように、１つの要素または特徴と別の要素または特徴との関係を説明するために使用され得る。空間的に相対的な用語は、図に示される方位に加えて、使用または動作中の装置の異なる方位を包含することが意図される。例えば、図中の装置がひっくり返される場合、他の要素または特徴の「下」および／または「アンダー」として説明される要素は、他の要素または特徴の「上方」および／または「オーバー」に向けられる。装置は、他の方位（９０度回転されるか、または他の方位）であってもよく、本明細書で使用される空間的に相対的な記述子は同様に、それに応じて解釈されてもよい。

【0021】

本開示は特定の実施形態に関して説明されるが、本明細書に添付される特許請求の範囲によって定義される本開示の原理は本明細書に説明される本開示の具体的に説明される実施形態を超えて明らかに適用され得る。さらに、本開示の説明では、本開示の発明の態様を不明瞭にしないために、いくつかの詳細が除外されている。省略された詳細は、当業者の知識の範囲内である。

【0022】

図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。図１を参照すると、不揮発性メモリ装置１００＿１は、第１、第２、第３、および第４メモリセル領域１１０、１１２、１１４、１１６にそれぞれ収容された４つのメモリセルのような少なくとも１つのメモリセルを含むＮＯＲフラッシュメモリ装置であり得る。第１メモリセル領域１１０および第２メモリセル領域１１２の構造は互いに鏡像を有し、第３メモリセル領域１１４および第４メモリセル領域１１６の構造は互いに鏡像を有する。本開示の一実施形態によれば、不揮発性メモリ装置１００＿１は４つ以上のメモリセルを含み、これらのメモリセルは多数の行および列を有するアレイに配列され得る。

【0023】

図１を参照すると、不揮発性メモリ装置は、基板２００および分離構造１０２を含む。基板２００は、シリコン基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板などの半導体基板であり得るが、これに限定されない。分離構造１０２は、絶縁材料で作ることができ、メモリセルの活性領域１０３を画定するために使用される。

【0024】

メモリセルの各々は、分離構造１０２によって画定された活性領域１０３内に配置されたソース領域２２２およびドレイン領域２４４を含む。ソース領域２２２およびドレイン領域２４４は、ｎ型またはｐ型などの同じ導電型のドープ領域とすることができる。ソース領域２２２およびドレイン領域２４４の導電型は、基板２００の導電型とは異なるか、またはソース領域２２２およびドレイン領域２４４を収容するために使用されるドープされたウェル（図示せず）の導電型とは異なる。ソース領域２２２は活性領域１０３の一端に配置され、ドレイン領域２４４は活性領域１０３の他端に配置される。本開示のいくつかの実施形態によれば、ソース領域２２２は、Ｙ方向に沿って延在し、同じ列のメモリセルによって共有される連続領域である。

【0025】

各メモリセルは、基板２００上に配置され、ドレイン領域２４４に隣接する選択ゲート２０６をさらに含むことができる。選択ゲート２０４はＹ方向に沿って延在し、同じ列に位置するメモリセルによって共有され得る。選択ゲート２０４はポリシリコンまたは金属などの導電性材料から作製することができ、選択ゲート２０４は、ワード線の下に配置されたメモリセルのチャネル領域をオン／オフするように構成されたワード線として働くことができる。したがって、同じ列のメモリセルのチャネル領域を同時にオンまたはオフにすることができる。

【0026】

選択ゲート２０４を他の導電性構成要素から絶縁するために、誘電体スペーサ２１２を選択ゲート２０４の側壁上に配置することができる。誘電体スペーサ２１２は、選択ゲート２０４の各側壁に配置された単層、二層、または多層のスペーサであってもよいが、これに限定されない。

【0027】

各メモリセルはまた、基板２００上に配置されソース領域２２２に隣接する平面浮遊ゲート２２４を含む。したがって、平面浮遊ゲート２２４は選択ゲート２０４の一方の側に配置され、ドレイン領域２４４は選択ゲート２０４の他方の側に配置される。浮遊ゲート２２４は、ポリシリコンまたは他の半導体などの導電性材料から作製される。浮遊ゲート２２４は、浮遊ゲート２２４に蓄積された電荷が隣接する浮遊ゲート２２４間で直接伝達されないように、互いに離間されている。浮遊ゲート２２４は互いに離間されているので、平面浮遊ゲート２２４の各々は独立してプログラムまたは消去され、それによって、状態「１」または状態「０」などの各メモリセルの状態を決定することができる。図２および図３などの以下の断面図に示すように、各平面浮遊ゲート２２４は、実質的平坦上面を有する平面浮遊ゲートである。平面浮遊ゲート２２４の詳細な構造については、図２および図３に対応する記載で説明する。

【0028】

各メモリセルはまた、基板２００上に配置され、ソース領域２２２に隣接する制御ゲート２４０を含む。制御ゲート２４０はＹ方向に沿って延在し、同じ列にあるメモリセルによって共有され得る。したがって、浮遊ゲート２２４は、同じ列にある制御ゲート２４０で覆うことができる。さらに、平面浮遊ゲート２２４は、制御ゲート２４０から同じ行内の隣接するメモリセル領域間の境界に向かって部分的に突出することができる。制御ゲート２４０はポリシリコンまたは金属などの導電性材料から作製することができ、制御ゲート２４０は、チャネル領域から対応する平面浮遊ゲート２２４に注入されるホットキャリア（例えば、電子）を作製するように構成される。

【0029】

不揮発性メモリ装置１００＿１は、Ｙ方向に沿って延在する消去ゲート２３６をさらに含む。さらに、消去ゲート２３６は、同じ行内の隣接するメモリセル領域間の境界におけるギャップ（同じ行内の２つの隣接する浮遊ゲート２２４間のギャップなど）を埋める連続層とすることができる。したがって、消去ゲート２３６は、第１メモリセル領域１１０および第２メモリセル領域１１２内の少なくとも２つの浮遊ゲート２２４および２つの制御ゲート２４０を覆うことができる。不揮発性メモリ１００の消去動作では、消去ゲート２３６がバイアスされ、これにより、平面浮遊ゲート２２４に蓄積された電子が主に平面浮遊ゲート２２４の側部先端（図示せず）を通して引き出される。平面浮遊ゲート２２４の側部先端の位置および配置は、以下に詳述される。

【0030】

図２は、本開示のいくつかの実施形態による、図１の線Ａ－Ａ´に沿った不揮発性メモリ装置の概略断面図である。図２を参照すると、平面浮遊ゲート２２４は、基板２００と制御ゲート２４０との間に配置された平面浮遊ゲートである。平面浮遊ゲート２２４は、制御ゲート２４０から露出する突出部２３２を含む。平面浮遊ゲート２２４はまた、突出部分２３２の上隅に対応し、制御ゲート２４０から側方に離間した側部先端２２６ａを含む。消去動作中、平面浮遊ゲート２２４に蓄積された電子は、主に平面浮遊ゲート２２４の側部先端２２６ａを通って引き出され得る。さらに、平面浮遊ゲート２２４は、２つの対向する第１側壁２３０＿１をさらに含む。第１側壁２３０＿１は、互いに対向し、第１方向、例えばＸ方向に沿って配置され、第１側壁２３０＿１のうちの１つは、平面浮遊ゲート２２４の側部先端２２６ａに接続される。

【0031】

制御ゲート２４０は、基板２００上に配置され、選択ゲート２０４から側方に離間される。制御ゲート２４０は、傾斜面または湾曲面などの非垂直面２４６を含む。例えば、非垂直面２４６は凸面である。

【0032】

消去ゲート２３６は、第１メモリセル領域１１０から第２メモリセル領域１１２に至る連続層である。消去ゲート２３６は、制御ゲート２４０の非垂直面２４６の部分と、平面浮遊ゲート２２４の側部先端２２６ａとを覆う。消去ゲート２３６は制御ゲート２４０の非垂直面２４６を部分的に覆うので、消去ゲート２３６の底面のその部分は湾曲面である。

【0033】

消去ゲート２３６は、第１メモリセル領域１１０と第２メモリセル領域１１２との境界のギャップに充填される。結合誘電体層２３８の端部２４２の湾曲側壁２３９＿２は凹面を有するので、消去ゲート２３６の対応する部分は、結合誘電体層２３８の端部２４２の湾曲側壁２３９＿２（凹面側壁など）に向かって延びる突出部分２５０を含むことができる。消去ゲート２３６の突出部分２５０は平面浮遊ゲート２２４の側部先端２２６ａを覆うことができ、これにより、消去ゲート２３６は、平面浮遊ゲート２２４の側部先端２２６ａの周りを部分的に包囲する。これにより、平面浮遊ゲート２２４に元々蓄積されていた電子を、平面浮遊ゲート２２４の側部先端２２８ａからより効果的に引き出すことができる。

【0034】

消去ゲート２３６はまた、制御ゲート２４０の非垂直面２４６を覆う平坦上面を含み、消去ゲート２３６は、選択ゲート２０４から横方向に離間される。消去ゲート２３６の高さは選択ゲート２０４の高さよりも最大で２０％高く、またはさらに低くなるので、不揮発性メモリ装置１１０＿１はデジタル回路内のＭＯＳＦＥＴなどの他の半導体デバイスと容易に集積することができる。これにより、半導体装置の製造工程を大幅に調整したり変更したりすることなく、デジタル回路内の不揮発性メモリ装置１１０＿１と他の半導体装置とを同時に製造することができる。

【0035】

不揮発性メモリ装置１００＿１は、制御ゲート２４０と平面浮遊ゲート２２４との間に配置された結合誘電体層２３８をさらに含む。結合誘電体層２３８は、シリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層であるが、これに限定されない。

【0036】

結合誘電体層２３８は、垂直部２３８＿１と水平部２３８＿２とを含むＬ字型の結合誘電体層である。結合誘電体層２３８の垂直部２３８＿１は、制御ゲート２４０と平面浮遊ゲート２２４の垂直部２２４＿１との間に配置される。結合誘電体層２３８の垂直部２３８＿１は、曲面形状を有する上面２３９＿１を含むが、これに限定されない。水平部２３８＿２は、制御ゲート２４０と平面浮遊ゲート２２４の水平部２２４＿２との間に配置され、結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０の下から延在し、制御ゲート２４０から露出される。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から露出した湾曲側壁２３９＿２を含む。湾曲した側壁２３９＿２は、消去ゲート誘電体層２３４と直接接触する凹面である。

【0037】

不揮発性メモリ装置１００＿１は、消去ゲート２３６と平面浮遊ゲート２２４との間、および消去ゲート２３６と制御ゲート２４０との間に配置された消去ゲート誘電体層２３４をさらに含む。消去ゲート誘電体層２３４は、平面浮遊ゲート２２４に最初に蓄積された電子がＦｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリング機構によってそれを通過することを可能にする誘電体層から作製することができる。いくつかの実施形態では、消去ゲート誘電体層２３４が第１メモリセル領域１１０および第２メモリセル領域１１２から延びる連続層である。さらに、選択ゲート２０４の上面および制御ゲート２４０の上部先端は、消去ゲート誘電体層２３４で覆うことができる。プログラミング動作中、ホットエレクトロンは浮遊ゲート誘電体層２１８を通過し、平面浮遊ゲート２２４に蓄積することができる。

【0038】

誘電体スペーサ２１２は選択ゲート２０４の側壁の１つに配置される。本開示のいくつかの実施形態では、誘電体スペーサ２１２が凹状上面２１３を含む。

【0039】

不揮発性メモリ装置１００＿１は、基板２００と選択ゲート２０４との間に配置された選択ゲート誘電体層２０２をさらに含む。異なる要件に基づいて、選択ゲート誘電体層２０２の組成は、浮遊ゲート誘電体層２１８の組成と同じであっても異なっていてもよい。

【0040】

図３は、本開示のいくつかの実施形態による、図２の不揮発性メモリ装置の領域の概略断面図である。図３に示す構造は、図２に示す構造の領域Ｒ１に対応する。図３を参照すると、平面浮遊ゲート２２４の側部先端２２６ａは、結合誘電体層２３８の薄層で覆うことができる。例えば、平面浮遊ゲート２２４の側部先端２２６ａを覆う結合誘電体層２３８の厚さは、５オングストローム～３０オングストロームのオーダーであり得るが、これに限定されない。平面浮遊ゲート２２４に蓄積された電荷をより効率的に消去するために、側部先端２２６ａは、いかなる結合誘電体層２３８で覆われなくてもよい。したがって、側部先端２２６ａは、消去ゲート誘電体層２３４と直接接触している。

【0041】

結合誘電体層２３８の水平部２３８＿２は、凹状側壁などの湾曲側壁２３９＿２を含む。湾曲側壁２３９＿２の輪郭は、消去ゲート２３６の対応する部分の輪郭に影響を与えることができる。例えば、湾曲側壁２３９＿２の湾曲が増加すると、消去ゲート２３６の突出部２５０は、結合誘電体層２３８の湾曲側壁２３９＿２に向かってより突出することができる。したがって、側部先端２２６ａだけでなく、側部先端２２６ａに隣接する平面浮遊ゲート２２４の領域も、消去ゲート２３６の突出部２５０で覆われる。これにより、消去効率をより向上させることができる。

【0042】

消去ゲート誘電体層２３４は、制御ゲート２４０、結合誘電体層２３８の湾曲側壁２３９＿２、および平面浮遊ゲート２２４の第１側壁２３０＿１を実質的に適合的に覆う。結合誘電体層２３８の湾曲側壁２３９＿２の部分は制御ゲート２４０で覆われているので、結合誘電体層２３８と直接接触している消去ゲート誘電体層２３４の部分は制御ゲート２４０と平面浮遊ゲート２２４との間に配置することができる。

【0043】

消去動作中に平面浮遊ゲート２２４から電子をトンネルさせるための好ましい電場を生成するために、消去ゲート２３６の突出部２５０の曲率および輪郭を適切に制御することができる。結合誘電体層２３８の厚さ（第１厚さとも呼ばれる）Ｔ１と、消去ゲート誘電体層２３４の厚さ（第２厚さとも呼ばれる）Ｔ２との関係は、
（Ｔ２）＜（Ｔ１）＜２（Ｔ２）、
の式を満たす。

【0044】

ここで、Ｔ１は、制御ゲート２４０で覆われた結合誘電体層２３８の平均厚さを表し、Ｔ２は、平面浮遊ゲート２２４の第１側壁２３０＿１上にある消去ゲート誘電体層２３４の平均厚さを表す。

【0045】

結合誘電体層２３８の第１厚さＴ１が消去ゲート誘電体層２３４の第２厚さＴ２未満であるとき、対応する消去ゲート誘電体層２３４は、制御ゲート２４０と平面浮遊ゲート２２４との間の空間に充填されにくい。したがって、消去ゲート２３６の突出部２５０はより小さく突出することができ、したがって、平面浮遊ゲート２２４の側部先端２２６ａは、もはや突出部２５０で覆われない。これにより、容易性が低下する。

【0046】

対照的に、結合誘電体層２３８の第１厚さＴ１が消去ゲート誘電体層２３４の第２厚さＴ２の２倍よりも大きいとき、対応する消去ゲート誘電体層２３４は、制御ゲート２４０と平面浮遊ゲート２２４との間の空間に充填される可能性がより高い。これにより、消去ゲート２３６の突出部２５０の端部が尖った端部となる。不揮発性メモリ装置１００＿１の動作時には、突出部２５０の尖端から電子が放出され、突出部２５０に正電荷が蓄積され、不揮発性メモリ装置１００＿１の電気的特性に悪影響を及ぼす。

【0047】

図４は、本開示のいくつかの実施形態による、図１の線Ｂ－Ｂ´および線Ｃ－Ｃ´に沿って切り取られた不揮発性メモリ装置の概略断面図である。図４の視野ＢＢ´を参照すると、制御ゲート２４０および消去ゲート２３６は分離構造１０２上に配置され得、制御ゲート２４０は消去ゲート２３６と分離構造１０２との間に配置され得る。また、図４に示す分離構造１０２は、平面浮遊ゲート２２４で覆われていない。結合誘電体層２３８は、分離構造１０２上に配置されたＬ字型層である。

【0048】

図４の視野ＣＣ´を参照すると、平面浮遊ゲート２２４は、互いに対向し、第１の方向とは異なる第２の方向、例えばＹ方向に沿って配置された２つの第２側壁２３０＿２を含む。制御ゲート２４０は、第２の方向に沿って延在し、平面浮遊ゲート２２４の第２側壁２３０＿２を覆う。さらに、第２側壁２３０は、結合誘電体層２３８で覆うこともできる。視野ＣＣ´に示す制御ゲート２４０は消去ゲート（図示せず）によって覆われていない。

【0049】

図５は、本発明の他の実施例による図１の線Ａ－Ａ´に対応する不揮発性メモリ装置の概略的な断面図である。図５を参照すると、図３に示された不揮発性メモリ装置１００＿２は図２に示された不揮発性メモリ装置１００＿１と類似しており、主な相違点は、結合誘電体層２３８が水平部２３８＿２のみを有し、図２に示された垂直部が省略されていることである。これにより、結合誘電体層２３８の上面全体を制御ゲート２４０で覆うことができる。さらに、結合誘電体層２３８の端部２４２は依然として湾曲側壁２３９＿２を含み、湾曲側壁２３９＿２の一部は制御ゲート２４０から突出する。

【0050】

図６Ａ～図６Ｅは、本開示のいくつかの実施形態による、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【0051】

図６Ａを参照すると、ステップ６０２において、基板２００が提供される。次に、基板２００上に、浮遊ゲート誘電体層２１８、浮遊ゲート層２５４、およびエッチングマスク２５６が順次積層されて配置される。その後、浮遊ゲート誘電体層２１８および浮遊ゲート層２５４は、蒸着工程およびエッチング工程によって形成することができる。エッチング工程中、エッチングマスク２５６のパターンは浮遊ゲート誘電体層２１８および浮遊ゲート層２５４に転写することができる。また、エッチング工程後、浮遊ゲート誘電体層２１８および浮遊ゲート層２５４は上面視でＹ方向（第２方向ともいう）に沿って延在することができる。

【0052】

次いで、誘電体スペーサ２１２が、浮遊ゲート層２５４、浮遊ゲート誘電体層２１８、およびエッチングマスク２５６の側壁上に形成される。選択ゲート誘電体層２０２は、浮遊ゲート誘電体層２１８の２つの側で基板２００上に形成される。

【0053】

次に、ステップ６０４において、選択ゲート層２６４が、浮遊ゲート誘電体層２１８の両側の基板２００上に形成される。選択ゲート層２６４は、浮遊ゲート層２５４から側方に離間している。以下の工程では、選択ゲート層２６４が、不揮発性メモリ装置の選択ゲートとして機能するように、さらにパターン化または変更され得る。選択ゲート層２６４を形成する方法は、以下のステップを含むことができる。例えば、導電層（図示せず）が、エッチングマスク２５６を覆うように基板２００上に堆積される。次に、エッチングマスク２５６の上端が露出されるまで、導伝層の上面を平坦化するために、導電層上に平坦化工程が実行される。選択ゲート層２６４の形成後、エッチングマスク２５６を除去して、浮遊ゲート層２５４の上面を露出させることができる。

【0054】

次いで、フォトリソグラフィおよびエッチング工程が実行されて、浮遊ゲート層２５４および浮遊ゲート誘電体層２１８がエッチングされる。その結果、浮遊ゲート層２５４および浮遊ゲート誘電体層２１８をパターニングして、Ｙ方向に沿って配置され、上面視で互いに分離された複数のストライプ状構造（図示せず）を形成することができる。ストライプ状構造体の各々は、Ｘ方向に沿って、第１メモリセル領域１１０および第２メモリセル領域１１２の両方に延在することができる。

【0055】

図６Ｂを参照すると、ステップ６０６において、結合誘電体層２４８が、選択ゲート層２６４および浮遊ゲート層２５４を適合的に覆うように基板２００上に形成される。浮遊ゲート層２５４は上面視でストライプ形状であるため、結合誘電体層２４８は、浮遊ゲート層２５４の上面だけでなく、浮遊ゲート層２５４の側壁（図示せず）も覆う。結合誘電体層２４８は、シリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層とすることができるが、これに限定されない。

【0056】

次に、制御ゲート層２４０が、結合誘電体層２４８上に配置される。制御ゲート層２４０の厚さは、制御ゲート層２４０が下にある構造の形状に適合するように適切に制御することができる。制御ゲート層２４０は、ポリシリコンまたは金属などの導電性材料で形成することができるが、これに限定されるものではない。

【0057】

次いで、ステップ６０８において、制御ゲート層２４０が異方性エッチング工程によってエッチングされ、それによって、選択ゲート層２６４の側壁上および浮遊ゲート層２５４の上面上に制御ゲート２４０が形成される。制御ゲート２４０は、非垂直面２４６を有する自己整合構造であり、したがって、フォトリソグラフィ処理を使用する必要がない。制御ゲート２４０の形成後、第１メモリセル領域１１０および第２メモリセル領域１１２のそれぞれにおける制御ゲート２４０は、Ｘ方向において互いに側方に分離され得る。さらに、制御ゲート２４０の形成後、選択ゲート層２６４の上に配置された結合誘電体層２４８の部分を制御ゲート２４０から露出させることができる。

【0058】

図６Ｃを参照すると、ステップ６１０において、制御ゲート層２４０をエッチングマスクとして用いて、結合誘電体層２４８に異方性エッチング工程を行い、垂直部２３８＿１と水平部２３８＿２とを含むＬ字型構造の結合誘電体層２３８を形成する。垂直部２３８＿１は、制御ゲート２４０と選択ゲート層２６４との間に配置される。水平部２３８＿２は、制御ゲート２４０と基板２００との間に配置される。エッチングレシピおよびエッチャントのタイプまたは比率を適切に制御することによって、垂直部２３８＿１の上面２３９＿１は、制御ゲート２４０の上部先端よりも低い平坦または凹面であり得る。また、結合誘電体層２３８の水平部２３８＿２は、制御ゲート２４０の部分から延び、制御ゲート２４０から露出する端部２４２を含む。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から延在して露出する湾曲側壁２３９＿２を含む。垂直部２３８＿１および水平部２３８＿２を含む結合誘電体層２３８を形成した後、第１メモリセル領域１１０と第２メモリセル領域１１２との境界にある浮遊ゲート層２５４の部分を露出させることができる。

【0059】

図６Ｄを参照すると、ステップ６１２において、制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして使用して浮遊ゲート層２５４をエッチングし、それによって平面浮遊ゲート２２４を形成する。平面浮遊ゲート２２４は、制御ゲート２４０から側方および垂直方向に離間された側部先端２２６ａを含む平面構造である。制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして使用することによって、平面浮遊ゲート２２４の形状を画定するために追加のフォトリソグラフィ処理を実行する必要がない。さらに、平面浮遊ゲート２２４の形成中に、制御ゲート２４０の一部を同時にエッチングすることができ、制御ゲート２４０の高さをわずかに低減することができる。エッチング工程中に制御ゲート２４０のサイズが縮小されたとしても、結合誘電体層２３８の組成が平面浮遊ゲート２２４の組成と異なるので、結合誘電体層２３８の寸法はそれほど縮小されない。平面浮遊ゲート２２４の形成後、浮遊ゲート誘電体層２１８をエッチングして、第１メモリセル領域１１０と第２メモリセル領域１１２との間の境界において基板２００を露出させることもできる。

【0060】

図６Ｅを参照すると、ステップ６１４において、選択ゲート層２６４をパターニングして、選択ゲート２０４を形成することができる。２つのドレイン領域２４４などの少なくとも１つのドレイン領域２４４が、選択ゲート２０４の側部に形成され得る。ドレイン領域２４４は、第１メモリセル領域１１０および第２メモリセル領域１１２にそれぞれ配置され、後続の製造工程において、ビアまたはコンタクトを介して電気的に接続される。さらに、ソース領域２２２は、制御ゲート２２０間の基板２００に同時に形成することができる。

【0061】

ドレイン領域２４４およびソース領域の形成方法は例えば、イオン注入工程を含む。注入されるドーパントは装置の設計に従って決定されるように、ｎ型またはｐ型ドーパントであり得る。ソース領域２２２およびドレイン領域２４４のドーパントおよびドーピング濃度は、同じであってもよく、異なるものであってもよい。

【0062】

次いで、消去ゲート誘電体層２３４が、選択ゲート２０４、平面浮遊ゲート２２４、および制御ゲート２４０上に適合的に形成される。消去ゲート誘電体層２３４の一部は、制御ゲート２４０と平面浮遊ゲート２２４との間のギャップを埋めることができる。

【0063】

次いで、消去ゲート層２６６が、制御ゲート２４０を覆うように堆積され、第１メモリセル１１０と第２メモリセル１１２との間の境界におけるギャップ内に充填される。消去ゲート層２６６は、制御ゲート２４０の非垂直面２４６だけでなく、平面浮遊ゲート２２４の側部先端２２６ａも覆う。

【0064】

その後、図２に示すように、消去ゲート層２６６に平坦化処理を行って消去ゲートを形成することができる。また、図１～図４に示した構造と同様の不揮発性メモリ装置を得るために、適切な製造工程を実施することにより、他の構造要素を製造することができる。

【0065】

図７Ａ～図７Ｃは、本開示のいくつかの実施形態による、図１および図５の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略断面図である。図７Ａ～図７Ｃにおいて、構造は、図１の線Ａ－Ａ´に対応する。また、図７Ａ～図７Ｃに示す実施形態の製造工程は、図６Ａ～図６Ｅに示す実施形態の製造工程と同様であるため、簡潔にするため、実施形態間の主な相違点のみを説明する。

【0066】

図７Ａを参照すると、ステップ７０２において、基板２００上に、浮遊ゲート誘電体層２１８、浮遊ゲート層２５４、結合誘電体層２５８、およびエッチングマスク２５６が順次積層されて配置される。浮遊ゲート誘電体層２１８、浮遊ゲート層２５４、および結合誘電体層２５８は、堆積およびエッチング工程を使用することによって形成することができる。エッチング工程中、エッチングマスク２５６のパターンは、浮遊ゲート誘電体層２１８、浮遊ゲート層２５４、および結合誘電体層２５８に転写され得る。浮遊ゲート誘電体層２１８、浮遊ゲート層２５４、および結合誘電体層２５８は、上面視でＹ方向（第２方向とも呼ばれる）に沿って延在することができる。誘電体スペーサ２１２が、浮遊ゲート層２５４、浮遊ゲート誘電体層２１８、およびエッチングマスク２５６の側壁上に形成される。選択ゲート誘電体層２０２は、浮遊ゲート誘電体層２１８の２つの側で基板２００上に配置される。

【0067】

次に、ステップ７０４において、選択ゲート層２６４が、浮遊ゲート誘電体層２１８の両側の基板２００上に形成される。選択ゲート層２６４は、浮遊ゲート層２５４および結合誘電体層２５８から側方に離間している。選択ゲート層２６４の形成後、エッチングマスク２５６を除去して、結合誘電体層２５８の上面を露出させることができる。

【0068】

次に、ステップ７０４の後、フォトリソグラフィおよびエッチング工程が実行され、浮遊ゲート層２５４、浮遊ゲート誘電体層２１８、および結合誘電体層２５８がエッチングされる。これにより、前記エッチング工程によって、浮遊ゲート層２５４、浮遊ゲート誘電体層２１８、および結合誘電体層２５８をパターニングすることができ、上面視で互いに分離された複数のストライプ状構造（図示せず）を形成することができる。ストライプ状構造は、Ｘ方向に沿って延在し、少なくとも第１メモリセル領域１１０および第２メモリセル領域１１２内に延在することができる。

【0069】

図７Ｂを参照すると、ステップ７０６において、制御ゲート層２４０が結合誘電体層２５８上に配置される。制御ゲート層２４０の厚さは、制御ゲート層２４０が下にある構造の形状に適合するように適切に制御することができる。浮遊ゲート層２５４は上面視でストライプ形状であるため、制御ゲート層２４０は、浮遊ゲート層２５４の上面だけでなく、浮遊ゲート層２５４の側壁（図示せず）も覆う。

【0070】

次に、ステップ７０８において、制御ゲート層２４０が異方性エッチング工程によってエッチングされ、それによって、選択ゲート層２６４の側壁上および結合ゲート層２８４の上面上に制御ゲート２４０が形成される。制御ゲート２４０は、非垂直面２４６を有する自己整合構造であり、したがって、フォトリソグラフィ処理を使用する必要がない。制御ゲート２４０の形成後、第１メモリセル領域１１０および第２メモリセル領域１１２のそれぞれにおける制御ゲート２４０は、Ｘ方向において互いに側方に分離され得る。

【0071】

図７Ｃを参照すると、ステップ７１０において、制御ゲート層２４０をエッチングマスクとして使用することによって、異方性エッチング工程が結合誘電体層２４８上に実行され、それによって、平面構造である結合誘電体層２３８を形成する。結合誘電体層２３８は、制御ゲート２４０の下から延在し、制御ゲート２４０から露出する端部２４２を含む。結合誘電体層２３８の端部２４２は、制御ゲート２４０から延在して露出する湾曲側壁２３９＿２を含む。垂直部２３８＿１および水平部２３８＿２を含む結合誘電体層２３８を形成した後、第１メモリセル領域１１０と第２メモリセル領域１１２との境界にある浮遊ゲート層２５４の部分を露出させることができる。

【0072】

その後、図６Ｄ～図６Ｅに示した製造工程と同様の製造工程を行い、図１および図５に示した構造と同様の不揮発性メモリ装置を得ることができる。

【0073】

当業者は本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができることを容易に理解するのであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

【図面の簡単な説明】

【0074】

【図1】本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。

【図2】本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。

【図3】本開示の一実施形態に係る、図２の不揮発性メモリ装置の領域の概略断面図である。

【図4】本開示の一実施形態に係る、図１の線Ｂ－Ｂ´および線Ｃ－Ｃ´に沿って切り取られた不揮発性メモリ装置の概略断面図である。

【図5】本発明の他の実施例に係る図１の線Ａ－Ａ´に対応する不揮発性メモリ装置の概略的な断面図である。

【図6A】本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【図6B】本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【図6C】本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【図6D】本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【図6E】本開示の一実施形態に係る、図１～図４の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略図である。

【図7A】本開示の一実施形態に係る、図１および図５の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略断面図である。

【図7B】本開示の一実施形態に係る、図１および図５の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略断面図である。

【図7C】本開示の一実施形態に係る、図１および図５の不揮発性メモリ装置を製造するための方法の製造の様々な段階における概略断面図である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7A】

【図7B】

【図7C】