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特開2024-70342測定パターン、測定パターンセット、算出プログラムおよび算出方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024070342
(43)【公開日】2024-05-23
(54)【発明の名称】測定パターン、測定パターンセット、算出プログラムおよび算出方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20240516BHJP
G01R 27/28 20060101ALI20240516BHJP
【ＦＩ】
G01R31/26 B
G01R27/28 Z
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022180761
(22)【出願日】2022-11-11
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】菊池 憲
【テーマコード（参考）】
2G003
2G028
【Ｆターム（参考）】
2G003AA02
2G003AE03
2G003AH05
2G028AA01
2G028BB13
2G028BF05
2G028CG30
(57)【要約】 （修正有）
【課題】高周波特性の精度を向上させる測定パターンを提供する。
【解決手段】測定パターンは、高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給される第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、第２入力電極１４と、第２出力電極１６と、第２基準電極１２と、を備える第２素子３５と、第２入力電極１４に接続し、第２入力電極１４の第２方向に設けられた入力パッド４４と、第２出力電極１６に接続し、第２出力電極１６の第２方向の反対方向に設けられた出力パッド４６と、第２基準電極１２に接続され、第１方向から見て入力パッド４４から出力パッド４６まで設けられ、仮想直線３６に対し線対称である平面形状を有する基準パッド４２と、を備える。
【選択図】図１２
【解決手段】測定パターンは、高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給される第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、第２入力電極１４と、第２出力電極１６と、第２基準電極１２と、を備える第２素子３５と、第２入力電極１４に接続し、第２入力電極１４の第２方向に設けられた入力パッド４４と、第２出力電極１６に接続し、第２出力電極１６の第２方向の反対方向に設けられた出力パッド４６と、第２基準電極１２に接続され、第１方向から見て入力パッド４４から出力パッド４６まで設けられ、仮想直線３６に対し線対称である平面形状を有する基準パッド４２と、を備える。
【選択図】図１２
【特許請求の範囲】
【請求項1】
高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給され、第１方向から見て前記第１入力電極および前記第１出力電極と重なり、前記第１方向に延伸するいずれの仮想直線に対しても非線対称である平面形状を有する第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、
前記第１素子のうち前記第１方向に直交する第２方向における少なくとも一部の領域内の前記第１入力電極の平面形状に相当する平面形状を有する第２入力電極と、前記少なくとも一部の領域内の前記第１出力電極の平面形状に相当する平面形状を有する第２出力電極と、前記第１方向から見て前記第２入力電極および前記第２出力電極と重なり、前記第１方向に延伸する仮想直線に対し線対称である平面形状を有する第２基準電極と、を備える第２素子と、
前記第２入力電極に接続し、前記第２入力電極の前記第２方向に設けられた入力パッドと、
前記第２出力電極に接続し、前記第２出力電極の前記第２方向の反対方向に設けられた出力パッドと、
前記第２基準電極に接続され、前記第１方向から見て前記入力パッドから前記出力パッドまで設けられ、前記仮想直線に対し線対称である平面形状を有する基準パッドと、
を備える測定パターン。
前記第１素子のうち前記第１方向に直交する第２方向における少なくとも一部の領域内の前記第１入力電極の平面形状に相当する平面形状を有する第２入力電極と、前記少なくとも一部の領域内の前記第１出力電極の平面形状に相当する平面形状を有する第２出力電極と、前記第１方向から見て前記第２入力電極および前記第２出力電極と重なり、前記第１方向に延伸する仮想直線に対し線対称である平面形状を有する第２基準電極と、を備える第２素子と、
前記第２入力電極に接続し、前記第２入力電極の前記第２方向に設けられた入力パッドと、
前記第２出力電極に接続し、前記第２出力電極の前記第２方向の反対方向に設けられた出力パッドと、
前記第２基準電極に接続され、前記第１方向から見て前記入力パッドから前記出力パッドまで設けられ、前記仮想直線に対し線対称である平面形状を有する基準パッドと、
を備える測定パターン。
【請求項2】
前記第１入力電極、前記第１出力電極および前記第１基準電極は前記第２方向に延伸し、
前記第１素子は、前記第２方向に配列された第１領域および第２領域を有し、前記第２領域における前記第１基準電極の前記第１方向における幅は、第１領域における前記第１基準電極の前記第１方向における幅より狭い請求項１に記載の測定パターン。
前記第１素子は、前記第２方向に配列された第１領域および第２領域を有し、前記第２領域における前記第１基準電極の前記第１方向における幅は、第１領域における前記第１基準電極の前記第１方向における幅より狭い請求項１に記載の測定パターン。
【請求項3】
前記第１素子は基板上に設けられ、前記第１領域における前記第１基準電極は、基板を貫通するバイアホールを介し、前記基板の下面に設けられた金属層と電気的に接続され、前記第２領域における前記第１基準電極は、前記第１領域における前記第１基準電極および前記バイアホールを介し、前記金属層と電気的に接続され、前記第２領域にはバイアホールは設けられていない請求項２に記載の測定パターン。
【請求項4】
前記第１素子は、前記第２領域において、前記第２方向に延伸し、前記第１方向から見て前記第１基準電極および前記第１入力電極と重なる配線を備え、
前記第１出力電極と前記配線は、前記第１方向において前記第１基準電極を挟み、
前記第２方向における１または複数の箇所において、前記配線と前記第１入力電極とは電気的に接続され、前記第１領域には前記配線は設けられていない請求項２または請求項３に記載の測定パターン。
前記第１出力電極と前記配線は、前記第１方向において前記第１基準電極を挟み、
前記第２方向における１または複数の箇所において、前記配線と前記第１入力電極とは電気的に接続され、前記第１領域には前記配線は設けられていない請求項２または請求項３に記載の測定パターン。
【請求項5】
前記第１素子はトランジスタであり、前記第１入力電極、前記第１出力電極および前記第１基準電極は、それぞれゲート電極、ドレイン電極およびソース電極である請求項２または請求項３に記載の測定パターン。
【請求項6】
前記第１基準電極は、前記第１入力電極および前記第１出力電極を挟むように一対設けられ、
前記第２基準電極は、前記第２入力電極および前記第２出力電極を挟むように一対設けられている請求項１から請求項３のいずれか一項に記載の測定パターン。
前記第２基準電極は、前記第２入力電極および前記第２出力電極を挟むように一対設けられている請求項１から請求項３のいずれか一項に記載の測定パターン。
【請求項7】
前記基準パッドおよび前記入力パッドには第１高周波プローブが接触し、前記基準パッドおよび前記出力パッドには第２高周波プローブが接触する請求項１から請求項３のいずれか一項に記載の測定パターン。
【請求項8】
請求項２または請求項３に記載の測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第１領域における前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第１測定パターンと、
請求項２または請求項３に記載の測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第２領域のうち前記第２方向における少なくとも一部の領域内の前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第２測定パターンと、
を備える測定パターンセット。
請求項２または請求項３に記載の測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第２領域のうち前記第２方向における少なくとも一部の領域内の前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第２測定パターンと、
を備える測定パターンセット。
【請求項9】
コンピュータを、
請求項１から請求項３のいずれか一項に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
請求項１から請求項３のいずれか一項に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
【請求項10】
コンピュータを、
請求項２または請求項３に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
請求項２または請求項３に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
【請求項11】
コンピュータを、
請求項３に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第１領域における前記バイアホールの第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
請求項３に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第１領域における前記バイアホールの第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
【請求項12】
コンピュータを、
請求項４に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記配線に相当する伝送線路の第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
請求項４に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記配線に相当する伝送線路の第２高周波特性を取得する取得部と、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
【請求項13】
コンピュータを、
請求項８に記載の測定パターンセットのうち第１測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、前記測定パターンセットのうち第２測定パターンを用い測定された前記第２素子の第２高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第３高周波特性を取得する取得部と、
前記第１高周波特性、前記第２高周波特性および前記第３高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
請求項８に記載の測定パターンセットのうち第１測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、前記測定パターンセットのうち第２測定パターンを用い測定された前記第２素子の第２高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第３高周波特性を取得する取得部と、
前記第１高周波特性、前記第２高周波特性および前記第３高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラム。
【請求項14】
請求項１から請求項３のいずれか一項に記載の測定パターンを用い測定された前記第２素子の第１高周波特性を取得するステップと、
シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得するステップと、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出するステップと、
を含む算出方法。
シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得するステップと、
前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出するステップと、
を含む算出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、測定パターン、測定パターンセット、算出プログラムおよび算出方法に関する。
【背景技術】
【0002】
トランジスタ等の高周波素子を用いた高周波回路の設計には、高周波素子の高周波特性を表現するモデルを用いる。高周波素子の高周波特性の測定は、高周波信号が入力する入力パッドと基準電位が供給される基準パッドとに高周波プローブを接触させ、高周波信号が出力する出力パッドと基準パッドとに高周波プローブを接触させることにより行う（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－２８７８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高周波素子が非対称な場合、基準パッドが非対称となる。このため、高周波素子の高周波素子を測定するときに用いる基準パッドの影響を除去することが難しくなる。これにより、高周波素子を用いた高周波回路の設計に用いる高周波特性のモデルの精度が低下する。
【0005】
本開示は、上記課題に鑑みなされたものであり、高周波特性の精度を向上させることを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給され、第１方向から見て前記第１入力電極および前記第１出力電極と重なり、前記第１方向に延伸するいずれの仮想直線に対しても非線対称である平面形状を有する第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、前記第１素子のうち前記第１方向に直交する第２方向における少なくとも一部の領域内の前記第１入力電極の平面形状に相当する平面形状を有する第２入力電極と、前記少なくとも一部の領域内の前記第１出力電極の平面形状に相当する平面形状を有する第２出力電極と、前記第１方向から見て前記第２入力電極および前記第２出力電極と重なり、前記第１方向に延伸する仮想直線に対し線対称である平面形状を有する第２基準電極と、を備える第２素子と、前記第２入力電極に接続し、前記第２入力電極の前記第２方向に設けられた入力パッドと、前記第２出力電極に接続し、前記第２出力電極の前記第２方向の反対方向に設けられた出力パッドと、前記第２基準電極に接続され、前記第１方向から見て前記入力パッドから前記出力パッドまで設けられ、前記仮想直線に対し線対称である平面形状を有する基準パッドと、を備える測定パターンである。
【発明の効果】
【0007】
本開示によれば、高周波特性の精度を向上させることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給され、第１方向から見て前記第１入力電極および前記第１出力電極と重なり、前記第１方向に延伸するいずれの仮想直線に対しても非線対称である平面形状を有する第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、前記第１素子のうち前記第１方向に直交する第２方向における少なくとも一部の領域内の前記第１入力電極の平面形状に相当する平面形状を有する第２入力電極と、前記少なくとも一部の領域内の前記第１出力電極の平面形状に相当する平面形状を有する第２出力電極と、前記第１方向から見て前記第２入力電極および前記第２出力電極と重なり、前記第１方向に延伸する仮想直線に対し線対称である平面形状を有する第２基準電極と、を備える第２素子と、前記第２入力電極に接続し、前記第２入力電極の前記第２方向に設けられた入力パッドと、前記第２出力電極に接続し、前記第２出力電極の前記第２方向の反対方向に設けられた出力パッドと、前記第２基準電極に接続され、前記第１方向から見て前記入力パッドから前記出力パッドまで設けられ、前記仮想直線に対し線対称である平面形状を有する基準パッドと、を備える測定パターンである。これにより、高周波特性の精度を向上させることができる。
（２）上記（１）において、前記第１入力電極、前記第１出力電極および前記第１基準電極は前記第２方向に延伸し、前記第１素子は、前記第２方向に配列された第１領域および第２領域を有し、前記第２領域における前記第１基準電極の前記第１方向における幅は、第１領域における前記第１基準電極の前記第１方向における幅より狭くてもよい。
（３）上記（２）において、前記第１素子は基板上に設けられ、前記第１領域における前記第１基準電極は、基板を貫通するバイアホールを介し、前記基板の下面に設けられた金属層と電気的に接続され、前記第２領域における前記第１基準電極は、前記第１領域における前記第１基準電極および前記バイアホールを介し、前記金属層と電気的に接続され、前記第２領域にはバイアホールは設けられていなくてもよい。
（４）上記（２）において、前記第１素子は、前記第２領域において、前記第２方向に延伸し、前記第１方向から見て前記第１基準電極および前記第１入力電極と重なる配線を備え、前記第１出力電極と前記配線は、前記第１方向において前記第１基準電極を挟み、前記第２方向における１または複数の箇所において、前記配線と前記第１入力電極とは電気的に接続され、前記第１領域には前記配線は設けられていなくてもよい。
（５）上記（２）から（４）のいずれかにおいて、前記第１素子はトランジスタであり、前記第１入力電極、前記第１出力電極および前記第１基準電極は、それぞれゲート電極、ドレイン電極およびソース電極であってもよい。
（６）上記（１）から（５）のいずれかにおいて、前記第１基準電極は、前記第１入力電極および前記第１出力電極を挟むように一対設けられ、前記第２基準電極は、前記第２入力電極および前記第２出力電極を挟むように一対設けられていてもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基準パッドおよび前記入力パッドには第１高周波プローブが接触し、前記基準パッドおよび前記出力パッドには第２高周波プローブが接触してもよい。
（８）測定パターンセットは、上記（２）から（５）のいずれかの測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第１領域における前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第１測定パターンと、上記（２）から（５）のいずれかの測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第２領域のうち前記第２方向における少なくとも一部の領域内の前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第２測定パターンと、を備えてもよい。
（９）算出プログラムは、コンピュータを、上記（１）から（７）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１０）算出プログラムは、コンピュータを、上記（２）から（５）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１１）算出プログラムは、コンピュータを、上記（３）の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第１領域における前記バイアホールの第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１２）算出プログラムは、コンピュータを、上記（４）の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記配線に相当する伝送線路の第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラムでもよい。
（１３）算出プログラムは、コンピュータを、上記（８）の測定パターンセットのうち第１測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、前記測定パターンセットのうち第２測定パターンを用い測定された前記第２素子の第２高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第３高周波特性を取得する取得部と、前記第１高周波特性、前記第２高周波特性および前記第３高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１４）算出方法は、（１）から（７）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得するステップと、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得するステップと、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出するステップと、を含む算出方法でもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力する第１入力電極と、高周波信号が出力する第１出力電極と、基準電位が供給され、第１方向から見て前記第１入力電極および前記第１出力電極と重なり、前記第１方向に延伸するいずれの仮想直線に対しても非線対称である平面形状を有する第１基準電極と、を備える第１素子の高周波特性を測定する測定パターンであって、前記第１素子のうち前記第１方向に直交する第２方向における少なくとも一部の領域内の前記第１入力電極の平面形状に相当する平面形状を有する第２入力電極と、前記少なくとも一部の領域内の前記第１出力電極の平面形状に相当する平面形状を有する第２出力電極と、前記第１方向から見て前記第２入力電極および前記第２出力電極と重なり、前記第１方向に延伸する仮想直線に対し線対称である平面形状を有する第２基準電極と、を備える第２素子と、前記第２入力電極に接続し、前記第２入力電極の前記第２方向に設けられた入力パッドと、前記第２出力電極に接続し、前記第２出力電極の前記第２方向の反対方向に設けられた出力パッドと、前記第２基準電極に接続され、前記第１方向から見て前記入力パッドから前記出力パッドまで設けられ、前記仮想直線に対し線対称である平面形状を有する基準パッドと、を備える測定パターンである。これにより、高周波特性の精度を向上させることができる。
（２）上記（１）において、前記第１入力電極、前記第１出力電極および前記第１基準電極は前記第２方向に延伸し、前記第１素子は、前記第２方向に配列された第１領域および第２領域を有し、前記第２領域における前記第１基準電極の前記第１方向における幅は、第１領域における前記第１基準電極の前記第１方向における幅より狭くてもよい。
（３）上記（２）において、前記第１素子は基板上に設けられ、前記第１領域における前記第１基準電極は、基板を貫通するバイアホールを介し、前記基板の下面に設けられた金属層と電気的に接続され、前記第２領域における前記第１基準電極は、前記第１領域における前記第１基準電極および前記バイアホールを介し、前記金属層と電気的に接続され、前記第２領域にはバイアホールは設けられていなくてもよい。
（４）上記（２）において、前記第１素子は、前記第２領域において、前記第２方向に延伸し、前記第１方向から見て前記第１基準電極および前記第１入力電極と重なる配線を備え、前記第１出力電極と前記配線は、前記第１方向において前記第１基準電極を挟み、前記第２方向における１または複数の箇所において、前記配線と前記第１入力電極とは電気的に接続され、前記第１領域には前記配線は設けられていなくてもよい。
（５）上記（２）から（４）のいずれかにおいて、前記第１素子はトランジスタであり、前記第１入力電極、前記第１出力電極および前記第１基準電極は、それぞれゲート電極、ドレイン電極およびソース電極であってもよい。
（６）上記（１）から（５）のいずれかにおいて、前記第１基準電極は、前記第１入力電極および前記第１出力電極を挟むように一対設けられ、前記第２基準電極は、前記第２入力電極および前記第２出力電極を挟むように一対設けられていてもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基準パッドおよび前記入力パッドには第１高周波プローブが接触し、前記基準パッドおよび前記出力パッドには第２高周波プローブが接触してもよい。
（８）測定パターンセットは、上記（２）から（５）のいずれかの測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第１領域における前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第１測定パターンと、上記（２）から（５）のいずれかの測定パターンであって、前記第２入力電極および前記第２出力電極の平面形状は前記第２領域のうち前記第２方向における少なくとも一部の領域内の前記第１入力電極および前記第１出力電極の平面形状にそれぞれ相当する第２測定パターンと、を備えてもよい。
（９）算出プログラムは、コンピュータを、上記（１）から（７）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１０）算出プログラムは、コンピュータを、上記（２）から（５）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１１）算出プログラムは、コンピュータを、上記（３）の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記第１領域における前記バイアホールの第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１２）算出プログラムは、コンピュータを、上記（４）の測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、シミュレーションにより算出された前記配線に相当する伝送線路の第２高周波特性を取得する取得部と、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、
として機能させるための算出プログラムでもよい。
（１３）算出プログラムは、コンピュータを、上記（８）の測定パターンセットのうち第１測定パターンを用い測定された前記第２素子の第１高周波特性を取得し、前記測定パターンセットのうち第２測定パターンを用い測定された前記第２素子の第２高周波特性を取得し、シミュレーションにより算出された前記第２領域における前記第１基準電極に相当する伝送線路の第３高周波特性を取得する取得部と、前記第１高周波特性、前記第２高周波特性および前記第３高周波特性に基づき、前記第１素子の高周波特性を算出する算出部と、として機能させるための算出プログラムでもよい。
（１４）算出方法は、（１）から（７）のいずれかの測定パターンを用い測定された前記第２素子の第１高周波特性を取得するステップと、シミュレーションにより算出され、前記第１素子と前記第２素子との形状の差の部分の少なくとも一部における第２高周波特性を取得するステップと、前記第１高周波特性および前記第２高周波特性に基づき、前記第１素子の高周波特性を算出するステップと、を含む算出方法でもよい。
【0010】
［本開示の実施形態の詳細］
本開示の実施形態にかかる測定パターン、測定パターンセット、算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる測定パターン、測定パターンセット、算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0011】
以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。算出装置は、コンピュータを備えて構成され、算出装置の各機能は、コンピュータの記憶装置に記憶されたコンピュータプログラムがコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって実行されることで発揮される。コンピュータプログラムは、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記憶媒体に記憶させることができる。
【0012】
［実施例１］
実施例１では、高周波素子としてＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高周波特性のモデル（例えば大信号モデル）を構築するための測定パターンおよび算出プログラムについて説明する。
実施例１では、高周波素子としてＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高周波特性のモデル（例えば大信号モデル）を構築するための測定パターンおよび算出プログラムについて説明する。
【0013】
［モデル化するＦＥＴの構造］
まず、モデル化するＦＥＴの構造を説明する。図１は、実施例１におけるＦＥＴの平面図である。基板１０の上面の法線方向をＺ方向、フィンガ状のソース電極１２、ゲート電極１４およびドレイン電極１６の延伸する方向をＹ方向（第１方向に直交する第２方向）、配列する方向をＸ方向（第１方向）とする。
まず、モデル化するＦＥＴの構造を説明する。図１は、実施例１におけるＦＥＴの平面図である。基板１０の上面の法線方向をＺ方向、フィンガ状のソース電極１２、ゲート電極１４およびドレイン電極１６の延伸する方向をＹ方向（第１方向に直交する第２方向）、配列する方向をＸ方向（第１方向）とする。
【0014】
図１に示すように、ＦＥＴ１００では、基板１０の上面に活性領域１１が設けられている。活性領域１１以外の領域は非活性領域である。基板１０の活性領域上に複数のソース電極１２、複数のゲート電極１４および複数のドレイン電極１６が設けられている。複数のソース電極１２と複数のドレイン電極１６とは、Ｘ方向において１つずつ交互に設けられている。１つのソース電極１２と１つのドレイン電極１６との間に１つのゲート電極１４が設けられている。１つのソース電極１２、１つのドレイン電極１６および１つのゲート電極１４は単位ＦＥＴ３７を形成する。複数の単位ＦＥＴ３７はＸ方向に配列する。単位ＦＥＴ３７はＹ方向に配列する領域３４と３２とを有する。
【0015】
領域３４および３２におけるゲート電極１４のＸ方向における幅は互いに同じであり、領域３４および３２におけるドレイン電極１６のＸ方向における幅が互いに同じである。領域３４におけるソース電極１２の幅は、領域３２におけるソース電極１２の幅より小さい。領域３２におけるソース電極１２ｂにはバイアホール２２が設けられている。領域３４における２つのソース電極１２ａが領域３２における１つのソース電極１２ｂに接続されている。領域３４における２つのソース電極１２ａの間にはＹ方向に延伸する配線１８ａが設けられている。配線１８ａはＸ方向に延伸する配線１８ｂによりゲート電極１４に接続されている。
【0016】
複数のドレイン電極１６のＹ方向における＋端はドレインバスバー２６に電気的に接続されている。複数のゲート電極１４および複数の配線１８ａはＹ方向における－端においてゲートバスバーに電気的に接続されている。ドレイン電極１６のうちソース電極１２からＹ方向に突き出しドレインバスバー２６と接続される部分は接続部１６ｄである。ゲート電極１４のうちソース電極１２からＹ方向に突き出しゲートバスバー２４と接続される部分は接続部１４ｄである。
【0017】
１つのドレイン電極１６、ドレイン電極１６を挟む一対のゲート電極１４、一対のゲート電極１４を挟む一対のソース電極１２ａおよび１２ｂ、並びに領域３４において一対のソース電極１２ａを挟む一対の配線１８ａはユニットセル３０を形成する。所望の個数のユニットセル３０をＸ方向に配列させることで、複数の単位ＦＥＴ３７を有するＦＥＴが形成される。
【0018】
［ユニットセルの構造］
図２は、実施例１におけるユニットセルの平面図である。図３および図４は、図２におけるそれぞれＡ－Ａ断面図およびＢ－Ｂ断面図である。図２から図４に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０の下面には金属層２８が設けられている。金属層２８にはグランド電位等の基準電位が供給される。
図２は、実施例１におけるユニットセルの平面図である。図３および図４は、図２におけるそれぞれＡ－Ａ断面図およびＢ－Ｂ断面図である。図２から図４に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０の下面には金属層２８が設けられている。金属層２８にはグランド電位等の基準電位が供給される。
【0019】
領域３２における基板１０上には、ソース電極１２ｂ、ゲート電極１４およびドレイン電極１６が設けられている。ソース電極１２ｂの下の基板１０には、基板１０を貫通するバイアホール２２が設けられている。ソース電極１２ｂはバイアホール２２の内面に形成された金属層２８ａを介し金属層２８に電気的に接続されている。これにより、ソース電極１２ｂは、金属層２８と電気的に接続され短絡されている。ソース電極１２ｂと金属層２８とはほぼ同電位となり、ソース電極１２ｂには金属層２８に供給された基準電位が供給される。ドレイン電極１６のうち、ソース電極１２からＹ方向の＋方向に突き出した部分は接続部１６ｄであり、接続部１６ｄのＹ方向における長さは図１の接続部１６ｄのＹ方向における長さと同じである。
【0020】
領域３４における基板１０上には、配線１８ａ、ソース電極１２ａ、ゲート電極１４およびドレイン電極１６が設けられている。ソース電極１２ｂにはバイアホールが設けられておらず、ソース電極１２ｂには、ソース電極１２ａおよびバイアホール２２を介し基準電位が供給される。Ｙ方向におけるゲート電極１４の３箇所３１ａから３１ｃにおいて、配線１８ａは配線１８ｂを介しゲート電極１４に電気的に接続されている。配線１８ｂとソース電極１２ｂとは、絶縁層を介し交差し、電気的には接続されない。Ｙ方向における箇所３１ａから３１ｃの個数は１個でもよいし複数でもよい。領域３４は、Ｙ方向において箇所３１ａから３１ｃを境界とする複数の領域３４ａから３４ｃに分割される。ゲート電極１４のうち、ソース電極１２からＹ方向の－方向に突き出した部分は接続部１４ｄであり、接続部１４ｄのＹ方向における長さは図１の接続部１４ｄのＹ方向における長さと同じである。
【0021】
ＦＥＴ１００がＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｒｉｔｙ Ｔｒａｎｓｉｓｉｔｏｒ）のような窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、ダイヤモンド基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。ＧａＮ ＨＥＭＴの場合、半導体層１０ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。
【0022】
ソース電極１２およびドレイン電極１６は、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜等の金属膜である。ゲート電極１４および配線１８ａは、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜等の金属膜である。
【0023】
ゲート電極１４がＹ方向に長くなるとゲート抵抗が高くなる。ユニットセル３０では、配線１８ａおよび１８ｂを設けることで、Ｙ方向においてゲート電極１４に高周波信号が供給される１または複数の箇所３１ａから３１ｃを設けることができる。これにより、実質的なゲート抵抗を低減できる。配線１８ａを設けるため、領域３４において、ソース電極１２ａのＸ方向における幅を、ソース電極１２ｂのＸ方向における幅より小さくすることになる。Ｘ方向に延伸する仮想直線３６（仮想した直線）を仮想する。ユニットセル３０（特にソース電極１２）は、仮想直線３６だけでなく、Ｘ方向に延伸するいずれの仮想直線３６に対しても非線対称である。
【0024】
［ユニットセルの測定パターンの例］
ユニットセル３０の高周波特性を測定する測定パターンについて説明する。図５は、実施例１における測定パターンを示す平面図である。図５に示すように、測定パターン１１０では、基板１０上にユニットセル３０とランチャー４０が設けられている。ユニットセル３０にはバイアホールは設けられていない。ランチャー４０は、基準パッド４２、入力パッド４４および出力パッド４６を備えている。基準パッド４２は、Ｘ方向においてユニットセル３０、入力パッド４４および出力パッド４６を挟むように一対設けられている。一対の基準パッド４２はソース電極１２ｂに接続される。ソース電極１２ａはソース電極１２ｂを介し基準パッド４２に電気的に接続される。これは、図２に示す実際のユニットセル３０では、ソース電極１２ａはソース電極１２ｂおよびバイアホール２２を介し基準電位が供給されることに対応する。ユニットセル３０の高周波特性を精度よく測定するため、基準パッド４２はソース電極１２ｂに接続される。ランチャー４０は例えば金膜等の金属膜である。
ユニットセル３０の高周波特性を測定する測定パターンについて説明する。図５は、実施例１における測定パターンを示す平面図である。図５に示すように、測定パターン１１０では、基板１０上にユニットセル３０とランチャー４０が設けられている。ユニットセル３０にはバイアホールは設けられていない。ランチャー４０は、基準パッド４２、入力パッド４４および出力パッド４６を備えている。基準パッド４２は、Ｘ方向においてユニットセル３０、入力パッド４４および出力パッド４６を挟むように一対設けられている。一対の基準パッド４２はソース電極１２ｂに接続される。ソース電極１２ａはソース電極１２ｂを介し基準パッド４２に電気的に接続される。これは、図２に示す実際のユニットセル３０では、ソース電極１２ａはソース電極１２ｂおよびバイアホール２２を介し基準電位が供給されることに対応する。ユニットセル３０の高周波特性を精度よく測定するため、基準パッド４２はソース電極１２ｂに接続される。ランチャー４０は例えば金膜等の金属膜である。
【0025】
一対の基準パッド４２および入力パッド４４のＹ方向における－端付近には、それぞれグランドプローブ４７ａおよび信号プローブ４７ｂを有する高周波プローブ４８ａが接触する。一対の基準パッド４２および出力パッド４６のＹ方向における＋端付近には、それぞれグランドプローブ４７ａおよび信号プローブ４７ｂを有する高周波プローブ４８ｂが接触する。
【0026】
測定パターン１１０では、ユニットセル３０がいずれの仮想直線３６に対しても非対称なため、基準パッド４２がいずれの仮想直線３６に対しても非対称となる。この場合、ユニットセル３０から入力パッド４４の方に向かう電流リターンパス４１ａと、ユニットセル３０から出力パッド４６の方に向かう電流リターンパス４１ｂとが非対称となる。測定パターン１１０を用いユニットセル３０の高周波特性を測定する場合、測定された高周波特性（例えばＳパラメータ）からランチャー４０の高周波特性を取り除く、いわいるディエンベディング（ｄｅ－ｅｍｂｅｄｄｉｎｇ）を行う。ディエンベディングを行う方法としてオープン・ショート法がある。しかし、オープン・ショート法は、仮想直線３６をランチャー４０のＹ方向における中心線としたとき、ランチャー４０が仮想直線３６に対し線対称なことが前提であり、ランチャー４０が仮想直線３６に対し非対称な場合には、高周波特性の精度が低下する。
【0027】
実施例１では、ユニットセル３０が非対称な場合に、ユニットセル３０の高周波特性を精度よく算出するプログラムおよび算出方法を提供する。以下、実施例１におけるユニットセル３０の高周波特性を算出する算出方法および測定パターンについて説明する。
【0028】
[コンピュータのブロック図]
図６は、実施例１におけるコンピュータのブロック図である。コンピュータ６０は、ソフトウエアと協働しユニットセル３０の高周波特性を算出する算出装置として機能する。コンピュータ６０は、ユニットセル３０の高周波特性を算出する算出プログラムを実行し、ユニットセル３０の高周波特性を算出する算出方法を実行する。
図６は、実施例１におけるコンピュータのブロック図である。コンピュータ６０は、ソフトウエアと協働しユニットセル３０の高周波特性を算出する算出装置として機能する。コンピュータ６０は、ユニットセル３０の高周波特性を算出する算出プログラムを実行し、ユニットセル３０の高周波特性を算出する算出方法を実行する。
【0029】
コンピュータ６０は、プロセッサ６２、メモリ６４、入出力装置６６および内部バス６８を備えている。プロセッサ６２は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であり、算出プログラムおよび算出方法を実行する。メモリ６４は、例えば揮発性メモリまたは不揮発性メモリであり、プロセッサ６２が算出プログラムおよび算出方法を実行するときに用いるデータ等を記憶する。メモリ６４は、プロセッサ６２が実行する算出プログラムを記憶してもよい。入出力装置６６は、プロセッサ６２が取得するデータを外部装置から入力し、プロセッサ６２が出力するデータを外部装置に出力する。内部バス６８は、プロセッサ６２、メモリ６４および入出力装置６６を接続し、データ等を伝送する。算出プログラムは、記憶媒体６５に記憶される。記憶媒体６５は、例えば一時的でない有形の媒体であり、ＣＤ－ＲＯＭまたはＤＶＤ等である。
【0030】
［ユニットセルの等価回路］
図７は、実施例１におけるユニットセルの平面図である。ユニットセル３０は、ＦＥＴ３５ａから３５ｃ、３３、バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８に分解できる。ＦＥＴ３５ａ、３５ｂ、３５ｃは、領域３４ａ、３４ｂおよび３４ｃにおけるＦＥＴにそれぞれ対応する。ＦＥＴ３３は領域３２におけるＦＥＴに対応する。バイアホールＶ２２は、バイアホール２２内の金属層２８ａに対応する。分布定数線路Ｌ１２は、領域３４におけるソース電極１２ａに対応する。分布定数線路Ｌ１８は、領域３４における配線１８ａに対応する。
図７は、実施例１におけるユニットセルの平面図である。ユニットセル３０は、ＦＥＴ３５ａから３５ｃ、３３、バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８に分解できる。ＦＥＴ３５ａ、３５ｂ、３５ｃは、領域３４ａ、３４ｂおよび３４ｃにおけるＦＥＴにそれぞれ対応する。ＦＥＴ３３は領域３２におけるＦＥＴに対応する。バイアホールＶ２２は、バイアホール２２内の金属層２８ａに対応する。分布定数線路Ｌ１２は、領域３４におけるソース電極１２ａに対応する。分布定数線路Ｌ１８は、領域３４における配線１８ａに対応する。
【0031】
図８は、実施例１におけるユニットセルの等価回路を示す回路図である。図８に示すように、ユニットセル３０は、ＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３を有している。基準電位となる金属層２８に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のソースＳが共通に電気的に接続されている。ゲートバスバー２４に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のゲートＧが共通に電気的に接続されている。ドレインバスバー２６に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のドレインＤが共通に電気的に接続されている。
【0032】
ゲートバスバー２４とＦＥＴ３５ｂのゲートＧとの間、ＦＥＴ３５ｂのゲートＧとＦＥＴ３５ｃのゲートＧとの間、およびＦＥＴ３５ｃのゲートＧとＦＥＴ３３のゲートＧとの間には分布定数線路Ｌ１４が各々接続されている。分布定数線路Ｌ１４は、ゲート電極１４に相当する。ゲート電極１４は細いため、線路としての高周波特性が無視できない場合には分布定数線路Ｌ１４を設ける。分布定数線路Ｌ１４を設けなくてもよい。
【0033】
分布定数線路Ｌ１４に並列に分布定数線路Ｌ１８が接続されている。分布定数線路Ｌ１８は、配線１８ａに相当する。ＦＥＴ３５ａのソースＳとＦＥＴ３５ｂのソースＳとの間、ＦＥＴ３５ｂのソースＳとＦＥＴ３５ｃのソースＳとの間、およびＦＥＴ３５ｃのソースＳとＦＥＴ３３のソースＳとの間には分布定数線路Ｌ１２が各々接続されている。分布定数線路Ｌ１２は、ソース電極１２ａに相当する。ＦＥＴ３３のソースＳと金属層２８との間にインダクタＬ２２と抵抗Ｒ２２が直列に接続されている。インダクタＬ２２と抵抗Ｒ２２は、バイアホールＶ２２に相当する。
【0034】
実施例１では、ＦＥＴ３５ａから３５ｃおよび３３の高周波特性を対称なランチャーを有する測定パターンを用い測定する。バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８の高周波特性は電磁界解析等のシミュレーションにより算出する。
【0035】
［高周波特性算出の方法］
図９は、実施例１における算出装置の機能ブロック図である。図９に示すように、算出装置７０は、取得部７２、算出部７４、調整部７６および出力部７８を備えている。コンピュータ６０は、ソフトウエアと協働し、取得部７２、算出部７４、調整部７６および出力部７８として機能する。
図９は、実施例１における算出装置の機能ブロック図である。図９に示すように、算出装置７０は、取得部７２、算出部７４、調整部７６および出力部７８を備えている。コンピュータ６０は、ソフトウエアと協働し、取得部７２、算出部７４、調整部７６および出力部７８として機能する。
【0036】
図１０は、実施例１におけるユニットセルの高周波特性を算出する算出方法を示すフローチャートである。図１０に示すように、プロセッサ６２（取得部７２）は、対称なランチャーを用い測定したＦＥＴの高周波特性を、入出力装置６６を介し外部装置から取得する（ステップＳ１０）。ＦＥＴの高周波特性は、例えばＦＥＴ３５ａから３５ｃおよび３３の高周波特性を含む。プロセッサ６２（取得部７２）は、シミュレーションにおいて算出されたバイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８の高周波特性を、入出力装置６６を介し取得する（ステップＳ１２）。
【0037】
プロセッサ６２（算出部７４）は、取得したＦＥＴ、バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８の高周波特性に基づき、ユニットセル３０の高周波特性を算出する（ステップＳ１４）。これにより、ユニットセル３０の高周波特性を表すモデルが算出される。プロセッサ６２（調整部７６）は、非対称なランチャーを用い測定したユニットセル３０の高周波特性を用い、算出されたユニットセル３０の高周波特性を調整する（ステップＳ１６）。ステップＳ１６は行わなくてもよい。プロセッサ６２（出力部７８）は、算出したユニットセル３０の高周波特性（モデル）を、入出力装置６６を介し外部装置に出力する（ステップＳ１８）。その後終了する。
【0038】
［ステップＳ１０の例］
図１１は、図１０のステップＳ１０において、コンピュータが取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図１１の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
図１１は、図１０のステップＳ１０において、コンピュータが取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図１１の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
【0039】
図１１に示すように、測定パターン１０２を用いＦＥＴ３５のＳ（散乱）パラメータを測定する（ステップＳ２０）。
【0040】
［測定パターンの例］
図１２は、実施例１における測定パターンの平面図である。図１２に示す測定パターン１０２は、ＦＥＴ３５の高周波特性を測定するための測定パターンである。測定パターン１０２は、基板１０上に設けられたＦＥＴ３５およびランチャー４０を備えている。ＦＥＴ３５は、図７のユニットセル３０のＦＥＴ３５ａから３５ｃおよび３３を合わせたＦＥＴに相当する。ＦＥＴ３５におけるゲート電極１４およびドレイン電極１６は、ユニットセル３０におけるゲート電極１４およびドレイン電極１６と同じ構成である。すなわち、ＦＥＴ３５におけるゲート電極１４およびドレイン電極１６の平面形状、厚さおよび材料は、ユニットセル３０におけるゲート電極１４およびドレイン電極１６の平面形状、厚さおよび材料とそれぞれ同じである。
図１２は、実施例１における測定パターンの平面図である。図１２に示す測定パターン１０２は、ＦＥＴ３５の高周波特性を測定するための測定パターンである。測定パターン１０２は、基板１０上に設けられたＦＥＴ３５およびランチャー４０を備えている。ＦＥＴ３５は、図７のユニットセル３０のＦＥＴ３５ａから３５ｃおよび３３を合わせたＦＥＴに相当する。ＦＥＴ３５におけるゲート電極１４およびドレイン電極１６は、ユニットセル３０におけるゲート電極１４およびドレイン電極１６と同じ構成である。すなわち、ＦＥＴ３５におけるゲート電極１４およびドレイン電極１６の平面形状、厚さおよび材料は、ユニットセル３０におけるゲート電極１４およびドレイン電極１６の平面形状、厚さおよび材料とそれぞれ同じである。
【0041】
ＦＥＴ３５におけるソース電極１２の厚さおよび材料は、ユニットセル３０におけるソース電極１２の厚さおよび材料とそれぞれ同じである。ＦＥＴ３５のソース電極１２のＸ方向における幅はＹ方向において均一である。これにより、ＦＥＴ３５およびランチャー４０のＹ方向における中心線を仮想直線３６としたとき、ソース電極１２は、仮想直線３６に対し線対称である。ＦＥＴ３５には、ユニットセル３０における領域３２および３４に相当する領域３２ａおよび３４ｄが設けられている。
【0042】
ランチャー４０の入力パッド４４は、ＦＥＴ３５のＹ方向における－方向に設けられ、ＦＥＴ３５のゲート電極１４が電気的に接続される。ゲート電極１４のうちＦＥＴ３５と入力パッド４４との接続部１４ｄのＹ方向における長さは、ユニットセル３０の接続部１４ｄのＹ方向における長さと同じである。
【0043】
ランチャー４０の出力パッド４６は、ＦＥＴ３５のＹ方向における＋方向に設けられ、ＦＥＴ３５のゲート電極１４が電気的に接続される。ゲート電極１４のうちＦＥＴ３５と出力パッド４６との接続部１６ｄのＹ方向における長さは、ユニットセル３０の接続部１６ｄのＹ方向における長さと同じである。
【0044】
ランチャー４０の基準パッド４２は、Ｘ方向においてＦＥＴ３５を挟むように一対設けられている。基準パッド４２は、Ｘ方向から見てＦＥＴ３５のソース電極１２の全てに接続するように設けられている。基準パッド４２は、仮想直線３６に対し線対称に設けられている。
【0045】
図５と同様に、一対の基準パッド４２および入力パッド４４のＹ方向における－端付近には、それぞれグランドプローブ４７ａおよび信号プローブ４７ｂを有する高周波プローブ４８ａが接触する。一対の基準パッド４２および出力パッド４６のＹ方向における＋端付近には、それぞれグランドプローブ４７ａおよび信号プローブ４７ｂを有する高周波プローブ４８ｂが接触する。高周波プローブ４８ａおよび４８ｂは、信号プローブ４７ｂをグランドプローブ４７ａが挟むコプレーナ型のプローブである。
【0046】
測定パターン１０２では、基準パッド４２が仮想直線３６に対し線対称なため、ＦＥＴ３５から入力パッド４４の方に向かう電流リターンパス４１ａと、ＦＥＴ３５から出力パッド４６の方に向かう電流リターンパス４１ｂとが対称となる。このため、オープン・ショート法を用い、ランチャー４０のディエンベディングを精度良く行うことができる。
【0047】
［ＦＥＴ３５の等価回路］
ＦＥＴ３５をモデル化するときの等価回路ついて説明する。図１３は、ＦＥＴ３５の等価回路を示す回路図である。図１３に示すように、ＦＥＴ３５は、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３を有している。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のドレインＤが共通に電気的に接続されている。
ＦＥＴ３５をモデル化するときの等価回路ついて説明する。図１３は、ＦＥＴ３５の等価回路を示す回路図である。図１３に示すように、ＦＥＴ３５は、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３を有している。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂ、３５ｃおよび３３のドレインＤが共通に電気的に接続されている。
【0048】
入力パッド４４とＦＥＴ３５ｂのゲートＧとの間、ＦＥＴ３５ｂのゲートＧとＦＥＴ３５ｃのゲートＧとの間、およびＦＥＴ３５ｃのゲートＧとＦＥＴ３３のゲートＧとの間には分布定数線路Ｌ１４が各々接続されている。
【0049】
図１１に戻り、ステップＳ２０において測定するＳパラメータは、例えば小信号（すなわち振幅の小さい高周波信号）を用いたＳパラメータである。入力パッド４４をポート１とし、出力パッド４６をポート２としたとき、Ｓパラメータは、Ｓ１１、Ｓ１２、Ｓ２１およびＳ２２である。Ｓパラメータは、例えばネットワークアナライザーを用い測定する。測定するＳパラメータは、ＦＥＴ１００の動作帯域を含む複数の周波数について行う。例えばＦＥＴ１００が無線通信用パワーアンプ（電力増幅器）に用いられる場合、動作帯域は０．５ＧＨｚから１０ＧＨｚのいずれかの帯域である。動作帯域より十分低い周波数ｆｍｉｎから動作帯域より大きい周波数ｆｍａｘまでをスイープし、複数の周波数においてＳパラメータを測定する。ゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓの電圧セット（Ｖｇｓ、Ｖｄｓ）とすると、複数の電圧セット（Ｖｇｓ、Ｖｄｓ）について、周波数をｆｍｉｎからｆｍａｘまでスイープしてＳパラメータを測定する。複数の電圧セットは、例えば大信号（すなわち振幅の大きい高周波信号）における負荷線付近の電圧セットとする。ステップＳ２０において、電流－電圧特性を取得してもよい。電流－電圧特性は、例えば、ドレイン電流Ｉｄａ－ドレイン電圧Ｖｄｓ特性である。
【0050】
ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２）。ダミーパターンは、例えば図１２においてＦＥＴ３５が設けられていないランチャー４０のみのオープンパターン、およびＦＥＴ３５の代わりにランチャー４０と同じ金属層を設けたショートパターンである。オープンパターンおよびショートパターンについて、周波数をｆｍｉｎからｆｍａｘまでスイープしたＳパラメータを測定する。
【0051】
ステップＳ２２において測定したダミーパターンのＳパラメータを用い、ステップＳ２０において測定した測定パターン１０２のＳパラメータをディエンベディングする（ステップＳ２４）。これにより、ＦＥＴ３５のＳパラメータが算出できる。算出されるＦＥＴ３５の高周波特性は、例えば複数の電圧セット（Ｖｇｓ、Ｖｄｓ）において周波数をｆｍｉｎからｆｍａｘまでスイープしたＳパラメータである。
【0052】
その後、ステップＳ２４において算出された高周波特性（Ｓパラメータ）を用いＦＥＴ３５のパラメータを抽出する（ステップＳ２６）。例えば、各電圧セット（Ｖｇｓ、Ｖｄｓ）について、周波数がスイープされたＳパラメータを用い、等価回路パラメータを抽出する。等価回路パラメータは、例えばゲート・ソース容量Ｃｇｓ、ゲート・ドレン容量Ｃｇｄ、ドレイン・ソース容量Ｃｄｓ、ゲート抵抗Ｒｉおよび相互コンダクタンスｇｍである。各電圧セットにおける等価回路パラメータを用い、ＦＥＴ３５の大信号モデルのパラメータを抽出する。大信号モデルは例えばＡｎｇｅｌｏｖモデルである。
【0053】
ゲート電極１４に対応する分布定数線路Ｌ１４のパラメータを算出する（ステップＳ２８）。分布定数線路Ｌ１４のパラメータの算出は、例えば電磁界解析を用い行う。算出する分布定数線路Ｌ１４のパラメータは、例えば伝送線路のパラメータであり、伝送線路の信号線路の長さおよび幅、信号線路を囲む誘電体の誘電率などである。算出する分布定数線路Ｌ１４のパラメータは、Ｓパラメータでもよい。
【0054】
各ＦＥＴ３５ａから３５ｃおよび３３のパラメータを算出する（ステップＳ３０）。ステップＳ２６において算出したＦＥＴ３５のパラメータと、ステップＳ２８において算出した分布定数線路Ｌ１４のパラメータを用い、ＦＥＴ３５ａから３５ｃおよび３３のパラメータを算出する。例えば図１３の等価回路において、ＦＥＴ３５ａから３５ｃおよび３３のパラメータを仮定する。このとき、ＦＥＴ３５ａから３５ｃおよび３３のゲート幅が同じであれば、ＦＥＴ３５ａから３５ｃおよび３３のパラメータは互いに同じである。ＦＥＴ３５ａから３５ｃおよび３３のゲート幅が異なる場合、ゲート幅に応じＦＥＴ３５ａから３５ｃおよび３３のパラメータをスケーリングする。
【0055】
算出された分布定数線路Ｌ１４のパラメータと、仮定したＦＥＴ３５ａから３５ｃおよび３３のパラメータと、を用いＦＥＴ３５のパラメータを算出する。ＦＥＴ３５のパラメータがステップＳ２６において算出したパラメータとなるように、ＦＥＴ３５ａから３５ｃおよび３３のパラメータをフィッティングする。これにより、ＦＥＴ３５ａから３５ｃおよび３３のパラメータが算出できる。ＦＥＴ３５ａから３５ｃおよび３３のパラメータは、例えばＦＥＴ３５ａから３５ｃおよび３３の大信号モデルのパラメータである。
【0056】
算出されたＦＥＴ３５ａから３５ｃおよび３３のパラメータを出力する（ステップＳ３２）。例えば、図１０のステップＳ１０において、プロセッサ６２は、算出されたＦＥＴ３５ａから３５ｃおよび３３のパラメータを取得する。
【0057】
なお、図１０のステップＳ１０において、プロセッサ６２が取得するＦＥＴのパラメータは、ステップＳ２６において算出されたＦＥＴ３５のパラメータでもよい。この場合、ステップＳ１４において、プロセッサ６２はステップＳ３０のＦＥＴ３５ａから３５ｃおよび３３のパラメータの算出を行う。
【0058】
［ステップＳ１２の例］
ステップＳ１２において、プロセッサ６２が取得するバイアホールＶ２２の高周波特性は、例えばバイアホールＶ２２の３次元構造から電磁界解析を用い算出されたバイアホールＶ２２のパラメータである。バイアホールＶ２２のパラメータは、例えば直列接続された抵抗Ｒ２２の抵抗値およびインダクタＬ２２のインダクタンスである。プロセッサ６２が取得する分布定数線路Ｌ１２およびＬ１８の高周波特性は、例えば分布定数線路Ｌ１２およびＬ１８の３次元構造から電磁界解析を用い算出された分布定数線路Ｌ１２およびＬ１８のパラメータである。分布定数線路Ｌ１２およびＬ１８のパラメータは、例えば伝送線路のパラメータであり、伝送線路の信号線路の長さおよび幅、信号線路を囲む誘電体の誘電率などである。算出する分布定数線路Ｌ１２およびＬ１８のパラメータは、Ｓパラメータでもよい。
ステップＳ１２において、プロセッサ６２が取得するバイアホールＶ２２の高周波特性は、例えばバイアホールＶ２２の３次元構造から電磁界解析を用い算出されたバイアホールＶ２２のパラメータである。バイアホールＶ２２のパラメータは、例えば直列接続された抵抗Ｒ２２の抵抗値およびインダクタＬ２２のインダクタンスである。プロセッサ６２が取得する分布定数線路Ｌ１２およびＬ１８の高周波特性は、例えば分布定数線路Ｌ１２およびＬ１８の３次元構造から電磁界解析を用い算出された分布定数線路Ｌ１２およびＬ１８のパラメータである。分布定数線路Ｌ１２およびＬ１８のパラメータは、例えば伝送線路のパラメータであり、伝送線路の信号線路の長さおよび幅、信号線路を囲む誘電体の誘電率などである。算出する分布定数線路Ｌ１２およびＬ１８のパラメータは、Ｓパラメータでもよい。
【0059】
［ステップＳ１４の例］
ステップＳ１４において、プロセッサ６２は、ステップＳ１０において取得したＦＥＴ３５ａから３５ｃおよび３３の高周波特性、ステップＳ１２において取得したバイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８の高周波特性を、合成し、ユニットセル３０の高周波モデルを作成する。例えば、図８における等価回路のＦＥＴ３５ａから３５ｃおよび３３、バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８として、ＦＥＴ３５ａから３５ｃおよび３３のパラメータ、バイアホールＶ２２のパラメータ、分布定数線路Ｌ１２、Ｌ１４およびＬ１８パラメータを用いることで、ユニットセル３０の高周波信号におけるモデルが作成される。
ステップＳ１４において、プロセッサ６２は、ステップＳ１０において取得したＦＥＴ３５ａから３５ｃおよび３３の高周波特性、ステップＳ１２において取得したバイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８の高周波特性を、合成し、ユニットセル３０の高周波モデルを作成する。例えば、図８における等価回路のＦＥＴ３５ａから３５ｃおよび３３、バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８として、ＦＥＴ３５ａから３５ｃおよび３３のパラメータ、バイアホールＶ２２のパラメータ、分布定数線路Ｌ１２、Ｌ１４およびＬ１８パラメータを用いることで、ユニットセル３０の高周波信号におけるモデルが作成される。
【0060】
ステップＳ１４において算出されるユニットセル３０の高周波特性は、例えば、ＦＥＴ３５ａから３５ｃおよび３３のパラメータ、バイアホールＶ２２のパラメータ、分布定数線路Ｌ１２、Ｌ１４およびＬ１８パラメータである。ユニットセル３０の高周波特性は、Ｓパラメータでもよい。
【0061】
［ステップＳ１６の例］
図１４は、図１０のステップＳ１６における調整の方法を示すフローチャートである。図１４に示すように、プロセッサ６２は、ステップＳ１４において算出したユニットセル３０の高周波特性を取得する（ステップＳ４０）。プロセッサ６２は、図５の非対称なランチャー４０の高周波特性を取得する（ステップＳ４２）。ランチャー４０の高周波特性は、例えばＳパラメータであり、ダミーパターンを用い測定してもよいし、電磁界解析を用い算出してもよい。
図１４は、図１０のステップＳ１６における調整の方法を示すフローチャートである。図１４に示すように、プロセッサ６２は、ステップＳ１４において算出したユニットセル３０の高周波特性を取得する（ステップＳ４０）。プロセッサ６２は、図５の非対称なランチャー４０の高周波特性を取得する（ステップＳ４２）。ランチャー４０の高周波特性は、例えばＳパラメータであり、ダミーパターンを用い測定してもよいし、電磁界解析を用い算出してもよい。
【0062】
プロセッサ６２は、ステップＳ４０において取得したユニットセル３０の高周波特性と、ステップＳ４２において取得したランチャー４０の高周波特性と、を用い測定パターン１１０（図５参照）の高周波特性を算出する（ステップＳ４４）。算出する測定パターン１１０の高周波特性は、例えば、小信号モデルの特性および大信号モデルの特性である。
【0063】
測定パターン１１０の高周波特性を測定する。プロセッサ６２は、測定パターン１１０の高周波特性を取得する（ステップＳ４６）。取得する測定パターン１１０の高周波特性は、例えば、小信号モデルの特性および大信号モデルの特性である。
【0064】
プロセッサ６２は、ステップＳ４４において算出した測定パターン１１０の高周波特性と、ステップＳ４６において取得した測定パターン１１０の高周波特性と、に基づきユニットセル３０の高周波特性を調整する（ステップＳ４８）。例えば、プロセッサ６２は、ステップＳ４４において算出した測定パターン１１０の高周波特性と、ステップＳ４６において取得した測定パターン１１０の高周波特性と、の差が小さくなるように、ユニットセル３０の高周波特性を調整する。
【0065】
以上により、ユニットセル３０の高周波特性が算出できる。すなわち、ユニットセル３０の高周波信号におけるモデルが作成される。
【0066】
［実施例１の変形例１］
実施例１の変形例１は、実施例１のＦＥＴ３５の測定パターン１０２の代わりに、ＦＥＴ３３の測定パターン１０４と、ＦＥＴ３５ａから３５ｃを含むＦＥＴ３５ｄの測定パターン１０６と、を用いる例である。ユニットセル３０の構成およびユニットセル３０の高周波特性を算出する図１０のフローチャートは実施例１と同じである。
実施例１の変形例１は、実施例１のＦＥＴ３５の測定パターン１０２の代わりに、ＦＥＴ３３の測定パターン１０４と、ＦＥＴ３５ａから３５ｃを含むＦＥＴ３５ｄの測定パターン１０６と、を用いる例である。ユニットセル３０の構成およびユニットセル３０の高周波特性を算出する図１０のフローチャートは実施例１と同じである。
【0067】
［測定パターンの例１］
図１５は、実施例１の変形例１における測定パターンの平面図である。図１５に示すように、測定パターン１０４は、ＦＥＴ３３の高周波特性を測定するための測定パターンである。測定パターン１０４は、基板１０上に設けられたＦＥＴ３３およびランチャー４０を備えている。ＦＥＴ３３は、図１１の測定パターン１０２の領域３２ａのＦＥＴに相当する。ＦＥＴ３３のソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３３のゲート電極１４は、線路１４ｃにより入力パッド４４に電気的に接続されている。ユニットセル３０では、図７のように、ＦＥＴ３３のゲート電極１４とＦＥＴ３５ｃのゲート電極１４とは直接接続されている。測定パターン１０４では、ＦＥＴ３３のゲート電極１４と入力パッド４４とを直接接続できないため、線路１４ｃを設けている。その他の測定パターン１０４の構成は測定パターン１０２と同じであり説明を省略する。
図１５は、実施例１の変形例１における測定パターンの平面図である。図１５に示すように、測定パターン１０４は、ＦＥＴ３３の高周波特性を測定するための測定パターンである。測定パターン１０４は、基板１０上に設けられたＦＥＴ３３およびランチャー４０を備えている。ＦＥＴ３３は、図１１の測定パターン１０２の領域３２ａのＦＥＴに相当する。ＦＥＴ３３のソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３３のゲート電極１４は、線路１４ｃにより入力パッド４４に電気的に接続されている。ユニットセル３０では、図７のように、ＦＥＴ３３のゲート電極１４とＦＥＴ３５ｃのゲート電極１４とは直接接続されている。測定パターン１０４では、ＦＥＴ３３のゲート電極１４と入力パッド４４とを直接接続できないため、線路１４ｃを設けている。その他の測定パターン１０４の構成は測定パターン１０２と同じであり説明を省略する。
【0068】
［測定パターンの例２］
図１６は、実施例１の変形例１における測定パターンの平面図である。図１６に示すように、測定パターン１０６は、ＦＥＴ３５ｄの高周波特性を測定するための測定パターンである。測定パターン１０６は、基板１０上に設けられたＦＥＴ３５ｄおよびランチャー４０を備えている。ＦＥＴ３５ｄは、図１２の測定パターン１０２の領域３４ｄのＦＥＴに相当し、ＦＥＴ３５ａから３５ｃを合成したＦＥＴである。ＦＥＴ３５ｄのソース電極１２およびゲート電極１４は、それぞれ基準パッド４２および入力パッド４４に電気的に接続されている。ＦＥＴ３５ｄのドレイン電極１６は、線路１６ｃにより出力パッド４６に電気的に接続されている。測定パターン１０６では、ＦＥＴ３５ｄのドレイン電極１６と出力パッド４６とを直接接続できないため、線路１６ｃを設けている。その他の測定パターン１０６の構成は測定パターン１０２と同じであり説明を省略する。
図１６は、実施例１の変形例１における測定パターンの平面図である。図１６に示すように、測定パターン１０６は、ＦＥＴ３５ｄの高周波特性を測定するための測定パターンである。測定パターン１０６は、基板１０上に設けられたＦＥＴ３５ｄおよびランチャー４０を備えている。ＦＥＴ３５ｄは、図１２の測定パターン１０２の領域３４ｄのＦＥＴに相当し、ＦＥＴ３５ａから３５ｃを合成したＦＥＴである。ＦＥＴ３５ｄのソース電極１２およびゲート電極１４は、それぞれ基準パッド４２および入力パッド４４に電気的に接続されている。ＦＥＴ３５ｄのドレイン電極１６は、線路１６ｃにより出力パッド４６に電気的に接続されている。測定パターン１０６では、ＦＥＴ３５ｄのドレイン電極１６と出力パッド４６とを直接接続できないため、線路１６ｃを設けている。その他の測定パターン１０６の構成は測定パターン１０２と同じであり説明を省略する。
【0069】
測定パターン１０４および１０６においてもランチャー４０は仮想直線３６に対し線対称である。このため、オープン・ショート法を用い、ランチャー４０のディエンベディングを精度よく行うことができる。
【0070】
［ＦＥＴ３３の等価回路］
図１７は、実施例１の変形例１におけるＦＥＴ３３の等価回路を示す回路図である。図１７に示すように、ＦＥＴ３３は、ユニットセル３０におけるＦＥＴ３３に相当する。基準パッド４２はＦＥＴ３３のソースＳに電気的に接続され、入力パッド４４はＦＥＴ３３のゲートＧに電気的に接続され、出力パッド４６はＦＥＴ３３のドレインＤに電気的に接続されている。
図１７は、実施例１の変形例１におけるＦＥＴ３３の等価回路を示す回路図である。図１７に示すように、ＦＥＴ３３は、ユニットセル３０におけるＦＥＴ３３に相当する。基準パッド４２はＦＥＴ３３のソースＳに電気的に接続され、入力パッド４４はＦＥＴ３３のゲートＧに電気的に接続され、出力パッド４６はＦＥＴ３３のドレインＤに電気的に接続されている。
【0071】
［ＦＥＴ３５ｄの等価回路］
図１８は、実施例１の変形例１におけるＦＥＴ３５の等価回路を示す回路図である。図１８に示すように、ＦＥＴ３５ｄは、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂおよび３５ｃを有し、ＦＥＴ３３を有していない。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのドレインＤが共通に電気的に接続されている。その他の構成は図１３のＦＥＴ３５の等価回路と同じ回路構成である。
図１８は、実施例１の変形例１におけるＦＥＴ３５の等価回路を示す回路図である。図１８に示すように、ＦＥＴ３５ｄは、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂおよび３５ｃを有し、ＦＥＴ３３を有していない。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのドレインＤが共通に電気的に接続されている。その他の構成は図１３のＦＥＴ３５の等価回路と同じ回路構成である。
【0072】
［ＦＥＴ３３およびＦＥＴ３５ａから３５ｃの高周波特性の算出方法］
図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を説明する。図１９は、実施例１の変形例１における図１０のステップＳ１０において、コンピュータが取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図１９の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を説明する。図１９は、実施例１の変形例１における図１０のステップＳ１０において、コンピュータが取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図１９の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
【0073】
図１９に示すように、測定パターン１０４を用いＦＥＴ３３のＳパラメータを測定する（ステップＳ２０Ａ）。例えば、複数の電圧セット（Ｖｇｓ、Ｖｄｓ）について、周波数をｆｍｉｎからｆｍａｘまでスイープしてＳパラメータを測定する。
【0074】
ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２Ａ）。ダミーパターンは、例えばオープンパターンおよびショートパターンである。オープンパターンおよびショートパターンについて、周波数をｆｍｉｎからｆｍａｘまでスイープしＳパラメータを測定する。
【0075】
ステップＳ２２Ａにおいて測定したダミーパターンのＳパラメータを用い、ステップＳ２０Ａにおいて測定した測定パターン１０４のＳパラメータをディエンベディングする（ステップＳ２４Ａ）。ディエンベディングとしては、オープン・ショート法を用いたディエンベディングに加え、ステップＳ２０Ａにおいて測定した測定パターン１０４の高周波特性から線路１４ｃの影響を取り除くディエンベディングを行ってもよい。線路１４ｃの影響を取り除くディエンベディングには、マンガン（Ｍａｎｇａｎ）法を用い測定した線路１４ｃの高周波特性、またはシミュレーションにより算出した線路１４ｃの高周波特性を用いる。
【0076】
ステップＳ２４Ａにおいて算出されたＦＥＴ３３の高周波特性（Ｓパラメータ）を用いＦＥＴ３３のパラメータを抽出する（ステップＳ２６Ａ）。抽出されるＦＥＴ３３のパラメータは、例えば等価回路パラメータおよび大信号モデルのパラメータである。
【0077】
次に、測定パターン１０６を用いＦＥＴ３５ｄのＳパラメータを測定する（ステップＳ２０Ｂ）。ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２Ｂ）。ステップＳ２２Ｂにおいて測定したダミーパターンのＳパラメータを用い、ステップＳ２０Ｂにおいて測定した測定パターン１０６のＳパラメータをディエンベディングする（ステップＳ２４Ｂ）。これにより、ＦＥＴ３３のＳパラメータが算出できる。ステップＳ２４Ａと同様に、ステップＳ２０Ｂにおいて測定した測定パターン１０６の高周波特性から線路１６ｃの影響を取り除くディエンベディングを行ってもよい。
【0078】
ステップＳ２４Ｂにおいて算出されたＦＥＴ３５ｄの高周波特性（Ｓパラメータ）を用いＦＥＴ３５ｄのパラメータを抽出する（ステップＳ２６Ｂ）。抽出されるＦＥＴ３５ｄのパラメータは、例えば等価回路パラメータおよび大信号モデルのパラメータである。
【0079】
図１１のステップＳ２８と同様に、ゲート電極１４に対応する分布定数線路Ｌ１４のパラメータを算出する（ステップＳ２８）。各ＦＥＴ３５ａから３５ｃのパラメータを算出する（ステップＳ３０Ｂ）。ＦＥＴ３５ａから３５ｃのパラメータの算出方法は、図１１のステップＳ３０と同様である。ステップＳ２０ＢからＳ３０Ｂを、ステップＳ２０ＡからＳ２６Ａの先に行ってもよい。
【0080】
ステップＳ２６Ａにおいて算出されたＦＥＴ３３のパラメータ、およびステップＳ３０Ｂにおいて算出されたＦＥＴ３５ａから３５ｃのパラメータを出力する（ステップＳ３２）。図１０のステップＳ１０において、プロセッサ６２は、算出されたＦＥＴ３５ａから３５ｃおよび３３のパラメータを取得する。その後、プロセッサ６２は、図１０のステップＳ１２からＳ１８の処理を行うことで、ユニットセル３０の高周波信号におけるモデルが作成される。
【0081】
［実施例１の変形例２］
実施例１の変形例２は、実施例１の変形例１のＦＥＴ３５ｄの測定パターン１０６の代わりに、ＦＥＴ３５ａから３５ｃの測定パターンを用いる例である。ユニットセル３０の構成およびユニットセル３０の高周波特性を算出する図１０のフローチャートは実施例１と同じである。
実施例１の変形例２は、実施例１の変形例１のＦＥＴ３５ｄの測定パターン１０６の代わりに、ＦＥＴ３５ａから３５ｃの測定パターンを用いる例である。ユニットセル３０の構成およびユニットセル３０の高周波特性を算出する図１０のフローチャートは実施例１と同じである。
【0082】
［測定パターンの例］
図２０は、実施例１の変形例２における測定パターンの平面図である。図２０に示すように、測定パターン１０８は、ＦＥＴ３５ｅの高周波特性を測定するための測定パターンである。測定パターン１０８は、基板１０上に設けられたＦＥＴ３５ｅおよびランチャー４０を備えている。ＦＥＴ３５ｅは、図１６の測定パターン１０６の領域３４ｄのＦＥＴ３５ａから３５ｃ（図７参照）のうち１つのＦＥＴに相当する。ＦＥＴ３５ｅのソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３５ｅのゲート電極１４は、入力パッド４４に電気的に接続されている。その他の測定パターン１０８の構成は測定パターン１０４および１０６と同じであり説明を省略する。
図２０は、実施例１の変形例２における測定パターンの平面図である。図２０に示すように、測定パターン１０８は、ＦＥＴ３５ｅの高周波特性を測定するための測定パターンである。測定パターン１０８は、基板１０上に設けられたＦＥＴ３５ｅおよびランチャー４０を備えている。ＦＥＴ３５ｅは、図１６の測定パターン１０６の領域３４ｄのＦＥＴ３５ａから３５ｃ（図７参照）のうち１つのＦＥＴに相当する。ＦＥＴ３５ｅのソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３５ｅのゲート電極１４は、入力パッド４４に電気的に接続されている。その他の測定パターン１０８の構成は測定パターン１０４および１０６と同じであり説明を省略する。
【0083】
［ＦＥＴ３５ｅの等価回路］
ＦＥＴ３５ｅの等価回路は、ＦＥＴ３３の等価回路と同じであり説明を省略する。
ＦＥＴ３５ｅの等価回路は、ＦＥＴ３３の等価回路と同じであり説明を省略する。
【0084】
［ＦＥＴ３３およびＦＥＴ３５ａから３５ｃの高周波特性の算出方法］
図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を説明する。図２１は、実施例１の変形例２における図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図２１の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を説明する。図２１は、実施例１の変形例２における図１０のステップＳ１０において、コンピュータ６０が取得するＦＥＴの高周波特性の測定および算出方法の例を示すフローチャートである。図２１の処理は、人間が行ってもよいしコンピュータ６０のプロセッサ６２が行ってもよい。
【0085】
図２１に示すように、ステップＳ２０ＡからＳ２６Ａの処理は実施例１の変形例１の図１９と同じである。測定パターン１０８を用いＦＥＴ３５ｅのＳパラメータを測定する（ステップＳ２０Ｃ）。ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２Ｃ）。ステップＳ２２Ｃにおいて測定したダミーパターンのＳパラメータを用い、ステップＳ２２Ｃにおいて測定した測定パターン１０８のＳパラメータをディエンベディングする（ステップＳ２４Ｃ）。これにより、ＦＥＴ３５ｅのＳパラメータが算出できる。ＦＥＴ３５ｅのＳパラメータは、ＦＥＴ３５ａから３５ｃのＳパラメータに相当する。ステップＳ２０Ｃにおいて測定した測定パターン１０８の高周波特性から線路１６ｃの影響を取り除くディエンベディングを行ってもよい。
【0086】
ステップＳ２４Ｃにおいて算出されたＦＥＴ３５ｅの高周波特性（Ｓパラメータ）を用いＦＥＴ３５ａから３５ｃのパラメータを各々抽出する（ステップＳ２６Ｃ）。ステップＳ２６Ａにおいて算出されたＦＥＴ３３のパラメータ、およびステップＳ２６Ｃにおいて算出されたＦＥＴ３５ａから３５ｃのパラメータを出力する（ステップＳ３２）。
【0087】
図１０のステップＳ１０において、プロセッサ６２は、算出されたＦＥＴ３５ａから３５ｃおよび３３のパラメータを取得する。その後、プロセッサ６２は、図１０のステップＳ１２からＳ１８の処理を行うことで、ユニットセル３０の高周波信号におけるモデルが作成される。なお、実施例１の図１１および実施例１の変形例１の図１９のステップＳ２８におけるゲート電極１４のパラメータの算出は、図２１のステップＳ３２の前に行ってもよいし、図１０のステップＳ１２の前に行ってもよい。
【0088】
［比較例］
ユニットセル３０（第１素子）は、図２から図４のように、ゲート電極１４（第１入力電極）に高周波信号が入力し、ドレイン電極（第１出力電極）から高周波信号が出力する。ソース電極１２は、Ｘ方向から見て、ゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸するいずれの仮想直線３６に対しても非線対称である平面形状を有する。このように、ソース電極１２の平面形状が仮想直線３６に対し非対称な場合、高周波特性を取得するための測定パターンのランチャー４０は、図５の測定パターン１１０のように非対称となる。測定パターン１０２を用い、ユニットセル３０の高周波特性のモデルを作成する場合、図５の基準パッド４２における電流リターンパス４１ａと４１ｂとが非対称となる。これによりディエンベディングの精度が低くなってしまう。これにより、ユニットセル３０の精度の高いモデルを作成することが難しい。
ユニットセル３０（第１素子）は、図２から図４のように、ゲート電極１４（第１入力電極）に高周波信号が入力し、ドレイン電極（第１出力電極）から高周波信号が出力する。ソース電極１２は、Ｘ方向から見て、ゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸するいずれの仮想直線３６に対しても非線対称である平面形状を有する。このように、ソース電極１２の平面形状が仮想直線３６に対し非対称な場合、高周波特性を取得するための測定パターンのランチャー４０は、図５の測定パターン１１０のように非対称となる。測定パターン１０２を用い、ユニットセル３０の高周波特性のモデルを作成する場合、図５の基準パッド４２における電流リターンパス４１ａと４１ｂとが非対称となる。これによりディエンベディングの精度が低くなってしまう。これにより、ユニットセル３０の精度の高いモデルを作成することが難しい。
【0089】
［実施例１およびその変形例について］
そこで、実施例１およびその変形例では、測定パターンとして、図１２、図１５、図１６および図２０の測定パターン１０２、１０４、１０６および１０８では、ＦＥＴ３３、３５、３５ｄまたは３５ｅ（第２素子）のゲート電極１４（第２入力電極）およびドレイン電極１６（第２出力電極）は、図２におけるユニットセル３０のうちＹ方向における少なくとも一部の領域内のそれぞれゲート電極１４およびドレイン電極１６の平面形状に相当する平面形状を有する。ソース電極１２（第２基準電極）は、Ｘ方向から見てゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸する仮想直線３６に対し線対称である。仮想直線３６は、例えばソース電極１２のＹ方向における中心線である。
そこで、実施例１およびその変形例では、測定パターンとして、図１２、図１５、図１６および図２０の測定パターン１０２、１０４、１０６および１０８では、ＦＥＴ３３、３５、３５ｄまたは３５ｅ（第２素子）のゲート電極１４（第２入力電極）およびドレイン電極１６（第２出力電極）は、図２におけるユニットセル３０のうちＹ方向における少なくとも一部の領域内のそれぞれゲート電極１４およびドレイン電極１６の平面形状に相当する平面形状を有する。ソース電極１２（第２基準電極）は、Ｘ方向から見てゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸する仮想直線３６に対し線対称である。仮想直線３６は、例えばソース電極１２のＹ方向における中心線である。
【0090】
入力パッド４４は、ゲート電極１４に接続し、ゲート電極１４のＹ方向の－方向（第２方向）に設けられ、出力パッド４６は、ドレイン電極１６に接続し、ドレイン電極１６のＹ方向における＋方向（第２方向の反対方向）に設けられている。そして、基準パッド４２は、ソース電極１２に接続され、Ｘ方向から見て入力パッド４４から出力パッド４６まで設けられ、仮想直線３６に対し線対称である。
【0091】
図１０のステップＳ１０のように、プロセッサ６２（取得部７２）は、測定パターン１０２、１０４、１０６および１０８を用い測定されたＦＥＴ３３、３５、３５ｄまたは３５ｅの第１高周波特性を取得する。ステップＳ１２のように、プロセッサ６２（取得部７２）は、電磁界解析等のシミュレーションにより算出され、ユニットセル３０とＦＥＴ３３、３５、３５ｄまたは３５ｅとの形状の差の部分の少なくとも一部（バイアホールＶ２２、分布定数線路Ｌ１２およびＬ１８）の第２高周波特性を取得する。ステップＳ１４のように、プロセッサ６２（算出部７４）は、第１高周波特性および第２高周波特性に基づき、ユニットセル３０の高周波特性を算出する。測定パターン１０２、１０４、１０６および１０８のように、基準パッド４２がＹ方向において線対称な測定パターン１０２，１０４、１０６および１０８を用いることで、ディエンベディングを精度良く行うことができる。よって、ユニットセル３０の高周波特性を精度よく算出でき、ユニットセル３０の精度のよい高周波モデルを提供することができる。バイアホールＶ２２、分布定数線路Ｌ１２、Ｌ１４およびＬ１８等の高周波特性は、電磁界解析以外のシミュレーション手法を用いて算出してもよい。
【0092】
図２のように、ユニットセル３０では、ソース電極１２、ゲート電極１４およびドレイン電極１６はＹ方向に延伸する。ユニットセル３０は、Ｙ方向に配列された第１領域３２および第２領域３４を有し、領域３４におけるソース電極１２ａのＸ方向における幅は、領域３２におけるソース電極１２ｂのＸにおける幅より狭い。このようなソース電極１２の構造では、図５の測定パターン１１０のように、基準パッド４２は領域３２のソース電極１２ｂに接続させる。このため、基準パッド４２がいずれの仮想直線３６に対しても非対称となる。領域３４におけるソース電極１２ａのＸ方向における幅は、例えば、領域３２におけるソース電極１２ｂのＸ方向における幅の０．９倍以下であり０．８倍以下である。
【0093】
そこで、図１０のステップＳ１２のように、プロセッサ６２（取得部７２）は、シミュレーションにより算出された領域３４におけるソース電極に相当する伝送線路の第２高周波特性を取得する。ステップＳ１４のように、プロセッサ６２（算出部７４）は、取得した第１高周波特性および第２高周波特性に基づき、ユニットセル３０の高周波特性を算出する。これにより、ユニットセル３０の精度のよい高周波モデルを提供することができる。
【0094】
また、図２から図４のように、領域３２におけるソース電極１２ｂは、基板１０を貫通するバイアホール２２を介し、基板１０の下面に設けられた金属層２８と電気的に接続されている。領域３４におけるソース電極１２ａは、ソース電極１２ｂおよびバイアホール２２を介し、金属層２８と電気的に接続される。領域３４にはバイアホールは設けられていない。このようなソース電極１２の構造では、ソース電極１２ａにソース電極１２ｂを介してのみ基準電位が供給される。このため、図５の測定パターン１１０のように、基準パッド４２は領域３２のソース電極１２ｂに接続させる。このため、基準パッド４２がいずれの仮想直線３６に対しても非対称となる。
【0095】
そこで、図１０のステップＳ１２のように、プロセッサ６２（取得部７２）は、シミュレーションにより算出された領域３２におけるバイアホール２２の第２高周波特性を取得する。ステップＳ１４のように、プロセッサ６２（算出部７４）は、取得した第１高周波特性および第２高周波特性に基づき、ユニットセル３０の高周波特性を算出する。これにより、ユニットセル３０の精度のよい高周波モデルを提供することができる。
【0096】
図２のように、ユニットセル３０では、領域３４において、配線１８ａはＹ方向に延伸し、Ｘ方向から見てソース電極１２ａおよびゲート電極１４と重なる。ゲート電極１４と配線１８ａは、Ｘ方向においてソース電極１２ａを挟む。Ｙ方向における１または複数の箇所において、配線１８ａとゲート電極１４とは電気的に接続される。領域３２には配線１８ａは設けられていない。このような配線１８ａを有する構造では、図５の測定パターン１１０のように、基準パッド４２がいずれの仮想直線３６に対しても非対称となる。
【0097】
そこで、図１０のステップＳ１２のように、プロセッサ６２（取得部７２）は、シミュレーションにより算出された配線１８ａに相当する伝送線路の第２高周波特性を取得する。ステップＳ１４のように、プロセッサ６２（算出部７４）は、取得した第１高周波特性および第２高周波特性に基づき、ユニットセル３０の高周波特性を算出する。これにより、ユニットセル３０の精度のよい高周波モデルを提供することができる。
【0098】
実施例１およびその変形例では、第１素子としてトランジスタの例を説明し、第１入力電極および第２入力電極としてゲート電極１４、第１出力電極および第２出力電極としてドレイン電極１６、および第１基準電極および第２基準電極としてソース電極１２の例を説明した。第１素子はトランジスタ以外の高周波素子でもよい。トランジスタはＦＥＴ以外にもバイポーラトランジスタでもよい。
【0099】
また、ソース電極１２は、ゲート電極１４およびドレイン電極１６を挟むように一対設けられている例を説明した。ソース電極１２は、一対でなく１つでもよい。ソース電極１２が一対設けられている場合、基準パッド４２は一対設けられている。この場合、基準パッド４２および入力パッド４４にはＧＳＧプローブである第１高周波プローブが接触し、基準パッド４２および出力パッド４６にはＧＳＧプローブである第２高周波プローブが接触する。これにより、精度よく高周波特性の測定が可能となる。
【0100】
実施例１の変形例１および２のように、図１５の測定パターン１０４（第１測定パターン）のゲート電極１４およびドレイン電極１６の平面形状は、図２のユニットセル３０の領域３２におけるゲート電極１４およびドレイン電極１６の平面形状にそれぞれ相当する。図１６の測定パターン１０６および図２０の測定パターン１０８（第２測定パターン）のゲート電極１４およびドレイン電極１６の平面形状は、図２のユニットセル３０の領域３４のうちＹ方向における少なくとも一部の領域（図２の領域３４または領域３４ａから３４ｃのいずれか１つ）におけるゲート電極１４およびドレイン電極１６の平面形状にそれぞれ相当する。このように、測定パターンセットとして、第１測定パターン１０４と第２測定パターン１０６または１０８とを備えている。
【0101】
図１０のステップＳ１０において、プロセッサ６２（取得部７２）は、第１測定パターン１０４を用い測定されたＦＥＴ３３の第１高周波特性と、第２測定パターン１０６または１０８を用い測定されたＦＥＴ３５ｄまたは３５ｅの第２高周波特性を取得する。ステップＳ１２において、プロセッサ６２（取得部７２）は、シミュレーションにより算出された領域３４におけるソース電極１２ａに相当する伝送線路の第３高周波特性を取得する。ステップＳ１４において、プロセッサ６２（算出部７４）は、第１高周波特性、第２高周波特性および第３高周波特性に基づき、ユニットセル３０の高周波特性を算出する。これにより、ユニットセル３０の精度のよい高周波モデルを提供することができる。
【0102】
実施例１では、測定パターンセットは、測定パターン１０２、１１０、測定パターン１０２用のオープンパターンおよびショートパターン、測定パターン１１０用のオープンパターンおよびショートパターンを含む。実施例１の変形例１では、測定パターンセットは、測定パターン１０４、１０６、１１０、測定パターン１０４用のオープンパターンおよびショートパターン、測定パターン１０６用のオープンパターンおよびショートパターン、測定パターン１１０用のオープンパターンおよびショートパターンを含む。実施例１の変形例２では、測定パターンセットは、測定パターン１０４、１０８、１１０、測定パターン１０４用のオープンパターンおよびショートパターン、測定パターン１０８用のオープンパターンおよびショートパターン、測定パターン１１０用のオープンパターンおよびショートパターンを含む。実施例１およびその変形例において、測定パターンセットは、測定パターン１１０、測定パターン１１０用のオープンパターンおよびショートパターンを含まなくてもよい。同じ基板１０（素子基板）上に、測定パターンセットが設けられていてもよい。同じ基板１０（素子基板）上に、測定パターンセットとユニットセル３０を含む図１のＦＥＴが設けられていてもよい。
【0103】
なお、ソース電極１２（および基準パッド４２）の中心線は、ソース電極１２（および基準パッド４２）のうちＹ方向において最も＋の方の箇所と最も－方向の箇所との中点を通りＸ方向に延伸する直線となる。他の部材においても同じである。
【0104】
ソース電極１２（および基準パッド４２）が仮想直線３６に対し線対称とは、幾何学的な対称でなくてもよい。ソース電極１２（および基準パッド４２）が仮想直線３６に対し線対称（略線対称）とは、図５に記載した電流リターンパス４１ａおよび４１ｂによるディエンベディングの精度の低下が問題にならない程度の差を許容する。ソース電極１２（および基準パッド４２）が仮想直線３６に対し線対称（略線対称）とは、例えば、仮想直線３６のＹ方向における＋の方のソース電極１２（および基準パッド４２）の平面形状と、－の方のソース電極１２（および基準パッド４２）の平面形状を仮想直線３６に対し幾何学的に線対称に移動させた平面形状と、の差の領域の面積が、ソース電極１２（および基準パッド４２）の平面形状の面積の１０％以下であればよい。他の部材についても同じである。
【0105】
図２のユニットセル３０において、ソース電極１２がいずれの仮想直線３６に対しても非線対称とは、例えば、Ｘ方向に延伸するいずれの仮想直線３６を仮想しても、仮想直線３６のＹ方向における＋の方の基準パッド４２の平面形状と、－の方の基準パッド４２の平面形状を仮想直線３６に対し幾何学的に対称に移動させた平面形状と、の差の領域の面積の差が基準パッド４２の平面形状の面積の１０％以上となればよい。他の部材についても同じである。
【0106】
図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状が、図２のユニットセル３０のゲート電極１４（およびドレイン電極１６）の平面形状に相当するとは、平面形状が幾何学的な同一でなくてもよい。図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状と、図２のユニットセル３０のゲート電極１４（およびドレイン電極１６）の平面形状と、の差の領域の面積が、図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状の１０％以下であればよい。他の測定パターンおよび部材についても同じである。
【0107】
上述の実施形態の各処理（各機能）は、１または複数のプロセッサを含む処理回路（Ｃｉｒｃｕｉｔｒｙ）により実現される。上記処理回路は、上記１または複数のプロセッサに加え、１または複数のメモリ、各種アナログ回路、各種デジタル回路が組み合わされた集積回路等で構成されてもよい。上記１又は複数のメモリは、上記各処理を上記１又は複数のプロセッサに実行させるプログラム（命令）を格納する。上記１又は複数のプロセッサは、上記１又は複数のメモリから読み出した上記プログラムに従い上記各処理を実行してもよいし、予め上記各処理を実行するように設計された論理回路に従って上記各処理を実行してもよい。
【0108】
上記プロセッサは、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｒｌｄ Ｐｒｏｇｒｍ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等、コンピュータの制御に適合する種々のプロセッサであってよい。なお物理的に分離した上記複数のプロセッサが互いに協働して上記各処理を実行してもよい。例えば物理的に分離した複数のコンピュータのそれぞれに搭載された上記プロセッサがＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ (Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ)、インターネット等のネットワークを介して互いに協働して上記各処理を実行してもよい。
【0109】
上記プログラムは、外部のサーバ装置等から上記ネットワークを介して上記メモリにインストールされても構わないし、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等の記録媒体に格納された状態で流通し、上記記録媒体から上記メモリにインストールされても構わない。
【0110】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0111】
１０、１０ａ 基板
１０ｂ 半導体層
１１ 活性領域
１２、１２ａ、１２ｂ ソース電極
１４ ゲート電極
１４ｃ、１６ｃ 線路
１４ｄ、１６ｄ 接続部
１６ ドレイン電極
１８ａ、１８ｂ 配線
２２ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
２８、２８ａ 金属層
３０ ユニットセル
３１ａ、３１ｂ、３１ｃ 箇所
３２、３４、３４ａ、３４ｂ、３４ｃ、３４ｄ 領域
３６ 仮想直線
４０ ランチャー
４２ 基準パッド
４４ 入力パッド
４６ 出力パッド
４７ａ グランドプローブ
４７ｂ 信号プローブ
４８ａ、４８ｂ 高周波プローブ
６０ コンピュータ
６２ プロセッサ
６４ メモリ
６５ 記憶媒体
６６ 入出力装置
６８ 内部バス
１００ ＦＥＴ
１０２、１０４，１０６、１０８、１１０ 測定パターン
１０ｂ 半導体層
１１ 活性領域
１２、１２ａ、１２ｂ ソース電極
１４ ゲート電極
１４ｃ、１６ｃ 線路
１４ｄ、１６ｄ 接続部
１６ ドレイン電極
１８ａ、１８ｂ 配線
２２ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
２８、２８ａ 金属層
３０ ユニットセル
３１ａ、３１ｂ、３１ｃ 箇所
３２、３４、３４ａ、３４ｂ、３４ｃ、３４ｄ 領域
３６ 仮想直線
４０ ランチャー
４２ 基準パッド
４４ 入力パッド
４６ 出力パッド
４７ａ グランドプローブ
４７ｂ 信号プローブ
４８ａ、４８ｂ 高周波プローブ
６０ コンピュータ
６２ プロセッサ
６４ メモリ
６５ 記憶媒体
６６ 入出力装置
６８ 内部バス
１００ ＦＥＴ
１０２、１０４，１０６、１０８、１１０ 測定パターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【手続補正書】
【提出日】2023-11-07
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【0004】
高周波素子が非対称な場合、基準パッドが非対称となる。このため、高周波素子の高周波特性を測定するときに用いる基準パッドの影響を除去することが難しくなる。これにより、高周波素子を用いた高周波回路の設計に用いる高周波特性のモデルの精度が低下する。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【0020】
領域３４における基板１０上には、配線１８ａ、ソース電極１２ａ、ゲート電極１４およびドレイン電極１６が設けられている。ソース電極１２ａにはバイアホールが設けられておらず、ソース電極１２ｂには、ソース電極１２ａおよびバイアホール２２を介し基準電位が供給される。Ｙ方向におけるゲート電極１４の３箇所３１ａから３１ｃにおいて、配線１８ａは配線１８ｂを介しゲート電極１４に電気的に接続されている。配線１８ｂとソース電極１２ａとは、絶縁層を介し交差し、電気的には接続されない。Ｙ方向における箇所３１ａから３１ｃの個数は１個でもよいし複数でもよい。領域３４は、Ｙ方向において箇所３１ａから３１ｃを境界とする複数の領域３４ａから３４ｃに分割される。ゲート電極１４のうち、ソース電極１２からＹ方向の－方向に突き出した部分は接続部１４ｄであり、接続部１４ｄのＹ方向における長さは図１の接続部１４ｄのＹ方向における長さと同じである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
ＦＥＴ１００がＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｉｔｏｒ）のような窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、ダイヤモンド基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。ＧａＮ ＨＥＭＴの場合、半導体層１０ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
ランチャー４０の出力パッド４６は、ＦＥＴ３５のＹ方向における＋方向に設けられ、ＦＥＴ３５のドレイン電極１６が電気的に接続される。ドレイン電極１６のうちＦＥＴ３５と出力パッド４６との接続部１６ｄのＹ方向における長さは、ユニットセル３０の接続部１６ｄのＹ方向における長さと同じである。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【0052】
その後、ステップＳ２４において算出された高周波特性（Ｓパラメータ）を用いＦＥＴ３５のパラメータを抽出する（ステップＳ２６）。例えば、各電圧セット（Ｖｇｓ、Ｖｄｓ）について、周波数がスイープされたＳパラメータを用い、等価回路パラメータを抽出する。等価回路パラメータは、例えばゲート・ソース容量Ｃｇｓ、ゲート・ドレイン容量Ｃｇｄ、ドレイン・ソース容量Ｃｄｓ、ゲート抵抗Ｒｉおよび相互コンダクタンスｇｍである。各電圧セットにおける等価回路パラメータを用い、ＦＥＴ３５の大信号モデルのパラメータを抽出する。大信号モデルは例えばＡｎｇｅｌｏｖモデルである。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【0060】
ステップＳ１４において算出されるユニットセル３０の高周波特性は、例えば、ＦＥＴ３５ａから３５ｃおよび３３のパラメータ、バイアホールＶ２２のパラメータ、分布定数線路Ｌ１２、Ｌ１４およびＬ１８のパラメータである。ユニットセル３０の高周波特性は、Ｓパラメータでもよい。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【0067】
［測定パターンの例１］
図１５は、実施例１の変形例１における測定パターンの平面図である。図１５に示すように、測定パターン１０４は、ＦＥＴ３３の高周波特性を測定するための測定パターンである。測定パターン１０４は、基板１０上に設けられたＦＥＴ３３およびランチャー４０を備えている。ＦＥＴ３３は、図１２の測定パターン１０２の領域３２ａのＦＥＴに相当する。ＦＥＴ３３のソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３３のゲート電極１４は、線路１４ｃにより入力パッド４４に電気的に接続されている。ユニットセル３０では、図７のように、ＦＥＴ３３のゲート電極１４とＦＥＴ３５ｃのゲート電極１４とは直接接続されている。測定パターン１０４では、ＦＥＴ３３のゲート電極１４と入力パッド４４とを直接接続できないため、線路１４ｃを設けている。その他の測定パターン１０４の構成は測定パターン１０２と同じであり説明を省略する。
図１５は、実施例１の変形例１における測定パターンの平面図である。図１５に示すように、測定パターン１０４は、ＦＥＴ３３の高周波特性を測定するための測定パターンである。測定パターン１０４は、基板１０上に設けられたＦＥＴ３３およびランチャー４０を備えている。ＦＥＴ３３は、図１２の測定パターン１０２の領域３２ａのＦＥＴに相当する。ＦＥＴ３３のソース電極１２およびドレイン電極１６は、それぞれ基準パッド４２および出力パッド４６に電気的に接続されている。ＦＥＴ３３のゲート電極１４は、線路１４ｃにより入力パッド４４に電気的に接続されている。ユニットセル３０では、図７のように、ＦＥＴ３３のゲート電極１４とＦＥＴ３５ｃのゲート電極１４とは直接接続されている。測定パターン１０４では、ＦＥＴ３３のゲート電極１４と入力パッド４４とを直接接続できないため、線路１４ｃを設けている。その他の測定パターン１０４の構成は測定パターン１０２と同じであり説明を省略する。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【0071】
［ＦＥＴ３５ｄの等価回路］
図１８は、実施例１の変形例１におけるＦＥＴ３５ｄの等価回路を示す回路図である。図１８に示すように、ＦＥＴ３５ｄは、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂおよび３５ｃを有し、ＦＥＴ３３を有していない。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのドレインＤが共通に電気的に接続されている。その他の構成は図１３のＦＥＴ３５の等価回路と同じ回路構成である。
図１８は、実施例１の変形例１におけるＦＥＴ３５ｄの等価回路を示す回路図である。図１８に示すように、ＦＥＴ３５ｄは、ユニットセル３０におけるＦＥＴ３５ａ、３５ｂおよび３５ｃを有し、ＦＥＴ３３を有していない。基準パッド４２に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのソースＳが共通に電気的に接続されている。入力パッド４４に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのゲートＧが共通に電気的に接続されている。出力パッド４６に複数のＦＥＴ３５ａ、３５ｂおよび３５ｃのドレインＤが共通に電気的に接続されている。その他の構成は図１３のＦＥＴ３５の等価回路と同じ回路構成である。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【0077】
次に、測定パターン１０６を用いＦＥＴ３５ｄのＳパラメータを測定する（ステップＳ２０Ｂ）。ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２Ｂ）。ステップＳ２２Ｂにおいて測定したダミーパターンのＳパラメータを用い、ステップＳ２０Ｂにおいて測定した測定パターン１０６のＳパラメータをディエンベディングする（ステップＳ２４Ｂ）。これにより、ＦＥＴ３５ｄのＳパラメータが算出できる。ステップＳ２４Ａと同様に、ステップＳ２０Ｂにおいて測定した測定パターン１０６の高周波特性から線路１６ｃの影響を取り除くディエンベディングを行ってもよい。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【0085】
図２１に示すように、ステップＳ２０ＡからＳ２６Ａの処理は実施例１の変形例１の図１９と同じである。測定パターン１０８を用いＦＥＴ３５ｅのＳパラメータを測定する（ステップＳ２０Ｃ）。ダミーパターンを用いてＳパラメータを測定する（ステップＳ２２Ｃ）。ステップＳ２２Ｃにおいて測定したダミーパターンのＳパラメータを用い、ステップＳ２０Ｃにおいて測定した測定パターン１０８のＳパラメータをディエンベディングする（ステップＳ２４Ｃ）。これにより、ＦＥＴ３５ｅのＳパラメータが算出できる。ＦＥＴ３５ｅのＳパラメータは、ＦＥＴ３５ａから３５ｃのＳパラメータに相当する。ステップＳ２０Ｃにおいて測定した測定パターン１０８の高周波特性から線路１６ｃの影響を取り除くディエンベディングを行ってもよい。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【0088】
［比較例］
ユニットセル３０（第１素子）は、図２から図４のように、ゲート電極１４（第１入力電極）に高周波信号が入力し、ドレイン電極（第１出力電極）から高周波信号が出力する。ソース電極１２は、Ｘ方向から見て、ゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸するいずれの仮想直線３６に対しても非線対称である平面形状を有する。このように、ソース電極１２の平面形状が仮想直線３６に対し非対称な場合、高周波特性を取得するための測定パターンのランチャー４０は、図５の測定パターン１１０のように非対称となる。測定パターン１１０を用い、ユニットセル３０の高周波特性のモデルを作成する場合、図５の基準パッド４２における電流リターンパス４１ａと４１ｂとが非対称となる。これによりディエンベディングの精度が低くなってしまう。これにより、ユニットセル３０の精度の高いモデルを作成することが難しい。
ユニットセル３０（第１素子）は、図２から図４のように、ゲート電極１４（第１入力電極）に高周波信号が入力し、ドレイン電極（第１出力電極）から高周波信号が出力する。ソース電極１２は、Ｘ方向から見て、ゲート電極１４およびドレイン電極１６と重なり、Ｘ方向に延伸するいずれの仮想直線３６に対しても非線対称である平面形状を有する。このように、ソース電極１２の平面形状が仮想直線３６に対し非対称な場合、高周波特性を取得するための測定パターンのランチャー４０は、図５の測定パターン１１０のように非対称となる。測定パターン１１０を用い、ユニットセル３０の高周波特性のモデルを作成する場合、図５の基準パッド４２における電流リターンパス４１ａと４１ｂとが非対称となる。これによりディエンベディングの精度が低くなってしまう。これにより、ユニットセル３０の精度の高いモデルを作成することが難しい。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【0092】
図２のように、ユニットセル３０では、ソース電極１２、ゲート電極１４およびドレイン電極１６はＹ方向に延伸する。ユニットセル３０は、Ｙ方向に配列された第１領域３２および第２領域３４を有し、領域３４におけるソース電極１２ａのＸ方向における幅は、領域３２におけるソース電極１２ｂのＸ方向における幅より狭い。このようなソース電極１２の構造では、図５の測定パターン１１０のように、基準パッド４２は領域３２のソース電極１２ｂに接続させる。このため、基準パッド４２がいずれの仮想直線３６に対しても非対称となる。領域３４におけるソース電極１２ａのＸ方向における幅は、例えば、領域３２におけるソース電極１２ｂのＸ方向における幅の０．９倍以下であり０．８倍以下である。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【0106】
図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状が、図２のユニットセル３０のゲート電極１４（およびドレイン電極１６）の平面形状に相当するとは、平面形状が幾何学的な同一でなくてもよい。図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状と、図２のユニットセル３０のゲート電極１４（およびドレイン電極１６）の平面形状と、の差の領域の面積が、図１２のＦＥＴ３５のゲート電極１４（およびドレイン電極１６）の平面形状の面積の１０％以下であればよい。他の測定パターンおよび部材についても同じである。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【0108】
上記プロセッサは、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等、コンピュータの制御に適合する種々のプロセッサであってよい。なお物理的に分離した上記複数のプロセッサが互いに協働して上記各処理を実行してもよい。例えば物理的に分離した複数のコンピュータのそれぞれに搭載された上記プロセッサがＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ (Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ)、インターネット等のネットワークを介して互いに協働して上記各処理を実行してもよい。