ホーム > 特許ランキング > 住友電気工業株式会社
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024070347
(43)【公開日】2024-05-23
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20240516BHJP
H01L 29/41 20060101ALI20240516BHJP
【ＦＩ】
H01L29/80 U
H01L29/44 L
H01L29/80 H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022180772
(22)【出願日】2022-11-11
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】菊池 憲
【テーマコード（参考）】
4M104
5F102
【Ｆターム（参考）】
4M104BB02
4M104BB14
4M104CC01
4M104FF02
4M104FF17
4M104FF27
4M104GG12
4M104HH20
5F102GB01
5F102GB02
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ10
5F102GL04
5F102GM04
5F102GQ01
5F102HC10
(57)【要約】
【課題】動作を安定化させる。
【解決手段】半導体装置は、基板と、基板下に設けられた金属層と、基板上に設けられた複数のソース電極と、複数のソース電極のうち複数のソース電極の配列する方向における配列した複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、基板を貫通し、金属層と第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、複数のソース電極のうち端に２番目に近い第２ソース電極の１つと平面視において重なり、基板を貫通し、金属層と第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、第１ソース電極の１つと金属層との間における１または複数の第１ビア配線を介した第１インダクタンスは、第２ソース電極の１つと金属層の間における１または複数の第２ビア配線を介した第２インダクタンスより大きい。
【選択図】図１
【解決手段】半導体装置は、基板と、基板下に設けられた金属層と、基板上に設けられた複数のソース電極と、複数のソース電極のうち複数のソース電極の配列する方向における配列した複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、基板を貫通し、金属層と第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、複数のソース電極のうち端に２番目に近い第２ソース電極の１つと平面視において重なり、基板を貫通し、金属層と第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、第１ソース電極の１つと金属層との間における１または複数の第１ビア配線を介した第１インダクタンスは、第２ソース電極の１つと金属層の間における１または複数の第２ビア配線を介した第２インダクタンスより大きい。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、
前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、
を備え、
前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置。
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、
前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、
を備え、
前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置。
【請求項2】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、
前記１または複数の第２ビア配線は複数の第２ビア配線であり、
前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さい請求項１に記載の半導体装置。
前記１または複数の第２ビア配線は複数の第２ビア配線であり、
前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さい請求項１に記載の半導体装置。
【請求項3】
前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、
前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項２に記載の半導体装置。
前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項２に記載の半導体装置。
【請求項4】
前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少ない請求項１に記載の半導体装置。
【請求項5】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項４に記載の半導体装置。
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項４に記載の半導体装置。
【請求項6】
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さい請求項１に記載の半導体装置。
【請求項7】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項６に記載の半導体装置。
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項６に記載の半導体装置。
【請求項8】
前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、
前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さい請求項１から請求項７のいずれか一項に記載の半導体装置。
前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さい請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項9】
前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、
前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、
前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、
前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和である請求項１から請求項７のいずれか一項に記載の半導体装置。
前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、
前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、
前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和である請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項10】
前記基板上に設けられた複数のゲート電極と、
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項１から請求項７のいずれか一項に記載の半導体装置。
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項１から請求項７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
複数のソース電極、複数のゲート電極および複数のドレイン電極を有するマルチフィンガタイプの電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ソース電極にバイアホールを接続することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－１５０１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
複数のソース電極のうち最も端に近いソース電極と、他のソース電極とで、ソースインダクタンスが異なることがある。これにより、高周波動作が不安定となることがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、動作を安定化させることを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。
【発明の効果】
【0007】
本開示によれば、動作を安定化させることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
（２）上記（１）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線であり、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さくてもよい。
（３）上記（２）において、前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（４）上記（１）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少なくてもよい。
（５）上記（４）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（６）上記（１）において、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さくてもよい。
（７）上記（６）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和であってもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
（２）上記（１）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線であり、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さくてもよい。
（３）上記（２）において、前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（４）上記（１）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少なくてもよい。
（５）上記（４）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（６）上記（１）において、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さくてもよい。
（７）上記（６）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和であってもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
【0010】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0011】
［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図である。基板１０の上面の法線方向をＺ方向、ソース電極１２ａから１２ｃ、ゲート電極１４およびドレイン電極１６の配列方向をＸ方向、延伸方向をＹ方向とする。図１等の平面図では、ソース電極１２ａから１２ｃ、ドレイン電極１６およびドレインバスバー２６をクロスハッチングで示している。
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図である。基板１０の上面の法線方向をＺ方向、ソース電極１２ａから１２ｃ、ゲート電極１４およびドレイン電極１６の配列方向をＸ方向、延伸方向をＹ方向とする。図１等の平面図では、ソース電極１２ａから１２ｃ、ドレイン電極１６およびドレインバスバー２６をクロスハッチングで示している。
【0012】
図１および図２に示すように、実施例１の半導体装置１００では、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０には活性領域１１が設けられている。活性領域１１以外の領域はイオン注入等により半導体層１０ｂが不活性化された非活性領域である。すなわち、活性領域１１は基板１０内の半導体層１０ｂが活性化された領域であり、非活性領域は半導体層１０ｂが不活性化された領域である。ＦＥＴ３５は活性領域１１に設けられている。
【0013】
活性領域１１上に複数のソース電極１２ａから１２ｃ（ソースフィンガ）、ゲート電極１４（ゲートフィンガ）およびドレイン電極１６（ドレインフィンガ）が設けられている。ソース電極１２ａ（第１ソース電極）は、複数のソース電極１２ａから１２ｃのうちＸ方向（ソース電極１２ａから１２ｃが配列する方向）における端（配列した複数のソース電極１２ａから１２ｃの端）に最も近い。ソース電極１２ｂ（第２ソース電極）は、複数のソース電極１２ａから１２ｃのうちＸ方向における端に２番目に近い。ソース電極１２ｃ（第３ソース電極）は、複数のソース電極１２ａから１２ｃのうちＸ方向における端に３番目に近い。
【0014】
Ｘ方向において、ドレイン電極１６とソース電極１２ａから１２ｃとは、１つずつ交互に設けられている。ゲート電極１４は、複数のソース電極１２ａから１２ｃのうち１つと、複数のドレイン電極１６の１つと、の間に設けられている。これにより、ゲート電極１４を挟むソース電極１２ａから１２ｃとドレイン電極１６とは１つの単位ＦＥＴ３５ａから３５ｃを形成する。単位ＦＥＴ３５ａから３５ｃは、それぞれソース電極１２ａから１２ｂを有する。単位ＦＥＴ３５ａから３５ｃはＸ方向に配列されている。単位ＦＥＴ３５ａから３５ｃの個数は４個以上であればよい。
【0015】
基板１０の上面における非活性領域上にゲートバスバー２４およびドレインバスバー２６がＸ方向に延伸し設けられている。複数のゲート電極１４のＹ方向における－Ｙ端はゲートバスバー２４に接続されている。複数のドレイン電極１６のＹ方向における＋Ｙ端はドレインバスバー２６に接続されている。
【0016】
ソース電極１２ａから１２ｃにはそれぞれ基板１０を貫通するバイアホール２２ａから２２ｃが接続する。基板１０の下面に金属層２８が設けられている。金属層２８には、例えばグランド電位等の基準電位が供給される。バイアホール２２ａ、２２ｂおよび２２ｃの側面および上面に、それぞれビア配線２８ａ（第１ビア配線）、２８ｂ（第２ビア配線）および２８ｃ（第３ビア配線）が設けられている。すなわち、ビア配線２８ａから２８ｃは、それぞれソース電極１２ａから１２ｃの下の基板に設けられ、それぞれソース電極１２ａから１２ｃと平面視において重なる。ビア配線２８ａから２８ｃは、基板１０を貫通し、金属層２８とソース電極１２ａから１２ｃとをそれぞれ電気的に接続し短絡させる。ビア配線２８ａから２８ｃは、金属層２８と同じ金属層であり、同時に形成されている。バイアホール２２ａから２２ｃ内のビア配線２８ａから２８ｃ内に空洞が設けられている。空洞内は、空気等の気体が充満している。ビア配線２８ａから２８ｃ内の空洞に導電体が埋め込まれていてもよい。
【0017】
１つのソース電極１２ａから１２ｃ内においてビア配線２８ａから２８ｃはＹ方向に配列されている。ビア配線２８ａから２８ｃの平面形状は例えば角丸四角形状である。ビア配線２８ａから２８ｃの長軸方向はＹ方向であり、短軸はＸ方向である。ビア配線２８ａから２８ｃの平面形状は、角丸四角形状以外に、略楕円形状、略円形状または長円形状でもよい。ビア配線２８ａから２８ｃの平面面積（ソース電極１２ａから１２ｃに接触する領域における面積）は、互いにほぼ同じである。ソース電極１２ａから１２ｃにビア配線２８ａから２８ｃが接続する領域はソース電極１２ａから１２ｃ内に収まる。すなわち、基板１０の上面においてソース電極１２ａから１２ｃの外にビア配線２８ａから２８ｃは設けられていない。
【0018】
半導体装置１００が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、ダイヤモンド基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置１００がＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｒｉｔｙ Ｔｒａｎｓｉｓｉｔｏｒ）の場合、半導体層１０ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。
【0019】
ソース電極１２ａから１２ｂおよびドレイン電極１６は、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜等の金属膜である。アルミニウム膜上に金層等の配線層が設けられていてもよい。ゲート電極１４は、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜等の金属膜である。金属層２８およびビア配線２８ａから２８ｃは、例えば金層である。
【0020】
ビア配線２８ａから２８ｃのＸ方向における幅Ｖｘは互いにほぼ同じであり、例えば２０μｍである。ビア配線２８ａから２８ｃのＹ方向における幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じであり、例えば５０μｍである。ビア配線２８ｂのＹ方向における間隔Ｄｂとビア配線２８ｃのＹ方向における間隔Ｄｃとは、ほぼ同じであり、例えば５０μｍである。ビア配線２８ａのＹ方向における間隔Ｄａは、間隔ＤｂおよびＤｃより小さく、例えば２０μｍである。ビア配線２８ａと２８ｂとのＸ方向における間隔Ｄａｂ、およびビア配線２８ｂと２８ｃとのＸ方向における間隔Ｄｂｃは、例えば１００μｍである。基板１０の厚さＴ１は例えば１００μｍ、ビア配線２８ａ、２８ｂおよび２８ｃの厚さＴ２は、例えば５μｍである。
【0021】
［比較例１］
図３は、比較例１に係る半導体装置の平面図である。図３に示すように、比較例１の半導体装置１１０では、ビア配線２８ａの間隔Ｄａが間隔ＤｂおよびＤｃとほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
図３は、比較例１に係る半導体装置の平面図である。図３に示すように、比較例１の半導体装置１１０では、ビア配線２８ａの間隔Ｄａが間隔ＤｂおよびＤｃとほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
【0022】
［仮想構造１］
比較例１の課題について、仮想構造を用い説明する。なお、以下の仮想構造による議論は、ソース電極１２ａから１２ｃのＹ方向の幅が高周波信号の波長より十分小さいことが条件となる。ソース電極１２ａから１２ｃのＹ方向の幅が高周波信号の波長程度となるとソース電極１２ａから１２ｃを分布定数的に表現することになり、集中定数的な表現が難しくなる。例えば半導体装置１００が無線通信用パワーアンプ（電力増幅器）に用いられる場合、動作帯域は０．５ＧＨｚから１０ＧＨｚのいずれかの帯域である。高周波信号の周波数（例えば増幅器の動作帯域の中心周波数）が１０ＧＨｚ以下の場合、ソース電極１２ａから１２ｃのＹ方向の幅が数１００μｍ以下であれば、上記条件を満足する。
比較例１の課題について、仮想構造を用い説明する。なお、以下の仮想構造による議論は、ソース電極１２ａから１２ｃのＹ方向の幅が高周波信号の波長より十分小さいことが条件となる。ソース電極１２ａから１２ｃのＹ方向の幅が高周波信号の波長程度となるとソース電極１２ａから１２ｃを分布定数的に表現することになり、集中定数的な表現が難しくなる。例えば半導体装置１００が無線通信用パワーアンプ（電力増幅器）に用いられる場合、動作帯域は０．５ＧＨｚから１０ＧＨｚのいずれかの帯域である。高周波信号の周波数（例えば増幅器の動作帯域の中心周波数）が１０ＧＨｚ以下の場合、ソース電極１２ａから１２ｃのＹ方向の幅が数１００μｍ以下であれば、上記条件を満足する。
【0023】
図４は、仮想構造１を示す平面図である。図４に示すように、ソース電極１２ａはバイアホール２２ａに設けられたビア配線２８ａを介しグランドに接続される。ビア配線２８ａは自己インダクタンス２×Ｌ１を有する。２個のビア配線２８ａ同士は磁界結合するため、相互インダクタンスＭ１が生じる。
【0024】
図５は、仮想構造１の等価回路を示す回路図である。図５に示すように、ポートＰ１とＰ２との間の線路（ソース電極１２ａに相当する）は、ビア配線２８ａの抵抗Ｒｖ、自己インダクタンスＬ１および相互インダクタンスＭ１を介しグランドＧｎｄに接続される。自己インダクタンスＬ１は、ビア配線２８ａの自己インダクタンス２×Ｌ１が並列に接続されるため２×Ｌ１を合成したインダクタンスＬ１となる。
【0025】
［仮想構造２］
図６は、仮想構造２を示す平面図である。図６に示すように、ソース電極１２ａおよびソース電極１２ｂは、それぞれバイアホール２２ａおよび２２ｂに設けられたそれぞれビア配線２８ａおよび２８ｂを介しグランドに接続される。ビア配線２８ａおよび２８ｂは自己インダクタンス２×Ｌ１を有する。ビア配線２８ａと同様に、２個のビア配線２８ｂ同士は磁界結合するため、相互インダクタンスＭ１が生じる。さらに、ビア配線２８ａと２８ｂとは磁界結合する。これにより、相互インダクタンスＭ２が生じる。
図６は、仮想構造２を示す平面図である。図６に示すように、ソース電極１２ａおよびソース電極１２ｂは、それぞれバイアホール２２ａおよび２２ｂに設けられたそれぞれビア配線２８ａおよび２８ｂを介しグランドに接続される。ビア配線２８ａおよび２８ｂは自己インダクタンス２×Ｌ１を有する。ビア配線２８ａと同様に、２個のビア配線２８ｂ同士は磁界結合するため、相互インダクタンスＭ１が生じる。さらに、ビア配線２８ａと２８ｂとは磁界結合する。これにより、相互インダクタンスＭ２が生じる。
【0026】
図７は、仮想構造２の等価回路を示す回路図である。図７に示すように、ポートＰ１の線路（ソース電極１２ａに相当）は、抵抗Ｒｖ、自己インダクタンスＬ１および相互インダクタンスＭ１を介しノードＮ１に接続される。ポートＰ２の線路（ソース電極１２ｂに相当）は、抵抗Ｒｖ、自己インダクタンスＬ１および相互インダクタンスＭ１を介しノードＮ１に接続される。ノードＮ１は相互インダクタンスＭ２を介しグランドに接続される。
【0027】
このように、仮想構造２では、仮想構造１に比べ相互インダクタンスＭ２の分、ソースインダクタンスが大きくなる。電磁界解析法を用い各インダクタンスをシミュレーションした。シミュレーションでは、ビア配線２８ａから２８ｃの幅Ｖｘを２０μｍ、幅Ｖａ、ＶｂおよびＶｃを５０μｍ、ビア配線２８ａから２８ｃ同士の間隔Ｄａ、ＤｂおよびＤｃを５０μｍ、ビア配線２８ａと２８ｂとの間隔Ｄａｂが１００μｍ、基板１０の厚さＴ１を１００μｍ、ビア配線２８ａ、２８ｂおよび２８ｃの厚さＴ２を５μｍ、基板１０をＳｉＣ基板とした。このとき、Ｌ１＝１５ｐＨ、Ｍ１＝５ｐＨ、Ｍ２＝５ｐＨであった。
【0028】
［仮想構造３］
図８は、仮想構造３を示す平面図である。図８に示すように、ソース電極１２ａから１２ｃは、図３と同様に配列されている。隣接するソース電極のビア配線との相互インダクタンスをＭ２、２番目に近いソース電極のビア配線との相互インダクタンスをＭ３と記載する。相互インダクタンスＭ３は相互インダクタンスＭ２より小さい。
図８は、仮想構造３を示す平面図である。図８に示すように、ソース電極１２ａから１２ｃは、図３と同様に配列されている。隣接するソース電極のビア配線との相互インダクタンスをＭ２、２番目に近いソース電極のビア配線との相互インダクタンスをＭ３と記載する。相互インダクタンスＭ３は相互インダクタンスＭ２より小さい。
【0029】
ソース電極１２ａのソースインダクタンスＬｓａに寄与する相互インダクタンスは、ソース電極１２ａに隣接するソース電極１２ｂのビア配線２８ｂとの相互インダクタンスＭ２と、２つ隣のソース電極１２ｃのビア配線２８ｃとの相互インダクタンスＭ３である。ソース電極１２ｂのソースインダクタンスＬｓｂに寄与する相互インダクタンスは、隣接するソース電極１２ａのビア配線２８ａとの相互インダクタンスＭ２と、隣接するソース電極１２ｃのビア配線２８ｃとの相互インダクタンスＭ２と、２つ隣のソース電極１２ｂのビア配線２８ｂとのによる相互インダクタンスＭ３である。ソース電極１２ｃのソースインダクタンスＬｓｃに寄与する相互インダクタンスは、２つのソース電極１２ｂのビア配線２８ｂとの２つの相互インダクタンスＭ２と、２つのソース電極１２ａのビア配線２８ａとの２つの相互インダクタンスＭ３である。
【0030】
このように、ソース電極１２ａのソースインダクタンスＬｓａに寄与する相互インダクタンスは、相互インダクタンスＭ２が１つと相互インダクタンスＭ３が１つである。ソース電極１２ｂのソースインダクタンスＬｓｂに寄与する相互インダクタンスは、相互インダクタンスＭ２が２つと相互インダクタンスＭ３が１つである。ソース電極１２ｃのソースインダクタンスＬｓｃに寄与する相互インダクタンスは、相互インダクタンスＭ２が２つと相互インダクタンスＭ３が２つである。これらの相互インダクタンスはグランドとの間に直列接続される。以上のインダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ソースインダクタンスの大小関係は、Ｌｓａ＜Ｌｓｂ＜Ｌｓｃとなる。相互インダクタンスＭ３はＭ２に比べ小さいため、Ｌｓｂ－Ｌｓａ＞Ｌｓｃ－Ｌｓｂである。
Ｌｓａ＝Ｌ１＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ソースインダクタンスの大小関係は、Ｌｓａ＜Ｌｓｂ＜Ｌｓｃとなる。相互インダクタンスＭ３はＭ２に比べ小さいため、Ｌｓｂ－Ｌｓａ＞Ｌｓｃ－Ｌｓｂである。
【0031】
以上のように、比較例１では、単位ＦＥＴ３５ａのソースインダクタンスＬｓａ、単位ＦＥＴ３５ｂのソースインダクタンスＬｓｂ、および単位ＦＥＴ３５ｃのソースインダクタンスＬｓｃが異なる。このため、半導体装置１１０を増幅器に用い、ゲート電極１４に高周波信号が入力したとき、単位ＦＥＴ３５ａから３５ｃの動作が不均一になる。これにより、増幅器の利得が低下してしまう。
【0032】
実施例１によれば、ビア配線２８ａの間隔Ｄａが間隔ＤｂおよびＤｃより小さい。これにより、ビア配線２８ａ間の相互インダクタンスＭ１ａは、ビア配線２８ｂ間の相互インダクタンスＭ１およびビア配線２８ｃ間の相互インダクタンスＭ１より大きくなる。すなわち
Ｌｓａ＝Ｌ１＋Ｍ１ａ＋Ｍ２＋Ｍ３
となる。一方、
Ｌｓｂ＝Ｌ１＋Ｍ１＋２×Ｍ２＋Ｍ３
である。そこで、Ｍ１ａ－Ｍ１をＭ２程度に設定することで、ＬｓａとＬｓｂとをほぼ同じにできる。よって、実施例１におけるＬｓａとＬｓｂの差を比較例１におけるＬｓａとＬｓｂとの差より小さくできる。一方、比較例１におけるＬｓｂとＬｓｃとの差はあまり大きくない。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１＋Ｍ１ａ＋Ｍ２＋Ｍ３
となる。一方、
Ｌｓｂ＝Ｌ１＋Ｍ１＋２×Ｍ２＋Ｍ３
である。そこで、Ｍ１ａ－Ｍ１をＭ２程度に設定することで、ＬｓａとＬｓｂとをほぼ同じにできる。よって、実施例１におけるＬｓａとＬｓｂの差を比較例１におけるＬｓａとＬｓｂとの差より小さくできる。一方、比較例１におけるＬｓｂとＬｓｃとの差はあまり大きくない。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0033】
［実施例２］
図９は、実施例２に係る半導体装置の平面図である。図９に示すように、実施例２の半導体装置１０１では、ビア配線２８ａのＹ方向における間隔Ｄａは、ビア配線２８ｂのＹ方向における間隔Ｄｂより小さく、間隔Ｄｂは、ビア配線２８ｃのＹ方向における間隔Ｄｃより小さい。ビア配線２８ａから２８ｃのＹ方向における幅Ｖａ、ＶｂおよびＶｃは同じである。その他の構成は実施例１と同じであり説明を省略する。
図９は、実施例２に係る半導体装置の平面図である。図９に示すように、実施例２の半導体装置１０１では、ビア配線２８ａのＹ方向における間隔Ｄａは、ビア配線２８ｂのＹ方向における間隔Ｄｂより小さく、間隔Ｄｂは、ビア配線２８ｃのＹ方向における間隔Ｄｃより小さい。ビア配線２８ａから２８ｃのＹ方向における幅Ｖａ、ＶｂおよびＶｃは同じである。その他の構成は実施例１と同じであり説明を省略する。
【0034】
実施例２における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１＋Ｍ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。ここで、Ｄａ＜Ｄｂ＜Ｄｃであるため、Ｍ１ａ＞Ｍ１ｂ＞Ｍ１ｃである。Ｍ１ａ－Ｍ１ｂをＭ２程度に設定し、Ｍ１ｂ－Ｍ１ｃをＭ３程度に設定する。これにより、実施例２では比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作をより均一にすることができる。
Ｌｓａ＝Ｌ１＋Ｍ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。ここで、Ｄａ＜Ｄｂ＜Ｄｃであるため、Ｍ１ａ＞Ｍ１ｂ＞Ｍ１ｃである。Ｍ１ａ－Ｍ１ｂをＭ２程度に設定し、Ｍ１ｂ－Ｍ１ｃをＭ３程度に設定する。これにより、実施例２では比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作をより均一にすることができる。
【0035】
［実施例３］
図１０は、実施例３に係る半導体装置の平面図である。図１０に示すように、実施例３の半導体装置１０２では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。間隔Ｄａ、ＤｂおよびＤｃは互いにほぼ同じであり、幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
図１０は、実施例３に係る半導体装置の平面図である。図１０に示すように、実施例３の半導体装置１０２では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。間隔Ｄａ、ＤｂおよびＤｃは互いにほぼ同じであり、幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
【0036】
実施例３における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。１つのソース電極１２ａに接続されるビア配線２８ａは２個、１つのソース電極１２ｂに接続されるビア配線２８ｂは３個、１つのソース電極１２ｃに接続されるビア配線２８ｃは３個である。このため、Ｌ１ｂ＝Ｌ１ｃ≒２×Ｌ１ａ／３となる。よって、Ｌ１ａ＞Ｌ１ｂ＝Ｌ１ｃとなる。これにより、実施例３では比較例１に比べ、ＬｓａとＬｓｂの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。１つのソース電極１２ａに接続されるビア配線２８ａは２個、１つのソース電極１２ｂに接続されるビア配線２８ｂは３個、１つのソース電極１２ｃに接続されるビア配線２８ｃは３個である。このため、Ｌ１ｂ＝Ｌ１ｃ≒２×Ｌ１ａ／３となる。よって、Ｌ１ａ＞Ｌ１ｂ＝Ｌ１ｃとなる。これにより、実施例３では比較例１に比べ、ＬｓａとＬｓｂの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0037】
［実施例４］
図１１は、実施例４に係る半導体装置の平面図である。図１１に示すように、実施例４の半導体装置１０３では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに４個のビア配線２８ｃが接続されている。間隔Ｄａ、ＤｂおよびＤｃは互いにほぼ同じであり、幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
図１１は、実施例４に係る半導体装置の平面図である。図１１に示すように、実施例４の半導体装置１０３では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに４個のビア配線２８ｃが接続されている。間隔Ｄａ、ＤｂおよびＤｃは互いにほぼ同じであり、幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
【0038】
実施例４における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａ、２８ｂおよび２８ｃの個数から、Ｌ１ｂ≒２×Ｌ１ａ／３、Ｌｓｃ≒Ｌ１ａ／２となる。よって、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃとなる。これにより、実施例４では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａ、２８ｂおよび２８ｃの個数から、Ｌ１ｂ≒２×Ｌ１ａ／３、Ｌｓｃ≒Ｌ１ａ／２となる。よって、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃとなる。これにより、実施例４では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0039】
［実施例５］
図１２は、実施例５に係る半導体装置の平面図である。図１２に示すように、実施例５の半導体装置１０４では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。間隔Ｄａは、ＤｂおよびＤｃより小さい。幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
図１２は、実施例５に係る半導体装置の平面図である。図１２に示すように、実施例５の半導体装置１０４では、１つのソース電極１２ａに２個のビア配線２８ａが接続されている。１つのソース電極１２ｂに３個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。間隔Ｄａは、ＤｂおよびＤｃより小さい。幅Ｖａ、ＶｂおよびＶｃは互いにほぼ同じである。その他の構成は実施例１と同じであり説明を省略する。
【0040】
実施例５における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａの個数はビア配線２８ｂの個数およびビア配線２８ｃの個数より小さい。よって、Ｌ１ａ＞Ｌ１ｂ≒Ｌ１ｃである。Ｄａ＜Ｄｂ＝Ｄｃであるため、Ｍ１ａ＞Ｍ１ｂ≒Ｍ１ｃである。これにより、実施例５では、比較例１に比べ、ＬｓａとＬｓｂの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａの個数はビア配線２８ｂの個数およびビア配線２８ｃの個数より小さい。よって、Ｌ１ａ＞Ｌ１ｂ≒Ｌ１ｃである。Ｄａ＜Ｄｂ＝Ｄｃであるため、Ｍ１ａ＞Ｍ１ｂ≒Ｍ１ｃである。これにより、実施例５では、比較例１に比べ、ＬｓａとＬｓｂの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0041】
［実施例６］
図１３は、実施例６に係る半導体装置の平面図である。図１３に示すように、実施例６の半導体装置１０５では、ビア配線２８ａのＹ方向における幅Ｖａは、ビア配線２８ｂのＹ方向における幅Ｖｂより小さく、幅Ｖｂはビア配線２８ｃのＹ方向における幅Ｖｃより小さい。その他の構成は実施例１と同じであり説明を省略する。
図１３は、実施例６に係る半導体装置の平面図である。図１３に示すように、実施例６の半導体装置１０５では、ビア配線２８ａのＹ方向における幅Ｖａは、ビア配線２８ｂのＹ方向における幅Ｖｂより小さく、幅Ｖｂはビア配線２８ｃのＹ方向における幅Ｖｃより小さい。その他の構成は実施例１と同じであり説明を省略する。
【0042】
実施例６における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。Ｖａ＜Ｖｂ＜Ｖｃのため、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃである。これにより、実施例６では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。Ｖａ＜Ｖｂ＜Ｖｃのため、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃである。これにより、実施例６では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0043】
［実施例７］
図１４は、実施例７に係る半導体装置の平面図である。図１４に示すように、実施例７の半導体装置１０６では、１つのソース電極１２ａに１個のビア配線２８ａが接続されている。１つのソース電極１２ｂに２個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。ビア配線２８ａのＹ方向における幅Ｖａは、ビア配線２８ｂのＹ方向における幅Ｖｂより小さく、幅Ｖｂはビア配線２８ｃのＹ方向における幅Ｖｃより小さい。ビア配線２８ｂのＹ方向における間隔Ｄｂは、ビア配線２８ｃのＹ方向における間隔Ｄｃより小さい。その他の構成は実施例１と同じであり説明を省略する。
図１４は、実施例７に係る半導体装置の平面図である。図１４に示すように、実施例７の半導体装置１０６では、１つのソース電極１２ａに１個のビア配線２８ａが接続されている。１つのソース電極１２ｂに２個のビア配線２８ｂが接続されている。１つのソース電極１２ｃに３個のビア配線２８ｃが接続されている。ビア配線２８ａのＹ方向における幅Ｖａは、ビア配線２８ｂのＹ方向における幅Ｖｂより小さく、幅Ｖｂはビア配線２８ｃのＹ方向における幅Ｖｃより小さい。ビア配線２８ｂのＹ方向における間隔Ｄｂは、ビア配線２８ｃのＹ方向における間隔Ｄｃより小さい。その他の構成は実施例１と同じであり説明を省略する。
【0044】
実施例７における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。１つのソース電極１２ａに接続されるビア配線２８ａが１個のため、ＬｓａにＭ１は含まれない。Ｄｂ＜Ｄｃのため、Ｍ１ｂ＞Ｍ１ｃである。Ｖａ＜Ｖｂ＜Ｖｃのため、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃである。これにより、実施例７では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１ｂ＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１ｃ＋２×Ｍ２＋２×Ｍ３
である。１つのソース電極１２ａに接続されるビア配線２８ａが１個のため、ＬｓａにＭ１は含まれない。Ｄｂ＜Ｄｃのため、Ｍ１ｂ＞Ｍ１ｃである。Ｖａ＜Ｖｂ＜Ｖｃのため、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃである。これにより、実施例７では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【0045】
［実施例１から実施例７のまとめ］
実施例１から実施例７では、ソース電極１２ａの１つと金属層２８との間における１または複数のビア配線２８ａを介した第１インダクタンスは、ソース電極１２ｂの１つと金属層２８との間における１または複数のビア配線２８ｂを介した第２インダクタンスより大きい。これにより、ソース電極１２ａのソースインダクタンスＬｓａとソース電極１２ｂのソースインダクタンスＬｓｂとの差を比較例１より小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。半導体装置１００から１０６の利得を向上できる。
実施例１から実施例７では、ソース電極１２ａの１つと金属層２８との間における１または複数のビア配線２８ａを介した第１インダクタンスは、ソース電極１２ｂの１つと金属層２８との間における１または複数のビア配線２８ｂを介した第２インダクタンスより大きい。これにより、ソース電極１２ａのソースインダクタンスＬｓａとソース電極１２ｂのソースインダクタンスＬｓｂとの差を比較例１より小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。半導体装置１００から１０６の利得を向上できる。
【0046】
実施例２、４、５および７のように、ソース電極１２ｃの１つと金属層２８との間における１または複数のビア配線２８ｃを介した第３インダクタンスは、ソース電極１２ｂの１つと金属層２８との間における１または複数のビア配線２８ｂを介した第２インダクタンスより小さい。これにより、ソース電極１２ｂのソースインダクタンスＬｓｂとソース電極１２ｃのソースインダクタンスＬｓｃとの差を比較例１より小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。半導体装置の利得をより向上できる。
【0047】
第１インダクタンスは、例えば、第２インダクタンスの１．０５倍以上であり、１．１倍以上である。また、第１インダクタンスは、例えば、第２インダクタンスの２倍以下である。ビア配線２８ａの個数とビア配線２８ｂの個数が同じ、かつＶａ＝ＶｂおよびＤａ＝Ｄｂである比較例１におけるソースインダクタンスＬｓａとＬｓｂとの差に比べ、実施例１から７におけるソースインダクタンスＬｓａとＬｓｂとの差が小さい。これにより、単位ＦＥＴ３５ａから３５ｃの動作を比較例１より均一にすることができる。
【0048】
第２インダクタンスは、例えば第３インダクタンスの１．０１倍以上であり、１．０５倍以上である。また、第２インダクタンスは、例えば、第３インダクタンスの１．５倍以下である。比較例１におけるソースインダクタンスＬｓｂとＬｓｃとの差に比べ、実施例２、４、５および７におけるソースインダクタンスＬｓａとＬｓｂとの差が小さい。これにより、単位ＦＥＴ３５ａから３５ｃの動作を比較例１より均一にすることができる。
【0049】
１つのソース電極１２ａに１つのビア配線２８ａが接続される場合、第１インダクタンスは、１つのビア配線２８ａの自己インダクタンスである。１つのソース電極１２ａに複数のビア配線２８ａが接続される場合、第１インダクタンスは、ビア配線２８ａの各々の自己インダクタンスを合成したインダクタンスＬ１と複数のビア配線２８ａの間の相互インダクタンスＭ１によるインダクタンスである。
【0050】
１つのソース電極１２ｂに１つのビア配線２８ｂが接続される場合、第２インダクタンスは、１つのビア配線２８ｂの自己インダクタンスである。１つのソース電極１２ｂに複数のビア配線２８ｂが接続される場合、第２インダクタンスは、ビア配線２８ｂの各々の自己インダクタンスを合成したインダクタンスＬ１と複数のビア配線２８ｂの間の相互インダクタンスＭ１によるインダクタンスである。
【0051】
１つのソース電極１２ｃに１つのビア配線２８ｃが接続される場合、第３インダクタンスは、１つのビア配線２８ｃの自己インダクタンスである。１つのソース電極１２ｃに複数のビア配線２８ｃが接続される場合、第３インダクタンスは、ビア配線２８ｃの各々の自己インダクタンスを合成したインダクタンスＬ１と複数のビア配線２８ｃの間の相互インダクタンスＭ１によるインダクタンスである。
【0052】
これらにより、ソースインダクタンスＬｓａとＬｓｂとにおける相互インダクタンスＭ２の差を自己インダクタンスＬ１および相互インダクタンスＭ１を用い補償することができる。
【0053】
実施例１、２および５のように、複数のビア配線２８ａが互いに隣接する間隔Ｄａをビア配線２８ｂが互いに隣接する間隔Ｄｂより小さくする。これにより、ソースインダクタンスＬｓａにおける相互インダクタンスＭ１をソースインダクタンスＬｓｂにおける相互インダクタンスＭ１より大きくできる。よって、ソースインダクタンスＬｓａとＬｓｂとの差を小さくできる。
【0054】
このとき、１つのソース電極１２ａに接続されるビア配線２８ａの第１個数を、１つのソース電極１２ｂに接続されるビア配線２８ｂの第２個数と同じまたは第２個数より少なくする。ビア配線２８ａの各々がソース電極１２ａに接触する平面視における第１面積を、ビア配線２８ｂの各々がソース電極１２ｂに接触する平面視における第２面積と同じまたは第２面積より小さくする。これにより、ソースインダクタンスＬｓａにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和をソースインダクタンスＬｓｂにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和より大きくできる。
【0055】
例えば、間隔Ｄａは、間隔Ｄｂの０．９５倍以下であり、０．９倍以下である。また、間隔Ｄａは、例えば、間隔Ｄｂの０．１倍以上である。ソースインダクタンスＬｓｂとＬｓｃとの差を小さくする場合には、間隔Ｄｂは、間隔Ｄｃより小さく、間隔Ｄｃの０．９９倍以下であり、０．９８倍以下である。また、間隔Ｄｂは、例えば、間隔Ｄｃの０．１倍以上である。１つのソース電極１２ａ（１２ｂまたは１２ｃ）に接続されるビア配線２８ａ（２８ｂまたは２８ｃ）が３個以上の場合、隣接するビア配線２８ａ（２８ｂまたは２８ｃ）の間隔は複数ある。複数の間隔の値が互いに異なる場合には、間隔Ｄａ（ＤｂまたはＤｃ）は複数の間隔の値の平均とする。
【0056】
実施例３、４、５および７のように、ビア配線２８ａの個数をビア配線２８ｂの個数より少なくする。これにより、ソースインダクタンスＬｓａにおける自己インダクタンスＬ１をソースインダクタンスＬｓｂにおける自己インダクタンスＬ１より大きくできる。よって、ソースインダクタンスＬｓａとＬｓｂとの差を小さくできる。
【0057】
このとき、複数のビア配線２８ａが互いに隣接する間隔Ｄａを、ビア配線２８ｂが互いに隣接する間隔Ｄｂと同じまたは間隔Ｄｂより小さくする。ビア配線２８ａの各々がソース電極１２ａに接触する平面視における第１面積を、ビア配線２８ｂの各々がソース電極１２ｂに接触する平面視における第２面積と同じまたは第２面積より小さくする。これにより、ソースインダクタンスＬｓａにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和をソースインダクタンスＬｓｂにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和より大きくできる。
【0058】
例えば、ソースインダクタンスＬｓｂとＬｓｃとの差を小さくする場合には、ビア配線２８ｂの個数をビア配線２８ｃの個数より少なくする。
【0059】
実施例６および７のように、ビア配線２８ａの各々がソース電極１２ａに接触する平面視における第１面積を、ビア配線２８ｂの各々がソース電極１２ｂに接触する平面視における第２面積より小さくする。これにより、ソースインダクタンスＬｓａにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和をソースインダクタンスＬｓｂにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和より大きくできる。
【0060】
このとき、複数のビア配線２８ａが互いに隣接する間隔Ｄａを、ビア配線２８ｂが互いに隣接する間隔Ｄｂと同じまたは間隔Ｄｂより小さくする。１つのソース電極１２ａに接続されるビア配線２８ａの第１個数を、１つのソース電極１２ｂに接続されるビア配線２８ｂの第２個数と同じまたは第２個数より少なくする。これにより、ソースインダクタンスＬｓａにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和をソースインダクタンスＬｓｂにおける自己インダクタンスＬ１と相互インダクタンスＭ１の和より大きくできる。
【0061】
例えば、第１面積は、第２面積の０．９５倍以下であり、０．９倍以下である。また、第１面積は、例えば、第２面積の０．１倍以上である。ソースインダクタンスＬｓｂとＬｓｃとの差を小さくする場合には、第２面積は、ビア配線２８ｃがソース電極１２ｃに接触する平面視における第３面積より小さく、第３面積の０．９９倍以下であり、０．９５倍以下である。また、第２面積は、例えば、第３面積の０．１倍以上である。１つのソース電極１２ａ（１２ｂまたは１２ｃ）に接続されるビア配線２８ａ（２８ｂまたは２８ｃ）が複数の場合、複数のビア配線２８ａ（２８ｂまたは２８ｃ）の面積が互いに異なる場合には、第１面積（第２面積または第３面積）は複数のビア配線２８ａ（２８ｂまたは２８ｃ）の面積の平均とする。
【0062】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0063】
１０、１０ａ 基板
１０ｂ 半導体層
１１ 活性領域
１２ａ、１２ｂ、１２ｃ ソース電極
１４ ゲート電極
１６ ドレイン電極
２２ａ、２２ｂ、２２ｃ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
２８ 金属層
２８ａ、２８ｂ、２８ｃ ビア配線
３５ａ、３５ｂ、３５ｃ 単位ＦＥＴ
１００、１０１、１０２、１０３、１０４、１０５、１０６、１１０ 半導体装置
１０ｂ 半導体層
１１ 活性領域
１２ａ、１２ｂ、１２ｃ ソース電極
１４ ゲート電極
１６ ドレイン電極
２２ａ、２２ｂ、２２ｃ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
２８ 金属層
２８ａ、２８ｂ、２８ｃ ビア配線
３５ａ、３５ｂ、３５ｃ 単位ＦＥＴ
１００、１０１、１０２、１０３、１０４、１０５、１０６、１１０ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2023-11-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、
前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、
を備え、
前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置。
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、
前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、
を備え、
前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置。
【請求項2】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、
前記１または複数の第２ビア配線は複数の第２ビア配線であり、
前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さい請求項１に記載の半導体装置。
前記１または複数の第２ビア配線は複数の第２ビア配線であり、
前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さい請求項１に記載の半導体装置。
【請求項3】
前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、
前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項２に記載の半導体装置。
前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項２に記載の半導体装置。
【請求項4】
前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少ない請求項１に記載の半導体装置。
【請求項5】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項４に記載の半導体装置。
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項４に記載の半導体装置。
【請求項6】
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さい請求項１に記載の半導体装置。
【請求項7】
前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数以下であり、
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下である請求項６に記載の半導体装置。
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下である請求項６に記載の半導体装置。
【請求項8】
前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第３ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、
前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さい請求項１から請求項７のいずれか一項に記載の半導体装置。
前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さい請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項9】
前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、
前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、
前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、
前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和である請求項１から請求項７のいずれか一項に記載の半導体装置。
前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、
前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、
前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和である請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項10】
前記基板上に設けられた複数のゲート電極と、
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項１から請求項７のいずれか一項に記載の半導体装置。
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項１から請求項７のいずれか一項に記載の半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
（２）上記（１）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線であり、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さくてもよい。
（３）上記（２）において、前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（４）上記（１）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少なくてもよい。
（５）上記（４）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（６）上記（１）において、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さくてもよい。
（７）上記（６）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数以下であり、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であってもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第３ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和であってもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
（２）上記（１）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線であり、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さくてもよい。
（３）上記（２）において、前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（４）上記（１）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少なくてもよい。
（５）上記（４）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（６）上記（１）において、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さくてもよい。
（７）上記（６）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数以下であり、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であってもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第３ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和であってもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【0014】
Ｘ方向において、ドレイン電極１６とソース電極１２ａから１２ｃとは、１つずつ交互に設けられている。ゲート電極１４は、複数のソース電極１２ａから１２ｃのうち１つと、複数のドレイン電極１６の１つと、の間に設けられている。これにより、ゲート電極１４を挟むソース電極１２ａから１２ｃとドレイン電極１６とは１つの単位ＦＥＴ３５ａから３５ｃを形成する。単位ＦＥＴ３５ａから３５ｃは、それぞれソース電極１２ａから１２ｃを有する。単位ＦＥＴ３５ａから３５ｃはＸ方向に配列されている。単位ＦＥＴ３５ａから３５ｃの個数は４個以上であればよい。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【0017】
１つのソース電極１２ａから１２ｃ内においてビア配線２８ａから２８ｃはＹ方向に配列されている。ビア配線２８ａから２８ｃの平面形状は例えば角丸四角形状である。ビア配線２８ａから２８ｃの長軸方向はＹ方向であり、短軸方向はＸ方向である。ビア配線２８ａから２８ｃの平面形状は、角丸四角形状以外に、略楕円形状、略円形状または長円形状でもよい。ビア配線２８ａから２８ｃの平面面積（ソース電極１２ａから１２ｃに接触する領域における面積）は、互いにほぼ同じである。ソース電極１２ａから１２ｃにビア配線２８ａから２８ｃが接続する領域はソース電極１２ａから１２ｃ内に収まる。すなわち、基板１０の上面においてソース電極１２ａから１２ｃの外にビア配線２８ａから２８ｃは設けられていない。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【0019】
ソース電極１２ａから１２ｃおよびドレイン電極１６は、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜等の金属膜である。アルミニウム膜上に金層等の配線層が設けられていてもよい。ゲート電極１４は、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜等の金属膜である。金属層２８およびビア配線２８ａから２８ｃは、例えば金層である。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【0027】
このように、仮想構造２では、仮想構造１に比べ相互インダクタンスＭ２の分、ソースインダクタンスが大きくなる。電磁界解析法を用い各インダクタンスをシミュレーションした。シミュレーションでは、ビア配線２８ａから２８ｃの幅Ｖｘを２０μｍ、幅Ｖａ、ＶｂおよびＶｃを５０μｍ、ビア配線２８ａから２８ｃ同士の間隔Ｄａ、ＤｂおよびＤｃを５０μｍ、ビア配線２８ａと２８ｂとの間隔Ｄａｂを１００μｍ、基板１０の厚さＴ１を１００μｍ、ビア配線２８ａ、２８ｂおよび２８ｃの厚さＴ２を５μｍ、基板１０をＳｉＣ基板とした。このとき、Ｌ１＝１５ｐＨ、Ｍ１＝５ｐＨ、Ｍ２＝５ｐＨであった。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【0029】
ソース電極１２ａのソースインダクタンスＬｓａに寄与する相互インダクタンスは、ソース電極１２ａに隣接するソース電極１２ｂのビア配線２８ｂとの相互インダクタンスＭ２と、２つ隣のソース電極１２ｃのビア配線２８ｃとの相互インダクタンスＭ３である。ソース電極１２ｂのソースインダクタンスＬｓｂに寄与する相互インダクタンスは、隣接するソース電極１２ａのビア配線２８ａとの相互インダクタンスＭ２と、隣接するソース電極１２ｃのビア配線２８ｃとの相互インダクタンスＭ２と、２つ隣のソース電極１２ｂのビア配線２８ｂとの相互インダクタンスＭ３である。ソース電極１２ｃのソースインダクタンスＬｓｃに寄与する相互インダクタンスは、２つのソース電極１２ｂのビア配線２８ｂとの２つの相互インダクタンスＭ２と、２つのソース電極１２ａのビア配線２８ａとの２つの相互インダクタンスＭ３である。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【0038】
実施例４における各インダクタンスの関係を簡略化して記載すると、
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａ、２８ｂおよび２８ｃの個数から、Ｌ１ｂ≒２×Ｌ１ａ／３、Ｌ１ｃ≒Ｌ１ａ／２となる。よって、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃとなる。これにより、実施例４では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
Ｌｓａ＝Ｌ１ａ＋Ｍ１＋Ｍ２＋Ｍ３
Ｌｓｂ＝Ｌ１ｂ＋Ｍ１＋２×Ｍ２＋Ｍ３
Ｌｓｃ＝Ｌ１ｃ＋Ｍ１＋２×Ｍ２＋２×Ｍ３
である。ビア配線２８ａ、２８ｂおよび２８ｃの個数から、Ｌ１ｂ≒２×Ｌ１ａ／３、Ｌ１ｃ≒Ｌ１ａ／２となる。よって、Ｌ１ａ＞Ｌ１ｂ＞Ｌ１ｃとなる。これにより、実施例４では、比較例１に比べ、ＬｓａとＬｓｂの差およびＬｓｂとＬｓｃの差を小さくできる。よって、単位ＦＥＴ３５ａから３５ｃの動作を均一にすることができる。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【0048】
第２インダクタンスは、例えば第３インダクタンスの１．０１倍以上であり、１．０５倍以上である。また、第２インダクタンスは、例えば、第３インダクタンスの１．５倍以下である。比較例１におけるソースインダクタンスＬｓｂとＬｓｃとの差に比べ、実施例２、４、５および７におけるソースインダクタンスＬｓｂとＬｓｃとの差が小さい。これにより、単位ＦＥＴ３５ａから３５ｃの動作を比較例１より均一にすることができる。