特開 2024-70605 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024070605

(43)【公開日】2024-05-23

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240516BHJP

   H01L 29/739 20060101ALI20240516BHJP

   H01L 21/336 20060101ALI20240516BHJP

   H01L 29/861 20060101ALI20240516BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 653C

H01L29/78 652M

H01L29/78 652D

H01L29/78 655B

H01L29/78 658H

H01L29/78 652C

H01L29/78 655A

H01L29/91 D

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022181201

(22)【出願日】2022-11-11

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】長田 尚

(57)【要約】

【課題】ダイオードのＶＦを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供すること。
【解決手段】本開示に係る半導体装置は、第１面１０１と、第１面とは反対側である第２面１０２とを有する半導体基板１００と、半導体基板に形成されるダイオードとを備え、ダイオードは、第１面側に第１導電型のドリフト層１２３と、ドリフト層上に第１導電型とは反対の導電型である第２導電型のアノード層１１０と、トレンチ１１２とを備え、第１面を基準とした時、アノード層の底面は、トレンチの底面よりも深い領域に位置するものである。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、
前記半導体基板に形成されるダイオードと、を備え、
前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、トレンチと、を備え、
前記第１面を基準とした時、前記アノード層の底面は、前記トレンチの底面よりも深い領域に位置する
半導体装置。

【請求項2】

前記ドリフト層と前記アノード層との間にｐｎ接合部が形成され、
前記トレンチは、前記ｐｎ接合部を突き抜けない構造を有する
請求項１に記載の半導体装置。

【請求項3】

ライフタイムキラーは、前記ｐｎ接合部に導入される
請求項２に記載の半導体装置。

【請求項4】

前記ダイオードは、さらに前記トレンチと隣接する第２トレンチと、
前記半導体基板の断面視において、前記トレンチと前記第２トレンチとの間にある前記第２導電型のボディ層と、を備え、
前記ボディ層は、コンタクトホールを介して前記ダイオードのアノード電極と接続する
請求項１に記載の半導体装置。

【請求項5】

前記アノード層は、前記コンタクトホールが形成されていない領域において、キャリアを蓄積する機能を有する
請求項４に記載の半導体装置。

【請求項6】

前記コンタクトホールは、前記トレンチ及び前記第２トレンチと重畳する領域を有し、
前記トレンチ及び前記第２トレンチのトレンチ電極は、前記コンタクトホールを介して前記アノード電極と接続する
請求項４に記載の半導体装置。

【請求項7】

第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、
前記半導体基板に形成されるダイオードと、を備え、
前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチと、を備え、
前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、
前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行う
半導体装置。

【請求項8】

前記ドリフト層と前記アノード層との間にｐｎ接合部が形成され、
前記第１トレンチは、前記ｐｎ接合部を突き抜けない構造を有する
請求項７に記載の半導体装置。

【請求項9】

ライフタイムキラーは、前記ｐｎ接合部に導入される
請求項８に記載の半導体装置。

【請求項10】

さらに前記ダイオードは、前記半導体基板の断面視において、前記第１トレンチと前記第２トレンチとの間にある前記第２導電型のボディ層を備え、
前記ボディ層及び前記第１トレンチの前記トレンチ電極は、コンタクトホールを介して前記ダイオードのアノード電極と接続する
請求項７に記載の半導体装置。

【請求項11】

前記アノード層は、前記コンタクトホールが形成されていない領域において、キャリアを蓄積する機能を有する
請求項１０に記載の半導体装置。

【請求項12】

第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、
前記半導体基板に形成される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）及びダイオードを備え、
前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチと、を備え、
前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、
前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行い、
前記第１トレンチ及び前記第２トレンチの間に、前記第１導電型の層を備える
半導体装置。

【請求項13】

前記半導体基板は、さらに絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を備え、
前記ＩＧＢＴ及び前記ダイオードによって逆導通ＩＧＢＴが形成される
請求項１に記載の半導体装置。

【請求項14】

前記半導体基板は、さらに絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を備え、
前記ＩＧＢＴ及び前記ダイオードによって逆導通ＩＧＢＴが形成される
請求項７に記載の半導体装置。

【請求項15】

前記半導体基板は、前記ＩＧＢＴ及び前記ダイオードが形成されているアクティブ領域と、前記ＩＧＢＴ及び前記ダイオードが形成されていない周辺領域と、を有し、
前記周辺領域における前記アノード層の厚さは、前記アクティブ領域における前記アノード層と比べて同じ或いは小さい
請求項１２に記載の半導体装置。

【請求項16】

前記半導体基板は、前記ＩＧＢＴ及び前記ダイオードが形成されているアクティブ領域と、前記ＩＧＢＴ及び前記ダイオードが形成されていない周辺領域と、を有し、
前記周辺領域における前記アノード層の厚さは、前記アクティブ領域における前記アノード層と比べて同じ或いは小さい
請求項１３に記載の半導体装置。

【請求項17】

前記半導体基板は、前記ＩＧＢＴ及び前記ダイオードが形成されているアクティブ領域と、前記ＩＧＢＴ及び前記ダイオードが形成されていない周辺領域と、を有し、
前記周辺領域における前記アノード層の厚さは、前記アクティブ領域における前記アノード層と比べて同じ或いは小さい
請求項１４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を備える半導体装置に関する。

【背景技術】

【0002】

特許文献１には、絶縁ゲート型バイポーラトランジスタと還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を１チップ化した逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１９２７４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＲＣ－ＩＧＢＴは、ＦＷＤをＩＧＢＴチップの中に組み込んだものであり、半導体装置に含まれる素子の低損失化及び小型化のメリットがある。一方、ＦＷＤのリカバリー損失（Ｅｒｒ）や順方向降下電圧（ＶＦ）の悪化など、ＦＷＤの性能面には多くの課題が残されている。

【0005】

これらの損失や悪化を抑制するためには、局所的なライフタイムキラーの導入が考えられ、アノード層の下に導入することが理想的であると考えられる。

【0006】

特許文献１には、ＲＣ－ＩＧＢＴが開示されているが、ＦＷＤ領域において、アノード層がトレンチよりも浅く形成されている。このことから、トレンチのボトム部への電界強度が増えることによる破壊耐性や信頼性への影響、さらに、ライフタイムキラーの導入によるトレンチ酸化膜へのダメージが懸念される。

【0007】

これらに加えて、プロセスコストの高いＩＧＢＴ領域に、低コストのプロセスであるＦＷＤを形成するため、コスト面でのメリットを出すためには、チップの電力高密度化（チップシュリンク）が重要となる。

【0008】

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本開示に係る半導体装置は、第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、前記半導体基板に形成されるダイオードとを備え、前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、トレンチとを備え、前記第１面を基準とした時、前記アノード層の底面は、前記トレンチの底面よりも深い領域に位置するものである。

【0010】

本開示に係る半導体装置は、第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、前記半導体基板に形成されるダイオードとを備え、前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチとを備え、前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行うものである。

【0011】

本開示に係る半導体装置は、第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、前記半導体基板に形成される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）及びダイオードを備え、前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチとを備え、前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行い、前記第１トレンチ及び前記第２トレンチの間に、前記第１導電型の層を備えるものである。

【発明の効果】

【0012】

本開示により、ダイオードのＶＦを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【図面の簡単な説明】

【0013】

【図1】図１は、実施の形態１に係る半導体装置の構成図である。

【図2】図２は、実施の形態１に係る半導体装置が備える半導体基板の平面図である。

【図3】図３は、実施の形態１に係る半導体装置のダイオード及び比較用ダイオードにおけるライフタイムキラーの制御を説明する図である。

【図4】図４は、実施の形態１に係る半導体装置及び比較用ダイオードにおける不純物濃度分布を表す図である。

【図5】図５は、実施の形態１に係る半導体装置及び比較用ダイオードにおける電界強度分布のシミュレーション結果である。

【図6】図６は、実施の形態１に係る半導体装置及び比較用ダイオードにおけるＶＦ－ＩＦカーブのシミュレーション結果である。

【図7】図７は、実施の形態２に係る半導体装置の構成図である。

【図8】図８は、実施の形態３に係る半導体装置の構成図である。

【図9】図９は、実施の形態３に係る半導体装置の製造フローを説明する図である。

【図10】図１０は、実施の形態３に係る半導体装置及び比較用ダイオードにおけるＶＦ－ＩＦカーブ及びリカバリー波形のシミュレーション結果である。

【図11】図１１は、実施の形態３に係る半導体装置及び比較用ダイオードにおけるトレードオフ曲線を示す図である。

【図12】図１２は、実施の形態４に係る半導体装置の構成図である。

【図13】図１３は、実施の形態４に係る半導体装置の動作を説明する図である。

【図14】図１４は、実施の形態５に係る半導体装置の構成図である。

【図15】図１５は、実施の形態６に係る半導体装置の構成図である。

【発明を実施するための形態】

【0014】

以下、本開示の実施の形態について、図面を参照して詳細に説明する。明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

【0015】

本実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合、第１導電型をｐ型、第２導電型をｎ型とすることもできるし、反対に第１導電型をｎ型、第２導電型をｐ型とすることもできる。

【0016】

［実施の形態１］
図１は、本実施の形態に係る半導体装置が備える半導体基板において、ダイオード（ＦＷＤ）が形成される領域を示している。半導体基板１００は、断面視において、第１面１０１と、第１面１０１とは反対側である第２面１０２を有する。

【0017】

半導体基板１００の第１面１０１側には、ｐ型のアノード層１１０、アノード電極１１１、内部にトレンチ電極１１３及びトレンチ酸化膜１１４を有するトレンチ１１２、層間絶縁膜１１５、ＩＧＢＴにおけるｐ＋型のボディ層１１６、ＩＧＢＴにおけるチャネル層１１７が形成される。ボディ層１１６にはコンタクトホール１２０が設けられており、アノード電極１１１は、コンタクトホール１２０を介してボディ層１１６と接続する。

【0018】

トレンチ１１２は、第１面１０１から第２面１０２の方向、即ち、鉛直方向に延びる形状を有する。トレンチ酸化膜１１４は、トレンチ１１２の内壁に沿うように形成され、トレンチ電極１１３は、トレンチ酸化膜１１４を間に介して、トレンチ１１２を埋めるように形成される。

【0019】

半導体基板１００の第２面１０２側には、ｎ＋＋型のカソード層１２１、ｎ＋型のフィールドストップ層１２２、ｎ－型のドリフト層１２３が形成される。アノード層１１０は、ドリフト層１２３上に位置する。

【0020】

また、図１中の破線にて囲まれる領域は、ｐｎ接合部１３０を表している。

【0021】

本実施の形態に係るダイオードにおいて、第１面１０１を基準とした時、アノード層１１０の底面は、トレンチ１１２の底面よりも深い領域に位置する。換言すると、本実施の形態に係るダイオードは、トレンチ１１２がｐｎ接合部１３０を突き抜けない構造を有する。本実施の形態において、トレンチの底面よりも深い領域まで形成されたアノード層を「深いアノード層」と呼び、一般的なアノード層との区別をする。

【0022】

深いアノード層１１０を設けることにより、ｐｎ接合部１３０のトレンチ１１２の近傍領域がアノードとして機能するため、ｐｎ接合によって形成されるダイオード領域が拡大する。また、深いアノード層が形成された領域におけるトレンチによって、アノード層内におけるキャリアの蓄積効果が向上する。その結果、順方向降下電圧（ＶＦ）を低減させることが可能となる。

【0023】

図２は、本実施の形態に係る半導体基板１００の平面図である。本実施の形態に係る逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ－ＩＧＢＴ）は、アクティブ領域１６０においてＩＧＢＴ及びダイオードを備える。アクティブ終端領域１７０には、非アクティブ化したＩＧＢＴセルを配置してもよい。また、周辺領域１８０は、ＩＧＢＴ及びダイオードが形成されていないターミネーション領域である。

【0024】

第１面１０１を基準としたアノード層１１０の深さ（厚さ）は、少なくともダイオードを構成するアクティブ領域１６０において、一定であることが好ましく、アクティブ終端領域１７０において、当該深さが同じ或いは小さいことが好ましい。アクティブ終端領域１７０における当該深さが大きくなると、アクティブ終端領域１７０において、導通する能力が上がるため、オフ時に電力が集中しやすく、破壊を誘発する原因となる。

【0025】

また、ＶＦの悪化を抑制し、ダイオードのスイッチング速度の高速化を促すために、ライフタイムキラーを導入することが好ましい。本実施の形態に係るダイオードのライフタイムキラーの導入の制御について、図３を用いて説明する。図３左図は、比較用ダイオードを表しており、図３右図は、本実施の形態に係るダイオードを表している。比較用ダイオードが備えるアノード層１１０は、トレンチ１１２よりも浅い領域において形成されており、したがって、ｐｎ接合が形成される領域をトレンチが突き抜けている構造を有する。

【0026】

ライフタイムキラー１５０は、半導体基板１００の第２面１０２側より導入され、ダイオードの所望の領域に欠陥が形成される。ライフタイムキラー１５０は、ドリフト層１２３において、ドリフト層１２３と反対の導電型の領域の近傍に導入されることが好ましい。したがって、ライフタイムキラー１５０は、アノード層１１０の下に導入される。

【0027】

この時、比較用ダイオードにおいては、ライフタイムキラー１５０によって、トレンチ１１２が形成された領域に欠陥が形成されるため、トレンチ酸化膜１１４にダメージが入ってしまう。本実施の形態に係るダイオードにおいては、アノード層１１０の方が、トレンチ１１２よりも深い領域まで形成されているため、トレンチ酸化膜１１４へのダメージが抑制される。したがって、深いアノード層１１０を設けることにより、局所的にライフタイムキラーを導入する制御が容易となる。

【0028】

ＴＣＡＤシミュレーションを用いて、本実施の形態に係るダイオード及び比較用ダイオードの電界強度分布を比較した結果を示す。まず、本実施の形態に係るダイオードと比較用ダイオードの構造及び不純物濃度を、図４に示されるように設定した。図４左図は、トレンチ１１２よりも浅い領域に形成されたアノード層１１０を備える比較用ダイオードを表し、図４右図は、深いアノード層１１０を備える本実施の形態に係るダイオードを表している。

【0029】

次に、各ダイオードの電界強度分布のシミュレーション結果を図５に示す。比較用ダイオードは、トレンチ１１２の側面近傍において電界が集中していることが分かる。一方、本実施の形態に係るダイオードは、電界強度が緩和されていることが分かる。

【0030】

このことから、トレンチよりも深いアノード層を設けることにより、ダイナミックアバランシェ発生の抑制による逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）の耐量向上、加えて、ホットキャリアの影響の抑制が可能となることが分かる。

【0031】

次に、本実施の形態に係るダイオード及び比較用ダイオードのＶＦ－ＩＦカーブのシミュレーション結果を図６に示す。図６は、横軸を順方向電圧、縦軸を順方向電流としたグラフである。なお、図中の実線は、本実施の形態に係るダイオードをプロットしたものであり、点線は、比較用ダイオードをプロットしたものであり、他の実施の形態においても同様である。

【0032】

ＩＦが１００Ａである時のＶＦは、本実施の形態に係るダイオードにおいて１．９３Ｖであり、比較用ダイオードにおいて２．３４Ｖであり、したがって、ＶＦが１７．５％程度低減している。これより、本実施の形態に係るダイオードは、ＶＦを低減させる効果を有していることが分かる。

【0033】

このようにして、ダイオードのＶＦを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【0034】

［実施の形態２］
本実施の形態は、実施の形態１を発展させた半導体装置について説明する。図７は、本実施の形態に係る半導体装置が備える半導体基板において、ダイオード（ＦＷＤ）が形成される領域を示している。本実施の形態に係るダイオードは、実施の形態１と同様に、アノード層１１０は、トレンチ１１２よりも深い領域まで形成されている。

【0035】

本実施の形態に係るダイオードは、隣接する２つのトレンチ１１２、２１２と、その間のコンタクトホール１２０にて形成される領域を１つのユニットセルとし、実施の形態１に係るダイオードに比べてセル密度が小さい。このような構成により、アノード層１１０は、コンタクトホール１２０が形成されていない領域１１８を有するようになる。ダイオードとして導通する領域（例として、破線１５１で囲まれた領域）は、コンタクトホール１２０を介してキャリアが移動する。一方、当該領域１１８は、コンタクトホール１２０が形成されていないため、キャリアを蓄積する機能を有することができ、したがって、順方向降下電圧（ＶＦ）を低減することが可能となる。

【0036】

本実施の形態に係るダイオードのＶＦ－ＩＦカーブを、実施の形態１と同様の方法にてシミュレーションした結果、ＩＦが１００Ａである時の本実施の形態に係るダイオードのＶＦは、１．７８Ｖであった。実施の形態１の比較用ダイオードと比べて、ＶＦが２３．９％程度低減している。これより、本実施の形態に係るダイオードは、ＶＦを低減させる効果を有していることが分かる。

【0037】

［実施の形態３］
本実施の形態は、実施の形態１、２を発展させた半導体装置について説明する。図８は、本実施の形態に係る半導体装置が備える半導体基板において、ダイオード（ＦＷＤ）が形成される領域を示している。本実施の形態に係るダイオードは、実施の形態２と同様に、アノード層１１０は、トレンチ１１２よりも深い領域まで形成されており、コンタクトホール１２０が形成されていない領域１１８を有している。

【0038】

本実施の形態に係るダイオードは、コンタクトホール１２０を、２つのトレンチ１１２、２１２と重畳する領域まで広げることにより、アノード電極１１１とトレンチ電極１１３が接する領域１１９を備える。このような構成とすることにより、シェアコンタクト部１４０が形成される。

【0039】

シェアコンタクト部１４０を設けることにより、キャリアを引き抜く効果が向上するため、リカバリー損失（Ｅｒｒ）を低減することが可能となる。

【0040】

本実施の形態に係るダイオードの製造フローについて、図９を用いて説明する。図９の上段は、ＩＧＢＴが形成される領域の製造フローであり、図９の下段は、ダイオードが形成される領域の製造フローである。

【0041】

まず、半導体基板１００の第１面１０１側に不純物を導入し、不純物導入領域２０１を形成する（図９（ａ）参照）。次に、半導体基板１００の第１面１０１側にトレンチ１１２、２１２を形成する（図９（ｂ）参照）。次に、不純物導入領域２０１を拡散させ、ＩＧＢＴ側にホールバリア層２０２及びフローティング層２０３を形成し、ダイオード側にアノード層１１０を形成する（図９（ｃ）参照）。

【0042】

その後、トレンチ電極１１３、層間絶縁膜１１５、ボディ層１１６、チャネル層１１７、及びコンタクトホール１２０を形成し（図９（ｄ）参照）、コンタクトホール１２０においてトレンチ電極１１３及びボディ層１１６と接するアノード電極１１１を形成する（図９（ｅ）参照）。最後に、半導体基板１００の第２面１０２側に、カソード層１２１及びフィールドストップ層１２２を形成する（図９（ｆ）参照）。

【0043】

図９に示されるように、本実施の形態に係るダイオードは、ＩＧＢＴと同じ工程によって、即ち、追加の工程を設けることなく、形成することが可能である。

【0044】

次に、本実施の形態に係るダイオード及び比較用ダイオードのＶＦ－ＩＦカーブ及びリカバリー波形のシミュレーション結果を図１０に示す。なお、比較用ダイオードについては、実施の形態１と同じシミュレーション結果を用いている。

【0045】

まず、図１０上図に示されるＶＦ－ＩＦカーブのシミュレーション結果について説明する。ＩＦが１００Ａである時のＶＦは、本実施の形態に係るダイオードにおいて１．５９Ｖであり、比較用ダイオードにおいて２．３４Ｖであり、したがって、ＶＦが３２．１％程度低減している。これより、本実施の形態に係るダイオードは、ＶＦを低減させる効果を有していることが分かる。

【0046】

次に、図１０下図に示されるリカバリー波形のシミュレーション結果について説明する。図１０下図は、横軸をリカバリー時間、縦軸を逆方向電流としたグラフである。これらのシミュレーション結果から算出されるリカバリー損失（Ｅｒｒ）は、本実施の形態に係るダイオードにおいて８．９ｍＪであり、比較用ダイオードにおいて１４．４ｍＪであり、したがって、Ｅｒｒが３８．２％程度低減している。これより、本実施の形態に係るダイオードは、Ｅｒｒを低減させる効果を有していることが分かる。

【0047】

図１１は、本実施の形態に係るダイオード及び比較用ダイオードのシミュレーション結果に対し、横軸をＶＦ、縦軸をＥｒｒとしたグラフであり、即ち、トレードオフ曲線を示したものである。本実施の形態に係るダイオードは、ＶＦ及びＥｒｒを低減させる効果を有しているため、比較用ダイオードと比べて、トレードオフ曲線が大きく改善されていることが分かる。

【0048】

このようにして、ダイオードのＶＦ及びＥｒｒを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【0049】

［実施の形態４］
本実施の形態は、実施の形態１～３を発展させた半導体装置について説明する。図１２は、本実施の形態に係る半導体装置が備える半導体基板において、ダイオード（ＦＷＤ）が形成される領域を示している。本実施の形態に係るダイオードは、実施の形態３と同様に、アノード層１１０は、トレンチ１１２よりも深い領域まで形成されており、コンタクトホール１２０が形成されていない領域１１８を有しており、シェアコンタクト部１４０を有している。なお、図面のスペースの都合上、図１２において、シェアコンタクト部１４０を指す破線部が省略されているが、実施の形態３と同様に、領域１１９の近傍において、シェアコンタクト部１４０が形成されている。

【0050】

本実施の形態に係るダイオードは、電気的に独立した制御トレンチ電極１３３を備えている。これにより、実施の形態１～３のダイオードと同様に、ダイオードのＶＦ及びＥｒｒを低減する性能を有しつつ、４端子制御が可能となる。

【0051】

制御トレンチ電極１３３を備えたＲＣ－ＩＧＢＴの動作について、図１３を用いて説明する。図１３上図は電流Ｉ及び電圧Ｖを、図１３下図は制御トレンチ電極１３３の電位Ｖｔを縦軸とした時間変化を表している。電流Ｉをプロットしたものを線３０１、電圧Ｖをプロットしたものを線３０２、制御トレンチ電極１３３の電位Ｖｔをプロットしたものを線３０３として示す。

【0052】

導通期間３１１からオフ期間３１２に変わる時に、電流Ｉにおいて、リカバリー損失（Ｅｒｒ）３２１が発生する。このリカバリー損失を低減するため、導通期間３１１において、制御トレンチ電極１３３からマイナスの電位－Ｖａを印加し、オフ期間３１２において、制御トレンチ電極１３３からプラスの電位＋Ｖａを印加する。このように動作することにより、リカバリーを高速化することが可能となる。

【0053】

また、オフ期間３１２から導通期間３１３に変わる時に、電圧Ｖにおいて、導通損失（ＶＦ）３２２が発生する。この導通損失を低減するため、オフ期間３１２から導通期間３１３に変わる時に、制御トレンチ電極１３３によって＋Ｖａから－Ｖａとなるように印加する。このように動作することにより、導通損失を低減することが可能となる。

【0054】

上述のように４端子制御を行うことによって、ダイオードのＶＦ及びＥｒｒを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【0055】

［実施の形態５］
本実施の形態は、実施の形態４を発展させた半導体装置について説明する。図１４は、本実施の形態に係る半導体装置が備える半導体基板において、ダイオード（ＦＷＤ）が形成される領域を示している。本実施の形態に係るダイオードは、制御トレンチ電極１３３を、トレンチ１１２の内部に設ける構造を有している。

【0056】

図１４左図は、トレンチ１１２の内部において、トレンチ酸化膜１１４を間に介して、制御トレンチ電極１３３をトレンチ電極１１３の下に設ける構造である。図１４右図は、制御トレンチ電極１３３を、トレンチ電極１１３の下に設ける点においては図１４左図と同じだが、トレンチ酸化膜１１４の中に制御トレンチ電極１３３を設ける点において異なる。

【0057】

このような構成とすることにより、４端子制御を全トレンチにおいて行うことが可能となるため、ダイオードのＶＦ及びＥｒｒを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【0058】

［実施の形態６］
本実施の形態は、実施の形態１～５とは異なり、ＩＧＢＴとダイオードを異なる領域に設けた半導体装置について説明する。図１５は、本実施の形態に係る半導体装置が備える半導体基板を示している。図１５において、破線にて囲まれる領域は、ダイオードが形成される領域であり、ＩＧＢＴとダイオードが交互に形成されることが示されている。また、第２面１０２側において、カソード層１２１とコレクタ層２０４が形成される。

【0059】

図１５上図において、ダイオードが形成される領域におけるトレンチには、制御トレンチ電極１３３が形成されている。制御トレンチ電極１３３は、エミッタ電位と同電位となるよう固定されてもよいし、独立して電圧を印加するように構成されてもよい。後者の場合は、実施の形態５と同様に、４端子制御が可能となる。

【0060】

また、図１５下図に示されるように、２つの制御トレンチ電極１３３の間に、高濃度のｎ＋層２０５を形成してもよい。ｎ＋層２０５を形成することにより、ＩＧＢＴのフローティング領域を使って、トレンチの電位の制御を行うことが可能となる。ＩＧＢＴがオンして導通状態となる時に、制御トレンチ電極１３３によってプラスの電位が印加され、ｎ＋層２０５からのホールの排出が抑制され、ＩＧＢＴのＩＥ効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｅｆｆｅｃｔ）が向上する。また、ＩＧＢＴがオフする際は、制御トレンチ電極１３３によってマイナスの電位が印加され、ｎ＋層２０５は、ｐ反転層を形成する。これにより、ｐ反転層からのホールの排出が増えるため、ＩＧＢＴのターンオフが高速となる。ｐ反転層が形成されることでフローティング層がアノード層として機能するようになる。

【0061】

このような構成とすることにより、ダイオードのＶＦ及びＥｒｒを低減することが可能なＲＣ－ＩＧＢＴを備える半導体装置を提供することができる。

【0062】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0063】

１００ 半導体基板
１０１ 第１面
１０２ 第２面
１１０ アノード層
１１１ アノード電極
１１２、２１２ トレンチ
１１３ トレンチ電極
１１４ トレンチ酸化膜
１１５ 層間絶縁膜
１１６ ボディ層
１１７ チャネル層
１１８ 領域
１１９ 領域
１２０ コンタクトホール
１２１ カソード層
１２２ フィールドストップ層
１２３ ドリフト層
１３０ ｐｎ接合部
１３３ 制御トレンチ電極
１４０ シェアコンタクト部
１５０ ライフタイムキラー
１５１ ダイオードとして導通する領域
１６０ アクティブ領域
１７０ アクティブ終端領域
１８０ 周辺領域
２０１ 不純物導入領域
２０２ ホールバリア層
２０３ フローティング層
２０４ コレクタ層
２０５ ｎ＋層
３０１、３０２、３０３ 線
３１１、３１３ 導通期間
３１２ オフ期間
３２１ リカバリー損失
３２２ 導通損失

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】