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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024007067
(43)【公開日】2024-01-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240111BHJP
H01L 29/786 20060101ALI20240111BHJP
H01L 21/8234 20060101ALI20240111BHJP
H01L 27/088 20060101ALI20240111BHJP
H01L 21/82 20060101ALI20240111BHJP
【ＦＩ】
H01L27/04 V
H01L29/78 618B
H01L27/06 102A
H01L27/088 E
H01L27/088 331E
H01L21/82 F
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022108256
(22)【出願日】2022-07-05
(71)【出願人】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】木村 吉孝
(72)【発明者】
【氏名】小山内 潤
(72)【発明者】
【氏名】杉浦 正一
【テーマコード（参考）】
5F038
5F048
5F064
5F110
【Ｆターム（参考）】
5F038AR09
5F038AR13
5F038AV03
5F038AV06
5F038AV15
5F038AV17
5F038CA16
5F038EZ01
5F038EZ02
5F038EZ20
5F048AC01
5F048AC10
5F048BA14
5F048BA16
5F048BB09
5F048BF07
5F048CB01
5F048CB03
5F048CB04
5F048CB10
5F064FF05
5F064FF14
5F064FF23
5F064FF27
5F064FF33
5F064FF42
5F064FF45
5F064GG03
5F064GG07
5F110AA04
5F110BB11
5F110CC07
5F110DD01
5F110EE02
5F110EE44
5F110FF02
5F110FF30
5F110GG01
5F110GG43
5F110GG58
5F110HK04
5F110HK42
5F110NN16
5F110NN74
5F110QQ19
(57)【要約】
【課題】チップ面積の増加を抑制しながら、電圧の検出精度を高めることができる半導体装置の提供。
【解決手段】電圧検出回路１００は、基準電圧Ｖｒｅｆを発生する基準電圧回路１１０と、電池電圧ＶＤＳを分圧する分圧回路１２０と、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの比較結果を出力する比較回路１３０と、分圧電圧Ｖｄｉｖを薄膜トランジスタ１４１により調整するトリミング回路１４０と、各回路を電気的に接続する金属配線１８０と、を備え、基準電圧回路１１０、分圧回路１２０及び比較回路１３０は半導体基板１１の上又は素子分離絶縁層１２の上に形成され、金属配線１８０は素子分離絶縁層１２の上面に設けられた層間絶縁膜１３の上に形成され、トリミング回路１４０の薄膜トランジスタ１４１は酸化物半導体膜を用いたものであって、金属配線１８０よりも上層に形成されている半導体装置１０である。
【選択図】図４
【解決手段】電圧検出回路１００は、基準電圧Ｖｒｅｆを発生する基準電圧回路１１０と、電池電圧ＶＤＳを分圧する分圧回路１２０と、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの比較結果を出力する比較回路１３０と、分圧電圧Ｖｄｉｖを薄膜トランジスタ１４１により調整するトリミング回路１４０と、各回路を電気的に接続する金属配線１８０と、を備え、基準電圧回路１１０、分圧回路１２０及び比較回路１３０は半導体基板１１の上又は素子分離絶縁層１２の上に形成され、金属配線１８０は素子分離絶縁層１２の上面に設けられた層間絶縁膜１３の上に形成され、トリミング回路１４０の薄膜トランジスタ１４１は酸化物半導体膜を用いたものであって、金属配線１８０よりも上層に形成されている半導体装置１０である。
【選択図】図４
【特許請求の範囲】
【請求項1】
被測定電圧を検出する電圧検出回路を有する半導体装置であって、
前記電圧検出回路は、
基準電圧を発生する基準電圧回路と、
前記被測定電圧を分圧する分圧回路と、
前記分圧回路による分圧電圧と前記基準電圧回路による前記基準電圧との比較結果に応じた検出信号を出力する比較回路と、
前記分圧電圧及び前記基準電圧の少なくともいずれかを複数のスイッチング素子により調整するトリミング回路と、
前記基準電圧回路、前記分圧回路、前記比較回路及び前記トリミング回路を電気的にそれぞれ接続する金属配線と、
を備え、
前記基準電圧回路、前記分圧回路及び前記比較回路は、半導体基板の上面及び前記半導体基板の上に設けられた素子分離絶縁層の上の少なくともいずれかに形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記トリミング回路の前記スイッチング素子は、酸化物半導体膜を用いた薄膜トランジスタであって、前記金属配線よりも上層に形成されていることを特徴とする半導体装置。
前記電圧検出回路は、
基準電圧を発生する基準電圧回路と、
前記被測定電圧を分圧する分圧回路と、
前記分圧回路による分圧電圧と前記基準電圧回路による前記基準電圧との比較結果に応じた検出信号を出力する比較回路と、
前記分圧電圧及び前記基準電圧の少なくともいずれかを複数のスイッチング素子により調整するトリミング回路と、
前記基準電圧回路、前記分圧回路、前記比較回路及び前記トリミング回路を電気的にそれぞれ接続する金属配線と、
を備え、
前記基準電圧回路、前記分圧回路及び前記比較回路は、半導体基板の上面及び前記半導体基板の上に設けられた素子分離絶縁層の上の少なくともいずれかに形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記トリミング回路の前記スイッチング素子は、酸化物半導体膜を用いた薄膜トランジスタであって、前記金属配線よりも上層に形成されていることを特徴とする半導体装置。
【請求項2】
前記トリミング回路は、直列接続されている複数の抵抗素子と、前記複数の抵抗素子にそれぞれ並列接続されている前記複数のスイッチング素子と、を備える請求項１に記載の半導体装置。
【請求項3】
前記トリミング回路は、前記複数のスイッチング素子にそれぞれ直列接続されている複数のヒューズ素子を更に備える請求項２に記載の半導体装置。
【請求項4】
前記抵抗素子がＭＯＳトランジスタであり、前記抵抗素子の抵抗値が前記ＭＯＳトランジスタのオン抵抗の抵抗値である請求項２に記載の半導体装置。
【請求項5】
前記スイッチング素子は、平面視において前記抵抗素子と少なくとも一部が重なる位置に形成されている請求項２から４のいずれかに記載の半導体装置。
【請求項6】
前記抵抗素子と前記スイッチング素子とを接続する配線の長さが５μｍ以下である請求項５に記載の半導体装置。
【請求項7】
前記基準電圧回路は、直列接続されている複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタにそれぞれ並列接続されている前記複数のスイッチング素子と、を備える請求項１に記載の半導体装置。
【請求項8】
前記スイッチング素子は、平面視において前記ＭＯＳトランジスタと少なくとも一部が重なる位置に形成されている請求項７に記載の半導体装置。
【請求項9】
前記ＭＯＳトランジスタと前記スイッチング素子とを接続する配線の長さが５μｍ以下である請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
たとえば、携帯機器に使用される二次電池は、過充電又は過放電すると劣化してしまうため、正負の両端子間には電池電圧を監視して電池を保護する半導体装置が接続される場合が多い。このような半導体装置においては、１０ｍＶ以下程度の検出精度が求められており、個体ごとの電圧検出に係るばらつきを無視できない場合がある。
【0003】
電池電圧に限らず、電圧を検出する方法としては、電圧を分圧回路で分圧した「分圧電圧」と半導体装置内部で発生させた「基準電圧」とを比較回路で比較し判定する検出方法が知られている。
このような検出方法において、電圧検出の高精度化を図るために、製造時の検査工程で個体ごとのばらつきをトリミングする方法が提案されている（例えば、特許文献１参照）。
具体的には、直列接続された複数の抵抗素子とこれらの抵抗素子にそれぞれ並列に接続されたスイッチング素子で形成されるトリミング回路を分圧回路に直列に接続してトリミングを行う。このトリミング方法では、トリミング回路を直列接続した分圧回路で電池電圧を分圧し、基準電圧との比較を行いながら各スイッチング素子をオンオフしてトリミング回路の直列抵抗値を変化させて仮調整を行う。本調整は、仮調整時の各スイッチング素子のオンオフ状態に基づき、各スイッチング素子にそれぞれ直列に接続されているヒューズ素子を溶断して行う。
このような検出方法において、電圧検出の高精度化を図るために、製造時の検査工程で個体ごとのばらつきをトリミングする方法が提案されている（例えば、特許文献１参照）。
具体的には、直列接続された複数の抵抗素子とこれらの抵抗素子にそれぞれ並列に接続されたスイッチング素子で形成されるトリミング回路を分圧回路に直列に接続してトリミングを行う。このトリミング方法では、トリミング回路を直列接続した分圧回路で電池電圧を分圧し、基準電圧との比較を行いながら各スイッチング素子をオンオフしてトリミング回路の直列抵抗値を変化させて仮調整を行う。本調整は、仮調整時の各スイッチング素子のオンオフ状態に基づき、各スイッチング素子にそれぞれ直列に接続されているヒューズ素子を溶断して行う。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００９－０３１０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一つの側面では、チップ面積の増加を抑制しながら、電圧の検出精度を高めることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一実施形態における半導体装置は、
被測定電圧を検出する電圧検出回路を有する半導体装置であって、
前記電圧検出回路は、
基準電圧を発生する基準電圧回路と、
前記被測定電圧を分圧する分圧回路と、
前記分圧回路による分圧電圧と前記基準電圧回路による前記基準電圧との比較結果に応じた検出信号を出力する比較回路と、
前記分圧電圧及び前記基準電圧の少なくともいずれかを複数のスイッチング素子により調整するトリミング回路と、
前記基準電圧回路、前記分圧回路、前記比較回路及び前記トリミング回路を電気的にそれぞれ接続する金属配線と、
を備え、
前記基準電圧回路、前記分圧回路及び前記比較回路は、半導体基板の上面及び前記半導体基板の上に設けられた素子分離絶縁層の上の少なくともいずれかに形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記トリミング回路の前記スイッチング素子は、酸化物半導体膜を用いた薄膜トランジスタであって、前記金属配線よりも上層に形成されている。
被測定電圧を検出する電圧検出回路を有する半導体装置であって、
前記電圧検出回路は、
基準電圧を発生する基準電圧回路と、
前記被測定電圧を分圧する分圧回路と、
前記分圧回路による分圧電圧と前記基準電圧回路による前記基準電圧との比較結果に応じた検出信号を出力する比較回路と、
前記分圧電圧及び前記基準電圧の少なくともいずれかを複数のスイッチング素子により調整するトリミング回路と、
前記基準電圧回路、前記分圧回路、前記比較回路及び前記トリミング回路を電気的にそれぞれ接続する金属配線と、
を備え、
前記基準電圧回路、前記分圧回路及び前記比較回路は、半導体基板の上面及び前記半導体基板の上に設けられた素子分離絶縁層の上の少なくともいずれかに形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記トリミング回路の前記スイッチング素子は、酸化物半導体膜を用いた薄膜トランジスタであって、前記金属配線よりも上層に形成されている。
【発明の効果】
【0007】
本発明の一つの側面によれば、チップ面積の増加を抑制しながら、電圧の検出精度を高めることができる半導体装置を提供することを目的とする。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
本発明の一実施形態における半導体装置は、以下の知見に基づくものである。
直列接続された複数の抵抗素子と各抵抗素子にそれぞれ並列に接続されたスイッチング素子で形成されるトリミング回路により更にトリミングの高精度化を図ろうとすると、抵抗素子の抵抗値を低下させるとともに抵抗素子を増加させる必要がある。すると、スイッチング素子としてのＭＯＳ（Metal-Oxide-Semiconductor）トランジスタも抵抗素子と同様に増加させることになるため、それぞれの素子を同一平面上の異なる位置に配置するとチップ面積が増大する。さらに、その配置の仕方によっては、それぞれの素子を接続するための配線長さが増大して寄生抵抗の影響が大きくなり、トリミング精度や電圧検出のばらつきに影響する。
つまり、このトリミング回路を用いて電圧の検出精度を高めようとしても、素子数を増やす必要があるため、チップ面積が増大するほどには精度向上が望めない。
直列接続された複数の抵抗素子と各抵抗素子にそれぞれ並列に接続されたスイッチング素子で形成されるトリミング回路により更にトリミングの高精度化を図ろうとすると、抵抗素子の抵抗値を低下させるとともに抵抗素子を増加させる必要がある。すると、スイッチング素子としてのＭＯＳ（Metal-Oxide-Semiconductor）トランジスタも抵抗素子と同様に増加させることになるため、それぞれの素子を同一平面上の異なる位置に配置するとチップ面積が増大する。さらに、その配置の仕方によっては、それぞれの素子を接続するための配線長さが増大して寄生抵抗の影響が大きくなり、トリミング精度や電圧検出のばらつきに影響する。
つまり、このトリミング回路を用いて電圧の検出精度を高めようとしても、素子数を増やす必要があるため、チップ面積が増大するほどには精度向上が望めない。
【0010】
チップ面積を削減するために、スイッチング素子として多結晶シリコン膜を用いた薄膜トランジスタとし、これを複数の抵抗素子などの上に絶縁膜を介して重ねるように形成する方法が挙げられる。
しかしながら、多結晶シリコン膜を用いた薄膜トランジスタは、堆積時の温度や、堆積後の結晶化のための熱処理温度が金属配線に影響を及ぼさないよう、その熱処理温度の高さにより金属配線よりも下層に形成する必要がある。このため、金属配線のレイアウトの制約を受けてしまい、チップ面積を効率的に削減することは難しい。また、多結晶シリコン膜を用いた薄膜トランジスタは、オン時とオフ時の電流比を高くすることが難しく、スイッチング素子としての十分な機能を得ることが難しい。さらに、多結晶シリコン膜に施される熱処理温度を下げて金属配線上に形成する場合には、その電流比が著しく低下するので、チップ面積の削減効果とスイッチング素子としての十分な機能の両立が困難である。
しかしながら、多結晶シリコン膜を用いた薄膜トランジスタは、堆積時の温度や、堆積後の結晶化のための熱処理温度が金属配線に影響を及ぼさないよう、その熱処理温度の高さにより金属配線よりも下層に形成する必要がある。このため、金属配線のレイアウトの制約を受けてしまい、チップ面積を効率的に削減することは難しい。また、多結晶シリコン膜を用いた薄膜トランジスタは、オン時とオフ時の電流比を高くすることが難しく、スイッチング素子としての十分な機能を得ることが難しい。さらに、多結晶シリコン膜に施される熱処理温度を下げて金属配線上に形成する場合には、その電流比が著しく低下するので、チップ面積の削減効果とスイッチング素子としての十分な機能の両立が困難である。
【0011】
そこで、本発明の一実施形態では、トリミング回路のスイッチング素子を４００℃以下の低温で形成できる酸化物半導体膜を用いた薄膜トランジスタとし、金属配線よりも上層に形成するようにした。
【0012】
以下、図面を参照しながら本発明を実施するための一形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
【0013】
（第１の実施形態）
図１は、第１の実施形態における半導体装置が有する電圧検出回路を示す回路図である。
半導体装置１０は、ＶＤＤ端子－ＶＳＳ端子間に接続されたリチウムイオン二次電池Ｂを過充電又は過放電から保護するために、被測定電圧としての電池電圧ＶＤＳを監視する機能を有する。この半導体装置１０は、図１に示すように、電池電圧ＶＤＳが所定の電圧以上であるかを検出する電圧検出回路１００を有する。
図１は、第１の実施形態における半導体装置が有する電圧検出回路を示す回路図である。
半導体装置１０は、ＶＤＤ端子－ＶＳＳ端子間に接続されたリチウムイオン二次電池Ｂを過充電又は過放電から保護するために、被測定電圧としての電池電圧ＶＤＳを監視する機能を有する。この半導体装置１０は、図１に示すように、電池電圧ＶＤＳが所定の電圧以上であるかを検出する電圧検出回路１００を有する。
【0014】
電圧検出回路１００は、基準電圧回路１１０と、分圧回路１２０と、比較回路１３０と、トリミング回路１４０とを備えている。また、電圧検出回路１００は、分圧回路１２０による電池電圧ＶＤＳの分圧比をトリミング回路１４０で調整するために、発振回路１５０と、カウンタ回路１６０と、ＮＯＲゲート１７０とを備えている。
【0015】
基準電圧回路１１０は、発生させた基準電圧Ｖｒｅｆを、比較回路１３０の入力端子の１つに出力する。
基準電圧回路１１０としては、目的に応じて適宜選択することができ、例えば、エンハンス型ＭＯＳトランジスタ及びデプレッション型ＭＯＳトランジスタを用いたＥＤ型、半導体のバンドギャップを利用したバンドギャップ型などが挙げられる。
基準電圧回路１１０としては、目的に応じて適宜選択することができ、例えば、エンハンス型ＭＯＳトランジスタ及びデプレッション型ＭＯＳトランジスタを用いたＥＤ型、半導体のバンドギャップを利用したバンドギャップ型などが挙げられる。
【0016】
分圧回路１２０は、トリミング回路１４０により調整された電池電圧ＶＤＳを、分圧抵抗１２１、１２２により分圧する。この分圧回路１２０による分圧電圧Ｖｄｉｖは、比較回路１３０の別の入力端子に入力される。
【0017】
比較回路１３０は、エラーアンプであり、分圧回路１２０による分圧電圧Ｖｄｉｖと基準電圧回路１１０による基準電圧Ｖｒｅｆとの比較結果に応じた検出信号をＮＯＲゲート１７０の入力端子に出力する。
【0018】
トリミング回路１４０は、ＶＤＤ端子と分圧回路１２０との間に接続されている。このトリミング回路１４０は、直列接続されている複数の抵抗素子１４２ａ、１４２ｂ、・・・、１４２ｏ、１４２ｐを備えている。また、トリミング回路１４０は、複数の抵抗素子１４２ａ、１４２ｂ、・・・、１４２ｏ、１４２ｐにそれぞれ並列接続されている薄膜トランジスタ１４１ａ、１４１ｂ、・・・、１４１ｏ、１４１ｐと備えている。薄膜トランジスタ１４１ａ、１４１ｂ、・・・、１４１ｏ、１４１ｐには、それぞれ直列にヒューズ素子１４３ａ、１４３ｂ、・・・、１４３ｏ、１４３ｐが更に接続されている。
なお、以下では特に指定しない場合には、薄膜トランジスタ１４１ａ、１４１ｂ、・・・、１４１ｏ、１４１ｐを薄膜トランジスタ１４１と称し、抵抗素子１４２ａ、１４２ｂ、・・・、１４２ｏ、１４２ｐを抵抗素子１４２と称し、ヒューズ素子１４３ａ、１４３ｂ、・・・、１４３ｏ、１４３ｐをヒューズ素子１４３と称することがある。
なお、以下では特に指定しない場合には、薄膜トランジスタ１４１ａ、１４１ｂ、・・・、１４１ｏ、１４１ｐを薄膜トランジスタ１４１と称し、抵抗素子１４２ａ、１４２ｂ、・・・、１４２ｏ、１４２ｐを抵抗素子１４２と称し、ヒューズ素子１４３ａ、１４３ｂ、・・・、１４３ｏ、１４３ｐをヒューズ素子１４３と称することがある。
【0019】
このトリミング回路１４０を用いた電圧検出ばらつきの調整方法は、スイッチング素子としての薄膜トランジスタ１４１をそれぞれオンオフすることによりトリミング回路１４０の直列抵抗値を徐々に変化させる。直列抵抗値を徐々に変化させながら、比較回路１３０で分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較し、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの大小関係が反転する直列抵抗値を特定して仮調整する。本調整は、仮調整した各薄膜トランジスタ１４１のオンオフ状態に基づき、各薄膜トランジスタ１４１にそれぞれ直列接続されているヒューズ素子１４３を溶断して行う。
このように、仮調整と本調整に分けてトリミングを行うのは、検出精度を向上させるためである。検出電圧の分解能を上げるためには抵抗素子の数を増やす必要があるところ、抵抗素子を同一形状で形成したとしてもその抵抗値にばらつきが生じると共に、先に述べた寄生抵抗の影響により一般に１０ｍＶ以下程度の検出精度を実現することが難しい。それゆえ、検出精度を向上させるためには、そのばらつきに応じた抵抗素子の組み合わせを採用する必要があり、仮調整でその組み合わせを確認した後に本調整をする方法が効果的である。
このように、仮調整と本調整に分けてトリミングを行うのは、検出精度を向上させるためである。検出電圧の分解能を上げるためには抵抗素子の数を増やす必要があるところ、抵抗素子を同一形状で形成したとしてもその抵抗値にばらつきが生じると共に、先に述べた寄生抵抗の影響により一般に１０ｍＶ以下程度の検出精度を実現することが難しい。それゆえ、検出精度を向上させるためには、そのばらつきに応じた抵抗素子の組み合わせを採用する必要があり、仮調整でその組み合わせを確認した後に本調整をする方法が効果的である。
【0020】
具体的には、図２のタイミングチャートに示すように、まず、発振回路１５０により発生させたクロック信号ＣＬＫをカウンタ回路１６０に入力する。すると、カウンタ回路１６０は、クロック信号ＣＬＫの信号数に基づいて薄膜トランジスタ１４１ａ、１４１ｂ、・・・、１４１ｏ、１４１ｐを順次オンからオフにする信号を出力し、トリミング回路１４０の直列抵抗値を徐々に高くする。このとき、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆよりも高い場合には、比較回路１３０が検出信号「０」をＮＯＲゲート１７０の入力端子に出力する。そして、他の入力端子からクロック信号ＣＬＫが入力されるＮＯＲゲート１７０は、そのままクロック信号ＣＬＫを出力信号Ｖｔｏとして出力端子Ｔｏｕｔに出力する。また、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆよりも低くなると、比較回路１３０が検出信号「１」をＮＯＲゲート１７０の入力端子に出力し、ＮＯＲゲート１７０は「０」を出力信号Ｖｔｏとして出力端子Ｔｏｕｔに出力する。
このように、出力信号Ｖｔｏの変化により、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの大小関係が反転したことを判定し、オンオフ状態を特定することで仮調整を行い、続いてヒューズトリミングによる本調整を行う。
これにより、電圧検出回路１００は、トリミング回路１４０により電圧の検出精度を高めることができる。
このように、出力信号Ｖｔｏの変化により、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの大小関係が反転したことを判定し、オンオフ状態を特定することで仮調整を行い、続いてヒューズトリミングによる本調整を行う。
これにより、電圧検出回路１００は、トリミング回路１４０により電圧の検出精度を高めることができる。
【0021】
次に、半導体基板上に形成されるトリミング回路１４０の構造について説明する。
図３は、図１に示したトリミング回路の概略平面図である。図３では、後述する素子分離絶縁層の表面に形成される抵抗素子１４２ａ、１４２ｂ、１４２ｃ、１４２ｄ及びヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄの配置について主に示す。
なお、他の抵抗素子１４２ｅ、・・・、１４２ｐ及びヒューズ素子１４３ｅ、・・・、１４３ｐについてはこれらと同様であるため省略する。
また、薄膜トランジスタ１４１ａ、１４１ｂ、１４１ｃ、１４１ｄについては、後述するように、素子分離絶縁層よりも上層の金属配線よりも更に上層に形成されるため、その大まかな形成領域を点線で示し、そのゲート電極については省略する。
図３は、図１に示したトリミング回路の概略平面図である。図３では、後述する素子分離絶縁層の表面に形成される抵抗素子１４２ａ、１４２ｂ、１４２ｃ、１４２ｄ及びヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄの配置について主に示す。
なお、他の抵抗素子１４２ｅ、・・・、１４２ｐ及びヒューズ素子１４３ｅ、・・・、１４３ｐについてはこれらと同様であるため省略する。
また、薄膜トランジスタ１４１ａ、１４１ｂ、１４１ｃ、１４１ｄについては、後述するように、素子分離絶縁層よりも上層の金属配線よりも更に上層に形成されるため、その大まかな形成領域を点線で示し、そのゲート電極については省略する。
【0022】
図３に示すように、各素子は図１で示した回路図を実現できるように結線されており、抵抗素子１４２ａ、１４２ｂ、１４２ｃ、１４２ｄ及びヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄは、それぞれ一列に整列されている。
また、薄膜トランジスタ１４１ａ、１４１ｂ、１４１ｃ、１４１ｄは、抵抗素子１４２ａ、１４２ｂ、１４２ｃ、１４２ｄの一端とヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄの一端にそれぞれ接続されている。
さらに、ヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄは、本調整時にレーザ等で溶断できるように、それぞれの一部が開口部１７から露出している。
また、薄膜トランジスタ１４１ａ、１４１ｂ、１４１ｃ、１４１ｄは、抵抗素子１４２ａ、１４２ｂ、１４２ｃ、１４２ｄの一端とヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄの一端にそれぞれ接続されている。
さらに、ヒューズ素子１４３ａ、１４３ｂ、１４３ｃ、１４３ｄは、本調整時にレーザ等で溶断できるように、それぞれの一部が開口部１７から露出している。
【0023】
図４は、図３に示したトリミング回路におけるIV－IV線の概略断面図である。図４では、薄膜トランジスタ１４１ａ、抵抗素子１４２ａ及びヒューズ素子１４３ａの概略断面図を例として示す。他の薄膜トランジスタ１４１ｂ、・・・、１４１ｐ、抵抗素子１４２ｂ、・・・、１４２ｐ及びヒューズ素子１４３ｂ、・・・、１４３ｐについても薄膜トランジスタ１４１ａ、抵抗素子１４２ａ及びヒューズ素子１４３ａと同様である。
【0024】
図４に示すように、抵抗素子１４２ａ及びヒューズ素子１４３ａは、半導体基板１１の上に設けられた素子分離絶縁層１２の表面にポリシリコン膜でそれぞれ形成され、各両端がイオンを高濃度に注入された低抵抗部になっている。
【0025】
層間絶縁膜１３は、抵抗素子１４２ａ及びヒューズ素子１４３ａの上面及び側面を覆うように、素子分離絶縁層１２の上面全域に形成されている。この層間絶縁膜１３は、上面を平坦化されている。
また、抵抗素子１４２ａ及びヒューズ素子１４３ａとそれぞれ電気的に接続できるように、層間絶縁膜１３にコンタクトホールを開口して複数のプラグＰ１が形成されている。
また、抵抗素子１４２ａ及びヒューズ素子１４３ａとそれぞれ電気的に接続できるように、層間絶縁膜１３にコンタクトホールを開口して複数のプラグＰ１が形成されている。
【0026】
複数の金属配線１８０は、層間絶縁膜１３の上面にアルミニウム合金で形成されている。この複数の金属配線１８０は、層間絶縁膜１３を貫通するプラグＰ１を介し、抵抗素子１４２ａ及びヒューズ素子１４３ａのそれぞれの両端と電気的に接続されている。
【0027】
層間絶縁膜１４は、複数の金属配線１８０の上面及び側面を覆うように、層間絶縁膜１３の上面全域に形成されている。この層間絶縁膜１４は、エッチバックやＣＭＰ（Chemical Mechanical Polishing）法で平坦化されている。
【0028】
薄膜トランジスタ１４１ａは、層間絶縁膜１４の上面に形成されており、抵抗素子１４２ａの上方に位置する。この薄膜トランジスタ１４１ａは、酸化物半導体膜１４１ａ２を用いた薄膜トランジスタであり、エッチングストッパー膜１４１ａ３を備えるボトムゲート構造を有する。
酸化物半導体膜１４１ａ２を用いた薄膜トランジスタ１４１ａは、製造時の熱処理の温度を３００℃程度に低くすることができるため、その下層に存在するアルミニウム合金（融点６６０℃程度）の金属配線１８０を含む各種回路に対し、熱処理の影響を低減できる。これにより、抵抗素子１４２ａの上に層間絶縁膜１４を介して薄膜トランジスタ１４１ａを重ねるように形成することができるため、チップ面積を削減することができる。
酸化物半導体膜１４１ａ２を用いた薄膜トランジスタ１４１ａは、製造時の熱処理の温度を３００℃程度に低くすることができるため、その下層に存在するアルミニウム合金（融点６６０℃程度）の金属配線１８０を含む各種回路に対し、熱処理の影響を低減できる。これにより、抵抗素子１４２ａの上に層間絶縁膜１４を介して薄膜トランジスタ１４１ａを重ねるように形成することができるため、チップ面積を削減することができる。
【0029】
ゲート電極１４１ａ１は、層間絶縁膜１４の上面に形成されており、層間絶縁膜１４の上面全域に形成された絶縁膜１５により覆われている。この絶縁膜１５は、薄膜トランジスタ１４１ａのゲート絶縁膜として機能する。
また、所定の金属配線１８０と電気的に接続できるように、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して複数のプラグＰ２が形成されている。
また、所定の金属配線１８０と電気的に接続できるように、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して複数のプラグＰ２が形成されている。
【0030】
酸化物半導体膜１４１ａ２は、絶縁膜１５を介してゲート電極１４１ａ１を覆うように形成されている。
酸化物半導体としては、製造時の熱処理により、その下層に存在する金属配線１８０を含む各種回路に影響を与えにくいものであれば、適宜選択することができる。このような酸化物半導体のうち、薄膜トランジスタ１４１のオン時とオフ時の電流比を高くできる点及びオン電流を高くかつオフ電流を低くすることができる点から、Ｉｎ－Ｇｚ－Ｚｎ－Ｏ（ＩＧＺＯ）が好ましい。
酸化物半導体としては、製造時の熱処理により、その下層に存在する金属配線１８０を含む各種回路に影響を与えにくいものであれば、適宜選択することができる。このような酸化物半導体のうち、薄膜トランジスタ１４１のオン時とオフ時の電流比を高くできる点及びオン電流を高くかつオフ電流を低くすることができる点から、Ｉｎ－Ｇｚ－Ｚｎ－Ｏ（ＩＧＺＯ）が好ましい。
【0031】
エッチングストッパー膜１４１ａ３は、シリコン酸化膜であり、酸化物半導体膜１４１ａ２の最も高い面に形成されている。このエッチングストッパー膜１４１ａ３は、この上に堆積されたモリブデンをエッチングで分離してドレイン電極１４１ａ４とソース電極１４１ａ５とを形成する際にストッパーとしての機能を有する。
【0032】
ドレイン電極１４１ａ４及びソース電極１４１ａ５は、複数のプラグＰ２を介して、それぞれ抵抗素子１４２ａの一端とヒューズ素子１４３ａの一端に電気的に接続されるように形成されている。
【0033】
パッシベーション膜１６は、全域を覆うように形成されている。また、ヒューズ素子１４３ａの一部が露出するように、層間絶縁膜１３、１４、絶縁膜１５及びパッシベーション膜１６を貫通する開口部１７が設けられている。
【0034】
【0035】
まず、いわゆる基板工程（FEOL：Front End Of the Line）では、図５Ａに示すように、半導体基板１１の表面にフォトリソグラフィによりＳＴＩ（Shallow Trench Isolation）形成処理を行い、半導体基板１１の上面に素子分離絶縁層１２を形成する。この素子分離絶縁層１２の上面に、フォトリソグラフィ及びドライエッチングによりポリシリコン層を形成し、このポリシリコン層に対し所定の抵抗値を実現する濃度になるようにイオン注入を行い、抵抗素子１４２ａ及びヒューズ素子１４３ａを形成する。
【0036】
続いて、いわゆる配線工程（BEOL：Back End Of the Line）では、図５Ｂに示すように、層間絶縁膜１３を上面全域に形成して、ＣＭＰ法により平坦化する。この平坦化した層間絶縁膜１３の上面に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを開口してチタンを下地としてタングステンを埋め込み、複数のプラグＰ１を形成する。これらの複数のプラグＰ１の上面に、複数の金属配線１８０をアルミニウム合金でフォトリソグラフィ及びドライエッチングにより形成し、複数のプラグＰ１を介して抵抗素子１４２ａ及びヒューズ素子１４３ａと電気的に接続できるようにする。この金属配線１８０を形成した後、半導体基板１１の表面全域に層間絶縁膜１４を形成してＣＭＰ法により平坦化する。
【0037】
続いて、図５Ｃに示すように、平坦化した層間絶縁膜１４の上面全域にモリブデンをスパッタ法で堆積させてからフォトリソグラフィによりパターンを形成し、ドライエッチングでゲート電極１４１ａ１を形成する。ゲート電極１４１ａ１が形成された層間絶縁膜１４の上面に、プラズマＣＶＤ法でシリコン酸化膜を全面に堆積させて絶縁膜１５を形成する。
【0038】
次に、絶縁膜１５の上面の一部に、酸化物半導体膜１４１ａ２としてＩｎ－Ｇｚ－Ｚｎ－Ｏをスパッタ法で堆積させてから、その上面にプラズマＣＶＤ法でシリコン酸化膜を堆積させる。堆積させたシリコン酸化膜を所定の形状にパターニングし、その形状のシリコン酸化膜をマスクとしてＩｎ－Ｇｚ－Ｚｎ－Ｏをエッチングする。そのあと、シリコン酸化膜を更にパターニングしてエッチングストッパー膜１４１ａ３を形成した後、２９０℃でＲＴＡ（Rapid Thermal Anneal）を行う。
【0039】
次に、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して所定の金属配線１８０と電気的に接続できるように複数のプラグＰ２を形成する。そして、モリブデンをスパッタ法で堆積させてから、パターニングによりドレイン電極１４１ａ４及びソース電極１４１ａ５を形成した後、２７０℃でＲＴＡを行う。
【0040】
よって、平坦化した層間絶縁膜１４の上面に形成する薄膜トランジスタ１４１は、３００℃程度の低温で形成できるため、融点が６６０℃程度のアルミニウム合金で形成される金属配線１８０を含む積層体に熱による影響を及ぼしにくい。
【0041】
そして最後に、シリコン窒化酸化膜を全面に堆積させてパッシベーション膜１６を形成した後、ヒューズ素子１４３ｃの一部が露出するように、層間絶縁膜１３、１４、絶縁膜１５及びパッシベーション膜１６を貫通する開口部１７を形成する。すると、図４で示したような構造の半導体装置１０を形成することができる。
【0042】
このように、半導体装置１０では、電圧の検出精度を高めるためにトリミング回路１４０の素子数を増加させても、その素子のうち薄膜トランジスタ１４１を抵抗素子１４２の上方に形成することによりチップ面積の増加を抑制することができる。
また、薄膜トランジスタ１４１と抵抗素子１４２の間の配線を、プラグＰ１、Ｐ２と金属配線１８０との積層構造で接続できることから、Ｚ軸方向の膜厚に依存した最短の長さとすることができる。すると、層間絶縁膜１３、１４及び金属配線１８０の厚さによるが、薄膜トランジスタ１４１と抵抗素子１４２の間の配線の長さを５μｍ以下にすることができる。これにより、寄生抵抗を低減することができることから、素子数を増加させてもトリミング精度が向上するとともに、電圧検出のばらつきを抑制することができる。
また、薄膜トランジスタ１４１と抵抗素子１４２の間の配線を、プラグＰ１、Ｐ２と金属配線１８０との積層構造で接続できることから、Ｚ軸方向の膜厚に依存した最短の長さとすることができる。すると、層間絶縁膜１３、１４及び金属配線１８０の厚さによるが、薄膜トランジスタ１４１と抵抗素子１４２の間の配線の長さを５μｍ以下にすることができる。これにより、寄生抵抗を低減することができることから、素子数を増加させてもトリミング精度が向上するとともに、電圧検出のばらつきを抑制することができる。
【0043】
なお、第１の実施形態ではヒューズ素子の溶断により本調整を行ったが、これに限ることなく、酸化物半導体膜を用いた薄膜トランジスタのオンオフにより本調整を行ってもよい。特にＩｎ－Ｇｚ－Ｚｎ－Ｏを用いた薄膜トランジスタであれば、多結晶シリコン膜を用いた薄膜トランジスタよりもオン電流が高くかつオフ電流を低くすることができるため、ヒューズ素子の代わりに用いることでヒューズ素子を不要としてもよい。次に説明する第２の実施形態では、これを利用する。
また、抵抗素子の代わりにＭＯＳトランジスタとし、ＭＯＳトランジスタのオン抵抗の抵抗値を利用するようにしてもよい。
また、抵抗素子の代わりにＭＯＳトランジスタとし、ＭＯＳトランジスタのオン抵抗の抵抗値を利用するようにしてもよい。
【0044】
（第２の実施形態）
図６は、第２の実施形態における半導体装置が有する電圧検出回路を示す回路図である。
第２の実施形態は、第１の実施形態のように分圧電圧をトリミングするのではなく、基準電圧をトリミングするために薄膜トランジスタを用いること、及び、本調整をヒューズ素子の代わりに薄膜トランジスタのオンオフで行うこと以外は、第１の実施形態と同様である。
これは、基準電圧回路としては、例えば、ＭＯＳトランジスタのしきい値電圧Ｖｔやバイポーラトランジスタの順方向電圧Ｖｆを利用するものが挙げられるが、これらは半導体装置ごとに基準電圧がばらつく場合がある。第２の実施形態は、このような場合に有用である。
ここでは、基準電圧回路２１０についての説明のみを行う。
図６は、第２の実施形態における半導体装置が有する電圧検出回路を示す回路図である。
第２の実施形態は、第１の実施形態のように分圧電圧をトリミングするのではなく、基準電圧をトリミングするために薄膜トランジスタを用いること、及び、本調整をヒューズ素子の代わりに薄膜トランジスタのオンオフで行うこと以外は、第１の実施形態と同様である。
これは、基準電圧回路としては、例えば、ＭＯＳトランジスタのしきい値電圧Ｖｔやバイポーラトランジスタの順方向電圧Ｖｆを利用するものが挙げられるが、これらは半導体装置ごとに基準電圧がばらつく場合がある。第２の実施形態は、このような場合に有用である。
ここでは、基準電圧回路２１０についての説明のみを行う。
【0045】
図６に示すように、基準電圧回路２１０は、直列接続されている複数のＭＯＳトランジスタ２１２ａ、２１２ｂ、・・・、２１２ｏ、２１２ｐを備えている。また、基準電圧回路２１０は、複数のＭＯＳトランジスタ２１２ａ、２１２ｂ、・・・、２１２ｏ、２１２ｐにそれぞれ並列接続されている薄膜トランジスタ２１１ａ、２１１ｂ、・・・、２１１ｏ、２１１ｐと備えている。
なお、以下では特に指定しない場合には、薄膜トランジスタ２１１ａ、２１１ｂ、・・・、２１１ｏ、２１１ｐを薄膜トランジスタ２１１と称し、ＭＯＳトランジスタ２１２ａ、２１２ｂ、・・・、２１２ｏ、２１２ｐをＭＯＳトランジスタ２１２と称することがある。
また、薄膜トランジスタ２１１は、第１の実施形態における薄膜トランジスタ１４１と同様であるため、説明を省略する。
なお、以下では特に指定しない場合には、薄膜トランジスタ２１１ａ、２１１ｂ、・・・、２１１ｏ、２１１ｐを薄膜トランジスタ２１１と称し、ＭＯＳトランジスタ２１２ａ、２１２ｂ、・・・、２１２ｏ、２１２ｐをＭＯＳトランジスタ２１２と称することがある。
また、薄膜トランジスタ２１１は、第１の実施形態における薄膜トランジスタ１４１と同様であるため、説明を省略する。
【0046】
この基準電圧回路２１０による基準電圧ばらつきの調整方法は、ＭＯＳトランジスタ２１２をオン状態にしたままで薄膜トランジスタ２１１をそれぞれオンオフすることにより基準電圧Ｖｒｅｆを徐々に変化させる。基準電圧Ｖｒｅｆを徐々に変化させながら比較回路１３０で分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較し、分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとの大小関係が反転する基準電圧Ｖｒｅｆを特定して仮調整する。本調整は、第１の実施形態のようにヒューズ素子を溶断することなく、仮調整した各薄膜トランジスタ２１１のオンオフのみで行う。
【0047】
図７は、図６に示したトリミング回路の概略断面図である。
図７に示すように、ＭＯＳトランジスタ２１２ａは、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、ポリシリコンによるゲート電極形成処理など、従来のＭＯＳＦＥＴ製造技術により形成される。このＭＯＳトランジスタ２１２ａは、ゲート酸化膜２１２ａ１、ウェル領域２１２ａ２、ソース・ドレイン領域２１２ａ３及びゲート電極２１２ａ４を形成し、半導体基板１１上に設けられている。
図７に示すように、ＭＯＳトランジスタ２１２ａは、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、ポリシリコンによるゲート電極形成処理など、従来のＭＯＳＦＥＴ製造技術により形成される。このＭＯＳトランジスタ２１２ａは、ゲート酸化膜２１２ａ１、ウェル領域２１２ａ２、ソース・ドレイン領域２１２ａ３及びゲート電極２１２ａ４を形成し、半導体基板１１上に設けられている。
【0048】
複数の金属配線１８０は、層間絶縁膜１３を貫通するプラグＰ１を介し、ソース・ドレイン領域２１２ａ３とそれぞれ電気的に接続されている。複数のプラグＰ２は、複数の金属配線１８０と、薄膜トランジスタ２１１ａのドレイン電極２１１ａ４及びソース電極２１１ａ５とをそれぞれ電気的に接続できるように、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して形成されている。
なお、薄膜トランジスタ２１１ａの断面構造は、第１の実施形態における薄膜トランジスタ１４１ａと同様のため説明を省略する。
なお、薄膜トランジスタ２１１ａの断面構造は、第１の実施形態における薄膜トランジスタ１４１ａと同様のため説明を省略する。
【0049】
このように、第２の実施形態では、第１の実施形態のように分圧電圧をトリミングするためではなく、基準電圧をトリミングするために薄膜トランジスタを用いる形態を示した。また、第２の実施形態では、本調整をヒューズ素子の代わりを薄膜トランジスタのオンオフで行うことにより、ヒューズ素子が不要になるため、チップ面積の増加を更に抑制することができる。さらに、ヒューズ素子を溶断するための開口部を設ける必要がないことから、開口部からの水分の侵入による電気特性の異常や配線腐食など発生することがないため、信頼性を向上させることができる。そして、総配線長も短くできるため、寄生抵抗を低減することができ、素子数を増加させてもトリミング精度が向上するとともに、電圧検出のばらつきを抑制することができる。
【0050】
以上説明したように、本発明の一実施形態における半導体装置は、被測定電圧を検出する電圧検出回路を有する。この電圧検出回路は、基準電圧を発生する基準電圧回路と、被測定電圧を分圧する分圧回路と、分圧電圧と基準電圧との比較結果に応じた検出信号を出力する比較回路と、分圧電圧及び基準電圧の少なくともいずれかを複数のスイッチング素子により調整するトリミング回路と、これらの回路を電気的に接続する金属配線と、を備えている。基準電圧回路、分圧回路及び比較回路は、半導体基板の上面及び半導体基板の上に設けられた素子分離絶縁層の上の少なくともいずれかに形成され、金属配線は、素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、トリミング回路のスイッチング素子は、酸化物半導体膜を用いた薄膜トランジスタであって、金属配線よりも上層に形成されている。
これにより、電圧の検出精度を高めるためにトリミング回路の素子数を増加させても、薄膜トランジスタを金属配線よりも上層に形成することによりチップ面積の増加を抑制することができる。また、薄膜トランジスタを金属配線よりも上層に形成することにより配線の長さを短くできるため寄生抵抗を低減でき、素子数を増加させてもトリミング精度が向上するとともに電圧検出のばらつきを抑制し、電圧の検出精度を高めることができる。
これにより、電圧の検出精度を高めるためにトリミング回路の素子数を増加させても、薄膜トランジスタを金属配線よりも上層に形成することによりチップ面積の増加を抑制することができる。また、薄膜トランジスタを金属配線よりも上層に形成することにより配線の長さを短くできるため寄生抵抗を低減でき、素子数を増加させてもトリミング精度が向上するとともに電圧検出のばらつきを抑制し、電圧の検出精度を高めることができる。
【0051】
なお、この半導体装置は、本実施形態では被測定電圧としてリチウムイオン二次電池を過充電又は過放電から保護するために電池電圧を検出するものとしたが、電池電圧に限ることなく検出する必要がある電圧であればよい。また、この半導体装置は、電圧検出回路によって外部電圧の変動を検出し所定の制御を行うものであれば、どのような形態でもよい。たとえば、変動する外部電圧から一定の電圧を生成するボルテージレギュレータやＤＣ－ＤＣコンバータなどのような半導体装置における電圧検出に本発明を応用してもよい。
【0052】
また、第１の実施形態では分圧電圧をトリミングし、第２の実施形態では基準電圧をトリミングしたが、分圧電圧及び基準電圧の両方をトリミングするようにしてもよい。
【0053】
さらに、金属配線は、各実施形態では１つの層に形成するようにしたが、これに限ることなく複数の層に形成するようにしてもよい。
【0054】
１０ 半導体装置
１１ 半導体基板
１２ 素子分離絶縁層
１３ 層間絶縁膜
１７ 開口部
１００ 電圧検出回路
１１０ 基準電圧回路
１２０ 分圧回路
１３０ 比較回路
１４０、２４０ トリミング回路
１４１ 薄膜トランジスタ（スイッチング素子）
１４１ａ２ 酸化物半導体膜
１４２ 抵抗素子
１４３ ヒューズ素子
１８０ 金属配線
ＶＤＳ 電池電圧（被測定電圧）
Ｖｄｉｖ 分圧電圧
Ｖｒｅｆ 基準電圧
１１ 半導体基板
１２ 素子分離絶縁層
１３ 層間絶縁膜
１７ 開口部
１００ 電圧検出回路
１１０ 基準電圧回路
１２０ 分圧回路
１３０ 比較回路
１４０、２４０ トリミング回路
１４１ 薄膜トランジスタ（スイッチング素子）
１４１ａ２ 酸化物半導体膜
１４２ 抵抗素子
１４３ ヒューズ素子
１８０ 金属配線
ＶＤＳ 電池電圧（被測定電圧）
Ｖｄｉｖ 分圧電圧
Ｖｒｅｆ 基準電圧
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】