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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024070844
(43)【公開日】2024-05-23
(54)【発明の名称】メモリデバイスを動作させるための方法および装置
(51)【国際特許分類】
G11C 11/412 20060101AFI20240516BHJP
H03K 3/356 20060101ALI20240516BHJP
H10B 10/00 20230101ALI20240516BHJP
H10B 99/00 20230101ALI20240516BHJP
【ＦＩ】
G11C11/412
H03K3/356 B
H03K3/356 E
H10B10/00
H10B99/00 481
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023191947
(22)【出願日】2023-11-10
(31)【優先権主張番号】10 2022 211 998.3
(32)【優先日】2022-11-11
(33)【優先権主張国・地域又は機関】DE
(71)【出願人】
【識別番号】591245473
【氏名又は名称】ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング
【氏名又は名称原語表記】ＲＯＢＥＲＴ ＢＯＳＣＨ ＧＭＢＨ
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100161908
【弁理士】
【氏名又は名称】藤木 依子
(72)【発明者】
【氏名】タハ・ソリマン
(72)【発明者】
【氏名】トビアス・キルヒナー
【テーマコード（参考）】
5B015
5F083
5J300
【Ｆターム（参考）】
5B015JJ32
5B015KA13
5B015NN06
5B015QQ01
5F083BS01
5F083BS27
5F083GA11
5F083LA03
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083LA17
5F083LA18
5J300SB01
5J300TB08
(57)【要約】
【課題】メモリデバイスを動作させるための方法および装置を提供すること。
【解決手段】メモリユニットを有するメモリデバイスを動作させるための方法であって、当該メモリユニットが、双安定フリップフロップと、当該メモリユニットに関連付けられた２つの二次制御ラインと双安定フリップフロップを制御可能に接続するための２つのアクセストランジスタとを有し、２つの二次制御ラインと双安定フリップフロップとの接続が、第１の一次制御ラインによって制御可能であり、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加するステップであり、少なくとも１つのアクセストランジスタの負荷経路が、当該負荷経路の高抵抗状態に比べると少なくとも一部導電性である、ステップと、少なくとも１つのアクセストランジスタの負荷経路を通って流れる少なくとも１つの電流を特徴付ける第１の変数を決定するステップとを有する、方法。
【選択図】図３
【解決手段】メモリユニットを有するメモリデバイスを動作させるための方法であって、当該メモリユニットが、双安定フリップフロップと、当該メモリユニットに関連付けられた２つの二次制御ラインと双安定フリップフロップを制御可能に接続するための２つのアクセストランジスタとを有し、２つの二次制御ラインと双安定フリップフロップとの接続が、第１の一次制御ラインによって制御可能であり、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加するステップであり、少なくとも１つのアクセストランジスタの負荷経路が、当該負荷経路の高抵抗状態に比べると少なくとも一部導電性である、ステップと、少なくとも１つのアクセストランジスタの負荷経路を通って流れる少なくとも１つの電流を特徴付ける第１の変数を決定するステップとを有する、方法。
【選択図】図３
【特許請求の範囲】
【請求項1】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有するメモリデバイス（１００）を動作させるための方法であって、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能であり、
両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の制御接続端子（Ｔ５－Ｇ）に制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２００）するステップであり、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性であり、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の低抵抗状態に比べると導電性が低い、ステップと、
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）を通って流れる少なくとも１つの電流（Ｉ１ａ）を特徴付ける第１の変数（Ｇ１）を決定（２０２）するステップと
を有する、方法。
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能であり、
両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の制御接続端子（Ｔ５－Ｇ）に制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２００）するステップであり、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性であり、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の低抵抗状態に比べると導電性が低い、ステップと、
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）を通って流れる少なくとも１つの電流（Ｉ１ａ）を特徴付ける第１の変数（Ｇ１）を決定（２０２）するステップと
を有する、方法。
【請求項2】
前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を前記印加（２００）するステップが、前記一次制御ライン（ＳＬ１－１）を介して実行（２００ａ）される、請求項１に記載の方法。
【請求項3】
例えば前記一次制御ライン（ＳＬ１－１）を介して、両方のアクセストランジスタ（Ｔ５、Ｔ６）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００ｂ）するステップを有する、請求項１または２に記載の方法。
【請求項4】
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の前記高抵抗状態に比べると少なくとも一部導電性であるように、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００）する前記ステップが、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の閾値電圧以下である制御電圧（Ｖ－ＣＴＲＬ）を、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に印加（２００ｃ）することを有する、請求項１から３の少なくとも一項に記載の方法。
【請求項5】
前記メモリデバイス（１００）が、複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有し、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方のそれぞれの制御接続端子（Ｔ５－Ｇ）に前記制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２１０）するステップであって、前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記それぞれの少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性である、ステップと、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記それぞれの負荷経路（Ｔ５－ＬＳ）を通って流れる電流（Ｉ１ａ、Ｉ２ａ、…）の合計を特徴付ける前記第１の変数（Ｇ１）を決定（２１２）するステップと
を含む、請求項１から４の少なくとも一項に記載の方法。
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方のそれぞれの制御接続端子（Ｔ５－Ｇ）に前記制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２１０）するステップであって、前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記それぞれの少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性である、ステップと、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記それぞれの負荷経路（Ｔ５－ＬＳ）を通って流れる電流（Ｉ１ａ、Ｉ２ａ、…）の合計を特徴付ける前記第１の変数（Ｇ１）を決定（２１２）するステップと
を含む、請求項１から４の少なくとも一項に記載の方法。
【請求項6】
前記印加（２１０）が、前記少なくとも第１の一次制御ライン（ＳＬ１－１）を使用して実行（２１０ａ）される、請求項５に記載の方法。
【請求項7】
例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）を用いて前記第１の変数（Ｇ１）を決定（２０２ａ）するステップを有する、請求項１から６の少なくとも一項に記載の方法。
【請求項8】
ａ）前記メモリデバイス（１００）を第１の、例えばデジタルの動作モード（ＢＡ－１）で少なくとも一時的に動作（２２０）させるステップであって、前記第１の動作モード（ＢＡ－１）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧よりも大きい制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
ｂ）前記メモリデバイス（１００）を第２の、例えばアナログの動作モード（ＢＡ－２）で少なくとも一時的に動作（２２２）させるステップであって、前記第２の動作モード（ＢＡ－２）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧以下の制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
のうちの少なくとも１つの要素を有する、請求項１から７の少なくとも一項に記載の方法。
ｂ）前記メモリデバイス（１００）を第２の、例えばアナログの動作モード（ＢＡ－２）で少なくとも一時的に動作（２２２）させるステップであって、前記第２の動作モード（ＢＡ－２）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧以下の制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
のうちの少なくとも１つの要素を有する、請求項１から７の少なくとも一項に記載の方法。
【請求項9】
請求項１から８の少なくとも一項に記載の方法を実行するための装置（３００）。
【請求項10】
ａ）前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に例えば前記第１の一次制御ライン（ＳＬ１－１）を介して前記制御信号（Ｖ－ＣＴＲＬ）を印加するためのデバイス（３０２）と、
ｂ）アナログ／デジタル変換器デバイス（３０４）、例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）と、
ｃ）前記二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス（３０６）、例えば測定増幅器と、
のうちの少なくとも１つの要素を有する、請求項９に記載の装置（３００）。
ｂ）アナログ／デジタル変換器デバイス（３０４）、例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）と、
ｃ）前記二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス（３０６）、例えば測定増幅器と、
のうちの少なくとも１つの要素を有する、請求項９に記載の装置（３００）。
【請求項11】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有する少なくとも１つのメモリデバイス（１００）を有し、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項９または１０に記載の装置（３００）。
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項９または１０に記載の装置（３００）。
【請求項12】
請求項９から１１の少なくとも一項に記載の少なくとも１つの装置（３００）による、例えばベクトル行列乗算器ＶＭＭなどのコンピューティングデバイス（４００）。
【請求項13】
ａ）前記双安定フリップフロップ（ＫＳ）に関連付けられる電流の処理（５０１）、
ｂ）前記双安定フリップフロップ（ＫＳ）の出力電流の評価（５０２）、
ｃ）前記装置（３００）の複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルの双安定フリップフロップ（ＫＳ）の出力電流の合計の決定（５０３）、
ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供（５０４）、
ｅ）例えば前記双安定フリップフロップ（ＫＳ）の出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張（５０５）、
のうちの少なくとも１つの態様に関する、請求項１から８の少なくとも一項に記載の方法、および／または請求項９から１１の少なくとも一項に記載の装置（３００）、および／または請求項１２に記載のコンピューティングデバイス（４００）の使用（５００）。
ｂ）前記双安定フリップフロップ（ＫＳ）の出力電流の評価（５０２）、
ｃ）前記装置（３００）の複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルの双安定フリップフロップ（ＫＳ）の出力電流の合計の決定（５０３）、
ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供（５０４）、
ｅ）例えば前記双安定フリップフロップ（ＫＳ）の出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張（５０５）、
のうちの少なくとも１つの態様に関する、請求項１から８の少なくとも一項に記載の方法、および／または請求項９から１１の少なくとも一項に記載の装置（３００）、および／または請求項１２に記載のコンピューティングデバイス（４００）の使用（５００）。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリデバイスを動作させるための方法に関する。
本開示はさらに、メモリデバイスを動作させるための装置に関する。
本開示はさらに、メモリデバイスを動作させるための装置に関する。
【発明の概要】
【0002】
例示的実施形態は、少なくとも１つのメモリユニット、例えばメモリセルを有するメモリデバイスを動作させるための方法であって、少なくとも１つのメモリユニットが、双安定フリップフロップと、少なくとも１つのメモリユニットに関連付けられた２つの二次制御ライン、例えばビットラインと双安定フリップフロップを制御可能に接続するための２つのアクセストランジスタとを有し、例えば、２つの二次制御ラインと双安定フリップフロップとの接続が、第１の一次制御ライン、例えばワードラインによって制御可能であり、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号、例えば制御電圧を印加するステップであり、少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると少なくとも一部導電性であり、例えば少なくとも１つのアクセストランジスタの負荷経路の低抵抗状態に比べると導電性が低い、ステップと、少なくとも１つのアクセストランジスタの負荷経路を通って流れる少なくとも１つの電流を特徴付ける第１の変数を決定するステップとを含む、方法に関する。
【0003】
さらなる例示的実施形態では、それにより、例えば、少なくとも１つのメモリユニットのメモリ内容に関する情報を取得することができる。さらなる例示的実施形態では、上記の実施形態による原理は、例えば、メモリデバイスの既存であり得る複数のメモリユニットに適用することができ、例えば、メモリデバイスの複数のメモリユニットのメモリ内容に関する情報が例えば同時に取得され、これは、さらなる例示的実施形態では、例えば、取得された情報に基づいて算術演算を実行するために使用可能である。
【0004】
さらなる例示的実施形態では、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加することが、一次制御ライン、例えばワードラインを介して実行されることが企図されている。
【0005】
さらなる例示的実施形態では、少なくとも１つのメモリユニットは、スタティックＲＡＭ（ランダムアクセスメモリ）メモリセルとして設計される、またはスタティックＲＡＭメモリセルを形成する。
【0006】
さらなる例示的実施形態では、双安定フリップフロップは、例えばＭＯＳＦＥＴタイプの複数の電界効果トランジスタを有する。さらなる例示的実施形態では、２つのアクセストランジスタは、例えばＭＯＳＦＥＴタイプの電界効果トランジスタとして設計される。
【0007】
さらなる例示的実施形態では、方法が、例えば一次制御ライン、例えばワードラインを介して、両方のアクセストランジスタに制御信号を印加するステップを有することが企図されている。したがって、さらなる例示的実施形態では、例えば、第１の変数の決定は、例えば２つの電流に基づいて実行することができ、そのうちの第１の電流は、第１のアクセストランジスタの負荷経路（例えばドレイン－ソース経路）を通って流れる電流であり、そのうちの第２の電流は、第２のアクセストランジスタの負荷経路を通って流れる電流である。さらなる例示的実施形態では、第１の変数は、例えば差動測定原理を使用して、第１の電流および第２の電流に基づいて決定することができる。
【0008】
さらなる例示的実施形態では、少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると少なくとも一部導電性である（しかし、例えば、抵抗器ＲＤＳ，ｏｎによって特徴付けることができる電界効果トランジスタの場合などには、例えば低抵抗状態よりも導電性が低い）ように、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加するステップが、少なくとも１つのアクセストランジスタの閾値電圧以下である制御電圧を、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に印加することを有することが企図されている。
【0009】
さらなる例示的実施形態では、制御電圧を少なくとも１つのアクセストランジスタの閾値電圧以下に設定することにより、例えば、双安定フリップフロップからの電荷の例えば意図的な「除去」、すなわち例えば双安定フリップフロップからの少なくとも１つのアクセストランジスタを通る電流の意図された導出が可能になり、電流の値は、例えば双安定フリップフロップの状態にも依存する。
【0010】
さらなる例示的実施形態では、メモリデバイスが、複数のメモリユニット、例えばメモリセルを有し、方法が、複数のメモリユニットの両方のアクセストランジスタのうちの少なくとも一方のそれぞれの制御接続端子に制御信号、例えば制御電圧を印加するステップであって、複数のメモリユニットのそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性である、ステップと、複数のメモリユニットの少なくとも１つのアクセストランジスタのそれぞれの負荷経路を通って流れる電流の合計を特徴付ける第１の変数を決定するステップとを含み、この合計は、例えば個々のアクセストランジスタの電流からの合計電流でよく、例えば、二次制御ライン、例えばビットラインの少なくとも１つを介して、例えば、少なくとも１つの測定デバイスを含む第１の変数または合計電流を決定するためのデバイスなどに導通可能であることが企図されている。
【0011】
さらなる例示的実施形態では、印加が、少なくとも第１の一次制御ラインを使用して実行されることが企図されている。
言い換えると、さらなる例示的実施形態では、複数のメモリユニットの両方のアクセストランジスタのうちの少なくとも一方のそれぞれの制御接続端子に制御信号、例えば制御電圧を印加することによって、メモリデバイスの複数のメモリユニット、例えばメモリセルが例えば同時にアクティブ化され、複数のメモリユニットのそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性であることが企図されている。
言い換えると、さらなる例示的実施形態では、複数のメモリユニットの両方のアクセストランジスタのうちの少なくとも一方のそれぞれの制御接続端子に制御信号、例えば制御電圧を印加することによって、メモリデバイスの複数のメモリユニット、例えばメモリセルが例えば同時にアクティブ化され、複数のメモリユニットのそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性であることが企図されている。
【0012】
さらなる例示的実施形態では、アクティブ化は、例えば閾値電圧以下の対象の制御電圧を、少なくとも第１の一次制御ライン、例えばワードラインを介して、場合によってはまた（例えば存在する限り）複数の一次制御ライン、例えばワードラインを介して加えることなどによって行うことができる。さらなる例示的実施形態では、ここで複数のメモリユニットそれぞれから導出可能な電流は、例えば、対象のメモリユニットに関連付けられた少なくとも１つのビットラインを介して導出することができ、任意選択で例えば測定することができる。
【0013】
さらなる例示的実施形態では、方法が、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイス、および／または別の適切な決定デバイス、例えば測定デバイスを用いて、第１の変数を決定するステップを有することが企図されている。
【0014】
さらなる例示的実施形態では、決定デバイス、例えば測定デバイスが、ビットラインのうちの少なくとも１つに接続される、および／または接続可能であることが企図されている。さらなる例示的実施形態では、決定デバイス、例えば測定デバイスは、例えば既存の、例えば従来の測定デバイスと例えば組み合わせることができ、例えば統合することができ、例えばアクセストランジスタが完全にアクティブ化されたときに、メモリユニットの内容を読み出すように設計され、これは例えば電圧測定によって実行可能であることが企図されている。
【0015】
さらなる例示的実施形態では、方法が、ａ）メモリデバイスを第１の、例えばデジタルの動作モードで少なくとも一時的に動作させるステップであって、第１の動作モードで、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子への印加に関して、両方のアクセストランジスタのうちの少なくとも一方の閾値電圧よりも大きい制御電圧が使用される（例えばメモリ内容の従来の読出しのために）、ステップと、ｂ）メモリデバイスを第２の、例えばアナログの動作モードで少なくとも一時的に動作させるステップであって、第２の動作モードで、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子への印加に関して、両方のアクセストランジスタのうちの少なくとも一方の閾値電圧以下の制御電圧が使用される（例えば例示的実施形態による少なくとも１つの電流の決定のためなどに）、ステップと、のうちの少なくとも１つの要素を有することが企図されている。
【0016】
さらなる例示的実施形態は、上記の実施形態による方法を実行するための装置に関する。
さらなる例示的実施形態では、装置が、ａ）両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に例えば第１の一次制御ラインを介して制御信号を印加するためのデバイスと、ｂ）アナログ／デジタル変換器デバイス、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス、例えば測定増幅器と、のうちの少なくとも１つの要素を有することが企図されている。
さらなる例示的実施形態では、装置が、ａ）両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に例えば第１の一次制御ラインを介して制御信号を印加するためのデバイスと、ｂ）アナログ／デジタル変換器デバイス、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス、例えば測定増幅器と、のうちの少なくとも１つの要素を有することが企図されている。
【0017】
さらなる例示的実施形態では、装置が、少なくとも１つのメモリユニット、例えばメモリセルを有する少なくとも１つのメモリデバイスを有し、少なくとも１つのメモリユニットが、双安定フリップフロップと、少なくとも１つのメモリユニットに関連付けられた２つの二次制御ライン、例えばビットラインと前記双安定フリップフロップを制御可能に接続するための２つのアクセストランジスタとを有し、例えば、２つの二次制御ラインと双安定フリップフロップとの接続が、第１の一次制御ライン、例えばワードラインによって制御可能であることが企図されている。
【0018】
さらなる例示的実施形態では、ａ）両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に例えば第１の一次制御ラインを介して制御信号を印加するためのデバイスと、ｂ）アナログ／デジタル変換器デバイス、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス、例えば測定増幅器と、のうちの少なくとも１つの要素を例えば割り当てる、または例えば提供することによって、上記の実施形態による原理の少なくとも１つの態様で従来のメモリユニットまたはメモリデバイスを拡張できることが企図されている。さらなる例示的実施形態では、上述の態様ａ）、ｂ）、ｃ）のうちの少なくとも１つを従来のメモリユニットもしくはメモリデバイスに統合することができる、または従来のメモリユニットもしくはメモリデバイスに割り当てることができることが企図されている。
【0019】
さらなる例示的実施形態は、上記の実施形態による少なくとも１つの装置を有する、例えばベクトル行列乗算器ＶＭＭなどのコンピューティングデバイス、に関する。
さらなる例示的実施形態は、ａ）双安定フリップフロップに関連付けられる電流の処理、ｂ）双安定フリップフロップの出力電流の評価、ｃ）装置の複数のメモリユニット、例えばメモリセルの双安定フリップフロップの出力電流の合計の決定、ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供、ｅ）例えば双安定フリップフロップの出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張、のうちの少なくとも１つの態様に関する、上記の実施形態による方法、および／または上記の実施形態による装置、および／または上記の実施形態によるコンピューティングデバイスの使用に関する。
さらなる例示的実施形態は、ａ）双安定フリップフロップに関連付けられる電流の処理、ｂ）双安定フリップフロップの出力電流の評価、ｃ）装置の複数のメモリユニット、例えばメモリセルの双安定フリップフロップの出力電流の合計の決定、ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供、ｅ）例えば双安定フリップフロップの出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張、のうちの少なくとも１つの態様に関する、上記の実施形態による方法、および／または上記の実施形態による装置、および／または上記の実施形態によるコンピューティングデバイスの使用に関する。
【0020】
本発明のさらなる特徴、可能な用途、および利点は、図面の各図に示される本発明の例示的実施形態の以下の説明から明らかになる。記載または図示された全ての特徴は、特許請求の範囲におけるそれらの概要またはそれらの関係にかかわらず、また明細書または図面におけるそれらの定式化または表現にかかわらず、個別にまたは任意の組合せで本発明の主題を成す。
【図面の簡単な説明】
【0021】
【図1】例示的実施形態による簡略化された概略回路図である。
【図2】例示的実施形態による簡略化された概略ブロック図である。
【図3】さらなる例示的実施形態による簡略化された概略フローチャートである。
【図4】さらなる例示的実施形態による簡略化された概略フローチャートである。
【図5】さらなる例示的実施形態による簡略化された概略回路図である。
【図6】さらなる例示的実施形態による簡略化された概略フローチャートである。
【図7】さらなる例示的実施形態による使用の態様を概略的に示す図である。
【発明を実施するための形態】
【0022】
例示的実施形態（例えば、図１、２、および３参照）は、少なくとも１つのメモリユニット、例えばメモリセル１１０を有するメモリデバイス１００（図１）を動作させるための方法であって、少なくとも１つのメモリユニット１１０が、双安定フリップフロップＫＳと、前記少なくとも１つのメモリユニット１１０に関連付けられた２つの二次制御ライン、例えばビットラインＳＬ２ａ、ＳＬ２ｂ、と双安定フリップフロップＫＳを制御可能に接続するための２つのアクセストランジスタＴ５、Ｔ６とを有し、例えば、前記２つの二次制御ラインＳＬ２ａ、ＳＬ２ｂと前記双安定フリップフロップＫＳとの接続が、第１の一次制御ライン、例えばワードラインＳＬ１－１によって制御可能であり、両方のアクセストランジスタＴ５、Ｔ６のうちの少なくとも一方の制御接続端子Ｔ５－Ｇ（図１）（例えば、トランジスタＴ５がＭＯＳＦＥＴとして設計される場合にはゲート電極）に制御信号、例えば制御電圧Ｖ－ＣＴＲＬを印加２００するステップであり、少なくとも１つのアクセストランジスタＴ５の負荷経路Ｔ５－ＬＳが、例えば少なくとも１つのアクセストランジスタＴ５の負荷経路Ｔ５－ＬＳの高抵抗状態に比べると少なくとも一部導電性であり、例えば少なくとも１つのアクセストランジスタＴ５の負荷経路Ｔ５－ＬＳの低抵抗状態に比べると導電性が低い、ステップと、少なくとも１つのアクセストランジスタＴ５の負荷経路Ｔ５－ＬＳを通って流れる少なくとも１つの電流Ｉ１ａを特徴付ける第１の変数Ｇ１を決定２０２するステップとを有する、方法に関する。
【0023】
さらなる例示的実施形態では、それにより、例えば、少なくとも１つのメモリユニット１１０のメモリ内容に関する情報を取得することができる。
さらなる例示的実施形態（図２）では、上記の実施形態による原理は、例えば、メモリデバイス１００の既存であり得る複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…に適用することができ、例えば、メモリデバイスの複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…のメモリ内容に関する情報が例えば同時に取得され、これは、さらなる例示的実施形態では、例えば、取得された情報に基づいて算術演算を実行するために使用可能である。
さらなる例示的実施形態（図２）では、上記の実施形態による原理は、例えば、メモリデバイス１００の既存であり得る複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…に適用することができ、例えば、メモリデバイスの複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…のメモリ内容に関する情報が例えば同時に取得され、これは、さらなる例示的実施形態では、例えば、取得された情報に基づいて算術演算を実行するために使用可能である。
【0024】
さらなる例示的実施形態（図１）では、両方のアクセストランジスタＴ５、Ｔ６のうちの少なくとも一方の制御接続端子Ｔ５－Ｇに制御信号Ｖ－ＣＴＲＬを印加２００することが、一次制御ライン、例えばワードラインＳＬ１－１を介して実行されることが企図されている。
【0025】
さらなる例示的実施形態（図１）では、少なくとも１つのメモリユニット１１０は、スタティックＲＡＭ（ランダムアクセスメモリ）メモリセルとして設計される、またはスタティックＲＡＭメモリセルを形成する。
【0026】
さらなる例示的実施形態（図１）では、双安定フリップフロップＫＳは、例えばＭＯＳＦＥＴタイプの複数の電界効果トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４を備え、これらは、例えば図１に示される方法で接続されている。参照符号ＢＰ１は、例として、第１の基準電位、例えば接地電位を表す。参照符号ＢＰ２は、例として、接地電位ＢＰ１とは異なる第２の基準電位、例えば動作電圧電位を表す。
【0027】
要素Ｎ１は、例として、双安定フリップフロップＫＳの第１の回路ノードを表し、そこに、メモリユニット１１０のメモリ内容が電位の形で存在し、例えば２つの可能な状態、例えば「１」または「０」のうちの一方を特徴付ける。これに対して逆の状態は、第２の回路ノードＮ２での電位の形で存在する。
【0028】
例えば従来の方法によるメモリユニットへの書込みおよび／または読出しの場合、アクセストランジスタＴ５、Ｔ６は例えばどちらもワードラインＳＬ１－１を介してアクティブ化され、すなわち例えばゲート－ソース電圧を印加され、これは例えば、アクセストランジスタＴ５、Ｔ６の閾値電圧を比較的大きく超えている。
【0029】
したがって、読出し時、例示的実施形態によれば、回路ノードＮ１、Ｎ２の電位は、少なくとも１つのビットラインＳＬ２ａを介して（または、例えば両方のビットラインＳＬ２ａ、ＳＬ２ｂを介して）決定することができ、例えば電圧測定によって検出することができる。
【0030】
書込み時、例示的実施形態によれば、対応する値は、少なくとも１つのビットラインＳＬ２ａを介して（または例えば両方のビットラインＳＬ２ａ、ＳＬ２ｂを介して）予め与えられ、例えばそれぞれの電位の形でビットラインで印加することができる。
【0031】
アクセストランジスタＴ５、Ｔ６が例えばどちらもワードラインＳＬ１－１を介してアクティブ化され、すなわち、例えばアクセストランジスタＴ５、Ｔ６の閾値電圧を比較的大きく超えているゲート－ソース電圧を印加されるメモリユニット１１０の読出しなどとは対照的に、さらなる例示的実施形態による印加２００時には、少なくともアクセストランジスタＴ５、例えば両方のアクセストランジスタＴ５、Ｔ６に関するゲート－ソース電圧が例えばここでもワードラインＳＬ１－１（図３のブロック２００ａも参照）を介して選択され、例えば加えられるが、このゲート－ソース電圧は、例えばアクセストランジスタＴ５、Ｔ６の閾値電圧以下であり、例えば、回路ノードＮ１、Ｎ２の電位を決定する代わりに、上述の電流Ｉ１ａを決定することができる。
【0032】
さらなる例示的実施形態では、２つのアクセストランジスタＴ５、Ｔ６は、例えばトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４と同一または同様の、例えばＭＯＳＦＥＴタイプの電界効果トランジスタとして設計される。
【0033】
さらなる例示的実施形態（図３）では、方法が、例えば一次制御ライン、例えばワードラインＳＬ１－１を介して、両方のアクセストランジスタＴ５、Ｔ６に制御信号Ｖ－ＣＴＲＬを印加２００ｂするステップを有することが企図されている。したがって、さらなる例示的実施形態では、例えば、第１の変数Ｇ１の決定２０２（図３）は、例えば２つの電流Ｉ１ａ、Ｉ１ｂに基づいて実行することができ、そのうちの第１の電流Ｉ１ａは、第１のアクセストランジスタＴ５の負荷経路（例えばドレイン－ソース経路）Ｔ５－ＬＳを通って流れる電流であり、そのうちの第２の電流Ｉ１ｂは、第２のアクセストランジスタＴ６の負荷経路を通って流れる電流である。さらなる例示的実施形態では、第１の変数Ｇ１は、例えば差動測定原理を使用して、第１の電流Ｉ１ａおよび第２の電流Ｉ１ｂに基づいて決定することができる。
【0034】
さらなる例示的実施形態（図３）では、少なくとも１つのアクセストランジスタＴ５、Ｔ６の負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると少なくとも一部導電性である（しかし、例えば抵抗器ＲＤＳ，ｏｎによって特徴付けることができる電界効果トランジスタの場合などには、低抵抗状態よりも導電性が低い）ように、両方のアクセストランジスタＴ５、Ｔ６のうちの少なくとも一方の制御接続端子に制御信号Ｖ－ＣＴＲＬを印加２００するステップが、少なくとも１つのアクセストランジスタＴ５、Ｔ６の閾値電圧以下である制御電圧を、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に印加２００ｃすることを有することが企図されている。
【0035】
さらなる例示的実施形態では、制御電圧Ｖ－ＣＴＲＬを少なくとも１つのアクセストランジスタＴ５、Ｔ６の閾値電圧以下に設定することにより、例えば、双安定フリップフロップＫＳからの電荷の例えば意図的な「抽出」、すなわち例えば双安定フリップフロップＫＳからの少なくとも１つのアクセストランジスタＴ５、Ｔ６を通る電流の意図的な導出が可能になり、この電流の値は、例えば双安定フリップフロップＫＳの状態、すなわちメモリユニット１１０のメモリ内容にも依存する。
【0036】
さらなる例示的実施形態（図２）では、メモリデバイスが、複数のメモリユニット、例えばメモリセル１１０－１、１１０－２、…、１１０－１１、…を有し、方法が、複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…の両方のアクセストランジスタＴ５、Ｔ６（図１）のうちの少なくとも一方のそれぞれの制御接続端子に制御信号Ｖ－ＣＴＲＬ、例えば制御電圧を印加２１０（図４）するステップであって、複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…のそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性である、ステップと、複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…の少なくとも１つのアクセストランジスタのそれぞれの負荷経路を通って流れる電流の合計を特徴付ける第１の変数Ｇ１を決定２１２（図４）するステップとを有し、この合計は、例えば個々のアクセストランジスタの電流からの合計電流でよく、例えば、二次制御ライン、例えばビットラインの少なくとも１つを介して、例えば少なくとも１つの測定デバイスを有する第１の変数または合計電流を決定するためのデバイスなどに導通可能であることが企図されている。
【0037】
図２は、例として、例示的実施形態による複数のメモリユニット１１０－１、１１０－２、…、１１０－１１、…の例えば（列および／または行を有する）マトリックス状の配置を示し、例えば、複数のメモリユニット１１０－１、１１０－２、１１０－３、…、１１０－９、１１０－１０、１１０－１１、…のそれぞれが、それぞれ１つの一次制御ライン、例えばワードラインＳＬ１－１、ＳＬ１－２に割り当てられている。それにより、さらなる例示的実施形態では、例えば、図２による第１の行のメモリユニット１１０－１、１１０－２、１１０－３、…は、第１のワードラインＳＬ１－１によって制御可能であり、例えばアクセストランジスタＴ５、Ｔ６への印加２００ａのために、例えば制御電圧Ｖ－ＣＴＲＬ（図１）によって少なくとも一時的に制御可能である。したがって、同様に、さらなる例示的実施形態では、例えば、図２による第２の行のメモリユニット１１０－９、１１０－１０、１１０－１１、…は、第２のワードラインＳＬ１－２によって制御可能であり、例えばアクセストランジスタＴ５、Ｔ６などへの印加のために、例えば制御電圧Ｖ－ＣＴＲＬ（図１）で少なくとも一時的に制御可能である。
【0038】
例えば、図２による複数のメモリユニット１１０－１、１１０－２、１１０－３、…、１１０－９、１１０－１０、１１０－１１、…のそれぞれが、図１と同様または同一の構成を有し、例えば、図２での対応するビットラインは、わかりやすくするために図示されていない。しかし、例として、図１の点「…」は、例えば図２の配置のように、図１によるメモリユニット１１０と図１には示されていないさらなるメモリユニットとの任意の組合せを表し、図１によるメモリユニット１１０は、ワードラインＳＬ１－１および／またはビットラインＳＬ２ａ、ＳＬ２ｂをそれぞれさらなる他のメモリユニットと共有する。
【0039】
さらに、図１の要素Ｉ２ａは、例として、例示的実施形態による図１には示されていないさらなるメモリユニットへの印加２００（図３）時に抽出される電流を表し、この電流は、例えば第１の変数Ｇ１の生成のために、例えば暗黙的に、例えば同じビットラインＳＬ２ａに割り当てることによって、フリップフロップＫＳの電流Ｉ１ａと加算することができる。
【0040】
【0041】
言い換えると、さらなる例示的実施形態では、複数のメモリユニットの両方のアクセストランジスタＴ５、Ｔ６（図１）のうちの少なくとも一方のそれぞれの制御接続端子に制御信号Ｖ－ＣＴＲＬ、例えば制御電圧を印加することによって、メモリデバイスの複数のメモリユニット、例えばメモリセルが例えば同時にアクティブ化され、複数のメモリユニットのそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性である。
【0042】
さらなる例示的実施形態では、アクティブ化は、例えば閾値電圧以下の対象の制御電圧Ｖ－ＣＴＲＬを、少なくとも第１の一次制御ライン、例えばワードラインＳＬ１－１を介して、場合によってはまた（例えば存在する限り）複数の一次制御ライン、例えばワードラインを介して加えることなどによって行うことができる（図２参照）。さらなる例示的実施形態では、ここで複数のメモリユニットのそれぞれから導出可能な電流は、例えば、対象のメモリユニットに関連付けられた少なくとも１つのビットラインを介して導出することができ（場合によっては、例えば同様にアクティブ化された他のメモリユニットの電流と加算して）、任意選択で例えば測定することができる。
【0043】
さらなる例示的実施形態（図３）では、方法が、例えば電流ベースのアナログ／デジタル変換器デバイス３０４（図５を参照）、例えば差動アナログ／デジタル変換器デバイス、および／または別の適切な決定デバイス、例えば測定デバイスを用いて、第１の変数Ｇ１を決定２０２ａすることを有することが企図されている。
【0044】
さらなる例示的実施形態では、決定デバイス、例えば測定デバイスが、ビットラインＳＬ２ａ、ＳＬ２ｂ（図１）のうちの少なくとも１つに接続される、および／または接続可能であることが企図されている。さらなる例示的実施形態では、決定デバイス、例えば測定デバイスは、例えば既存の、例えば従来の測定デバイスと例えば組み合わせることができ、例えば統合することができ、例えばアクセストランジスタＴ５、Ｔ６が完全にアクティブ化されたときに、メモリユニットの内容を読み出すように設計され、これは例えば電圧測定によって実行可能であることが企図されている。
【0045】
【0046】
さらなる例示的実施形態（図５）は、上記の実施形態による方法を実行するための装置３００に関する。
さらなる例示的実施形態（図５）では、装置３００が、ａ）両方のアクセストランジスタＴ５、Ｔ６のうちの少なくとも一方の制御接続端子Ｔ５－Ｇ、Ｔ６－Ｇに例えば第１の一次制御ラインＳＬ１－１を介して制御信号Ｖ－ＣＴＲＬを印加するためのデバイス３０２と、ｂ）アナログ／デジタル変換器デバイス３０４、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインＳＬ２ａ、ＳＬ２ｂのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス３０６、例えば測定増幅器と、のうちの少なくとも１つの要素を有することが企図されている。
さらなる例示的実施形態（図５）では、装置３００が、ａ）両方のアクセストランジスタＴ５、Ｔ６のうちの少なくとも一方の制御接続端子Ｔ５－Ｇ、Ｔ６－Ｇに例えば第１の一次制御ラインＳＬ１－１を介して制御信号Ｖ－ＣＴＲＬを印加するためのデバイス３０２と、ｂ）アナログ／デジタル変換器デバイス３０４、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインＳＬ２ａ、ＳＬ２ｂのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス３０６、例えば測定増幅器と、のうちの少なくとも１つの要素を有することが企図されている。
【0047】
例えば、第１の変数Ｇ１、例えば合計電流Ｉ１ａ＋Ｉ２ａは、アナログ／デジタル変換器デバイス３０４によって検出可能である。
さらなる例示的実施形態では、アナログ／デジタル変換器デバイス３０４は、例えば従来のメモリセルまたは従来の測定デバイス３０６に割り当てることができる。
さらなる例示的実施形態では、アナログ／デジタル変換器デバイス３０４は、例えば従来のメモリセルまたは従来の測定デバイス３０６に割り当てることができる。
【0048】
さらなる例示的実施形態では、アナログ／デジタル変換器デバイスは、例えばメモリユニット１１０ａの従来の読出しに使用できるような従来の測定デバイス３０６などに統合することもできる（図５のブロック３０４’を参照）。
【0049】
さらなる例示的実施形態（図５）では、デバイス３０２は、例えば印加２００のための制御電圧Ｖ－ＣＴＲＬを第１のワードラインＳＬ１－１に少なくとも一時的に出力するように設計される。
【0050】
さらなる例示的実施形態（図５）では、デバイス３０２は、例えばメモリユニット１１０ａの従来の読出しのための読出し電圧Ｖ－ＲＥＡＤ（および／または情報の書込みのための電圧。図示せず）を第１のワードラインＳＬ１－１に少なくとも一時的に出力するように設計される。
【0051】
言い換えると、さらなる例示的実施形態では、装置３００は、例えばデバイス３０２によって例えばメモリデバイス１１０ａに関する情報の従来の読出しおよび／または書込みを行うために少なくとも一時的に使用することができ、時として、装置３００は、例えばデバイス３０２によって例示的実施形態による態様を実施するために、例えば印加２００（図３）および／または決定２０２（例えばブロック３０４、３０４’によって）のために使用することができる。
【0052】
図５の要素Ｇ１は、例示的実施形態による、個々のビットラインＳＬ２ａに関連付けられる第１の変数Ｇ１の決定を表す。
図５の要素Ｇ１’は、要素Ｇ１と共に、さらなる例示的実施形態に従って、例えば差分評価原理に基づいて２つのビットラインＳＬ２ａ、ＳＬ２ｂに関連付けられた第１の変数の決定を表す。
図５の要素Ｇ１’は、要素Ｇ１と共に、さらなる例示的実施形態に従って、例えば差分評価原理に基づいて２つのビットラインＳＬ２ａ、ＳＬ２ｂに関連付けられた第１の変数の決定を表す。
【0053】
さらなる例示的実施形態（図６）では、方法が、ａ）メモリデバイス１００を第１の、例えばデジタルの動作モードＢ－１で少なくとも一時的に動作２２０させるステップであって、第１の動作モードＢ－１で、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子への印加または制御に関して、両方のアクセストランジスタのうちの少なくとも一方の閾値電圧よりも大きい制御電圧が使用される（例えばメモリ内容の従来の読出しのために）、ステップと、ｂ）メモリデバイス１００を第２の、例えばアナログの動作モードＢ－２で少なくとも一時的に動作２２２させるステップであって、第２の動作モードＢ－２で、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子への印加２００に関して、両方のアクセストランジスタのうちの少なくとも一方の閾値電圧以下の制御電圧が使用される（例えば例示的実施形態による少なくとも１つの電流または第１の変数Ｇ１の決定のためなどに）、ステップと、のうちの少なくとも１つの要素を有することが企図されている。さらなる例示的実施形態では、２つの動作モードＢ－１、Ｂ－２は、例えば時分割多重原理に従って、動的に、すなわちメモリデバイス１００の動作中に切り替えることができる。
【0054】
さらなる例示的実施形態では、複数のメモリユニットおよび例えばまた複数のワードラインを有するメモリデバイス（図２参照）のいくつかのメモリユニットを第１の動作モードＢ－１で動作させ、例えばそれと同時に、同じメモリデバイスの別のメモリユニットを第２の動作モードＢ－２で動作させることも考えられる。さらなる例示的実施形態では、これに関する粒度は、例えば、ワードラインごとのメモリユニットのアーキテクチャなどによって指定することができる。
【0055】
さらなる例示的実施形態（図５）では、装置３００が、少なくとも１つのメモリユニット１１０ａ、例えばメモリセルを有する少なくとも１つのメモリデバイスを有することが企図されている。
【0056】
さらなる例示的実施形態では、ａ）両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に例えば第１の一次制御ラインを介して制御信号を印加するためのデバイス３０２と、ｂ）アナログ／デジタル変換器デバイス３０４、例えば電流ベースのアナログ／デジタル変換器デバイス、例えば差動アナログ／デジタル変換器デバイスと、ｃ）二次制御ライン、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス３０６、例えば測定増幅器と、のうちの少なくとも１つの要素を例えば割り当てる、または例えば提供することによって、上記の実施形態による原理の少なくとも１つの態様で従来のメモリユニットまたはメモリデバイスを拡張できることが企図されている。さらなる例示的実施形態では、上述の態様ａ）、ｂ）、ｃ）のうちの少なくとも１つを従来のメモリユニットもしくはメモリデバイスに統合することができる、または従来のメモリユニットもしくはメモリデバイスに割り当てることができることが企図されている。
【0057】
さらなる例示的実施形態（図５）は、上記の実施形態による少なくとも１つの装置３００を有する、例えばベクトル行列乗算器ＶＭＭなどのコンピューティングデバイス４００、に関する。
【0058】
さらなる例示的実施形態（図７）は、ａ）双安定フリップフロップＫＳに関連付けられる電流の処理５０１、ｂ）双安定フリップフロップＫＳの出力電流の評価５０２、ｃ）装置３００の複数のメモリユニット１１０－１、１１０－２、…、例えばメモリセルの双安定フリップフロップの出力電流の合計の決定５０３、ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関する例えばインメモリコンピューティング（ｃｏｍｐｕｔｅ－ｉｎ－ｍｅｍｏｒｙ）法のためのコンピューティングデバイス４００の提供５０４、ｅ）例えば双安定フリップフロップＫＳの出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張５０５、のうちの少なくとも１つの態様に関する、上記の実施形態による方法、および／または上記の実施形態による装置３００、および／または上記の実施形態によるコンピューティングデバイス４００、ＶＭＭの使用５００に関する。
【0059】
さらなる例示的実施形態では、上記の実施形態による原理は、例えば既存のＳＲＡＭ（スタティックＲＡＭ）マクロ（例えば、複数のメモリセルを有する構造）を、例えばメモリセル自体を変更せずに修正、例えば拡張するためなどに使用することができ、したがって例えば既存のメモリセルのサイズが変わらず、市場での受入れもほとんど変わらない。
【0060】
さらなる例示的実施形態では、上記の実施形態による原理を、例えば単独で、デバイス３０２を修正するため、および／またはデバイス３０４、３０４’を補完するため、例えばメモリセルの従来の読出し用の既存のデバイス３０６に組み込むために使用することができる。代替としてまたは補完として、例えば、メモリセルの従来の読出しのための従来のデバイス３０６は、例えば少なくとも１つのビットラインＳＬ２ａ、ＳＬ２ｂに関連付けられた電流の検出、例えば測定によって第１の変数Ｇ１を決定することができるように拡張することができる。
【0061】
さらなる例示的実施形態では、印加２００（図３）は、例えばデバイス３０２を用いて、例えば複数のワードラインＳＬ１－１、ＳＬ１－２、…に関して、例えば使用されるアクセストランジスタＴ５、Ｔ６の閾値電圧以下の制御電圧Ｖ－ＣＴＲＬによって同時に実行することができる。すでに上述したように、さらなる例示的実施形態では、使用されるアクセストランジスタＴ５、Ｔ６の閾値電圧以下の制御電圧Ｖ－ＣＴＲＬの印加２００は、例えば、読出しまたは書込みのために使用されるアクセストランジスタＴ５、Ｔ６をアクティブ化するのではなく、指定された電流を抽出するためにそれぞれの負荷経路の導電率の生成がなくならない（しかし、すでに最大ではない）ように作用する。したがって、さらなる例示的実施形態では、例えば第１の変数Ｇ１の決定２０２のために、例えばビットラインＳＬ２ａ、ＳＬ２ｂの少なくとも一方に沿って複数のメモリセルのそれぞれの電流を加算することができる。さらなる例示的実施形態では、決定２０２のために差分演算Ｇ１、Ｇ１’（図５）が提供され、これは、例えば、上記の実施形態による装置３００の実装に対するサイドチャネル攻撃を難しくすることができる。
援助および支援に関する情報
本出願に至ったプロジェクトは、助成金契約第８２６６５５号に基づいて合弁会社ＥＣＳＥＬ（合同事業）から資金提供を受けた。この合同事業は、欧州連合のホライゾン２０２０研究・イノベーションプログラム、およびベルギー、フランス、ドイツ、オランダ、スイスから支援を受けている。
援助および支援に関する情報
本出願に至ったプロジェクトは、助成金契約第８２６６５５号に基づいて合弁会社ＥＣＳＥＬ（合同事業）から資金提供を受けた。この合同事業は、欧州連合のホライゾン２０２０研究・イノベーションプログラム、およびベルギー、フランス、ドイツ、オランダ、スイスから支援を受けている。
【符号の説明】
【0062】
１００ メモリデバイス
１１０ メモリユニット
３００ 装置
３０４ アナログ／デジタル変換器デバイス
４００ コンピューティングデバイス
ＢＡ－１ 動作モード
ＢＡ－２ 動作モード
Ｇ１ 第１の変数
Ｉ１ａ、Ｉ１ｂ、Ｉ２ａ 電流
ＫＳ 双安定フリップフロップ
ＳＬ１－１ 一次制御ライン
ＳＬ２ａ、ＳＬ２ｂ 二次制御ライン
Ｔ５、Ｔ６ アクセストランジスタ
Ｔ５－Ｇ、Ｔ６－Ｇ 制御接続端子
Ｔ５－ＬＳ 負荷経路
Ｖ－ＣＴＲＬ 制御電圧
ＶＭＭ ベクトル行列乗算器
１１０ メモリユニット
３００ 装置
３０４ アナログ／デジタル変換器デバイス
４００ コンピューティングデバイス
ＢＡ－１ 動作モード
ＢＡ－２ 動作モード
Ｇ１ 第１の変数
Ｉ１ａ、Ｉ１ｂ、Ｉ２ａ 電流
ＫＳ 双安定フリップフロップ
ＳＬ１－１ 一次制御ライン
ＳＬ２ａ、ＳＬ２ｂ 二次制御ライン
Ｔ５、Ｔ６ アクセストランジスタ
Ｔ５－Ｇ、Ｔ６－Ｇ 制御接続端子
Ｔ５－ＬＳ 負荷経路
Ｖ－ＣＴＲＬ 制御電圧
ＶＭＭ ベクトル行列乗算器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-03-05
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有するメモリデバイス（１００）を動作させるための方法であって、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能であり、
両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の制御接続端子（Ｔ５－Ｇ）に制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２００）するステップであり、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性であり、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の低抵抗状態に比べると導電性が低い、ステップと、
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）を通って流れる少なくとも１つの電流（Ｉ１ａ）を特徴付ける第１の変数（Ｇ１）を決定（２０２）するステップと
を有する、方法。
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能であり、
両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の制御接続端子（Ｔ５－Ｇ）に制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２００）するステップであり、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性であり、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の低抵抗状態に比べると導電性が低い、ステップと、
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）を通って流れる少なくとも１つの電流（Ｉ１ａ）を特徴付ける第１の変数（Ｇ１）を決定（２０２）するステップと
を有する、方法。
【請求項2】
前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を前記印加（２００）するステップが、前記一次制御ライン（ＳＬ１－１）を介して実行（２００ａ）される、請求項１に記載の方法。
【請求項3】
例えば前記一次制御ライン（ＳＬ１－１）を介して、両方のアクセストランジスタ（Ｔ５、Ｔ６）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００ｂ）するステップを有する、請求項１に記載の方法。
【請求項4】
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の前記高抵抗状態に比べると少なくとも一部導電性であるように、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００）する前記ステップが、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の閾値電圧以下である制御電圧（Ｖ－ＣＴＲＬ）を、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に印加（２００ｃ）することを有する、請求項１に記載の方法。
【請求項5】
前記メモリデバイス（１００）が、複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有し、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方のそれぞれの制御接続端子（Ｔ５－Ｇ）に前記制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２１０）するステップであって、前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記それぞれの少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性である、ステップと、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記それぞれの負荷経路（Ｔ５－ＬＳ）を通って流れる電流（Ｉ１ａ、Ｉ２ａ、…）の合計を特徴付ける前記第１の変数（Ｇ１）を決定（２１２）するステップと
を含む、請求項１に記載の方法。
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方のそれぞれの制御接続端子（Ｔ５－Ｇ）に前記制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２１０）するステップであって、前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記それぞれの少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性である、ステップと、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記それぞれの負荷経路（Ｔ５－ＬＳ）を通って流れる電流（Ｉ１ａ、Ｉ２ａ、…）の合計を特徴付ける前記第１の変数（Ｇ１）を決定（２１２）するステップと
を含む、請求項１に記載の方法。
【請求項6】
前記印加（２１０）が、前記少なくとも第１の一次制御ライン（ＳＬ１－１）を使用して実行（２１０ａ）される、請求項５に記載の方法。
【請求項7】
例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）を用いて前記第１の変数（Ｇ１）を決定（２０２ａ）するステップを有する、請求項１に記載の方法。
【請求項8】
ａ）前記メモリデバイス（１００）を第１の、例えばデジタルの動作モード（ＢＡ－１）で少なくとも一時的に動作（２２０）させるステップであって、前記第１の動作モード（ＢＡ－１）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧よりも大きい制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
ｂ）前記メモリデバイス（１００）を第２の、例えばアナログの動作モード（ＢＡ－２）で少なくとも一時的に動作（２２２）させるステップであって、前記第２の動作モード（ＢＡ－２）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧以下の制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
のうちの少なくとも１つの要素を有する、請求項１に記載の方法。
ｂ）前記メモリデバイス（１００）を第２の、例えばアナログの動作モード（ＢＡ－２）で少なくとも一時的に動作（２２２）させるステップであって、前記第２の動作モード（ＢＡ－２）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧以下の制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
のうちの少なくとも１つの要素を有する、請求項１に記載の方法。
【請求項9】
請求項１に記載の方法を実行するための装置（３００）。
【請求項10】
ａ）前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に例えば前記第１の一次制御ライン（ＳＬ１－１）を介して前記制御信号（Ｖ－ＣＴＲＬ）を印加するためのデバイス（３０２）と、
ｂ）アナログ／デジタル変換器デバイス（３０４）、例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）と、
ｃ）前記二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス（３０６）、例えば測定増幅器と、
のうちの少なくとも１つの要素を有する、請求項９に記載の装置（３００）。
ｂ）アナログ／デジタル変換器デバイス（３０４）、例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）と、
ｃ）前記二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス（３０６）、例えば測定増幅器と、
のうちの少なくとも１つの要素を有する、請求項９に記載の装置（３００）。
【請求項11】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有する少なくとも１つのメモリデバイス（１００）を有し、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項９に記載の装置（３００）。
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項９に記載の装置（３００）。
【請求項12】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有する少なくとも１つのメモリデバイス（１００）を有し、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項１０に記載の装置（３００）。
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能である、
請求項１０に記載の装置（３００）。
【請求項13】
請求項９から１２の少なくとも一項に記載の少なくとも１つの装置（３００）による、例えばベクトル行列乗算器ＶＭＭなどのコンピューティングデバイス（４００）。
【請求項14】
ａ）前記双安定フリップフロップ（ＫＳ）に関連付けられる電流の処理（５０１）、
ｂ）前記双安定フリップフロップ（ＫＳ）の出力電流の評価（５０２）、
ｃ）前記装置（３００）の複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルの双安定フリップフロップ（ＫＳ）の出力電流の合計の決定（５０３）、
ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供（５０４）、
ｅ）例えば前記双安定フリップフロップ（ＫＳ）の出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張（５０５）、
のうちの少なくとも１つの態様に関する、請求項１から８の少なくとも一項に記載の方法、および／または請求項９から１２の少なくとも一項に記載の装置（３００）、および／または請求項１３に記載のコンピューティングデバイス（４００）の使用（５００）。
ｂ）前記双安定フリップフロップ（ＫＳ）の出力電流の評価（５０２）、
ｃ）前記装置（３００）の複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルの双安定フリップフロップ（ＫＳ）の出力電流の合計の決定（５０３）、
ｄ）例えば人工ニューラルネットワークの推論を実行するための、例えば人工知能のアルゴリズムに関するコンピューティングデバイスの提供（５０４）、
ｅ）例えば前記双安定フリップフロップ（ＫＳ）の出力電流の読出しまたは決定のための例えば従来のメモリセルの拡張（５０５）、
のうちの少なくとも１つの態様に関する、請求項１から８の少なくとも一項に記載の方法、および／または請求項９から１２の少なくとも一項に記載の装置（３００）、および／または請求項１３に記載のコンピューティングデバイス（４００）の使用（５００）。
【外国語明細書】