特開 2024-70974 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024070974

(43)【公開日】2024-05-24

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H02M 3/07 20060101AFI20240517BHJP

   G11C 16/30 20060101ALI20240517BHJP

   G11C 5/14 20060101ALI20240517BHJP

   G11C 7/04 20060101ALI20240517BHJP

   G05F 3/26 20060101ALI20240517BHJP

【ＦＩ】

H02M3/07

G11C16/30 120

G11C5/14 400

G11C7/04

G05F3/26

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022181641

(22)【出願日】2022-11-14

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】今井 丈晴

【テーマコード（参考）】

5B225

5H420

5H730

【Ｆターム（参考）】

5B225CA13

5B225DB31

5B225EG02

5B225EG12

5H420BB12

5H420CC02

5H420DD02

5H420EA14

5H420EB37

5H420LL07

5H730AA05

5H730AS01

5H730AS04

5H730BB02

5H730DD04

(57)【要約】

【課題】昇圧電圧を適切に調整可能な半導体装置を提供する。
【解決手段】半導体装置１００は、昇圧電圧ＶＰＰを生成するように構成された昇圧電圧生成回路１１０と、第１の温度依存性を持つ定電圧素子１２１及び１２２を用いて昇圧電圧ＶＰＰを所定のクランプ電圧以下に制限するように構成された電圧調整回路１２０と、第１の温度依存性とは極性が逆である第２の温度依存性を持つバイアス電圧ＶＢＩＡＳを用いてクランプ電圧を調整するように構成されたバイアス電圧生成回路３００を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

昇圧電圧を生成するように構成された昇圧電圧生成回路と、
第１の温度依存性を持つ定電圧素子を用いて前記昇圧電圧を所定のクランプ電圧以下に制限するように構成された電圧調整回路と、
前記第１の温度依存性とは極性が逆である第２の温度依存性を持つバイアス電圧を用いて前記クランプ電圧を調整するように構成されたバイアス電圧生成回路と、
を備える、半導体装置。

【請求項2】

前記電圧調整回路は、前記定電圧素子に直列接続されて制御端に前記バイアス電圧が印加されるトランジスタを含む、請求項１に記載の半導体装置。

【請求項3】

前記バイアス電圧生成回路は、前記バイアス電圧に応じた分圧電圧を生成するように構成された帰還抵抗部と、前記分圧電圧と所定の参照電圧の入力を受けて前記バイアス電圧を制御するように構成されたアンプとを含み、
前記帰還抵抗部は、前記バイアス電圧の印加端と前記分圧電圧の印加端との間に接続された第１抵抗と、前記分圧電圧の印加端と接地端との間に接続された第２抵抗とを含み、
前記第１抵抗が前記第２の温度依存性を持つ、又は、前記第２抵抗が前記第１の温度依存性を持つ、又は、前記第１抵抗が前記第２の温度依存性を持ちかつ前記第２抵抗が前記第１の温度依存性を持つ、請求項１に記載の半導体装置。

【請求項4】

前記帰還抵抗部は、前記第１抵抗及び前記第２抵抗それぞれの抵抗値のうち少なくとも一方が調整可能であるように構成されている、請求項３に記載の半導体装置。

【請求項5】

前記バイアス電圧生成回路は、前記第２の温度依存性を持つ順方向降下電圧が前記バイアス電圧として出力されるように構成された少なくとも１段のダイオード列を含む、請求項１に記載の半導体装置。

【請求項6】

前記バイアス電圧生成回路は、前記ダイオード列に流れる所定の参照電流を生成するように構成された参照電流生成部をさらに含む、請求項５に記載の半導体装置。

【請求項7】

前記参照電流生成部は、前記参照電流が調整可能であるように構成されている、請求項６に記載の半導体装置。

【請求項8】

前記バイアス電圧生成回路は、所定の参照電流を生成するように構成された電流源と、前記電流源と接地端との間に直列接続されて前記第２の温度依存性を持つ複数のノード電圧を生成するように構成された抵抗ラダー部と、前記複数のノード電圧のうちいずれか一つを前記バイアス電圧として出力するように構成された電圧選択部とを含む、請求項１に記載の半導体装置。

【請求項9】

前記バイアス電圧生成回路は、前記第２の温度依存性を持つ参照電圧を生成するように構成された参照電圧生成部と、前記参照電圧生成部と接地端との間に直列接続されて複数のノード電圧を生成するように構成された抵抗ラダー部と、前記複数のノード電圧のうちいずれか一つを前記バイアス電圧として出力するように構成された電圧選択部とを含む、請求項１に記載の半導体装置。

【請求項10】

前記昇圧電圧を用いてデータが書き込まれるように構成されたメモリセルアレイ回路をさらに備える、請求項１～９のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

半導体装置には、ツェナーダイオードなどの定電圧素子を用いて昇圧電圧（例えばメモリセルの書き込み電圧）を調整する機能を備えたものがある。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－０８７２９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の半導体装置では、昇圧電圧の調整手法について更なる改善（例えば温度依存性の更なるフラット化又は任意の傾き調整）の余地があった。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されている半導体装置は、昇圧電圧を生成するように構成された昇圧電圧生成回路と、第１の温度依存性を持つ定電圧素子を用いて前記昇圧電圧を所定のクランプ電圧以下に制限するように構成された電圧調整回路と、前記第１の温度依存性とは極性が逆である第２の温度依存性を持つバイアス電圧を用いて前記クランプ電圧を調整するように構成されたバイアス電圧生成回路と、を備える。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、昇圧電圧を適切に調整可能な半導体装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、半導体装置の比較例を示す図である。

【図2】図２は、比較例における昇圧電圧の温度依存性を示す図である。

【図3】図３は、半導体装置の第１実施形態を示す図である。

【図4】図４は、半導体装置の第２実施形態を示す図である。

【図5】図５は、第２実施形態における昇圧電圧の温度依存性を示す図である。

【図6】図６は、半導体装置の第３実施形態を示す図である。

【図7】図７は、第３実施形態における昇圧電圧の温度依存性を示す図である。

【図8】図８は、半導体装置の第４実施形態を示す図である。

【図9】図９は、第４実施形態における昇圧電圧の温度依存性を示す図である。

【図10】図１０は、半導体装置の第５実施形態を示す図である。

【図11】図１１は、書換サイクル寿命の改善効果を示す図である。

【発明を実施するための形態】

【0010】

＜半導体装置（比較例）＞
図１は、半導体装置の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の半導体装置１００は、電気的にデータを書き換えることのできる半導体記憶装置（ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］又はフラッシュメモリなど）である。半導体装置１００は、例えば、民生機器又は産業機器などにおいて、種々のプログラム記憶用又はデータ記憶用に幅広く使用され得る。

【0011】

本図に即して述べると、半導体装置１００は、Ｘデコーダ回路２１０、Ｙデコーダ回路２２０、メモリセルアレイ回路２３０、Ｙゲート回路２４０、及び、センスアンプ回路２５０を備える。

【0012】

また、半導体装置１００は、さらに、電源入力端子１０１、昇圧電圧生成回路１１０、電圧調整回路１２０、ラダー抵抗回路１３０、カレントミラー回路１４０、ランプ回路１５０、トリミングレジスタ１６０、デコーダ回路１７０、電圧入出力回路１８０、及び、テスト測定用パッド１９０を備える。

【0013】

メモリセルアレイ回路２３０は、大部分を通常用いるデータ記憶用メモリセル２３１とし、残りを電圧補正用メモリセル２３２とする。メモリセルアレイ回路２３０の回路構成については、既存の周知技術を適用すれば足りるので、詳細な説明は省略する。

【0014】

昇圧電圧生成回路１１０は、電源入力端子１０１から入力される電源電圧ＶＣＣを用いて昇圧電圧ＶＰＰを生成する。電源電圧ＶＣＣは、例えば１．５Ｖ～５．０Ｖである。昇圧電圧生成回路１１０は、例えば、トランジスタ１１１～１１３とキャパシタＣ１～Ｃ３を含むチャージポンプ回路であってもよい。

【0015】

トランジスタ１１１及び１１３の制御電極には、それぞれ、キャパシタＣ１及びＣ３を介してチャージポンピング信号ＣＰがそれぞれ印加される。トランジスタ１１２の制御電極には、キャパシタＣ２を介して反転チャージポンピング信号ＣＰＢ（＝チャージポンピング信号ＣＰの相補信号）が印加される。これらによって、Ｘデコーダ回路２１０及びＹデコーダ回路２２０に印加する昇圧電圧ＶＰＰ及びランプ電圧ＶＲＡＭＰが生成される。なお、ランプ電圧ＶＲＡＭＰ（延いては昇圧電圧ＶＰＰ）は、メモリセルアレイ回路２３０にデータを書き込むための書き込み電圧として利用され得る。

【0016】

昇圧電圧生成回路１１０の出力端には、電圧調整回路１２０が負荷として結合されている。従って、昇圧電圧ＶＰＰのレベルは、電圧調整回路１２０で一義的に決まる。なお、昇圧電圧生成回路１１０は、無負荷状態であれば、電圧調整回路１２０による調整済みの昇圧電圧ＶＰＰよりも十分に高い高電圧（例えば３０Ｖ程度）を出力する能力がある。

【0017】

電圧調整回路１２０は、定電圧素子１２１及び１２２と、トランジスタ１２３及び１２４と、電圧設定入力トランジスタ１２５を含む。定電圧素子１２１の第１端（カソード）は、昇圧電圧生成回路１１０の出力端に接続される。定電圧素子１２１の第２端（アノード）は、定電圧素子１２２の第１端（カソード）に接続される。定電圧素子１２２の他端（アノード）は、トランジスタ１２３及び１２４それぞれのドレインに共通接続される。

【0018】

定電圧素子１２１及び１２２は、例えばツェナーダイオードである。定電圧素子１２１及び１２２それぞれのアノード・カソード間のツェナー電圧は、例えば７．５Ｖである。

【0019】

トランジスタ１２３のゲートは、トリミングレジスタ１６０に接続される。トランジスタ１２３のソースは、電圧設定入力トランジスタのソースに接続される。ダイオード接続されたトランジスタ１２４は、トランジスタ１２３と並列に接続される。トランジスタ１２３のオン／オフによって、トランジスタ１２４の動作がオフ／オンされる。トランジスタ１２４のオン／オフによって昇圧電圧ＶＰＰの大きさが調整される。すなわち、トランジスタ１２４の動作がオンのときとオフのときとでは、トランジスタ１２４の閾値電圧分だけの差を昇圧電圧ＶＰＰにもたせることができる。トランジスタ１２４の段数は１個に限定されず２個以上あってもよい。また、トランジスタ１２４に代えて、トランジスタ、ダイオード及び抵抗を任意に組み合わせて所定の電圧を設定してもよい。

【0020】

電圧設定入力トランジスタ１２５は、省電力化の観点から見るとＰＭＯＳ［P-channel type metal oxide semiconductor］トランジスタで構成するのが好ましい。もちろん、電圧設定入力トランジスタ１２５は、ＰＮＰバイポーラトランジスタで構成することも可能である。ただし、その場合にはベース電流が発生するので、省電力化の点でやや劣る。また、電圧設定入力トランジスタ１２５には、ＮＭＯＳ［N-channel type MOS］トランジスタを採用することも可能である。ただし、電圧設定入力トランジスタ１２５としてＰＭＯＳトランジスタを用いた理由は、電圧設定入力トランジスタ１２５のソース側に定電圧素子１２１及び１２２で生成された電圧を加算して、昇圧電圧生成回路１１０に結合する回路構成を採用しているからである。

【0021】

定電圧素子１２１及び１２２としてツェナーダイオード又はダイオードを用い、さらにそれらにトランジスタ１２４の閾値電圧を加算して昇圧電圧ＶＰＰを生成するときには、それらの素子の温度依存性を考慮することが重要である。

【0022】

例えば、定電圧素子１２１及び１２２として、それぞれツェナー電圧が７．５Ｖ程度のツェナーダイオードが用いられている場合を考える。この場合、ツェナー電圧の温度依存性は、温度（例えばジャンクション温度Ｔｊ又は周囲温度Ｔａ）に比例して高くなる正の勾配（正の温度依存性）を示す。温度係数は、例えば２ｍＶ／℃である。

【0023】

一方、トランジスタ１２３及び１２４それぞれの温度依存性は、温度に比例して低くなる負の勾配（負の温度依存性）を示す。従って、トランジスタ１２３及び１２４が持つ負の温度依存性は、定電圧素子１２１及び１２２それぞれが持つ正の温度依存性を打ち消すように働く。ツェナー電圧の大きさは、昇圧電圧ＶＰＰの大きさにもよるが、６Ｖ～８Ｖの範囲に設定するのが好ましい。

【0024】

これらの範囲であれば、ツェナー電圧の温度依存性をほぼフラット、または、電圧設定入力トランジスタ１２５のソース・ゲート間における閾値電圧が持つ温度依存性の傾きと逆で絶対値がほぼ等しい大きさに設定することができる。こうした回路構成によって、昇圧電圧ＶＰＰの温度依存性を小さく抑えることができる。

【0025】

ラダー抵抗回路１３０は、複数の抵抗Ｒ１～Ｒｎと、複数のトランジスタＴｒ１～Ｔｒ（ｎ＋１）と、抵抗回路イネーブルトランジスタ１３１を有する。抵抗回路イネーブルトランジスタ１３１は、複数の抵抗Ｒ１～Ｒｎが直列接続された抵抗ラダーに対して直列に接続される。抵抗回路イネーブルトランジスタ１３１は、抵抗ラダーの下流側（＝抵抗ラダーと接地電位ＧＮＤの印加端との間）に接続される。もちろん、抵抗回路イネーブルトランジスタ１３１は、抵抗ラダーの上流側（＝参照電圧ＶＲＥＦの印加端と抵抗ラダーとの間）に接続されてもよい。

【0026】

抵抗Ｒ１の第１端は、参照電圧ＶＲＥＦの印加端とトランジスタＴｒ１のドレインに接続される。参照電圧ＶＲＥＦは、例えばバンドギャップ定電圧回路で生成される。参照電圧ＶＲＥＦの大きさは、例えば１．２Ｖである。

【0027】

抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれもトランジスタＴｒ２のドレインに接続される。抵抗Ｒ２の第２端と抵抗Ｒ３の第１端は、いずれもトランジスタＴｒ３のドレインに接続される。抵抗Ｒ３の第２端と抵抗Ｒ４の第１端は、いずれもトランジスタＴｒ４のドレインに接続される。

【0028】

以下も同様にして、抵抗Ｒ４の第２端は、図示しない抵抗Ｒ５の第１端に接続されるという具合に、例えば２０個～６０個の抵抗が直列に接続される。なお、抵抗Ｒｎの第２端と抵抗回路イネーブルトランジスタ１３１のドレインは、いずれもトランジスタＴｒ（ｎ＋１）のドレインに接続される。

【0029】

各抵抗同士の接続ノードには、参照電圧ＶＲＥＦを分圧した分圧電圧が発生する。ラダー抵抗回路１３０に用いられる抵抗Ｒ１～Ｒｎそれぞれの抵抗値はすべて等しい。また、抵抗の数ｎを３０（Ｒｎ＝Ｒ３０）とすると、１つの分圧電圧は４０ｍＶ（１．２Ｖ／３０＝０．０４Ｖ）となる。

【0030】

抵抗回路イネーブルトランジスタ１３１のゲートには、ラダー抵抗回路１３０をイネーブル状態にするためのイネーブル信号ＥＮが印加される。抵抗Ｒ１～Ｒｎは、ＭＯＳトランジスタのゲート電極に用いるポリシリコンで構成される。抵抗Ｒ１～Ｒｎそれぞれの大きさは、省電力化のためにもそれぞれ５０ｋΩ～２００ｋΩに選ぶとよい。

【0031】

なお、ラダー抵抗回路１３０で生成される分圧電圧は、できるだけ小さいほうが好ましい。分圧電圧が１０ｍＶ～１００ｍＶの範囲であれば、ＭＯＳトランジスタの閾値電圧又はバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥよりも１桁小さい大きさに相当する。これによって昇圧電圧ＶＰＰの微調整が可能となる。

【0032】

上記したように、抵抗Ｒ１～Ｒｎは、参照電圧ＶＲＥＦと接地電位ＧＮＤ間において、例えば２０～６０個直列に接続される。トランジスタＴｒ１～Ｔｒ（ｎ＋１）及び抵抗回路イネーブルトランジスタ１３１は、例えばＮＭＯＳトランジスタで構成される。

【0033】

トランジスタＴｒ１～Ｔｒ（ｎ＋１）の各ソースは、いずれも共通接続ノード（＝バイアス電圧ＶＢＩＡＳの印加端）に接続される。この共通接続ノードは、後段の電圧調整回路１２０を形成する電圧設定入力トランジスタ１２５のゲートに接続される。

【0034】

ラダー抵抗回路１３０の別の特徴として、昇圧電圧ＶＰＰを調整するときに複数の抵抗Ｒ１～Ｒｎを短絡するものではないことが挙げられる。従って、ラダー抵抗回路１３０に流れる電流に変化が生じない。さらに、トランジスタＴｒ１～Ｔｒ（ｎ＋１）のオン／オフによっても電流が変化しない。電流の変化はノイズ発生の原因にもなるが、本構成であれば、こうした不具合を抑制することができる。

【0035】

昇圧電圧ＶＰＰは、電圧設定入力トランジスタ１２５のゲート電圧をＶＢＩＡＳ、電圧設定入力トランジスタ１２５のソース・ゲート間の閾値電圧をＶｐｔｈ、トランジスタ１２４のゲート・ソース間の閾値電圧をＶｎｔｈ、定電圧素子１２１及び１２２をツェナーダイオードとし、そのツェナー電圧がそれぞれＶＺとすると、次の２つの式で示される。

【0036】

第１は、トランジスタ１２３がオンしているときであり、ＶＰＰ１＝ＶＢＩＡＳ＋Ｖｐｔｈ＋２・ＶＺで表せる。第２は、トランジスタ１２３がオフしているときであり、ＶＰＰ２＝ＶＢＩＡＳ＋Ｖｐｔｈ＋Ｖｎｔｈ２＋２・ＶＺで表せる。ここで、例えばＶＢＩＡＳ＝０．６Ｖ、Ｖｐｔｈ＝１．２Ｖ、Ｖｎｔｈ＝１．２Ｖ、ＶＺ＝７．５Ｖとすると、ＶＰＰ１＝１６．８Ｖ、ＶＰＰ２＝１８．０Ｖとなる。

【0037】

このように、電圧調整回路１２０は、定電圧素子１２１及び１２２を用いて昇圧電圧ＶＰＰを所定のクランプ電圧ＶＰＰ１又はＶＰＰ２以下に制限する働きを持つ。

【0038】

トランジスタＴｒ１～Ｔｒ（ｎ＋１）の各ゲートはデコーダ回路１７０に接続される。

【0039】

カレントミラー回路１４０は、電圧調整回路１２０の接地電位ＧＮＤ側に接続される。本図に即して述べると、カレントミラー回路１４０は、定電流源１４１、トランジスタ１４２～１４４、及びインバータ１４５を有する。

【0040】

トランジスタ１４２～１４４は、それぞれ第１主電極、第２主電極、及び制御電極を有し、カレントミラー回路を構成する。トランジスタ１４２～１４４がＭＯＳトランジスタの場合、第１主電極及び第２主電極はドレイン及びソースに相当する。第１主電極を例えばドレインとした場合、第２主電極はソースとなる。逆に、第１主電極を例えばソースとした場合、第２主電極はドレインとなる。

【0041】

トランジスタ１４２～１４４はバイポーラトランジスタで構成することも可能である。トランジスタ１４２～１４４をバイポーラトランジスタで構成する場合、第１主電極及び第２主電極はコレクタ及びエミッタに相当し、制御電極はベースに相当する。

【0042】

本比較例において、トランジスタ１４２～１４４は、すべてＮＭＯＳトランジスタで構成している。トランジスタ１４４のドレインは、電圧設定入力トランジスタ１２５のソースに接続される。トランジスタ１４４のソースは、ダイオード接続されたトランジスタ１４３のドレイン、ゲート、及びトランジスタ１４２のゲートに接続される。トランジスタ１４４のゲートには、抵抗回路イネーブルトランジスタ１３１のゲートに印加したものと同じイネーブル信号ＥＮが印加される。従って、ラダー抵抗回路１３０とカレントミラー回路は同期してオン／オフする。トランジスタ１４２及び１４３の各ソースは、接地電位ＧＮＤに接続される。トランジスタ１４２のドレインは、定電流源１４１に接続される。

【0043】

インバータ１４５の入力端は、トランジスタ１４２のドレインに接続される。インバータ１４５の出力端（＝カレントミラー回路１４０の出力端）から昇圧電圧生成回路１１０に向けてチャージイネーブル信号ＣＰ＿ＥＮが出力される。チャージイネーブル信号ＣＰ＿ＥＮは、昇圧電圧生成回路１１０を通常モードか省電力モードのいずれかで動作させるための信号である。

【0044】

例えば、昇圧電圧ＶＰＰが所定のレベルに達していないときには、電圧調整回路１２０に十分な電圧が印加できなくなる。そのため、トランジスタ１４３及び１４４に十分な電流の供給ができなくなる。このとき、トランジスタ１４２はオン状態に至らず、定電流源１４１を吸い込む能力が不十分となる。従って、トランジスタ１４２のドレインは、ハイレベルに置かれる。これにより、インバータ１４５の出力（＝チャージイネーブル信号ＣＰ＿ＥＮ）はローレベルとなる。こうした状態では、昇圧電圧生成回路１１０を通常動作状態にするように制御される。

【0045】

これに対して、昇圧電圧ＶＰＰが所定の大きさに到達しているときには、定電流源１４１から所定の電流がトランジスタ１４２に供給される。そのため、インバータ１４５の入力及び出力は、それぞれローレベル及びハイレベルとなる。こうした状態では、昇圧電圧ＶＰＰが所定の大きさに到達しているので、昇圧電圧生成回路１１０を省電力モードで動作させるようにしている。

【0046】

カレントミラー回路１４０は、電圧調整回路１２０及び昇圧電圧生成回路１１０に流す電流を設定する機能を備える。また、カレントミラー回路１４０は、昇圧電圧生成回路１１０で生成された昇圧電圧ＶＰＰの大きさを検知して、電圧調整回路１２０及び昇圧電圧生成回路１１０の回路動作を制御するという役割も担う。

【0047】

ランプ回路１５０は、昇圧電圧生成回路１１０とメモリセルアレイ回路２３０等との間に接続される。ランプ回路１５０は、例えばデプレッショントランジスタ１５１を含む。デプレッショントランジスタ１５１のゲートには、電圧の立ち上がりが傾斜したいわゆるスロープ電圧が印加される。こうしてＸデコーダ回路２１０及びＹデコーダ回路２２０にスロープ状のランプ電圧ＶＲＡＭＰが供給される。これにより、Ｘデコーダ回路２１０、Ｙデコーダ回路２２０、及びメモリセルに加わるストレスが緩和される。

【0048】

デプレッショントランジスタ１５１を採用する理由は、ドレイン・ソース間の電圧を０Ｖでオンさせるためである。これによって、昇圧電圧生成回路１１０で発生した昇圧電圧ＶＰＰをそのままランプ回路１５０の出力側、つまり、Ｘデコーダ回路２１０及びＹデコーダ回路２２０等に伝達することができる。ランプ回路１５０は、昇圧電圧生成回路１１０側とＸデコーダ回路２１０及びＹデコーダ回路２２０との間でバッファの役割も担う。

【0049】

トリミングレジスタ１６０は、電圧補正用メモリセル２３２に格納された、昇圧電圧ＶＰＰのトリミング用電圧をラダー抵抗回路１３０に供給するときの中継レジスタとしての役割を担う。トリミングレジスタ１６０は、例えば、６ビットで構成される。

【0050】

トリミングレジスタ１６０は、電圧補正用メモリセル２３２から取り出したトリミング値（ＴＲＩＭ＿ＤＡＴＡ）を格納する。なお、電圧補正用メモリセル２３２には、例えば４０ｍＶステップで０Ｖから１．２Ｖまでのトリミング値（ＴＲＩＭ＿ＤＡＴＡ）が格納されている。

【0051】

例えば、昇圧電圧ＶＰＰの設定目標値を１６．８８Ｖに設定するとする。ここで、バイアス電圧ＶＢＩＡＳを参照電圧ＶＲＥＦ（１．２Ｖ）の１／２の大きさの０．６Ｖに設定して、テスト測定用パッド１９０で昇圧電圧ＶＰＰを測定したときの大きさが１６．８４Ｖであったとする。この場合、昇圧電圧ＶＰＰが目標設定よりも０．０４Ｖ（４０ｍＶ）低いことになる。そこで、電圧補正用メモリセル２３２に格納された０．０４Ｖ（４０ｍＶ）のトリミング値（ＴＲＩＭ＿ＤＡＴＡ）をセンスアンプ回路２５０等を介してトリミングレジスタ１６０に記憶する。

【0052】

トリミングレジスタ１６０に記憶されたトリミング値（ＴＲＩＭ＿ＤＡＴＡ）は、デコーダ回路１７０に入力される。デコーダ回路１７０は、トリミング値（ＴＲＩＭ＿ＤＡＴＡ）をラダー抵抗回路１３０の制御信号に変換する。すなわち、デコーダ回路１７０は、トリミングレジスタ１６０に格納された符号化データをデコードするためのデコーダを含む。デコーダは、例えば５ビットで構成される。

【0053】

デコーダ回路１７０によりデコードされた制御信号により、後段のラダー抵抗回路１３０が駆動される。本図に即して述べると、ラダー抵抗回路１３０の制御信号は、トランジスタＴｒ１～Ｔｒ（ｎ＋１）それぞれのゲート信号ＶＴｒ１～ＶＴｒ（ｎ＋１）である。

【0054】

ラダー抵抗回路１３０では、バイアス電圧ＶＢＩＡＳが０．６４Ｖ（０．６Ｖ＋０．０４Ｖ）を出力するように、トランジスタＴｒ１～Ｔｒ（ｎ＋１）のいずれかが選択的にオン状態とされる。なお、バイアス電圧ＶＢＩＡＳ及び昇圧電圧ＶＰＰの設定は、半導体装置１００がウエーハ状態のときに行われる。

【0055】

電圧入出力回路１８０は、調整された昇圧電圧ＶＰＰをテスト測定用パッド１９０に出力するときには、出力スイッチとして用いられる。また、電圧入出力回路１８０は、メモリセルアレイ回路２３０側のストレステスト時には、ストレス電圧を印加する入力スイッチとして用いられる。

【0056】

テスト測定用パッド１９０は、半導体装置１００がウエーハ状態時での測定端子として用いられる。テスト測定用パッド１９０は、ストレス電圧印加端子としても用いられる。

【0057】

電圧入出力回路１８０は、トランジスタ１８１と、スイッチ電圧印加手段１８２を有する。スイッチ電圧印加手段１８２には、トランジスタ１８１をオンまたはオフさせるためのハイレベルとローレベルの２つのレベルをもった電圧が切り換えられて印加される。

【0058】

テスト測定用パッド１９０に昇圧電圧ＶＰＰを出力しない場合、及び、ストレス電圧をメモリセルアレイ回路２３０等に印加しない場合には、トランジスタ１８１のゲートをローレベルまたはハイレベルに固定する。トランジスタ１８１としてＮＭＯＳトランジスタが用いられるときには、トランジスタ１８１のゲートがローレベルに固定される。一方、トランジスタ１８１としてＰＭＯＳトランジスタが用いられるときには、トランジスタ１８１のゲートがハイレベルに固定される。

【0059】

本比較例の半導体装置１００であれば、ラダー抵抗回路１３０により昇圧電圧ＶＰＰを数十ｍＶの単位で細やかに調整することができる。従って、定電圧素子１２１及び１２２として用いられるツェナーダイオードまたはダイオードの製造ばらつき等に依ることなく昇圧電圧ＶＰＰを高精度にレギュレートすることが可能となる。

【0060】

＜比較例に関する考察＞
ただし、本比較例の半導体装置１００では、電圧調整回路１２０の定電圧素子１２１及び１２２におけるツェナー電圧が正の温度依存性を持つ。先述の通り、トランジスタ１２３及び１２４が負の温度依存性を持つ場合には、両者の温度依存性が打ち消し合うので、昇圧電圧ＶＰＰの温度依存性を小さく抑えることができる。しかしながら、昇圧電圧ＶＰＰの温度依存性をフラットに近付けることは決して容易ではない。また、電圧調整回路１２０がトランジスタ１２３及び１２４を含まない構成も考えられる。

【0061】

図２は、比較例（図１）における昇圧電圧ＶＰＰの温度依存性（本図では周囲温度Ｔａに対する依存性）を示す図である。なお、図中の実線は、昇圧電圧ＶＰＰを示している。一方、破線Ｌ１は、半導体装置１００に集積化される高耐圧素子の耐圧ラインを示している。また、破線Ｌ２は、メモリセルアレイ回路２３０へのデータ書き込みに必要な昇圧電圧ＶＰＰの下限値を示している。

【0062】

本図で示すように、昇圧電圧ＶＰＰは、周囲温度Ｔａが上がるほど高くなる。つまり、昇圧電圧ＶＰＰが正の温度依存性を持つ。これは定電圧素子１２１及び１２２（例えばツェナーダイオード）が持つ正の温度依存性がキャンセルされていないことに起因する。

【0063】

昇圧電圧ＶＰＰが正の温度依存性を持つと、高温時に昇圧電圧ＶＰＰが破線Ｌ２から乖離して破線Ｌ１の近傍値まで上昇する。このように過剰な昇圧電圧ＶＰＰがメモリセルアレイ回路２３０に印加されると、メモリセルアレイ回路２３０の書換サイクル寿命が短くなるおそれがある。また、高電圧の印加による素子破壊の懸念もあり信頼性が低下する。

【0064】

以下では、上記の考察に鑑み、昇圧電圧ＶＰＰの適切な調整（例えば温度依存性の更なるフラット化又は任意の傾き調整）を実現することのできる新規な実施形態を提案する。

【0065】

＜半導体装置（第１実施形態）＞
図３は、半導体装置１００の第１実施形態を示す図である。本実施形態の半導体装置１００は、先出の比較例（図１）を基本としつつ、ラダー抵抗回路１３０に代えてバイアス電圧生成回路３００を備える。

【0066】

バイアス電圧生成回路３００は、負の温度依存性（本図では［ＮＥＧ］と表記）を持つバイアス電圧ＶＢＩＡＳを生成する。すなわち、バイアス電圧ＶＢＩＡＳは、周囲温度Ｔａが高いほど電圧値が低下するように負の温度勾配を持つ。言い換えると、バイアス電圧ＶＢＩＡＳが持つ負の温度依存性と、定電圧素子１２１及び１２２それぞれのツェナー電圧が持つ正の温度依存性（本図では［ＰＯＳ］と表記）とは、互いの極性（正負）が逆である。

【0067】

バイアス電圧生成回路３００は、バイアス電圧ＶＢＩＡＳを電圧調整回路１２０の電圧設定入力トランジスタ１２５のゲートに印加することにより昇圧電圧ＶＰＰの上限値（＝先述のクランプ電圧ＶＰＰ１又はＶＰＰ２）を調整する。この点については、先出の比較例（図１）と特に変わるところはない。

【0068】

このように、電圧調整回路１２０に対して負の温度依存性［ＮＥＧ］を持つバイアス電圧ＶＢＩＡＳが印加されることにより、定電圧素子１２１及び１２２それぞれが持つ正の温度依存性［ＰＯＳ］がキャンセルされる。従って、昇圧電圧ＶＰＰの温度依存性がフラットに近付けられる。その結果、例えば、高温時における過剰な昇圧電圧ＶＰＰの出力が防止され得る。

【0069】

また、本実施形態の半導体装置１００であれば、バイアス電圧ＶＢＩＡＳが持つ負の温度依存性［ＮＥＧ］を調整することにより、昇圧電圧ＶＰＰの温度依存性を任意に調整することもできる。従って、例えば、半導体装置１００の外部からバイアス電圧ＶＢＩＡＳが持つ負の温度依存性［ＮＥＧ］を制御することにより、半導体装置１００の用途及び仕様（メモリセルの特性又は素子耐圧など）に合わせて柔軟に対応することが可能となる。

【0070】

なお、本実施形態では、定電圧素子１２１及び１２２が正の温度依存性［ＰＯＳ］を持ち、バイアス電圧ＶＢＩＡＳが負の温度依存性［ＮＥＧ］を持つ例が挙げられている。ただし、両者の関係は上記に限定されるものではない。すなわち、定電圧素子１２１及び１２２が第１の温度依存性を持ち、バイアス電圧ＶＢＩＡＳが第１の温度依存性とは極性が逆の第２の温度依存性を持っていればよい。

【0071】

＜半導体装置（第２実施形態）＞
図４は、半導体装置１００の第２実施形態を示す図である。本実施形態の半導体装置１００は、先出の第１実施形態（図３）を基本としつつ、バイアス電圧生成回路３００の内部構成例が明示されている。本図に即して述べると、本実施形態のバイアス電圧生成回路３００は、帰還抵抗部３０１とアンプ３０２を含む。

【0072】

帰還抵抗部３０１は、バイアス電圧ＶＢＩＡＳに応じた分圧電圧ＶＤＩＶを生成する。本図に即して述べると、帰還抵抗部３０１は、抵抗３０１ａ及び３０１ｂを含む。抵抗３０１ａは、バイアス電圧ＶＢＩＡＳの印加端（＝アンプ３０２の出力端）と分圧電圧ＶＤＩＶの印加端との間に接続されている。抵抗３０１ｂは、分圧電圧ＶＤＩＶの印加端と接地端との間に接続されている。

【0073】

抵抗３０１ａは、負の温度依存性［ＮＥＧ］を持つ抵抗素子であってもよい。抵抗３０１ａは、例えば、ポリ抵抗であってもよい。ポリ抵抗は、ポリシリコン層の抵抗成分を利用した抵抗素子である。

【0074】

抵抗３０１ｂは、正の温度依存性［ＰＯＳ］を持つ抵抗素子であってもよい。抵抗３０１ｂは、例えば、Ｎ型ウェル抵抗又はトンネル抵抗であってもよい。Ｎ型ウェル抵抗は、Ｎ型ウェルの抵抗成分を利用した抵抗素子である。また、トンネル抵抗は、表層にポリシリコン層が形成されたトンネル領域の抵抗成分を利用した抵抗素子である。

【0075】

ただし、抵抗３０１ａ及び３０１ｂそれぞれの温度依存性は、バイアス電圧ＶＢＩＡＳが負の温度依存性［ＮＥＧ］を持つ範囲で任意に調整され得る。

【0076】

また、抵抗３０１ａ及び３０１ｂは、それぞれの抵抗値のうち少なくとも一方がトリミング等により任意に調整可能であってもよい。

【0077】

アンプ３０２は、反転入力端（－）に入力される先出の分圧電圧ＶＤＩＶと、非反転入力端（＋）に入力される所定の参照電圧ＶＲＥＦとがイマジナリショートするように、出力端から出力されるバイアス電圧ＶＢＩＡＳを制御する。なお、参照電圧ＶＲＥＦの温度依存性は、フラットであってもよい。参照電圧ＶＲＥＦは、例えば、デプレッション型電圧源で生成されてもよい。

【0078】

図５は、第２実施形態（図４）における昇圧電圧ＶＰＰの温度依存性（本図では周囲温度Ｔａに対する依存性）を示す図である。なお、図中の実線は、昇圧電圧ＶＰＰを示している。一方、破線Ｌ１は、半導体装置１００に集積化される高耐圧素子の耐圧ラインを示している。また、破線Ｌ２は、メモリセルアレイ回路２３０へのデータ書き込みに必要な昇圧電圧ＶＰＰの下限値を示している。また、破線Ｌ３は、比較例（図１）における昇圧電圧ＶＰＰの温度依存性を対比のために示している。

【0079】

本図で示すように、本実施形態における昇圧電圧ＶＰＰ（実線）の温度依存性は、比較例（破線Ｌ３）と異なり、ほぼフラットになる。従って、高温時における昇圧電圧ＶＰＰの上昇が抑えられる。その結果、メモリセルアレイ回路２３０の書換サイクル寿命が長くなる。また、高電圧の印加による素子破壊の懸念が払拭されるので、信頼性が向上する。

【0080】

＜半導体装置（第３実施形態）＞
図６は、半導体装置１００の第３実施形態を示す図である。本実施形態の半導体装置１００は、先出の第１実施形態（図３）を基本としつつ、バイアス電圧生成回路３００の内部構成例が明示されている。本図に即して述べると、本実施形態のバイアス電圧生成回路３００は、ダイオード列３０３と参照電流生成部３０４を含む。

【0081】

ダイオード列３０３は、複数段（本図では２段）のダイオード３０３ａ及び３０３ｂを含む。ダイオード３０３ａのアノードは、バイアス電圧ＶＢＩＡＳの印加端に接続されている。ダイオード３０３ａのカソードは、ダイオード３０３ｂのアノードに接続されている。ダイオード３０３ｂのカソードは、接地端に接続されている。

【0082】

ダイオード３０３ａ及び３０３ｂそれぞれの順方向効果電圧Ｖｆは、いずれも負の温度依存性［ＮＥＧ］を持つ。従って、ダイオード列３０３のアノードから引き出されるバイアス電圧ＶＢＩＡＳ（＝２×Ｖｆ）も負の温度異存性［ＮＥＧ］を持つ。

【0083】

参照電流生成部３０４は、ダイオード列３０３に流れる所定の参照電流ＩＲＥＦを生成する。本図に即して述べると、参照電流生成部３０４は、トランジスタ３０４ａ及び３０４ｂ（例えばＰＭＯＳＦＥＴ）と、トランジスタ３０４ｃ（例えばデプレッション型ＮＭＯＳＦＥＴ）と、を含む。

【0084】

トランジスタ３０４ａ及び３０４ｂそれぞれのソースは、いずれも電源端に接続されている。トランジスタ３０４ａ及び３０４ｂそれぞれのゲートは、いずれもトランジスタ３０４ａのドレインに接続されている。トランジスタ３０４ａのドレインは、トランジスタ３０４ｃのドレインに接続されている。トランジスタ３０４ｂのドレインは、バイアス電圧ＶＢＩＡＳの印加端に接続されている。トランジスタ３０４ｃのゲート及びソースは、いずれも接地端に接続されている。

【0085】

トランジスタ３０４ｃは、所定の参照電流ＩＲＥＦを生成する電流源として機能する。なお、参照電流ＩＲＥＦの温度依存性は、フラットであってもよい。また、トランジスタ３０４ｃは、トリミング等により参照電流ＩＲＥＦが任意に調整可能であってもよい。

【0086】

トランジスタ３０４ａ及び３０４ｂは、トランジスタ３０４ａのドレインに入力される参照電流ＩＲＥＦをミラーしてトランジスタ３０４ｂのドレインから出力するカレントミラーとして機能する。

【0087】

図７は、第３実施形態（図６）における昇圧電圧ＶＰＰの温度依存性（本図では周囲温度Ｔａに対する依存性）を示す図である。なお、図中の実線は、昇圧電圧ＶＰＰを示している。一方、破線Ｌ１は、半導体装置１００に集積化される高耐圧素子の耐圧ラインを示している。また、破線Ｌ２は、メモリセルアレイ回路２３０へのデータ書き込みに必要な昇圧電圧ＶＰＰの下限値を示している。また、破線Ｌ３は、比較例（図１）における昇圧電圧ＶＰＰの温度依存性を対比のために示している。

【0088】

本図で示すように、本実施形態における昇圧電圧ＶＰＰ（実線）の温度依存性は、比較例（破線Ｌ３）と異なり、ほぼフラットになる。従って、高温時における昇圧電圧ＶＰＰの上昇が抑えられる。その結果、メモリセルアレイ回路２３０の書換サイクル寿命が長くなる。また、高電圧の印加による素子破壊の懸念が払拭されるので、信頼性が向上する。すなわち、本実施形態では、先出の第２実施形態（図４）と同様の効果が享受される。

【0089】

＜半導体装置（第４実施形態）＞
図８は、半導体装置１００の第４実施形態を示す図である。本実施形態の半導体装置１００は、先出の第１実施形態（図３）を基本としつつ、バイアス電圧生成回路３００の内部構成例が明示されている。本図に即して述べると、本実施形態のバイアス電圧生成回路３００は、電流源３０５と、抵抗ラダー部３０６と、電圧選択部３０７と、を含む。

【0090】

電流源３０５は、所定の参照電流ＩＲＥＦを生成する。なお、参照電流ＩＲＥＦの温度依存性は、フラットであってもよい。また、参照電流ＩＲＥＦは、負の温度依存性［ＮＥＧ］を持ってもよい。

【0091】

抵抗ラダー部３０６は、電流源３０５と接地端との間に直列接続されて負の温度依存性［ＮＥＧ］を持つ複数のノード電圧（本図ではノード電圧Ｖａ、Ｖｂ及びＶｃ）を生成する。本図に即して述べると、抵抗ラダー部３０６は、抵抗３０６ａ、３０６ｂ及び３０６ｃを含む。抵抗３０６ａは、電流源３０５とノード電圧Ｖａの印加端との間に接続されている。抵抗３０６ｂは、ノード電圧Ｖａの印加端とノード電圧Ｖｂの印加端との間に接続されている。抵抗３０６ｃは、ノード電圧Ｖｂの印加端とノード電圧Ｖｃの印加端（＝接地端）との間に接続されている。なお、抵抗３０６ａ、３０６ｂ及び３０６ｃは、それぞれ負の温度依存性［ＮＥＧ］を持つ抵抗素子（例えばポリ抵抗）であってもよい。

【0092】

電圧選択部３０７は、ノード電圧Ｖａ、Ｖｂ及びＶｃのうちいずれか一つをバイアス電圧ＶＢＩＡＳとして出力する。本図に即して述べると電圧選択部３０７は、スイッチ３０７ａ、３０７ｂ及び３０７ｃを含む。スイッチ３０７ａの第１端は、ノード電圧Ｖａの印加端に接続されている。スイッチ３０７ｂの第１端は、ノード電圧Ｖｂの印加端に接続されている。スイッチ３０７ｃの第１端は、ノード電圧Ｖｃの印加端（＝接地端）に接続されている。スイッチ３０７ａ、３０７ｂ及び３０７ｃそれぞれの第２端は、いずれもバイアス電圧ＶＢＩＡＳの印加端に接続されている。スイッチ３０７ａ、３０７ｂ及び３０７ｃは、例えば、デコーダ回路１７０からの制御信号に応じて択一的にオン状態とされる。

【0093】

図９は、第４実施形態（図８）における昇圧電圧ＶＰＰの温度依存性（本図では周囲温度Ｔａに対する依存性）を示す図である。なお、図中の実線は、昇圧電圧ＶＰＰを示している。一方、破線Ｌ１は、半導体装置１００に集積化される高耐圧素子の耐圧ラインを示している。また、破線Ｌ２は、メモリセルアレイ回路２３０へのデータ書き込みに必要な昇圧電圧ＶＰＰの下限値を示している。また、破線Ｌ３は、比較例（図１）における昇圧電圧ＶＰＰの温度依存性を対比のために示している。

【0094】

本図で示すように、本実施形態における昇圧電圧ＶＰＰ（実線）の温度依存性は、比較例（破線Ｌ３）よりも小さい傾きとなる。すなわち、先出の第２実施形態（図５）及び第３実施形態（図７）と異なり、本実施形態における昇圧電圧ＶＰＰ（実線）は、周囲温度Ｔａに対して或る程度の傾きを持って変化する。従って、半導体装置１００の用途及び仕様（メモリセルの特性又は素子耐圧など）に合わせて柔軟に対応することが可能となる。

【0095】

＜半導体装置（第５実施形態）＞
図１０は、半導体装置１００の第５実施形態を示す図である。本実施形態の半導体装置１００は、先出の第４実施形態（図８）を基本としつつ、バイアス電圧生成回路３００の内部構成に変更が加えられている。本図に即して述べると、本実施形態のバイアス電圧生成回路３００は、先出の電流源３０５に代えて参照電圧生成部３０８を含む。

【0096】

参照電圧生成部３０８は、負の温度依存性［ＮＥＧ］を持つ参照電圧ＶＲＥＦを生成して抵抗ラダー部３０６に供給する。

【0097】

本実施形態であれば、先出の第４実施形態（図８）と同様の作用及び効果を奏する。

【0098】

＜書換サイクル寿命＞
図１１は、第１～第５実施形態における書換サイクル寿命の改善効果を示す図である。本図の横軸は、メモリセルアレイ回路２３０の書換サイクル（データの書換回数）を示している。本図の縦軸は、メモリセルアレイ回路２３０から読み出されるビット信号Ｌ１１及び反転ビット信号Ｌ１２、並びに、読出センス電圧Ｖｓｅｎｓｅそれぞれの電圧値を示している。また、図中の破線Ｌ１０は、比較例（図１）におけるビット信号を対比のために示している。

【0099】

本図で示したように、高温時における昇圧電圧ＶＰＰの低電圧化（上昇抑制）を実現することにより、メモリセルアレイ回路２３０の劣化が抑制される。従って、書換サイクル寿命の改善、延いては書換保証回数の増大が期待される。

【0100】

このように、第１～第５実施形態で提案する技術は、メモリセルアレイ回路２３０を備える半導体装置１００（いわゆるメモリＩＣ）に好適である。また、同技術は、装置内部で昇圧電圧（高電圧）を生成する機能を備えた半導体装置全てに広く適用され得る。

【0101】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0102】

本明細書中に開示されている半導体装置は、昇圧電圧を生成するように構成された昇圧電圧生成回路と、第１の温度依存性を持つ定電圧素子を用いて前記昇圧電圧を所定のクランプ電圧以下に制限するように構成された電圧調整回路と、前記第１の温度依存性とは極性が逆である第２の温度依存性を持つバイアス電圧を用いて前記クランプ電圧を調整するように構成されたバイアス電圧生成回路と、を備える構成（第１の構成）とされている。

【0103】

上記第１の構成による半導体装置において、前記電圧調整回路は、前記定電圧素子に直列接続されて制御端に前記バイアス電圧が印加されるトランジスタを含む構成（第２の構成）としてもよい。

【0104】

上記第１又は第２の構成による半導体装置において、前記バイアス電圧生成回路は、前記バイアス電圧に応じた分圧電圧を生成するように構成された帰還抵抗部と、前記分圧電圧と所定の参照電圧の入力を受けて前記バイアス電圧を制御するように構成されたアンプとを含み、前記帰還抵抗部は、前記バイアス電圧の印加端と前記分圧電圧の印加端との間に接続された第１抵抗と、前記分圧電圧の印加端と接地端との間に接続された第２抵抗とを含み、前記第１抵抗が前記第２の温度依存性を持つ、又は、前記第２抵抗が前記第１の温度依存性を持つ、又は、前記第１抵抗が前記第２の温度依存性を持ちかつ前記第２抵抗が前記第１の温度依存性を持つ構成（第３の構成）としてもよい。

【0105】

上記第３の構成による半導体装置において、前記帰還抵抗部は、前記第１抵抗及び前記第２抵抗それぞれの抵抗値のうち少なくとも一方が調整可能であるように構成されている構成（第４の構成）としてもよい。

【0106】

上記第１又は第２の構成による半導体装置において、前記バイアス電圧生成回路は、前記第２の温度依存性を持つ順方向降下電圧が前記バイアス電圧として出力されるように構成された少なくとも１段のダイオード列を含む構成（第５の構成）としてもよい。

【0107】

上記第５の構成による半導体装置において、前記バイアス電圧生成回路は、前記ダイオード列に流れる所定の参照電流を生成するように構成された参照電流生成部をさらに含む構成（第６の構成）としてもよい。

【0108】

上記第６の構成による半導体装置において、前記参照電流生成部は、前記参照電流が調整可能であるように構成されている構成（第７の構成）としてもよい。

【0109】

上記第１又は第２の構成による半導体装置において、前記バイアス電圧生成回路は、所定の参照電流を生成するように構成された電流源と、前記電流源と接地端との間に直列接続されて前記第２の温度依存性を持つ複数のノード電圧を生成するように構成された抵抗ラダー部と、前記複数のノード電圧のうちいずれか一つを前記バイアス電圧として出力するように構成された電圧選択部とを含む構成（第８の構成）としてもよい。

【0110】

上記第１又は第２の構成による半導体装置において、前記バイアス電圧生成回路は、前記第２の温度依存性を持つ参照電圧を生成するように構成された参照電圧生成部と、前記参照電圧生成部と接地端との間に直列接続されて複数のノード電圧を生成するように構成された抵抗ラダー部と、前記複数のノード電圧のうちいずれか一つを前記バイアス電圧として出力するように構成された電圧選択部とを含む構成（第９の構成）としてもよい。

【0111】

上記第１～第９いずれかの構成による半導体装置は、前記昇圧電圧を用いてデータが書き込まれるように構成されたメモリセルアレイ回路をさらに備える構成（第１０の構成）としてもよい。

【0112】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0113】

１００ 半導体装置
１０１ 電源入力端子
１１０ 昇圧電圧生成回路
１１１、１１２、１１３ トランジスタ
１２０ 電圧調整回路
１２１、１２２ 定電圧素子
１２３、１２４ トランジスタ
１２５ 電圧設定入力トランジスタ
１３０ ラダー抵抗回路
１３１ 抵抗回路イネーブルトランジスタ
１４０ カレントミラー回路
１４１ 定電流源
１４２、１４２、１４３、１４４ トランジスタ
１４５ インバータ
１５０ ランプ回路
１５１ デプレッショントランジスタ
１６０ トリミングレジスタ
１７０ デコーダ回路
１８０ 電圧入出力回路
１８１ トランジスタ
１８２ スイッチ電圧印加手段
１９０ テスト測定用パッド
２１０ Ｘデコーダ回路
２２０ Ｙデコーダ回路
２３０ メモリセルアレイ回路
２３１ データ記憶用メモリセル
２３２ 電圧補正用メモリセル
２４０ Ｙゲート回路
２５０ センスアンプ回路
３００ バイアス電圧生成回路
３０１ 帰還抵抗部
３０１ａ、３０１ｂ 抵抗
３０２ アンプ
３０３ ダイオード列
３０３ａ、３０３ｂ ダイオード
３０４ 参照電流生成部
３０４ａ、３０４ｂ トランジスタ（ＰＭＯＳＦＥＴ）
３０４ｃ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
３０５ 電流源
３０６ 抵抗ラダー部
３０６ａ、３０６ｂ、３０６ｃ 抵抗
３０７ 電圧選択部
３０７ａ、３０７ｂ、３０７ｃ スイッチ
３０８ 参照電圧生成部
Ｃ１、Ｃ２、Ｃ３ キャパシタ
ＣＰ＿ＥＮ チャージポンプイネーブル信号
ＥＮ イネーブル信号
ＧＮＤ 接地電位
Ｒ１～Ｒｎ 抵抗
Ｔａ 周囲温度
Ｔｒ１～Ｔｒ（ｎ＋１） トランジスタ
Ｖａ、Ｖｂ、Ｖｃ ノード電圧
ＶＢＩＡＳ バイアス電圧
ＶＣＣ 電源電圧
ＶＰＰ 昇圧電圧
ＶＲＡＭＰ ランプ電圧
ＶＲＥＦ 参照電圧
Ｖｎｔｈ、Ｖｐｔｈ 閾値電圧
ＶＺ ツェナー電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】